KR20080066678A - 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법 - Google Patents

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Abstract

반도체 장치는 산화아연의 산화물 반도체 박막층(3)을 포함한다. 산화물 반도체 박막층의 적어도 일부의 (002)격자면은 반도체 장치의 기판(1)에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자면(d002)을 가진다.
반도체 장치, 산화아연, 산화물 반도체 박막층, 격자면, 게이트, 절연체, 박막트랜지스터, 격자 간격.

Description

산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE INCLUDING AN OXIDE SEMICONDUCTOR THIN FILM LAYER OF ZINC OXIDE AND MANUFACTURING METHOD THEREOF}
본 출원은, 일본 특허출원 제 2006-155188 호(2006년 6월 2일 제출), 제 2006-155189 호(2006년 6월 2일 제출), 그리고 제 2007-37176 호(2007년 2월 16일 제출)로부터 우선권에 기반하여 이익을 청구하며, 전체 내용은 참조로서 여기에 병합된다.
본 발명은 산화아연의 활성층(active layer)을 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
산화아연이 반도체(활성층)로서 우수한 특성을 가진 것은 수년 동안 알려진 바 있다. 최근에, 산화아연의 반도체 박막층에 대한 활동적인 연구와 개발은 박막 트랜지스터(이하에서 TFT라 칭함), 발광장치 및 투명 전도막 등을 포함하는 반도체 장치에 반도체 박막층을 적용시키기 위해 박차를 가해왔다.
산화아연의 반도체 박막층을 포함하는 산화물 TFT는, 주로 액정 디스플레이에 사용되는 비결정 실리콘(a-Si: H)의 반도체 박막층을 가진 비결정 실리콘 TFT보다 더 높은 전자 이동도와, 더 높은 TFT 성능을 가진다. 산화물 TFT의 또 다른 이 점은, 결정 박막이 실온처럼 낮은 온도에서도 형성되기 때문에 높은 전자 이동도가 기대될 수 있다는 점이다. 이러한 이점들은 산화물 TFT의 개발을 도모하고 있다.
하부 게이트 TFT 및 상부 게이트 TFT 등의 산화물 반도체 박막층을 사용하는 TFT는 보고되어왔다. 예를 들면, 하부 게이트 구조는, 기판, 게이트 전극, 게이트 절연체, 소스/드레인 전극, 산화물 반도체 박막층 및 보호 절연체의 순으로 포함한다. 상부 게이트 구조는, 기판, 한 쌍의 소스/드레인 전극, 산화물 반도체 박막층, 게이트 절연체 및 게이트 전극 순으로 포함한다.
산화아연의 산화물 반도체 박막층이 비결정질 물질(예를 들면, 디스플레이의 기판에서 사용되는 것으로 유리 또는 플라스틱)로 형성된 경우, 산화아연의 물리적 상수(예를 들면, 방향 및 격자 상수)는 막 형성에서 사용된 조건에 따라 변화한다. 예를 들면, Journal of Vacuum and Science of Technology Part. A Vol. 14, p. 1943(1996)에 실린 "무선-주파수-마그네트론 스퍼터링된 ZnO 박막의 마이크로구조 진화 및 바람직한 배향성 변화(Microstructural evolution and preferred orientation change of radio-frequency-magnetron sputtered ZnO thin films)"은, 산화아연막의 배향성 및 격자 상수가 산화아연막을 형성하는 스퍼터링 공정에서 가스원으로 사용되는 아르곤(Ar) 및 산소(O2) 사이의 비율에 따라 변화하는 것을 제시한다. 그러나, 이 공보는, 산화아연의 물리적 속성(예를 들면, 배향성 및 격자 상수)이 산화아연의 열저항이나, TFT 등을 포함하는 반도체 장치의 성능을 어떻게 영향을 끼치는지 개시하지 못하고 있다.
반도체 장치의 성능에 대한 산화아연의 배향성 및 격자 상수의 효과는 일본 특허공개 공보 제 2005-150635 호에 기재되어 있다. 일본 특허공개 공보 제 2005-150635 호는, (002)방향을 따른 격자면의 격자 간격(lattice spacing)(d002)이 2.613Å 내지 2.618Å에 있는 경우에서 박막 트랜지스터가 바람직한 성능을 보일 수 있음을 개시하고 있다. 일본 특허공개 공보 제 2005-150635 호에서, 하부 게이트 TFT의 TFT 성능은 측정된다. 도 16에서 도시된 바와 같이, 하부 게이트 TFT는, 기판(51), 게이트 전극(52), 게이트 절연체(53), 산화아연의 산화물 반도체 박막층(54) 및 한 쌍의 소스/드레인 전극(55)을 포함한다. 이러한 층은 이 순서로 결합된다.
일본 특허공개 공보 제 2005-150635 호는, 전체 산화물 반도체 박막층(54)에 대한 평균값인 X-선(X-ray) 회절값에 기초하여, 2.613Å 내지 2.618Å로서 산화물 반도체 박막층(54)의 격자 간격(d002)의 바람직한 범위를 정의하고 있다. 이로써, 격자 간격(d002)에 대한 일본 특허공개 공보 제 2005-150635 호에 의해 정의된 바람직한 범위인 2.613Å 내지 2.618Å는 산화물 반도체 박막층(54) 전체에 대한 평균값으로부터 계산된다.
하부 게이트 TFT에서, 10 ㎚ 이하의 두께를 가진, 게이트 절연체(53)과 산화물 반도체 박막층(54) 사이의 계면을 형성하는 산화물 반도체 박막층(54)의 일부는 채널 영역으로서 기능한다. 채널 영역이 산화물 반도체 박막층(54)의 형성에서 초기 상태에서 형성되기 때문에, 채널 영역은 산화물 반도체 박막층(54)의 다른 부분 도다 결정도가 떨어진다.
이는, 막 형성의 초기 상태에서 산화물 반도체 박막층(54)에 형성된 채널 영역이, 일본 특허공개 공보 제 2005-150635 호에 기재된 바와 같이, 전체 산화물 반도체 박막층(54)의 평균값으로부터 계산된 영역에 있는 격자 간격(d002)을 항상 가지지 못함을 의미한다.
액정 디스플레이 등에서 하부 게이트 TFT의 특정 사용에 있어서, 보호 절연체는 열 공정을 사용하여 산화물 반도체 박막층 상에 형성된다. 산화아연의 열 저항이 떨어지기 때문에, 보호 절연체 형성동안의 열 히스토리는 산화물 반도체 박막층의 결점이외에 산화물 반도체 박막층으로부터 아연이나 산소의 이탈을 야기시킨다. 결점은, 얕은 불순물 레벨을 형성하고, 산화물 반도체 박막층의 저항을 감소시킨다.
하부 게이트 TFT에서, 보호 절연체의 형성에 의해 야기된 결점은 하부 게이트 TFT의 후(back) 채널에 있는 산화물 반도체 박막층 면에서 결점을 형성된다. 상술한 바와 같이, 산화물 반도체 박막층의 하부 부분은 하부 게이트 TFT에서 채널로서 기능을 한다. 후 채널측 상에 형성된 결점은 하부 게이트 TFT의 성능에 큰 형향을 끼친다.
일본 특허공개 공보 제 2005-150635 호에 개시된 하부 게이트 TFT를 구현함에 있어서, 소스/드레인 전극(55)의 진공 증착만이 산화물 반도체 박막층(54)이 형성된 후에 실행된다. 이로써, 일본 특허공개 공보 제 2005-150635 호에 개시된 바 와 같이, 산화물 반도체 박막층(54)은 보호 절연체의 형성동안에 야기된 열 히스토리에 의한 영향을 받지 않는다. 즉, 산화아연에 대한 열 효과는 일본 특허공개 공보 제 2005-150635 호에 개시된 격자 상수 범위를 정의하여 고려되지는 않는다. 그러므로, 산화물 반도체 박막층(54)이 액정 디스플레이에서 TFT의 실제 사용 동안에 상술된 범위내에 있는 격자 간격을 갖는지, 보호 절연체가 TFT에 형성된 후에 격자 간격을 갖는지 명확하지 않다.
본 발명의 한 목적은, 산화아연의 산화물 반도체 박막층을 포함하고, 절연막 등의 형성 중 열 처리 공정을 한 후에도 우수한 성능을 보이는 반도체 장치를 제공하는 것이다.
본 발명의 한 관점에 따라서, 반도체 장치는 산화아연의 산화물 반도체 박막층을 포함한다. 산화물 반도체 박막층의 적어도 일부의 (002)격자면은 기판에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자면(d002)을 가진다.
본 발명에 따른 반도체 장치의 제조 방법의 한 관점에 따라서, 기판은 구비되고, 그리고 산화아연의 산화물 반도체 박막층은 기판 상에 증착된다. 증착된 상태에서, 산화물 반도체 박막층의 적어도 일부의 (002)격자면은 기판에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자면(d002)을 가진다.
본 발명의 추가적인 특징 및 이점은 첨부된 도면과 함께, 다음의 상세한 설 명으로부터 명확해질 것이다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 단면도이다;
도 2A 내지 2F는 제 1 실시예의 박막 트랜지스터의 제조 방법을 순차적으로 제시한 박막 트랜지스터(TFT)의 단면도이다. 도 2A는 기판 상의 한 쌍의 소스/드레인 전극을 형성한 후에 박막 트랜지스터의 단면도이다; 도 2B는 산화물 반도체 박막층과 제 1 게이트 절연체를 형성한 후에 박막 트랜지스터의 단면도이다; 도 2C는 포토레지스트를 형성한 후에 박막 트랜지스터의 단면도이다; 도 2D는 산화물 반도체 박막층과 제 1 게이트 절연체를 패턴화한 후에 박막 트랜지스터의 단면도이다; 도 2E는 제 2 게이트 절연체와 접촉홀을 형성한 후에 박막 트랜지스터의 단면도이다; 그리고 도 2F는 게이트 전극, 접촉부, 외부 소스/드레인 전극 및 디스플레이 전극을 형성한 후에 박막 트랜지스터의 단면도이다;
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 단면도이다;
도 4A 내지 4E는 제 2 실시예의 박막 트랜지스터의 제조 방법을 순차적으로 제시하는 박막 트랜지스터의 단면도이다. 도 4A는 기판 상에 한 쌍의 소스/드레인 전극 및 접촉층을 형성한 후에 박막 트랜지스터의 단면도이다; 도 4B는 산화물 반도체 박막층을 형성한 후에 박막 트랜지스터의 단면도이다; 도 4C는 제 1 게이트 절연체를 형성한 후에 박막 트랜지스터의 단면도이다; 도 4D는 제 1 게이트 절연체를 패턴화한 후에 박막 트랜지스터의 단면도이다; 그리고 도 4E는 제 2 게이트 절연체 및 접촉홀을 형성한 후에 박막 트랜지스터의 단면도이다;
도 5는 본 발명의 제 3 실시예에 따른 박막 트랜지스터의 단면도이다;
도 6A 내지 6F는 제 3 실시예의 박막 트랜지스터의 제조 방법을 순차적으로 박막 트랜지스터(TFT)의 단면도이다. 도 6A는 기판 상에 한 쌍의 소스/드레인 전극 및 산화물 반도체 박막층을 형성한 후에 박막 트랜지스터의 단면도이다; 도 6B는 제 1 게이트 절연체를 형성한 후에 박막 트랜지스터의 단면도이다; 도 6C는 산화물 반도체 박막층 및 게이트 절연체를 패턴화한 후에 박막 트랜지스터의 단면도이다; 도 6D는 제 2 게이트 절연체를 형성한 후에 박막 트랜지스터의 단면도이다; 도 6E는 게이트 전극을 형성하고 제 1 게이트 절연체 및 제 2 게이트 절연체를 패턴화한 후 박막 트랜지스터의 단면도이다; 그리고 도 6F는 내부층 절연체를 형성한 후에 박막 트랜지스터의 단면도이다;
도 7은 본 발명의 제 4 실시예에 따른 박막 트랜지스터의 단면도이다;
도 8은 본 발명의 제 5 실시예에 따른 박막 트랜지스터의 단면도이다;
도 9은 본 발명의 제 6 실시예에 따른 박막 트랜지스터의 단면도이다;
도 10A 내지 10E는 제 6 실시예의 박막 트랜지스터의 제조 방법을 순차적으로 제시하는 박막 트랜지스터의 단면도이다. 도 1OA는 게이트 전극 및 게이트 절연체를 형성한 후에 박막 트랜지스터의 단면도이다; 도 1OB는 산화물 반도체 박막층과 제 1 오버코트 절연체를 형성한 후에 박막 트랜지스터의 단면도이다; 도 1OC는 산화물 반도체 박막층과 제 1 오버코트 절연체를 패턴한 후에 박막 트랜지스터의 단면도이다; 도 1OD는 제 2 오버코트 절연체와 접촉홀을 형성한 후에 박막 트랜지스터의 단면도이다; 그리고 도 10E는 한 쌍의 소스/드레인 전극을 형성한 후에 박막 트랜지스터의 단면도이다;
도 11은 다른 막-형성 압력하에 형성된 산화아연 박막에서 (002) 회절 피크(peak) 위치를 제시한 그래프이다;
도 12는 다른 가스 유량 하의 막-형성 압력에 대하여 X-선 회절 결과로부터 계산된 격자 간격(d002)의 의존성을 제시한 그래프이다;
도 13은 열처리 온도에 대해 산화아연 박막의 시트저항의 의존성을 제시한 그래프이다;
도 14는 드레인 전류 대 인가된 게이트 전압을 제시한 그래프이다;
도 15는 다른 격자 간격의 산화아연 박막을 비교하여, 열 처리 온도에 관한 이온-도핑된 산화아연 박막의 시트 저항의 의존성을 제시한 그래프이다; 그리고
도 16은 종래의 하부 게이트 박막 트랜지스터의 구조를 제시한 단면도이다.
본 발명에 따른 반도체 장치의 실시예를, 예를 들면 반도체 장치로서 기판 상에 형성된 박막 트랜지스터를 참조하여 설명한다. 여기서 사용된 용어 "반도체 장치"는 기판을 포함하는 구조로 언급되고, 그리고 기판을 포함하지 않는 적어도 하나의 반도체 소자(예를 들면, 박막 트랜지스터)는 기판 상에 형성되는 장치로 언급된다. 본 발명에 따른 반도체 장치가 하술된 실시예에 의해 국한되지는 않는다. 예를 들면, 반도체 소자는 박막 트랜지스터에 국한되지 않지만 다이오드나 광전 변환 소자와 같은 다른 반도체 소자일 수 있다. 박막 트랜지스터의 구조는 하술된 실시예에 의해 국한되지는 않는다.
다음 설명에서, 산화아연의 배향성은, (002) 바람직한 배향성과 같이 밀러 지수(Miller indices)로 나타내어진다. 밀러 지수(002)는 육방정계(hexagonal crystal system)용 지수로 표시된 (0002) 바람직한 배향성에 대응된다.
여기에서 사용된 용어 "진성 산화아연"은 불순물이 실질적으로 포함되지 않는 산화아연으로 언급된다. 여기에서 사용된 용어 "도핑" 은 이온을 주입하는 공정으로 언급되고, 그리고 이온-주입 공정을 포함한다.
제 1 실시예
도 1 은 본 발명의 제 1 실시예에 따른 박막 트랜지스터(100)의 구조를 도시한 것이다. 상위-게이트 구조를 가진 박막 트랜지스터(100)는 기판(1) 상에 지지되고, 그리고 한 쌍의 소스/드레인 전극(2), 산화물 반도체 박막층(3), 제 1 게이트 절연체(4), 접촉부(5a), 한 쌍의 외부 소스/드레인 전극(2a), 제 2 게이트 절연체(6), 게이트 전극(7) 및 디스플레이 전극(8)을 포함한다.
한 쌍의 소스/드레인 전극(2)은 기판(1) 상에 형성된다. 소스/드레인 전극(2)은 기판(1)의 상부면 상에 서로 이격된다.
산화물 반도체 박막층(3)은 기판(1)과 한 쌍의 소스/드레인 전극(2) 상에 형성된다. 산화물 반도체 박막층(3)은, 채널이 소스/드레인 전극(2)의 소스 전극과 드레인 전극 사이에서 형성되어 배열된다. 산화물 반도체 박막층(3)은 주로 산화아연을 포함하는 산화물 반도체에 의해 형성된다.
도 1에서, 산화물 반도체 박막층(3)은, 설명의 편의상, 한 쌍의 소스/드레인 전극(2) 상에 얇은 부분과 한 쌍의 소스/드레인 전극(2) 사이에서 두꺼운 부분을 가진 것으로 도시된다. 그러나, 산화물 반도체 박막층(3)의 얇은 부분과 두꺼운 부분은 실질적으로 동일한 두께를 가진다. 즉, 산화물 반도체 박막층(3)은 한 쌍의 소스/드레인 전극(2) 상에서, 그리고 한 쌍의 소스/드레인 전극(2) 사이에서 실질적으로 일정한 두께를 가진다. 이는 하술된 다른 도면에서도 물론이다.
본 발명에 따른 산화물 반도체 박막층(3)에 사용된 산화아연의 (002)격자면은 기판에 대해 수직방향으로 바람직한 배향성을 가지며 적어도 2.619Å의 격자 간격(d002)을 가진다. 따라서, 산화물 반도체 박막층(3)은 높은 열저항을 가진다.
단일 결정 산화아연의 (002)격자면은, 2.602Å 내지 2.604Å 범위에 걸친 격자 간격(d002)을 가진다. 그러므로, 단일 결정 산화아연은 불충분한 열저항을 보여준다. 불충분한 열저항을 가진 그러한 단일 결정 산화아연이 상술된 구조를 가진 상부 게이트 박막 트랜지스터에 사용되는 경우, 게이트 절연체(4)를 형성하는 동안에 열 히스토리는 산화물 반도체 박막층(3) 면(채널 영역)에 근접한 산화아연으로부터 아연과 산소의 이탈을 야기시킬 수 있다. 산화물 반도체 박막층(3)으로부터의 아연과 산소의 이탈은 산화물 반도체 박막층(3)의 막품질을 악하시키는 결점을 만든다. 그러한 결점은 얕은 불순물을 전기적으로 형성하고 산화물 반도체 박막층(3)의 저항을 감소시킨다. 이 상태에서, 박막 트랜지스터(100)는 통상적으로 온(on) 모드나 공핍모드에서 동작한다. 그런 동작은 결점 레벨의 증가, 더 작은 임계전압, 그리고 누설 전류 증가를 야기시킨다.
본 발명에 따른 산화물 반도체 박막층(3)의 격자 간격(d002)은 적어도 2.619Å이다. 그러한 격자 간격(d002)을 가진 산화물 반도체 박막층(3)은 우수한 열저항을 나타낸다. 즉, 산소와 아연의 이탈을 억제시키고, 산화물 반도체 박막층(3)의 저항 감소를 막을 수 있다. 그러므로, 박막 트랜지스터(100)의 누설 전류는 억제된다.
산화물 반도체 박막층(3)의 격자 간격(d002)은 적어도 2.625Å인 것이 더 바람직하다. 그러한 산화물 반도체 박막층(3)이 향상된 열저항을 가지기 때문에, 박막 트랜지스터(100)의 누설 전류는 억제된다. 격자 간격의 효과와 TFT 성능에 관한 열저항은 "예"(EXAMPLES)란에서 하술된다.
제 1 게이트 절연체(4)는 산화물 반도체 박막층(3)의 상부면에서만 코팅되기 위해 형성된다. 제 1 게이트 절연체(4)는 게이트 절연체의 일부를 구성한다. 제 1 게이트 절연체(4)는 게이트 절연체 기능뿐만 아니라, 산화물 반도체 박막층(3)을 에칭하는데있어 사용된 포토레지스트 마스크를 제거하기 위해 이용된 레지스트 스트립퍼(resist stripper)에 의한 에칭으로부터 산화물 반도체 박막층(3)을 보호하는 보호막으로서의 기능도 한다.
제 2 게이트 절연체(6)는 소스/드레인 전극(2), 산화물 반도체 박막층(3) 및 제 1 게이트 절연체(4)의 전체 노출된 표면을 코팅하기 위해 형성된다. 그런 제 2 게이트 절연체(6)를 형성함으로써, 반도체 박막층(3)의 상부면은 제 1 게이트 절연체(4)로 전체 코팅되면서, 반도체 박막층(3)의 측면은 제 2 게이트 절연체(6)로 전체 코팅된다.
제 1 게이트 절연체(4) 및 제 2 게이트 절연체(6)는, 산소나 산소를 함유한 혼합물을 사용하여 산소로 도핑되는 산화 실리콘(SiOx) 막, 질화 산화 실리콘(silicon oxide nitride)(SiON) 막, 질화 실리콘(SiN) 막이나 질화 실리콘(SiN) 막일 수 있다. 제 1 게이트 절연체(4) 및 제 2 게이트 절연체(6)는 산소나 산소를 함유한 혼합물(예를 들면, N2O)을 이용하여 산소로 도핑된 질화 실리콘(SiN) 막으로 형성된 것이 바람직하다. 그러한 도핑된 질화 실리콘 막은 산화 실리콘 혼합물(SiOx)이나 질화 산화 실리콘(SiON)보다 더 높은 유전체 상수를 가진다.
제 1 게이트 절연체(4) 및 제 2 게이트 절연체(6)는, 예를 들면, 플라즈마-개선 화학기상 증착(PCVD)에 의해 형성된다.
외부 소스/드레인 전극(2a)은 접촉부(5a)를 경유하여 접촉홀(5)을 통하여 소스/드레인 전극(2)과 각각 연결된다.
게이트 전극(7)은 제 2 절연체(6) 상에 형성된다. 게이트 전극(7)은 박막 트랜지스터(100)에 적용된 게이트 전압에 따라서 산화물 반도체 박막층(3)의 전자 밀도를 제어하기 위해 구성된다.
디스플레이 전극(8)은 액정 디스플레이에 사용된 액정에 전압을 인가하기 위해 구성된다. 디스플레이 전극(8)이 가시 광선에 관해 높은 투과성을 요구하기 때문에, 디스플레이 전극(8)은 산화인듐주석(ITO) 등을 포함하는 전도 산화물 박막에 의해 형성된다. 디스플레이 전극(8)은 Al 및 Ga 등의 도펀트로 도핑된 산화아연의 저 저항 산화아연에 의해 형성될 수 있다.
도 2A 내지 2G를 참조하여, 본 발명의 제 1 실시예에 따른 박막 트랜지스터(100)의 제조방법을 하술한다.
도 2A를 참조하면, 금속 박막은 기판(1) 상에 형성되고, 그리고 한 쌍의 소스/드레인 전극(2)을 형성하기 위해 포토리소그래피로 패턴화된다.
도 2B를 참조하면, 산화물 반도체 박막층(3)으로서의 ZnO 반도체 박막은 50 내지 100 ㎚의 두께를 가지기 위해 기판(1)과 한 쌍의 소스/드레인 전극(2)의 노출된 모든 표면 상에 마그네트론 스퍼터링에 의해 형성된다. 제 1 게이트 절연체(4)는, 산화물 반도체 박막층(3)의 저항을 감소시키지 않는 기술과 조건(들)을 사용하여 산화물 반도체 박막층(3) 상에 형성된다. 250℃ 이하의 온도에서 제 1 게이트 절연체(4)를 형성하는 것이 바람직하다.
본 실시예의 반도체 박막층(3)의 막 형성 조건의 한예에 따라서, 반도체 박막층(3)은 가스원으로서 아르곤과 산소의 혼합 가스를 사용하여 무선-주파수 마그네트론 스퍼터링으로 형성될 수 있다.
본 발명에 따른 산화물 반도체 박막층(3)의 막 형성 조건은, 증착된 상태에서 산화물 반도체 박막층(3)의 (002)격자면이 적어도 2.619Å의 격자 간격(d002)을 가지면서, 단일 결정 산화아연의 격자 간격(d002)이 약 2.602Å 내지 2.604Å 범위에 있게 제어된다.
특히, 낮은 막 형성 압력은 더 큰 격자 간격(d002)을 야기한다. 게다가, Ar 및 O2는 산화아연 막을 형성하는 가스원으로 사용되고, 낮은 Ar/O2 유량비(Ar 대 O2의 유량비)는 더 큰 격자 간격(d002)을 야기한다. 격자 간격(d002)의 제어는 "예"란에서 하술된다.
산화물 반도체 박막층(3)은 제 1 게이트 절연체(4)를 형성하는 동안 열 히스토리가 발생된다. 그러나, 본 발명에 따라서 적어도 2.619Å의 격자 간격을 가지는 산화물 반도체 박막층(3)의 높은 열저항은, 제 1 게이트 절연체(4)를 형성하는 동안 산화물 반도체 박막층(3)로부터 산소나 아연의 이탈을 억제시키고, 이로 인해, 산화물 반도체 박막층(3)의 저항 감소를 막을 수 있다. 따라서, 박막 트랜지스터(100)의 누설 전류가 억제된다.
도 2C를 참조하여, 포토레지스트는, 포토레지스트(4a)를 형성하기 위해 제 1 게이트 절연체(4) 상에 코팅되고 패턴화된다. 마스크로서 포토레지스트(4a)를 사용하여, 제 1 게이트 절연체(4)는 건초 에칭된다. 그 후 산화물 반도체 박막층(3)은 습식-에칭된다.
도 2D는 산화물 반도체 박막층(3)의 습식-에칭을 한 다음 포토레지스트(4a)를 제거한 후의 박막 트랜지스터(100)의 단면도이다. 박막 트랜지스터(100)에서, 제 1 게이트 절연체(4)를 포함하는 TFT 활성층은 산화물 반도체 박막층(3)에 대해 자체-정렬 방식으로 형성된다. 제 1 게이트 절연체(4)는 산화물 반도체 박막층(3)으로 계면을 형성하는 기능뿐만 아니라 활성 영역을 패턴화한 후 산화물 반도체 박막층(3)을 보호하는 기능도 하기 위해 구성된다. 특히, 게이트 절연체(4)는 포토리 소그래피 공정에서 사용된 다양한 작용제로부터 산화물 반도체 박막층(3)을 보호한다. 제 1 게이트 절연체(4)없이, 활성층을 패턴화한 후에 포토레지스트(4a)의 제거를 위해 사용된 레지스트 스트립퍼는 산화물 반도체 박막층(3)의 표면과 결정 경계와 접촉하여 거칠게 한다. 산화물 반도체 박막층(3) 상에 제 1 게이트 절연체(4)의 있음은 산화물 반도체 박막층(3)의 표면과 결정 경계의 거칠함을 보호한다.
제 1 게이트 절연체(4) 및 산화물 반도체 박막층(3)은 상술된 방법보다 다른 방법을 사용하여 처리된다. 예를 들면, 제 1 게이트 절연체와 산화물 반도체 박막층 양자는 건조 에칭이나 습식 에칭으로 될 수 있다.
도 2E에 도시된 바와 같이, TFT 활성 영역을 패턴화한 후, 제 2 게이트 절연체(6)는 기판(1), 소스/드레인 전극(2), 산화물 반도체 박막층(3) 및 제 1 게이트 절연체(4)의 전체 노출된 표면 상에 형성되어 제 2 게이트 절연체(6)는 제 1 게이트 절연체(4)와 소스/드레인 전극(2)을 코팅한다. 그 후, 접촉홀(5)은 소스/드레인 전극(2)의 일부를 노출하기 위해 제 2 게이트 절연체(6)에 개방된다. 제 1 게이트 절연체(4)를 형성하기 위해 사용된 조건과 같이 동일 조건으로 제 2 게이트 절연체(6)를 형성하는 것이 바람직하다.
최종적으로, 도 2F를 참조하여, 게이트 전극(7)은 제 2 게이트 절연체(6) 상에 금속막으로 형성된다. 그 후, 외부 소스/드레인 전극(2a)은 게이트 전극(7)으로서 동일 물질에 의해 형성된다. 외부 소스/드레인 전극(2a)은 접촉부(5a)를 경유하여 접촉홀(5)을 통하여 소스/드레인 전극(2)과 각각 연결된다. 디스플레이 전극(8)은 본 발명의 제 1 실시예에 따라서 TFT(100)를 형성하기 위해 최종 단계에서 형성 된다.
전체 산화물 반도체 박막층(3)의 (002)격자면이 기판에 대해 수직방향으로 바람직한 배향성을 가지고, 적어도 2.619Å의 격자 간격(d002)을 가짐을 설명하였지만, 산화아연의 배향성 및 격자 간격은 산화아연이 막에 형성되는 물질에 따라 변화된다. 박막 트랜지스터(100)에서, 기판(1)과 접촉된 산화물 반도체 박막층(3)의 일부(한 쌍의 소스/드레인 전극(2) 사이에 위치된 부분)는 한 쌍의 소스/드레인 전극(2)과 접촉된 산화물 반도체 박막층(3)의 다른 일부로부터 다른 배향성 및 다른 격자 간격을 가질 수 있다. 이 경우에 있어서, 기판(1)과 접촉된 최소한의 일부는 적어도 2.619Å의 격자 간격(d002)을 가지고, 그리고 높은 저항을 유지하여야 한다. 그러한 채널이 기판(1)과 접촉된 일부 상에서 형성되기 때문에, 박막 트랜지스터(100)의 누설전류는 기판(1)에 접촉된 일부의 높은 저항을 유지함으로써 억제된다.
제 2 실시예
다음으로, 본 발명의 제 2 실시예에 따른 박막 트랜지스터(200)를 설명한다. 다음 설명에서, 제 1 실시예의 박막 트랜지스터(100)에 대해 상술된 부분과 유사하거나 동일한 부분은 제 1 실시예에 따른 박막 트랜지스터(100)에 대해 상기 사용된 바와 같이 동일 참조 번호로 식별될 수 있고, 이러한 일부의 설명은 생략된다.
도 3은 본 발명의 제 2 실시예에 따른 박막 트랜지스터(200)의 단면도이다. 박막 트랜지스터(200)는 기판(1) 상에 형성되고, 그리고 한 쌍의 소스/드레인 전극(2), 한 쌍의 접촉층(10), 산화물 반도체 박막층(3), 제 1 게이트 절연체(4), 접촉부(5a), 한 쌍의 외부 소스/드레인 전극(2a), 제 2 게이트 절연체(6), 게이트 전극(7) 및 디스플레이 전극(8)을 포함한다. 이러한 층은 도 3에서 도시된 바와 같이 이 순으로 결합된다. 박막 트랜지스터(100)와 비교하면, 박막 트랜지스터(200)는 한 쌍의 소스/드레인 전극(2)과 산화물 반도체 박막층(3) 사이에서 한 쌍의 접촉층(10)을 추가적으로 포함한다.
한 쌍의 접촉층(10)은 주로 산화아연으로 형성되고, 그리고 산화물 반도체 박막층(3)과 접촉되어 형성된다.
특히, 한 쌍의 접촉층(10)은 소스/드레인 전극(2) 상에 각각 형성된다. 산화물 반도체 박막층(3)은 접촉층(10) 상에 형성되고, 그리고 소스/드레인 전극(2) 사이의 접촉층(10) 사이에서 형성되어, 소스/드레인 전극(2)의 소스 전극과 드레인 전극 사이의 채널을 구비한다. 이 방식으로, 접촉층(10)은 산화물 반도체 박막층(3)과 한 쌍의 소스/드레인 전극(2)을 연결하기 위해 산화물 반도체 박막층(3)과 한 쌍의 소스/드레인 전극(2) 사이에서 형성된다.
박막 트랜지스터(200)에서, 산화물 반도체 박막층(3) 및 한 쌍의 접촉층(10)에 사용된 산화아연의 (002)격자면은 기판(1)에 대해 수직방향으로 바람직한 배향성을 가진다. 산화물 반도체 박막층(3)과 한 쌍의 접촉층(10) 양자가 바람직한 배향성으로 (002)면을 가진 산화아연이기 때문에, 동일 타겟을 사용하여 이러한 층을 형성할 수 있다. 그러므로, 동일 장치를 사용하여 산화물 반도체 박막층(3)과 접촉 층(10)을 형성할 수 있다. 이는 한 쌍의 접촉층(10)을 형성하는 또 다른 장치를 구비하는 필요성을 없애준다.
산화물 반도체 박막층(3)의 격자 간격(d002)은 적어도 2.619Å이다. 그러한 격자 간격(d002)을 가지는 산화물 반도체 박막층(3)의 높은 열저항은, 예를 들면, 제 1 게이트 절연체(4)를 형성하는 동안 열처리의 효과를 감소시킨다. 그러므로, 산화물 반도체 박막층(3)의 얕은 불순물 레벨을 형성하는 결점의 발생을 억제시켜, 산화물 반도체 박막층(3)의 저항 감소를 방지할 수 있다. 이로써, 박막 트랜지스터(200)의 누설 전류가 억제된다.
한 쌍의 접촉층(10)의 격자 간격(d002)은 산화물 반도체 박막층(3)의 격자 간격(d002)보다 더 작게 제어된다. 그러므로, 한 쌍의 접촉층(10)의 열저항은 산화물 반도체 박막층(3)의 열저항보다 더 낮다. 따라서, 열처리 동안, 예를 들면, 제 1 게이트 절연체(4)의 형성은 산화물 반도체 박막층(3)에서 보다 한 쌍의 접촉층(10)에서 더 많은 결점을 보인다. 한 쌍의 접촉층(10)에서의 더 많은 결점은 산화물 반도체 박막층(3)의 저항 아래로 한 쌍의 접촉층(10)의 저항을 감소시킨다. 이는 한 쌍의 소스/드레인 전극(2)과 산화물 반도체 박막층(3) 사이의 접촉을 향상시키는 외에, 박막 트랜지스터(200)의 전류 구동 성능을 향상시킨다.
특히, 한 쌍의 접촉층(10)의 격자 간격(d002)이 2.605Å이하인 것이 바람직하다. 격자 간격(d002)이 2.605Å이하인 접촉층(10)은, 상술한 바와 같이, 적어도 2.619Å의 격자 간격(d002)을 가지는 산화물 반도체 박막층(3)보다 열저항이 현저하게 더 작다. 따라서, 열 처리를 한 후에 한 쌍의 접촉층(10)의 저항은 산화물 반도체 박막층(3)의 저항보다 더 낮다. 이는 한 쌍의 소스/드레인 전극(2)과 산화물 반도체 박막층(3) 사이의 접촉을 향상시키는 외에 박막 트랜지스터(200)의 전류 구동 성능을 향상시킨다.
산화물 반도체 박막층(3)의 격자 간격(d002)이 적어도 2.625Å인 것이 더 바람직하다. 적어도 2.625Å의 격자 간격(d002)을 가진 산화물 반도체 박막층(3)은 향상된 열저항을 더 가진다. 그러므로, 산화물 반도체 박막층(3)이 더 강한 열 히스토리를 가질지라도, 산화물 반도체 박막층(3)의 저항은 현저하게 감소되지는 않는다(하술된 "예"란에 상세하게 기재된 것을 참조). 이로써, 박막 트랜지스터(200)의 누설 전류는 억제된다.
산화물 반도체 박막층(3)의 격자간격(d002)이 적어도 2.625Å 인 경우, 접촉층(10)의 격자 간격(d002)은 2.619Å 이하인 것이 바람직하다. 이 경우에 있어서, 접촉층(10)의 열저항은 산화물 반도체 박막층(3)의 열저항보다 더 작다. 따라서, 열처리를 한 후에, 한 쌍의 접촉층(10)의 저항은 산화물 반도체 박막층(3)의 저항보다 낮다. 이는 한 쌍의 소스/드레인 전극(2)과 산화물 반도체 박막층(3) 사이에서 더 나은 접촉을 더 제공한다. 그러므로, 박막 트랜지스터(200)는 고전류 구동 성능을 가진다.
산화물 반도체 박막층(3)의 격자간격(d002)이 적어도 2.625Å 인 경우, 접촉층(10)의 격자 간격(d002)이 2.605Å 이하인 것이 더 바람직하다. 이 경우에 있어서, 한 쌍의 접촉층(10)의 열 저항은 더 감소되어서, 그러한 격자 간격을 가진 한 쌍의 접촉층(10)의 저항은 열처리에 의해 더 현저하게 감소된다. 그 결과, 한 쌍의 소스/드레인 전극(2)과 산화물 반도체 박막층(3) 사이에서 더 나은 접촉이 구비되니다.
한 쌍의 접촉층(10)과 이러한 층의 저항에 관한 산화물 반도체 박막층(3)을 이루는 주요한 성분으로서 사용된 산화아연의 격자 간격(d002)의 효과는 하술된 "예"란에 설명된다.
다음으로, 본 발명의 제 2 실시예에 따른 박막 트랜지스터(200)의 제조방법을 도 4A 내지 4E를 참조하여 설명한다.
한 쌍의 소스/드레인 전극(2)은 기판(1) 상에 형성된다. 그 후, 산화아연의 접촉층은, 각 소스/드레인 전극(2)의 노출된 모든 표면과 기판(1) 상에 10 내지 100 ㎚ 두께를 가지도록 형성된다. 그 후, 도 4A에서 도시된 바와 같이, 산화아연의 접촉층은, 한 쌍의 소스/드레인 전극(2) 사이 영역의 갭으로 각 소스/드레인 전극(2) 상에 한 쌍의 접촉층(10)을 형성하기 위해 패턴화된다.
도 4B를 참조하여, 산화아연의 산화물 반도체 박막층(3)은 50 내지 100 ㎚의 두께를 가지도록 기판(1)과 한 쌍의 접촉층(10)의 노출된 모든 표면 상에서 형성된다.
한 쌍의 접촉층(10)과 산화물 반도체 박막층(3)은 예를 들면, 마그네트론 스퍼터링에 의해 형성된다. 이러한 막 형성에서 사용된 조건은, 증착된 상태에서, 산화물 반도체 박막층(3)과 한 쌍의 접촉층(10)의 (002)면이 기판(1)에 대해 수직방향으로 바람직한 배향성을 가지도록 제어된다. 막 형성 조건은, 증착된 상태에서, 산화물 반도체 박막층(3)이 적어도 2.619Å의 격자 간격(d002)을 가지고, 그리고 증착된 상태에서, 한 쌍의 접촉층(10)이 산화물 반도체 박막층(3)의 격자간격(d002) 보다 더 작은 격자 간격(d002)을 가지도록 더 제어된다(상술된 한 쌍의 접촉층(10)과 산화물 반도체 박막층(3)의 각 격자 간격(d002) 사이의 바람직한 관계의 설명을 참조).
격자 간격(d002)은 제 1 실시예에 대해 상술된 바와 같이 막 형성 압력이나 가스 유량비를 변화시킴으로써 제어된다.
특히, 낮은 막 형성 압력은 더 큰 격자 간격(d002)을 만든다. 이로써, 산화물 반도체 박막층(3)이, 한 쌍의 접촉층(10)을 형성할 시에 사용된 막 형성 압력보다 더 낮은 막 형성 압력으로 형성되는 경우, 산화물 반도체 박막층(3)은 한 쌍의 접촉층(10)의 격자 간격보다 더 큰 격자 간격(d002)을 가질 수 있다. 게다가, Ar 및 O2가 산화아연막을 형성하는데 있어 가스원으로 사용되는 경우, 낮은 Ar/O2 유량비(Ar 대 O2의 유량비)는 더 큰 격자 간격(d002)을 만든다. 격자 간격(d002)의 제어는 하술 된 "예"란에서 상세하게 설명한다.
산화물 반도체 박막층(3)과 한 쌍의 접촉층(10) 양자는 산화아연이다. 산화물 반도체 박막층(3)과 접촉층(10)의 격자간격(d002)은 막 형성 조건을 변형하여 제어된다. 즉, 다른 조건 하에 동일한 장치를 사용하여 산화물 반도체 박막층(3) 및 한 쌍의 접촉층(10)을 형성시킬 수 있다. 그러므로, 한 쌍의 접촉층(10)을 가진 박막 트랜지스터(200)를 형성할 시, 한 쌍의 접촉층(10)을 형성하는 추가적인 장치는 필요없게 된다.
도 4C를 참조하여, 제 1 게이트 절연체(4)는 산화물 반도체 박막층(3) 상에 형성된다. 제 1 게이트 절연체(4)를 형성하는 동안, 산화물 반도체 박막층(3) 및 접촉층(10)은 열 히스토리를 나타낸다. 상술한 바와 같이, 산화물 반도체 박막층(3)의 격자간격(d002)은 증착된 상태에서 접촉층(10)의 격자 간격(d002)보다 더 크다. 그러므로, 산화물 반도체 박막층(3)은 접촉층(10)보다 더 높은 열저항을 가진다. 따라서, 한 쌍의 접촉층(10)의 저항은, 제 1 게이트 절연체(4)를 형성하는 동안 열 히스토리에 의해 감소되면서, 산화물 반도체 박막층(3)은 높은 저항을 유지한다.
접촉층(10)은 산화물 반도체 박막층(3)보다 저항이 낮다. 낮은 저항을 가진 접촉층(10)을 제공함은 한 쌍의 소스/드레인 전극(2)과 산화물 반도체 박막층(3) 사이에서 더 나은 접촉을 용이하게 한다.
또한, 산화물 반도체 박막층(3)은 박막 트랜지스터(200)에서 누설 전류를 억 제하기 위해 열 히스토리를 통하여 높은 저항을 유지시킨다.
제 1 게이트 절연체(4)를 형성한 후에, 포토레지스트는 제 1 게이트 절연체(4) 상에 형성된다. 마스크로서 포토레지스트를 사용하여, 제 1 게이트 절연체(4), 산화물 반도체 박막층(3) 및 한 쌍의 접촉층(10)은 에칭된다.
도 4D는 에칭한 다음 포토레지스트를 제거한 후의 박막 트랜지스터(200)의 단면도이다. 도 4D에서 도시된 바와 같이, 박막 트랜지스터(200)는 반도체 박막층(3)에 관해 자체 정렬 방식으로 형성된 제 1 게이트 절연체(4)를 포함하는 TFT 활성층 영역을 가진다. 제 1 게이트 절연체(4)는 산화물 반도체 박막층(3)과 함께 계면을 형성할 뿐만 아니라, 활성 영역을 패턴화하는 동안 산화물 반도체 박막층(3)을 보호할 수도 있게 구성된다. 특히, 게이트 절연체(4)는 포토리소그래피 공정에서 사용된 다양한 작용제(예를 들면, 레지스트 스트립퍼)로부터 산화물 반도체 박막층(3)을 보호한다. 제 1 게이트 절연체(4) 없이, 활성층을 패턴화한 후에 포토레지스트(4a)를 제거하기 위해 사용된 레지스트 스트립퍼는 산화물 반도체 박막층(3)의 표면 및 결정 경계(grain boundaries)에 접촉하여 거칠게 한다. 산화물 반도체 박막층(3) 상에 제 1 게이트 절연체(4)의 있음은 거칠음부터 산화물 반도체 박막층(3)의 표면과 결정 경계를 보호한다.
도 4E를 참조하여, 그 후 제 2 게이트 절연체(6)는 기판(1), 한 쌍의 소스/드레인 전극(2), 한 쌍의 접촉층(10), 산화물 반도체 박막층(3) 및 제 1 게이트 절연체(4)의 노출된 모든 표면 상에 형성되어서, 제 2 게이트 절연체(6)는 제 1 게이트 절연체(4) 및 소스/드레인 전극(2)을 코팅한다. 그 후, 접촉홀(5)은 소스/드레 인 전극(2)의 일부를 노출하기 위해 제 2 게이트 절연체(6)에 개방된다. 제 1 게이트 절연체(4)를 형성하기 위해 사용된 동일 조건하에서 제 2 게이트 절연체(6)를 형성하는 것이 바람직하다.
최종적으로, 게이트 전극(7)은 제 2 게이트 절연체(6) 상에 금속막으로 형성된다. 그 후, 외부 소스/드레인 전극(2a)은 게이트 전극(7)과 동일 물질로 형성된다. 외부 소스/드레인 전극(2a)은 접촉부(5a)를 경유하여 접촉홀(5)을 통하여 소스/드레인 전극(2) 각각과 연결된다. 디스플레이 전극(8)은, 본 발명의 제 2 실시예에 따라 TFT(200)을 형성하기 위해 최종 단계에서 형성된다(도 3 참조).
상술된 제 1 실시예와 유사한 방식으로, TFT(200)의 산화물 반도체 박막층(3)과 접촉층(10)의 배향성 및 격자 간격은 아래 있는 층에 따라 변화된다.
기판(1)과 접촉되어 있는 산화 반도체 박막층(3)의 적어도 일부(한 쌍의 소스/드레인 전극(2) 사이에 위치된 일부)와, 기판(1)과 접촉되어 있는 접촉층(10)의 적어도 일부(한 쌍의 소스/드레인 전극(2) 사이에 위치된 일부)의 (002)면은, 채널이 형성된 영역에서 높은 저항을 유지하기 위해 기판(1)에 대해 수직방향으로 바람직한 배향성을 가지고 적어도 2.619 Å의 격자 간격(d002)을 가져야 한다. 이는 한 쌍의 소스/드레인 전극(2)과 산화물 반도체 박막층(3) 사이에서 더 나은 접촉을 제공하기 위함이다.
제 2 실시예의 박막 트랜지스터(200)가 상부 게이트 박막 트랜지스터로서 상술되었지만, 본 발명의 제 2 실시예에 따른 접촉층(10)을 가진 박막 트랜지스 터(200)은 다른 구조의 상부 게이트 박막 트랜지스터이거나 하부 게이트 박막 트랜지스터일 수 있다.
제 3 내지 제 6 실시예
다음으로, 본 발명의 제 3 내지 제 6 실시예에 따른 박막 트랜지스터를 설명한다.
제 3 내지 제 6 실시예에 따른 박막 트랜지스터의 산화물 반도체 박막층(3)은 진성 산화아연의 제 1 영역과 도너 이온으로 도핑된 제 2 영역을 포함한다. 제 1 영역은 산화물 반도체 박막층(3)의 채널 영역에 있고, 그리고 제 2 영역은 채널 영역 사이를 정의한 한 쌍의 소스/드레인 영역에 포함된다. 여기서 사용된 용어 "진성 산화아연"은 불순물이 실질적으로 포함되지 않은 산화아연으로 언급된다. 여기서 사용된 용어 "도핑"은 주입 이온의 공정으로 언급되며, 이온-주입 공정을 포함한다.
제 3 실시예
도 5는 본 발명의 제 3 실시예에 따른 박막 트랜지스터(300)를 도시한 것이다. 박막 트랜지스터(300)는 기판(1) 상에 지지되는 엇갈림 박막 트랜지스터(staggered thin film transistor)라 일컫으며, 그리고 기판(1) 상에 형성되고 서로 이격된 한 쌍의 소스/드레인 전극(2), 산화물 반도체 박막층(3), 제 1 게이트 절연체(4), 제 2 게이트 절연체(6), 게이트 전극(7), 내층 절연체(9), 접촉부(5a), 한 쌍의 외부 소스/드레인 전극(2a) 및 디스플레이 전극(8)을 포함한다. 제 1 게이트 절연체(4) 및 제 2 게이트 절연체(6)는 다른 번호로 지시되는데, 그 이유는 박막 트랜지스터(500)의 제조 공정에서 그들이 개별 단계로 형성되기 때문이다.
산화아연의 산화물 반도체 박막층(3)은 한 쌍의 소스/드레인 전극(2)의 소스 전극과 드레인 전극 사이의 채널을 형성하기 위해 배열된다.
산화물 반도체 박막층(3)에 사용된 산화아연의 (002)면은 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진다. 따라서, 산화물 반도체 박막층(3)은 높은 열저항을 가진다.
산화물 반도체 박막층(3)의 높은 열저항은 산소와 아연의 이탈을 억제하고, 산화물 반도체 박막층(3)의 저항 감소도 방지한다. 그러므로, 박막 트랜지스터(300)의 누설 전류는 억제된다.
산화물 반도체 박막층(3)의 격자간격(d002)이 적어도 2.625Å인 것이 더 바람직하다. 그러한 격자 간격(d002)을 가지는 반도체 박막층(3)이 더 향상된 열저항을 가지기 때문에, 박막 트랜지스터(300)의 누설 전류는 더 억제된다.
산화물 반도체 박막층(3)은 채널 영역(31)(제 1 영역) 및 한 쌍의 소스/드레인 영역(32)(제 2 영역을 포함한 영역)을 가진다. 채널 영역(31)은, 게이트 전극(7) 아래에 직접 위치되며(도 5에 도시됨), 그리고 채널로서 기능을 한다.
한 쌍의 소스/드레인 영역(32)은 채널 영역(31) 외의 산화물 반도체 박막층(3)의 영역이다. 소스/드레인 영역(32)은 도너 이온으로 도핑되고 낮은 저항을 나타내는 제 2 영역을 포함한다. 제 3 실시예에 다른 박막 트랜지스터(300)에서, 소스/드레인 영역(32)의 전체영역은 감소된 저항을 가지는 제 2 영역이다.
소스/드레인 영역(32)이 구비되어, 한 쌍의 소스/드레인 전극(2)으로부터 채널까지의 기생저항을 억제시킬뿐만 아니라, 전류비 감소도 억제시킬 수 있다. 이온-도핑된 후에, 한 쌍의 소스/드레인 영역(32)은 한 쌍의 소스/드레인 영역(32)의 저항을 감소시키기 위해 활성 처리(activation treatment)를 해야한다. 저항 of 한 쌍의 소스/드레인 영역(32)의 저항을 감소시키는 방법을 다음에서 상세하게 설명한다.
제 1 게이트 절연체(4)는 산화물 반도체 박막층(3)의 채널 영역(31)의 상부면에서만 코팅되어 형성되고, 제 2 게이트 절연체(6)는 제 1 게이트 절연체(4)의 상부면에서만 코팅되어 형성된다. 제 1 게이트 절연체(4) 및 제 2 게이트 절연체(6)는, 산소나 산소를 포함한 혼합물을 이용하여 산소로 도핑된 산화 실리콘(SiOx) 막, 질화 산화 실리콘(SiON) 막, 질화 실리콘(SiNx) 막, 또는 질화 실리콘(SiNx) 막일 수 있다. 또한, 제 1 게이트 절연체(4) 및 제 2 게이트 절연체(6)는 알루미늄 산화물(AlOx) 막일 수 있다.
게이트 전극(7)은 제 2 게이트 절연체(6) 상에 형성된다. 게이트 전극(7)의 각 말단은 막 두께 방향을 따라 한 쌍의 소스/드레인 영역(32)의 내부 말단 중 하나와 일치하는 것이 바람직하다. 이는 소스/드레인 영역(32)과 게이트 전극(7) 사이의 기생 커패시턴스를 감소시켜서, 박막 트랜지스터(300)의 전류 속도를 향상시 킨다. 게이트 전극(7)이 한 쌍의 소스/드레인 전극(2)의 내부 말단 사이의 공간보다 좁은 것이 바람직하다. 이는 소스/드레인 영역(32)과 게이트 전극(7) 사이의 기생 커패시턴스를 감소시켜서, 박막 트랜지스터(300)의 전류 속도의 감소를 억제시킬 수 있다.
내층 절연체(9)는, 한 쌍의 소스/드레인 전극(2), 한 쌍의 소스/드레인 영역(32) 및 게이트 전극(7)의 노출된 모든 면들을 코팅하기 위해 형성된다. 내층 절연체(9)는 박막 트랜지스터(300)를 보호할 뿐만 아니라, 한 쌍의 소스/드레인 영역(32)을 가열하기 위해 구성된다.
외부 소스/드레인 전극(2a)은 접촉부(5a)를 경유하여 접촉홀(5)을 통해 소스/드레인 전극(2) 각각에 연결된다.
디스플레이 전극(8)은 액정 디스플레이에서 사용된 액정에 전압이 인가되도록 구성된다.
도 6을 참조하여, 제 3 실시예에 따른 박막 트랜지스터(300)의 제조 방법을 설명한다.
도 6A를 참조하여, 산화아연의 반도체 박막은, 예를 들면, 50 내지 100 ㎚의 두게를 가지도록, 기판(1)과 한 쌍의 소스/드레인 전극(2)의 노출된 모든 표면 상에서 형성된다.
제 3 실시예의 반도체 박막층(3)의 막 형성 조건의 한 예에 따라서, 반도체 박막층(3)은 가스원으로서 아르곤과 산소의 혼합된 가스를 사용하여 무선-주파수 마그네트론 스퍼터링의 방식으로 형성된다.
본 발명에 따른 산화물 반도체 박막층(3)의 막 형성 조건은, 증착된 상태에서, 산화물 반도체 박막층(3)의 격자간격(d002)이 적어도 2.619Å가 되도록 제어된다. 특히 격자 간격(d002)은 막-형성 압력이나 Ar/O2 유량비를 감소시켜 증가될 수 있다.
다음으로, 도 6B에 도시된 바와 같이, 제 1 게이트 절연체(4)는 산화물 반도체 박막층(3) 상에 형성된다. 제 1 게이트 절연체(4)를 형성하는 동안, 산화물 반도체 박막층(3)은 열 히스토리를 나타낸다. 본 실시예에 따라서, 산화물 반도체 박막층(3)은 적어도 2.619Å의 격자 간격(d002)을 가지고, 그리고 높은 열 저항을 나타낸다. 제 1 게이트 절연체(4)를 형성하는 동안, 산화물 반도체 박막층(3)의 높은 열 저항때문에, 열 히스토리는 산화물 반도체 박막층(3)으로부터 산소와 아연을 이탈시키지 않아서, 박막 트랜지스터(300)의 누설 전류를 억제할 수 있다. 특히, 산화물 반도체 박막층(3)의 높은 열저항은 제 1 게이트 절연체(4)를 처리하는 온도 및 시간의 제한을 감소시킨다. 예를 들면, 박막 트랜지스터(300)가 비교적 높은 온도에서 형성될지라도, 박막 트랜지스터(300)는 누설 전류를 우수하게 억제시킬 수 있다.
제 1 게이트 절연막(4)의 막 형성 온도는 250℃ 이하인 것이 바람직하다. 막 형성 온도는 산화물 반도체 박막층(3)의 격자 간격(d002) 및 다른 조건외에 원하는 TFT 속성에 따라 판별될 수 있어, 산화물 반도체 박막층(3)의 저항 감소를 방지할 수 있다.
산화물 반도체 박막층(3) 및 제 1 게이트 절연체(4)은 집합적으로 패턴화된다. 산화물 반도체 박막층(3) 및 제 1 게이트 절연체(4)는 산화물 반도체 박막(3)의 표면을 레지스트 스트립퍼 등으로부터 보호할 수 있다. 예를 들면, 레지스트 스트립퍼는 패턴화를 위한 레지스트(resist)를 제거하기 위해 사용된다. 도 6C는, 산화물 반도체 박막층(3) 및 제 1 게이트 절연체(4)를 패턴화한 후의 박막 트랜지스터(300)를 도시한 것이다.
도 6D에 도시된 바와 같이, 산화물 반도체 박막층(3) 및 제 1 게이트 절연체(4)를 패턴화한 후, 제 2 게이트 절연체(6)가 형성된다.
그 후, 게이트 전극(7)은 제 2 게이트 절연체(6) 상에 형성된다. 마스크로서, 게이트 전극(7)을 사용하여, 제 1 게이트 절연체(4) 및 제 2 게이트 절연체(8)는 SF6 등의 가스를 사용하여 건조-에칭된다.
도 6E는 제 1 게이트 절연체(4) 및 제 2 게이트 절연체(6)를 건조-에칭한 후, 박막 트랜지스터(300)의 단면부를 도시한 것이다. 도 6E에 도시된 바와 같이, 제 1 게이트 절연체(4), 제 2 게이트 절연체(6) 및 게이트 전극(7)은 자체-정렬 방식으로 형성된다. 산화물 반도체 박막층(3)이 건조 에칭으로 에칭되지 않았기 때문에, 산화물 반도체 박막층(3)의 각 말단은, 제 1 게이트 절연체(4)에 의해 코팅되어 있지 않아 노출된 상태에 있게 된다.
제 1 게이트 절연체(4)와 제 2 게이트 절연체(6)를 패턴화한 후, 소스/드레인 영역(32)은, 반도체 박막층(3)의 전체 두께를 통하여 산화아연을 위한 도너로 기능하는 이온으로 도핑된다. 소스/드레인 영역(32)은 게이트 전극(7)으로 마스크된 채널 영역(31)에 근접해 있는 비마스크된 영역이다.
예를 들면, 도너 이온은, Ⅲ 군 요소를 이온화시켜 획득된 이온을 포함한다. Ⅲ 군 요소는 인듐, 갈륨 및 알루미늄 등 중 적어도 하나일 수 있다.
이온-주입 기술은 도핑에 사용되는 것이 바람직하다. 이온-주입 기술에서, 몇 keV 내지 몇 MeV의 에너지를 가진 가속 이온은 조사되고, 타겟 물체로 도핑된다. 이온-주입 기술을 사용하여, 산화물 반도체 박막층(3)이 형성된 후에 이온으로 소스/드레인 영역(32)을 도핑할 수 있다. 게다가, 이온-도핑은 도 6F에 각각 도시된 바와 같이, 제 1 게이트 절연체(4)의 에지로 일치된 비도핑된 영역과 도핑된 영역 사이의 계면을 만든다.
도너-이온은, 예를 들면, 수소(H), 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 플루오린(F), 크세논(Xe) 및 산소(O) 중 적어도 하나를 이온화시켜 획득된 이온일 수 있다. 플라지마 분해 등의 방식으로 이러한 이온을 획득하는 것이 쉽기 때문에, 다량 격리(mass segregation)는 큰 영역에 대해 이온을 도핑하기에 요구되지 않는다.
본 실시예에 따라서, 한 쌍의 소스/드레인 영역(32)은 노출된 상태로 있다. 이온은 제 1 게이트 절연체(4)나 제 2 게이트 절연체(6)를 통하지 않고, 한 쌍의 소스/드레인 영역(32)에 직접적으로 도핑된다. 이는, 한 쌍의 소스/드레인 영역(32)보다 다른 영역으로 이온을 도핑시켜 야기된 손상을 감소시키기 위해 도핑에서 사용되는 가속 전압을 감소시킨다.
한 쌍의 소스/드레인 영역(32)의 저항 감소의 메커니즘을 설명한다.
한 쌍의 소스/드레인 전극(32)의 저항의 감소는, 산화아연의 격자 위치가 들어간 도핑된 이온으로 산소와 아연(즉, 산화아연의 성분)을 대체시켜 된다. 산화아연의 격자 위치로 도핑된 이온의 진입은 이온 활성으로 언급되고, 활성 처리에 의해 만들어진다. 산화물 반도체 박막층(3)이 소위 일컫는 단일 결정 산화아연의 격자 간격과 유사한 2.602Å 내지 2.604Å의 격자 간격(d002)을 가지는 경우, 산화물 반도체 박막층(3)에 도핑된 이온 활성은 비교적 낮은 온도에서 열 처리 등으로 활성 처리에 의해 쉽게 구현된다. 그러나, (본 발명의 구조에서처럼)더 큰 격자 간격(d002)을 가진 산화아연에서, 도핑된 이온은 산화아연의 격자 위치에 덜 들어간다. 즉, 이온 활성은 덜 일어나게 된다. 이 경우에 있어서, 산화물 반도체 박막층(3)의 한 쌍의 소스/드레인 영역(32)은 이 영역에 도핑된 이온의 활성을 야기시키기 위해 더 높은 온도에서 열 처리(활성 처리)를 해야한다. 즉, 높은 온도에서의 열 처리는 격자 사이 측을 차지하는 도핑 이온이 전기적으로 활성화되기 위해 격자 측에 진입되도록 한다. 그러므로, 한 쌍의 소스/드레인 전극(2)에서 채널까지의 기생 저항뿐만 아니라, 전류비의 감소를 억제시키기 위해 한 쌍의 소스/드레인 영역(32)의 저항을 선택적으로 감소시킬 수 있다.
이온을 활성화시키는 한 쌍의 소스/드레인 영역(32)에 가해진 열 처리에서의 요구된 온도는 산화물 반도체 박막층(3)의 격자간격(d002)(한 쌍의 소스/드레인 영역(32)의 격자 간격(d002))과 이온의 도핑양에 의존한다. 산화물 반도체 박막층(3) 의 격자간격(d002)이 적어도 2.625Å인 경우, 열 처리의 온도는 적어도 250℃인 것이 바람직하고, 그리고 적어도 300℃인 것이 더 바람직하다. 그러한 온도에서의 열 온도는 소스/드레인 영역(32)의 저항을 확실하게 감소시킨다. 한 쌍의 소스/드레인 영역(32)의 활성 온도로서 열 온도는 채널영역에도 열 히스토리를 부가한다. 그러나, 채널 영역(31)은 적어도 2.619Å(본 예에서, 적어도 2.625Å)의 격자 간격(d002)을 가지고 높은 열저항을 나타낸다. 그러므로, 채널 영역(31)은 열 히스토리를 통해 높은 저항을 유지한다.
활성 처리가 예로서 열 처리를 사용하여 설명하였지만, 활성 처리는 레이저 조사 등일 수도 있다. 레이저 조사가 활성 처리로서 실행되는 경우, 한 쌍의 소스/드레인 영역(32) 만이 레이저 빔으로 조사되어서, 한 쌍의 소스/드레인 영역(32)은 선택적으로 활성화된다. 레이저 조사에 사용된 레이저는, 예를 들면, 자외선, 적외선, 가시광선 등일 수 있다. 특히, 적어도 3.3eV 에너지를 가진 자외선이 효과적으로 사용되는데, 그 이유는 산화아연에 대해 높은 흡수율을 나타내기 때문이다. 한 쌍의 소스/드레인 영역(32)이 노출된 상태에 있기 때문에, 레이저는 한 쌍의 소스/드레인 영역(32)을 직접적으로 조사할 수 있다. 이로써, 한 쌍의 소스/드레인 영역(32)을 활성화시키기 쉽다.
본 발명의 제 3 실시예에 따른 박막 트랜지스터(300)에서, 제 1 게이트 절연체(4)와 제 2 게이트 절연체(6)는 한 쌍의 소스/드레인 영역(32)에 이온을 도핑하기 전에 한 쌍의 소스/드레인 영역(32)에 일시적으로 형성된다(도 6B 내지 6D 참 조). 그러한 공정을 거친 한 쌍의 소스/드레인 영역(32)의 저항은 이온을 도핑하여 쉽게 감소된다. 이는, 제 1 게이트 절연체(4) 및 제 2 게이트 절연체(6)를 형성하는 동안 열 히스토리가 한 쌍의 소스/드레인 영역(32)을 더 활성화시키기 때문이다.
절연체는 제 3 실시예에 따라 노출된 상태로 있는 한 쌍의 소스/드레인 영역(32) 상에 형성될 수 있다. 이 경우에 있어서, 절연체를 형성하는 동안 열 히스토리는 한 쌍의 소스/드레인 영역(32)을 활성화시키고, 그 저항을 감소시킨다.
특히, 도 6F에 도시된 바와 같이, 내층 절연체(9)의 형성은 한 쌍의 소스/드레인 영역(32)에 열 히스토리를 부가한다. 한 쌍의 소스/드레인 영역(32)의 저항이 내층 절연체(9)의 형성에서 충분하게 감소되는 경우, 상술된 활성 처리는 필요없게되어, 결국 제조 공정을 간단하게 한다.
환원 공정은 한 쌍의 소스/드레인 영역(32)의 활성 처리로서 실행될 수 있다. 특히, 내층 절연체(9)은 한 쌍의 소스/드레인 영역(32)을 수소 등의 환원 대기(reduction atmosphere)에 가하기 위해 플라지마 CVD에 의해 형성된다. 이 처리 방법에 있어서, 채널 영역(31)에 환원 대기를 가하지 않고, 한 쌍의 소스/드레인 영역(32)만이 가해져야 한다. 이는, 채널 영역(31) 위에 있는 제 1 게이트 절연체(4), 제 2 게이트 절연체(6) 및 게이트 전극(7) 때문에 가능한 것이다. 그러므로, 한 쌍의 소스/드레인 영역(32)만의 저항을 선택적으로 감소시킬 수 있다.
그 후, 접촉홀은 한 쌍의 소스/드레인 전극(2)의 일부를 노출시키기 위해 내층 절연체(9)에 포토리소그래피에 의해 개방된다. 외부 소스/드레인 전극(2a)은 접 촉부(5a)를 경유하여 접촉홀(5)을 통해 소스/드레인 전극(2) 각각에 연결된다. TFT(300)를 형성하기 위한 최종 단계에서, 디스플레이 전극(8)은, 예를 들면, 산화인듐주석(ITO)을 사용하여 형성된다.
상술한 바와 같이, 박막 트랜지스터(300)가 제 1 게이트 절연체(4) 및 제 2 게이트 절연체(6)를 포함하지만, 박막 트랜지스터(300)는 에칭으로부터 산화물 반도체 박막층(3)의 면을 보호하기 위해 단일 층으로 된 게이트 절연체를 가질 수 있다. 이 경우에 있어서, 산화물 반도체 박막층(3)은 게이트 절연체를 형성하기 전에 패턴화된다. 그 후, 게이트 전극(7)은 게이트 절연체를 에칭함에 있어 마스크로서 게이트 전극(7)을 사용하기 위해 게이트 절연체 상에 위치하게 된다.
박막 트랜지스터(100 및 200)와 유사하게, 기판(1)과 접촉되어 있는 적어도 산화물 반도체 박막층(3)의 일부(한 쌍의 소스/드레인 전극(2) 사이에 위치된 일부) (002)면이 기판(1)에 대해 수직방향으로 바람직한 배향성과, 적어도 2.619Å의 격자 간격(d002)을 가지는 박막 트랜지스터(300)에서 요구된다. 그러나, 산화물 반도체 박막층(3) 전체는 이 속성을 가질 필요는 없다.
상술한 바와 같이, 산화물 반도체 박막층(3)은, 게이트 전극(7)이 산화물 반도체 박막층(3) 상에 위치된 상위 게이트 박막 트랜지스터이지만, 이는, 게이트 전극(7)이 산화물 반도체 박막층(3) 하에 위치된 하부 게이트 박막 트랜지스터일 수 있다.
제 4 실시예
도 7은 제 4 실시예에 따른 박막 트랜지스터(400)를 도시한 것이다. 제 4 실시예에 따라서, 박막 트랜지스터(400)는 산화물 반도체 박막층(3)의 전체 상부면을 코팅하는 구성으로 이루어진 게이트 절연체(4 및 6)를 가진다. 이로써, 제 3 실시예의 구조와는 달리, 제 4 실시예에 따른 박막 트랜지스터(400)에서, 게이트 절연체(4 및 6)의 모든 말단을 정하는 에칭면(E)은 막 두께 방향을 따른 게이트 전극(7)의 말단과 일치하지 않는다.
제 3 실시예에 따른 박막 트랜지스터(300)에 있어서, 게이트 절연체(4 및 6)의 모든 말단을 정하는 에칭면(E)은 게이트 전극(7)의 말단과 대응되게 일치되는 경우, 전류는 거친 면(E)에 근접하여 흐른다. 이는 증가된 누설 전류의 문제점을 야기시킨다. 제 4 실시예에 따른 박막 트랜지스터(400)의 구조에 대해, 반대로 게이트 절연체(4 및 6)의 에칭면(E)이 막두께를 따른 게이트 전극(7)의 말단과 일치하지 않으면, 전류는 에칭면(E)을 통해 흐르지 않는다. 그러므로 에칭면(E)의 거침으로 인해 누설전류가 증가되는 것을 막을 수 있다.
박막 트랜지스터(400)의 한 쌍의 소스/드레인 영역(32)은 한 쌍의 소스/드레인 영역(32)을 이온 도핑하는 동안, 노출된 상태로 되어 있다. 게다가, 한 쌍의 소스/드레인 영역(32)의 면은, 내층 절연체(9)를 형성하는 동안, 제 1 게이트 절연체(4) 및 제 2 게이트 절연체(6)에 의해 보호된다. 제 1 및 2 게이트 절연체(4 및 6)의 에칭면(E)이 소스/드레인 영역(32)의 에칭면(E)에 대해서 본 실시예의 방식으로 자체정렬로 형성되지만, 에칭면(E)은 다른 형상을 가질 수 있다. 예를 들면, 게 이트 절연체(6) 및 게이트 전극(7)의 에칭면(E)과 게이트 절연체(4) 및 소스/드레인 영역(32)의 에칭면(E)은, 이온을 주입하는 동안 가속 전압을 감소시키는 것외에 유사 효과를 얻기 위해 자체-정렬 방식으로 형성될 수 있다.
박막 트랜지스터(100, 200 및 300)와 유사하게, 기판(1)과 접촉되어 있는 적어도 산화물 반도체 박막층(3)의 일부(한 쌍의 소스/드레인 전극(2) 사이에 위치된 일부)의 (002)면이 기판(1)에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가지는 박막 트랜지스터(400)가 요구된다. 그러나, 산화물 반도체 박막층(3) 전체가 이러한 속성을 가질 필요는 없다.
상술한 바와 같이, 박막 트랜지스터(400)는, 게이트 전극(7)이 산화물 반도체 박막층(3) 상에 위치되는 상부 게이트 박막 트랜지스터이지만, 게이트 전극(7)이 산화물 반도체 박막층(3) 하에 위치되는 하부 게이트 박막 트랜지스터일 수 있다.
제 5 실시예
상술된 제 3 및 제 4 실시예에 따른 엇갈림 TFT에서, 한 쌍의 소스/드레인 영역(32)의 전체 두께는 이온으로 도핑되어야만 한다. 그러나, 소스/드레인 영역(32)의 전체 두께를 도핑하기에 종종 가능하지 않을 수도 있다.
이온 주입 기술이 다른 기술보다 막의 더 깊은 영역에 대해서 일반적으로 이온을 도핑하는데, 이온 주입 기술이 적용될 지라고, 예를 들면, 수소(H), 헬 륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 플루오린(F), 크세논(Xe) 및 산소(O) 등을 사용한 전체 막의 두께를 통하여 이온을 도핑할 수는 없다. 게다가, 두께를 초과하는 막을 가진 경우, 전체 두께의 막을 통해 이온을 도핑하는 것은 불가능하다.
이 경우에 있어서, 도 8에서 도시된 바와 같이, 동일평면의 박막 트랜지스터(500)가 사용된다. 엇갈림 박막 트랜지스터의 특정 구성은 동일평면의 박막 트랜지스터(500)에 적용될 수 있다. 본 발명의 제 5 실시예에 따른 동일평면의 박막 트랜지스터(500)에서, 한 쌍의 소스/드레인 전극(2)은 한 쌍의 소스/드레인 영역(32) 상에 각각 형성된다. 이 구조로 인해, 한 쌍의 소스/드레인 영역(32)의 상부면만의 저항은 한 쌍의 소스/드레인 전극(2)과 채널 영역(31) 사이에서 전류비 감소를 억제시키는데 용이하게 한다.
동일평면의 박막 트랜지스터에서, 수소(H), 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 플루오린(F), 크세논(Xe) 및 산소(O) 등의 도핑은 플라지마 분해를 사용하여 이러한 이온을 이온화하여 실행될 수 있고, 그 후, 한 쌍의 소스/드레인 영역(32)을 플라지마에 가해져야 한다.
상술한 바와 같이, 박막 트랜지스터(500)가, 게이트 전극(7)이 산화물 반도체 박막층(3) 상에 위치되는 상부 게이트 박막 트랜지스터이지만, 게이트 전극(7)이 산화물 반도체 박막층(3) 하에 위치되는 하부 게이트 박막 트랜지스터일 수 있다.
제 6 실시예
도 9는 본 발명의 제 6 실시예에 따른 하부 게이트 박막 트랜지스터(600)를 도시한 것이다.
박막 트랜지스터(600)는, 기판(1) 상에 형성된 게이트 전극(7), 게이트 전극(7)을 코팅하기 위해 게이트 전극(7) 후에 형성된 게이트 절연체(4), 게이트 절연체(4) 상에 형성된 산화물 반도체 박막층(3), 산화물 반도체 박막층(3)의 측면을 코팅하기 위해 형성된 제 2 오버코트 절연체(12)(이외에 제 1 오버코트 절연체(11)) 및 한 쌍의 소스/드레인 전극(2)을 포함한다. 박막 트랜지스터(600)의 게이트 절연체(4)는 단일 층으로된 구조를 가진다. 박막 트랜지스터(100 내지 500)와 유사하게, 산화물 반도체 박막층(3)에 사용된 산화아연의 (002)면이 기판(1)에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가지는 박막 트랜지스터(600)가 요구된다.
박막 트랜지스터(600)에서, 산화물 반도체 박막층(3)은 한 쌍의 소스/드레인 전극(2)과 접촉되는 접촉영역을 가지기 위해 구성된다. 접촉영역 내에 위치된 산화물 반도체 박막층(3)의 일부는 채널 영역(31)으로서 기능을 한다. 산화물 반도체 박막층(3)의 외부 일부는 채널 영역(31)보다 낮은 저항을 가진 영역을 포함하는 한 쌍의 소스/드레인 영역(32)으로서 기능을 한다. 특히, 한 쌍의 소스/드레인 영역(32) 각각은, 한 쌍의 소스/드레인 영역(32)의 다른 영역의 저항보다 낮은 저항을 가지는 접촉 영역(소스/드레인 전극(2) 중 하나와 연결된 영역)을 가진다. 이는 한 쌍의 소스/드레인 전극(2)에서 채널까지의 기생저항 외에 전류비 감소를 억제시킨다.
다음으로, 박막 트랜지스터(600)의 제조방법을 도 10A 내지 10E를 참조하여 설명한다.
도 1OA에 도시된 바와 같이, 게이트 전극(7) 및 게이트 절연체(4)는 기판(1) 상에 형성된다. 도 1OB에 도시된 바와 같이, 산화물 반도체 박막층(3) 및 제 1 오버코트 절연체(11)는 순차적으로 게이트 절연체(4) 상에 형성된다.
제 1 오버코트 절연체(11)를 형성한 후, 산화물 반도체 박막층(3) 및 제 1 오버코트 절연체(11)는 에칭된다. 도 1OC는 에칭 후의 박막 트랜지스터(600)의 단면도이다. 도 1OC에 도시된 바와 같이, 산화물 반도체 박막층(3) 및 제 1 오버코트 절연체(11)는 자체-정렬 방식으로 형성된다. 에칭을 하는 동안, 제 1 오버코트 절연체(11)는 산화물 반도체 박막층(3)을 보호하기 위해 구성된다. 특히, 제 1 오버코트 절연체(11)는, 산화물 반도체 박막층(3)의 에칭에 사용되는 레지스트 스트립퍼와 같은 다양한 작용제로부터 산화물 반도체 박막층(3)을 보호하는 보호 막으로서 기능한다. 이는 반도체 박막층(3)의 거친면을 막기 위함이다.
도 1OD에 도시된 바와 같이, 제 1 오버코트 절연체(11)를 형성한 후에, 제 2 오버코트 절연체(12)가 형성된다. 그 후, 접촉홀(5)은 포토리소그래피의 방식으로 제 1 및 2 오버코트 절연체(11 및 12)를 통해 산화물 반도체 박막층(3)에 개방된다.
산화물 반도체 박막층(3)은, 접촉홀(5)아래에 있는 산화물 반도체 박막층(3) 의 일부 저항을 감소시키기 위해 접촉홀(5)을 통하여 이온을 도핑하여 활성 처리를 해야한다(도 10D 참조).
접촉홀(5) 아래에 있는 산화물 반도체 박막층(3)의 일부가 노출된 상태로 있기 때문에, 이러한 부분이 이온-도핑되고, 활성 처리되는 것은 쉽다.
박막 트랜지스터(600)를 형성하기 위한 최종 단계에서, 접촉홀(5)은 금속 물질 등으로 채워진다(도 10E 참조). 접촉홀(5)의 금속 물질은 한 쌍의 소스/드레인 전극(2)을 형성한다. 상술한 바와 같이, 접촉영역(한 쌍의 소스/드레인 전극와 접촉된 영역) 내에 위치된 산화물 반도체 박막층(3)의 일부는 채널 영역(31)으로서 기능하면서, 산화물 반도체 박막층(3)의 외부 부분은 한 쌍의 소스/드레인 영역(32)으로서 기능한다. 감소된 저항을 가진 노출된 부분이 제 2 영역으로서 한 쌍의 소스/드레인 영역(32)에 위치되기 때문에, 한 쌍의 소스/드레인 전극(2)과 채널 사이의 기생 저항은 억제된다.
박막 트랜지스터(600)의 산화물 반도체 박막층(3) 저항을 감소시키는 처리가, 포토리소그래피으로 제 2 오버코트 절연체(12)에 형성된 접촉홀(5)을 통하여 실행되는 것을 설명하였다(도 10D 참조). 그러한 처리를 사용하기 위해서, 적어도 접촉홀(5)과 게이트 전극(7)의 일부는 겹침 영역에서 서로 겹쳐야 한다. 그러한 겹침 영역이 형성되지 않는 경우, 박막 트랜지스터(600)의 채널과 소스/드레인 영역(32) 사이에서 높은 저항의 영역인 오프셋 구조를 만든다. 이는 박막 트랜지스터(600)의 기생 커패시턴스를 증가시키고, 전류비 감소를 야기시킬 수 있다.
게이트 전극(7)을 가진 접촉홀(5)의 겹침 영역이 없는 구조로 박막 트랜지 스터(600)가 되어 있는 경우, 채널과 소스/드레인 영역(32) 사이의 높은 저항을 막고 박막 트랜지스터(600)의 기생 캐패스턴스를 감소시키기 위한 하나의 해결책은 산화물 반도체 박막층(3)의 저항을 감소시키기 위해 포토마스트를 사용하지 않고, 제 1 오버코트 절연체(11) 상에 레지스트를 패턴화하는 것이다. 특히, 특히, 제 1 오버코트 절연체(11) 및 산화물 반도체 박막층(3)(도 10C참조)을 패턴화한 후, 레지스트는 제 1 오버코트 절연체(11) 상에 형성된다. 레지스트는 기판 측으로부터 빛에 노출되고 패턴화된다. 레지스트는 이온 도핑에서 마스크로서 사용되고, 이어서 게이트 전극(7) 상에 있는 외부 영역에 위치된 한 쌍의 소스/드레인 영역(32)의 저항을 감소시키기 위해 실행된다.
이 경우에 있어서, 게이트 전극(7)은 산화물 반도체 박막층(3)에 대해 채널 길이 방향으로 더 짧아져야 하고 채널 폭 방향으로는 더 길어져야 한다. 게이트 전극(7) 상의 반도체 박막층(3)의 일부는 채널 영역(31)으로서 기능하고, 한 쌍의 소스/드레인 영역(32) 사이에서 채널 영역(31)을 정하는 산화물 반도체 박막층(3)의 다른 일부는 한 쌍의 소스/드레인 영역(32)으로서 기능한다.
이 방법은, 채널 영역(31)외에 산화물 반도체 박막층(3)의 영역으로서 정해진 한 쌍의 소스/드레인 영역(32)의 전체 영역의 저항을 감소시킬 수 있다.
예
이하에서, 산화아연 막의 바람직한 배향성과 격자 간격에 대한 산화아연 박막의 막 형성 조건의 효과를 설명한다.
산화아연 박막은, 3 개의 막 형성 압력과 가스원으로서 아르곤과 산소의 혼합된 가스에서 3 개의 Ar/O2 가스 유량비 사이의 조합으로부터 얻어진 9 개의 막 형성 조건을 사용하여, 무선 주파수 마그네트론 스퍼터링에 의해 글라스 기판 상에 형성된다. 3 개의 막 형성 압력은 7Pa, 1Pa 및 0.5Pa이다. 3 개의 Ar/O2 가스 유량비는 10/5, 10/15, 및 10/30ccm (cc/min)이다.
다음 조건은 본 예에서 사용된다. 99.999%의 순도를 가진 소결 및 압력이 가해진 산화아연은 타겟으로서 사용된다. 기판 온도는 150℃로 유지된다. 기판과 타겟 사이의 거리는 88㎜로 고정된다. 산화아연 타겟의 직경은 4 인치 φ이다. 인가된 전력은 180W, 즉, 무선-주파수 전력밀도는 2.2W/㎠이다.
X-선 회절은 상술된 9 개의 막 형성 조건 하에서 준비된 산화아연 막의 바람직한 배향성과 격자간격을 제거하기 위해 사용된다. CuKα1(파장: 1.54056Å)은 X-선 회절 측정에서 사용된다.
모든 산화아연 박막이 (002)방향으로 X-선 회절 피크만을 가진 것으로 확인했다. 또한, 모든 산화아연 박막의 (002) 면이 바람직한 배향성을 가진 것도 확인했다.
X-선은 샘플을 들어가서 다음의 브래그(Bragg)의 조건, 2 × d × sin θ = n × λ을 충족시키기 위해 각도의 회절 피크를 생성하고, 여기서 d는 막 두께 방향을 따른 격자간격이고; λ는 측정에서 사용된 X-선의 파장이고; n은 회절 차수이고; 그리고 θ는 X-선의 회절각(rad)이다.
(002) 면이 바람직한 배향을 가지는 박막에 대해서, d는 (002)격자면의 격자 간격(d002)에 대응된다. 이 측정에서 사용된 CuKα1 선에 대해, λ=1.54056Å이다. 본 예에서, n=l이다.
그러므로, 본 예는 다음 식을 충족시킨다.
d = (1 × 1.54056) / (2 × sinθ)
이는, X-선이 회절 피크를 생성하는 데에서 격자 간격(d)가 회절 각(θ)에 의존한다는 것을 의미한다. 격자 간격(d)의 증가는 더 작은 회절 각(θ)을 만든다.
9 개의 막 형성 조건하에서 형성된 모든 산화아연 박막이 바람직한 c-축 배향성을 가지기 때문에, 본 예의 산화아연 박막에 대해 획득된 d는 격자 간격(d002)이다. 격자 간격(d002)은 X-선 회절 피크 위치로부터 계산된다.
(002) 방향을 따른 단일-결정 산화아연의 격자 간격 상수(2d002)는 5.204Å 내지 5.208Å의 범위에 있는 것으로 보고되었다. 단위 격자에서 2 개의 Zn 면과 O 면에 대해서, (002)격자면은 2.602Å 내지 2.604Å의 범위에 있는 단일 결정 산화아연의 격자 간격(d002)을 가진다.
도 11은 다른 막 형성 압력에 대해 산화아연 박막의 (002) 회절 피크 위치의 변화를 제시한 것이다. Ar/O2 유량비는 10/15ccm로 고정된다.
도 11에서, 막-형성 압력이 7Pa, lPa 및 0.5Pa일 경우, 곡선(111, 112 및 113) 각각은 결과를 제시한 것이다. 수직 눈금 축은 X-선 회절 강도(단위 arb)이 고, 수평 눈금 축은 회절 피크 위치 2θ이다.
도 11에 도시된 바와 같이, 7Pa 내지 0.5Pa에 있는 막 형성 압력의 감소는 (002)격자면의 격자 간격(d002)의 증가를 지시하는 X-선 피크 위치의 이동이 감소된다.
도 12는 각각의 가스 유량비에 대해 획득된 X-선 회절 결과물에 따른 막 형성 압력에 대한 격자 간격(d002)의 의존도를 제시한 것이다.
도 12에서, 곡선(121, 122 및 123) 각각은 유량비 Ar/O2가 10/5, 10/15 및 10/30ccm 인 경우의 결과를 나타낸 것이다. 수직 눈금축은 격자 간격(d002)을 나타내며, 수평 눈금축은 산화아연 막을 형성하는 동안 막 형성 압력을 나타낸 것이다.
단일 결정 산화아연의 격자 간격은 도 12에서 도시된 범위 A 내에 분포된다.
도 12에 도시된 바와 같이, 막 형성 압력이나 Ar/O2 유량비가 낮으면, 격자 간격(d002)이 크게 된다.
주목할 점은, 막 형성 조건을 변화시켜 산화아연의 격자 간격(즉, 격자 상수)을 제어할 수 있다는 것이다.
도 11 및 도 12에 표기된 9 개의 데이터 종류는 표 1에 제시된다. 특성 A-I 각각은 9개의 산화아연 박막 각각을 나타낸 것이다.
Ar/O2 압력 2θ d002
A 10/5 0.5 34.02 2.63280
B 10/5 1 34.20 2.61964
C 10/5 7 34.45 2.60138
D 10/15 0.5 33.93 2.63955
E 10/15 1 34.12 2.62583
F 10/15 7 34.42 2.60327
G 10/30 0.5 34.06 2.63009
H 10/30 1 33.97 2.63685
I 10/30 7 34.39 2.60560
다음으로, 산화아연 박막의 열저항과 격자 간격 사이의 관계를 설명한다.
도 13은 열-처리 온도에 대한 산화아연 박막의 시트 저항의 의존도를 제시한 것이다.
도 13에서, 곡선(131, 132, 133 및 134) 각각은, (002)격자면이 2.605Å(박막(I)), 2.619Å(박막 (B)), 2.625Å(박막 (E)) 및 2.636Å(박막 (H))의 격자 간격(d002)을 가진 산화아연 박막의 시트 저항률을 나타낸 것이다. 시트 저항률은 진공상태에서 2 시간 동안 열처리를 한 후 측정된다. 수직 눈금 축은 시트 저항률이며 수평 눈금 축은 애널 온도이다. 산화아연 막의 시트 저항률이 200℃ 아래에서 동일하게 행동하는 것으로 나타내기 때문에, 곡선(132, 133 및 134)은 이 범위에서 서로 겹친다.
(002)격자면이 단일 결정 산화아연의 격자 간격(d002)과 유사한 2.605Å의 격자 간격(d002)을 가지는 산화아연 박막에 대해서, 증착된 상태에서(막 형성 후 즉시), 200℃의 열처리는 산화아연 박막의 높은 저항(1014Ω/□ 시트 저항)으로부터 적어도 3 차수의 크기만큼 저항률을 감소시킨다. 2.605Å의 격자 간격(d002)을 가진 산화아연 박막에 가해진 250℃에서의 열처리는, 증착된 상태에서 산화아연 박막의 높은 저항(lO14Ω/□ 시트 저항)으로부터 약 10 차수의 크기만큼 저항률을 감소시킨다.
(002)격자면이 2.619Å의 격자 간격(d002)을 가진 산화아연 박막(박막 B, 도 13의 곡선(132))에 대해서, 증착된 상태에서, 200℃에서의 열처리는 산화물 반도체 박막의 저항으로부터 산화아연 박막의 저항률을 현저하게 감소시키지 못한다. 동일한 산화아연 박막에 가해진 250℃에서의 열처리는, 250℃에서의 열처리가 2.605Å의 격자 간격(d002)을 가진 산화아연 박막에 가해질시 획득된 약 9 차수 크기로 감소하는 것보다 더 작은 약 5 차수의 크기로 저항률을 감소시킨다.
(002)격자면이 2.625Å의 격자 간격(d002)을 가지는 산화아연 박막(박막 E, 도 13의 곡선(133))에 대해서, 250℃에서의 열처리는 약 2 차수의 크기만큼 저항률을 감소시킨다. (002)격자면이 2.636Å의 격자 간격(d002)을 가지는 산화아연 박막(박막(H), 도 13의 곡선(134))에 대해서, 동일 열처리는 약 1 차수의 크기만큼 저항률을 더 감소시킨다.(상술한 바와 같이, 산화아연 막(E 및 H)의 시트 저항률은 200℃ 아래에서 산화아연 막(B)의 시트 저항률의 행동과 동일한 행동으로 나타나게 된다.)
이로써, 격자 간격(d002)의 증가는 저항률의 감소가 시작되는 온도를 감소시켜, 열저항을 향상시킨다.
상기 결과에 대해, 본 발명에 있어서, 높은 열저항을 나타내는 적어도 2.619Å의 격자 간격(d002)을 가지는 산화물 반도체 박막층이 높은 열저항을 가지는 산화물 반도체 박막층으로서 사용되는 것이 바람직하다. 적어도 2.625Å의 격자 간격(d002)을 가지는 산화물 반도체 박막층이 사용되는 것이 바람직하다.
상기 결과로부터 본 발명의 제 2 실시예에 따른 박막 트랜지스터(200)가 우수한 TFT 성능을 나타낸다는 것을 알 수 있다. 예를 들면, 2.625Å의 격자 간격(d002)을 가지는 산화아연 박막이 산화물 반도체 박막층(3)으로서 사용되는 경우, 그리고 250℃에서의 열처리가 제 1 게이트 절연체(4)의 형성에서 사용되는 경우, 2.619Å 이하의 격자 간격(d002)을 가지는 산화아연 박막이 적어도 2 차수의 크기만큼 산화물 반도체 박막층(3)의 저항보다 더 작게 되는 한 쌍의 접촉층(10)의 저항을 제어하도록, 접촉층(10)으로서 사용되는 것이 바람직하다. 접촉층(10)의 저항과 산화물 반도체 박막층(3)의 저항 사이의 이 차이는 한 쌍의 소스/드레인 전극(2)과 산화물 반도체 박막층(3) 사이에서 더 나은 접촉을 제공하기에 충분하다. 2.605Å 이하의 격자 간격(d002)을 가진 산화아연 박막이 적어도 6 차수의 크기만큼 산화물 반도체 박막층(3)의 저항보다 더 작게 되는 한 쌍의 접촉층(10)의 저항을 제어하도록, 접촉층(10)으로서 사용되는 것이 더 바람직하다.
대안적으로, 2.619Å의 격자 간격(d002)을 가지는 산화아연 박막이 산화물 반도체 박막층(3)으로서 사용되는 경우, 그리고 250℃에서의 열처리가 제 1 게이트 절연체(4)의 형성에 사용되는 경우, 2.605Å 이하의 격자 간격(d002)을 가지는 산화아연 박막이 산화물 반도체 박막층(3)의 저항보다 적어도 2 차수의 크기만큼 더 작게되는 한 쌍의 접촉층(10)의 저항을 제어하도록 한 쌍의 접촉층(10)으로서 사용되는 것이 바람직하다.
다음으로, 박막 트랜지스터의 TFT 성능은 본 발명의 효과를 명확하게 하기 위해 테스트된다.
박막 트랜지스터(100)(도 1 참조)는 다음 방법에 따라서 준비된다(도 2 참조).
SiO2와 Al2O3을 거의 포함하는 비 알칼리 글라스의 기판(1)이 제공된다. 산화인듐주석의 한 쌍의 소스/드레인 전극(2)은 40㎚ 두께로 기판(1) 상에 형성된다.
산화아연 박막은 60㎚ 두께의 산화물 반도체 박막층(3)을 형성하기 위해 기판(1)과 한 쌍의 소스/드레인 전극(2)의 노출된 모든 면에 대해 무선-주파수 마그네트론 스퍼터링으로 증착된다.
산화물 반도체 박막층(3)을 형성한 후에, 50㎚ 두께를 가지는 SiN의 제 1 게이트 절연체(4)는 산화물 반도체 박막층(3)의 전체 상부 표면 상에 형성된다. 제 1 게이트 절연체(4)의 형성은 SiH4+NH3+N2 가스를 사용하여 플라즈마-개선 화학기상 증착(PCVD)으로 250℃로 실행된다.
그 후, 포토레지스트는 제 1 게이트 절연체(4) 상에 코팅되고 패턴화된다. 마스크로서 패턴화된 포토레지스트를 사용하여, 제 1 게이트 절연체(4)는 CF4+O2 가스를 사용하여 건조 에칭된다..
제 1 게이트 절연체(4)를 에칭한 후에, 산화물 반도체 박막층(3)은 포토레지스트를 제거하기 위해 0.2% HNO3를 사용하여 습식-에칭된다. 그 후, 300㎚ 두께를 가진 SiNx의 제 2 게이트 절연체(6)는 기판(1), 소스/드레인 전극(2), 산화물 반도체 박막층(3) 및 제 1 게이트 절연체(4)의 노출된 모든 표면 상에 형성된다.
제 2 게이트 절연체(6)의 형성은 SiH4+NH3+N2 가스를 사용하여 플라즈마-개선 화학기상 증착(PCVD)으로 250℃로 실행된다.
제 2 게이트 절연체(6)를 형성한 후, 접촉홀은 한 쌍의 소스/드레인 전극(2)의 상부에서 개방된다.
최종적으로, lOO㎚ 두께를 가진 Cr의 게이트 전극(7)은 제 2 게이트 절연체(6) 상에 형성되고, 그 후, 동일 물질을 사용하여 외부 소스/드레인 전극(2a)이 형성된다. 외부 소스/드레인 전극(2a)은 TFT 성능 테스트에서 사용된 박막 트랜지스터(100)를 형성하는 최종 단계에서 접촉부(5a)를 경유하여 접촉홀(5)을 통해 소스/드레인 전극(2)에 각각 연결된다.
3 개의 샘플 박막 트랜지스터는 다른 격자 간격을 가지는 각각의 산화아연 박막을 사용하여 상술된 바와 같은 제조 공정에 의해 준비된다. 하술된 박막 트랜지스터(101)를 참조하여 제어 박막 트랜지스터는 산화물 반도체 박막층(3)으로서 2.605Å의 격자 간격(d002)을 가지는 산화아연 박막(박막 (I))을 사용하여 형성된다. 하술된 박막 트랜지스터(102)를 참조하여 박막 트랜지스터는 산화물 반도체 박막층(3)으로서 2.625Å의 격자 간격(d002)을 가지는 산화아연 박막(박막 (E))을 사용하여 형성된다. 그리고, 하술된 박막 트랜지스터(103)를 참조하여, 박막 트랜지스터는 산화물 반도체 박막층(3)으로서 2.630Å의 격자 간격(d002)을 가지는 산화아연 박막(박막(G))을 사용하여 형성된다.
박막 트랜지스터(100) 및 제어 박막 트랜지스터는 상부 게이트 구조를 가진다. 상부 게이트 구조에서, 산화물 반도체 박막층(3)의 상부는 채널 영역으로서 사용된다. 산화물 반도체 박막층(3) 상에 게이트 절연체를 형성하는데 있어, 상부 게이트 박막 트랜지스터에서 산화물 반도체 박막층(3)은 하부 게이트 박막 트랜지스터에서의 산화물 반도체 박막층(3)보다 생성된 열에 더 직접적인 영향을 받는다. 상부 게이트 박막 트랜지스터의 사용은 산화물 반도체 반막층에 가해진 열의 효과를 더 정확하게 반영하여 획득된 결과를 가능케 한다.
상술된 공정에 의해 형성된 박막 트랜지스터(101, 102 및 103) 각각의 TFT 성능은 하술된 바와 같이 테스트된다. 도 14는 박막 트랜지스터(101, 102 및 103)에 인가된 다양한 게이트 전압에 따른 박막 트랜지스터(101, 102 및 103)의 드레인 전류의 변화를 제시한 것이다. 도 14에서, 수직 눈금 축은 드레인 전류(Id)를 나타내며, 수평축은 인가된 게이트 전압(Vg)의 크기를 나타낸다. 드레인 전압(Vd)는 이 테스트에서 일정하게 사용된다.
도 14에 도시된 바와 같이, 2.605Å의 격자 간격(d002)을 가지는 산화물 반도체 박막층을 포함하는 박막 트랜지스터(101)는 일정한 드레인 전류가 게이트 전압의 변화에 영향을 받지 않도록 한다. 이는, 박막 트랜지스터(101)가 소위-일컫는 노말 온 모드 또는 공핍 모드에서 동작함을 의미한다. 즉, 박막 트랜지스터(101)는 박막 트랜지스터로서 기능을 하지 않는다.
도 13의 곡선(131)에 제시된 바와 같이, 박막 트랜지스터(101)의 산화물 반도체 박막층은 단일 결정 산화아연의 격자 간격(d002)에 대해 유사한 격자 간격(d002)을 가지고, 열저항이 충분하지 못하다. 게이트 절연체(4)를 형성하는 동안, 열 히스토리는 산화물 반도체 박막층(3)의 표면 주위에 위치된 채널 영역으로부터 아연과 산소의 이탈을 야기시킨다. 이탈은 산화물 반도체 박막층의 저항을 감소시키는 산화물 반도체 박막층에 결점을 형성한다. 이로써, 박막 트랜지스터(101)는 TFT로서의 그 기능을 상실한다.
2.630Å의 격자 간격(d002)을 가진 TFT(103)의 드레인 전류는 2V의 게이트 전압을 상승시킨다. 이는 TFT(103)가 TFT로서 충분히 기능함을 의미한다.
2.625Å의 격자 간격(d002)을 가진 TFT(102)의 드레인 전류는 TFT(103)보다 더 큰 특성을 보인다. 게다가, 게이트 전압 10V에서 TFT(102)의 드레인 전류값은, TFT(103)와 비교하여 적어도 1 차수 크기만큼 향상된다.
상술한 바와 같이, 격자 간격(d002)의 증가는 열저항의 증가를 만든다. 증가된 열저항은 TFT 성능을 향상시키기 위해 산화물 반도체 박막층의 결점을 억제한다. X-선 회절 강도의 곡선(113)(박막(D): d002=2.639Å)과 곡선(112)(박막(E): d002=2.625Å) 사이의 비교를 참조하여, 격자 간격(d002)이 더 큰 TFT(103)의 TFT 성능보다 더 나은 TFT(102)의 TFT 성능은, TFT(103)의 박막(G)(격자 간격 d002= 2.630Å)의 결정화보다 TFT(102)의 박막(E)(격자 간격 d002= 2.625Å)의 결정화의 향상에 더 기인할 수 있다. 도면에는 미도시이지만, 박막(E)과 박막(G)의 X-선 회절 강도의 테스트를 비교하면, 박막(G)의 결정화가 더 향상되었다.
본 예에서, 상부 게이트 박막 트랜지스터의 TFT 성능이 테스트된다. 이는 상부 게이트 박막 트랜지스터가 하부 게이트 박막 트랜지스터보다 열 히스토리가 더 민감하기 때문이다. 그러나, 산화물 반도체 박막층 상의 보호 절연체를 형성하는 동안 열 히스토리도 하부 게이트 박막 트랜지스터의 결점을 야기시켜, 특히 후 채널에 영향을 미치게 한다. 후 채널 변화의 효과는 TFT 성능을 변화시킨다. 그러므로, 본 발명에 따른 높은 저항 산화물 반도체 박막층은 하부 게이트 박막 트랜지스터에 사용될 수도 있다.
본 발명에 포함된 반도체 소자는 박막 트랜지스터에 국한되지 않고, 다른 종의 반도체 소자일 수도 있다. 본 발명은 박막 트랜지스터뿐만 아니라, 다른 반도체 장치에서도 사용될 수도 있다. 특히, 본 발명은, 산화물 반도체 박막층 상에 절연체를 형성하는 동안, 산화물 반도체 박막층이 열 히스토리에 의해 영향을 받는 구조에 사용될 수 있다.
최종적으로, 제 3 내지 6 실시예에 기술된 바와 같이, 이온 도핑된 산화물 반도체 박막층을 포함하는 박막 트랜지스터는 테스트된다. 도 15는 이온-도핑된 산화아연 박막의 열저항을 도시한 그래프이다.
도 15에서, 곡선(151 및 152)은, 2.605Å의 격자 간격(d002)을 가진 산화아연 박막(박막(I))의 열저항과 2.636Å의 격자 간격(d002)을 가진 산화아연 박막(박막(H))의 열저항을 각각 나타내며, 양자 다 갈륨(Ga) 이온으로 도핑되어 있다. 박막은 진공상태로 2 시간동안 열 처리된다. 샘플 온도가 200℃ 아래로 떨어진 후, 박막은 대기에 노출된다. 도 15는 대기로 노출된 후, 측정된 박막의 시트저항을 나타낸다. 수직 눈금 축은 시트 저항률을 나타내며, 수평축은 애널(anneal) 온도를 나타낸다.
갈륨을 도핑함에 있어서서, 가열없이 80 keV에너지를 가진 1× lO15/㎠ 가속화된 갈륨 이온은 가열없이 도핑된다. 산화아연 단일 결정의 격자 간격(d002)과 유사한 2.605Å의 격자 간격(d002)을 가진 산화아연 박막의 저항은 이온 도핑 후 바로 감소된다.(도 15에서 곡선(151) 참조).
2.636Å의 격자 간격(d002)을 가진 산화아연 박막의 저항은 이온 도핑 후에 현저하게 감소되지는 않는다.
그러나, 이온을 도핑한 후, 열 처리는 2.636Å의 격자 간격(d002)을 가진 산화아연 박막의 저항을 감소시킨다(도 15에서 곡선(152) 참조). 도 13의 곡선(134)에 도시된 바와 같이, 비이온-도핑된 산화아연 박막은 250℃ 근처까지 높은 저항을 유지한다. 열 처리는 이온-도핑된 산화아연 박막의 저항과 비이온-도핑된 산화아연 박막 사이의 차이를 만든다. 특히, 약 200 내지 250℃에서의 열 처리는 이온-도핑된 산화아연의 저항을 높은 레벨(도 13의 곡선(134)에 의해 나타남)에서 유지시키도록 하면서, 비이온-도핑된 산화아연의 저항을 이온-도핑된 산화아연의 저항보다 낮은 레벨로 현저하게 감소시킨다(도 15에서 곡선(152)에 의해 나타남).
박막 트랜지스터가 더 큰 격자 간격(d002)을 가진 산화물 반도체 박막층을 포함하기 위해 형성된 경우, 산화물 반도체 박막층의 저항을 감소시키기 위해 이온을 도핑하기에 충분하지 못하여, 한 쌍의 소스/드레인 영역은 적절하게 형성된다. 활성 처리(예를 들면, 열 처리)는 이온-도핑된 영역만의 저항을 감소시키기 위해 더 사용되어, 한 쌍의 소스/드레인 영역은 적절하게 형성된다. 게다가, 비이온-도핑된 영역(즉, 채널 영역)은 활성 처리를 통해 높은 저항을 유지시켜, 고전류 구동 성능을 가진 박막 트랜지스터를 구현한다.
2.605Å의 격자 간격(d002)에서, 200℃ 이상의 열 처리는 이온-도핑 산화아연(도 15의 곡선(151)참조)과 비이온-도핑 산화아연(도 13의 곡선 (131)참조) 양자의 저항을 감소시킨다. 그 결과, 2.605Å의 격자 간격(d002)에서 고전류 구동 성능을 가진 박막 트랜지스터를 형성하기 위해 채널 영역의 높은 저항을 유지시킬 수는 없다.
이온-도핑 후 열 처리에 의해 야기된 저항의 감소비는 도핑된 이온양, 도핑된 이온의 형태나 열 처리에 의존한다.
상술한 바와 같이, 본 발명에 따른 산화아연의 반도체 박막층을 포함하는 반도체 장치는 우수한 성능을 나타내고, 그리고 예를 들면, 액정 디스플레이 장치 등의 구동 소자로서 사용하기에 적합하다.

Claims (39)

  1. 반도체 장치로서:
    기판(1); 및
    상기 기판 상에 형성된 산화아연의 산화물 반도체 박막층(3)을 포함하고, 그리고 그 일부는 상기 기판에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 적어도 구비하는 반도체 소자를 포함하는것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체 박막층(3)의 전체는 상기 기판(1)에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 포함함을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 기판(1)과 접촉하는 산화물 반도체 박막층(3)의 일부는 상기 기판에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 포함함을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 산화물 반도체 박막층(3)의 (002)격자면의 격자 간격(d002)은 적어도 2.625Å임을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화물 반도체 박막층(3) 상에 형성된 절연막(4,6,9,11,12)을 더 포함함을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체 소자는 박막 트랜지스터를 포함함을 특징으로 하는 반도체 장치.
  7. 반도체 장치로서:
    기판(1);
    상기 기판 상에 형성되고, 그리고 그 일부가 상기 기판에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 적어도 포함하는 산화아연의 산화물 반도체 박막층(3); 및
    상기 산화물 반도체 박막층과 접촉되어 형성되고, 그리고 상기 기판에 대해 수직방향으로 바람직한 배향성과, 상기 산화물 반도체 박막층의 (002)격자면의 격 자 간격(d002)보다 작은 격자 간격(d002)을 가진 (002)격자면을 포함하는 적어도 각각의 일부를 가진 산화아연의 접촉층(10)을 구비함을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 산화물 반도체 박막층(3)의 전체와 상기 접촉층(10)의 전체는 상기 기판에 대해 수직으로 바람직한 배향성과, 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 포함함을 특징으로 하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 기판(1)과 접촉된 상기 산화물 반도체 박막층(3)의 일부와, 상기 기판과 접촉된 상기 접촉층(10)의 일부는, 상기 기판에 대해 수직으로 바람직한 배향성과, 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 포함함을 특징으로 하는 반도체 장치.
  10. 제 7 항에 있어서,
    상기 접촉층(10)의 (002)격자면의 격자 간격(d002)은 2.605Å 이하인 것을 특징으로 하는 반도체 장치.
  11. 제 7 항에 있어서,
    상기 산화물 반도체 박막층(3)의 (002)격자면의 격자 간격(d002)은 적어도 2.625Å이고, 그리고 상기 접촉층(10)의 (002)격자면의 격자 간격(d002)은 2.619Å 이하인 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 접촉층(10)의 (002)격자면의 격자 간격(d002)은 2.605Å 이하인 것을 특징으로 하는 반도체 장치.
  13. 제 7 항에 있어서,
    상기 접촉층(10)을 통해 상기 산화물 반도체 박막층(3)에 전기적으로 연결된 한 쌍의 소스/드레인 전극(2);
    게이트 절연체(4,6); 및
    상기 게이트 절연체 상에 형성된 게이트 전극(7)을 더 포함하고,
    상기 산화물 반도체 박막층, 상기 접촉층, 상기 한 쌍의 소스/드레인 전극, 상기 게이트 절연체 및 상기 게이트 전극은 박막트랜지스터로 구성됨을 특징으로 하는 반도체 장치.
  14. 반도체 장치로서:
    기판(1); 및
    상기 기판 상에 형성되고, 그리고 그 일부는 상기 기판에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 적어도 구비하는 산화아연의 산화물 반도체 박막층(3)을 포함하고,
    상기 산화물 반도체 박막층은 진성 산화아연의 제 1 영역(31)과 산화아연의 도너로서 작용하는 이온으로 도핑된 산화아연의 제 2 영역(32)을 포함하고, 그리고
    상기 제 2 영역은 상기 제 1 영역의 저항보다 낮은 저항을 가짐을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 산화물 반도체 박막층(3)의 전체는 상기 기판(1)에 대해 수직방향으로 바람직한 배향성과, 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 포함함을 특징으로 하는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 기판(1)과 접촉된 상기 산화물 반도체 박막층(3)의 일부는 상기 기판에 대해 수직방향으로 바람직한 배향성과, 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 포함함을 특징으로 하는 반도체 장치.
  17. 제 14 항에 있어서,
    상기 산화물 반도체 박막층(3)의 (002)격자면의 격자 간격(d002)은 적어도 2.625Å임을 특징으로 하는 반도체 장치.
  18. 제 14 항에 있어서,
    상기 산화물 반도체 박막층(3)의 상기 제 2 영역(32)에 전기적으로 연결된 한 쌍의 소스/드레인 전극(2);
    게이트 절연체(4,6); 및
    상기 게이트 절연체를 통해 상기 산화물 반도체 박막층의 상기 제 1 영역(31) 상에 있는 상기 게이트 절연체 상에 형성된 게이트 전극(7)을 더 포함하고,
    상기 산화물 반도체 박막층, 상기 한 쌍의 소스/드레인 전극, 상기 게이트 절연체 및 상기 게이트 전극은 박막트랜지스터로 구성됨을 특징으로 하는 반도체 장치.
  19. 제 14 항에 있어서,
    상기 산화아연의 도너로서 작용하는 이온은 적어도 하나의 Ⅲ군 요소를 이온화하여 획득됨을 특징으로 하는 반도체 장치.
  20. 반도체 장치의 제조 방법으로서:
    기판(1)을 구비하는 단계; 및
    산화물 반도체 박막층의 적어도 일부가 상기 기판에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 증착된 상태로 포함하도록, 상기 기판 상에 산화아연의 상기 산화물 반도체 박막층(3)을 증착하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 20 항에 있어서,
    상기 산화물 반도체 박막층(3)의 전체는 상기 기판(1)에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 증착된 상태로 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 20 항에 있어서,
    상기 기판(1)에 증착된 상태로 접촉된 상기 산화물 반도체 박막층(3)의 일부는, 상기 기판에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 20 항에 있어서,
    상기 산화물 반도체 박막층(3)의 (002)격자면의 격자 간격(d002)은 증착된 상태에서 적어도 2.625Å 임을 특징으로 하는 반도체 장치의 제조 방법.
  24. 기판(1)을 구비하는 단계;
    산화물 반도체 박막층의 적어도 일부가 상기 기판에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 증착된 상태로 포함하도록, 산화아연의 상기 산화물 반도체 박막층(3)을 증착하는 단계; 및
    접촉층 각각의 일부가 상기 기판에 대해 수직방향으로 바람직한 배향성과, 상기 산화물 반도체 박막층의 (002)격자면의 격자 간격(d002)보다 작은 격자 간격(d002)을 가진 (002)격자면을 적어도 증착된 상태로 포함하도록, 상기 산화물 반도체 박막층에 접촉되는 상기 접촉층(10)을 증착하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제 24 항에 있어서,
    상기 산화물 반도체 박막층(3)의 전체와 상기 접촉층(10)의 전체 양자는, 증착된 상태로 상기 기판(1)에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제 24 항에 있어서,
    상기 기판(1)에 증착된 상태로 접촉된 상기 산화물 반도체 박막층(3)의 일부와 상기 기판에 증착된 상태로 접촉된 접촉층(10)의 일부는, 상기 기판에 대해 수 직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제 24 항에 있어서,
    상기 접촉층(10)의 (002)격자면의 격자 간격(d002)은 증착된 상태에서 2.605Å 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제 24 항에 있어서,
    상기 산화물 반도체 박막층(3)의 (002)격자면의 격자 간격(d002)은 증착된 상태에서 적어도 2.625Å이고, 그리고 상기 접촉층(10)의 (002)격자면의 격자 간격(d002)은 증착된 상태에서 2.619Å 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제 28 항에 있어서,
    상기 접촉층(10)의 (002)격자면의 격자 간격(d002)은 증착된 상태에서 2.605Å 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 반도체 장치의 제조 방법으로서:
    기판(1)을 구비하는 단계;
    산화물 반도체 박막층의 적어도 일부가 상기 기판에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 증착된 상태로 포함하도록, 상기 기판 상에 산화아연의 상기 산화물 반도체 박막층(3)을 증착하는 단계;
    상기 산화물 반도체 박막층의 제 1 영역(31)이 제 2 영역(32) 외의 영역으로서 정해지도록, 이온으로 도핑된 상기 제 2 영역을 형성하기 위해 산화아연에 대해 도너로서 작용하는 상기 이온으로 상기 산화물 반도체 박막층의 복수의 영역을 도핑하는 단계; 및
    상기 제 2 영역을 활성 처리를 실행하는 단계를 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제 30 항에 있어서,
    상기 산화물 반도체 박막층(3)의 전체는, 상기 기판(1)에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 증착된 상태로 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제 30 항에 있어서,
    상기 기판(1)에 상기 증착된 상태로 접촉된 상기 산화물 반도체 박막층(3)의 일부는, 상기 기판에 대해 수직방향으로 바람직한 배향성과 적어도 2.619Å의 격자 간격(d002)을 가진 (002)격자면을 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제 30 항에 있어서,
    상기 활성 처리는 열 처리를 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제 30 항에 있어서,
    상기 산화물 반도체 박막층(3)의 (002)격자면의 격자 간격(d002)은 증착된 상태에서 적어도 2.625Å임을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제 30 항에 있어서,
    상기 산화물 반도체 박막층(3)에 연결된 소스/드레인 전극(2)을 형성하는 단계;
    게이트 절연체(4,6)를 형성하는 단계; 및
    상기 게이트 절연체 상에 게이트 전극(7)을 형성하는 단계를 더 포함하고,
    상기 산화물 반도체 박막층, 상기 소스/드레인 전극, 상기 게이트 절연체 및 상기 게이트 전극은, 상기 산화물 반도체 박막층이 채널로서 기능하는 박막 트랜지 스터로서 기능함을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제 35 항에 있어서,
    상기 게이트 전극(7)을 마스크로서 사용하여 상기 산화물 반도체 박막층(3)의 상기 제 2 영역(32)으로부터 상기 게이트 절연체(4,6)를 제거함으로써, 상기 산화물 반도체 박막층의 상기 제 2 영역을 노출하는 단계를 더 포함함을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제 36 항에 있어서,
    상기 제 2 영역(32)을 형성하기 위해 산화아연에 대해 도너로서 작용하는 상기 이온으로 상기 산화물 반도체 박막층(3)을 도핑하는 단계는 상기 산화물 반도체 박막층의 상기 제 2 영역을 노출하는 단계 후에 실행됨을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제 36 항에 있어서,
    상기 활성 처리는 노출된 상기 제 2 영역(32) 상에 절연막(4,9,11)을 형성하여 실행됨을 특징으로 하는 반도체 장치의 제조 방법.
  39. 제 30 항에 있어서,
    상기 산화물 반도체 박막층(3)의 상기 제 2 영역(32)의 적어도 일부 도핑은 적어도 하나의 Ⅲ 군 요소를 이온화하여 획득된 이온을 사용하여 실행됨을 특징으로 하는 반도체 장치의 제조 방법.
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