KR20080062033A - 나선형 인덕터 - Google Patents

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Abstract

반도체 소자에서 사용되는 나선형 인덕터 구조가 개시된다. 본 발명에 따른 나선형 인덕터는, 반도체 기판에 적층된 적어도 2층 이상의 유전체막 및 이들 유전체막 각각에 매립되고 상호 직렬 접속된 적어도 2개 이상의 금속 라인을 포함하고, 여기서 상호 직렬 접속된 금속 라인들이 반도체 기판의 위쪽에서 바라 본 투영면 상에서 중심부를 향해 갈수록 패턴 폭이 점진적으로 좁아지는 원형 나선을 이루는 것을 특징으로 한다.
인덕터

Description

나선형 인덕터{A Spiral Inductor}
도 1은 종래 기술에 따른 나선형 인덕터를 도시한 평면도이다.
도 2는 본 발명에 따른 나선형 인덕터의 제1 실시예를 도시한 도면으로, (a)는 반도체 기판에 형성된 나선형 인덕터 구조를 도시한 투영도이고, (b)는 A-A' 절개선을 따라 절개한 단면도이다.
도 3 내지 도 11은 본 발명의 제1 실시예에 따른 나선형 인더터를 형성하는 방법을 설명하기 위한 투영도 및 A-A' 단면도이다.
도 12는 본 발명의 제2 실시예에 따른 나선형 인덕터를 도시한 투영도 및 A-A' 단면도이다.
도 13 내지 도 22는 본 발명의 제3 실시예에 따른 나선형 인덕터를 구조 및 제조 방법을 설명하기 위한 투영도 및 A-A' 단면도이다.
도 23은 본 발명의 제4 실시예에 따른 나선형 인덕터를 도시한 투영도 및 A-A' 단면도이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 자세하게는 반도체 소자에 사 용되는 RF(Radio Frequency) 소자 중의 하나인 나선형 인덕터에 관한 것이다.
반도체 기판에 인덕턴스를 구현하기 위해서 일반적으로 금속 라인(Metal line)을 나선형(Spiral) 형태로 구성한다. 예컨대, 도 1에서 보듯이, 반도체 기판(100)에 대략 사각 형상의 나선 구조를 가지는 금속 라인(102)을 형성함으로써 인덕터를 구현한다.
그러나, 일반적인 인덕터 구조는 도 1에서와 같이 대략 사각 형상을 가진 금속 라인으로 구성되며, 이 경우 금속 라인의 모서리 부분에서 전자 쏠림현상이 일어나 인덕터 저항을 증가시키고, 금속 라인들 사이에서 높은 기생 정전용량(Capacitance)이 발생하게 된다. 특히, 반도체 기판 위에 금속 라인을 직접 형성하는 경우에는 반도체 기판에 와류 전류(Eddy current)가 발생하게 되며, 그리하여 반도체 기판에 미리 형성된 트랜지스터 등의 회로 소자의 동작을 저해하게 된다. 더구나, 반도체 기판에 인덕터를 형성함에 있어서 무엇보다도 높은 품질계수(Quality factor)를 갖도록 하는 것이 중요한데, 이러한 와류 전류 또는 변위전류(Displace current)에 의한 손실(Loss)에 의하여 인덕터 구조가 가질 수 있는 품질 계수보다도 더 낮은 품질 계수가 얻어진다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 인덕터를 구성하는 금속 라인들 사이의 기생 정전용량(Capacitance)을 줄일 수 있고, 또한 와류 전류(Eddy current) 또는 변위전류(Displace current)에 의한 손실을 줄일 수 있으며, 나아가 인더터의 품질 계수를 향상시킬 수 있는 나선형 인덕터를 제 공하는 데 목적이 있다.
본 발명에 따른 반도체 소자용 나선형 인덕터는, 반도체 기판에 적층된 적어도 2층 이상의 유전체막 및 이들 유전체막 각각에 매립되고 상호 직렬 접속된 적어도 2개 이상의 금속 라인을 포함하고, 여기서 상호 직렬 접속된 금속 라인들이 반도체 기판의 위쪽에서 바라 본 투영면 상에서 중심부를 향해 갈수록 패턴 폭이 점진적으로 좁아지는 원형 나선을 이루는 것을 특징으로 한다.
본 발명에 따른 나선형 인덕터에서, 복수의 금속 라인들은 원형 나선의 중심부에 배치된 금속 라인이 원형 나선의 외곽측에 배치된 금속 라인보다 높게 배치되어 원형 나선이 원추형을 이루도록 구성될 수 있다. 반대로, 금속 라인들은 원형 나선의 중심부에 배치된 금속 라인이 원형 나선의 외곽측에 배치된 금속 라인보다 낮게 배치되어 원형 나선이 역원추형을 이루도록 구성될 수도 있다.
또한, 원형 나선의 외곽부에 배치된 금속 라인으로부터 원형 나선의 중심부에 배치된 금속 라인으로 갈수록 금속 라인의 두께가 단계적으로 증가하도록 구성될 수 있다. 나아가, 본 발명에 따른 나선형 인덕터는, 원형 나선의 중심부에 배치된 금속 라인의 일단에 접속되는 제1 접속 단자와 원형 나선의 최외곽부에 배치된 금속 라인의 일단에 접속되는 제2 접속 단자를 더 포함할 수 있고, 이 경우 제1 접속 단자는 원형 나선을 구성하는 다른 금속 라인들과 그 사이에 적어도 1층의 유전체막을 개재하여 절연되어 있는 것이 바람직하다.
복수의 금속 라인들은 반도체 기판의 위쪽에서 바라 본 투영면 상에서 제1 접속 단자와 중첩되는데, 복수의 금속 라인들 사이의 접속은 제1 접속 단자와 복수의 금속 라인들이 중첩되는 영역에서 이루어지는 것이 바람직하다.
복수의 금속 라인들 사이의 간격은 일정하게 유지되는 것이 더욱 바람직하다. 또한, 반도체 기판과 복수의 금속 패턴들 중 최하층 금속 라인 사이에는 별도의 유전체막이 개재된 것이 바람직하고, 이 유전체막의 두께는 적어도 1㎛ 이상인 것이 더욱 바람직하다.
이하에서 첨부된 도면을 참조하여 본 발명에 따른 나선형 인덕터의 바람직한 실시예를 상세히 설명한다.
실시예 1
도 2는 본 발명에 따른 나선형 인덕터의 일 실시예를 도시한 도면으로, (a)는 반도체 기판에 형성된 나선형 인덕터 구조를 도시한 투영도이고, (b)는 A-A' 절개선을 따라 절개한 절단면도이다.
도 2를 참조하면, 반도체 기판(200) 위에 다층의 유전체막(201, 202a, 205a, 208a, 211a, 214a, 217)이 적층되어 있으며, 이들 유전체막 중에서 유전체막(202a, 205a, 208a, 211a, 214a) 각각의 내부에는 금속 라인(204, 210, 213, 216)이 매립되어 있다. 여기서, 인덕터의 나선형 구조는 금속 라인(210, 213, 216)에 의해 형성되며, 이들 금속 라인들(210, 213, 216)은 상호 직렬 접속되어 있으며, 반도체 기판의 위쪽에서 바라 본 투영면 상에서 중심부를 향해 갈수록 라인 폭이 점진적으로 좁아지는 원형 나선을 이루도록 형성된다. 나아가, 원형 나선을 구성하는 금속 라인들(210, 213, 216) 사이의 간격(d)은 일정하게 유지되는 것이 바람직하다. 또 한, 원형 나선의 중심부에 형성된 금속 라인(210)은 유전체막(208a)에 형성되어 있고, 금속 라인(213)은 유전체막(211a)에 형성되어 있으며, 최상층의 금속 라인(216)은 유전체막(214a)에 형성되어 있어서, 도 2(b)에 도시한 단면 형상에서 보듯이, 원형 나선이 전체적으로 역원추형으로 형성되어 있다. 이와 같이 인덕터를 구성하는 나선 형상을 원형으로 형성함으로써, 종래 각형의 나선에서 발생하는 전자 쏠림 현상을 방지할 수 있으며, 그리하여 인덕터 자체의 저항을 최소화하여 인덕터의 높은 품질 계수를 유지할 수 있게 된다. 또한, 원형 나선을 구성하는 금속 라인들(210, 213, 216)의 폭이 나선 중심부로 갈수록 점진적으로 좁아지게 하면 인덕터에서 유도될 수 있는 와류 전류에 의한 손실을 줄일 수 있어서 인덕턴스가 향상되고 아울러 높은 품질 계수가 유지될 수 있다. 또한, 원형 나선을 원추형 구조로 형성함으로써, 나선을 구성하는 금속 라인들 사이에 존재하는 기생 커패시턴스를 줄일 수 있으며, 그에 따라 높은 품질 계수가 유지될 수 있다.
또한, 유전체막(202a)에 형성된 금속 라인(204)은 제1 접속 단자로 기능하며, 금속 플러그(207)를 통해 금속 라인(210)의 일단에 접속되어 있다. 금속 라인(216)의 일단은 외부 회로와 연결되는 제2 접속 단자(미도시)에 접속된다. 여기서, 제1 접속 단자로 사용되는 금속 라인(204)은 원형 나선을 구성하는 다른 금속 라인(213, 216)과 적어도 1층의 유전체막(205a, 또는 205a 및 208a)을 통해 절연되어 있다. 그리고, 최하층에 형성된 금속 라인(본 실시예의 경우, 금속 라인 204)과 반도체 기판(200)의 사이에는 유전체막(201)이 개재되어 있는데, 이 유전체막(201)의 두께는 0.01~3㎛인 것이 바람직하고, 적어도 1㎛이상인 것이 더욱 바람 직하다. 이와 같이, 최하층의 금속 라인과 반도체 기판 사이에 두꺼운 유전체를 개재하면 인덕터에 의해 유도되는 와류 전류가 실리콘 기판에 형성되지 않고 유전체막 내부에 형성되며, 유전체의 저항은 실리콘 기판에 비해 상당히 크기 때문에 와류 전류에 의한 손실이 감소된다.
한편, 원형 나선의 중심부에 배치된 금속 라인(210)의 일단에 접속된 제1 접속 단자(204)는 투영면(즉, 도 2(a)) 상에서 다른 금속 라인들과 중첩되는데, 복수의 금속 라인들(210, 213, 216) 사이의 상호 접속은 제1 접속 단자(204)가 중첩되는 영역에서 형성된 것이 바람직하다. 이 경우, 제1 접속 단자와 중첩되는 금속 라인의 폭은 원형 나선의 중심부로부터 외곽부로 갈수록 증가하게 되며, 그에 따라 제1 접속 단자와 금속 라인들 사이에 발생하는 기생 커패시턴스가 작아지게 된다. 또한, 금속 라인들 사이의 접속이 제1 접속 단자가 중첩되는 영역에 형성되므로, 금속 라인들이 접속되는 영역에서 발생할 수 있는 기생 커패시턴스 또한 감소하게 된다.
도 3 내지 도 11을 참조하여 본 실시예에 따른 나선형 인덕터의 형성 방법을 설명한다.
먼저, 도 3에서 보듯이, 반도체 기판(200) 위에 제1 유전체막(201) 및 제2 유전체막(202)을 형성한 후, 제2 유전체막(202) 위에 제1 접속 단자용 금속 라인을 형성하기 위하여 제1 포토레지스트 패턴(203)을 형성한다. 그 후, 제1 포토레지스트 패턴(203)을 이용한 식각 공정을 통해, 제2 유전체막(202)을 선택적으로 식각하여 제2 유전체막 패턴(202a)을 형성한다. 그리고 나서, 애싱(Ashing) 및 세정 공 정을 수행하여 제1 포토레지스트 패턴(203)을 제거한다. 이 후, 제2 유전체막 패턴(202a) 위에 제1 금속막을 증착한 후, 제1 금속막에 대하여 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 방법으로 평탄화를 수행하여, 도 4와 같이, 제1 접속 단자용 금속 라인(204)을 형성한다.
다음으로, 도 5에서 보듯이, 제1 접속 단자용 금속배선(204)을 포함하는 반도체 기판(200)의 전면에 제3 유전체막(205)을 형성하고, 제3 유전체막(205) 위에 콘택 홀을 형성하기 위하여 제2 포토레지스트 패턴(206)을 형성한다. 그리고 나서, 제2 포토레지스트 패턴(206)을 이용한 식각 공정을 수행하여, 제3 유전체막(205)을 선택적으로 식각하여 콘택 홀을 형성한다. 그 후, 도 6에서 보듯이, 콘택 홀을 포함하는 반도체 기판(200) 전면에 제2 금속막을 증착한 후, 제2 금속막에 대하여 화학적 기계적 연마 공정(CMP) 방법으로 평탄화를 수행하여, 제1 접속 단자용 금속 라인(204)에 접속되는 금속 플러그(207)를 형성한다.
다음으로, 도 7에서 보듯이, 금속 플러그(207)를 포함하는 반도체 기판(200) 위에 제4 유전체막(208)을 형성하고, 제4 유전체막(208) 위에 제1 나선형 포토레지스트 패턴(209)을 형성한다. 제1 나선형 포토레지스트 패턴(209)은 최종적으로 형성할 원형 나선의 중심을 축으로 하여 대략 원형의 오프닝을 가지도록 형성되며, 오프닝의 폭이 금속 플로그(207)으로부터 점차적으로 증가하도록 형성된다.
다음으로, 제1 나선형 포토레지스트 패턴(209)을 이용한 식각 공정을 수행하여, 제1 나선형 유전체막 패턴(208a)을 형성한 후, 애싱 및 세정 공정을 수행하여 제1 나선형 포토레지스트 패턴(209)을 제거한다. 이 후, 제1 나선형 유전체막 패 턴(208a)을 포함하는 반도체 기판(200) 전면에 제3 금속막을 증착한 후, 제3 금속막에 대하여 화학적 기계적 연마 방법으로 평탄화를 수행하여, 도 8에서 보듯이, 그 일단이 금속 플러그(207)에 접속되는 제1 나선형 금속 라인(210)을 형성한다. 여기서, 제1 나선형 금속 라인(210)은 원형 나선의 중심부로 갈수록 라인 폭이 점점 감소되도록 형성된다.
도 9에서 보듯이, 제1 나선형 금속 라인(210)을 포함하는 반도체 기판(200) 전면에 제5 유전체막(211)을 형성하고, 제5 유전체막(211) 위에 제2 나선형 포토레지스트 패턴(212)을 형성한다. 제2 나선형 포토레지스트 패턴(212)을 이용하는 식각 공정을 수행하여 제5 유전체막 패턴(211a)을 형성한 후, 애싱 및 세정공정 공정을 수행하여 제2 나선형 포토레지스트 패턴(212)을 제거한다.
이 후, 도 10에서 보듯이, 제5 유전체막 패턴(211a)을 포함하는 반도체 기판(200) 전면에 제4 금속막을 증착한 후, 제4 금속막에 대하여 화학 기계적 연마방법으로 평탄화를 수행하여 제1 나선형 금속 라인(210)에 직렬 접속되는 제2 나선형 금속 라인(213)을 형성한다. 여기서, 제2 나선형 금속 라인(213) 또한 원형 나선의 외곽부로 갈수록 라인 폭이 점진적으로 증가하는 형상을 갖는다.
도 11에서 보듯이, 제2 나선형 금속 라인(213)을 포함하는 반도체 기판(200) 전면에 제6 유전체막(214)을 형성하고, 제6 유전체막(214) 위에 제3 나선형 포토레지스트 패턴(215)을 형성한다. 그리고, 제3 나선형 포토레지스트 패턴(215)을 이용한 식각 공정을 수행하여 제6 나선형 유전체막 패턴(214a)을 형성한 후, 애싱 및 세정 공정을 수행하여 제3 나선형 포토레지스트 패턴(215)을 제거한다.
이 후, 제6 나선형 유전체막(214a)을 포함하는 반도체 기판(200) 위에 제6 금속막을 증착하고, 제6 금속막에 대하여 화학 기계적 연마방법으로 평탄화를 수행하여, 그 일단이 제2 나선형 금속 라인(213)에 접속된 제3 나선형 금속 라인(216)을 형성한다. 그 후, 제3 나선형 금속 라인(216)을 포함하는 반도체 기판(200) 위에 제7 유전체막(217)을 형성함으로써, 도 2에 도시한 구조의 나선형 인덕터를 완성한다.
실시예 2
도 12에는 본 발명에 따른 나선형 인덕터의 다른 실시예를 도시하였다. 도 12에 도시한 나선형 인덕터는 제1 실시예와는 달리 원형 나선이 원추 형상을 갖는다. 즉, 최하층의 금속 라인과 최상층의 금속 라인은 각각 금속 라인(216) 및 금속 라인(210)이 되며, 원형 나선의 중심부의 금속 라인(210)이 최상층에 배치된다. 따라서, 최하층에 배치된 금속 라인(216)으로부터 최상층에 배치된 금속 라인(210)으로 갈수록 라인 폭이 점진적으로 감소하는 원형 나선 구조가 된다.
도 12에 도시한 나선형 인덕터의 제조 방법은 제1 실시예와 유사하며, 다만 나선형 포토레지스트 패턴을 형성하기 위한 포토 마스크의 사용 순서만 달리하면 된다. 본 실시예에서도 제1 실시예와 마찬가지로 최하층의 금속 배선(216)과 반도체 기판(200) 사이에 여분의 유전체막(217)이 배치되며, 유전체막(217) 역시 그 두께가 0.01~3㎛인 것이 바람직하고, 적어도 1㎛ 이상인 것이 더욱 바람직하다.
실시예 3
도 13 내지 도 22는 본 발명의 제3 실시예에 따른 나선형 인덕터 및 그 형성 방법을 설명하기 위한 평면도 및 단면도이다. 도 22에 도시한 제3 실시예에 따른 나선형 인덕터는 도 2에 도시한 나선형 인덕터와 유사하게 역원추형의 원형 나선으로 구성된다. 다만, 본 실시예에 따른 나선형 인덕터는, 원형 나선의 외곽부에 배치된 금속 라인으로부터 원형 나선의 중심부에 배치된 금속 라인으로 갈수록 금속 라인의 두께가 단계적으로 증가되는 형태를 갖는 것이 특징이다. 이하에서는, 제3 실시예에 따른 나선형 인덕터를 형성하는 방법에 대해 상세히 설명한다.
먼저, 도 13에서 보듯이, 반도체 기판(400) 위에 제1 유전체막(401) 및 제2 유전체막(402)을 순차적으로 형성하고, 제2 유전체막(402) 위에 제1 포토레지스트 패턴(403)을 형성한다. 그 후, 제1 포토레지스트 패턴(403)을 이용한 식각 공정을 수행하여 제2 유전체막 패턴(402a)을 형성한 후, 애싱 및 세정 공정을 수행하여 제1 포토레지스트 패턴(403)을 제거한다.
이후, 도 14에서 보듯이, 제2 유전체막 패턴(402a) 위에 제1 금속막을 증착하고 제1 금속막에 대하여 화학 기계적 연마(CMP)방법으로 평탄화를 수행하여 제1 접속 단자용 금속 라인(404)을 형성한다.
다음으로, 도 15에서 보듯이, 제2 유전체막 패턴(402a) 및 금속 라인(404) 위에 제3 유전체막(405)을 형성하고, 제3 유전체막(405) 위에 콘택 홀을 형성하기 위한 제2 포토레지스트 패턴(406)을 형성한다. 그 후, 제2 포토레지스트 패턴(406)을 이용한 식각 공정을 수행하여 제3 유전체막(405)에 콘택 홀을 형성한 후, 애싱 및 세정 공정을 수행하여 제2 포토레지스트 패턴(406)을 제거한다.
다음으로, 도 16에서 보듯이, 반도체 기판(400) 전면에 제2 금속막을 증착하고 제2 금속막에 대하여 화학 기계적 연마(CMP) 방법으로 평탄화를 수행하여, 제1 접속 단자용 금속 라인(404)에 접속되는 금속 플러그(407)를 형성한다.
다음으로, 도 17에서 보듯이, 제3 유전체막 패턴(405a) 위에 제4 유전체막(408)을 형성하고, 제4 유전체막(408) 위에 제1 나선형 포토레지스트 패턴(409)을 형성한다. 제1 나선형 포토레지스트 패턴(409)은 제1 실시예에서의 제1 나선형 포토레지스트 패턴(209)와 실질적으로 동일한 형태의 오프닝을 가진다. 이후, 제1 나선형 포토레지스트 패턴(409)을 이용한 식각 공정으로 제4 유전체막(408)을 선택적으로 식각하여 제4 나선형 유전체막 패턴(408a)을 형성한 후, 애싱 및 세정공정을 수행하여 제1 나선형 포토레지스트 패턴(409)을 제거한다.
다음으로, 도 18에서 보듯이, 제4 나선형 유전체막 패턴(408a) 위에 제3 금속막을 증착한 후 제3 금속막에 대하여 화학 기계적 연마(CMP) 방법으로 평탄화를 수행하여 제1 나선형 금속 라인(410)을 형성한다. 제1 나선형 금속 라인(410) 역시 제1 실시예의 제1 나선형 금속 라인(210)과 실질적으로 동일한 형태를 갖는다.
다음으로, 도 19에서 보듯이, 제1 나선형 금속 라인(410) 및 제4 나선형 유전체막 패턴(408a) 위에 제5 유전체막(411)을 형성하고, 제5 유전체막(411) 제2 나선형 포토레지스트 패턴(412)을 형성한다. 여기서, 제2 나선형 포토레지스트 패턴(412)은 그 하부에 형성된 제1 나선형 포토레지스트 패턴(409)의 오프닝 형상과 제1 실시예에서의 제2 나선형 포토레지스트 패턴(212)의 오프닝이 연속적으로 형성 된 형상의 오프닝을 갖는다. 따라서, 제2 나선형 포토레지스트 패턴(412)은 총 2회의 나선 회전을 가진 오프닝을 갖게 된다.
그 후, 도 20에서 보듯이, 제2 나선형 포토레지스트 패턴(412)을 이용한 식각 공정을 수행하여 제5 나선형 유전체막 패턴(411a)을 형성한 후, 애싱 및 세정공정을 수행하여 제2 나선형 포토레지스트 패턴(412)을 제거한다. 이 후, 제5 나선형 유전체막 패턴(411a) 위에 제4 금속막을 증착하고, 제4 금속막에 대하여 화학 기계적 연마(CMP)방법으로 평탄화를 수행하여 제1 나선형 금속 라인(410)에 일부가 중첩된 제2 나선형 금속 라인(413)을 형성한다.
다음으로, 도 21에서 보듯이, 제2 나선형 금속 라인(413) 및 제5 나선형 유전체막 패턴(411a) 위에 제6 유전체막(414)을 형성하고, 제6 유전체막(414) 위에 제3 나선형 포토레지스트 패턴(415)을 형성한다. 제3 나선형 포토레지스트 패턴(415)은 제2 나선형 포토레지스트 패턴(412)의 오프닝과 제1 실시예에서의 제3 나선형 포토레지스트 패턴(215)의 오프닝이 연속적으로 형성된 형상의 오프닝을 갖는다. 따라서, 제3 나선형 포토레지스트 패턴(415)은 총 2.5회의 나선 회전을 가진 오프닝을 갖게 된다.
도 22에서 보듯이, 제3 나선형 포토레지스트 패턴(415)을 이용한 식각 공정을 수행하여 제6 나선형 유전체막 패턴(414a)을 형성한 후, 애싱 및 세정공정을 수행하여 제3 나선형 포토 레지스트 패턴(415)을 제거한다. 그리고, 제6 나선형 유전체막 패턴(414a) 위에 제5 금속막을 증착하고, 제5 금속막에 대하여 화학 기계적 연마(CMP)방법으로 평탄화를 수행하여 제2 나선형 금속 라인(413)과 일부분 중첩되 어 적층된 제3 나선형 금속 라인(416)을 형성한다. 그 후, 제3 나선형 금속 배선(416) 위에 제7 유전체막(417)을 형성함으로써, 제3 실시예에 따른 역원추형 원형 나선 구조가 완성된다.
제1 실시예에 따른 나선형 인덕터와 비교하면, 제3 실시예에 따른 나선형 인덕터는 원형 나선의 중심부로 갈수록 금속 라인의 두께가 단계적으로 증가한다는 점에 차이가 있다. 본 발명에 따른 원형 나선 구조의 인덕터는 중심부로 갈수록 금속 라인의 폭이 감소하는 형태를 갖는데, 이는 인덕터에서 유도된 와류전류 손실을 줄임으로써 인덕턴스를 증가시키기 위함이다. 그러나, 금속 라인 폭의 감소로 인하여 금속 라인의 단면적이 감소됨에 따른 인덕터 저항 증가가 야기될 수 있으며, 제3 실시예는 상술한 제1 실시예의 문제점을 극복하기 위하여 금속 라인 폭은 제1 실시예와 같은 형태를 유지하고, 대안으로 금속 라인의 두께를 원형 나선의 중심부로 갈수록 단계적으로 증가시킴으로서 인덕터의 저항이 증가하는 것을 방지한다. 그리하여, 인덕터 저항 증가로 인한 품질 계수 저하를 방지할 수 있다.
실시예 4
도 23에는 본 발명에 따른 나선형 인덕터의 제4 실시예를 도시하였다. 도 23에 도시한 나선형 인덕터는 제3 실시예와는 달리 원형 나선이 원추 형상을 갖는다. 즉, 최하층의 금속 라인과 최상층의 금속 라인은 각각 금속 라인(416) 및 금속 라인(410)이 되며, 원형 나선의 중심부의 금속 라인(410)이 최상층에 배치된다. 따라서, 최하층에 배치된 금속 라인(416)으로부터 최상층에 배치된 금속 라인(410) 으로 갈수록 라인 폭이 점진적으로 감소하는 원형 나선 구조가 된다.
도 23에 도시한 나선형 인덕터의 제조 방법은 제3 실시예와 유사하며, 다만 나선형 포토레지스트 패턴을 형성하기 위한 포토 마스크의 사용 순서만 달리하면 되므로, 자세한 설명은 생략한다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
인덕터의 품질 계수를 향상시키기 위해서는, 인덕터가 가진 기생 저항을 줄이고 인덕턴스를 향상시키는 것이 매우 중요하다. 본 발명에 따른 나선형 인덕터는, 첫째 원형 나선 구조를 형성함으로써 종래 사각형 또는 팔각형 등의 각형 구조로 형성된 인덕터에서 금속 라인의 모서리부에서 발생하는 전자 쏠림 현상을 차단할 수 있으므로 인덕터 저항을 효과적으로 줄일 수 있으며, 둘째 원형 나선의 외곽부로부터 중심부로 갈수록 금속 라인의 폭이 감소하는 구조로 되어 있어서 와류 전류에 의한 손실을 줄이고 인덕턴스를 향상시킬 수 있으며, 세째 인덕터가 원추형 또는 역원추형으로 되어 있어서 금속 라인들 사이에 존재하는 기생 커패시턴스를 줄일 수 있고, 네째 나선 구조의 외곽부로 갈수록 나선 폭이 증가함에 따라 접속 단자와 나선 구조를 형성하는 금속 라인의 중첩 영역에서 발생하는 기생 커패시턴스가 감소하게 되며, 다섯째 인덕터를 구성하는 최하층의 금속 라인과 실리콘 기판 사이에 적정한 두께의 유전체막을 개재함으로써 실리콘 기판에 와류 전류가 발생하는 것을 방지할 수 있다.

Claims (9)

  1. 반도체 소자에 사용되는 나선형 인덕터로서,
    반도체 기판에 적층된 적어도 2층 이상의 유전체막, 및 상기 유전체막 각각에 매립되고 상호 직렬 접속된 적어도 2개 이상의 금속 라인을 포함하고,
    상호 직렬 접속된 상기 금속 라인들은 상기 반도체 기판의 위쪽에서 바라 본 투영면 상에서 외곽부로부터 중심부로 갈수록 라인 폭이 점진적으로 좁아지는 원형 나선을 이루는 것을 특징으로 하는 나선형 인덕터.
  2. 제1항에 있어서,
    상기 금속 라인들은 상기 원형 나선의 중심부에 배치된 금속 라인이 상기 원형 나선의 외곽부에 배치된 금속 라인보다 높게 배치되어 상기 원형 나선이 원추형을 이루는 것을 특징으로 하는 나선형 인덕터.
  3. 제1항에 있어서,
    상기 금속 라인들은 상기 원형 나선의 중심부에 배치된 금속 라인이 상기 원형 나선의 외곽부에 배치된 금속 라인보다 낮게 배치되어 상기 원형 나선이 역원추형을 이루는 것을 특징으로 하는 나선형 인덕터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 원형 나선의 외곽부에 배치된 금속 라인으로부터 상기 원형 나선의 중심부에 배치된 금속 라인으로 갈수록 금속 라인의 두께가 단계적으로 증가하는 것을 특징으로 하는 나선형 인덕터.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 원형 나선의 중심부에 배치된 금속 라인의 일단에 접속되는 제1 접속 단자와 상기 원형 나선의 최외곽부에 배치된 금속 라인의 일단에 접속되는 제2 접속 단자를 더 포함하고, 상기 제1 접속 단자는 상기 원형 나선을 구성하는 다른 금속 라인들과 적어도 1층의 유전체막을 개재하여 절연된 것을 특징으로 하는 나선형 인덕터.
  6. 제5항에 있어서,
    상기 복수의 금속 라인들이 상기 투영면 상에서 상기 제1 접속 단자와 중첩되는 영역에서 상기 복수의 금속 라인들이 상호 접속되는 것을 특징으로 하는 나선형 인덕터.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수의 금속 라인들 사이의 간격이 일정하게 유지되는 것을 특징으로 하는 나선형 인덕터.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 기판과 상기 복수의 금속 라인들 중 최하층 금속 라인 사이에 유전체막이 개재된 것을 특징으로 하는 나선형 인덕터.
  9. 제8항에 있어서,
    상기 반도체 기판과 상기 최하층의 금속 라인 사이에 개재된 상기 유전체막의 두께는 적어도 1㎛ 이상인 것을 특징으로 하는 나선형 인덕터.
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