KR20080031982A

KR20080031982A - 칩 저항기 및 그 제조 방법

Info

Publication number: KR20080031982A
Application number: KR1020087004779A
Authority: KR
Inventors: 도라유끼 쯔까다
Original assignee: 로무 가부시키가이샤
Priority date: 2005-09-06
Filing date: 2006-09-04
Publication date: 2008-04-11
Also published as: CN101258564B; US7907046B2; TW200713341A; US20090115568A1; WO2007029635A1; CN101258564A; JP2007073693A

Abstract

본 발명의 칩 저항기(1)는, 칩형으로 구성된 절연 기판(2)과, 절연 기판(2)의 양 단부에 형성된 한 쌍의 단자 전극(3, 4)과, 절연 기판(2)의 표면에 한 쌍의 단자 전극(3, 4) 사이에 병렬로 배치되어 형성된 복수개의 저항막(5)과, 절연 기판(2)의 표면에 각 저항막(5)을 덮도록 형성된 커버 코트로 이루어진다. 칩 저항기(1)는, 한쪽의 단자 전극(3)이 절연 기판(3, 4)의 표면에 저항막(5)마다 독립하여 접속하도록 형성된 개별 상면 전극(8)과, 절연 기판(2)의 한쪽 측면에 각 개별 상면 전극(8) 전체가 접속하도록 형성된 측면 전극(9)으로 구성되어 있다.

칩 저항기, 절연 기판, 단자 전극, 저항막, 트리밍 홈

Description

칩 저항기 및 그 제조 방법 {CHIP RESISTOR AND METHOD FOR PRODUCING THE SAME}

본 발명은, 칩형으로 형성된 절연 기판의 표면에 저항막을 형성하여 이루어지는 칩 저항기 및 그 제조 방법에 관한 것이다.

종래, 이러한 종류의 칩 저항기는, 예를 들어 특허문헌 1에 기재되어 있는 바와 같이, 칩형으로 형성된 절연 기판의 양 단부에 한 쌍의 단자 전극이 설치되어 있다. 절연 기판의 상면에는 한 쌍의 단자 전극과 전기적으로 접속된 저항막이 형성되어 있다. 이 칩 저항기는, 프린트 기판 등에 대해 납땜 등에 의해 실장된다.

특허문헌 1 : 일본 특허 공개 제2000-133507호 공보

칩 저항기가 실장되는 프린트 기판 등에 전원 전압이 공급되면, 한 쌍의 단자 전극 사이에도 그 전압이 공급된다. 칩 저항기는, 한 쌍의 단자 전극 사이에 하나의 저항막이 형성되어 있기 때문에, 한 쌍의 단자 전극 사이에 공급된 전력은 모두 상기 저항막에 집중한다. 따라서, 그 저항막에서는 공급 전력이 집중됨으로써 온도가 상승하게 되어, 칩 저항기는 대전력(大電力)이 공급되는 회로에는 적용하기 어려운 등의 문제점이 있었다.

그래서, 절연 기판의 상면이며 한 쌍의 단자 전극 사이에, 복수개의 저항막 을 병렬로 배치하는 것을 생각할 수 있다. 이 구성에 따르면, 한 쌍의 단자 전극에 공급된 전력은 각 저항막으로 분산되게 된다. 따라서, 각 저항막에 있어서의 온도의 상승이 억제되어, 칩 저항기를 대전력이 공급되는 회로에도 적용시킬 수 있다.

칩 저항기는, 저항막의 표면에 트리밍 홈이 새겨진다. 이에 의해, 칩 저항기는, 한 쌍의 단자 전극 사이에 있어서의 저항치가 소정의 허용 범위 내에 들어가도록 조정된다.

칩 저항기가 한 쌍의 단자 전극 사이에 복수개의 저항막을 병렬로 배치하는 구성인 경우, 각 저항막은 한 쌍의 단자 전극에 각각 전기적으로 접속되어 있으므로, 각 저항막에 있어서의 트리밍 홈의 절입 치수를 각 저항막에 대해 동등해지도록 또는 대략 동등해지도록 일치시키는 것은 매우 곤란하다. 환언하면, 각 저항막의 저항치를 동일하게 또는 대략 동일하게 일치시키는 것은 곤란하다. 그로 인해, 각 저항막 중 저항치가 큰 일부의 저항막에 있어서, 온도 상승이 커지는 등의 문제점을 초래하는 경우가 있었다.

본 발명은, 이와 같은 사정을 기초로 고안해 낸 것이며, 일부의 저항막에 있어서 온도 상승이 커지는 것을 억제한 칩 저항기 및 그 제조 방법을 제공하는 것을 과제로 하고 있다.

본 발명의 제1 측면에 의해 제공되는 칩 저항기는, 칩형으로 구성된 절연 기판과, 이 절연 기판의 양 단부에 형성된 한 쌍의 단자 전극과, 상기 절연 기판의 표면에 상기 한 쌍의 단자 전극 사이에 병렬로 배치되어 형성된 복수개의 저항막과, 상기 절연 기판의 표면에 상기 각 저항막을 덮도록 형성된 커버 코트로 이루어지는 칩 저항기에 있어서, 상기 한 쌍의 단자 전극 중 적어도 한쪽의 단자 전극은, 상기 절연 기판의 표면에 상기 저항막마다 독립하여 접속하도록 형성된 개별 상면 전극과, 상기 절연 기판의 한쪽 측면에 상기 각 개별 상면 전극 전체에 접속하도록 형성된 측면 전극으로 구성되어 있는 것을 특징으로 하고 있다.

바람직하게는, 상기 한 쌍의 단자 전극 중 다른 한쪽의 단자 전극은, 상기 절연 기판의 표면에 상기 저항막마다 독립하여 접속하도록 형성된 개별 상면 전극과, 상기 절연 기판의 다른 쪽 측면에 상기 각 개별 상면 전극 전체에 접속하도록 형성된 측면 전극으로 구성되어 있다.

바람직하게는, 상기 각 개별 상면 전극의 상면에 그것을 덮는 보조 상면 전극이 형성되고, 상기 보조 상면 전극은 그 일부가 상기 커버 코트의 단부에 중첩되도록 형성되어 있다.

바람직하게는, 상기 한 쌍의 단자 전극 중 다른 한쪽의 단자 전극은, 상기 절연 기판의 표면에 상기 각 저항막에 대해 모두 접속하도록 형성된 공통 상면 전극과, 상기 절연 기판의 다른 쪽 측면에 상기 공통 상면 전극에 접속하도록 형성된 측면 전극으로 구성되어 있다.

바람직하게는, 상기 각 개별 상면 전극 및 공통 상면 전극의 상면에 그것들을 덮는 보조 상면 전극이 형성되고, 상기 보조 상면 전극은 그 일부가 상기 커버 코트의 단부에 중첩되도록 형성되어 있다.

본 발명의 제2 측면에 의해 제공되는 칩 저항기의 제조 방법은, 칩형으로 구성된 절연 기판의 표면에, 병렬로 배치된 복수개의 저항막과, 이 각 저항막의 양 단부에 독립하여 접속되는 개별 상면 전극을 형성하는 공정과, 상기 각 저항막에 저항치 조정용 트리밍 홈을 새기는 공정과, 당해 절연 기판의 표면에 상기 각 저항막을 덮는 커버 코트를 형성하는 공정과, 상기 절연 기판에 있어서의 좌우 양 측면에, 상기 각 개별 상면 전극 전체에 접속하도록 측면 전극을 형성하는 공정을 구비하고 있는 것을 특징으로 하고 있다.

바람직하게는, 상기 커버 코트를 형성하는 공정 후에, 상기 각 개별 상면 전극의 상면에, 이것을 덮는 보조 상면 전극을, 상기 보조 상면 전극의 일부가 상기 커버 코트의 단부에 중첩되도록 형성하는 공정을 포함하고 있다.

본 발명의 제3 측면에 의해 제공되는 칩 저항기의 제조 방법은, 칩형으로 구성된 절연 기판의 표면에, 병렬로 배치된 복수개의 저항막과, 이 각 저항막의 일단부에 독립하여 접속하는 개별 상면 전극과, 상기 각 저항막의 타단부에 모두 접속하는 공통 상면 전극을 형성하는 공정과, 상기 각 저항막에 저항치 조정용 트리밍 홈을 새기는 공정과, 상기 절연 기판의 표면에 상기 각 저항막을 덮는 커버 코트를 형성하는 공정과, 상기 절연 기판에 있어서의 한쪽 측면에 상기 각 개별 상면 전극 전체에 접속하도록 측면 전극을 형성하는 공정과, 상기 절연 기판에 있어서의 다른 쪽 측면에 상기 공통 상면 전극에 접속하도록 측면 전극을 형성하는 공정을 구비하고 있는 것을 특징으로 하고 있다.

바람직하게는, 상기 커버 코트를 형성하는 공정 후에, 상기 각 개별 상면 전극의 상면 및 공통 상면 전극의 상면에, 이들을 덮는 보조 상면 전극을 당해 보조 상면 전극의 일부가 상기 커버 코트의 단부에 중첩되도록 형성하는 공정을 포함하고 있다.

도1은 본 발명의 제1 실시예에 관한 칩 저항기를 도시하는 일부 절결 평면도이다.

도2는 도1의 A-A 단면도이다.

도3은 제1 실시예에 관한 칩 저항기의 제조 방법을 나타내는 도면이다.

도4는 제1 실시예에 관한 칩 저항기의 제조 방법을 나타내는 도면이다.

도5는 제1 실시예에 관한 칩 저항기의 제조 방법을 나타내는 도면이다.

도6은 제1 실시예에 관한 칩 저항기의 제조 방법을 나타내는 도면이다.

도7은 제1 실시예에 관한 칩 저항기의 제조 방법을 나타내는 도면이다.

도8은 제1 실시예에 관한 칩 저항기의 제조 방법을 나타내는 도면이다.

도9는 제1 실시예에 관한 칩 저항기의 제조 방법을 나타내는 도면이다.

도10은 제1 실시예에 관한 칩 저항기의 제조 방법을 나타내는 도면이다.

도11은 본 발명의 제2 실시예에 관한 칩 저항기를 도시하는 평면도이다.

도12는 도11의 B-B 단면도이다.

도13은 본 발명 제3 실시예에 관한 칩 저항기를 도시하는 일부 절결 평면도이다.

도14는 제3 실시예에 관한 칩 저항기의 제조 방법을 나타내는 도면이다.

도15는 제3 실시예에 관한 칩 저항기의 제조 방법을 나타내는 도면이다.

도16은 본 발명 제4 실시예에 관한 칩 저항기를 도시하는 평면도이다.

이하, 본 발명의 실시예에 대해, 도면을 참조하여 구체적으로 설명한다. 또, 이들 도면을 통해 동일 혹은 유사 부재는, 동일한 참조 기호에 의해 나타내고 있다.

도1 및 도2는, 본 발명의 제1 실시예에 관한 칩 저항기(1)를 도시하는 도면이다.

이 칩 저항기(1)는, 예를 들어 세라믹 등의 내열 재료로 이루어지고 평면에서 볼 때 대략 직사각형의 절연 기판(2)과, 이 절연 기판(2)에 있어서의 폭 방향의 양 단부에 형성된 단자 전극(3, 4)과, 절연 기판(2)의 표면이며 절연 기판(2)의 길이 방향으로 병렬로 배치된 복수의 저항막(5)과, 절연 기판(2)의 표면에 각 저항막(5)을 덮도록 형성된 커버 코트(6)에 의해 구성되어 있다.

단자 전극(3, 4)은, 이 칩 저항기(1)가 도시하지 않은 프린트 기판에 실장될 때, 프린트 기판의 회로 패턴(도시 생략)에 납땜되어 접속된다.

커버 코트(6)는 글래스 또는 내열성 합성 수지제이다. 이 커버 코트(6)의 하측에는, 각 저항막(5)을 저항막(5)마다 독립하여 피복하도록 한 글래스에 의한 언더 코트(7)가 형성되어 있다. 또, 도1에서는, 언더 코트(7)가 생략되어 있다.

한쪽의 단자 전극(3)은 개별 상면 전극(8)과 측면 전극(9)을 갖고 있다. 개별 상면 전극(8)은 절연 기판(2)의 상면에 각 저항막(5)의 일단부에 각각 독립하여 전기적으로 도통하도록 형성되어 있다. 개별 상면 전극(8)은 은계 도전성 페이스트로 이루어진다. 측면 전극(9)은, 절연 기판(2)의 한쪽의 긴 측면(2a)에, 각 개별 상면 전극(8) 전체에 전기적으로 도통하도록 형성되어 있다.

다른 한쪽의 단자 전극(4)은 개별 상면 전극(10)과 측면 전극(11)을 갖고 있다. 개별 상면 전극(10)은, 절연 기판(2)의 상면에, 각 저항막(5)의 일단부에 각각 독립하여 전기적으로 도통하도록 형성되어 있다. 개별 상면 전극(10)은 은계 도전성 페이스트로 이루어진다. 측면 전극(11)은, 절연 기판(2)의 다른 한쪽의 긴 측면(2b)에, 각 개별 상면 전극(10) 전체에 전기적으로 도통하도록 형성되어 있다.

절연 기판(2)의 하면에 있어서의 좌우 양측에는 하면 전극(12, 13)이 각 저항막(5)에 대해 독립하도록 형성되어 있다. 또한, 하면 전극(12, 13)은 저항막(5) 전체에 대해 공통되도록 형성되어 있어도 좋다. 한쪽의 하면 전극(12)에는, 절연 기판(2)의 한쪽의 긴 측면(2a)을 따라 측면 전극(9)이 접속되어 있다. 다른 한쪽의 하면 전극(13)에는, 절연 기판(2)의 다른 한쪽의 긴 측면(2b)을 따라 측면 전극(11)이 전기적으로 접속되어 있다.

각 개별 상면 전극(8, 10)의 표면, 각 측면 전극(9, 11)의 표면, 및 각 하면 전극(12, 13)의 표면에는, 도시하고 있지 않지만, 하지(下地)로서의 니켈 도금층을 통해 땜납 도금층이 형성되어 있다. 또한, 이 경우, 니켈 도금층은 생략되어 있어도 좋다.

다음에, 칩 저항기(1)의 제조 방법에 대해 설명한다.

우선, 도3에 도시한 바와 같이, 절연 기판(2)의 복수개를 종방향 및 횡방향 으로 나열하여 일체화하여 이루어지는 소재 기판(A1)을 준비한다.

이 소재 기판(A1)은, 상세한 것은 후술하는 바와 같이, 각 절연 기판(2)의 경계를 나타내는 종방향의 분할선(B1) 및 횡방향의 분할선(B2)을 따라 절연 기판(2)마다 브레이크 또는 다이싱에 의해 분할된다.

계속해서, 도4에 도시한 바와 같이, 소재 기판(A1)의 상면 중 각 절연 기판(2)의 적소에 각 개별 상면 전극(8, 10)을, 은 등의 금속계 도전성 페이스트의 스크린 인쇄에 의한 도포와 그 후에 있어서의 소성에 의해 형성한다. 소재 기판(A1)의 하면 중 각 절연 기판(2)의 적소에 하면 전극(12, 13)(도시 생략)을, 마찬가지로 은 등의 금속계 도전성 페이스트의 스크린 인쇄에 의한 도포와 그 후에 있어서의 소성에 의해 형성한다.

계속해서, 도5에 도시한 바와 같이, 소재 기판(A1)의 상면 중 각 절연 기판(2)의 적소에 복수개의 저항막(5)을, 재료 페이스트의 스크린 인쇄에 의한 도포와 그 후에 있어서의 소성에 의해 형성한다.

이 경우에 있어서, 각 저항막(5) 쪽을 먼저 형성하고, 계속해서 각 개별 상면 전극(8, 10)을 형성하도록 해도 좋다.

계속해서, 도6에 도시한 바와 같이, 각 저항막(5)의 각각에 글래스에 의한 언더 코트(7)를 그것의 재료 페이스트의 스크린 인쇄에 의한 도포와 그 후에 있어서의 소성에 의해 형성한다. 그 후, 한 쌍의 단자 전극(3, 4)(도1 및 도2 참조) 사이에 있어서의 모든 저항치가 소정의 허용 범위 내에 들어가도록 조정한다. 즉, 각 저항막(5)의 각각에 대해 트리밍 홈(5a)을 절입하도록 하여 새긴다. 보다 구체 적으로는, 양 개별 상면 전극(8, 10)에 통전용 프로브를 접촉한 상태에서, 각 저항막(5)에 있어서의 저항치를 측정하면서 트리밍 홈(5a)을 소정의 절입 치수로 하여 새긴다.

즉, 이 칩 저항기(1)의 제조 방법에 있어서는, 각 측면 전극(9, 11)을 형성하기 전의 상태에 있어서, 각 저항막(5)에 대한 트리밍 홈(5a)의 절입 새김을 행한다. 이 경우, 각 저항막(5)과 그 양 단부에 있어서의 개별 상면 전극(8, 10)은, 저항막(5)마다 독립되어 있으므로, 트리밍 홈(5a)의 새김은 각 저항막(5)에 있어서의 저항치를 측정하면서 저항막(5)마다 독립하여 행할 수 있다.

따라서, 각 저항막(5)에 있어서의 트리밍 홈(5a)의 절입 치수를, 각 저항막(5)의 각각에 대해 동등하게 또는 대략 동등하게 하도록 일치시킬 수 있다. 환언하면, 각 저항막(5)에 있어서의 저항치를 동일 또는 대략 동일하게 일치시키는 것을 용이하게 행할 수 있다.

계속해서, 도7에 도시한 바와 같이, 소재 기판(A1)에 있어서의 상면 중 각 절연 기판(2)의 부위에 커버 코트(6)를, 재료 페이스트가 글래스인 경우, 그것의 스크린 인쇄에 의한 도포와 그 후에 있어서의 소성에 의해 형성한다. 또한, 재료 페이스트가 합성 수지인 경우, 그것의 스크린 인쇄에 의한 도포와 그 후에 있어서의 건조에 의해 커버 코트(6)를 형성한다.

계속해서, 도8에 도시한 바와 같이, 소재 기판(A1)을 각 종방향의 분할선(B1)을 따라 막대 형상의 소재 기판(A2)마다 분할한다.

계속해서, 도9에 도시한 바와 같이, 막대 형상 소재 기판(A2)에 있어서의 좌 우 양 측면(A2a, A2b)의 각각에 측면 전극(9, 11)을, 재료 페이스트가 금속계 도전성 페이스트인 경우, 그것의 스크린 인쇄에 의한 도포와 그 후에 있어서의 소성에 의해 형성한다. 또, 재료 페이스트가 비금속계 도전성 페이스트인 경우, 그것의 스크린 인쇄에 의한 도포와 그 후에 있어서의 건조에 의해 측면 전극(9, 11)을 형성한다.

계속해서, 도10에 도시한 바와 같이, 막대 형상 소재 기판(A2)을 각 횡방향의 분할선(B2)을 따라 절연 기판(2)마다 분할한다. 그 후, 배럴 도금 등의 도금 처리를 실시함으로써, 칩 저항기(1)를 제조한다.

상기한 바와 같이, 칩 저항기(1)는 각 측면 전극(9, 11)을 형성하기 전의 상태에 있어서 각 저항막(5)에 대한 트리밍 홈(5a)의 절입 새김을 행하지만, 각 저항막(5)과 그 양 단부에 있어서의 개별 상면 전극(8, 10)은 저항막(5)마다 독립되어 있으므로, 각 저항막(5)에 있어서의 저항치를 측정하면서 저항막(5)마다 독립하여 행할 수 있다. 따라서, 각 저항막(5)의 저항치를 동일 또는 대략 동일하게 일치시킬 수 있어, 일부의 저항막(5)에 있어서 온도 상승이 커지는 것을 억제할 수 있다.

도11 및 도12는, 본 발명의 제2 실시예에 관한 칩 저항기(1A)를 도시하는 도면이다.

이 칩 저항기(1A)는, 절연 기판(2)의 상면에 형성된 개별 상면 전극(8, 10)의 상면에, 개별 상면 전극(8, 10)을 덮는 보조 상면 전극(14, 15)이 형성되어 있는 점에서, 제1 실시예의 칩 저항기(1)와 다르다. 보조 상면 전극(14, 15)은 그 일부가 커버 코트(6)의 단부에 중첩되어 있다. 보조 상면 전극(14, 15)은 양 측면 전극(9, 10)에 각각 전기적으로 도통되어 있다. 그 밖의 구성은, 제1 실시예와 마찬가지이다. 이 경우, 보조 상면 전극(14, 15)은 각 개별 상면 전극(8, 10)마다 형성되어도 좋고, 개별 상면 전극(8, 10) 전체에 연속해서 연장되도록 형성되어도 좋다.

이 구성에 따르면, 각 개별 상면 전극(8, 10)이 비저항이 낮은 은계 도전성 페이스트에 의해 형성되어 있는 경우, 이 각 개별 상면 전극(8, 10)에 대기 공기 중의 유황 성분 등에 의해 마이그레이션 등의 부식이 발생하는 것을, 보조 상면 전극(14, 15)에 의해 확실하게 억제할 수 있다. 양 단자 전극(3, 4)의 상면과 커버 코트(6)의 상면 사이에 생기는 단차를, 보조 상면 전극(14, 15)에 의해 없애거나, 혹은 작게 할 수 있다. 양 단자 전극(3, 4)에 있어서의 저항을, 보조 상면 전극(14, 15)에 의해 낮게 할 수 있다.

제2 실시예의 칩 저항기(1A)를 제조하는 경우에는, 커버 코트(6)를 형성한 후에 있어서(도7 참조), 소재 기판(A1)에 있어서의 상면 중 각 개별 상면 전극(8, 10)의 상면 부분에 이것을 덮는 보조 상면 전극(14, 15)을, 금속계 도전성 페이스트의 스크린 인쇄에 의한 도포와 그 후에 있어서의 소성에 의해 형성하면 된다. 또한, 재료 페이스트가 비금속계 도전성 페이스트인 경우, 그 재료 페이스트의 스크린 인쇄에 의한 도포와 그 후에 있어서의 건조에 의해 보조 상면 전극(14, 15)을 형성하면 된다. 그 후, 도8에 도시한 바와 같이, 소재 기판(A1)을 각 종방향의 분할선(B1)을 따라 막대 형상의 소재 기판(A2)마다 분할한다.

도13은 본 발명의 제3 실시예에 관한 칩 저항기(1B)를 도시하는 도면이다.

이 제3 실시예에 관한 칩 저항기(1B)에서는, 한쪽의 단자 전극(3)을 구성하고 있는 개별 상면 전극(8) 대신에, 절연 기판(2)의 상면에 각 저항막(5) 전체에 전기적으로 도통하도록 형성되는 공통 상면 전극(16)이 설치되어 있는 점에서, 제1 실시예와 다르다. 그 밖의 구성은, 제1 실시예와 마찬가지이다. 이 구성에 의해서도, 제1 실시예와 같은 작용 효과를 발휘한다.

제3 실시예의 칩 저항기(1B)를 제조하는 경우에는, 도14에 도시한 바와 같이, 소재 기판(A1)의 각 절연 기판(2)의 부위에 각 개별 상면 전극(10)과 공통 상면 전극(16)을 은 등의 금속계 도전성 페이스트의 스크린 인쇄에 의한 도포와 그 후에 있어서의 소성에 의해 형성하면 된다.

계속해서, 도15에 도시한 바와 같이, 각 절연 기판(2)의 적소에 각 개별 상면 전극(10)과 공통 상면 전극(16)을 접속하도록, 복수개의 저항막(5)을 재료 페이스트의 스크린 인쇄에 의한 도포와 그 후에 있어서의 소성에 의해 형성한다. 이하의 공정은, 제1 실시예의 제조 공정과 마찬가지이다.

도16은, 본 발명의 제4 실시예에 관한 칩 저항기(1C)를 도시하는 도면이다.

칩 저항기(1C)는, 절연 기판(2)의 상면에 형성된 공통 상면 전극(16) 및 각 개별 상면 전극(10)의 상면에, 공통 상면 전극(16) 및 각 개별 상면 전극(10)을 덮는 보조 상면 전극(17, 18)이 형성되어 있다. 그 밖의 구성은, 제3 실시예와 마찬가지이다. 이 경우, 보조 상면 전극(18)은 각 개별 상면 전극(10)마다 형성되어도 좋고, 개별 상면 전극(10) 전체에 연속해서 연장되도록 형성되어도 좋다. 이 구성에 의해서도, 제3 실시예와 같은 작용 효과를 발휘한다.

본 발명은, 상기한 실시 형태의 내용에 한정되지 않는다. 예를 들어, 1개의 절연 기판에 복수개의 저항막과, 이 각 저항막의 양 단부에 대한 한 쌍의 단자 전극을 형성하여 이루어지는 다련 칩 저항기에 대해, 본 발명을 마찬가지로 적용할 수 있다.

본 발명에 관한 칩 저항기의 각 부의 구체적인 구성은, 발명의 사상으로부터 일탈하지 않는 범위 내에서 다양하게 설계 변경 가능하다.

Claims

칩형으로 구성된 절연 기판과, 이 절연 기판의 양 단부에 형성된 한 쌍의 단자 전극과, 상기 절연 기판의 표면에 상기 한 쌍의 단자 전극 사이에 병렬로 배치되어 형성된 복수개의 저항막과, 상기 절연 기판의 표면에 상기 각 저항막을 덮도록 형성된 커버 코트로 이루어지는 칩 저항기에 있어서,

상기 한 쌍의 단자 전극 중 적어도 한쪽의 단자 전극은,

상기 절연 기판의 표면에 상기 저항막마다 독립하여 접속하도록 형성된 개별 상면 전극과, 상기 절연 기판의 한쪽 측면에 상기 각 개별 상면 전극 전체에 접속하도록 형성된 측면 전극으로 구성되어 있는 것을 특징으로 하는 칩 저항기.
제1항에 있어서, 상기 한 쌍의 단자 전극 중 다른 한쪽의 단자 전극은,

상기 절연 기판의 표면에 상기 저항막마다 독립하여 접속하도록 형성된 개별 상면 전극과, 상기 절연 기판의 다른 쪽 측면에 상기 각 개별 상면 전극 전체에 접속하도록 형성된 측면 전극으로 구성되어 있는 칩 저항기.
제1항 또는 제2항에 있어서, 상기 각 개별 상면 전극의 상면에 그것을 덮는 보조 상면 전극이 형성되고,

상기 보조 상면 전극은 그 일부가 상기 커버 코트의 단부에 중첩되도록 형성되어 있는 칩 저항기.
제1항에 있어서, 상기 한 쌍의 단자 전극 중 다른 한쪽의 단자 전극은,

상기 절연 기판의 표면에 상기 각 저항막에 대해 모두 접속하도록 형성된 공통 상면 전극과, 상기 절연 기판의 다른 쪽 측면에 상기 공통 상면 전극에 접속하도록 형성된 측면 전극으로 구성되어 있는 칩 저항기.
제4항에 있어서, 상기 각 개별 상면 전극 및 공통 상면 전극의 상면에 그것들을 덮는 보조 상면 전극이 형성되고,

상기 보조 상면 전극은 그 일부가 상기 커버 코트의 단부에 중첩되도록 형성되어 있는 칩 저항기.
칩형으로 구성된 절연 기판의 표면에, 병렬로 배치된 복수개의 저항막과, 이 각 저항막의 양 단부에 독립하여 접속되는 개별 상면 전극을 형성하는 공정과,

상기 각 저항막에 저항치 조정용 트리밍 홈을 새기는 공정과,

상기 절연 기판의 표면에 상기 각 저항막을 덮는 커버 코트를 형성하는 공정과,

상기 절연 기판에 있어서의 좌우 양 측면에, 상기 각 개별 상면 전극 전체에 접속하도록 측면 전극을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 칩 저항기의 제조 방법.
제6항에 있어서, 상기 커버 코트를 형성하는 공정 후에, 상기 각 개별 상면 전극의 상면에, 이것을 덮는 보조 상면 전극을, 당해 보조 상면 전극의 일부가 상기 커버 코트의 단부에 중첩되도록 형성하는 공정을 포함하고 있는 칩 저항기의 제조 방법.
칩형으로 구성된 절연 기판의 표면에, 병렬로 배치된 복수개의 저항막과, 이 각 저항막의 일단부에 독립하여 접속하는 개별 상면 전극과, 상기 각 저항막의 타단부에 모두 접속하는 공통 상면 전극을 형성하는 공정과,

상기 각 저항막에 저항치 조정용 트리밍 홈을 새기는 공정과,

상기 절연 기판의 표면에 상기 각 저항막을 덮는 커버 코트를 형성하는 공정과,

상기 절연 기판에 있어서의 한쪽 측면에 상기 각 개별 상면 전극 전체에 접속하도록 측면 전극을 형성하는 공정과,

상기 절연 기판에 있어서의 다른 쪽 측면에 상기 공통 상면 전극에 접속하도록 측면 전극을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 칩 저항기의 제조 방법.
제8항에 있어서, 상기 커버 코트를 형성하는 공정 후에, 상기 각 개별 상면 전극의 상면 및 공통 상면 전극의 상면에, 이들을 덮는 보조 상면 전극을, 당해 보조 상면 전극의 일부가 상기 커버 코트의 단부에 중첩되도록 형성하는 공정을 포함 하고 있는 칩 저항기의 제조 방법.