JP4078042B2 - 複数の素子を有するチップ型電子部品の製造方法 - Google Patents
複数の素子を有するチップ型電子部品の製造方法 Download PDFInfo
- Publication number
- JP4078042B2 JP4078042B2 JP2001177206A JP2001177206A JP4078042B2 JP 4078042 B2 JP4078042 B2 JP 4078042B2 JP 2001177206 A JP2001177206 A JP 2001177206A JP 2001177206 A JP2001177206 A JP 2001177206A JP 4078042 B2 JP4078042 B2 JP 4078042B2
- Authority
- JP
- Japan
- Prior art keywords
- ceramic material
- material plate
- rod
- shaped ceramic
- elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
- H01C17/28—Apparatus or processes specially adapted for manufacturing resistors adapted for applying terminals
- H01C17/281—Apparatus or processes specially adapted for manufacturing resistors adapted for applying terminals by thick film techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
- H01C17/006—Apparatus or processes specially adapted for manufacturing resistors adapted for manufacturing resistor chips
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/003—Thick film resistors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09145—Edge details
- H05K2201/09181—Notches in edge pads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
- H05K2203/0228—Cutting, sawing, milling or shearing
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
- H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49082—Resistor making
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49082—Resistor making
- Y10T29/49087—Resistor making with envelope or housing
- Y10T29/49098—Applying terminal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49126—Assembling bases
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、二つ以上の抵抗膜を有する多連のチップ型抵抗器等のように、一つのチップ型絶縁基板に複数の素子を設けたチップ型電子部品において、その製造方法に関するものである。
【０００２】
【従来の技術】
従来、二つ以上の抵抗膜を有する多連チップ型抵抗器は、図１及び図２に示すように、チップ型に構成したセラミック製の絶縁基板１の上面に、複数（図面では二つ）の抵抗膜２と、この各抵抗膜２の両端に対する端子電極３とを形成するとともに、この各抵抗膜２を覆うカバーコート４を形成する一方、前記絶縁基板１における左右両側面１ａ，１ｂの各々に、前記端子電極４に対して電気的に導通する側面電極５を形成し、更に、前記絶縁基板１における左右両側面１ａ，１ｂの各々には、両側面電極５の間の部位に、当該両側面電極５を電気的に完全に分断するための凹み溝６を設けるという構成にしている（例えば、実願平３−３０４０９号公報及び特開平６−９９５６７号公報等参照）。
【０００３】
また、従来、このような構成の多連チップ型抵抗器の製造に際しては、先ず、図３に示すように、絶縁基板１の多数個を並べて一体化したセラミック素材板Ａを用意して、このセラミック素材板Ａに、当該セラミック素材板Ａを前記各絶縁基板１ごとにブレイクするための複数本の縦方向のブレイク溝Ａ１と、複数本の横方向のブレイク溝Ａ２とを刻設するとともに、前記各縦方向のブレイク溝Ａ１上で、且つ、前記各絶縁基板１における各凹み溝７に該当する箇所に、当該凹み溝６を形成するためのスルーホールＡ３を穿設する。
【０００４】
次いで、このセラミック素材板Ａの表面のうち各絶縁基板１の箇所に、図４に示すように、複数個の抵抗膜２、この各抵抗膜２の両端に対する端子電極３、及び各抵抗膜２を覆うカバーコート４の各々を、材料ペーストのスクリーン印刷と、このスクリーン印刷後における焼成とで形成する。
【０００５】
次いで、前記セラミック素材板Ａを、図５に示すように、各縦方向のブレイク溝Ａ１に沿って複数本の棒状セラミック素材板Ａ′にブレイク（一次分割）したのち、この棒状セラミック素材板Ａ′における左右両長手側面に、側面電極５を材料ペーストの塗布と、その後における焼成とによって形成し、そして、最後に、この棒状セラミック素材板Ａ′を、各横方向のブレイク溝Ａ２に沿って、各絶縁基板１ごとにブレイク（二次分割）するという製造方法が採用されている。
【０００６】
【発明が解決しようとする課題】
ところで、前記セラミック素材板Ａは、焼成前のグリーンシートの状態において、これに多数個のスルーホールＡ３を穿設し、この後において高い温度で焼成して製造するもので、この高い温度での焼成により、このセラミック素材板Ａの全体は、各ブレイク溝Ａ１，Ａ２の間隔寸法が広くなったり狭くなったりするように面方向に伸縮するように歪み変形するが、この面方向に伸縮するという歪み変形のバラ付きは、多数個のスルーホールＡ３が存在することによって大きくなる。
【０００７】
そこで、従来では、セラミック素材板Ａにおける各絶縁基板１の箇所に複数の抵抗膜２、端子電極３及びカバーコート４をスクリーン印刷にて形成するに際しては、その各々のスクリーン印刷に使用するスクリーンマスクを、前記大きいバラ付きに合わせて多数枚を用意し、この多数枚のスクリーンマスクを、前記バラ付きに応じて使い分けるようにしているから、これら抵抗膜、端子電極及びカバーコートをスクリーン印刷にて形成することに要する経費が嵩むのであり、これに加えて、前記セラミック素材板Ａを、焼成後に縦方向のブレイク溝に沿って棒状セラミック素材板Ａ′ごとにブレイク（一次分割）する作業中に、各棒状セラミック素材板Ａがその途中の前記スルーホールＡ３の箇所において折れることが多発し、不良品の発生率が高くて、歩留り率が低くなるから、製造コストが更にアップするという問題があった。
【０００８】
また、前記セラミック素材板Ａからブレイク（一次分割）された棒状セラミック素材板Ａ′は、その左右両長手側面に前記スルーホールＡ３による凹み溝６が設けられていることにより、その左右両長手側面に対して側面電極５を形成する作業中においても、その途中の前記凹み溝６の箇所から折れることになり、これに加えて、前記棒状セラミック素材板Ａ′の両長手側面に際して、側面電極５を形成するための材料ペーストを塗布するとき、この材料ペーストが前記凹み溝６内に垂れ込んで、隣接する両側面電極５が電気的に導通することになり、換言すると、側面電極５を形成するときにおいても、不良品の発生率が高く、従って、歩留り率が低くなるから、製造コストが更にアップするのであった。
【０００９】
本発明は、これらの問題を解消した製造方法を提供することを技術的課題とするものである。
【００１０】
【課題を解決するための手段】
この技術的課題を達成するため本発明における請求項１は，
「一つの電子部品を構成する絶縁基板の多数個を並べて一体化して成るセラミック素材板の表面のうち前記各絶縁基板の箇所に，少なくとも二つの抵抗膜等の素子と，この各素子の両端に対する端子電極と，各素子を覆うカバーコートとを形成し，次いで，前記セラミック素材板を，前記絶縁基板の複数個を一列に並べた棒状セラミック素材板ごとに一次分割し，次いで，この棒状セラミック素材板における左右両長手側面のうち前記各端子電極間の部位に凹み溝を刻設し，次いで，前記棒状セラミック素材板における左右両長手側面に側面電極を，材料ペーストの塗布と，その後における焼成とによって形成したのち，前記棒状セラミック素材板を各絶縁基板ごとに二次分割する。」
ことを特徴としている。
【００１１】
【００１２】
【発明の作用・効果】
このように、セラミック素材板を、棒状セラミック素材板ごとに一次分割したあとで、この棒状セラミック素材板における両長手側面に、凹み溝を形成するようにしたことにより、セラミック素材板には、各絶縁基板の両側面に凹み溝を形成するためのスルーホールを穿設する必要がなく、換言すると、セラミック素材板は、これに多数個のスルーホールを穿設しない状態で焼成することができて、その焼成に際して発生する面方向への歪み変形のバラ付きを小さくできるから、抵抗膜等の素子、端子電極及びカバーコートをスクリーン印刷にて形成することに要する経費を、前記従来の場合よりも、確実に軽減できるのである。
【００１３】
これに加えて、前記セラミック素材板には、従来のように、凹み溝を形成するためスルーホールが存在しないことにより、このセラミック素材板を棒状セラミック素材板ごとに一次分割するときにおいて、当該棒状セラミック素材板がその途中で折れることを低減でき、不良品の発生率を低く、歩留り率を向上できるから、前記スクリーン印刷に要する経費の節減とを相俟って、製造コストを大幅に低減できるのである。
【００１４】
【００１５】
また、請求項２又は３に記載したように、前記棒状セラミック素材板の長手側面に対する凹み溝の刻設を、棒状セラミック素材板の複数枚を重ね合わせた状態で行うか、又は、棒状セラミック素材板における一つの長手側面における複数個の凹み溝について同時に行うことにより、複数個の凹み溝を同時に刻設することができて、凹み溝を刻設することに要する時間を短くできるから、製造コストをより低減できる利点がある。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面ついて説明する。
【００１７】
図６〜図１２は、第１の実施の形態を示す。
【００１８】
この図のうち図６は、チップ型の絶縁基板１の多数個を縦及び横方向に並べて一体化して成るセラミック素材板を示し、このセラミック素材板Ａには、当該セラミック素材板Ａを前記各絶縁基板１ごとにブレイクするための複数本の縦方向のブレイク溝Ａ１と、複数本の横方向のブレイク溝Ａ２とが刻設されている。
【００１９】
そして、前記セラミック素材板Ａの表面のうち各絶縁基板１の箇所に、図７に示すように、複数個の抵抗膜２、この各抵抗膜２の両端に対する端子電極３、及び各抵抗膜２を覆うカバーコート４の各々を、材料ペーストのスクリーン印刷と、このスクリーン印刷後における焼成とで形成する。
【００２０】
次いで、前記セラミック素材板Ａを、図８に示すように、各縦方向のブレイク溝Ａ１に沿って複数本の棒状セラミック素材板Ａ′にブレイク（一次分割）する。
【００２１】
そして、この各棒状セラミック素材板Ａ′における左右両長手側面には、前記各絶縁基板１における各端子電極３間の部位に、図９に示すように、回転する軸Ｂ１に取付けたダイシングカッターＢ２を押圧・接触して、このダイシングカッターＢ２による切削にて、凹み溝６を刻設する。
【００２２】
この凹み溝６を回転するダイシングカッターＢ２にて刻設するに際しては、図１０に示すように、前記棒状セラミック素材板Ａ′の複数枚を重ね合わせることにより、凹み溝６の刻設を複数枚の棒状セラミック素材板Ａ′について同時に行うことができる。
【００２３】
また、図１１に示すように、回転軸Ｂ１′に、複数個のダイシングカッターＢ２′を取付け、この複数個のダイシングカッターＢ２′を、一枚の棒状セラミック素材板Ａ′又は複数枚重ね合わせた棒状セラミック素材板Ａにおける一つの長手側面に対して押圧・接触することにより、複数の凹み溝６を同時に刻設するようにすることもできる。
【００２４】
なお、前記凹み溝６は、ダイシングカッターＢ２による切削にて刻設することに代えて、レーザ光線の照射によっても刻設することができる。
【００２５】
このようにして、棒状セラミック素材板Ａ′における各絶縁基板１に対して凹み溝６を刻設すると、図１２に示すように、この棒状セラミック素材板Ａ′における左右両長手側面に対して側面電極５を、材料ペーストの塗布と、その後における焼成とによって形成したのち、この棒状セラミック素材板Ａ′を、横方向のブレイク溝Ａ２に沿って、各絶縁基板１ごとにブレイク（二次分割）することにより、図１及び図２に示す多連のチップ抵抗器を製造することができる。
【００２６】
本発明は、このように、セラミック素材板Ａを、棒状セラミック素材板Ａ′ごとにブレイク（一次分割）したあとで、この棒状セラミック素材板Ａ′における両長手側面に、凹み溝６を刻設することにより、前記セラミック素材板Ａには、従来のように、スルーホールを穿設する必要がないから、このセラミック素材板Ａを、グリーンシートから焼成するときに発生する面方向への歪み変形のバラ付きを確実に小さくことができるとともに、前記セラミック素材板Ａを、縦方向のブレイク線Ａ１に沿って棒状セラミック素材板Ａ′ごとにブレイク（一次分割）するときにおいて、当該棒状セラミック素材板Ａ′がその途中で折れることが発生することも、確実に低減できる。
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
前記第１の実施の形態は、セラミック素材板Ａに、複数本の縦方向のブレイク溝Ａ１と、複数本の横方向のブレイク溝Ａ２とを設けて、各縦方向のブレイク溝Ａ１に沿って棒状セラミック素材板Ａ′ごとにブレイク（一次分割）し、この棒状セラミック素材板Ａ′を各横方向のブレイク溝Ａ２に沿って各絶縁基板１ことにブレイク（二次分割）する場合であったが、本発明は、ブレイク溝Ａ１に沿ってブレイク（一次分割）し、ブレイク溝Ａ２に沿ってブレイク（二次分割）ことに限らず、次に述べるような一次分割及び二次分割を採用することができる。
【００３５】
図１３，図１４及び図１５は、この場合、つまり、第２の実施の形態を示す。セラミック素材板Ａは、これに縦方向のブレイク溝Ａ１及び横方向のブレイク溝Ａ２を設けない形態にする。但し、この図において、符号Ａ１′及びＡ２′は、ブレイク溝ではなく、各絶縁基板１の境界線である。
【００３６】
そして、前記セラミック素材板Ａの表面における各絶縁基板１の箇所に、前記同様に抵抗膜２、端子電極３及びカバーコート４を形成したのち、図１６に示すように、回転するダイシングカッターＣ１にて、前記縦方向の各境界線Ａ１′の部分を、当該境界線Ａ１′に沿って切断することにより、各棒状セラミック素材板Ａ′ごとに一次分割する。
【００３７】
次いで、前記第１の実施の形態と同様に、棒状セラミック素材板Ａ′における左右両長手側面に凹み溝６を刻設したのち、側面電極５を形成する。
【００３８】
次いで、この棒状セラミック素材板Ａ′を、図１７に示すように、回転するダイシングカッターＣ２にて、前記横方向の各境界線Ａ２′の部分を、当該境界線Ａ２′に沿って切断することにより、各絶縁基板１ごとに二次分割する。
【００３９】
この方法によると、セラミック素材板Ａに、ブレイク溝を設ける必要ないから、このセラミック素材板Ａを、グリーンシートから焼成するときに発生する面方向への歪み変形のバラ付きを更に小さくことができる。
【００４０】
なお、このダイシングカッターＣ１の切断による一次分割を、前記第１及び第２の実施の形態に適用することにより、第１及び第２の実施の形態においてセラミック素材板Ａに縦方向のブレイク溝Ａ１を刻設することを廃止して、セラミック素材板Ａを、グリーンシートから焼成するときに発生する面方向への歪み変形のバラ付きを小さくすることができる。
【００４１】
また、前記の一次分割及び二次分割に際しては、グリーンシートから焼成したあとにおけるセラミック素材板Ａに対して、縦方向のフレイク溝Ａ１と、横方向のブレイク溝Ａ２とを、レザー光線の照射によって刻設するようにすることができ、これによっても、セラミック素材板Ａを、グリーンシートから焼成するときに発生する面方向への歪み変形のバラ付きを小さくすることができる。
【００４２】
更にまた、前記各実施の形態は、一つのチップ型絶縁基板１に、二つの抵抗膜２を設けた多連のチップ型抵抗器であったが、本発明は、これに限らず、三つ以上の抵抗膜を備えた多連のチップ型抵抗器に適用ことは勿論のこと、一つのチップ型絶縁基板に、二つ以上のコンデンサを備えた多連のチップ型コンデンサ等のように、その他の複数の素子を備えたチップ型の電子部品に適用できることはいうまでもない。
【図面の簡単な説明】
【図１】 多連のチップ型抵抗器を示す平面図である。
【図２】 図１のII−II視断面図である。
【図３】 従来の製造方法に使用するセラミック素材板を示す斜視図である。
【図４】 従来の製造方法において前記セラミック素材板に抵抗膜等を形成した状態を示す斜視図である。
【図５】 従来の製造方法において前記セラミック素材板を棒状セラミック素材板に分割した状態を示す斜視図である。
【図６】 本発明の第１の実施に形態において使用するセラミック素材板を示す斜視図である。
【図７】 本発明の第１の実施に形態において前記セラミック素材板に抵抗膜等を形成した状態を示す斜視図である。
【図８】 本発明の第１の実施に形態において前記セラミック素材板を棒状セラミック素材板に分割した状態を示す斜視図である。
【図９】 本発明の第１の実施に形態において前記棒状セラミック素材板に凹み溝を刻設している状態を示す斜視図である。
【図１０】 本発明の第１の実施に形態において前記棒状セラミック素材板に凹み溝を別の方法で刻設している状態を示す斜視図である。
【図１１】 本発明の第１の実施に形態において前記棒状セラミック素材板に凹み溝を更に別の方法で刻設している状態を示す斜視図である。
【図１２】 本発明の第１の実施に形態において前記棒状セラミック素材板に側面電極を形成している状態を示す斜視図である。
【図１３】 本発明の第２の実施に形態において使用するセラミック素材板を示す斜視図である。
【図１４】 本発明の第２の実施に形態において前記セラミック素材板を棒状セラミック素材板に分割している状態を示す斜視図である。
【図１５】 本発明の第２の実施に形態において前記棒状セラミック素材板を絶縁基板に分割している状態を示す斜視図である。
【符号の説明】
１ チップ型絶縁基板
２ 抵抗膜
３ 端子電極
４ カバーコート
５ 側面電極
６ 凹み溝
Ａ セラミック素材板
Ａ１，Ａ２ ブレイク溝
【発明の属する技術分野】
本発明は、二つ以上の抵抗膜を有する多連のチップ型抵抗器等のように、一つのチップ型絶縁基板に複数の素子を設けたチップ型電子部品において、その製造方法に関するものである。
【０００２】
【従来の技術】
従来、二つ以上の抵抗膜を有する多連チップ型抵抗器は、図１及び図２に示すように、チップ型に構成したセラミック製の絶縁基板１の上面に、複数（図面では二つ）の抵抗膜２と、この各抵抗膜２の両端に対する端子電極３とを形成するとともに、この各抵抗膜２を覆うカバーコート４を形成する一方、前記絶縁基板１における左右両側面１ａ，１ｂの各々に、前記端子電極４に対して電気的に導通する側面電極５を形成し、更に、前記絶縁基板１における左右両側面１ａ，１ｂの各々には、両側面電極５の間の部位に、当該両側面電極５を電気的に完全に分断するための凹み溝６を設けるという構成にしている（例えば、実願平３−３０４０９号公報及び特開平６−９９５６７号公報等参照）。
【０００３】
また、従来、このような構成の多連チップ型抵抗器の製造に際しては、先ず、図３に示すように、絶縁基板１の多数個を並べて一体化したセラミック素材板Ａを用意して、このセラミック素材板Ａに、当該セラミック素材板Ａを前記各絶縁基板１ごとにブレイクするための複数本の縦方向のブレイク溝Ａ１と、複数本の横方向のブレイク溝Ａ２とを刻設するとともに、前記各縦方向のブレイク溝Ａ１上で、且つ、前記各絶縁基板１における各凹み溝７に該当する箇所に、当該凹み溝６を形成するためのスルーホールＡ３を穿設する。
【０００４】
次いで、このセラミック素材板Ａの表面のうち各絶縁基板１の箇所に、図４に示すように、複数個の抵抗膜２、この各抵抗膜２の両端に対する端子電極３、及び各抵抗膜２を覆うカバーコート４の各々を、材料ペーストのスクリーン印刷と、このスクリーン印刷後における焼成とで形成する。
【０００５】
次いで、前記セラミック素材板Ａを、図５に示すように、各縦方向のブレイク溝Ａ１に沿って複数本の棒状セラミック素材板Ａ′にブレイク（一次分割）したのち、この棒状セラミック素材板Ａ′における左右両長手側面に、側面電極５を材料ペーストの塗布と、その後における焼成とによって形成し、そして、最後に、この棒状セラミック素材板Ａ′を、各横方向のブレイク溝Ａ２に沿って、各絶縁基板１ごとにブレイク（二次分割）するという製造方法が採用されている。
【０００６】
【発明が解決しようとする課題】
ところで、前記セラミック素材板Ａは、焼成前のグリーンシートの状態において、これに多数個のスルーホールＡ３を穿設し、この後において高い温度で焼成して製造するもので、この高い温度での焼成により、このセラミック素材板Ａの全体は、各ブレイク溝Ａ１，Ａ２の間隔寸法が広くなったり狭くなったりするように面方向に伸縮するように歪み変形するが、この面方向に伸縮するという歪み変形のバラ付きは、多数個のスルーホールＡ３が存在することによって大きくなる。
【０００７】
そこで、従来では、セラミック素材板Ａにおける各絶縁基板１の箇所に複数の抵抗膜２、端子電極３及びカバーコート４をスクリーン印刷にて形成するに際しては、その各々のスクリーン印刷に使用するスクリーンマスクを、前記大きいバラ付きに合わせて多数枚を用意し、この多数枚のスクリーンマスクを、前記バラ付きに応じて使い分けるようにしているから、これら抵抗膜、端子電極及びカバーコートをスクリーン印刷にて形成することに要する経費が嵩むのであり、これに加えて、前記セラミック素材板Ａを、焼成後に縦方向のブレイク溝に沿って棒状セラミック素材板Ａ′ごとにブレイク（一次分割）する作業中に、各棒状セラミック素材板Ａがその途中の前記スルーホールＡ３の箇所において折れることが多発し、不良品の発生率が高くて、歩留り率が低くなるから、製造コストが更にアップするという問題があった。
【０００８】
また、前記セラミック素材板Ａからブレイク（一次分割）された棒状セラミック素材板Ａ′は、その左右両長手側面に前記スルーホールＡ３による凹み溝６が設けられていることにより、その左右両長手側面に対して側面電極５を形成する作業中においても、その途中の前記凹み溝６の箇所から折れることになり、これに加えて、前記棒状セラミック素材板Ａ′の両長手側面に際して、側面電極５を形成するための材料ペーストを塗布するとき、この材料ペーストが前記凹み溝６内に垂れ込んで、隣接する両側面電極５が電気的に導通することになり、換言すると、側面電極５を形成するときにおいても、不良品の発生率が高く、従って、歩留り率が低くなるから、製造コストが更にアップするのであった。
【０００９】
本発明は、これらの問題を解消した製造方法を提供することを技術的課題とするものである。
【００１０】
【課題を解決するための手段】
この技術的課題を達成するため本発明における請求項１は，
「一つの電子部品を構成する絶縁基板の多数個を並べて一体化して成るセラミック素材板の表面のうち前記各絶縁基板の箇所に，少なくとも二つの抵抗膜等の素子と，この各素子の両端に対する端子電極と，各素子を覆うカバーコートとを形成し，次いで，前記セラミック素材板を，前記絶縁基板の複数個を一列に並べた棒状セラミック素材板ごとに一次分割し，次いで，この棒状セラミック素材板における左右両長手側面のうち前記各端子電極間の部位に凹み溝を刻設し，次いで，前記棒状セラミック素材板における左右両長手側面に側面電極を，材料ペーストの塗布と，その後における焼成とによって形成したのち，前記棒状セラミック素材板を各絶縁基板ごとに二次分割する。」
ことを特徴としている。
【００１１】
【００１２】
【発明の作用・効果】
このように、セラミック素材板を、棒状セラミック素材板ごとに一次分割したあとで、この棒状セラミック素材板における両長手側面に、凹み溝を形成するようにしたことにより、セラミック素材板には、各絶縁基板の両側面に凹み溝を形成するためのスルーホールを穿設する必要がなく、換言すると、セラミック素材板は、これに多数個のスルーホールを穿設しない状態で焼成することができて、その焼成に際して発生する面方向への歪み変形のバラ付きを小さくできるから、抵抗膜等の素子、端子電極及びカバーコートをスクリーン印刷にて形成することに要する経費を、前記従来の場合よりも、確実に軽減できるのである。
【００１３】
これに加えて、前記セラミック素材板には、従来のように、凹み溝を形成するためスルーホールが存在しないことにより、このセラミック素材板を棒状セラミック素材板ごとに一次分割するときにおいて、当該棒状セラミック素材板がその途中で折れることを低減でき、不良品の発生率を低く、歩留り率を向上できるから、前記スクリーン印刷に要する経費の節減とを相俟って、製造コストを大幅に低減できるのである。
【００１４】
【００１５】
また、請求項２又は３に記載したように、前記棒状セラミック素材板の長手側面に対する凹み溝の刻設を、棒状セラミック素材板の複数枚を重ね合わせた状態で行うか、又は、棒状セラミック素材板における一つの長手側面における複数個の凹み溝について同時に行うことにより、複数個の凹み溝を同時に刻設することができて、凹み溝を刻設することに要する時間を短くできるから、製造コストをより低減できる利点がある。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面ついて説明する。
【００１７】
図６〜図１２は、第１の実施の形態を示す。
【００１８】
この図のうち図６は、チップ型の絶縁基板１の多数個を縦及び横方向に並べて一体化して成るセラミック素材板を示し、このセラミック素材板Ａには、当該セラミック素材板Ａを前記各絶縁基板１ごとにブレイクするための複数本の縦方向のブレイク溝Ａ１と、複数本の横方向のブレイク溝Ａ２とが刻設されている。
【００１９】
そして、前記セラミック素材板Ａの表面のうち各絶縁基板１の箇所に、図７に示すように、複数個の抵抗膜２、この各抵抗膜２の両端に対する端子電極３、及び各抵抗膜２を覆うカバーコート４の各々を、材料ペーストのスクリーン印刷と、このスクリーン印刷後における焼成とで形成する。
【００２０】
次いで、前記セラミック素材板Ａを、図８に示すように、各縦方向のブレイク溝Ａ１に沿って複数本の棒状セラミック素材板Ａ′にブレイク（一次分割）する。
【００２１】
そして、この各棒状セラミック素材板Ａ′における左右両長手側面には、前記各絶縁基板１における各端子電極３間の部位に、図９に示すように、回転する軸Ｂ１に取付けたダイシングカッターＢ２を押圧・接触して、このダイシングカッターＢ２による切削にて、凹み溝６を刻設する。
【００２２】
この凹み溝６を回転するダイシングカッターＢ２にて刻設するに際しては、図１０に示すように、前記棒状セラミック素材板Ａ′の複数枚を重ね合わせることにより、凹み溝６の刻設を複数枚の棒状セラミック素材板Ａ′について同時に行うことができる。
【００２３】
また、図１１に示すように、回転軸Ｂ１′に、複数個のダイシングカッターＢ２′を取付け、この複数個のダイシングカッターＢ２′を、一枚の棒状セラミック素材板Ａ′又は複数枚重ね合わせた棒状セラミック素材板Ａにおける一つの長手側面に対して押圧・接触することにより、複数の凹み溝６を同時に刻設するようにすることもできる。
【００２４】
なお、前記凹み溝６は、ダイシングカッターＢ２による切削にて刻設することに代えて、レーザ光線の照射によっても刻設することができる。
【００２５】
このようにして、棒状セラミック素材板Ａ′における各絶縁基板１に対して凹み溝６を刻設すると、図１２に示すように、この棒状セラミック素材板Ａ′における左右両長手側面に対して側面電極５を、材料ペーストの塗布と、その後における焼成とによって形成したのち、この棒状セラミック素材板Ａ′を、横方向のブレイク溝Ａ２に沿って、各絶縁基板１ごとにブレイク（二次分割）することにより、図１及び図２に示す多連のチップ抵抗器を製造することができる。
【００２６】
本発明は、このように、セラミック素材板Ａを、棒状セラミック素材板Ａ′ごとにブレイク（一次分割）したあとで、この棒状セラミック素材板Ａ′における両長手側面に、凹み溝６を刻設することにより、前記セラミック素材板Ａには、従来のように、スルーホールを穿設する必要がないから、このセラミック素材板Ａを、グリーンシートから焼成するときに発生する面方向への歪み変形のバラ付きを確実に小さくことができるとともに、前記セラミック素材板Ａを、縦方向のブレイク線Ａ１に沿って棒状セラミック素材板Ａ′ごとにブレイク（一次分割）するときにおいて、当該棒状セラミック素材板Ａ′がその途中で折れることが発生することも、確実に低減できる。
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
前記第１の実施の形態は、セラミック素材板Ａに、複数本の縦方向のブレイク溝Ａ１と、複数本の横方向のブレイク溝Ａ２とを設けて、各縦方向のブレイク溝Ａ１に沿って棒状セラミック素材板Ａ′ごとにブレイク（一次分割）し、この棒状セラミック素材板Ａ′を各横方向のブレイク溝Ａ２に沿って各絶縁基板１ことにブレイク（二次分割）する場合であったが、本発明は、ブレイク溝Ａ１に沿ってブレイク（一次分割）し、ブレイク溝Ａ２に沿ってブレイク（二次分割）ことに限らず、次に述べるような一次分割及び二次分割を採用することができる。
【００３５】
図１３，図１４及び図１５は、この場合、つまり、第２の実施の形態を示す。セラミック素材板Ａは、これに縦方向のブレイク溝Ａ１及び横方向のブレイク溝Ａ２を設けない形態にする。但し、この図において、符号Ａ１′及びＡ２′は、ブレイク溝ではなく、各絶縁基板１の境界線である。
【００３６】
そして、前記セラミック素材板Ａの表面における各絶縁基板１の箇所に、前記同様に抵抗膜２、端子電極３及びカバーコート４を形成したのち、図１６に示すように、回転するダイシングカッターＣ１にて、前記縦方向の各境界線Ａ１′の部分を、当該境界線Ａ１′に沿って切断することにより、各棒状セラミック素材板Ａ′ごとに一次分割する。
【００３７】
次いで、前記第１の実施の形態と同様に、棒状セラミック素材板Ａ′における左右両長手側面に凹み溝６を刻設したのち、側面電極５を形成する。
【００３８】
次いで、この棒状セラミック素材板Ａ′を、図１７に示すように、回転するダイシングカッターＣ２にて、前記横方向の各境界線Ａ２′の部分を、当該境界線Ａ２′に沿って切断することにより、各絶縁基板１ごとに二次分割する。
【００３９】
この方法によると、セラミック素材板Ａに、ブレイク溝を設ける必要ないから、このセラミック素材板Ａを、グリーンシートから焼成するときに発生する面方向への歪み変形のバラ付きを更に小さくことができる。
【００４０】
なお、このダイシングカッターＣ１の切断による一次分割を、前記第１及び第２の実施の形態に適用することにより、第１及び第２の実施の形態においてセラミック素材板Ａに縦方向のブレイク溝Ａ１を刻設することを廃止して、セラミック素材板Ａを、グリーンシートから焼成するときに発生する面方向への歪み変形のバラ付きを小さくすることができる。
【００４１】
また、前記の一次分割及び二次分割に際しては、グリーンシートから焼成したあとにおけるセラミック素材板Ａに対して、縦方向のフレイク溝Ａ１と、横方向のブレイク溝Ａ２とを、レザー光線の照射によって刻設するようにすることができ、これによっても、セラミック素材板Ａを、グリーンシートから焼成するときに発生する面方向への歪み変形のバラ付きを小さくすることができる。
【００４２】
更にまた、前記各実施の形態は、一つのチップ型絶縁基板１に、二つの抵抗膜２を設けた多連のチップ型抵抗器であったが、本発明は、これに限らず、三つ以上の抵抗膜を備えた多連のチップ型抵抗器に適用ことは勿論のこと、一つのチップ型絶縁基板に、二つ以上のコンデンサを備えた多連のチップ型コンデンサ等のように、その他の複数の素子を備えたチップ型の電子部品に適用できることはいうまでもない。
【図面の簡単な説明】
【図１】 多連のチップ型抵抗器を示す平面図である。
【図２】 図１のII−II視断面図である。
【図３】 従来の製造方法に使用するセラミック素材板を示す斜視図である。
【図４】 従来の製造方法において前記セラミック素材板に抵抗膜等を形成した状態を示す斜視図である。
【図５】 従来の製造方法において前記セラミック素材板を棒状セラミック素材板に分割した状態を示す斜視図である。
【図６】 本発明の第１の実施に形態において使用するセラミック素材板を示す斜視図である。
【図７】 本発明の第１の実施に形態において前記セラミック素材板に抵抗膜等を形成した状態を示す斜視図である。
【図８】 本発明の第１の実施に形態において前記セラミック素材板を棒状セラミック素材板に分割した状態を示す斜視図である。
【図９】 本発明の第１の実施に形態において前記棒状セラミック素材板に凹み溝を刻設している状態を示す斜視図である。
【図１０】 本発明の第１の実施に形態において前記棒状セラミック素材板に凹み溝を別の方法で刻設している状態を示す斜視図である。
【図１１】 本発明の第１の実施に形態において前記棒状セラミック素材板に凹み溝を更に別の方法で刻設している状態を示す斜視図である。
【図１２】 本発明の第１の実施に形態において前記棒状セラミック素材板に側面電極を形成している状態を示す斜視図である。
【図１３】 本発明の第２の実施に形態において使用するセラミック素材板を示す斜視図である。
【図１４】 本発明の第２の実施に形態において前記セラミック素材板を棒状セラミック素材板に分割している状態を示す斜視図である。
【図１５】 本発明の第２の実施に形態において前記棒状セラミック素材板を絶縁基板に分割している状態を示す斜視図である。
【符号の説明】
１ チップ型絶縁基板
２ 抵抗膜
３ 端子電極
４ カバーコート
５ 側面電極
６ 凹み溝
Ａ セラミック素材板
Ａ１，Ａ２ ブレイク溝
Claims (3)
- 一つの電子部品を構成する絶縁基板の多数個を並べて一体化して成るセラミック素材板の表面のうち前記各絶縁基板の箇所に、少なくとも二つの抵抗膜等の素子と、この各素子の両端に対する端子電極と、各素子を覆うカバーコートとを形成し、次いで、前記セラミック素材板を、前記絶縁基板の複数個を一列に並べた棒状セラミック素材板ごとに一次分割し、次いで、この棒状セラミック素材板における左右両長手側面のうち前記各端子電極間の部位に凹み溝を刻設し、次いで、前記棒状セラミック素材板における左右両長手側面に側面電極を、材料ペーストの塗布と、その後における焼成とによって形成したのち、前記棒状セラミック素材板を各絶縁基板ごとに二次分割することを特徴とする複数の素子を有するチップ型電子部品の製造方法。
- 前記請求項１の記載において、前記棒状セラミック素材板の長手側面に対する凹み溝の刻設を、棒状セラミック素材板の複数枚を重ね合わせた状態で行うことを特徴とする複数の素子を有するチップ型電子部品の製造方法。
- 前記請求項１又は２の記載において、前記棒状セラミック素材板の長手側面に対する凹み溝の刻設を、一つの棒状セラミック素材板における一つの長手側面における複数個の凹み溝について同時に行うことを特徴とする複数の素子を有するチップ型電子部品の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001177206A JP4078042B2 (ja) | 2001-06-12 | 2001-06-12 | 複数の素子を有するチップ型電子部品の製造方法 |
| US10/170,012 US6727111B2 (en) | 2001-06-12 | 2002-06-11 | Process for making electronic chip device incorporating plural elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001177206A JP4078042B2 (ja) | 2001-06-12 | 2001-06-12 | 複数の素子を有するチップ型電子部品の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007265378A Division JP2008028422A (ja) | 2007-10-11 | 2007-10-11 | 複数の素子を有するチップ型電子部品の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002367817A JP2002367817A (ja) | 2002-12-20 |
| JP4078042B2 true JP4078042B2 (ja) | 2008-04-23 |
Family
ID=19018085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001177206A Expired - Fee Related JP4078042B2 (ja) | 2001-06-12 | 2001-06-12 | 複数の素子を有するチップ型電子部品の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6727111B2 (ja) |
| JP (1) | JP4078042B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3846312B2 (ja) * | 2002-01-15 | 2006-11-15 | 松下電器産業株式会社 | 多連チップ抵抗器の製造方法 |
| US7612443B1 (en) | 2003-09-04 | 2009-11-03 | University Of Notre Dame Du Lac | Inter-chip communication |
| JP4792726B2 (ja) * | 2003-10-30 | 2011-10-12 | 日亜化学工業株式会社 | 半導体素子用支持体の製造方法 |
| US7135415B2 (en) * | 2004-07-23 | 2006-11-14 | Inpaq Technology Co., Ltd. | Insulated structure of a chip array component and fabrication method of the same |
| PL1889920T3 (pl) * | 2005-04-13 | 2010-06-30 | Consejo Superior Investigacion | Sposób identyfikacji związków do terapii antynowotworowej in vitro |
| JP2007073693A (ja) * | 2005-09-06 | 2007-03-22 | Rohm Co Ltd | チップ抵抗器とのその製造方法 |
| JP4891181B2 (ja) * | 2007-08-27 | 2012-03-07 | 北陸電気工業株式会社 | 可変抵抗器用接触子の製造方法 |
| JP6134507B2 (ja) * | 2011-12-28 | 2017-05-24 | ローム株式会社 | チップ抵抗器およびその製造方法 |
| US9620473B1 (en) | 2013-01-18 | 2017-04-11 | University Of Notre Dame Du Lac | Quilt packaging system with interdigitated interconnecting nodules for inter-chip alignment |
| JP2015041635A (ja) * | 2013-08-20 | 2015-03-02 | ローム株式会社 | チップ抵抗器 |
| WO2018013671A1 (en) | 2016-07-12 | 2018-01-18 | Advense Technology Inc. | A nanocomposite force sensing material |
| DE102018115205A1 (de) * | 2018-06-25 | 2020-01-02 | Vishay Electronic Gmbh | Verfahren zur Herstellung einer Vielzahl von Widerstandsbaueinheiten |
| JP7306051B2 (ja) * | 2019-05-16 | 2023-07-11 | 株式会社村田製作所 | 電子部品の製造方法 |
| KR20210074612A (ko) * | 2019-12-12 | 2021-06-22 | 삼성전기주식회사 | 저항 부품 |
| CN114765086A (zh) * | 2021-01-12 | 2022-07-19 | 国巨电子（中国）有限公司 | 电阻器的制造方法 |
| DE102022131916A1 (de) | 2022-12-01 | 2024-06-06 | Innovative Sensor Technology Ist Ag | Elektrisches oder elektronisches Bauelement und Verfahren zu dessen Herstellung |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2836303B2 (ja) * | 1990-08-13 | 1998-12-14 | 松下電器産業株式会社 | 角形チップ抵抗器およびその製造方法 |
| JPH05243020A (ja) * | 1992-03-02 | 1993-09-21 | Rohm Co Ltd | チップネットワーク型抵抗器 |
| JPH0645101A (ja) * | 1992-07-27 | 1994-02-18 | Matsushita Electric Ind Co Ltd | チップ抵抗器およびその製造方法 |
| DE69315907T2 (de) * | 1992-07-27 | 1998-04-16 | Murata Manufacturing Co | Elektronisches Vielschichtbauteil, Verfahren zur dessen Herstellung und Verfahren zur Messung seiner Charakteristiken |
| JP2701672B2 (ja) * | 1992-09-04 | 1998-01-21 | 松下電器産業株式会社 | トリミング用抵抗器 |
| JP2788156B2 (ja) | 1992-09-18 | 1998-08-20 | ローム株式会社 | 多連型チップ抵抗器における捺印方法 |
| JP3753252B2 (ja) * | 1995-07-05 | 2006-03-08 | ローム株式会社 | マルチエレメント型チップデバイス及びその製造方法 |
| JPH0950703A (ja) * | 1995-08-07 | 1997-02-18 | Ohbayashi Corp | 配線レス照明システム |
| JPH09320893A (ja) * | 1996-05-31 | 1997-12-12 | Rohm Co Ltd | 厚膜コンデンサと厚膜抵抗器との複合素子の製造方法 |
| WO1998011567A1 (en) * | 1996-09-13 | 1998-03-19 | Philips Electronics N.V. | Thin-film resistor and resistance material for a thin-film resistor |
| JPH10189318A (ja) * | 1996-12-27 | 1998-07-21 | Hokuriku Electric Ind Co Ltd | ネットワーク抵抗器の製造方法 |
| JPH11204301A (ja) * | 1998-01-20 | 1999-07-30 | Matsushita Electric Ind Co Ltd | 抵抗器 |
-
2001
- 2001-06-12 JP JP2001177206A patent/JP4078042B2/ja not_active Expired - Fee Related
-
2002
- 2002-06-11 US US10/170,012 patent/US6727111B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002367817A (ja) | 2002-12-20 |
| US6727111B2 (en) | 2004-04-27 |
| US20030005576A1 (en) | 2003-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4078042B2 (ja) | 複数の素子を有するチップ型電子部品の製造方法 | |
| JPH02159008A (ja) | 塔状縁部に埋込電極と端子を有するセラミック基板 | |
| KR100468373B1 (ko) | 저항기 및 그 제조 방법 | |
| US7882621B2 (en) | Method for making chip resistor components | |
| JP3846312B2 (ja) | 多連チップ抵抗器の製造方法 | |
| JPH0878273A (ja) | 積層型電子部品の製造方法 | |
| JP2007049071A (ja) | チップ抵抗器とその製造方法 | |
| JP3358990B2 (ja) | チップ型抵抗器の製造方法 | |
| JP3753252B2 (ja) | マルチエレメント型チップデバイス及びその製造方法 | |
| JP2008028422A (ja) | 複数の素子を有するチップ型電子部品の製造方法 | |
| JP4875327B2 (ja) | チップ抵抗器の製造方法 | |
| JP2017152576A (ja) | チップ抵抗器の製造方法 | |
| JPH10189305A (ja) | 角板型チップ抵抗器及びその製造方法 | |
| CA1098763A (en) | Electro-erosion head and manufacturing method | |
| JP4602738B2 (ja) | チップ抵抗器の製造方法 | |
| JPH11111513A (ja) | チップ抵抗器の製造方法 | |
| JP3155851B2 (ja) | チップ型抵抗器の製造方法 | |
| JP2002334802A (ja) | 複数の素子を有するチップ型電子部品用セラミック素材板の製造方法 | |
| JP3846311B2 (ja) | 多連チップ抵抗器の製造方法 | |
| JP3801843B2 (ja) | 配線基板の製造方法 | |
| JP2000238034A (ja) | セラミックス基板及び同セラミックス基板の分割方法 | |
| JPH09180904A (ja) | 電子部品の製造方法 | |
| JP2000357604A (ja) | 集合基板 | |
| JPH0831620A (ja) | チップ部品の製造方法 | |
| JPH09232101A (ja) | チップ型電子部品の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041215 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070606 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070706 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070912 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071011 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20071205 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080116 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080204 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4078042 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130208 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140208 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |