KR20070111373A

KR20070111373A - 발진 회로

Info

Publication number: KR20070111373A
Application number: KR1020070047521A
Authority: KR
Inventors: 요시노부 니시야마
Original assignee: 산요덴키가부시키가이샤
Priority date: 2006-05-17
Filing date: 2007-05-16
Publication date: 2007-11-21
Also published as: CN101075802B; US20070268081A1; TW200744317A; TWI341648B; JP4989106B2; CN101075802A; US7538629B2; KR100884190B1; JP2007311969A

Abstract

발진 주파수의 전원 전압 의존성을 억제한 발진 회로를 제공한다. 충방전 회로(10)는, 방전의 초기 전압을 설정하는 초기화 동작과, 방전 동작이 절환 가능한 회로로서, 방전의 종료 시에 클럭 CLK를 출력한다. 클럭 CLK는, RS 플립플롭 RSFF의 세트 단자에 입력된다. RS 플립플롭 RSFF의 세트 단자에는, RS 플립플롭 RSFF의 출력 신호 /EN을 지연 회로(20)에 의해 지연한 신호가 입력된다. RS 플립플롭 RSFF의 출력 신호 /EN은, 인버터 INV1에 의해 반전되어 방전 인에이블 신호 EN으로 되고, 충방전 회로(10)의 스위칭 회로 SW에 입력된다. 이에 의해, 충방전 회로(10)는, 교대로 초기화 동작과 방전 동작을 반복하며, 방전 동작은 초기화에 의해, 항상 전원 전압 Vdd로부터 개시된다.

충방전 회로, 스위칭 회로, 방전 인에이블 신호, 클럭, 인버터

Description

발진 회로{OSCILLATION CIRCUIT}

도 1은 본 발명의 제1 실시 형태에 따른 발진 회로의 회로도.

도 2는 본 발명의 제1 실시 형태에 따른 발진 회로의 충방전 회로의 회로도.

도 3은 본 발명의 제1 실시 형태에 따른 발진 회로의 동작 파형도.

도 4는 본 발명의 제2 실시 형태에 따른 발진 회로의 회로도.

도 5는 종래예에 따른 발진 회로의 회로도.

도 6은 기준 전류 회로의 회로도.

도 7은 종래예에 따른 발진 회로의 동작 파형도.

<도면의 주요부분에 대한 부호의 설명>

10 : 충방전 회로

20 : 지연 회로

30 : 토글 플립플롭

AP : 버퍼 앰프

C, C1 : 캐패시터

CLK : 클럭

EN : 방전 인에이블 신호

/EN : 출력 신호

I1, I2 : 기준 전류

INV, INV1 : 인버터

KC : 검지 회로

M1, M3 : P채널형 MOS 트랜지스터

M2, M4 : N채널형 MOS 트랜지스터

M7, M10, M13 : P채널형 MOS 트랜지스터

M5, M6, M11, M12, M14 : N채널형 MOS 트랜지스터

M20, M21, M23, M24, M26 : P채널형 MOS 트랜지스터

M22, M25, M27 : N채널형 MOS 트랜지스터

N, N1 : 노드

R1 : 저항

RSFF : RS 플립플롭

STV : 슈미트 인버터

SW : 스위칭 회로

[특허 문헌1] 일본 특개 2003-69341호 공보

본 발명은, 발진 회로에 관한 것으로, 특히, 캐패시터의 충방전을 행함으로 써 발진 출력을 얻는 발진 회로에 관한 것이다.

일반적으로 마이크로 컴퓨터 등의 반도체 집적 회로에서, 동작 클럭을 작성하기 위해 발진 회로가 내장된다. 이하, 종래예의 발진 회로에 대해서 설명한다. 도 5는 발진 회로의 회로도이다.

이 발진 회로는, 캐패시터 C, 캐패시터 C의 노드 N의 전압을 검지하는 슈미트 인버터 STV, 슈미트 인버터 STV의 출력이 인버터 INV를 통해서 게이트에 입력된P채널형 MOS 트랜지스터 M1 및 N채널형 MOS 트랜지스터 M2, P채널형 MOS 트랜지스터 M1에 직렬 접속되고, 기준 전류 I1을 흘리는 P채널형 MOS 트랜지스터 M3, N채널형 MOS 트랜지스터 M2에 직렬 접속되고, 기준 전류 I1을 흘리는 N채널형 MOS 트랜지스터 M4로 이루어진다. 발진 회로의 출력 클럭은 인버터 INV로부터 얻어진다.

도 6은, 상기의 기준 전류 I1을 발생하는 기준 전류 회로를 도시하는 회로도이다. 전원 전압 Vdd를 부여하는 전원 단자와 접지 전압 GND를 부여하는 접지 단자 사이에 저항 R1(저항값 R1)과 N채널형 MOS 트랜지스터 M5가 직렬로 접속되어 있다. N채널형 MOS 트랜지스터 M5는, 게이트와 드레인이 공통 접속되고, 소스가 접지되어 있다. 게이트 소스간 전압을 Vgs1로 하면, N채널형 MOS 트랜지스터 M5에는 기준 전류 I1이 흐른다. 기준 전류 I1은, 수학식 1로 주어진다.

이 기준 전류 I1은 커런트 미러의 N채널형 MOS 트랜지스터 M6에 흐른다. 그 리고, N채널형 MOS 트랜지스터 M6과 직렬 접속된 P채널형 MOS 트랜지스터 M7에도 기준 전류 I1이 흐른다.

그리고, P채널형 MOS 트랜지스터 M7의 게이트 전압 Va는, 도 5의 P채널형 MOS 트랜지스터 M3의 게이트에 인가되고, N채널형 MOS 트랜지스터 M6의 게이트 전압 Vb는, 도 5의 N채널형 MOS 트랜지스터 M4의 게이트에 인가된다.

이 발진 회로의 동작을 도 7의 파형도를 참조하여 설명한다. 슈미트 인버터 STV는 2개의 임계치 Vt1, Vt2(Vt1>Vt2)를 갖고 있는 것으로 한다. 기준 전류 I1에 의한 충전에 의해, 노드 N(캐패시터 C의 단자)의 전압이 상승하고, 슈미트 인버터 STV의 임계치 Vt1에 도달하면, 슈미트 인버터 STV의 출력이 로우로 반전하고, 인버터 INV의 출력은 하이로 되고, 이것을 받아서 M2가 온하고, M1이 오프한다. 그렇게 하면, 기준 전류 I1에 의한 방전에 의해 캐패시터 C의 노드 N의 전압이 저하하고, 슈미트 인버터 STV의 임계치 Vt2에 도달하면, 슈미트 인버터 STV의 출력이 하이로 반전하고, 인버터 INV의 출력은 로우로 되고, 이것을 받아서 M2가 오프하고, M1이 온한다. 그렇게 하면, 다시, 기준 전류 I1에 의한 충전이 개시된다. 이렇게 해서 충전과 방전을 반복함으로써, 인버터 INV로부터 출력 클럭이 얻어진다.

그런데 전지의 열화 등에 의해, 반도체 집적 회로에 인가되는 전원 전압 Vdd가 변동하는 경우에도, 반도체 집적 회로에 내장되는 발진 회로의 발진 주파수는 변동하지 않는 것이 바람직하다. 그러나, 종래예의 발진 회로에서는 발진 주파수의 전원 전압 의존성이 크다고 하는 문제가 있었다.

본 발명의 발진 회로는, 전술한 과제를 감안하여 이루어진 것으로, 기준 전류를 발생하는 기준 전류 회로와, 캐패시터와, 캐패시터의 단자 전압을 전원 전압으로 초기화하는 초기화 동작과, 캐패시터에 기준 전류를 흘리는 방전 동작을 절환하는 스위칭 회로와, 캐패시터의 단자의 전압을 검지해서 클럭을 출력하는 검지 회로를 구비한 충방전 회로와, 상기 클럭에 따라서 상기 충방전 회로가 초기화 동작을 개시하고, 초기화 동작이 완료된 후에 방전 동작을 개시하도록, 상기 스위칭 회로를 제어하는 제어 회로를 구비하는 것을 특정으로 한다.

본 발명에 따르면, 충방전 회로가 교대로 초기화 동작과 방전 동작을 반복하고, 방전 동작은 초기화에 의해, 항상 전원 전압으로부터 개시된다. 이에 의해, 발진 주파수의 전원 전압 의존성이 억제된다.

또한, 초기화되는 전압을 전원 전압이 아닌, 접지 전압으로 하고, 접지 전압으로부터 충전을 개시하도록 구성하여도 마찬가지의 효과가 얻어진다.

<실시 형태>

본 발명의 제1 실시 형태에 따른 발진 회로에 대하여 도 1~도 3을 참조하여 설명한다. 도 1은 발진 회로의 회로도이다. 도 2는 충방전 회로(10)의 회로도이다.

충방전 회로(10)는 방전의 초기 전압을 설정하는 초기화 동작과, 방전 동작이 절환 가능한 회로로서, 방전의 종료 시에 클럭 CLK를 출력한다. 클럭 CLK는, RS 플립플롭 RSFF의 세트 단자에 입력된다. RS 플립플롭 RSFF의 리세트 단자에는, RS 플립플롭 RSFF의 출력 신호 /EN을 지연 회로(20)에 의해 지연한 신호가 입력된다. 즉, 이 RS 플립플롭 RSFF는, 클럭 CLK의 상승에 의해 세트되고, RS 플립플롭 RSFF의 출력을 지연한 신호에 의해 리세트된다.

RS 플립플롭 RSFF의 출력 신호 /EN은, 인버터 INV1에 의해 반전되어 방전 인에이블 신호 EN으로 되고, 충방전 회로(10)의 스위칭 회로 SW에 입력된다. 방전 인에이블 신호 EN이 하이일 때에는 방전 동작이 행해지고, 로우일 때에는 초기화 동작이 행해진다.

RS 플립플롭 RSFF의 출력 신호 /EN은 토글 플립플롭(TFF)(30)의 클럭 입력 단자 CK에 입력되고, 이 토글 플립플롭(30)으로부터 출력 클럭이 얻어진다.

충방전 회로(10)는, 도 2에 도시한 바와 같이, 캐패시터 C1, 스위칭 회로 SW, 검지 회로 KC를 구비하고 있다. 스위칭 회로 SW는, 인버터를 구성하는 P채널형 MOS 트랜지스터 M10 및 N채널형 MOS 트랜지스터 M11과, 이들에 직렬 접속되고, 기준 전류 회로에 의해 생성된 기준 전류 I1을 흘리는 N채널형 MOS 트랜지스터 M12로 구성되어 있다. 기준 전류 회로는, 도 6의 회로와 동일하다. 상기 인버터에는, 방전 인에이블 신호 EN이 입력된다.

스위칭 회로 SW의 출력은, 캐패시터 C1의 단자(노드 N1)에 접속됨과 함께, 검지 회로 KC에 입력된다. 검지 회로 KC는, 일종의 인버터로서, 직렬 접속된 P채널형 MOS 트랜지스터 M13, N채널형 MOS 트랜지스터 M14로 이루어진다. P채널형 MOS 트랜지스터 M13의 게이트에는, 기준 전류 회로의 전압 Va가 인가되고, 기준 전류 I1이 흐른다. P채널형 MOS 트랜지스터 M14의 게이트에는 스위칭 회로 SW의 출 력이 인가된다. 이에 의해, 검지 회로 KC의 임계치 Vt3은, 기준 전류 회로의 Vgs1과 동등하게 설정된다(Vt3=Vgs1). 그리고 검지 회로 KC의 출력은 버퍼 앰프 AP에 인가되고, 버퍼 앰프 AP의 출력이 클럭 CLK로서 출력된다.

다음으로, 이 발진 회로의 동작에 대해서 도 3을 참조하여 설명한다. 현재, 방전 인에이블 신호 EN이 하이로 되면, 충방전 회로(10)에서, M10은 오프, M11은 온하여, 캐패시터 C1은 기준 전류 I1에 의해 방전된다. 캐패시터 C1의 노드 N1이, 방전에 의해, 전원 전압 Vdd로부터 Vt3까지 저하하면, 검지 회로 KC의 출력이 하이로 반전해서 클럭 CLK는 하이로 된다.

그렇게 하면, RS 플립플롭 RSFF의 출력 신호 /EN이 하이로 반전하고, 방전 인에이블 신호 EN은 로우로 된다. 방전 인에이블 신호 EN이 로우로 되면, 충방전 회로(10)에서, 스위칭 회로 SW의 M10이 온하고, M11은 오프하므로, 캐패시터 C1은 충전되고, 노드 N1의 전압은 전원 전압 Vdd로 초기화된다.

또한, RS 플립플롭 RSFF의 반전에 의해 그 출력 신호 /EN은 하이로 되고, 그 출력 신호 /EN은 지연 회로(20)에 의해 지연된다. 그리고, 그 지연 시간 후에 RS 플립플롭 RSFF의 출력 신호 /EN은 로우로 반전되고, 방전 인에이블 신호 EN은 하이로 되고, 충방전 회로(10)에서, 캐패시터 C1은 기준 전류 I1에 의해 방전이 개시된다. 여기에서, 지연 회로(20)에 의한 상기 지연 시간은, 초기화에 필요한 시간보다 긴 것으로 한다.

이와 같이 하여, 충방전 회로(10)에서, 교대로 초기화 동작과 방전 동작이 반복되고, 방전은 항상 전원 전압 Vdd로부터 개시된다. 이에 의해, 발진 주파수의 전원 전압 의존성을 억제할 수 있다. 노드 N1의 초기 전압은 항상 전원 전압 Vdd이므로, 1회의 방전에 필요로 하는 시간 t는, 수학식 2로 주어진다.

여기서, 기준 전류 I1은 수학식 1로 주어지기 때문에, 이것을 수학식 2에 대

입하면, 수학식 3이 얻어진다.

여기서, 상술한 바와 같이, Vt2=Vgs1로 설정하면, 수학식 4와 같이, 시간 t

의 전원 전압 의존성은 캔슬된다.

다음으로, 본 발명의 제2 실시 형태에 따른 발진 회로에 대하여 설명한다. 제1 실시 형태에서는, 초기화되는 전압을 전원 전압 Vdd로 설정해서 방전하는 회로이지만, 초기화되는 전압을 접지 전압 GND로 설정해서 충전하는 회로로 구성해도 마찬가지의 효과가 얻어진다. 이 경우에는, 충방전 회로를 도 4와 같이 구성하면 된다. 도 4에서 기준 전류 회로는, 트랜지스터의 극성이 반전되어, P채널형 MOS 트랜지스터 M20, M21, N채널형 MOS 트랜지스터 M22로 구성되어 있다.

스위칭 회로 SW는, 기준 전류 발생 회로로부터의 기준 전류 12를 흘리는 P채 널형 MOS 트랜지스터 M23, 인버터를 구성하는 P채널형 MOS 트랜지스터 M24, N채널형 MOS 트랜지스터 M25로 구성되어 있다. 여기에서, 기준 전류 I2는, 수학식 5로 주어진다.

또한, 검지 회로 KC는, 직렬 접속된 P채널형 MOS 트랜지스터 M26, N채널형MOS 트랜지스터 M27로 이루어진다. N채널형 MOS 트랜지스터 M27은, 기준 전류 회로의 N채널형 MOS 트랜지스터 M22과 커런트 미러를 구성하고, 기준 전류 I2가 흐른다. P채널형 MOS 트랜지스터 M26의 게이트에는 스위칭 회로 SW의 출력이 인가된다. 이에 의해, 검지 회로 KC의 임계치 Vt3은, 기준 전류 회로의 Vgs2와 동일하게 설정된다. 따라서, 충방전 회로는 초기화와 방전을 반복하고, 충전은 항상 접지 전압 GND로부터 개시된다. 이에 의해, 제1 실시 형태와 마찬가지로, 발진 주파수의 전원 전압 의존성을 억제할 수 있다.

본 발명의 발진 회로에 따르면, 발진 주파수의 전원 전압 의존성을 억제할 수 있다.

Claims

기준 전류를 발생하는 기준 전류 회로와,

캐패시터와, 캐패시터의 단자 전압을 전원 전압으로 초기화하는 초기화 동작과, 캐패시터에 기준 전류를 흘리는 방전 동작을 절환하는 스위칭 회로와, 캐패시터의 단자의 전압을 검지해서 클럭을 출력하는 검지 회로를 구비한 충방전 회로와,

상기 클럭에 따라서 상기 충방전 회로가 초기화 동작을 개시하고, 초기화 동작이 완료된 후에 방전 동작을 개시하도록, 상기 스위칭 회로를 제어하는 제어 회로

를 구비하는 것을 특징으로 하는 발진 회로.
기준 전류를 발생하는 기준 전류 회로와,

캐패시터와, 캐패시터의 단자 전압을 접지 전압으로 초기화하는 초기화 동작과, 캐패시터에 기준 전류를 흘리는 충전 동작을 절환하는 스위칭 회로와, 캐패시터의 단자의 전압을 검지해서 클럭을 출력하는 검지 회로를 구비한 충방전 회로와,

상기 클럭에 따라서 상기 충방전 회로가 초기화 동작을 개시하고, 초기화 동작이 완료된 후에, 충전 동작을 개시하도록, 상기 스위칭 회로를 제어하는 제어 회로

를 구비하는 것을 특징으로 하는 발진 회로.
제1항 또는 제2항에 있어서,

상기 제어 회로는, 지연 회로와, RS 플립플롭을 구비하고,

RS 플립플롭의 제1 입력 단자에 상기 클럭이 입력되고, 제2 입력 단자에 RS 플립플롭의 출력이 상기 지연 회로를 통과하여 입력되고, 상기 RS 플립플롭의 출력을 상기 스위칭 회로에 인가한 것을 특징으로 하는 발진 회로.
제3항에 있어서,

상기 RS 플립플롭의 출력에 토글 플립플롭이 접속되어 있는 것을 특징으로 하는 발진 회로.
제1항 또는 제2항에 있어서,

상기 기준 전류 회로는, 전원 단자와 접지 단자 사이에 직렬 접속된 저항 및 M0S 트랜지스터를 구비하고, 이 M0S 트랜지스터의 게이트와 드레인이 공통 접속되어 있는 것을 특징으로 하는 발진 회로.
제5항에 있어서,

상기 검지 회로의 임계치가 M0S 트랜지스터의 게이트 전압과 동등하게 되도록 설정하는 것을 특징으로 하는 발진 회로.
제1항 또는 제2항에 있어서,

상기 검지 회로가 인버터로 이루어지는 것을 특징으로 하는 발진 회로.