KR20070024422A - 적층 기판 제조방법 및 이 방법에 의해 제조된 적층 기판 - Google Patents

적층 기판 제조방법 및 이 방법에 의해 제조된 적층 기판 Download PDF

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아키히코 엔도
히데키 니시하타
노부유키 모리모토
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가부시키가이샤 섬코
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Abstract

적층 기판 제조 공정 동안에 대전으로 인한 입자들의 부착이 억제되어, 적층 단계에서 보이드 또는 블리스터의 생성을 감소하고, 수율을 개선시키도록 한다. 적층판(13)은 산화막(11a)을 사이에 두고, 지지 기판이 되는 제2 반도체 기판(12) 위에, 활성층(16)이 되는 제1 반도체 기판(11)을 중첩함으로써 형성된다. 중첩 전의 제1 및 제2 반도체 기판(11, 12)의 한쪽 또는 양쪽의 전기 저항은 0.005-0.2 Ω㎝이다.

Description

적층 기판 제조방법 및 이 방법에 의해 제조된 적층 기판{LAMINATED SUBSTRATE MANUFACTURING METHOD AND LAMINATED SUBSTRATE MANUFACTURED BY THE METHOD}
도 1은 본 발명의 제1 구체예에 따르는 반도체 기판의 제조 방법을 단계 순서로 나타내는 도면이다.
도 2는 본 발명의 제2 구체예에 따르는 반도체 기판의 제조 방법을 단계 순서로 나타내는 도면이다.
도 3은 실시예 1-12 및 비교예 1-6의 기판 저항의 변화에 대한 적층 수율의 변화를 나타내는 도면이다.
도 4는 도 1에 대응하는 적층 결함으로서 보이드의 단면도이다.
도 5는 도 1에 대응하는 적층 결함으로서 블리스터의 단면도이다.
본 발명은 산화막을 사이에 두고 제 1 반도체 기판을 제2 반도체 기판에 적층함으로써 적층 기판을 제조하는 방법에 관한 것이다. 더 구체적으로, 본 발명은 예를 들면 반도체 기판으로 실리콘 기판을 사용하여 SOI(Silicon On Insulator) 기 판의 제조 방법 및 이 방법에 의해 제조된 적층 기판에 관한 것이다.
종래, SOI 기판의 제조 방법으로서, SOI 층이 되는 제1 반도체 기판을 지지 기판이 되는 제2 반도체 기판에 산화막을 사이에 두고 적층하는 적층 방법을 사용하는 SOI 기판의 제조 방법 및 실리콘 기판에 고농도로 산소를 이온 주입하여 실리콘 기판내에서 산화막을 형성하는 SIMOX(Separation by IMplanted Oxygen)법을 이용하는 SOI기판의 제조 방법이 알려져 있다. 그렇지만, SIMOX 법을 이용하는 SOI 기판의 제조 방법과 비교하여, 적층 방법을 이용하는 SOI 기판의 제조 방법은 2개 기판, 즉, 제1 및 제2 실리콘 기판을 이용하는 것을 요구하고, 이 방법은, 적층 단계에서 기판 표면에 부착된 입자, 유기 물질 등으로 인해 생기는 보이드(도 4) 또는 블리스터(도 5) 등의 적층 결함, 또는 도펀트 또는 금속을 갖는 기판의 오염으로 인한 장치의 전기적인 성질의 열화를 유발하여, 적층 기판의 수율을 제어하는 것을 어렵게 할 수 있다.
이들 문제들을 제거하기 위해, 환경, 즉, 상기 2개의 기판의 적층이 행해지는 클린룸(clean room)에 대한 기술이 개선되어 왔고, 사람의 개입이 필요없이, 청소 로봇 등의 자동화된 적층 장치가 소개되어, 적층 방법을 이용하는 SOI 기판의 수율을 실질적으로 개선되게 할 수 있다. 이에 대해서, 클린룸에 대한 상기 서술된 기술을 개선하는 방법은, 공기의 입자 또는 가스 오염물이 클린룸에 침투되는 것을 방지하기 위해 통풍공에 방진 공기 필터를 설치하고, 기판을 장치에 취급하는데 있어서 외부의 대기를 장치에 유도하지 않고 취급될 수 있는 기판 케이스를 사용하고, 클린룸에서 각 부재의 먼지 발생을 감소시킴으로써 먼지의 발생을 줄이고, 역 극성의 이온을 갖는 기판 표면 위의 전하를 중성화하기 위해 클린룸의 공기를 이온화시키는 이온발생기에 의해 기판 위의 대전을 방지하고, 또는 계면활성제가 첨가된 화학 용액으로 기판을 세정하는 방법을 포함한다.
한편, 누설 전류를 감소시킴으로써 회로의 전력 소비를 감소시키거나, 또는 소형화에 의해 집적도를 개선하기 위해, 소스/드레인 및 기판 사이의 접합 용량(전기 정전용량)을 감소시킴으로써 회로를 가속화하도록, 두께 0.1㎛ 이하의 SOI 층을 갖는 박막 SOI 기판이 개발되어 왔다.
박막 SOI 기판에는, 이전에 문제가 되지 않던, 0.1㎛ 정도의 크기를 갖는 입자가 적층 결함을 발생하는 문제가 있다.
이 문제를 제거하기 위해, 2개의 반도체 기판을 적층하는데 대기의 탄소 농도가 100 ppt(part per trillion) 이하로 설정되는 적층된 반도체 기판의 제조 방법이 개시되거나(예를 들면, 특허 문헌 1참조), 또는 2개의 기판의 적층면의 탄소 농도가 3 × 1014 atoms/cm2 이하로 설정되는 수소 이온 주입 분리 방법을 이용하는 적층된 웨이퍼의 제조방법이 개시되어 있다(예를 들면, 특허 문헌 2참조). 상기의 특허 문헌 1의 적층된 반도체 기판의 제조 방법에서, 2개의 기판의 적층면의 탄소 농도를 억제하기 위해, 적층 분위기 특히 적층시 기판의 탄소 농도를 제어함으로서, 적층 열처리 및 분리가 적층면에서 발생하지 않는 후에도 높은 결합력을 얻는다. 또한, 특허 문헌 2의 적층 웨이퍼의 제조 방법에서, 적층면의 결합 실패의 지표로서 적층면의 탄소 농도와, 적층면의 유기물질 오염을 3 ×1014 atoms/cm2 이하 로 설정함으로써, 후속의 고온의 결합 열처리가 실행될 때 보이드의 발생뿐 아니라, 별개의 열처리 후 이온 주입 영역에서 기판들이 분리하지 않는 분리 실패, 또는 2개 기판의 적층면의 전체 또는 일부가 분리되는 결합 실패의 발생을 방지할 수 있다.
[특허문헌1] 일본특허번호 3142206(청구항 1, 문단 [0005] 및 [0009])
[특허문헌2] 일본미심사 특허공개번호 2000-30992(청구항 2, 문단 [0009], [0010] 및 [0011])
그러나, 상기 종래의 특허 문헌 1, 2에서 도시된 적층된 웨이퍼의 제조 방법에서, 적층 전의 2개의 기판의 전기 저항은 비교적 크므로, 도전 부재를 갖는 기판의 일부를 접촉함으로써 이온발생기에 의해 제거될 수 없는 정전기가 기판에서 발생되고, 입자 등이 기판의 적층면에 흡착되게 할 수 있다. 예를 들면, 상기 입자 등이 보이드 또는 블리스터 등의 적층 결함의 발생을 일으키는 문제가 있다.
본 발명의 목적은 적층시 결합 열처리 후에 보이드 또는 블리스터의 발생을 감소시키고 적층 기판의 수율을 개선할 수 있는 적층 기판의 제조 방법과 그 방법에 의해 제조된 적층 기판을 제공하는 것이다.
본 발명자는, 제조법 중 하나인 수소 이온 주입 분리법(스마트-커트법)을 활용하는 적층 기판의 제조와, 적층 기판의 적층면에서 결함, 즉 보이드의 발생의 원인에 대한 상세한 연구를 통해, 적층 기판의 수율과 기판의 저항이 특정 고정된 환 경하에서 서로 상관이 있음을 발견하였다. 즉, 본 발명자는 기판의 저항이 감소하면서 보이드의 발생 빈도가 감소되는 것을 발견하였고, 본 발명이 얻어졌다.
청구항 1에 따른 본 발명은 도 1에 도시된 것같이, 적층 기판의 제조 방법의 개선으로서, 지지 기판이 되는 제2 실리콘 기판(12)위에, 활성층(16)이 되는 제1 실리콘 기판(11)이 산화막(11a)을 통해 중첩되어, 적층판(13)을 형성한다.
그 구성 특징은, 중첩 전의 제1 반도체 기판(11) 및 제2 반도체 기판(12)의 한쪽 또는 양쪽의 전기 저항이 0.005-0.2 Ω㎝인 것이다.
청구항 1에 기술된 적층 기판의 제조 방법에서, 제1 반도체 기판(11) 및 제2 반도체 기판(12)의 한쪽 또는 양쪽의 전기 저항을 감소시킴으로써, 기판(11, 12)에서 발생되더라도 정전기가 방전될 수 있고, 기판(11, 12)과 도전성을 갖는 부재를 접촉시킴으로써, 정전기로 인한 입자의 흡수가 억제될 수 있으므로, 입자로 인한 보이드 및 블리스터의 발생이 감소될 수 있다. 또한, 전기 저항을 감소시키는, 제1 반도체 기판(11) 또는 제2 반도체 기판(12)의 도펀트는, 기판(11, 12)의 전위 움직임(dislocation movement)을 억제하기 때문에, 결합 열처리 등의 열처리가 실행되어도 적층 기판(10)의 슬립이 발생되지 않으면서, 적층 기판(10)의 강도가 개선될 수 있다.
청구항 2에 따르는 본 발명은, 청구항 1에 의거한 발명으로서, 도 1에 도시된 것같이, 적층 기판(10)은 적층판(13)의 적층 후에 1000-1350℃에서, 1-10시간 동안 수소 가스를 포함하는 환원 분위기에서 유지된다.
청구항 2에 서술된 적층 기판의 제조 방법에 있어서, 적층 기판(10)을 1000- 1350℃에서, 1-10시간 동안 수소 가스를 포함하는 환원 분위기에서 유지함으로써, 전기 저항을 감소시키는 도펀트가 활성층(16)으로부터 제거될 수 있고, 장치가 설치될 수 있는 활성층(16)의 전기 저항은 일반적으로 1-10 Ω㎝이다.
청구항 3에 따르는 본 발명은, 청구항 1에 의거한 발명으로서, 도 1에 도시된 것같이, 제1 반도체 기판(11)에 이온 주입 영역(11b)을 형성하기 위해, 산화막(11a)이 형성되어 있는 제1 반도체 기판(11)에 이온주입 후, 적층판을 형성하기 위해 상기 제2 반도체 기판(12) 위에 상기 제1 반도체 기판(11)을 중첩하고, 또한 이온 주입 영역(11b)에서 적층판(13)을 분리함으로써, 산화막(11a)을 사이에 두고 상기 제2 반도체 기판(12) 위에 활성층(16)이 형성된다.
종래, 적층판이 이온주입영역에서 분리되고, 제2 반도체 기판보다 얇은 활성층이 산화막 위에 형성되기 때문에, 산화막을 사이에 두고 활성층이 적층되어 있는 제2 반도체 기판이 고온으로 열처리될 때, 기판의 중첩면 위에 존재하는 입자들은 팽창하려고 한다. 이 때문에, 제2 반도체 기판보다 얇고 낮은 기계적인 강도를 갖는 산화막 및 활성층은 상기 서술된 팽창력에 의해 변형되어, 상기 서술된 기판의 중첩면에서 분리부를 발생시켜, 적층 결함이 발생한다.
그러나, 상기 서술된 청구항 3에 기재된 적층 기판의 제조법에서, 전기 저항을 감소시키는 도펀트는 산화막(11a) 또는 활성층(16)에 존재하므로, 산화막(11a) 또는 활성층(16)에서 전위 움직임이 제한되어, 제2 반도체 기판보다 얇은 산화막(11a) 또는 활성층(16)의 기계적인 강도를 감소시킨다. 이 때문에, 기판의 중첩면에 존재하는 입자들이 고온의 열처리로 팽창하고자 하면, 개선된 기계적인 강도를 갖는 산화막(11a) 또는 활성층(16)뿐 아니라 비교적 두껍고 높은 기계적인 강도를 갖는 제2 반도체 기판(12)은 상기 서술된 팽창력을 억제하기 때문에, 활성층(16)은 상기 서술된 중첩면 위에 분리부를 발생시키지 않고, 산화막(11a)을 사이에 두고 제2 반도체 기판(12)에 실질적으로 완전히 적층될 수 있다.
청구항 4에 따르는 본 발명은, 청구항 1에 의거한 발명으로서, 도 2에 도시된 것같이, 적층판(13)의 적층을 위한 열처리 후에 활성층을 형성하기 위해, 적층판(13)의 제1 반도체 기판(11)은 소정의 두께로 폴리싱된다.
기판(11, 12)이 중첩되어 활성층(16)보다 두꺼운 두께를 얻으면서, 전기 저항을 감소시키는 도펀트가 제1 반도체 기판(11) 또는 제2 반도체 기판(12)에 부가되어, 기판(11, 12)이 고온에서 결합 열처리되기 때문에, 기판의 중첩면에 존재하는 입자들이 고온의 열처리로 팽창하고자 하여도, 높은 기계적인 강도를 갖는 제1 및 제2 반도체 기판(11, 12)은 상기 서술된 팽창력을 억제하여, 상기 서술된 중첩면에 분리부를 생성하지 않고, 양 기판(11, 12)은 산화막(11a)을 사이에 두고 완전히 적층될 수 있다.
청구항 5에 따르는 발명은, 도 1에 도시된 것같이, 상기 서술된 청구항 1 내지 4 중 어느 하나에 따르는 방법에 의해 제조된 적층 기판이다.
청구항 5에 서술된 적층 기판은, 적층면에서 보이드 또는 블리스터의 생성이 감소되고, 정전기로 인해 적층면에 입자들이 흡착되는 것이 제한된 것이다.
상기 서술된 것같이, 본 발명에 따르면, 적층판을 형성하기 위해 중첩전에 제1 및 제2 반도체 기판의 한쪽 또는 양쪽의 전기 저항이 0.005-0.2 Ω㎝ 정도로 낮게 설정되어, 정전기로 인해 기판에 입자들이 흡착되는 것이 제한되도록 한다. 그 결과, 중첩된 양 기판이 고온으로 결합 열처리되어도, 적층 기판에서 보이드의 생성을 감소시킬 수 있다. 또한, 전기 저항을 감소시키는, 제1 및 제2 반도체 기판에서의 도펀트가 기판에서의 전위 움직임을 억제하기 때문에, 적층 기판에 대해서 결합 열처리 등이 행해져도 적층 기판의 슬립이 발생되지 않으면서 적층 기판의 강도가 개선될 수 있다.
또한, 적층판의 적층후 적층 기판을 1000-1350℃에서, 1-10시간 동안 수소 가스를 포함하는 환원 분위기에서 유지함으로써, 감소된 전기 저항을 갖는 제1 및 제2 반도체 기판의 전기 저항이 일반적으로 1-10 Ω㎝가 되어, 장치가 적층 기판에 설치되도록 한다. 그 결과, 본 발명의 적층기판은 일반적인 장치에 전용되는 반도체 기판으로서 이용될 수 있다.
또한, 적층 기판이, 제1 반도체 기판이 제2 반도체 기판에 중첩되어 있고, 산화막이 형성되어 있는 제1 반도체기판에 이온 주입 영역이 형성된 후 상기 서술된 이온 주입 영역에서 분리된 반도체 기판인 경우, 그리고 전기 저항을 감소시키는 도펀트가 제2 반도체 기판보다 얇은 산화막 또는 활성층에 존재하는 경우에, 산화막 또는 활성층에서 전위 움직임이 제한되어, 기계적인 강도가 개선된다. 그 결과, 기판의 중첩면 위에 존재하는 입자들이 고온의 결합 열처리에서 팽창하려고 하더라도, 산화막 등 보다 두꺼운 제2 반도체 기판뿐 아니라 상기 서술된 산화막 등이 상기 기재된 팽창력을 억제하기 때문에, 상기 중첩면위에 분리가 발생되지 않는 적층기판이 얻어질 수 있다.
또한, 적층기판이 적층판의 적층을 위한 열처리 후에 제1 반도체 기판을 폴리싱함으로써 활성층을 형성하는 반도체 기판인 경우, 제1 반도체 기판이 폴리싱에 의해 얇아지기 전에 고온의 결합 열처리가 행해져서, 활성층보다 두꺼운 제1 및 제2 반도체 기판에 존재하고, 전기 저항을 감소시키는 도펀트는 기판에서 전위 움직임을 제한한다. 그 결과, 폴리싱 전의 두꺼운 제1 반도체 기판의 기계적인 강도가 상기 서술된 얇은 활성층보다 높기 때문에, 기판의 중첩면에 존재하는 입자들이 고온의 결합 열처리에서 팽창하려고 하더라도, 양 기판은 팽창력을 효과적으로 억제하여, 중첩면에서 분리가 간단히 생성되지 않는 적층 기판이 얻어질 수 있다.
또한, 상기 서술된 방법에 의해 제조된 적층 기판은 적층면에서 보이드 또는 블리스터의 생성이 감소된 것이다. 그 결과, 상기 서술된 적층 기판에 있어서, 적층면에서 분리는 발생되지 않는다.
이후, 본 발명을 실행하는 최적의 모드를 도면을 참조하여 서술한다.
(본 발명의 제1 구체예)
도 1에 나타내는 것같이, 본 발명에 따르는 SOI 기판(10)의 제조 방법은, SOI 층으로서 사용된 제1 실리콘 기판(11)에 산화막(11a)을 형성하는 산화막 형성단계(도 1b); 제 1 실리콘 기판에 이온주입영역(11b)을 형성하기 위해 제1 실리콘 기판(11)에 이온을 주입하는 이온주입단계(도 1c); 제 2 실리콘 기판에 제1 실리콘 기판(11)을 중첩함으로써 적층판(13)를 형성하는 적층판 형성단계(도 1e); 이온주입영역(11b)에서 제1 실리콘 기판(11)을 분리하고, 산화막(11a)을 사이에 두고 제2 실리콘기판(12) 위에 박막의 단결정으로 구성된 SOI 층(16)을 형성하는 SOI층 형성 단계(도 1f,g); 및 소정의 기간 동안 소정의 온도로 수소 가스를 보유하는 환원 분위기에서 SOI 기판(10)을 유지하는 수소 어닐링 단계를 포함한다(도 1h).
(A) 산화막 형성단계
도 1a에 나타낸 것같이, 제1 실리콘기판(11) 및 제2 실리콘기판(12)이 준비된다. 제1 실리콘기판(11) 및 제2 실리콘기판(12)은 동일한 표면 영역을 갖는다. 제1 실리콘기판(11) 및 제2 실리콘기판(12)은 Czochralski법에 의해 제조되고, 만약 실리콘 기판이 P형이면 붕소, 또는 만약 실리콘 기판이 N형이면 인이 일반적으로 실리콘 용융액에 고농도의 도펀트로서 부가된다. 또한, 실리콘 기판은 0.005-0.2Ω㎝, 바람직하게는 0.005-0.05 Ω㎝의 낮은 전기 저항을 갖는다.
전기 저항이 0.005Ω㎝보다 작은 경우에는, 뒤이은 수소 어닐링 단계에서 붕소 등의 도펀트를 충분히 아웃디퓨즈(outdiffuse)하기 어렵고, 또 도펀트량의 증가로 인해 초코랄스키(Czochralski)법으로 단결정을 풀업(pull up)할 때 디스포지션을 발생시키지 않는 단결정을 풀업하기 어렵기 때문이며, 또한 전기저항이 0.2Ω㎝를 초과하는 경우에는 적층 수율을 향상시키기가 어렵기 때문에, 여기서, 전기저항은 0.005-0.2 Ω㎝의 범위 내에 제한된다는 것에 유의해야 한다.
다음에, 도 1b에 나타낸 것같이, 절연층인 산화막(11a)(SiO2막)이 900℃ 이상의 온도에서 제1 실리콘 기판(11) 위에 열적으로 산화하여 기판(11)의 제1 주면(11c)과 제2 주면(11d)을 포함하는 전체면에 형성된다. 상기 산화막(11a)은 50-300㎛의 두께, 바람직하게는 100-200nm의 두께로 형성된다. 여기서, 산화막(11a)의 두 께는 50-300nm의 범위 내로 제한되는데, 이것은 50nm 미만에서는 적층 인터페이스에서 쉽게 결함이 발생하여 그 결과 적층 수율이 감소하기 때문이고, 300nm를 초과할 때에는 일반적인 이온주입 장치의 가속 전압으로는 산화막(11a)을 통해서 이온 주입의 불충분한 깊이로 인해 SOI 층(11c)의 요구된 막두께(20-100nm)가 얻어질 수 없기 때문이다. 이 구체예에서 산화막은 제1 실리콘 기판에만 형성되었지만, 산화막은 제2 실리콘 기판 또는 제1 및 제2 실리콘 기판 모두에 형성될 수 있다.
(B) 이온주입단계
산화막(11a)이 형성되는 제1 실리콘 기판(11) 위의 제1 주면(11c) 측으로부터, 2.5 × 1016/cm2 이상의 도즈를 갖는 수소 분자 이온(H2 +), 또는 5.0 × 1016/cm2 이상의 분량을 갖는 수소 가스인 수소 이온(H+)이 주입된다(도 1c). 이온 주입 영역(11b)은 수소 분자 이온 또는 수소 가스 이온을 주입함으로써 산화막(11a)에 평행하게 제1 실리콘 기판(11)의 내부에 형성된다. 이때, 대전된 홀 또는 킹크 싸이트(kink site)(결합이 분리되어 있는 곳)의 생성이, 많은 양의 도펀트를 포함하고 있는 제1 실리콘 기판(11)에서 활성화되기 때문에, 수소 이온의 주입에 의해 발생된 결정 결함이 즉시 회복되어 재결정될 수 있다. 그 결과, 수소 이온의 주입에 의한 결정의 손상이 억제될 수 있으므로, 고품질의 SOI 층(16)이 얻어지게 한다. 수소 가스 가스(H+)인 경우, 수소 분자 이온(H2 +)의 2배의 주입량이 요구된다. 또한, 상기 이온 주입 영역(11b)의 두께는 200-1200 nm, 바람직하게는 500-700nm로 설정된 다. 여기서, 200nm 미만인 경우 분리 열처리 후 결함이 쉽게 발생되고, 1200nm를 초과하는 경우 일반적인 이온 주입 장치에 의해 이러한 깊이 이상의 주입이 불가능하기 때문에, 이온 주입 영역(11b)의 두께는 200-1200nm의 범위 내로 제한된다.
(C) 적층판 형성 단계
상기 제1 및 제2 실리콘 기판(11, 12)을 RCA법으로 세정한 후, 적층판(13)은 실온에서 산화막(11a)을 사이에 두고 제1 실리콘 기판(11)을 제2 실리콘 기판(12)에 중첩하여 형성된다(도 1e). 제1 실리콘 기판(11)의 제1 주면(11c) 측 위의 산화막(11a)이 제2 실리콘기판(12)과 접촉하도록 중첩된다. 제1 및 제2 실리콘 기판(11, 12)의 전기 저항이 낮기 때문에, 스텐레스 스틸 또는 도전 세라믹스 등의 도전 물질로 이들 기판(11, 12)을 반송하기 위한 웨이퍼척(wafer chuck)을 형성하고, 접지된 웨이퍼척과 기판(11, 12)을 접촉시킴으로써 양 기판(11, 12)의 정전기는 웨이퍼 척으로부터 방전될 수 있다. 그 결과, 정전기로 인해 양 기판(11, 12)의 표면에 입자를 부착시키는 것이 억제될 수 있다. 특히, 극성화하기 쉬운 많은 탄소 원자를 갖는 입자들 중에서 폴리머 유기 물질의 기판(11, 12)의 표면으로의 흡수가 억제될 수 있다. RCA 법에 의한 세정이 에칭 등에 의해 제1 실리콘 기판의 제2 주면 상에서 산화막을 제거한 후 행해지고, 제1 실리콘 기판이 자신의 제1 주면 상의 산화막을 사이에 두고 제2 실리콘 기판 상에 중첩되는 경우, 그리고 적층판을 반송하는 웨이퍼척은 스텐레스 스틸 또는 도전 세라믹 등의 도전 물질에 의해 형성되고, 접지되어 있는 경우에, 웨이퍼척과 접촉하고 있는 제1 실리콘 기판의 제2 주면 의 전기 저항이 극도로 감소되어서, 적층판의 정전기가 웨이퍼척으로부터 더 효과적으로 방출되게 한다는 것에 유의해야 한다.
(D) SOI 층 형성 단계
상기 적층판(13)은 퍼니스에 놓여져 열처리된다. 열처리 온도는 450℃이상, 바람직하게는 500-700℃이고, 열처리 시간은 1-60분, 바람직하게는 10-30분이다. 여기서, 450℃ 미만인 경우 이온 주입 영역(11b)에서 분리가 얻어지지 않기 때문에, 열처리 온도는 450℃ 이상으로 제한된다. 또한, 1분 미만인 경우 이온 주입 영역(11b)에서 완전하게 분리가 얻어지는 실패를 발생하고, 60분을 초과하는 경우 스루풋(throughput)이 길어지고 생산성이 나빠지는 실패를 일으키기 때문에, 열처리 시간은 1-60분으로 제한된다. 상기 열처리 동안 퍼니스의 분위기는 질소 가스, 알곤 가스 등의 불활성 가스 분위기이다. 상기 열처리를 행함으로써, 제1 실리콘 기판(11)의 이온 주입 영역(11b)에서 분리가 얻어져서, SOI층(16)이 산화막(11a)을 사이에 두고 적층되는 제2 실리콘 기판(12)으로 구성되는 SOI 기판(10)이 얻어질 수 있다.
SOI 기판(10)에 대해서 결합 열처리가 행해진다. 특히, SOI 기판은 1000-1300℃, 바람직하게는 1100-1200℃, 1-3시간, 바람직하게는 1-2시간 동안 유지된다. 1000℃ 미만인 경우 적층면의 결합이 불충분하고, 1300℃를 초과하면 슬립 트랜지션이 발생되는 실패를 일으키기 때문에, 결합 열처리의 온도는 1000-1300℃의 범위내로 제한된다. 결합 열처리는 고온에서 행해지므로, 입자가 적층면에 존재하 면 입자는 확장하려고 한다. 그러나, 전기 저항을 감소시키는 도펀트가 산화막(11a) 또는 SOI 층(16)에 존재하기 때문에, 산화막(11a) 또는 SOI 층(16)에서 전위 움직임이 제한되어, 제2 실리콘 기판(12)보다 얇은 산화막(11a) 또는 SOI 층(16)의 기계적인 강도를 개선시키게 된다. 이 때문에, 고온에서의 결합 열처리에서 기판의 중첩면 위에 존재하는 입자가 팽창하려고 하더라도, 개선된 기계적인 강도를 갖는 산화막(11a) 또는 SOI 층(16)뿐 아니라 비교적 두껍고 높은 기계적인 강도를 갖는 제2 반도체 기판(12)이 상기 팽창력을 억제하기 때문에, SOI층(16)은 상기 중첩면 위에 분리부를 생성하지 않고 산화막(11a)을 사이에 두고 제2 반도체 기판(12)에 실질적으로 완전히 적층될 수 있다. 그 결과, 입자들이 적층면 위에 존재하더라도, 보이드 또는 블리스터 등의 적층 결함을 거의 일으키지 않는다.
(E) 수소 어닐링 단계
상기 SOI 기판(10)은 다른 퍼니스(furnace) 위에 놓여져서 다시 열처리된다. 열처리 동안의 퍼니스의 분위기는 수소를 포함하는 환원 분위기이고, 열처리 온도는 1000-1350℃이상, 바람직하게는 1150-1200℃이고, 열처리 시간은 1-10시간, 바람직하게는 1-3시간이다. 여기서, 1000℃ 미만에서는 SOI 층(16) 및 산화막(11a)에 분포된 붕소가 아웃디퓨즈하지 않고, 1350℃를 넘는 경우 서셉터(susceptor) 등의 면 지지 보트가 사용되면 슬립 등을 억제하는 것이 어렵기 때문에, 열처리 온도는 1000-1350℃의 범위내에 제한된다. 또한, 1 시간 미만에서는 SOI 층(16) 및 산화막(11a)에 분포된 붕소가 아웃디퓨즈하지 않고, 10 시간을 넘으면 슬립이 쉽게 발생 되어 생산성은 나빠지게 되기 때문에, 여기서 열처리 시간은 1-10 시간의 범위 내로 제한된다. 열처리에 의해, SOI 층(16) 및 산화막(11a)에 분포된 붕소가 아웃디퓨즈하고, SOI 층(16) 및 산화막(11a)에 있는 많은 붕소가 SOI 층(16) 및 산화막(11a)에서 벗어나므로, SOI 기판(10)의 전기 저항은 1-10 Ω㎝의 일반적인 전기 저항값으로 설정된다. 수소를 포함하는 환원 분위기에서 고온의 열처리는 산화막(11a)을 사이에 두고 SOI 층(16)의 적층면과 제2 실리콘 기판(12)에서 결합을 증진시키고, SOI 층 표면의 평탄도가 더 개선되는 효과를 갖는다. 또한, 제2 실리콘 기판(12)은 SOI층(16) 보다 두껍기 때문에, 수소 어닐링 처리에 의해 붕소 등의 많은 도펀트가 여전히 제2 실리콘 기판(12)에 남아 있게 된다. 그 결과, 제2 실리콘 기판(12)의 도펀트는 기판(12)에서 전위 움직임을 제한하기 때문에, SOI 기판(10)의 강도가 개선될 수 있다.
(본 발명의 제2 구체예)
도 2는 본 발명의 제2 구체예를 도시한다. 도 2에서, 도 1과 동일한 수치는 동일한 부분을 나타낸다.
이 구체예는 제1 실리콘 기판(11)에 이온 주입 영역을 형성하지 않고 제1 및 제2 실리콘 기판(11, 12)이 산화막(11a)을 사이에 두고 적층되고, 적층판(13)에 대해서 결합 열처리를 행한 후 제1 실리콘 기판(11)이 폴리싱되는 SOI 박막 기판을 형성하는 방법이다. 특히, 적층판 형성 단계(도 2d)에서 적층판을 형성하기 위해 실온에서 산화막(11a)을 사이에 두고 제1 실리콘 기판(11)이 제2 실리콘 기판(12) 위에 중첩되고, 결합 열처리 단계에서 1000-1300℃, 바람직하게는 1100-1200℃에서 1-3시간, 바람직하게는 1-2시간 동안, 질소(N2) 분위기 또는 산소 (O2)분위기에서 유지되면서 적층판(13)이 퍼니스에 놓여지고, 박막 SOI 층(16)을 갖는 SOI 기판(10)이 SOI 층 형성 단계에서 제1 실리콘 기판(11)을 폴리싱함으로써 얻어진다(도 2e). 상기를 제외하고는 제1 구체예와 동일하게 구성된다.
상기 적층판(13)에 대해서 결합 열처리가 실행될 때 기판의 중첩면에 존재하는 입자들은 팽창하려고 하지만, 높은 기계적인 강도를 갖는 제1 및 제2 실리콘 기판(11, 12)은 상기 팽창력을 억제하므로, 상기 중첩면 위에 분리부를 간단히 발생하지 않고 산화막(11a)을 사이에 두고 양 기판(11, 12)은 실질적으로 완전히 적층될 수 있다.
상기 제1 및 제2 구체예에서 반도체로서 실리콘이 서술되었지만, SiGe, SiC, Ge 등의 반도체에 적용될 수 있다.
실시예
이후, 본 발명의 실시예들을 비교예들과 함께 상세하게 설명한다.
(실시예1)
도 1에 도시된 것같이, 우선, 0.005 Ω㎝의 전기 저항 및 10-13 × 1017 atoms/cm3 의 산소 농도를 갖는 P형 실리콘 웨이퍼로 각각 만들어진 제1 및 제2 실리콘 기판(11, 12)이 준비된다(이전 ASTM(American Society for Testing Materials)). 도펀트로서 붕소가 사용된다. 이어서, 제1 실리콘 기판(11)의 전체 면에 걸쳐서 0.15-0.2㎛(1500-2000Å)의 산화막(11a)을 형성하기 위해 4시간 동안 1050℃에서 유지된 드라이 산소 분위기에서 제1 실리콘 기판(11)이 열처리 된다. 그 다음, 제1 실리콘 기판(11)에 이온 주입 영역(11b)을 형성하기 위해 수소 분자 이온(H2 +)의 6 × 1016/㎠의 선량(dose) 및 50keV의 방사 에너지(pouring energy)를 갖는 제1 실리콘 기판(11)의 제1 주면(11c)에 이온 주입법이 실행된다. 다음에, 제1 및 제2 실리콘 기판(11, 12)을 세정 후, 제1 실리콘 기판(11)의 제1 주면(11c) 측 위에서 산화막(11a)이 제2 실리콘 기판(12)과 접촉하도록 제1 실리콘 기판(11)을 제2 실리콘 기판(12) 위에 중첩하여 적층판(13)이 형성된다.
적층판(13)는 열처리 퍼니스에 놓여지고, 퍼니스의 질소(N2) 가스는 500℃로 가열되어, 30분 동안 유지되므로, 적층판(13)은 이온 주입 영역(11b)과 분리된다. 그럼으로써, SOI 기판(10)은 SOI 층(16)이 산화막(11a)을 통해 적층되는 제2 실리콘 기판(12)으로 구성된다. 이어서, SOI 기판(10)을 아르곤 가스 분위기에서 1100℃에서 2시간 동안 유지함으로서 결합 열처리를 행한 후, SOI 기판(10)은 디-도핑 처리를 행하기 위해 1시간 동안 1200℃로 수소 가스를 유지하는 환원 분위기에서 유지된다.
(실시예2)
SOI 기판은, 제1 및 제2 실리콘 기판의 전기 저항이 0.01 Ω㎝로 교체되는 것을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 실시예 2로 한다.
(실시예3)
SOI 기판은, 제1 및 제2 실리콘 기판의 전기 저항이 0.05 Ω㎝로 교체되는 것을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 실시예 3으로 한다.
(실시예4)
SOI 기판은, 제1 및 제2 실리콘 기판의 전기 저항이 0.2 Ω㎝로 교체되는 것을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 실시예 4로 한다.
(실시예5)
SOI 기판은, 제1 실리콘 기판의 전기 저항이 0.005 Ω㎝로 설정되고, 제2 실리콘 기판의 전기 저항이 1 Ω㎝로 교체되는 것을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 실시예 5로 한다.
(실시예6)
SOI 기판은, 제1 실리콘 기판의 전기 저항이 0.01 Ω㎝로 교체되고, 제2 실 리콘 기판의 전기 저항이 1 Ω㎝로 교체되는 것을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 실시예 6으로 한다.
(실시예7)
SOI 기판은, 제1 실리콘 기판의 전기 저항이 0.05 Ω㎝로 교체되고, 제2 실리콘 기판의 전기 저항이 1 Ω㎝로 교체되는 것을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 실시예 7로 한다.
(실시예8)
SOI 기판은, 제1 실리콘 기판의 전기 저항이 0.2 Ω㎝로 교체되고, 제2 실리콘 기판의 전기 저항이 1 Ω㎝로 교체되는 것을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 실시예 8로 한다.
(실시예9)
SOI 기판은, 제1 실리콘 기판의 전기 저항이 1 Ω㎝으로 교체되고, 제2 실리콘 기판의 전기 저항이 0.005 Ω㎝로 교체되는 것을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 실시예 9로 한다.
(실시예10)
SOI 기판은, 제1 실리콘 기판의 전기 저항이 1 Ω㎝로 교체되고, 제2 실리콘 기판의 전기 저항이 0.01 Ω㎝로 교체되는 것을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 실시예 10으로 한다.
(실시예11)
SOI 기판은, 제1 실리콘 기판의 전기 저항이 1 Ω㎝로 교체되고, 제2 실리콘 기판의 전기 저항이 0.05 Ω㎝로 교체되는 것을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 실시예 11로 한다.
(실시예12)
SOI 기판은, 제1 실리콘 기판의 전기 저항이 1 Ω㎝로 교체되고, 제2 실리콘 기판의 전기 저항이 0.2 Ω㎝로 교체되는 것을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 실시예 12로 한다.
(비교예1, 3, 5)
SOI 기판은, 제1 및 제2 실리콘 기판의 전기 저항이 각각 1 Ω㎝로 교체되는 것을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 비교예 1, 3, 및 5로 한다.
(비교예2)
SOI 기판은, 제1 및 제2 실리콘 기판의 전기 저항이 10 Ω㎝로 교체되는 것 을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 비교예 2로 한다.
(비교예4)
SOI 기판은, 제1 실리콘 기판의 전기 저항이 10 Ω㎝로 교체되고, 제2 실리콘 기판의 전기 저항이 1 Ω㎝로 교체되는 것을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 비교예 4로 한다.
(비교예6)
SOI 기판은, 제1 실리콘 기판의 전기 저항이 1 Ω㎝로 교체되고, 제2 실리콘 기판의 전기 저항이 10 Ω㎝로 교체되는 것을 제외하고는, 실시예 1과 동일한 처리에 의해 얻어진다. 여기서의 SOI 기판을 비교예 6으로 한다.
(평가)
보이드는 실시예 1-12 및 비교예 1-6의 SOI 기판의 표면 위의 모양을 시각적으로 관찰하여 식별된다. SOI 층이 박막으로 형성되면 보이드가 존재하는 부분이 크게 보여지기 때문에, 이 결과는 특별한 장치를 사용하지 않고 눈으로 관찰된 것으로부터 나온 것이다. 이 결과는 표 1 및 도 3에 도시된다. 표 1 및 도 3에서, "적층수율"은 각각 10 Ω㎝의 전기 저항을 갖는 제1 및 제2 실리콘 기판을 사용할 때 보이드의 발생수율로서, 그 값을 1로 설정하여, 제1 및 제2 실리콘 기판의 각 전기 저항이 교체될 때 보이드의 발생수율의 변화율을 정의하도록 한 것이다. 표 1에는 제1 및 제2 실리콘 기판의 전기 저항이 또한 도시되어 있다.
[표 1]
제1 실리콘 기판의 전기 저항(Ω㎝) 제2 실리콘 기판의 전기 저항(Ω㎝) 적층수율
실시예1 0.005 0.005 1.23
실시예2 0.01 0.01 1.21
실시예3 0.05 0.05 1.20
실시예4 0.2 0.2 1.18
실시예5 0.005 1 1.18
실시예6 0.01 1 1.17
실시예7 0.05 1 1.15
실시예8 0.2 1 1.12
실시예9 1 0.005 1.16
실시예10 1 0.01 1.15
실시예11 1 0.05 1.14
실시예12 1 0.02 1.10
비교예1 1 1 1.02
비교예2 10 10 1
비교예3 1 1 1.02
비교예4 10 1 1
비교예5 1 1 0.95
비교예6 1 10 1
표 1 및 도 3으로부터 알 수 있는 것같이, 비교예 1-6의 적층수율인 0.95-1.02와 비교하여, 실시예 1-12의 적층수율은 1.10-1.23으로 증가한다. 즉, 적층수율은 0.2 Ω㎝ 이하의 낮은 저항을 갖는 기판을 사용하여 증가된다. 도시된 것같이, 실시예들에서 적층수율은 실시예 1에서 가장 높고, 실시예 2, 실시예 3, 실시예 4, 실시예 5, 실시예 6, 실시예 9, 실시예 7, 실시예 10, 실시예 11, 실시예 8, 및 실시예 12의 순서로 감소하고, 이것은 0.005 Ω㎝의 낮은 전기 저항을 갖는 제1 및 제2 실리콘 기판을 사용하는 실시예1이 최선의 결과를 얻는 것을 나타낸다. 제1 및 제2 실리콘 기판의 한쪽 또는 양쪽의 전기 저항이 다른 비교예 2, 4, 6의 적층수율이 1로 정의되어 있기 때문에, 비교예 1, 3, 및 5에서 적층수율의 값은 제한되 지 않고, 여기서 제1 및 제2 실리콘 기판은 1Ω㎝의 동일한 저항을 각각 갖는다.
본 발명에 의하면, 적층시 결합 열처리 후에 보이드 또는 블리스터의 발생을 감소시키고 적층 기판의 수율을 개선할 수 있는 적층 기판의 제조 방법과 그 방법에 의해 제조된 적층 기판이 제공된다.

Claims (5)

  1. 적층 기판(10)의 제조 방법으로서, 산화막(11a)을 사이에 두고, 지지 기판이 되는 제2 반도체 기판(12) 위에, 활성층(16)이 되는 제1 반도체 기판(11)을 중첩함으로써, 적층판(13)을 형성하며,
    중첩 전의 상기 제1 반도체 기판(11) 및 상기 제2 반도체 기판(12)의 어느 한쪽 또는 양쪽 모두의 전기 저항은 0.005-0.2 Ω㎝인, 적층 기판의 제조 방법.
  2. 청구항 1에 있어서,
    상기 적층 기판(10)을 상기 적층판(13)의 적층 후에 1000-1350℃에서, 1-10시간 동안 수소 가스를 포함하는 환원 분위기에서 유지하는, 적층 기판의 제조 방법.
  3. 청구항 1에 있어서,
    상기 산화막(11a)이 형성되어 있는 상기 제1 반도체 기판(11)에 이온주입을 행하여, 상기 제1 반도체 기판(11)에 이온 주입 영역(11b)을 형성한 후에, 상기 제2 반도체 기판(12) 위에 상기 제1 반도체 기판(11)을 중첩함으로써 상기 적층판(13)을 형성하며, 상기 이온 주입 영역(11b)에서 상기 적층판(13)을 분리함으로써, 상기 산화막(11a)을 사이에 두고 상기 제2 반도체 기판(12) 위에 활성층(16)을 형성하는, 적층 기판의 제조 방법.
  4. 청구항 1에 있어서,
    적층을 위해 상기 적층판(13)을 열처리한 후에, 상기 적층된 적층판(13)의 상기 제1 반도체 기판(11)을 소정의 두께로 폴리싱함으로써, 상기 활성층(16)을 형성하는, 적층 기판의 제조 방법.
  5. 청구항 1 내지 청구항 4 중 어느 하나에 따르는 방법에 의해 제조된 적층 기판.
KR1020060081030A 2005-08-25 2006-08-25 적층 기판 제조방법 및 이 방법에 의해 제조된 적층 기판 KR20070024422A (ko)

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