KR20070007014A - 테스트 패드 구조를 갖는 집적회로 및 테스팅 방법 - Google Patents

테스트 패드 구조를 갖는 집적회로 및 테스팅 방법 Download PDF

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KR20070007014A
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Abstract

반도체 장치(10)는 와이어본딩을 위하여 주위부에 많은 수의 본드 패드(24)를 구비한다. 반도체 장치(10)는 다른 회로뿐만 아니라 모듈(12)을 구비하지만, 모듈(12)은 다른 회로보다 테스트하는데 상당히 오래 걸린다. 비교적 적은 수의 본드 패드(20), 즉 모듈 본드 패드(20)는, 적어도 부분적으로는 BIST(16) 회로를 갖는 반도체 장치에 기인하는 모듈 테스팅을 위하여 요구된다. 이 모듈 본드 패드(22)의 기능성은 주위부의 본드 패드(24)보다 상당히 큰 모듈 테스트 패드(22)를 구비한 반도체 장치(10)의 내부 및 상부 표면에서 이중으로 된다. 테스트를 위한 큰 패드(22)를 구비하는 것은 더 긴 프로브 니들을 허용하므로, 병렬 테스팅 성능을 증가시킨다. 기능성을 이중으로 하는 것은 테스트 패드 인터페이스를 통하여 이루어지게 되어 모듈 본드 패드(20) 및 모듈 테스트 패드(22)는 함께 쇼트될 필요가 없다.
본드 패드, 와이어본딩, 모듈, BIST, 모듈 본드 패드, 테스트 패드 인터페이스

Description

테스트 패드 구조를 갖는 집적회로 및 테스팅 방법{INTEGRATED CIRCUIT WITH TEST PAD STRUCTURE AND METHOD OF TESTING}
관련출원
본 출원은 2004년 9월 2일자, 미국특허 6,614,091 "Semiconductor Device Having a Wire Bond Pad and Method Therefor"과 연관되며, 현재 본 출원의 양수인에게 양도되었다.
본 발명은 패키지된 집적회로에 관한 것이며, 특히 와이어본딩을 위한 것으로서 테스팅을 위한 기능 블럭을 갖는 집적회로에 관한 것이다.
집적회로 제조에서, 와이어본딩은 전기회로를 구비하는 반도체 다이를 부품 패키지 상의 핀에 접속시키는데 이용되는 잘 입증된 방법이다. 집적회로 제조에서는 부품 어셈블리를 완료하기 전에 반도체 다이의 기능성을 테스트하는 것이 또한 관행이다. "프로브 테스트"는 프로브 컨택트가 다이 상의 본드 패드에 대한 기계적 및 전기적 인터페이스로서 이용되는 것이 보통인 반도체를 테스트하는데 이용된 그런 방법중 하나이다.
테스팅(테스트 프로브 테스팅을 포함)은 테스팅을 수행하는데 필요한 시간의 양에 있어서 중요할 수 있다. 이 테스트 시간을 최소화시키는 것이 바람직하다. 테스트 시간이 감소될 수 있는 한 가지 방법은 웨이퍼 상의 복수의 다이를 동시에 테스트하는 것이다. 다이의 이러한 병렬 테스팅은 유리한 것이지만 현대의 딥 서브미크론(deep submicron) 반도체 기술의 감소하는 본드 패드 구조 특성에 의하여 더욱 어렵게 된다. 감소하는 본드 패드 구조는 더 작은 와이어본드가 형성되는 더 작은 본드 패드를 포함하며 또한 본드 패드가 이격되어 있는 거리를 감소시킨다. 본드 패드들의 중심들 사이의 거리는 피치로 호칭된다. 기술적 진보와 함께 피치 및 본드 패드 사이즈가 감소됨에 따라, 강건한 병렬 프로브 테스팅(robust parallel probe testing)에 대한 도전이 증가되었다. 더 작은 본드 패드는 더 작은 프로브 팁 니들을 필요로 하며, 이것은 프로브 카드 제조 및 유지 문제 모두를 내포한다. 병렬 프로브 테스팅에 대한 바램으로, 캔틸레버된 프로브 니들(cantilevered probe needles)의 길이가 증가되었으며, 이것은 본드 패드의 위치를 정확히 정하는 것을 더욱 어렵게 한다. 많은 길고 작은 프로브 니들 사이에서 공면(coplanarity)을 유지하고 본드 패드와 양호한 전기적 접속을 유지하는 것은 더욱 도전적인 것이다. 따라서, 더 작은 본드 패드로의 이동 및 더 긴 프로브 니들로의 이동이 결합되어 본드 패드 상에서 프로브 니들을 적절히 배치하는 것의 어려움을 증가시킨다. 이 어려움을 극복하기 위하여, 개발된 기술중 하나는 캔틸레버된 프로브 기술보다 더 비용이 많이 드는 기술인 수직 프로빙 기술을 이용하는 것이다.
따라서, 바람직하게는 다이 사이즈에 크게 영향을 미치지 않으면서, 여전히 필요한 테스팅을 수행하기 위하여 프로브 니들을 적절히 배치할 수 있는 한편, 보 다 간격이 좁은 피치에서 더 작은 본드 패드에도 불구하고 병렬 테스팅에 의하여 테스트되는 다이의 수를 증가시키는 능력의 장점이 있다.
본 발명은 예시적인 것이며, 동일한 참조부호들이 유사한 구성요소를 나타내는 첨부도면으로 한정되는 것은 아니며,
도 1은 본 발명의 일 실시예에 따른 집적회로의 기능 블럭도이고,
도 2는 도 1의 집적회로의 간략화된 상면도이고,
도 3은 도 1의 집적회로의 일부의 단면도이고,
도 4는 도 1의 패키지된 집적회로의 다른 부분이 단면도이며,
도 5는 반도체 웨이퍼 상에 존재하면서 도 1의 복수의 집적회로를 테스트하는데 유용한 테스트 장치를 도시한다.
당업자는 도면의 구성요소들은 간략성 및 명료성을 위하여 도시되는 것이며 일정한 비례로 도시될 필요는 없다는 것을 이해한다. 예를 들면, 상기 도면 내의 구성요소들의 일부의 치수는 본 발명의 실시예들의 이해를 향상시키기 위하여 다른 구성요소들에 비하여 확대될 수 있다.
여기에서 설명된 바와 같이 집적회로는 모듈로도 호칭될 수 있는 복수의 기능 블럭들을 가질 수 있다. 예시적인 모듈은 NVM(non-volatile memory), SRAM(static random access memory), ROM(read only memory), 및 프로세싱 유니트를 포함한다. 본 발명의 일 형태에서, 하나의 모듈은 주위부의 본드 패드보다 더 큰 다이 중앙의 모듈 테스트 패드들을 이용함으로써 외부 테스터 및 BIST(built-in self-test) 회로의 조합에 의하여 테스트된다. 본 발명의 다른 형태에서, 집적회로 상의 복수의 모듈을 테스트하거나 전체 집적회로를 테스트하기 위하여 다이 중앙에 큰 테스트 패드들이 설계된다. 모듈을 테스트하는데 필요한 패드들만이 모듈 테스트 패드들로서 제공된다. 모듈 테스트 패드는 패시베이션층 위에 있으며 패시베이션층의 개구(통상적으로 비아를 형성함)를 통하여 하부의 모듈 회로와 접촉한다. 패시베이션층 위에 모듈 테스트 패드를 확장함으로써, 비아의 사이즈는 영향을 받지 않으며, 반도체 장치의 전체 사이즈를 증가시키지 않으면서 모듈 테스트 패드의 사이즈가 증가될 수 있다. 넓은(coarse) 피치의 큰 테스트 패드로, 실질적인 저비용 프로브 기술(예를 들면 캔틸레버 프로브 기술)이 이용될 수 있다. 캔틸레버된 프로브 니들은 비교적 큰 거리를 확장하고 테스트 패드와 여전히 신뢰성 있게 접촉할 수 있어서, 반도체 웨이퍼 상에 존재하면서 복수의 다이의 병렬 테스팅을 가능하게 한다. 이것은 도면 및 다음의 설명을 참조하여 더 잘 이해된다.
도 1에는 모듈(12), 테스트 패드 인터페이스(14), BIST(built-in self-test) 회로(16), 및 로직(18)을 포함하는 반도체 장치(10)가 도시된다. 이것은 반도체 장치(10)의 구성요소(12-18)가 상호접속되는 것을 도시한다. 로직(18)은 바람직하게는, 모듈(12)을 구동하는 다른 제어회로뿐만 아니라, ALU(arithmetic logic unit)를 포함한다. BIST(16)는 모듈(12) 및 로직(18)에 대한 성능 테스트를 실행하기 위한 것이다. 모듈(12)에 대한 테스트를 실행하기 위하여 외부 테스트 회로가 또한 필요하다. 이 경우, 테스트 패드 인터페이스(14)는 도 2에서 부분적으로 도시된 바와 같이 외부 테스트 회로에 모듈을 결합시키는 것을 보조한다.
도 2에는 주위부의 모듈 본드 패드(20), 반도체 장치의 중앙에 일 로우(row)의 모듈 테스트 패드(22), 및 주위부의 정규 본드 패드(24)를 도시하는 반도체 장치(10)의 상면도가 도시된다. 모듈(12)은 신호들을 수신 및 생성하고, 그중 일부는 모듈(12)을 테스트하는데 유용하다. 테스트에 유용한 이 신호들은 모듈 테스트 신호로 호칭된다. 이 모듈 테스트 신호들은 본드 패드(20)로 이르게 되고, 테스트 패드 인터페이스(14)를 통하여 모듈 테스트 패드(22)에 이르게 된다. 이 경우, 모듈 테스트 패드(22)는 테스트시 통상적으로 이용된 캔틸레버된 프로브 니들의 편의상 단일의 로우로 배치된다. 모듈 테스트 패드(22)는 본드 패드(20)의 경우와 동일한 기능 신호들을 위한 것이다. 모듈 본드 패드(20)는 모듈 테스트 패드(22)보다 더 작다. 모듈 테스트 패드는 도 2에 도시된 바와 같이 사각형 또는 다른 형상일 수 있다. 예를 들면, 모듈 테스트 패드는 짧은 치수(short dimension)로 정렬되는 경우 250 미크론 피치로 이격되며 100×200 미크론일 수 있다. 본드 패드는 유사하게 사각형 또는 다른 형상일 수 있다. 예를 들면, 본드 패드는 짧은 치수로 정렬되는 경우 55 미트론 피치로 이격되며 52 미크론×82 미크론일 수 있다. 따라서, 본 예에서 모듈 테스트 패드의 상부 표면 영역은 본드 패드의 상부 표면 영역의 4배 이상이다. 모듈 테스트 패드(22)와 비교하여, 본드 패드(20 및 24)의 이러한 치수의 차이는 그러한 패드 상에 프로브 니들을 랜딩하기 위하여 매우 중요한 것이다. 모듈 테스트 패드의 사이즈, 피치, 및 배치를 최적화하는 것은 비용이 최소이고 가장 발전된 캔틸레버 프로브 기술의 이용을 확실하게 할 수 있다. 테스트 패드가 오직 두배 큰 경우에도, 캔틸레버된 프로브 니들이 테스트 패드상에 랜드하는 것을 확실하게 하는 실질적인 장점이 존재할 것이다.
도시된 예에서는 오직 4개의 모듈 테스트 패드만이 존재하지만 보통은 더 많이 필요할 것이다. 상기 필요한 수는 모듈 구조(module architecture), 모듈 종류, 및 BIST(16)가 기능하는 방식의 일 펑션이다. 일 예에서, 2 메가바이트의 플래시 모듈은 14 모듈 태스트 패드를 요구한다. 이 요구된 수는 수행되는 모듈 테스팅의 특정한 유형뿐만 아니라 모듈 구조 및 BIST의 유형에 따라 변화할 것이다. 모듈 테스팅에서 상기 요구된 수를 결정하는 방식은 공지되어 있다. 이 크기 유형의 메모리의 모듈 테스팅은 일반적으로 로직(18)과 같은 로직에 대한 테스팅보다 더 오래 걸린다. 따라서 메모리들에 대한 병렬 테스팅 능력을 증가시키는 것에는 일반적으로 더욱 많은 장점이 존재한다. 기능은 따라서 신호들의 대부분은 주위부의 본드 패드(24) 상에만 이르게 되고 모듈 테스트를 수행하는데 필요한 신호들은 외부적으로 주위부의 모듈 본드 패드(20) 및 또한 주위부 내측의 더 큰 모듈 테스트 패드(22) 모두에 이르게 되는 것이다. 모듈 테스트 패드의 작은 수 및 모듈 테스트 패드의 최적화된 사이즈, 피치, 및 배치의 조합은 반도체 장치의 병렬 테스팅의 증가된 레벨을 가능하게 한다.
도 3에는 테스트 패드 인터페이스(14)에 대한 일 옵션을 도시하는 반도체(10)의 단면이 도시된다. 도 3에는 반도체 기판(26) 내부 및 위에 형성된 모듈(12), 도 2의 모듈 테스트 본드 패드(22)중 하나인 테스트 패드(34), 도전층을 분리시키는 유전체층 및 도전층의 조합인 기판(26) 위의 상호접속층 영역(28), 상호접속층 영역(28) 위의 패시베이션층(36), 도 2에 도시된 모듈 본드 패드(20)중 하나인 본드 패드(30), 기판(26) 위의 드라이버(47), 본드 패드(30)에 드라이버(47)를 접속하는 상호접속(48), 본드 패드(30)를 노출시키는 개구(38), 및 비아(40)가 도시된다. 상호접속층 영역(28)에는 4개의 금속층들이 존재한다. 금속부(49 및 50)는 제1 금속층내에 형성되고, 금속부(51 및 52)는 제2 금속층내에 형성되고, 금속부(46 및 54)는 제3 금속층내에 형성되며, 부분(32) 및 모듈 본드 패드(30)는 패시베이션층 이전의 최종 금속층인 최종 금속층내에 형성된다. 이 4개의 금속층은 상호접속을 제공하기 위한 것이다. 이들은 예시를 위하여 도시되며 대안의 반도체 장치에서는 다소의 금속 상호접속층들이 존재할 수 있다. 예를 들면, 6개의 금속층들이 반도체 장치(10)와 같은 반도체 장치에서 실질적으로 이용될 수 있다.
도 3에 도시된 간략화된 예에서, 트랜지스터 레벨(27)과 모듈 본드 패드(30) 사이의 제1, 제2, 및 제3 금속층을 통하여 라우트되는 기능 신호를 갖는 트랜지스터 레벨(27)에서 트랜지스터의 모듈 어레이가 존재한다. 유사하게, 이 기능 신호는 비아(40)뿐만 아니라 제1, 제2, 제3, 및 최종 금속층을 통하여 모듈 테스트 패드(34)와 트랜지스터 레벨(27) 사이에서 라우트된다. 이 경우 비아(40)는 테스트 패드 인터페이스(14)의 일부이다. 이 예시된 실시예에서 테스트 패드(34)는 바람직하게는 알루미늄이고 최종 금속(32)은 바람직하게는 구리이다. 그런 경우, 최종층(32)의 구리와 모듈 테스트 패드(34)의 알루미늄 사이의 인터페이스를 제공하기 위한 비아(40)를 라이닝(lining)하는 배리어(barrier)(예를 들면 탄탈륨)가 존재하는 것이 바람직할 수 있다. 다른 실시예에서는, 테스트 패드(34), 금속층, 최종금속(32), 및 배리어 금속이 다른 전기적 도전성 재료로부터 형성될 수 있다. 예를 들면, 테스트 패드(34)는 금으로 제조될 수 있고, 금속층 및 최종층(32)은 알루미늄 또는 금을 포함할 수 있다. 또한, 배리어 금속은 비유사하고 인접하는 재료들 사이의 부착층 및 확산 배리어를 형성하기 위한 임의의 재료일 수 있다. 그러한 확산 및 배리어 재료의 예들은 탄탈륨 질화물, 티타늄, 티타늄 질화물, 니켈, 텅스텐, 티타늄 텅스텐 합금, 및 탄탈륨 실리콘 질화물이다.
따라서, 예를 들면, 모듈 테스트 패드(34) 및 모듈 본드 패드(30)가 트랜지스터 레벨(27)에 의하여 구동중이라면, 모듈 테스트 패드(34)에 제공된 기능 신호 및 모듈 본드 패드(30)에 제공된 기능 신호는 기능적으로는 동일하지만, 꼭 같게 동일한 것은 아닌 것으로서, 즉 그들은 함께 쇼트되지 않으며 모듈 본드 패드(30)와 모듈 테스트 패드(34) 사이에서 패드의 기능성은 이중으로 된다. 더욱이, 테스트 패드는 기능 회로에 직접 접속되는 것으로 간주될 수 있는데 그 이유는 테스트 패드로부터 기능 회로에 이르는 전기적 접속은 본드 패드를 경유하는 것이 아니기 때문이다. 모듈 테스트 패드의 상부 영역은 대부분 패시베이션 층 위에서 확장되므로, 비아의 사이즈는 영향을 받지 않으며, 반도체 장치의 전체 사이즈를 증가시키지 않으면서 모듈 테스트 패드의 사이즈가 증가될 수 있다.
이용된 테스트 패드 인터페이스(14)의 유형에 대한 대안은 도 4에 도시된다. 동일한 구조적 구성요소들에 대하여 동일한 참조부호들이 보유된다. 도 4의 경우, 기능 신호는 상이한 루트(route)에 의하여 트랜지스터 레벨(27)과 모듈 테스트 패드(34) 사이에 제공된다. 이 경우 접속 포인트를 위하여 트랜지스터 레벨(27)에 상이한 회로가 존재하고 제1, 제2 및 제3 금속층들을 통한 상이한 루트가 존재한다. 이러한 유형의 상황은 예를 들면, 모듈 테스트 패드(34)에서 기능 신호를 위하여 어떤 유형의 추가 회로가 필요한 경우이다. 이것은 예를 들면, ESD(electrostatic discharge) 회로 또는 버퍼링 회로의 형태를 취할 수 있다. 모듈 테스트 패드(34) 및 모듈 본드 패드(30)에서의 신호의 기능 동작은 동일하지만 꼭 같게 동일한 신호는 아닐 것이다. 추가 회로는 반도체 장치의 사이즈를 증가시킬 수 있다. 모듈 테스트 패드는 테스팅을 위하여 배타적으로 이용되고 다음 레벨(next-level) 상호접속은 요구되지 않으므로, 모듈 테스트 패드를 위한 ESD 또는 드라이버 회로는 도 2에 도시된 주위부 상의 정규 본드 패드(24) 및 모듈 본드 패드(20)의 경우보다 덜 복잡하고 더 작다. 따라서, 모듈 테스트 패드(34)에서의 기능 신호(functional signal)를 위하여 필요한 추가 회로로 인한 다이 사이즈에 미치는 영향은 최소이다. 더욱이, 모듈 테스트 패드의 상부 표면 영역은 대부분 패시베이션층 위에서 확장된다. 따라서 비아의 사이즈는 영향을 받지 않으며, 반도체 장치의 전체 사이즈를 증가시키지 않으면서 모듈 테스트 패드의 사이즈는 증가될 수 있다.
도 5에는 테스터(110), 프로브(112), 프로브 세그먼트(114), 및 반도체 다이(10)가 존재하는 웨이퍼(116)가 도시된다. 본 실시예에서, 프로브 세그먼트(114)는 웨이퍼(116)의 다이의 하나의 로우를 따른 접속을 제공하기 위하여 필요한 프로브 니들을 구비한다. 웨이퍼(116)는 프로브(112)와 일치하도록 상승하고 물리적 접속 및 따라서 전기적 접속을 제공하여 기능 신호가 테스터(110)와 웨이퍼(116)의 다이 사이에서 통과할 수 있다. 프로브(112)는, 반도체 장치(10)와 같은 다이상에 존재하는 비교적 큰 모듈 테스트 패드로 인하여 테스트시 다이를 적절하게 접촉할 수 있는 비교적 긴 프로브 니들에 의하여 성취되는 단일 로우의 복수의 다이의 모듈을 병렬로 테스트하기 위한 것이다. 웨이퍼(116)의 모든 다이의 모듈이 병렬로 테스트될 수 없더라도, 그들중 상당수는 그럴 수 있다. 예를 들면, 각각의 로우내의 4개의 다이가 비교적 큰 모듈 테스트 패드상에서 신뢰성 있게 접촉되면서 4개의 로우가 테스트될 수 있다. 그러한 경우, 16 다이가 병렬로 테스트될 것이다.
상기 설명에서, 본 발명은 특정한 실시예를 참조하여 설명되었다. 그러나, 당업자는 다양한 변형 및 변화가 아래의 청구범위에 규정된 본 발명의 범위로부터 벗어나지 않고 이루어질 수 있음을 이해한다. 예를 들면, 테스트를 위한 여분의 시간을 요구할 수 있는 모듈 이외의 다른 기능 유형이 존재하여, 그 기능 유형의 블럭을 테스트하기 위하여 오버사이즈된 테스트 패드를 제공하는 것은 다이의 내부로 적절하게 제공될 수 있을 것이다. 따라서, 본 명세서 및 도면은 제한적이 아닌 예시적인 의미로서 간주되며, 모든 그러한 변형들은 본 발명의 범위내에 포함되는 것이 의도된다.
이점, 다른 장점, 및 문제에 대한 해결이 특정한 실시예들에 관하여 전술되었다. 그러나, 임의의 이점, 장점, 또는 해결이 발생 또는 더욱 공표되도록 할 수 있는 이점, 장점, 문제에 대한 해결, 및 임의의 요소(들)은 청구범위의 일부 또는 전부의 임계적, 필요적, 또는 필수적 특징 또는 요소로서 해석되어서는 안된다. 여기에서 이용된 바와 같이, 용어 "포함하다", "포함하는" 또는 그것에 대한 임의의 다른 변형은 비배타적인 포함을 커버하려는 것이어서, 구성요소의 리스트를 포함하는 프로세스, 방법, 품목, 또는 장치는 그 구성요소들 뿐만 아니라 그러한 프로세스, 방법, 품목, 또는 장치에 내재적이거나 명백히 열거되지 않는 다른 요소들을 포함할 수 있다.

Claims (38)

  1. 다이 내에 형성되고 기능을 수행하도록 구성된 활성 회로의 기능 블럭;
    상기 다이의 상부 표면의 일부 위에 있는 패시베이션층; 및
    실질적으로 상기 다이의 중심 영역 내에 배치된 테스트 프로브(test probe)들을 수용하기 위한 테스트 패드 구조 -상기 테스트 패드 구조는 상기 패시베이션층 위에 있지 않고 상기 기능 블럭을 직접 액세스하는 제1 부분 및 상기 패시베이션층 위에 있고 상기 기능 블럭의 테스팅 동안 프로브되도록 구성된 제2 부분을 포함함-
    를 포함하는 집적회로.
  2. 제1항에 있어서,
    상기 다이의 주위부의 복수의 본드 패드; 및
    상기 테스트 패드 구조의 상기 제1 부분에 대하여 상기 패시베이션층을 통해 형성된 비아
    를 더 포함하는 집적회로.
  3. 제2항에 있어서, 상기 본드 패드는 적어도 2개의 신호 세트 -오로지 상기 주위 영역 상의 금속층 패드와의 이용을 위하여 배분된 제1 신호 세트와, 상기 테스트 패드 구조 및 상기 주위 영역 상의 금속층 패드 모두와의 이용을 위하여 배분된 제2 신호 세트- 에 대하여 구성되며, 상기 제2 신호 세트는 상기 기능 블럭의 테스트를 수행하기에 충분한 집적회로.
  4. 제2항에 있어서, 상기 비아는 멀티플 비아를 포함하며, 상기 멀티플 비아는 상기 테스트 패드 구조의 전기적 요건마다 구성되는 집적회로.
  5. 제2항에 있어서, 상기 테스트 패드 구조는 알루미늄(Al) 캡을 더 포함하며, 상기 알류미늄 캡과 아래에 있는 상기 패시베이션층 및 기능 블럭과의 사이에 배리어층이 배치되는 집적회로.
  6. 제2항에 있어서, 상기 테스트 패드 구조는 각각 상부 표면 영역을 갖는 복수의 테스트 패드 및 각각 상기 테스트 패드의 상기 상부 표면 영역보다 실질적으로 더 작은 상부 표면을 갖는 복수의 본드 패드를 포함하는 집적회로.
  7. 제6항에 있어서, BIST(built-in self-test) 회로를 더 포함하며 상기 BIST 회로와 연계하여 상기 기능 블럭을 테스트하는데 충분한 테스트 패드의 수는 16개 이하인 집적회로.
  8. 제6항에 있어서, 상기 테스트 패드의 수는 상기 기능 블럭의 원하는 테스팅에 좌우되는 집적회로.
  9. 제6항에 있어서, 상기 테스트 패드는 100㎛×200㎛ 정도의 큰 사이즈이고 200 내지 250㎛ 정도의 넓은 피치(coarse pitch)를 갖는 집적회로.
  10. 제6항에 있어서, 상기 테스트 패드들은 프로빙을 위하여 상기 중심 영역 내에 정렬되며, 상기 프로빙은 캔틸레버된 프로빙(cantilevered probing) 및 수직 프로빙으로 구성되는 그룹에서 선택된 하나를 포함하는 집적회로.
  11. 제10항에 있어서, 상기 테스트 패드들은 단일의 열로(in a single row) 정렬되는 집적회로.
  12. 제1항에 있어서, 상기 테스트 패드 구조는 오로지 상기 기능 블럭의 테스팅을 위한 신호와의 이용을 위해 구성된 적어도 하나의 테스트 패드를 포함하는 집적회로.
  13. 제12항에 있어서, 상기 기능 블럭의 테스팅은 BIST, 및 고장 분석(failure analysis) 테스트로 구성되는 그룹에서 선택된 하나에 따라 구성되는 집적회로.
  14. 제13항에 있어서, 상기 기능 블럭 및 상기 테스트 패드는 상기 집적회로에 집적된 하드웨어 및 소프트웨어의 DFT(design for test) 설계를 포함하는 집적회 로.
  15. 제13항에 있어서, 상기 BIST는 상기 기능 블럭의 테스팅을 위하여 최소 필요 개수의 테스트 패드들의 이용을 가능하게 하는 집적회로.
  16. 제12항에 있어서, 오로지 상기 기능 블럭의 테스팅을 위한 상기 신호는 다른 경우에는 상기 다이의 주위 영역 상의 금속층 패드에서 요구되지 않는 집적회로.
  17. 제1항에 있어서, 상기 테스트 패드 구조는 다음-레벨 상호접속(next-level interconnection)과 연관되지 않는 집적회로.
  18. 제1항에 있어서, 상기 중심 영역은 상기 다이의 코어 영역을 나타내고 상기 다이의 주위 영역 상의 금속층 패드 및 I/O셀의 영역을 배제하는 집적회로.
  19. 제1항에 있어서, 상기 기능 블럭은 SOC(system on chip)의 메모리를 포함하는 집적회로.
  20. 제19항에 있어서, 상기 메모리는 플래시, DRAM, SRAM, 및 ROM 메모리로 구성되는 그룹에서 선택된 하나를 포함하는 집적회로.
  21. 제20항에 있어서, 상기 메모리는 2 메가바이트 정도의 플래시 메모리를 포함하는 집적회로.
  22. 제1항에 있어서, 상기 기능 블럭은 SOC의 로직을 포함하는 집적회로.
  23. 제1항에 있어서, 상기 기능 블럭은 멀티플 기능 블럭들의 멀티플 다이 기능성을 포함하는 집적회로.
  24. 제1항에 있어서, 상기 기능 블럭은 최종 금속층의 일부를 포함하는 집적회로.
  25. 제24항에 있어서, 상기 최종 금속층은 구리 및 알루미늄으로 구성되는 그룹에서 선택된 하나인 집적회로.
  26. 다이 내에 형성되고 기능을 수행하도록 구성된 회로의 기능 블럭;
    상기 다이의 상부 표면의 일부 위에 있는 패시베이션층; 및
    상기 다이의 주위 영역에 배치되고 제1 기능 세트 및 제2 기능 세트를 위하여 구성된 복수의 본드 패드 -상기 제1 기능 세트는 오직 상기 본드 패드를 위한 것임-;
    상기 패시베이션층의 일부 위에 있고 상기 다이의 중심 영역 내에 배치된 복 수의 테스트 패드 -상기 복수의 테스트 패드는 상기 제2 기능 세트를 위한 것이며 상기 제2 기능 세트는 상기 기능 블럭을 테스트하기 위한 것임-
    를 포함하는 집적회로.
  27. 제26항에 있어서, 상기 복수의 본드 패드의 각각은 상부 표면 영역을 가지며 상기 복수의 테스트 패드의 각각은 상기 복수의 본드 패드의 각각의 적어도 두배인 상부 표면 영역을 갖는 집적회로.
  28. 제26항에 있어서, 상기 복수의 본드 패드의 각각은 상부 표면 영역을 가지며 상기 복수의 테스트 패드의 각각은 상기 복수의 본드 패드의 각각의 적어도 약 4배의 상부 표면 영역을 갖는 집적회로.
  29. 제26항에 있어서, 상기 복수의 테스트 패드는 상기 기능 블럭을 테스트하는데 충분한 집적회로.
  30. 제26항에 있어서, 상기 테스트 패드들의 각각은 상기 패시베이션층 내의 비아를 통하여 상기 기능 블럭에 직접 접속되는 집적회로.
  31. 제26항에 있어서, 상기 테스트 패드들의 각각은 상기 패시베이션층에 의하여 완전히 둘러싸이는 집적회로.
  32. 제26항의 집적회로를 테스트하는 테스트 장치로서,
    상기 집적회로의 기능 블럭을 테스트하기 위한 테스터; 및
    상기 테스터에 연결되고 프로브 컨택트들을 갖는 프로브 카드 -상기 프로브 컨택트들은 상기 테스터에 의한 상기 기능 블럭의 테스트 동안 상기 집적회로의 상기 테스트 패드 구조와 컨택하도록 구성됨-
    를 포함하는 테스트 장치.
  33. 제26항의 집적회로를 테스트하는 방법으로서,
    상기 집적회로의 기능 블럭을 테스트하기 위한 테스터를 제공하는 단계; 및
    상기 테스터에 연결되고 프로브 컨택트들을 구비하는 프로브 카드를 공급하는(supplying) 단계 -상기 프로브 컨택트들은 상기 테스터에 의한 상기 기능 블럭의 테스트 동안 상기 집적회로의 상기 테스트 패드 구조와 컨택하도록 구성됨-
    를 포함하는 방법.
  34. 제33항에 있어서, 상기 프로브 컨택트들은 또한 병렬 테스팅을 위하여 웨이퍼 상의 복수의 집적회로의 테스트 패드 구조들과 동시에 접촉하도록 구성되며, 상기 테스터는 또한 상기 복수의 집적회로의 기능 블럭을 테스트하기 위한 것인 방법.
  35. 제34항에 있어서, 상기 프로브 컨택트들은 적어도 16개의 집적회로 다이의 테스트 패드 구조들과 동시에 접촉하도록 구성되는 방법.
  36. 제35항에 있어서, 상기 프로브 컨택트들은 캔틸레버 프로브 컨택트들을 포함하는 방법.
  37. 집적회로 제조 방법으로서,
    다이 내에 활성 회로의 기능 블럭을 형성하는 단계 -상기 활성 회로의 기능 블럭은 기능을 수행하도록 구성됨-;
    상기 다이의 상부 표면의 일부 위에 패시베이션층을 형성하는 단계; 및
    실질적으로 상기 패시베이션층의 일부 위에 있고 상기 다이의 중심 영역 내에 배치되는 테스트 패드 구조를 형성하는 단계 -상기 테스트 패드 구조를 형성하는 단계는 상기 기능 블럭에 직접 액세스하는 상기 테스트 패드 구조의 제1 부분을 형성하는 단계 및 상기 기능 블럭의 테스팅 동안 프로브되도록 상기 테스트 패드 구조의 다른 부분을 형성하는 단계를 포함함-
    를 포함하는 집적회로 제조 방법.
  38. 제37항에 있어서,
    상기 다이의 주위 영역에 배치된 금속층 패드들을 형성하는 단계를 더 포함하며,
    상기 금속층 패드들은 적어도 2개의 신호 세트 -오로지 상기 주위 영역 상의 금속층 패드와의 이용을 위하여 배분된 제1 신호 세트와, 상기 테스트 패드 구조 및 상기 주위 영역 상의 금속층 패드 모두와의 이용을 위하여 배분된 제2 신호 세트- 를 위하여 구성되고, 상기 제2 신호 세트는 상기 기능 블럭의 테스트를 수행하기에 충분한 집적회로 제조 방법.
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