KR20060107388A - 에스 오 아이 기판의 제조 방법 및 제조시 층 이송된웨이퍼의 재생 방법 - Google Patents

에스 오 아이 기판의 제조 방법 및 제조시 층 이송된웨이퍼의 재생 방법 Download PDF

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Abstract

SOI 기판의 제조방법은, 제1 실리콘 기판의 정면 위에 적어도 산화막을 형성하고, 제1 실리콘 기판의 표면으로부터 수소이온을 주입함으로써, 제1 실리콘 기판의 내면에 주입 영역을 형성하고, 제2 실리콘 기판을 제1 실리콘 기판 위에 산화막을 통하여 적층함으로써, 제1 실리콘 기판과 제2 실리콘 기판이 서로 결합된 적층체를 형성하고, 소정의 온도에서 적층체를 가열함으로써, 제1 실리콘 기판을 이온주입 영역에서 분리하고, 산화막을 통하여 제2 실리콘 기판 위에 박막 SOI 층이 형성되어 있는 SOI 기판을 얻는 단계를 포함한다. 제1 실리콘 기판은,수소를 포함하는 무기 분위기에서 CZ법에 의해 성장된 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 잉곳을 슬라이싱하여 형성된다. SOI층으로부터 분리된 층 이송된 웨이퍼가 제1 실리콘 기판으로 다시 사용된다.

Description

에스 오 아이 기판의 제조 방법 및 제조시 층 이송된 웨이퍼의 재생 방법{PROCESS FOR PRODUCING SOI SUBSTRATE AND PROCESS FOR REGENERATION OF LAYER TRANSFERRED WAFER IN THE PRODUCTION}
도 1은 본 발명의 바람직한 실시예에 따르는 SOI 기판을 제조하는 방법의 순서를 나타내는 도면이다.
도 2는 V/G비가 임계점 이상일 때, 베이컨시-리치(vacancy-rich) 잉곳이 형성되고, V/G비가 임계점 이하일 때, 인터스티셜(interstitial) 실리콘-리치 잉곳이 형성되는 Voronkov의 이론에 기초한 사실을 나타내는 도면이다.
도 3은 수소를 포함하지 않는 무기 가스에서 풀업(pulled up)된 잉곳에서, 베이컨시가 현저하게 존재하는 영역, 인터스티셜 실리콘이 현저하게 존재하는 영역, 및 완전 영역을 나타내는 X-레이 지형의 개략도이다.
도 4는 수소를 포함하는 무기 가스에서 풀업된 잉곳에서, 베이컨시가 현저하게 존재하는 영역, 인터스티셜 실리콘이 현저하게 존재하는 영역, 및 완전 영역을 나타내는, 도 3에 대응하는 X-레이 지형의 개략도이다.
본 발명은, 수소 이온 주입기술을 사용하여 산화막 위에 SOI(Silicon On Insulator)층이 제조된 SOI 기판을 제조하는 방법, 및 제조시에 층 이송된 웨이퍼의 재생에 대한 방법에 관한 것이다.
종래, SOI 기판의 제조 방법으로서, 산화막이 제1 실리콘 기판 위에 형성된 후, 고농도의 수소 이온이 그 내부에 주입되고, 어닐링(annealing) 방법이 고온에서 행해지고, 이온 주입 영역이 이 실리콘 기판의 표면으로부터 소정의 깊이로 형성된 후, 제2 실리콘 기판이 이 제1 실리콘 기판위에 적층되고, 서로 결합된 2개의 기판의 적층체가 형성되고, 이 적층체는 500℃ 이상의 온도까지 가열되고, 제1 실리콘 기판이 수소 이온 주입영역에서 제 2실리콘 기판으로부터 분리됨으로써, 반도체 SOI층은 제2 실리콘 기판의 표면 위에 형성되는 방법이 제안되었다(예를 들면, 특허 문헌 1 참조). 이 방법에 따르면, 제2 실리콘 기판을 갖고, 산화막이 이 기판 위에 형성되어 매립된 산화막으로서 기능하고, 이 산화막 위에 반도체 SOI층이 형성되어 있는 SOI 기판을 제조할 수 있다.
또한, SOI 기판이 상기의 방법에 의해 제조될 때, 제1 실리콘 기판이 수소 이온 주입영역에서 분리되고, 반도체 SOI 층이 제2 실리콘 기판의 표면 위에 형성되기 때문에, 제1 실리콘 기판이 분리되고 SOI 층이 형성되지 않은 측에서 층 이송된 웨이퍼가 반드시 부산물로 생성된다. SOI 기판을 제조하는 이 방법에 따르면, 이 부산물로 생성된 층 이송된 웨이퍼가 재생되어, 제1 실리콘 기판으로 다시 한번 재사용됨으로써, 복수의 SOI 기판이 얻어질 수 있고, 그 결과, 상당한 정도까지 비용을 삭감할 수 있다(예를 들면, 특허 문헌 2참조).
여기서, SOI 기판의 SOI 층에서 OSF, COP, L/D 등의 SOI 층의 결정 결함들은 장치 특성들을 악화시키므로, 이들 결정 결함들을 줄이는 것이 필요하다. 따라서, SOI 층이 이온 주입 후에 분리에 의해 형성되는 제1 실리콘 기판은 이러한 결정 결함이 없는 웨이퍼이어야 한다. 여기서, OSF는 Oxidation Induced Stacking Fault이고, COP는 Crystal Originated Particle이고, L/D는 Interstitial-type Large Dislocation이다. 요약하면, 이 OSF의 중심이 되는 미세한 결함이 결정의 성장시 결정으로 들어가고, 이 OSF는 반도체 장치의 제조시 열산화 방법 등에서 분명해져서, 제조된 장치의 증가된 누설 전류 등을 포함하여 고장의 원인이 된다. 또한, COP는 미러 폴리싱 후에 실리콘 웨이퍼가 암모니아와 과산화수소 혼합액으로 세정될 때, 웨이퍼 표면에 생기는 결정으로부터 발생하는 피트(pit)이다. 이 웨이퍼를 미립자 판독기(particle counter)로 측정할 때, 원래의 입자뿐 아니라 이 피트도 광산란 결함으로 검출된다. 이 COP는 예를 들면 산화막의 TDDB(Time Dependent Dielectric Breakdown), 산화막의 TZDB(Time Zero Dielectric Breakdown) 등의 전기 특성을 열화시킨다. 또한, 웨이퍼 표면에 COP가 있으면, 장치 배선 방법에서 덤프(dump)가 발생하여, 배선을 분리시킨다. 소자분리부분에서 또한, COP는 누설 등을 발생하여, 제조 수율을 떨어뜨린다. 또한, L/D는 디스로케이션 클러스터(dislocation cluster)로 불려지거나, 또는 이 결함을 갖는 실리콘 웨이퍼가 플루오르화수소산으로 주로 만들어진 선택적인 에칭액에 적셔질 때, 피트가 생성되기 때문에, 디스로케이션 피트로 불려진다. 이 L/D는 또한 예를 들면 누설 특성, 절연 특성 등의 전기 특성의 열화를 가져온다.
한편, 이러한 OSF, COP 및 L/D를 갖지 않는 무결함 실리콘 웨이퍼가 제안되고 있다(특허 문헌 3참조). 이 무결함 실리콘 웨이퍼는 단결정 실리콘 잉곳내에서 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 완전 영역인 완전 영역 [P]으로 구성된 잉곳으로부터 절단된 실리콘 웨이퍼이다. 완전 영역 [P]은 단결정 실리콘 잉곳에서 인터스티셜 실리콘 타입 점결함이 현저하게 존재하는 영역 [I]과 베이컨시 타입 점결함이 현저하게 존재하는 영역 [V] 사이에 존재한다. 이 완전 영역 [P]으로 만들어진 실리콘 웨이퍼가 준비되므로, 잉곳의 당겨지는 속도가 V(mm/minute)로서 정의되고, 용융된 실리콘과 잉곳 사이의 인터페이스의 근방에서 잉곳의 수직 방향으로의 온도 경사는 G(℃/mm)로서 정의될 때, 열산화방법에서 링 형상으로 발생하는 OSF가 웨이퍼의 중앙부분에서 더 이상 존재하지 않도록 V/G(mm2/minute·℃)의 값이 결정되어야 한다. 따라서, 제1 실리콘 기판용으로 이러한 무결함 실리콘 웨이퍼를 이용해 SOI 기판을 제조하고, 그 제조시에 부산물로 생성된 층 이송된 웨이퍼를 제1 실리콘 기판으로 다시 한번 재사용함으로써, 그 SOI 층에서 OSF, COP, L/D가 없는 복수의 SOI 기판이 반복하여 얻어질 수 있는 것으로 생각된다.
특허 문헌 1 : 일본 비심사 특허출원 공고번호 5-211128(특허청구범위)
특허 문헌 2 : 일본 비심사 특허출원 공고번호 2001-155978(특허청구범위)
특허 문헌 3 : 일본 비심사 특허출원 공고번호 11-1393(특허청구범위)
그러나, 수소 도핑되지 않은 잉곳으로부터 슬라이스된 결정 결함이 없는 웨 이퍼가 제1 실리콘 기판으로 사용될 때, 제1 실리콘 기판에서 고용체 형태로 존재하는 산소가 이 제조 방법시 복수 회의 열처리로 산소 침전이 될 우려가 있다. 그러므로, 수소 도핑되지 않은 잉곳으로부터 슬라이스된 결정 결함이 없는 웨이퍼가 제1 실리콘 기판으로 사용되어 SOI 기판이 제조되어도, 산소 침전이 그 제조시에 부산물로 생성된 층 이송된 웨이퍼에서 발생할 수 있으므로, 층 이송된 웨이퍼를 제1 실리콘 기판으로 재사용함으로써 얻어진 SOI 기판에 산소 침전이 존재할 수 있으므로, 종래 기술에서 아직 해결되지 않은 문제가 되었다.
따라서, 본 발명의 목적은, 층 이송된 웨이퍼를 재사용함으로써 얻어진 SOI 기판에 산소 침전이 생기는 것을 방지하기 위한 SOI 기판을 제조하는 방법과, 제조시 층 이송된 웨이퍼의 재생 방법을 제공하는 것이다.
청구항 1에 따르는 발명에서, 도 1에 나타낸 것같이, 제1 실리콘 기판(14)의 정면 위에 적어도 산화막(21)을 형성하는 단계, 제1 실리콘 기판(14)의 표면으로부터 수소이온을 주입함으로써 제1 실리콘 기판(14)의 내면에 주입 영역(16)을 형성하고, 제2 실리콘 기판(12)을 제1 실리콘 기판(14) 위에 산화막(21)을 통하여 적층함으로써 제1 실리콘 기판(14)과 제2 실리콘 기판(12)이 서로 결합된 적층체(15)를 형성하고, 소정의 온도에서 적층체(15)를 가열함으로써 제1 실리콘 기판(14)을 이온주입 영역(16)에서 분리하고, 산화막(21)을 통하여 제2 실리콘 기판(12) 위에 박막 SOI 층(13)이 형성되어 있는 SOI 기판(11)을 얻는 단계를 포함하는, SOI 기판을 제조하는 개선된 방법이 제공된다.
수소를 포함하는 무기 분위기에서 CZ법에 의해 성장된 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 잉곳을 슬라이싱하여, 제1 실리콘 기판(14)이 형성되는 것이 특징이다.
청구항 1에 따르는 SOI 기판을 제조하는 방법에서, 제1 실리콘 기판(14)을 만드는 잉곳이 수소를 포함하는 무기 분위기에서 성장되고, 그 완전 영역 [P]이 증가하여, 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 제1 실리콘 기판(14)을 비교적 쉽게 얻을 수 있으므로, 얻어진 SOI 기판(11)의 단가를 줄일 수 있다.
또한, 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 웨이퍼가 제1 실리콘 기판(14)으로 사용되고, 따라서, SOI 층(13)의 결정 결함을 발생하는 산소 고용체는 열처리에서 산소 침전으로 좀처럼 되지 않는다. 또한, 수소 도핑된 잉곳에서, COP가 존재하는 영역이라도 COP 크기는 더 작게 되고, COP는 SOI 기판의 제조 방법의 감소 분위기에서 열처리를 통해 쉽게 존재하지 않게 된다. 또한, 수소 도핑에 의해, 산소 침전의 생성 및 성장에 필요한 베이컨시 타입 점결함은 수소와 결합되어, 실제적인 베이컨시 농도는 감소하므로, 정상 결정과 비교하여, 산소 침전의 생성 가능성은 더 작게 된다. 따라서, 이 제조 방법에 의해 얻어진 SOI기판(11)의 SOI층(13), 및 이 제조 방법에 의해 부산물로 생성된 층 이송된 웨이퍼를 제1 실리콘 기판(14)으로 사용하여 SOI기판(11)의 SOI층(13)에서, 산소 침전 및 COP가 생기는 것을 방지할 수 있다. 이들 SOI 층(13)에서 결함 밀도는 종래의 것보다 감소하고, 이들 SOI기판(11)의 SOI층(13)의 결정품질은 더 개선될 수 있다.
청구항 2에 따른 발명은, 청구항 1에 따르는 발명으로서, 제1 실리콘 기판(14)을 형성하기 위한 잉곳이, 산소 농도가 5 x 1017 ∼ 14 x 1017 atoms/cm3 (Old-ASTM, 이후 동일)의 범위에 있도록 성장된다.
청구항 2에 따른 SOI 기판을 제조하는 방법에서, 이 방법에 의해 부산물로 생성된 층 이송된 웨이퍼(17)의 기계적인 강도가 필요한 상태에서, 층 이송된 웨이퍼(17)에서 산소 침전이 발생하는 것을 충분히 방지할 수 있다. 여기서, 제1 실리콘 기판(14)의 산소 농도가 5 x 1017 atoms/cm3 이하이면, 인터스티셜 산소가 거의 없기 때문에, 웨이퍼의 기계적인 강도가 감소하고, 열처리에 의해 슬립이 쉽게 발생하기 때문에, SOI 기판(11)의 제조에서 결정결함이 되어, 소자 특성을 열화시킨다. 또한, 제1 실리콘 기판(14)의 산소 농도가 14 x 1017 atoms/cm3 를 초과하면, 산소침전이 열처리에 의해 생성되는 것을 방지하기 어렵게 된다. 기계적인 강도 및 산소 침전의 방지의 관점으로부터, 제1 실리콘 기판(14)의 더 바람직한 산소 농도는 7 x 1017 ∼ 12 x 1017 atoms/cm3 이다.
청구항 3에 따르는 발명에서, 청구항 1 또는 2에 따르는 SOI 기판의 제조 방법에서 층 이송된 웨이퍼의 재생 방법이 제공되고, 이온 주입 영역(16)에서의 분리에 의해 SOI층(13)으로부터 분리된 층 이송된 웨이퍼(17)가 제1 실리콘 기판으로서 다시 사용된다.
청구항 3에 따르는 SOI 기판의 제조시 층 이송된 웨이퍼의 재생의 방법에서, 층 이송된 웨이퍼(17)는 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 잉곳을 슬라이싱하여 얻어진 제1 실리콘 기판(14)을 분리함으로써 얻어진다. 따라서, 얻어진 층 이송된 웨이퍼(17)라도, 정상 결정과 비교하여, 산소 침전의 발생 가능성은 더 작게 된다. 또한, 수소를 포함하는 분위기에서 풀업된 결정에 의해, 산소 침전의 생성 및 성장에 필요한 베이컨시 타입 점결함들은 수소와 결합되고, 실질적인 베이컨시 농도는 감소하므로, 정상 결정과 비교하여, 산소 침전의 생성 가능성은 더 작게 된다. 따라서, SOI기판이 이 층 이송된 웨이퍼(17)를 사용하여 제1 실리콘 기판(14)으로 다시 한번 제조될 때에도, 얻어진 SOI 기판(11)의 SOI층에서 결정 결함이 발생하는 것이 방지되므로, 얻어진 SOI 층(13)의 결정 품질을 열화시키지 않고, 정상 결정의 경우보다 재생 횟수를 증가시킬 수 있다.
본 발명에 따라서 SOI 기판을 제조하는 방법에서, 수소를 포함하는 무기 분위기에서 CZ법에 의해 성장된 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 잉곳을 슬라이싱하여, 제1 실리콘 기판이 형성되기 때문에, 잉곳의 완전 영역[P]이 증가하므로, 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 제1 실리콘 기판을 비교적 쉽게 얻을수 있고, 그 결과, 얻어진 SOI 기판(11)의 단가를 줄일 수 있다. 그리고, 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 웨이퍼가 제1 실리 콘 기판으로 사용되고, 수소가 도핑되기 때문에, 산소 침전의 생성과 성장에 필요한 베이컨시 타입 점결함은 수소와 결합되고, 실질적인 베이컨시 농도는 감소하므로, 정상의 결정과 비교하여, 산소 침전의 생성 가능성은 더 작게 된다. 따라서, SOI층의 결정 결함을 만드는 산소 고용체는 열처리에서 산소 침전으로 거의 되지 않고, COP가 존재하는 영역이라도 COP 크기는 더 작게 되므로, 이 제조방법에 의해 얻어진 SOI 기판(11)의 SOI층, 및 이 제조 방법에 의해 부산물로 생성된 층 이송된 웨이퍼를 제1 실리콘 기판으로서 사용한 SOI기판의 SOI층에서, COP가 생기는 것을 방지할 수 있어, 이들 SOI기판의 SOI층의 결정 품질을 더 개선한다.
또한, SOI 기판을 제조하는 방법에서 이온주입영역에서의 분리에 의해 SOI층으로부터 분리된 층 이송된 웨이퍼를 사용하여, SOI 기판의 제조시 층 이송된 웨이퍼를 재생하는 방법에서, 얻어진 층 이송된 웨이퍼라도, 정상의 결정과 비교하여, 산소 침전의 생성 가능성이 더 작게 된다. 따라서, 이 층 이송된 웨이퍼를 제1 실리콘 기판으로 사용하여 SOI 기판이 다시 한번 제조될 때라도, 얻어진 SOI 기판의 SOI층에서 결정 결함이 생기는 것이 방지되므로, 얻어진 SOI층의 결정 품질을 열화시키지 않고, 정상 결정의 경우보다 재생 횟수를 증가시킬 수 있다.
본 발명에 따르는 바람직한 실시예의 구성을 첨부된 도면을 참조하여 아래에 보다 상세하게 설명한다.
도 1j에 나타낸 것같이, SOI 기판(11)은 단결정 실리콘으로 만들어진 제2 실리콘 기판(12), 제1 산화막(21)을 통하여 제2 실리콘 기판(12)에 접합된 단결정 실리콘으로 만들어진 SOI 층(13)을 포함한다. 제1 산화막(21)은 절연 성질을 갖는 실 리콘 산화막(SiO2막)이고, 도 1은, 산화막이 제2 실리콘 기판(12) 상에 형성되지 않지은 실시예를 나타내지만, 도면에는 도시되어 있지 않으나, 산화막이 제2 실리콘 기판(12) 상에 분리되어 형성될 수도 있다.
본 발명에 따라서 SOI 기판(11)을 제조하는 방법을 아래에 설명한다.
우선, 단결정 실리콘으로 만들어진 제1 실리콘 기판(14)이 준비되고, 제1 실리콘 기판(14)의 정면뿐 아니라 후면 및 측면(미도시)의 전체 표면 위에 열산화에 의해 절연 성질을 갖는 실리콘 산화막(SiO2막)으로 만들어진 제1 산화막(21)이 형성된다(도 1a). 이 제1 산화막(21)은 50 ∼ 300nm, 바람직하게는 100 ∼ 200nm의 두께를 갖도록 형성된다. 여기서, 제1 산화막(21)의 두께는 50 ∼ 300nm에 제한되는데, 두께가 50nm 이하이면, 이후 아래에 서술된 제2 실리콘 기판(12)과의 접합에서, 고온에서 산화막의 유동성을 사용하여 보이드를 제거하는 효과가 약해지고, 그 결과, 보이드가 생기기 쉽고, 두께가 300nm 이상이면, 매립된 산화막의 평탄성이 장치의 요구 조건 이하로 악하되기 때문이다. 한편, 제1 산화막(SiO2막)은 열산화 대신에 CVD법에 의해 제1 실리콘 기판의 정면 위에만 형성될 수 있다.
다음에, 제1 실리콘 기판(14)의 정면으로부터, 도즈량 4 x 1016 atoms/cm2 ∼ 10 x 1016 atoms/cm2의 수소 이온이 20 ∼ 200keV의 가속 에너지로 주입된다. 그러므로, 이온 주입 영역(16)이 제1 실리콘 기판(14)의 내면에 형성된다(도 1b). 여기서, 수소 이온의 도즈량은 4 x 1016 /cm2 ∼ 10 x 1016 /cm2에 한정되는데, 도즈량이 4 x 1016 /cm2 이하이면, 제1 실리콘 기판은 제1 열처리에서 절단되어 열릴 수 없고, 도즈량이 10 x 1016 /cm2 이상이면, 제1 실리콘 기판(14)의 정면의 자체 분리가 수소 이온의 주입시 발생하고, 분말이 발생하기 쉽기 때문이다. 또한, 가속 에너지는 20∼200 keV의 범위에 제한되는데, 가속 에너지가 20 keV이하이면, SOI 층(13)은 너무 얇게 되고, 가속 에너지가 200 keV초과이면, 특별한 이온 주입 장치가 요구되기 때문이다.
한편, 제1 실리콘 기판(14)과 동일한 표면을 갖는 단결정 실리콘으로 만들어진 제2 실리콘 기판(12)이 준비된다(도 1c). 이 제2 실리콘 기판(12)에 대해서, 산화막이 형성되지 않을 수도 있다. 제1 실리콘 기판(14)은 제1 산화막(21)을 통해 제2 실리콘 기판(12)에 적층되어, 적층체(15)가 형성된다(도 1d). 이 적층체(15)의 형성에 대해서, 제1 실리콘 기판(14)이 제2 실리콘 기판(12) 위에 적층되어, 그 위치가 조정되고, 제1 실리콘 기판(14)에 대한 부하가 제1 실리콘 기판(14) 위에 적층된 제2 실리콘 기판(12)의 중앙에 작용한다.
그 후, 이 적층체(15)는 질소 분위기에서 400∼800℃에서, 바람직하게는 450∼600℃에서 1∼30분 동안, 바람직하게는 10∼30분 동안 유지되고, 제1 열처리가 행해진다. 그러므로, 제1 실리콘 기판(14)은 수소 이온의 주입 피크 위치와 같은 이온 주입 영역(16)에서 약하게 되어, 상부 두꺼운 부분(17)과 하부 얇은 SOI층(13)으로 분리된다(도 1e). 그리고, 하부 SOI층(13)은 제2 실리콘 기판(12)에 제1 산화막(21)을 통해 단단히 부착되어, 결합 기판(18)이 만들어진다.
다음에, 결합 기판(18)은 평탄화되어, 그 최종 막 두께가 얻어질 때까지 일반적인 방법에 의해 얇게 만들어진다. 예를 들면, 분리에 따른 손상이 존재하는 영역은 CMP 방법 또는 산화처리 등에 의해 제거되고, 결합 강도를 개선시키기 위한 열처리가 실행된다. 또한, CMP 방법, 및 수소, 아르곤 가스 등의 분위기에서 고온 열처리에 의해, 평탄화가 실행되고(도 1f 및 h), 그 결합 기판은 CMP 방법 또는 산화처리에 의해, 소정의 막 두께의 SOI층(13)이 얻어질 때까지 얇게 만들어짐으로써, SOI 기판(11)이 얻어진다(도 1j).
본 발명에 따르는 SOI 기판(11)을 제조하는 방법의 특징점은 제1 실리콘 기판(14)이, 수소를 포함하는 무기 분위기에서 CZ법에 의해 성장된 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 잉곳을 슬라이싱하여 형성되므로, 산소 농도가 5 x 1017 ∼ 14 x 1017 atoms/cm3 의 범위에 있어야 한다. 즉, Voronkov의 이론에 기초하여 소정의 풀링(pulling) 속도 프로파일로 CZ법에 의해 핫존 퍼니스에서 용융된 실리콘으로부터 잉곳이 풀업된다. Voronkov의 이론은 잉곳의 풀링 속도가 V(mm/minute)로 정의되고, 용융된 실리콘과 잉곳 사이의 경계 근방에서 잉곳의 수직 방향으로의 온도 경사가 G(℃/mm)로 정의될 때, 결함이 거의 없는 매우 순수한 잉곳을 성장하도록 V/G(mm2/minute ·℃)를 제어하는 것이다.
도 2에 나타낸 것같이, Voronkov의 이론에 따르면, V/G를 수평축에 나타내고, 베이컨시 타입 점결함 농도와 인터스티셜 실리콘 타입 결함 농도를 동일 수직축에 나타내고, V/G와 점결함 농도 사이의 관계를 개략적으로 표시하고, 베이컨시 영역과 인터스티셜 실리콘 영역 사이의 인터페이스가 V/G에 의해 결정되는 것으로 설명된다. 보다 상세하게, V/G비가 임계점을 넘으면, 베이컨시 타입 점결함 농도가 현저한 잉곳이 형성되고, V/G비가 임계점을 이하일 때, 인터스티셜 실리콘 타입 점결함 농도가 현저한 잉곳이 형성된다. 도 2에서, [I]는 인터스티셜 실리콘 타입 점결함이 현저하게 있고, 인터스티셜 실리콘 타입 점결함이 존재하는 영역((V/G)1이하)을 나타내고, [V]는 베이컨시 타입 점결함이 잉곳에서 현저하게 있고, 베이컨시 타입 점결함이 존재하는 영역((V/G)2이상)을 나타내고, [P]는 베이컨시 타입 점결함의 응집 또는 인터스티셜 실리콘 타입 점결함의 임의의 응집이 없는 완전 영역((V/G)1 ∼ (V/G)2)을 나타낸다. 영역 [P]에 인접한 영역 [V]에서, OSF 중심 [OSF]((V/G)2 ∼ (V/G)3)을 형성하는 영역이 있다.
완전 영역[P]는 영역[PI]과 영역[PV]로 분할된다. 영역[PI]은 V/G비가 상기 (V/G)1 으로부터 임계점까지의 범위에 있는 영역이고, 영역[PV]은 V/G비가 상기 임계점으로부터 상기 (V/G)2까지의 범위에 있는 영역이다. 즉, [PI]은 [I]에 인접하고, 인터스티셜 디스로케이션이 형성될 수 있는 최저의 인터스티셜 실리콘 타입 점결함 농도 이하의 인터스티셜 실리콘 타입 점결함 농도를 포함하는 영역이고, [PV]는 [V]에 인접하고, OSF가 형성될 수 있는 최저의 베이컨시 타입 점결함 농도 이하의 베이컨시 타입 점결함 농도를 포함하는 영역이다.
한편, 질소 분위기에서 풀링 속도가 점점 감소하고, V/G가 연속적으로 감소 할 때의 잉곳의 단면도로부터, 도 3에 나타난 사실을 알 수 있다. 도 3에서, 잉곳에서 베이컨시 타입 점결함이 현저하게 존재하는 영역이 [V]로 표시되고, 인터스티셜 실리콘 타입 점결함이 현저하게 존재하는 영역이 [I]로 표시되고, 베이컨시 타입 점결함의 응집이나 인터스티셜 실리콘 타입 점결함의 응집이 전혀 없는 완전 영역이 [P]로 표시된다. 이전에 서술한 것같이, 완전 영역[P]은 영역[PI] 및 [PV]로 더 분할된다. 영역[PV]는 완전 영역[P]이라도 응집이 되지 않는 베이컨시 타입 점결함이 존재하는 영역이고, 영역[PI]는 완전 영역[P]이라도 응집이 되지 않는 D인터스티셜 실리콘 타입 점결함이 존재하는 영역이다.
도 3에 나타낸 것같이, 잉곳의 축방향의 위치(P1)는 베이컨시 타입 점결함이 중앙에 현저하게 존재하는 영역을 포함한다. 위치(P3)는 인터스티셜 실리콘 타입 점결함이 현저하게 존재하는 링영역과 중앙의 완전 영역을 포함한다. 또한, 위치(P2)는 중앙에 베이컨시 타입 점결함의 응집을 가지지 않거나, 주변부에서 인터스티셜 실리콘 타입 점결함의 응집을 가지지 않고, 전체 완전 영역이다. 따라서, 도 3으로부터 분명한 것같이, 위치(P1)에 대응하는 웨이퍼(W1)는 베이컨시 타입 점결함이 중앙에 현저하게 존재하는 영역을 포함한다. 위치(P3)에 대응하는 웨이퍼(W3)는 인터스티셜 실리콘 타입 점결함이 현저하게 존재하는 링영역과 중앙의 완전 영역을 가진다. 또한, 위치(P2)에 대응하는 웨이퍼(W2)는 중앙에 베이컨시 타입 점결함의 응 집을 가지지 않거나, 주변부에 인터스티셜 실리콘 타입 점결함의 응집을 가지지 않고, 전체 완전 영역이고, 영역[PV]와 영역[PI]가 혼재하는 영역이다.
한편, 도 4에서, 풀링 속도가 수소를 포함하는 무기 분위기에서 점점 감소되고, V/G가 연속적으로 감소될 때의 잉곳의 단면도를 나타내었다. 도 4에서, 원재료의 폴리 실리콘이 녹기 시작한 후, 잉곳이 완전히 풀업될 때까지, 알곤 가스에 대하여 볼륨비가 6%인 수소 가스가, 알곤 가스의 입구부로부터 혼합되어 풀러(puller)에 인도되는 경우를 나타낸다. 본 발명에 따르는 제조 방법에서 사용된 제1 실리콘 기판(14)이 절단되는 잉곳이, 수소를 포함하는 무기 분위기에서 CZ법에 의해 성장된 잉곳으로 제한된다. 수소를 포함하는 무기 분위기에서 CZ법에 의해 성장된 잉곳에, 수소가 도핑되고, 도 4에 나타낸 것같이, 완전 영역[P], 특히 응집이 되지 않는 인터스티셜 실리콘 타입 점결함이 존재하는 영역[PI]이 팽창한다. 이것은 도핑된 수소가 베이컨시 타입 점결함과 결합되기 쉽기 때문에, 동일한 풀링 조건이라도, 유효 베이컨시 농도가 감소하는 것으로 고려된다. 그리고, 본 발명에 따르는 제조 방법에서 사용된 제1 실리콘 기판(14)이 절단되는 잉곳으로서, 완전 영역[P]의 잉곳이 사용된다. 여기서, 무기 분위기에서 수소의 비가 1∼10 볼륨%인 것이 바람직하고, 더 바람직하게는 3∼10 볼륨%이다. 무기 분위기에서 수소의 비가 1 볼륨%이하이면, 무결함 영역의 여백 팽창 등의 문제가 발생하고, 산화 침전을 방지하는 효과가 얻어질 수 없고, 비가 10 볼륨%를 넘으면, 단결정 실리콘을 풀업하는 순간에 일반적으로 사용된 탄소 부재가 수소와 반응하게 되는 등의 문제가 발생하여, 결정 결함이 없는 결정을 풀업하는 것이 어렵게 된다.
본 발명에 따르는 SOI 기판 제조 방법에서, 수소를 포함하는 무기 분위기에서 CZ법에 의해 성장된, 팽창된 완전 영역[P]을 갖는 잉곳을 슬라이싱하여 얻어진 웨이퍼가 제1 실리콘 기판(14)으로서 사용된다. 즉, 제1 실리콘 기판(14)을 만드는 잉곳을 얻기 위해 소정의 풀링 속도 프로파일이, 잉곳이 핫존 퍼니스에서 용융된 실리콘으로부터 풀업될 때, 도 2에 나타낸 온도 경사에 대한 풀링 속도의 비(V/G)는 인터스티셜 실리콘 타입 점결함의 응집이 생기는 것을 방지하기 위해 제1 임계비((V/G)1) 이상으로 유지되어야 하고, 베이컨시 타입 점결함이 잉곳의 중앙에 현저하게 존재하는 영역내에서 베이컨시 타입 점결함의 응집을 제한하기 위해서 제2 임계비((V/G)2) 이하가 되도록, 결정된다. 그리고, 본 발명에 따르는 제조 방법에서 사용되는, 잉곳으로부터 절단된 제1 실리콘 기판(14)으로는, 도 4에 나타낸 것같이, 위치(P4)에 대응하는 영역 [PV]가 현저하게 존재하는 웨이퍼(W4), 위치(P6)에 대응하는 영역 [PI]가 현저하게 존재하는 웨이퍼(W6), 및 위치(P5)에 대응하는 영역[PV]와 [PI]가 현저하게 존재하는 웨이퍼(W5) 중 하나가 사용된다.
즉, 본 발명에 따르는 SOI 기판 제조 방법에서, 제1 실리콘 기판(14)을 만드는 잉곳이 수소를 포함하는 무기 분위기에서 성장됨으로써, 그 완전 영역[P]이 팽창하고, 따라서, 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 제1 실리콘 기판(14)을 비교적 쉽게 얻을 수 있고, 얻어지는 SOI기판 (11)의 단가를 줄일 수 있다. 특히, 그 영역 [PI]이 팽창하고, 완전 영역 중 영역 [PI]의 제1 실리콘 기판(14)이 사용되고, 따라서, 얻어지는 SOI기판(11)의 단가를 확실히 줄일 수 있다.
또한, 본 발명에 따르는 SOI 기판 제조 방법에서, 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 웨이퍼가 제1 실리콘 기판(14)으로 사용되고, SOI 층의 결정 결함을 발생하는 산소 고용체가 열처리에서 산소 침전으로 거의 되지 않는다. 또한, 수소 도핑된 잉곳에서, COP 크기는 COP가 존재하는 영역이라도 더 작게 되므로, COP는 SOI 기판의 제조 방법의 감소 분위기에서 열처리에서 존재하기 쉽게 된다. 또한, 산소 침전의 생성 및 성장에 필요한 베이컨시 타입 결함이 수소와 결합되고, 실질적인 베이컨시 농도가 감소되므로, 정상 결정과 비교하여, 산소 침전의 생성 가능성은 더 작게 된다. 따라서, SOI 층의 결함 농도를 종래 기술보다 더 많이 줄일 수 있고, 또한, SOI 층의 결정 품질을 개선할 수 있다. 그리고, 영역 [PI]의 웨이퍼를 제1 실리콘 기판(14)으로서 사용하여, 베이컨시 농도를 더 줄일 수 있음으로써, 그 품질을 더 개선할 수 있다.
다음에, 본 발명에 따르는 SOI 기판의 제조에서 층 이송된 웨이퍼의 재생의 처리를 아래에 설명한다.
도 1에 나타낸 것같이, 이 재생 방법은, SOI 기판을 제조하는 상기 방법에서 이온 주입 영역(16)에서의 분리에 의해 SOI층(13)으로부터 분리된 층 이송된 웨이퍼가 제1 실리콘 기판(14)으로서 재사용되는 방법이다. 요약하면, SOI 층(13)으로 부터 분리된 표면이 연마된 후(도 1g 및 1i), 이 층 이송된 웨이퍼(17)가 제1 실리콘 기판(14)으로서 다시 한번 사용된다. 여기서, 층 이송된 웨이퍼(17)의 분리된 표면 위의 연마 처리로서, 적어도 정상적인 미러 연마 또는 기판 주위의 에지 연마와 미러 연마의 조합이 바람직하다. 미러 연마의 연마량은 0.5㎛ 이상 ∼ 10㎛ 이하이고, 더 바람직하게는, 1㎛ 이상∼5㎛ 이하이고, 분리된 표면의 오목면 및 볼록면을 미러 완료 레벨까지 완전히 평탄화하는 것이 어렵고, 10㎛ 이상이면, 전체 기판의 평탄도는 악화된다.
SOI 기판의 제조시 층 이송된 웨이퍼의 재생 처리에서, 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 잉곳을 슬라이싱하여 형성된 제1 실리콘 기판(14)을 분리함으로써, 층 이송된 웨이퍼(17)가 얻어진다. 여기서, 제1 실리콘 기판(14)은 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 영역으로 만들어지고, 인터스티셜 실리콘이 많은 영역 [PI]이 만들어질 때, SOI 층의 결정 결함을 만드는 산소 고용체가 열처리에서 산소 침전으로 거의 되지 않는다. 그러므로, 층 이송된 웨이퍼(17)에서도, 정상 결정과 비교하여, 산소 침전의 생성 가능성은 작아지고, 따라서, SOI 층의 결정 품질을 악화시키지 않고, 정상 결정의 경우보다 재생 횟수를 증가시킬 수 있다. 또한, 산소 증착에 필요한 베이컨시가 수소 도핑 효과에 의한 증착으로부터 더 방지되므로, 비용을 줄일 수 있다.
한편, 제1 실리콘 기판(14)이 영역[PV]으로 만들어져도, 정상 결정과 비교하 여, 수소도핑효과에 의해, 증착이 제한되고, 재생 횟수를 증가시킬 수 있고, 비용을 감소시킬 수 있다.
특히, 제1 실리콘 기판(14)의 산소 농도가 5 x 1017 ∼ 14 x 1017 atoms/cm3 이고, 층 이송된 웨이퍼(17)의 필요한 기계적인 강도가 유지되는 상태에서, 산소 침전이 발생하는 것을 충분히 방지할 수 있다. 여기서, 제1 실리콘 기판(14)의 산소 농도가 5 x 1017 atoms/cm3 이하이면, 인터스티셜 산소가 거의 없기 때문에, 웨이퍼의 기계적인 강도가 감소하고, 열처리에 의해 슬립이 쉽게 발생해서, SOI 기판(11)의 제조시 결정 결함이 되고, 소자 특성을 악화시킨다. 또한, 제1 실리콘 기판(14)의 산소 농도가 14 x 1017 atoms/cm3 를 초과하면, 열처리에 의해 산소 침전이 생성되는 것을 방지하는 것이 어렵게 된다.
다음에, 본 발명의 예들을 비교예들과 함께 보다 상세하게 설명한다.
<예 1>
지름 8인치의 붕소 도핑된 p형 실리콘 잉곳이, 단결정 실리콘 풀러를 사용하여 수소를 포함하는 무기 분위기에서 CZ법으로 풀업된다. 풀러의 내부로, 알곤 가스가 40 litters/minute의 흐름량으로, 원재료를 가열하는 순간으로부터 원재료를 냉각하는 순간까지 흐른다. 원재료의 폴리 실리콘이 녹기 시작한 후, 잉곳이 완전히 풀업될 때까지, 알곤 가스에 대한 부피비가 6%인 수소 가스가 알곤 가스의 입구부로부터 혼합되어 풀러에 안내된다. 풀업된 잉곳에 대해서, 저항비는 대략 10Ωm 이고, 산소 농도는 5 x 1017 atoms/cm3이다. 2개의 잉곳이 동일한 조건하에서 성장되고, 풀링 순간에서 V/G는 0.24 mm2/minute·℃로부터 0.18 mm2/minute·℃까지 연속적으로 감소된다. 2개의 잉곳 중에서 하나의 잉곳에 대해서, 잉곳 중심은 도 4에 나타낸 풀링 방향으로 절단되고, 각 영역들의 위치들이 검사되고, 다른 것에 대해서는, 도 4에서 P4에 대응하는 위치에서 실리콘 웨이퍼(W4)와, 그 외부 지름 및 두께가 200mm과 725㎛인 제1 실리콘 기판(14)이 얻어진다. 즉, 이 예에서 제1 실리콘 기판(14)은 영역 [Pv]가 현저하게 존재하는 웨이퍼(W4)이다.
다음에, 지름 8인치의 붕소(B) 도핑된 p타입 실리콘 잉곳이 단결정 실리콘 풀러를 사용하여 수소를 포함하지 않는 무기 분위기에서 CZ법에 의해 풀업되었다. 풀러의 내부로, 알곤 가스는 원재료를 가열하는 순간으로부터 원재료를 완전히 풀링하는 순간까지 40 litters/minute의 흐름량으로 흐른다. 풀업된 잉곳에 대해서, 직선몸체부의 길이는 1200mm이고, 저항비는 대략 10Ωm이고, 산소 농도는 5 x 1017 atoms/cm3이다. 풀링 순간에서 V/G는 0.24 mm2/minute·℃이다. 잉곳이 절단되고, 실리콘 웨이퍼는 절단되고, 그 외부 지름 및 두께가 200mm 및 725㎛인 제2 실리콘 기판(14)이 얻어진다.
도 1에 나타낸 것같이, 처음에 얻어진 제 1 실리콘 기판(14)은 산소 분위기에서 5시간 동안 1000℃에서 가열되고, 제1 산화막(21)은 제1 실리콘 기판(14)의 정면뿐 아니라 후면 및 측면 위에도 형성된다(도 1a). 다음에, 제1 실리콘 기판 (14)의 정면으로부터, 6 x 1016 /cm2의 도즈량의 수소 이온이 50keV의 가속 에너지로 주입됨으로써, 이온 주입 영역(16)이 제1 실리콘 기판(14)의 내부에 형성된다(도 1b). 다음에, 분리되어 준비된 제2 실리콘 기판(12)(도 1c)이 제1 산화막(21)을 통해 제1 실리콘 기판(14) 위에 적층됨으로써, 적층체(15)가 얻어진다(도 1d).
다음에, 이 적층체(15)는 질소 분위기에서 500℃에서 30분 동안 유지되고, 열처리가 실행되어, 제1 실리콘 기판이 이온 주입 영역(16)에서 균열되고, 상부 SOI층(13)이 제1 산화막(21)을 통해 제2 실리콘 기판(12)에 단단히 부착됨으로써, 결합된 기판(18)이 얻어진다(도 1f). 분리시 손상이 존재하는 결합 기판(18)의 영역이 산화처리에 의해 제거되고, 결합 강도를 개선하기 위해 알곤 가스 분위기에서 고온 열처리가 실행된다. 그 다음, 결합된 기판의 정면이 평평하게 만들어지고, 산화 처리에서 열처리에 의해, SOI층의 소정의 필름막 두께가 얻어질 때까지, 결합된 기판이 얇게 만들어짐으로써, SOI 기판(11)이 얻어진다(도 1j). 이렇게 얻어진 SOI 기판(11)이 예1로서 만들어진다.
<예 2>
적층체(15)에 열처리를 행하고, 예 1에서 이온 주입 영역(16)에서 절단함으로써 얻어진 층 이송된 웨이퍼(도 1g)에 대해서, SOI층(13)으로부터 분리된 표면이 연마된다(도 1i). 이 분리된 표면이 연마된 층 이송된 웨이퍼(17)가 제1 실리콘 기판(14)으로 다시 한번 사용되고, 예 1과 동일한 조건과 과정에 의해, SOI 기판(11)이 다시 얻어진다. 다시 한번 취득된 이 SOI 기판(11)이 예 2로서 만들어진다.
<예 3>
적층체(15)에 열처리를 행하고, 예 2에서 이온 주입 영역(16)에서 절단함으로써 얻어진 층 이송된 웨이퍼(도 1g)에 대해서, SOI층(13)으로부터 분리된 표면이 연마된다(도 1i). 이 분리된 표면이 연마된 층 이송된 웨이퍼(17)가 제1 실리콘 기판(14)으로 다시 한번 사용되고, 예 1과 동일한 조건과 과정에 의해, 제3 SOI 기판(11)이 얻어진다. 3번째 취득된 이 SOI 기판(11)이 예 3으로서 만들어진다.
<예 4>
적층체(15)에 열처리를 행하고, 예 3에서 이온 주입 영역(16)에서 절단함으로써 얻어진 층 이송된 웨이퍼(17)(도 1g)에 대해서, SOI층(13)으로부터 분리된 표면이 연마된다(도 1i). 이 분리된 표면이 연마된 층 이송된 웨이퍼(17)가 제1 실리콘 기판(14)으로 다시 한번 사용되고, 예 1과 동일한 조건과 과정에 의해, 제4 SOI 기판(11)이 얻어진다. 4번째 취득된 이 SOI 기판(11)이 예 4로서 만들어진다.
<예 5>
이 예 5에서 제1 실리콘 기판(14)은, 예 1의 단결정 실리콘 풀러를 사용하여 수소를 포함하는 무기 분위기에서 CZ법에 의해 풀업된 2개 중 하나로서, 도 4에서 P6에 대응하는 위치에서 실리콘 웨이퍼(W6)를 절단하여 얻어진, 그 외부 지름 및 두께가 200mm 및 725㎛인 웨이퍼이다. 즉, 이 예에서 제1 실리콘 기판(14)으로서, 영역 [PI]이 현저하게 존재하는 웨이퍼(W6)가 사용된다. 그리고, 영역 [PI]이 현저하게 존재하는 웨이퍼(W6)가 제1 실리콘 기판(14)으로서 사용되고는 것을 제외하고, 예 1에서와 동일한 조건과 과정에 의해, SOI 기판(11)이 다시 얻어진다. 이렇게 얻어진 SOI 기판(11)이 예 5로서 만들어진다.
<예 6>
적층체(15)에 열처리를 행하고, 예 5에서 이온 주입 영역(16)에서 절단함으로써 얻어진 층 이송된 웨이퍼(17)(도 1g)에 대해서, SOI층(13)으로부터 분리된 표면이 연마된다(도 1i). 이 분리된 표면이 연마된 층 이송된 웨이퍼(17)가 제1 실리콘 기판(14)으로 다시 한번 사용되고, 예 5와 동일한 조건과 과정에 의해, SOI 기판(11)이 다시 얻어진다. 다시 한번 취득된 이 SOI 기판(11)이 예 6으로서 만들어진다.
<예 7>
적층체(15)에 열처리를 행하고, 예 6에서 이온 주입 영역(16)에서 절단함으로써 얻어진 층 이송된 웨이퍼(17)(도 1g)에 대해서, SOI층(13)으로부터 분리된 표면이 연마된다(도 1i). 이 분리된 표면이 연마된 층 이송된 웨이퍼(17)가 제1 실리콘 기판(14)으로 다시 한번 사용되고, 예 5와 동일한 조건과 과정에 의해, 제3 SOI 기판(11)이 얻어진다. 3번째 취득된 이 SOI 기판(11)이 예 7로서 만들어진다.
<예 8>
적층체(15)에 열처리를 행하고, 예 7에서 이온 주입 영역(16)에서 절단함으로써 얻어진 층 이송된 웨이퍼(17)(도 1g)에 대해서, SOI층(13)으로부터 분리된 표면이 연마된다(도 1i). 이 분리된 표면이 연마된 층 이송된 웨이퍼(17)가 제1 실리콘 기판(14)으로 다시 한번 사용되고, 예 5와 동일한 조건과 과정에 의해, 제4 SOI 기판(11)이 얻어진다. 4번째 취득된 이 SOI 기판(11)이 예 8로서 만들어진다.
<예 9>
이 예 9에서 제1 실리콘 기판(14)은, 예 1의 단결정 실리콘 풀러를 사용하여 수소를 포함하는 무기 분위기에서 CZ법에 의해 풀업된 2개 중 하나로서, 도 4에서 P5에 대응하는 위치에서 실리콘 웨이퍼(W5)를 절단하여 얻어진, 그 외부 지름 및 두께가 200mm 및 725㎛인 웨이퍼이다. 즉, 이 예에서 제1 실리콘 기판(14)으로서, 영역 [PI] 및 영역 [PV]이 혼합하여 존재하는 웨이퍼(W5)가 사용된다. 그리고, 영역 [PI] 및 영역 [PV]이 혼합하여 존재하는 웨이퍼(W5)가 제1 실리콘 기판(14)으로서 사용되고는 것을 제외하고, 예 1에서와 동일한 조건과 과정에 의해, SOI 기판(11)이 다시 얻어진다. 이렇게 얻어진 SOI 기판(11)이 예 9로서 만들어진다.
<예 10>
적층체(15)에 열처리를 행하고, 예 9에서 이온 주입 영역(16)에서 절단함으로써 얻어진 층 이송된 웨이퍼(17)(도 1g)에 대해서, SOI층(13)으로부터 분리된 표면이 연마된다(도 1i). 이 분리된 표면이 연마된 층 이송된 웨이퍼(17)가 제1 실리콘 기판(14)으로 다시 한번 사용되고, 예 9와 동일한 조건과 과정에 의해, SOI 기판(11)이 다시 얻어진다. 다시 한번 취득된 이 SOI 기판(11)이 예 10으로서 만들어진다.
<예 11>
적층체(15)에 열처리를 행하고, 예 10에서 이온 주입 영역(16)에서 절단함으 로써 얻어진 층 이송된 웨이퍼(17)(도 1g)에 대해서, SOI층(13)으로부터 분리된 표면이 연마된다(도 1i). 이 분리된 표면이 연마된 층 이송된 웨이퍼(17)가 제1 실리콘 기판(14)으로 다시 한번 사용되고, 예 9와 동일한 조건과 과정에 의해, 제3 SOI 기판(11)이 얻어진다. 3번째 취득된 이 SOI 기판(11)이 예 11로서 만들어진다.
<예 12>
적층체(15)에 열처리를 행하고, 예 11에서 이온 주입 영역(16)에서 절단함으로써 얻어진 층 이송된 웨이퍼(17)(도 1g)에 대해서, SOI층(13)으로부터 분리된 표면이 연마된다(도 1i). 이 분리된 표면이 연마된 층 이송된 웨이퍼(17)가 제1 실리콘 기판(14)으로 다시 한번 사용되고, 예 9와 동일한 조건과 과정에 의해, 제4 SOI 기판(11)이 다시 얻어진다. 4번째 취득된 이 SOI 기판(11)이 예 12로서 만들어진다.
<비교예 1>
지름 8인치의 붕소(B) 도핑된 p형 실리콘 잉곳이, 단결정 실리콘 풀러를 사용하여 수소를 포함하지 않는 무기 분위기에서 CZ법으로 풀업된다. 풀러의 내부로, 알곤 가스가 40 litters/minute의 흐름량으로, 원재료를 가열하는 순간으로부터 원재료를 냉각하는 순간까지 흐른다. 풀업된 잉곳에 대해서, 직선체부의 길이는 1200mm이고, 저항비는 대략 10Ωm이고, 산소 농도는 5 x 1017 atoms/cm3이다. 2개의 잉곳이 동일한 조건하에서 성장되고, 풀링 순간에서 V/G는 0.24 mm2/minute·℃로부터 0.18 mm2/minute·℃까지 연속적으로 감소된다. 2개의 잉곳 중에서 하나의 잉곳 에 대해서, 잉곳 중심은 도 3에 나타낸 풀링 방향으로 절단되고, 각 영역들의 위치들이 검사되고, 다른 것에 대해서는, 도 3에서 P2에 대응하는 위치에서 실리콘 웨이퍼(W2)와, 그 외부 지름 및 두께가 200mm 및 725㎛인 제1 실리콘 웨이퍼(W4)가 얻어진다. 즉, 이 비교예에서 제1 실리콘 기판(14)은 중앙부에서 영역 [Pv]를 갖고, 중앙부 주위에 영역 [PI]를 더 갖는 웨이퍼(W2)이다.
제1 실리콘 기판(14)으로서, 영역 [Pv]와 영역 [PI]가 혼재하고, 수소를 포함하지 않는 무기 분기위에서 CZ법에 의해 성장된 잉곳을 슬라이싱하여 생성된, 웨이퍼가 제1 실리콘으로 사용되는 것을 제외하고, 예 1에서와 같은 동일한 조건과 과정에 의해, 제3 SOI 기판(11)이 얻어진다. 이렇게 얻어진 SOI기판(11)이 비교예1로서 만들어진다.
<비교예 2>
적층체(15)에 열처리를 행하고, 비교예 1에서 이온 주입 영역(16)에서 절단함으로써 얻어진 층 이송된 웨이퍼(17)(도 1g)에 대해서, SOI층(13)으로부터 분리된 표면이 연마된다(도 1i). 이 분리된 표면이 연마된 층 이송된 웨이퍼(17)가 제1 실리콘 기판(14)으로 다시 한번 사용되고, 예 9와 동일한 조건과 과정에 의해, SOI 기판(11)이 다시 얻어진다. 다시 한번 취득된 이 SOI 기판(11)이 비교예 2로서 만들어진다.
<비교예 3>
적층체(15)에 열처리를 행하고, 비교예 2에서 이온 주입 영역(16)에서 절단 함으로써 얻어진 층 이송된 웨이퍼(17)(도 1g)에 대해서, SOI층(13)으로부터 분리된 표면이 연마된다(도 1i). 이 분리된 표면이 연마된 층 이송된 웨이퍼(17)가 제1 실리콘 기판(14)으로 다시 한번 사용되고, 비교예 1과 동일한 조건과 과정에 의해, 제3 SOI 기판(11)이 얻어진다. 3번째로 취득된 이 SOI 기판(11)이 비교예 3으로서 만들어진다.
한편, 베이컨시 타입 점결함(COP)와 인터스티셜 실리콘 타입 점결함의 영역(디스로케이션 클러스터)의 응집 및 그 존재 또는 부존재는 DSOD(Direct Surface Oxide Defect)법과 Cu 데코레이션법을 각각 사용하여 확인된다. 여기서 표현된 베이컨시 타입 점결함(COP)의 응집과 인터스티셜 실리콘 타입 점결함(디스로케이션 클러스터)의 영역이 없는 기판은, 상기 평가법에 의해 관찰된 결함이 디스크 형상 또는 링형상 등의 특이 형상을 갖는 어느 집합적인 영역이 관찰되지 않는 것을 의미한다.
<비교 테스트 및 평가>
예 1∼12 및 비교예 1∼3에서 각 SOI 층에서 HF 결함의 밀도가 측정된다. HF 결함 평가는 SOI 층의 결정 결함(COP, 침전)을 평가하는 일반적인 방법이고, SOI 기판이 30분 동안 HF 농도 50%의 용액에 침적된 후, 결함의 수가 기판의 외주에서 5mm를 포함시키지 않은 영역에서 광학 현미경을 사용하여 계수된다. 그 결과를 표 1에 나타낸다.
[표 1]
수소 도핑의 존재 또는 부존재 및 SOI층의 영역 재사용 횟수 HF 결함 밀도 (수/cm2)
예 1 존재 [PV] 0 0.1
예 2 존재 [PV] 1 0.2
예 3 존재 [PV] 2 0.2
예 4 존재 [PV] 3 0.3
예 5 존재 [PI] 0 0.05
예 6 존재 [PI] 1 0.05
예 7 존재 [PI] 2 0.05
예 8 존재 [PI] 3 0.05
예 9 존재 [PV] 및 [PI] 0 0.1
예 10 존재 [PV] 및 [PI] 1 0.15
예 11 존재 [PV] 및 [PI] 2 0.2
예 12 존재 [PV] 및 [PI] 3 0.2
비교예 1 부존재 [PV] 및 [PI] 0 0.1
비교예 2 부존재 [PV] 및 [PI] 1 2.5
비교예 3 부존재 [PV] 및 [PI] 2 5.4
표 1에 나타낸 결과로부터 분명한 것같이, 제1 실리콘 기판(14)을 만드는 잉곳이 수소를 포함하는 무기 분위기에서 성장되는 예 1∼12의 SOI 기판에서, 그 SOI 층의 HF 결함의 밀도가 각각 낮은 값을 나타내는 것을 알 수 있다. 한편, 제1 실리콘 기판(14)을 만드는 잉곳이 수소를 포함하지 않는 무기 분위기에서 성장되는 비교예 1에서, 그 SOI 층의 HF 결함의 밀도가 낮은 값을 나타내지만, 그 제조 방법에서 부산물로 생성된 층 이송된 웨이퍼가 제1 실리콘 기판(14)으로 다시 사용된 비교예 2 및 3의 SOI 기판에서, 그 SOI 층의 HF 결함의 밀도가 매우 높은 값을 나타낸다. 이는 비교예들에서 제1 실리콘 기판(14)이 수소를 포함하지 않는 무기 분위기에서 성장된 잉곳으로 만들어지고, 제1 실리콘 기판(14)에 포함된 산소 고용체는 제조 방법의 복수 회의 열처리에서 침전이 되는 사실로부터 발생한다. 그러므로, 수소를 포함하는 무기 분위기에서 성장된 잉곳을 슬라이싱하여 제1 실리콘 기판(14)을 형성함으로써 층 이송된 웨이퍼에 산소침전이 형성되는 것이 방지되고, 층 이송된 웨이퍼가 복수회 재사용되는 본 발명이 효과적이고 장점이 있는 것을 알 수 있다.
본 발명에 의하면, 층 이송된 웨이퍼를 재사용함으로써 얻어진 SOI 기판에 산소 침전이 생기는 것을 방지하기 위한 SOI 기판을 제조하는 방법과, 제조시 층 이송된 웨이퍼의 재생 방법이 제공된다.

Claims (3)

  1. 제1 실리콘 기판(14)의 정면 위에 적어도 산화막(21)을 형성하는 단계,
    상기 제1 실리콘 기판(14)의 표면에서부터 수소이온을 주입함으로써, 상기 제1 실리콘 기판(14)의 내면에 주입 영역(16)을 형성하는 단계,
    제2 실리콘 기판(12)을 상기 제1 실리콘 기판(14) 위에 산화막(21)을 통하여 적층함으로써, 상기 제1 실리콘 기판(14)과 상기 제2 실리콘 기판(12)이 서로 결합된 적층체(15)를 형성하는 단계, 및
    소정의 온도에서 상기 적층체(15)를 가열함으로써, 상기 제1 실리콘 기판(14)을 상기 이온주입 영역(16)에서 분리하고, 상기 산화막(21)을 통하여 상기 제2 실리콘 기판(12) 위에 박막 SOI 층(13)이 형성되어 있는 SOI 기판(11)을 얻는 단계를 포함하고,
    수소를 포함하는 무기 분위기에서 CZ법에 의해 성장된 베이컨시 타입 점결함의 응집과 인터스티셜 실리콘 타입 점결함의 응집이 없는 잉곳을 슬라이싱하여, 상기 제1 실리콘 기판(14)이 형성되는, SOI 기판의 제조방법.
  2. 청구항 1에 있어서,
    상기 제1 실리콘 기판(14)을 형성하는 잉곳이 산소 농도가 5 x 1017 ∼ 14 x 1017 atoms/cm3 (Old-ASTM)의 범위에 있도록 성장되는, SOI 기판의 제조방법.
  3. 청구항 1 또는 청구항 2에 따른 SOI 기판의 제조방법에서 층 이송된 웨이퍼의 재생 방법으로서, 상기 이온 주입 영역(16)에서의 분리에 의해 상기 SOI층(13)으로부터 분리된 층 이송된 웨이퍼(17)가 상기 제1 실리콘 기판(14)으로 다시 사용되는, 층 이송된 웨이퍼의 재생 방법.
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JP2004241786A (ja) Ｉｇウェーハの製造方法及びこの方法で作られたｉｇウェーハ

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