KR20060100258A - 반도체 메모리 및 그 제조 방법 - Google Patents

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Abstract

반도체 메모리는, 복수의 활성 영역; 각 활성 영역 상에 배치된 복수의 비트 라인 콘택트; 섬 형상으로 형성되며 복수의 비트 라인 콘택트의 상부면과 접촉하는 복수의 제1 로컬 라인; 복수의 제1 로컬 라인의 상부면과 접촉하며 활성 영역과 평행한 방향으로 정렬되는 복수의 제1 비어 콘택트(via contact); 복수의 제1 비어 콘택트 중 하나와 접촉하며 활성 영역과 평행한 방향으로 연장되는 제1 비트 라인; 및 각 제2 로컬 라인을 통하여 제1 비트 라인과 접촉하지 않는 제1 비어 콘택트 위에 배열된 복수의 제2 비어 콘택트를 포함한다.
반도체, 메모리, 활성 영역, 비트 라인, 비어 콘택트

Description

반도체 메모리 및 그 제조 방법{SEMICONDUCTOR MEMORY AND FABRICATION METHOD FOR THE SAME}
도 1은, 본 발명의 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리에 적용된 메모리 셀 트랜지스터의 기본 측벽 제어-타입 구조의 개략 단면도.
도 2는, 본 발명의 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리에 적용된 메모리 셀 트랜지스터의 기본 적층 게이트 구조의 개략 단면도.
도 3a는, 활성 영역(AA) 상에 형성된 비트 라인 콘택트(CB), 제1 금속층(M0), 및 제1 비어 콘택트(V1)를 갖는, 본 발명의 제1 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 장치 평면 패턴도.
도 3b는, 도 3a의 라인 Ⅰ-I를 따라 절취한, 본 발명의 제1 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 단면도.
도 4a는, 제1 비어 콘택트(V1) 상에 형성된 제2 금속층(M1) 및 제2 비어 콘택트(V2)를 갖는, 본 발명의 제1 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 장치 평면 패턴도.
도 4b는, 도 4a의 라인 Ⅱ-Ⅱ를 따라 절취한, 본 발명의 제1 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 단면도.
도 5a는, 제2 비어 콘택트(V2) 상에 형성된 제3 금속층(M2) 및 제3 비어 콘택트(V3)를 갖는, 본 발명의 제1 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 장치 평면 패턴도.
도 5b는, 도 5a의 라인 Ⅲ-Ⅲ을 따라 절취한, 본 발명의 제1 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 단면도.
도 6a는, 제3 비어 콘택트(V3) 상에 형성된 제4 금속층(M3)을 갖는, 본 발명의 제1 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 장치 평면 패턴도.
도 6b는, 도 6a의 라인 Ⅳ-Ⅳ를 따라 절취한, 본 발명의 제1 실시예예 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 단면도.
도 7a는, 활성 영역(AA) 상에 형성된 비트 라인 콘택트(CB), 제1 금속층(M0), 및 제1 비어 콘택트(V1)를 갖는, 본 발명의 제2 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 장치 평면 패턴도.
도 7b는, 도 7a의 라인 Ⅰ-Ⅰ 및 Ⅱ-Ⅱ를 따라 절취한, 본 발명의 제2 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 단면도.
도 8a는, 각 제1 비어 콘택트(V1) 상에 형성된 제2 금속층(M1) 및 제2 비어 콘택트(V2)를 갖는, 본 발명의 제2 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 장치 평면 패턴도.
도 8b는, 도 8a의 라인 Ⅲ-Ⅲ을 따라 절취한, 본 발명의 제2 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 단면도.
도 9a는, 제2 비어 콘택트(V2) 상에 형성된 제3 금속층(M2)을 갖는, 본 발명의 제2 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 장치 평면 패턴도.
도 9b는, 도 9a의 라인 Ⅳ-Ⅳ를 따라 절취한, 본 발명의 제2 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 단면도.
도 10은, 본 발명의 제1 또는 제2 실시예에 따른, 반도체 메모리, 더욱 상세하게는 NAND 비휘발성 반도체 메모리의 시스템 블록도.
도 11은, 본 발명의 제1 또는 제2 실시예에 따른, 반도체 메모리, 더욱 상세하게는 NAND 비휘발성 반도체 메모리의 개략 회로도.
도 12는, 본 발명의 제3 실시예에 따른, 반도체 메모리, 더욱 상세하게는 AND 비휘발성 반도체 메모리의 개략 회로도.
도 13은, 본 발명의 제4 실시예에 따른, 반도체 메모리, 더욱 상세하게는 NOR 비휘발성 반도체 메모리의 개략 회로도.
도 14는, 본 발명의 제5 실시예에 따른, 반도체 메모리, 더욱 상세하게는 2-트랜지스터/셀 시스템 비휘발성 반도체 메모리의 개략 회로도.
도 15는, 본 발명의 제6 실시예에 따른, 반도체 메모리, 더욱 상세하게는 3-트랜지스터/셀 시스템 비휘발성 반도체 메모리의 개략 회로도.
도 16은, 본 발명의 실시예에 따른, 반도체 메모리를 이용하는 플래시 메모 리 장치 및 시스템의 주요 소자의 개략도.
도 17a는, 활성 영역(AA) 상에 형성된 비트 라인 콘택트(CB), 제1 금속층(M0), 및 제1 비어 콘택트(V1)를 갖는, 연구 예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 장치 평면 패턴도.
도 17b는, 도 17a의 라인 Ⅱ-Ⅱ 및 Ⅲ-Ⅲ을 따라 절취한, 연구 예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 단면도.
도 18a는, 제1 비어 콘택트(V1) 상에 형성된 제2 금속층(M1)을 갖는, 연구 예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 장치 평면 패턴도.
도 18b는, 도 18a의 라인 Ⅰ-Ⅰ을 따라 절취한, 연구 예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 개략 단면도.
※도면의 주요 부분에 대한 부호의 설명※
CB : 비트 라인 콘택트
M0 : 제1 금속층
V1 : 제1 비어 콘택트
AA : 활성 영역
[특허문헌 1] 일본국 특개 2003-204001호
본 출원은, 2005년 3월 16일 출원된 이전 일본국 특허 출원 P2005-075396의 우선권의 이익을 기초로 하며 주장하고 있다; 그 전체 내용은 여기서 참조로서 병합하고 있다.
본 발명은 반도체 메모리에 관한 것이다. 더욱 상세하게는, 본 발명은, 비트 라인(BL) 간의 간격을 완화하고, 매우 가까이 배치되는 비트 라인과 비어 콘택트로 인한 비트 라인(BL)과 비어 콘택트(VIA)의 결함을 방지하는 반도체 메모리, 및 그 제조 방법에 관한 것이다.
대용량, 저비용 NAND 플래시 EEPROM을 구현하기 위해서는, 척도 법칙(scaling law)에 기초한, 장치 치수 등의 소형화가 필수적이다. 그러나, 소형화에 대한 진보된 설계 규칙이 계속 개발되고 있고 소형화가 진행됨에 따라 처리 정확도가 더 엄격해지고 있기 때문에, 소형화된 NAND 플래시 EEPROM을 구현하기 위한 프로세스 기술은 보조를 맞출 수 없다.
대체로, NAND 플래시 EEPROM의 구조는 셀 어레이 영역 및 주변 회로 영역으로 분할될 수 있다. 주변 회로 영역에 대한 처리 정확도는 전기 전류 및 내전압과 같은 소망하는 트랜지스터 성능 사양을 만족해야 하므로, 셀 어레이 영역에 대한 설계 규칙보다 덜 엄격한 설계 규칙이 주변 회로 영역에 적용된다. 이에 반하여, 셀 어레이 영역을 구성하는 메모리 셀 트랜지스터의 고성능이 강하게 요구되지 않고 균일하게 배열된 배치가 가능하므로, 소형화는 프로세스 기술의 한계까지 항상 추구되고 있다.
종래 NAND 플래시 EEPROM의 셀 어레이에서, (1) 활성 영역(AA) 및 소자 절연 영역, (2) 게이트 전극(CG), (3) 비트 라인 콘택트(CB), 및 (4) 비트 라인(BL)은 최소 제조 치수를 가질 수도 있다. 상술한 처리 정확도를 최소 제조 치수로 구현하기 위해서는, 첨단, 고비용 장치 및 재료가 채용되어야 한다. 따라서, 최소 제조 치수를 갖는 영역이 더 많아지면, 비용이 더 증가하게 되어, 제품 경쟁력의 손실이 발생하게 된다.
종래 상호 접속 방법을 이용하는 경우에는, 특히 비트 라인(BL)의 피치가 활성 영역(AA) 또는 소자 절연 영역(STI)의 피치와 같고, 비트 라인(BL)의 폭이 활성 영역(AA) 또는 소자 분리 영역(STI)의 폭과 같다. 상호 접속이 소형화로 인해 좁아지게 되는지에 관계없이, 지연을 허용하지 않는 정도까지 시트 저항의 유지 및 저항률의 보장이 필요하므로, 동일 상호 접속 재료가 이용되는 경우 척도 법칙으로 인해, 상호 접속 층 두께가 증가하고, 처리 곤란이 일반적으로 증가한다.
또한, 최근에는, 매우 가까이 배치되는 비트 라인과 비어 콘택트로 인한 비트 라인(BL)과 비어 콘택트(VIA)의 결함이 더욱더 명백해지고 있다.
이상, NAND 플래시 EEPROM을 예시적인 비휘발성 반도체 메모리로 다루었지만, 동일한 문제는 다른 메모리 작동 방법에도 그대로 적용된다. 예를 들어, 부유 게이트에 인접한 보조 게이트를 갖는, NOR, DINOR, AND, 및 AG-AND 타입 메모리는, NAND 플래시 EEPROM과는 다른 일반적인 비휘발성 반도체 메모리이다(예를 들어, Y. Sasago 등의, "10-MB/s Multi-Level Programming of Gb-Scale Flash Memory Enabled by New AG-AND Cell Technology", Technical Digests of International Electron Devices Meeting, 2002년 IEEE, 21.6.1, p. 952-954 참조). 이들 구조는, 공통 문제, 즉, 메모리 트랜지스터 또는 선택 게이트 트랜지스터를 비트 라인에 접속하기 위해서는, 비트 라인과 비어 콘택트가 조밀하게 정렬되는 영역이 존재하는 문제를 공유한다.
인접한 비트 라인 간에 생성되는, 결합 잡음이 비트 라인 차폐 기술을 통하여 감소할 수 있도록, 트위스트 비트 라인 전극을 이용한 2차원 장치 패턴을 갖는 NAND EEPROM이 이미 제안되었다(예를 들어, 특허 문헌 1(도 2) 참조).
본 발명의 일 태양은, 복수의 활성 영역; 각 활성 영역 상에 배치된 복수의 비트 라인 콘택트; 섬 형상으로 형성되며 복수의 비트 라인 콘택트의 상부면과 접촉하는 복수의 제1 로컬 라인; 복수의 제1 로컬 라인의 상부면과 접촉하며 활성 영역과 평행한 방향으로 정렬되는 복수의 제1 비어 콘택트; 복수의 제1 비어 콘택트 중 하나와 접촉하며 활성 영역과 평행한 방향으로 연장되는 제1 비트 라인; 및 각 제2 로컬 라인을 통하여 제1 비트 라인과 접촉하지 않는 제1 비어 콘택트 위에 배열된 복수의 제2 비어 콘택트를 포함하는 반도체 메모리에 관한 것이다.
본 발명의 다른 태양은, 복수의 활성 영역; 각 활성 영역 상에 배치된 복수의 비트 라인 콘택트; 섬 형상으로 형성되며 복수의 비트 라인 콘택트의 상부면과 접촉하는 복수의 제1 로컬 라인; 복수의 제1 로컬 라인의 상부면과 접촉하며 활성 영역과 평행한 방향으로 정렬되는 복수의 제1 비어 콘택트; 복수의 제1 비어 콘택트 중 하나와 접촉하며 활성 영역과 평행한 방향으로 연장되는 제1 비트 라인; 및 제1 비트 라인과 접촉하지 않는 제1 비어 콘택트 위에 연속 콘택트 구조로 배열된 복수의 제2 비어 콘택트를 포함하는 반도체 메모리에 관한 것이다.
본 발명의 다른 태양은, 복수의 활성 영역 상에 복수의 비트 라인 콘택트를 형성하는 단계; 섬 형상이며 복수의 비트 라인 콘택트의 상부면과 접촉하는 복수의 제1 로컬 라인을 형성하는 단계; 복수의 제1 로컬 라인의 상부면과 접촉하며 활성 영역과 평행한 방향으로 정렬되는 복수의 제1 비어 콘택트를 형성하는 단계; 복수의 제1 비어 콘택트 중 하나와 접촉하며 활성 영역과 평행한 방향으로 연장되는 제1 비트 라인을 형성하는 단계; 및 각 제2 로컬 라인을 통하여 제1 비트 라인과 접촉하지 않는 제1 비어 콘택트 위에 배열된 복수의 제2 비어 콘택트를 형성하는 단계를 포함하는 반도체 메모리 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여, 본 발명의 여러 실시예를 설명한다. 동일하거나 유사한 참조 부호는 도면 전체에 걸쳐 동일하거나 유사한 부분 및 구성 요소에 적용되고, 동일하거나 유사한 부분 및 구성 요소의 설명은 생략되거나 단순화된다는 것에 주목하자.
일반적으로, 및 회로 블록의 표현에서 관습적인 것과 같이, 여러 도면은 한 도면에서 다른 도면 간뿐만 아니라 소정의 도면 내부도 축척으로 그려지지 않고, 특히 회로도는 도면의 판독을 용이하게 하기 위해 임의로 그려진다는 것을 알 수 있다.
다음 설명에서, 특정 신호 값 등과 같은 다수의 특정 상세는, 본 발명의 완 전한 이해를 제공하기 위해 설명된다. 그러나, 당해 기술분야의 당업자는, 본 발명이 상기 특정 상세 없이 실시될 수도 있다는 것을 명확하게 알 수 있다. 다른 경우, 불필요한 상세로 본 발명을 불명확하게 하지 않도록 하기 위해, 널리 공지된 회로는 블록도 형태로 도시되어 있다.
이하, 도면을 참조하여, 본 발명의 실시예를 설명한다. 동일하거나 유사한 참조 부호는 다음 도면 중에서 동일하거나 유사한 부분에 부착된다. 아래에 도시된 실시예는, 본 발명에 따른 기술 사상을 구현하는데 이용되는 장치 및 방법을 예시하는 것으로, 아래에 나타낸 기술 사상으로 본 발명에 따른 기술 사상을 한정하려는 것은 아니다. 본 발명에 따른, 이들 기술 사상은, 청구항과 부합하는 여러 변형을 수용할 수도 있다.
본 발명의 반도체 메모리 및 그 제조 방법에 따르면, 비트 라인(BL) 간의 간격을 완화할 수도 있고, 매우 가까이 배치되는 비트 라인과 비어 콘택트로 인한 비트 라인(BL)과 비어 콘택트(VIA)의 결함을 방지할 수도 있다.
이하, 도면을 참조하여 본 발명의 제1 내지 제6 실시예를 설명한다. 동일하거나 유사한 부호는 첨부된 도면 전체에 걸쳐 동일하거나 유사한 부분에 주어진다. 그러나, 도면은 개략도에 지나지 않는 것으로, 두께와 평면 치수 간의 관계 및 각 층 두께의 비율 등은 실제 발명의 것과 다르다는 것에 주목하자. 따라서, 특정 두께 및 치수는 다음 설명을 고려하여 결정되어야 한다. 또한, 도면 중에 상이한 치수 및/또는 상이한 비율을 갖는 부분이 포함될 수도 있음은 물론이다.
또한, 이하 주어진 제1 내지 제6 실시예는, 본 발명의 기술 사상을 구현하기 위한 장치 및 방법을 나타낸 것으로, 본 발명의 기술 사상은 다음 재료나, 형상, 구조, 배열 등에 한정되지 않는다. 본 발명의 기술 사상은 첨부된 청구항의 범위 내에서 여러 변형물로 변형될 수도 있다.
[비교 예]
우선, 도 17 및 도 18에 도시된 바와 같이, 본 발명의 실시예에 대한 기초로서 연구 예는, 비휘발성 반도체 메모리의 메모리 셀 어레이 영역 내에 일반적인 비트 라인 상호 접속을 갖는다.
도 17a는, 활성 영역(AA) 상에 형성된 비트 라인 콘택트(CB), 제1 금속층(M0), 및 제1 비어 콘택트(V1)를 갖는, 연구 예에 따른, 비휘발성 반도체 메모리의 개략 장치 평면 패턴도이다. 도 17b는, 도 17a의 라인 Ⅱ-Ⅱ 및 Ⅲ-Ⅲ을 따라 절취한 개략 단면도이다. 도 18a는, 제1 비어 콘택트(V1) 상에 형성된 제2 금속층(M1)을 갖는, 연구 예에 따른, 비휘발성 반도체 메모리의 개략 장치 평면 패턴도이다. 도 18b는, 도 18a의 라인 Ⅰ-Ⅰ을 따라 절취한 개략 단면도이다. 도 17b는 제1 비어 콘택트(14; V1) 상에 배열된 제2 금속층(15; M1)을 도시하지만, 도 17a에서는 제2 금속층(15; M1)이 생략된다는 것에 주목하자. 도 18a에 도시된 바와 같이, 제2 금속층(15; M1)은 각 활성 영역(10; AA) 위에 비트 라인(BL) 길이를 따라 배치된다. 또한, 도 17b에 도시된 바와 같이, 라인 Ⅱ-Ⅱ 및 Ⅲ-Ⅲ을 따라 절취한 2개의 개략 단면 구조가 결합한다.
도 17a에 도시된 바와 같이, 연구 예에 따른 비휘발성 반도체 메모리는, (컬 럼 방향으로) 비트 라인(BL) 길이를 따라 연장되는, 다수의 활성 영역(100(AA0), 101(AA1), 102(AA2), 103(AA3), 104(AA4), 105(AA5), ...), 각 활성 영역(100(AA0), 101(AA1), 102(AA2), 103(AA3), 104(AA4), 105(AA5), ...)에 접속되며 워드 라인(WL) 길이를 따라 컬럼으로 배열되는 비트 라인 콘택트(11; CB) 및 소스 라인 콘택트(12; CS), 섬 형상으로 배열되며 비트 라인 콘택트(11; CB)에 접속되는 제1 금속층(13; M0)의 제1 로컬 라인, 워드 라인 길이를 따라 선형으로 연장되며 소스 라인 콘택트(12; CS)에 공통으로 접속되는 제1 금속층(13; M0)의 소스 라인(SL), 및 제1 로컬 라인 상에 배열되는 제1 비어 콘택트(14; V1)를 구비한다. 도 18a에 도시된 바와 같이, 메모리는, 비트 라인(BL) 길이를 따라 연장되며 각 제1 비어 콘택트(14; V1)에 접속되는 제2 금속층(15; M1)을 더 구비한다. 비트 라인 콘택트(11; CB)는 워드 라인 길이를 따라 연장되는 컬럼으로 형성된다.
다음으로, 도 17a에 도시된 바와 같이, 제1 금속층(13; M0)의 로컬 라인은 교대로 연장되고, 제1 비어 콘택트(14; V1)는 제1 금속층(13; M0) 상에 배열된다. 이는, 제1 비어 콘택트(14; V1)가 최소 제조 치수로 배치되는 것을 방지한다.
도 18a에 도시된 바와 같이, 각 비트 라인(BL)을 구성하는 제2 금속층(150(M1), 151(M1), 152(M1), 153(M1), 154(M1), 155(M1), ...)은, 각 제1 비어 콘택트(140(V1), 141(V1), 142(V1), 143(V1), 144(V1), 145(V1), ...) 상에 적층된다. 따라서, 도 18a에 도시된 바와 같이, 비트 라인(BL)은 최소 제조 치수로 형성된다.
일반적으로, 제1 비어 콘택트(14; V1)의 지름은 비트 라인 폭과 대략 동일하게 설정된다. 그러나, 비어 콘택트 지름과 비트 라인(BL)의 치수 변동 및 오정렬(misalignment)을 고려하면, 도 18a 및 도 18b에 도시된 바와 같이, 각 비트 라인(BL)과 인접한 제1 비어 콘택트(14; V1) 간의 거리(L( M1 -V1))는, 비트 라인 간 거리(LM1)보다 작을 수도 있다. 따라서, 비트 라인(BL)과 비트 라인에 매우 가까이 배치된 제1 비어 콘택트(14; V1) 간에 높은 단락률이 발생하게 된다. 또한, 메모리 셀 어레이 내의 인접한 비트 라인(BL) 간의 전위차가 기껏해야 전원 전압과 대략 같으므로, 고전압이 인가되지 않게 된다. 그러나, 결국, 비트 라인(BL)과 인접한 제1 비어 콘택트(14; V1) 간의 거리(L(M1-V1))을 갖는 영역에서 절연 특성의 손상은, 비트 라인(BL) 간의 전원 전압의 반복적인 인가로 인해 절연 파괴를 발생하게 된다.
미래의 소형화에 적응하고 처리 곤란 및 비용을 감소시키기 위해서는, (4) 비트 라인(BL)의 피치를 완화하는 것이 바람직하다.
(기본 셀 구조)
본 발명의 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리를 위한 메모리 셀 트랜지스터의 기본 구조는, 도 1의 개략 단면도에 도시된 것과 같은 측벽 제어-타입 구조를 구비한다. 측벽 제어 게이트 구조는, 반도체 기판(26) 내에 형성되며 소스 영역 또는 드레인 영역으로 되는 확산층(4), 반도체 기판(26) 상에 형성된 터널링 절연막(30), 터널링 절연막(30)을 통하여 확산층(4) 간 에 삽입되는 채널 영역 상에 형성된 부유 게이트(8), 및 확산층(4)과 마주보며 게이트 간 절연막을 통하여 부유 게이트(8)의 2개의 측벽에 인접하여 형성된 제1 및 제2 제어 게이트(2)를 구비한다.
본 발명의 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리를 위한, 메모리 셀 트랜지스터의 다른 기본 구조는, 도 2의 개략 단면도에 도시된 것과 같은 적층 게이트 구조를 구비한다. 적층 게이트 구조는, 반도체 기판(26) 내에 형성되며 소스 영역 또는 드레인 영역으로 되는 확산층(4); 반도체 기판(26) 상에 형성된 터널링 절연막(30); 터널링 절연막(30)을 통하여 확산층(4) 간에 삽입되는 채널 영역 상에 형성된 부유 게이트(8); 및 층간 절연막을 통하여 부유 게이트(8) 상에 형성된 제어 게이트(2)를 구비한다.
측벽 제어 게이트 구조에 따르면, 부유 게이트(8) 주위의 기생 용량은 감소할 수 있고, 제어 게이트(2)와 부유 게이트(8) 간의 용량 증가는, 기입(write-in) 전압(Vpgm)을 감소시키고, 고집적 및 고속 성능이 가능한 비휘발성 반도체 메모리를 제공한다. 측벽 제어 게이트 구조는 2개의 제어 게이트 라인을 가져야 하지만, 적층 게이트 구조의 경우에는 하나의 제어 게이트 라인만이 필요하다. 따라서, 적층 게이트 구조를 갖는 메모리 셀 어레이는 더 간단한 회로를 갖게 된다. 그러나, 실제 행렬 구조에서는, 측벽 제어 게이트 구조 내의 제어 게이트 라인의 개수가 적층 게이트 구조보다 실제로 하나의 제어 게이트 라인만이 많다. 이는, 단일 제어 게이트에 의해 2개의 메모리 셀을 제어할 수도 있기 때문이다.
본 발명의 실시예에 따른, 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리의 메모리 셀 트랜지스터의 기본 구조는, 측벽 제어-타입 구조 또는 적층 게이트 구조를 채용할 수도 있다.
[제1 실시예 ]
(반도체 메모리)
도 3 및 도 4에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 메모리는, 다수의 활성 영역(101(AA1), 102(AA2), 103(AA3), 104(AA4), 105(AA5), 106(AA6) ...); 각 활성 영역(101(AA1), 102(AA2), 103(AA3), 104(AA4), 105(AA5), 106(AA6) ...) 상에 배열된 다수의 비트 라인 콘택트(11(CB1), 11(CB2), 11(CB3), 11(CB4), 11(CB5), 11(CB6)) 및 소스 라인 콘택트(12; CS)를 구비한다. 또한, 반도체 메모리는, 각 비트 라인 콘택트(11(CB1), 11(CB2), 11(CB3), 11(CB4), 11(CB5), 11(CB6))와 접촉하며, 섬 형상으로 형성된 다수의 제1 금속층(13; M0)으로 이루어진, 제1 로컬 라인; 제1 금속층(13; M0)으로 이루어진 소스 라인 콘택트(12; CS)에 공통으로 각각 접속되며, 워드 라인(WL) 길이를 따라 선형으로 연장되는, 소스 라인(SL); 및 제1 로컬 라인과 접촉하며 (비트 라인(BL) 길이를 따라 컬럼 방향) 활성 영역과 평행한 방향으로 정렬되는, 다수의 제1 비어 콘택트(14(V1_1), 14(V1_2), 14(V1_3), 14(V1_4), 14(V1_5), 14(V1_6))를 구비한다. 제1 비트 라인 그룹(예를 들어, 도 4의 BL1 및 BL4)은 제2 금속층(15; M1)으로 형성되고, 다수의 제1 비어 콘택트(14; V1) 중 제1 비어 콘택트((14(V1_1) 및 14(V1_4))와 접촉하며, 활성 영역과 평행한 방향으로 연장된다. 다수의 제2 비어 콘택트 (16(V2_2), 16(V2_3), 16(V2_5), 및 16(V2_6))는, 제1 비트 라인 그룹과 접촉하지 않는 다수의 제1 비어 콘택트(14; V1) 중 제1 비어 콘택트(14(V1_2) 및 14(V1_3)) 또는 제1 비어 콘택트(14(V1_5) 및 14(V1_6)) 상에 제2 금속층(15; M1)으로 이루어진 제2 로컬 라인을 통하여 배치된다.
또한, 도 5에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 메모리는, 다수의 제2 비어 콘택트(16(V2_2), 16(V2_3), 16(V2_5), 및 16(V2_6)) 중 제2 비어 콘택트(16(V2_2) 및 16(V2_5))의 하나와 접촉하는 제3 금속층(17; M2)으로 형성되고, 활성 영역과 평행한 방향으로 연장되는 부분을 갖는, 제2 비트 라인 그룹(예를 들어, 도 5의 BL2 및 BL5)을 구비한다.
도 5 및 도 6에 도시된 바와 같이, 반도체 메모리는, 제2 비트 라인 그룹과 접촉하지 않는 다수의 제2 비어 콘택트(16; V2) 중 제2 비어 콘택트(16(V2_3) 및 16(V2_6)) 상에, 제3 금속층(17; M2)의 제3 로컬 라인을 통하여, 배치된 다수의 제3 비어 콘택트(18; V3)를 더 구비한다. 제4 금속층(19; M3)으로 형성된 제3 비트 라인 그룹(예를 들어, 도 6의 BL3 및 BL6)은, 다수의 제3 비어 콘택트(18; V3) 중 제3 비어 콘택트(18(V3_3) 및 18(V3_6))의 하나와 접촉하고, 활성 영역과 평행한 방향으로 연장된다.
도 3에서는, 장치 영역 또는 소자 절연 영역의 '최소 제조 치수 F', 즉 폭 F의 1.5배로, 비트 라인(BL) 간의 간격을 완화하는 경우를 설명한다.
척도 법칙에 기초한 마이크로-제조를 위한 최소 단위를 F로 가정하면, 일반적으로 활성 영역(AA)의 폭과 게이트 전극(CG)의 폭은 최소 마이크로-제조 치수 F 이고, 최소 피치(= 주기) 치수는 2F로 표현된다. 반도체 메모리의 경우에는, "상호 접속 '최소 피치'를 1.5로 곱하므로", 피치가 3F이다. 피치 3F는 2가지 방법으로 이용될 수도 있다. 제1 방법은, 제2 금속층(M1)의 라인 폭이 M1L이고 간격이 M1S인 경우, M1L = M1S = 1.5F로 설정하는 것이다. 이는 제3 금속층(M2)과 제4 금속층(M3)에도 그대로 적용된다. 제2 방법은 M1L ＜ M1S로 설정하는 것이다. 예를 들어, M1F = 1F이고 M1S = 2F이다. 제1 방법은 기술적으로 처리가 더 쉽다. 제2 방법의 이용은, 최소 마이크로-제조 치수 F에 기초한, 폭 L을 갖는 라인의 형성이 가능하고 나머지 절연막을 보호할 필요가 있는 경우에 적합하다. 본 발명의 제5 실시예에 따른, 반도체 메모리를 위한 제조 방법을 나타낸 도 5 및 도 6은, 제2 방법에 대응하는 치수를 갖는다. 즉, 최소 간격 값은, 피치 3F가 이용되는 방법에 따라 변한다.
'최소 마이크로-제조 치수 F'는, 척도 법칙에 기초한 마이크로-제조를 위한 최소 패턴 폭에 의해 정의된 치수이다. 예를 들어, 도 3은, 비트 라인(BL) 길이를 따라 연장되는 다수의 활성 영역(101(AA1), 102(AA2), 103(AA3), 104(AA4), 105(AA5), 106(AA6))의 폭에, 치수 F가 대응하는 것을 설명한다. 다른 방법으로는, 치수 F는, 활성 영역 간의 각 소자 절연 영역의 폭에 대응한다.
(반도체 메모리 제조 방법)
도 3 내지 도 6에 도시된 바와 같이, 본 발명의 제1 실시예에 따른, 반도체 메모리 제조 방법은, 비트 라인(BL) 간의 간격을 완화한다.
도 3 및 도 4에 도시된 바와 같이, 반도체 메모리 제조 방법은, 각 활성 영역(101(AA1), 102(AA2), 103(AA3), 104(AA4), 105(AA5), 106(AA6), ...) 상에 배열된 다수의 비트 라인 콘택트(11(CB1), 11(CB2), 11(CB3), 11(CB4), 11(CB5), 11(CB6)) 및 소스 라인 콘택트(12; CS)를 형성하는 단계; 각 비트 라인 콘택트(11(CB1), 11(CB2), 11(CB3), 11(CB4), 11(CB5), 11(CB6))와 접촉하며 섬 형상으로 형성된 다수의 제1 금속층(13; M0)으로 이루어진 제1 로컬 라인, 및 워드 라인(WL) 길이를 따라 선형으로 연장되며 각 제1 금속층(13; M0)의 소스 라인 콘택트(12; CS)에 공통으로 각각 접속된 소스 라인(SL)을 형성하는 단계; 제1 로컬 라인과 접촉하며 (컬럼 방향: 비트 라인(BL) 길이를 따라) 활성 영역과 평행한 방향으로 정렬되는 다수의 제1 비어 콘택트(14(V1_1), 14(V1_2), 14(V1_3)) 또는 제1 비어 콘택트(14(V1_4), 14(V1_5), 14(V1_6))를 형성하는 단계; 다수의 제1 비어 콘택트(14; V1) 중 제1 비어 콘택트(14(V1_1) 및 14(V1_4))와 접촉하는 제2 금속층(15)으로 형성되며 활성 영역과 평행인 방향으로 연장되는 제1 비트 라인 그룹(BL1 및 BL4)을 형성하는 단계; 및 제2 금속층(15; M1)으로 이루어진 제2 로컬 라인을 통하여 제1 비트 라인 그룹과 접촉하지 않는 다수의 제1 비어 콘택트(14; V1) 중 제1 비어 콘택트(14(V1_2) 및 14(V1_3)) 또는 제1 비어 콘택트(14(V1_5) 및 14(V1_6)) 상에 배치된 다수의 제2 비어 콘택트(16(V2_2), 16(V2_3), 16(V2_5), 및 16(V2_6))를 형성하는 단계를 포함한다.
도 5에 도시된 바와 같이, 반도체 메모리 제조 방법은, 활성 영역과 평행한 방향으로 연장되는 부분을 포함하는, 다수의 제2 비어 콘택트(16(V2_2), 16(V2_3), 16(V2_5), 및 16(V2_6)) 중 제2 비어 콘택트(16(V2_2) 및 16(V2_5))의 하나와 접촉하는 제3 금속층(17; M2)으로 형성된 제2 비트 라인 그룹(예를 들어, 도 5의 BL2 및 BL5)을 형성하는 단계를 더 포함한다.
도 5 및 도 6에 도시된 바와 같이, 반도체 메모리 제조 방법은, 제3 금속층(17; M2)으로 이루어진, 제3 로컬 라인을 통하여 제2 비트 라인 그룹과 접촉하지 않는 다수의 제2 비어 콘택트(16; V2) 중 제2 비어 콘택트(16(V2_3) 및 16(V2_6)) 상에 배치된 다수의 제3 비어 콘택트(18(V3_3) 및 18(V3_6))를 형성하는 단계; 및 활성 영역과 평행한 방향으로 연장되는, 다수의 제3 비어 콘택트(18; V3) 중 제3 비어 콘택트(18(V3_3) 및 18(V3_6))의 하나와 접촉하는, 제4 금속층(19; M3)으로 형성된 제3 비트 라인 그룹(예를 들어, 도 6의 BL3 및 BL6)을 형성하는 단계를 더 포함한다.
비트 라인(BL) 간의 간격을 완화하기 위한, 본 발명의 제1 실시예에 따른, 반도체 메모리를 위한 제조 방법을 더 상세히 설명한다.
우선, 도 3에 도시된 바와 같이, 3개의 활성 영역(101(AA1), 102(AA2), 및 103(AA3)) 상의 비트 라인 콘택트(11; CB)에 접속된 제1 비어 콘택트(14(V1_1), 14(V1_2), 및 14(V1_3))은, 각각, 예를 들어, 제1 금속층(14; M0)의 로컬 라인을 이용하여 활성 영역(102(AA2))과 같은 비트 라인(BL) 길이를 따라 단일 라인 바로 위에 배치된다.
동일한 방법으로, 도 3에 도시된 바와 같이, 3개의 활성 영역(104(AA4), 105(AA5), 및 106(AA6)) 상의 비트 라인 콘택트(11; CB)에 접속된 제1 비어 콘택트(14(V1_4), 14(V1_5), 및 14(V1_6))는, 각각, 예를 들어, 활성 영역(105(AA5))과 같은 비트 라인(BL) 길이를 따라 단일 라인 바로 위에 배치된다.
따라서, 비트 라인 콘택트(CB)는 워드 라인(WL) 길이를 따라 패터닝된 다른 모든 활성 영역 내에 형성된다. 이는, 예를 들어, 도 17에 도시된 바와 같이, 비트 라인(BL) 길이를 따른 제1 비어 콘택트(14; V1)의 피치가 워드 라인(WL) 길이를 따른 피치보다 충분히 길어, 제1 비어 콘택트(14; V1)를 배치할 충분한 간격이 존재하기 때문이다. 즉, 다수의 활성 영역(101(AA1), 102(AA2) 및 103(AA3) 또는 104(AA4), 105(AA5) 및 106(AA6))에 접속된 제1 비어 콘택트(14(V1_1), 14(V1_2), 및 14(V1_3) 또는 14(V1_4), 14(V1_5), 및 14(V1_6))는, 상기 간격을 이용하여, 각각, 동일 라인 내에 배치될 수 있다.
다음으로, 도 4에 도시된 바와 같이, 제1 비어 콘택트(14(V1_1) 및 14(V1_4))은, 제2 금속층(15)으로 이루어진 비트 라인(BL1 및 BL4)을 이용하여 각각 접속된다. 제2 금속층(15; M1)으로 이루어진 제2 로컬 라인은 다른 제1 비어 콘택트(14(V1_2) 및 14(V1_3))에서 형성된다.
비트 라인(BL1 및 BL4)의 중심과 제1 비어 콘택트(14; V1) 중 인접한 제1 비어 콘택트의 중심 간의 거리는, 3F이다. BL1 및 BL4의 폭은 1F와 1.5F 간에 설정 될 수도 있다. 예를 들어, BL1 및 BL4의 폭이 F로 형성될 수 있는 경우에는, 최소 간격의 거리 L( M1 - V1 )가 2F이다. 이와는 달리, BL1 및 BL4의 폭이 1.5F인 경우에는, 최소 간격의 거리 L( M1 - V1 )가 1.5F이다. 이들 사실은, 종래 경우와 비교하여, 최소 간격의 거리 L( M1 - V1 )를 1.5F 내지 2F로 완화할 수 있다는 것을 나타낸다.
다음으로, 도 4에 도시된 바와 같이, 제2 비어 콘택트(16(V2_2), 16(V2_3), 16(V2_5), 및 16(V2_6))는, 제2 금속층(15; M1)의 제2 로컬 라인을 통하여, 비트 라인(BL1 및 BL4)에 접속되지 않는, 제1 비어 콘택트(14(V1_2), 14(V1_3), 14(V1_5), 및 14(V1_6)) 상에 형성된다.
다음으로, 도 5에 도시된 바와 같이, 제2 비어 콘택트(16(V2_2) 및 16(V2_5))는, 제3 금속층(17; M2)의 비트 라인(BL2 및 BL5)을 이용하여 각각 접속된다. 제3 금속층(17)의 로컬 라인은 다른 제2 비어 콘택트(16(V2_3) 및 16(V2_6))에서 형성된다.
또한, 비트 라인(BL2 및 BL5)의 최소 간격의 거리 L( M2 - V2 )가 1.5F 내지 2F이므로, 설계 규칙을 완화하게 된다.
다음으로, 도 5에 도시된 바와 같이, 제3 비어 콘택트(18(V3_3) 및 18(V3_6))는, 제3 금속층(17; M2)의 제3 로컬 라인을 통하여, 비트 라인(BL2 및 BL5)에 접속되지 않는, 제2 비어 콘택트(16(V2_3) 및 16(V2_6)) 상에 형성된다.
도 6에 도시된 바와 같이, 제3 비어 콘택트(18(V3_3) 및 18(V3_6))는, 제4 금속층(19; M3)의 비트 라인(BL3 및 BL6)을 이용하여 각각 접속된다.
비트 라인(BL3 및 BL6)의 최소 간격의 거리 L( M3 - V3 )가 1.5F 내지 2F이므로, 설계 규칙을 완화하게 된다.
따라서, 4개의 금속층, 즉, 제1 금속층(13; M0), 제2 금속층(15; M1), 제3 금속층(17; M2), 및 제4 금속층(19; M3)의 이용은, 상호 접속을 위한 피치가 1.5F로 완화되는 것을 허용한다.
금속층의 수는 4개로 한정되지 않는다. 일반적으로, n개의 금속층(n은 4 이상의 정수)을 이용함으로써, 피치를 (n-1)/2배로 완화할 수도 있다. 연구 예와 비교하여, 최소 제조 치수 F에 기초한 프로세스 비용이 높은 경우 또는 최소 제조 치수 F에 기초한 처리가 불가능한 경우에 있어서, 상호 접속층 수의 증가로 인해 비용이 증가하게 되더라도, 이는 대단히 중요한 방법이다. 또한, 비용 증가 없이 조합 논리 회로 영역에서 추가 상호 접속층을 이용할 수도 있다.
치수의 인접하는 부분은, 비트 라인 콘택트(11; CB)가 배열되는 방법에 관계없이, 제2 금속층(15; M1)으로 형성된 비트 라인(BL)과 비어 콘택트(14; V1) 간에 생성된다.
본 발명의 실시예에 따른 반도체 메모리의 구조 및 그 제조 방법은, 비트 라인 콘택트(11; CB)를 배열하는 방법과 같은, 특정 제한 없이 이용될 수 있다.
예를 들어, 연구 예의 도 17에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 메모리의 구조 및 그 제조 방법은, 워드 라인 길이를 따라 가까이 배치되는 비트 라인 콘택트(CB)의 구조를 갖는 반도체 메모리에 적용될 수도 있다. 다른 방법으로는, 도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 메모리의 구조 및 그 제조 방법은, 워드 라인 길이를 따라 다른 모든 활성 영역 내에 배치된 비트 라인 콘택트(11; CB)를 갖는 반도체 메모리에 적용될 수도 있다.
반도체 메모리의 구조는, 예를 들어, 메모리 셀 어레이의 양쪽 끝에서, 비트 라인(BL) 길이를 따라 직렬 접속된 다수의 메모리 셀 유닛을 갖는 메모리 셀 어레이 간에 공유된 활성 영역 상에 배치된 비트 라인 콘택트(11; CB), 및 비트 라인(BL) 길이를 따라 배열된 전자식 데이터 기입 가능 및 소거 가능 메모리 셀 트랜지스터를 갖는, 메모리 셀 유닛을 구비한 NAND 구조에 적용될 수도 있다. 다수의 메모리 셀 어레이는, 워드 라인(WL) 길이를 따라 행렬로 배열된다.
도 3에서, 거리 Lst에 의해 표시된 부분은 메모리 셀 유닛에 대응하고, 활성 영역 상의 각 비트 라인 콘택트(11; CB)는 각 메모리 셀 유닛 간에 공유된다. 상기 반도체 메모리의 구조는, NAND 셀 어레이의 구동 방법을 고려함으로써 구현될 수도 있다.
이상, 본 발명의 제1 실시예의 반도체 메모리, 더욱 상세하게는 NAND 회로 구조를 갖는 비휘발성 반도체 메모리에 있어서, 비트 라인 콘택트(CB)를 배열하는 경우를 설명하였다; 그러나, 비트 라인 콘택트(CB)의 배열 방법은 변할 수도 있다.
본 발명의 제1 실시예의 반도체 메모리 및 그 제조 방법에 따르면, 비트 라인(BL) 간의 간격을 완화할 수도 있고, 매우 가까이 배치되기 때문에 발생하는, 비트 라인(BL)과 비어 콘택트(VIA)의 결함을 방지할 수도 있다. 또한, 비트 라인 콘택트 간 거리를 완화할 수도 있고, 수율을 향상시킬 수도 있다.
(제1 실시예의 제1 변형예)
(연속 콘택트 구조)
본 발명의 제1 실시예의 제1 변형예에 따른 반도체 메모리에 있어서, 비트 라인 콘택트(11; CB)와 제1 비어 콘택트(14; V1)가 제1 금속층(13; M0)을 삽입함 없이 접속되는 '연속 콘택트' 구조를 설명한다.
예를 들어, 비트 라인 콘택트(11; CB), 제1 금속층(13; M0), 및 제1 비어 콘택트(14; V1)로 이루어진 구조에 있어서, 비트 라인 콘택트(11(CB2) 및 11(CB5))와 접촉하는 제1 금속층(13; M0)은, 연속 콘택트 구조를 이용하는 경우, 불필요하다.
또한, 제1 비어 콘택트(14; V1), 제2 금속층(15; M1), 및 제2 비어 콘택트(16; V2)로 이루어진 구조에 있어서, 제2 비어 콘택트(16(V2_2), 16(V2_3), 16(V2_5), 및 16(V2_6))과 접촉하는 제2 금속층(15; M1)은, 연속 콘택트 구조를 이용하는 경우, 불필요하다.
이와 유사하게, 제2 비어 콘택트(16; V2), 제3 금속층(17; M2), 및 제3 비어 콘택트(18; V3)로 이루어진 구조에 있어서, 제3 비어 콘택트(18(V3_3) 및 18(V3_6))와 접촉하는 제3 금속층(17; M2)은, 연속 콘택트 구조를 이용하는 경우, 불필요하다.
제1 실시예의 제1 변형예의 반도체 메모리에 따르면, 연속 콘택트 구조의 이용은, 최소 치수 F의 측면을 갖는 정사각형(M0, M1, 및 M2)을 생략하고, 또한, 오정렬을 보상하기 위해 부착된 정사각형(M0, M1, 및 M2)의 프린지를 생략하므로, 최소 치수 간격을 증가시키게 된다.
(제1 실시예의 제2 변형예)
제1 실시예의 제2 변형예에 따른 반도체 메모리에 있어서, '소스 라인 로컬 상호 접속(LI) 구조'는, 선형으로 절단된 홈 내에 다결정 실리콘 또는 금속을 채움으로써 형성된 소스 라인(SL)을 갖는다. '소스 라인 LI 구조'는 워드 라인(WL) 길이를 따라 함께 횡방향으로 접속된 소스 라인 콘택트(12; CS)를 제공한다.
도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 메모리에 있어서, 직립하며 각 제1 금속층(13; M0)으로 연장되는 소스 라인 콘택트(12; CS)는 소스 라인(SL)을 형성한다. 그러나, 직립하며 각 제1 금속층(13; M0)으로 연장되는 소스 라인 콘택트(12; CS)가 항상 필요한 것은 아님을 알 수 있다. 제2 변형예에 따른 반도체 메모리에 있어서, 선형으로 절단된 홈 내에 다결정 실리콘 또는 금속을 채움으로써 상호 접속 구조를 만들어, 소스 라인(SL)을 형성할 수도 있다.
제2 변형예에 따른 반도체 메모리는, 소스 라인(SL)을 형성하기 위해 선형으로 절단된 홈 내에 다결정 실리콘 또는 금속을 채움으로써 만들어진 상호 접속 구조 때문에 소스 라인 콘택트(12; CS)의 형성이 필요하지 않으므로, 제조 프로세스를 단순화할 수 있다는 점에서, 장점을 갖는다.
[제2 실시예]
(반도체 메모리)
도 7 및 도 8에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 반도체 메모리는, 다수의 활성 영역(101(AA1), 102(AA2), 103(AA3), 104(AA4), 105(AA5), 106(AA6), ...); 각 활성 영역(101(AA1), 102(AA2), 103(AA3), 104(AA4), 105(AA5), 106(AA6), ...) 상에 배열된 다수의 비트 라인 콘택트(11(CB1), 11(CB2), 11(CB3), 11(CB4), 11(CB5), 11(CB6)) 및 소스 라인 콘택트(12; CS)를 구비한다. 또한, 각 비트 라인 콘택트(11(CB1), 11(CB2), 11(CB3), 11(CB4), 11(CB5), 11(CB6))와 접촉하며 섬 형상으로 형성된 다수의 제1 금속층(13; M0)으로 이루어진 제1 로컬 라인; 워드 라인(WL) 길이를 따라 선형으로 연장되며 제1 금속층(13; M0)으로 이루어진, 소스 라인 콘택트(12; CS)에 공통으로 각각 접속되는, 소스 라인(SL); 제1 로컬 라인과 접촉하며 (비트 라인(BL) 길이를 따라) 활성 영역과 평행한 컬럼으로 배열되는, 다수의 제1 비어 콘택트(14(V1_1), 14(V1_2), 14(V1_3)) 또는 제1 비어 콘택트(14(V1_4), 14(V1_5), 14(V1_6))를 포함한다. 또한, 각 제2 금속층(15; M1)으로 형성되고, 다수의 제1 비어 콘택트(14; V1) 중 제1 비어 콘택트(14(V1_1) 및 14(V1_4))와 접촉하며, 활성 영역과 평행한 방향으로 연장되는, 제1 비트 라인 그룹(예를 들어, 도 4의 BL1 및 BL4); 및 제2 금속층(15; M1)의 제2 로컬 라인을 통하여 제1 비트 라인 그룹과 접촉하지 않는 다수의 제1 비어 콘택트(14; V1) 중 제1 비어 콘택트(14(V1_2) 및 14(V1_3)) 또는 제1 비어 콘택트(14(V1_5) 및 14(V1_6)) 상에 배치된 다수의 제2 비어 콘택트(16(V2_2), 16(V2_3), 16(V2_5), 및 16(V2_6))를 포함한다.
도 9에 도시된 바와 같이, 제2 실시예에 따른 반도체 메모리는, 제3 금속층(17; M2)으로 형성되고, 다수의 제2 비어 콘택트(16(V2_2), 16(V2_3), 16(V2_5), 및 16(V2_6)) 중 제2 비어 콘택트(16(V2_2), 16(V2_3), 16(V2_5), 및 16(V2_6))의 하나와 접촉하며, 활성 영역 또는 경사진 상호 접속과 평행한 방향으로 연장되는 부분을 갖는, 제2 비트 라인 그룹(예를 들어, 도 9의 BL2, BL3, BL5 및 BL6)을 더 구비한다.
제2 실시예에 따른 반도체 메모리는, 제1 실시예와 비교하여, 하나 적은 상호 접속층을 갖는다.
(반도체 메모리 제조 방법)
제2 실시예에 따른, 반도체 메모리 제조 방법은, 도 7 내지 도 9에 도시된 바와 같이, 비트 라인(BL) 간의 간격을 완화한다.
도 7 내지 도 9에 도시된 바와 같이, 제2 실시예에 따른 반도체 메모리 제조 방법은, 각 활성 영역(101(AA1), 102(AA2), 103(AA3), 104(AA4), 105(AA5), 106(AA6), ...) 상에 배열된 다수의 비트 라인 콘택트(11(CB1), 11(CB2), 11(CB3), 11(CB4), 11(CB5), 11(CB6)) 및 소스 라인 콘택트(12; CS)를 형성하는 단계; 각 비트 라인 콘택트(11(CB1), 11(CB2), 11(CB3), 11(CB4), 11(CB5), 11(CB6))와 접촉하며 섬 형상으로 형성된 다수의 제1 금속층(13; M0)으로 이루어진 제1 로컬 라인, 및 워드 라인(WL) 길이를 따라 선형으로 연장되며 제1 금속층(13; M0)의 소스 라인 콘택트(12; CS)에 공통으로 각각 접속된 소스 라인(SL)을 형성하는 단계; 제1 로컬 라인과 접촉하며 (컬럼 방향: 비트 라인(BL) 길이를 따라) 활성 영역과 평행한 컬럼으로 정렬되는 다수의 제1 비어 콘택트(14(V1_1), 14(V1_2), 14(V1_3)) 또는 제1 비 어 콘택트(14(V1_4), 14(V1_5), 14(V1_6))를 형성하는 단계를 포함한다. 또한, 제2 실시예에 따른 반도체 메모리 제조 방법은, 활성 영역과 평행인 방향으로 연장되며 다수의 제1 비어 콘택트(14; V1) 중 제1 비어 콘택트(14(V1_1) 및 14(V1_4))와 접촉하는 제2 금속층(15)의 제1 비트 라인 그룹(예를 들어, 도 4의 BL1 및 BL4)을 형성하는 단계; 및 제2 금속층(15; M1)의 제2 로컬 라인을 통하여 제1 비트 라인 그룹과 접촉하지 않는 다수의 제1 비어 콘택트(14; V1) 중 제1 비어 콘택트(14(V1_2) 및 14(V1_3)) 또는 제1 비어 콘택트(14(V1_5) 및 14(V1_6)) 상에 배치된 다수의 제2 비어 콘택트(16(V2_2), 16(V2_3), 16(V2_5), 및 16(V2_6))를 형성하는 단계를 포함한다.
도 9에 도시된 바와 같이, 제2 실시예에 따른 반도체 메모리 제조 방법은, 다수의 제2 비어 콘택트(16(V2_2), 16(V2_3), 16(V2_5), 및 16(V2_6))와 접촉하며 제3 금속층(17; M2)으로 이루어진 제3 로컬 라인을 형성하는 단계; 및 다수의 제2 비어 콘택트(16; V2) 중 제2 비어 콘택트(16(V2_2), 16(V2_3), 16(V2_5) 및 16(V2_6))의 하나와 접촉하는 제3 로컬 라인으로 형성되며, 활성 영역 또는 경사진 상호 접속과 평행한 방향으로 연장되는 부분을 갖는, 제2 비트 라인 그룹(예를 들어, 도 9의 BL2, BL3, BL5 및 BL6)을 형성하는 단계를 더 포함한다.
이하, 비트 라인(BL) 간의 간격을 완화하기 위한, 제2 실시예에 따른, 반도체 메모리를 위한 제조 방법을 더 상세히 설명한다.
우선, 도 7에 도시된 바와 같이, 3개의 활성 영역(101(AA1), 102(AA2), 및 103(AA3)) 상의 비트 라인 콘택트(11; CB)에 접속된 제1 비어 콘택트(14(V1_1), 14(V1_2), 및 14(V1_3))는, 각각, 예를 들어, 제1 금속층(13; M0)의 로컬 라인을 이용하여 활성 영역(102(AA2))과 같은 비트 라인(BL) 길이를 따라 단일 라인 바로 위에 배치된다.
동일한 방법으로, 도 7에 도시된 바와 같이, 3개의 활성 영역(104(AA4), 105(AA5), 및 106(AA6)) 상의 비트 라인 콘택트(11; CB)에 접속된 제1 비어 콘택트(14(V1_4), 14(V1_5), 및 14(V1_6))는, 각각, 예를 들어, 활성 영역(105(AA5))과 같은 비트 라인(BL) 길이를 따라 단일 라인 바로 위에 배치된다.
따라서, 비트 라인 콘택트(CB)는 워드 라인(WL) 길이를 따라 패터닝된 다른 모든 활성 영역 내에 형성된다. 상기 구조는, 예를 들어, 도 17에 도시된 바와 같이, 비트 라인(BL) 길이를 따른 제1 비어 콘택트(14; V1)의 피치가 워드 라인(WL) 길이를 따른 피치보다 충분히 길어, 제1 비어 콘택트(14; V1)를 배치할 충분한 간격이 존재하기 때문에, 가능하다. 즉, 다수의 활성 영역(101(AA1), 102(AA2) 및 103(AA3)) 또는 104(AA4), 105(AA5) 및 106(AA6))에 접속된 제1 비어 콘택트(14(V1_1), 14(V1_2), 및 14(V1_3) 또는 14(V1_4), 14(V1_5), 및 14(V1_6))는, 충분한 간격을 이용하여, 각각, 동일 라인 내에 배치될 수 있다.
따라서, 제1 비어 콘택트(14; V1)의 워드 라인(WL) 방향 피치는 3F이다.
다음으로, 도 8에 도시된 바와 같이, 제1 비어 콘택트(14(V1_1) 및 14(V1_4))는, 제2 금속층(15)의 비트 라인(BL1 및 BL4)을 이용하여 각각 접속된다. 제2 금속층(15; M1)의 제2 로컬 라인은 다른 제1 비어 콘택트(14(V1_2) 및 14(V1_3))에서 형성된다.
비트 라인(BL1 및 BL4)의 중심과 제1 비어 콘택트(14; V1) 중 인접한 제1 비어 콘택트의 중심 간의 거리는, 3F이다. BL1 및 BL4의 폭은 1F와 1.5F 간에 설정될 수도 있다. 예를 들어, BL1 및 BL4의 폭이 F인 경우에는, 최소 간격 부분의 거리 L( M1 - V1 )가 2F이다. 이와는 달리, BL1 및 BL4의 폭이 1.5F인 경우에는, 최소 간격의 거리 L( M1 - V1 )가 1.5F이다. 따라서, 종래 경우와 비교하여, 최소 간격의 거리 L( M1 - V1 )를 1.5F 내지 2F로 완화할 수 있음을 알 수 있다.
또한, 비트 라인(BL1 및 BL4)의 최소 간격의 거리 L( M1 - V1 )가 1.5F 내지 2F이므로, 설계 규칙을 완화하게 된다.
다음으로, 도 8에 도시된 바와 같이, 제2 비어 콘택트(16(V2_2), 16(V2_3), 16(V2_5), 및 16(V2_6))는, 제2 금속층(15; M1)으로 이루어진 제2 로컬 라인을 통하여, 비트 라인(BL1 및 BL4)에 접속되지 않는, 제1 비어 콘택트(14(V1_2), 14(V1_3), 14(V1_5), 및 14(V1_6)) 상에 형성된다.
다음으로, 도 9에 도시된 바와 같이, 제2 비어 콘택트(16(V2_2), 16(V2_3), 16(V2_5), 및 16(V2_6))는, 제3 금속층(17; M2)으로 이루어진 비트 라인(BL2, BL3, BL5, 및 BL6)을 이용하여 각각 접속된다.
도 9에 도시된 바와 같이, 제1 실시예와 다른 것은, 비트 라인(BL)을 완만하 게 구부림으로써 비트 라인(BL2, BL3, BL5, 및 BL6)의 최소 간격의 거리 LM2를 1.5F 내지 2F로 유지하면서, 제2 비어 콘택트(16(V2_2), 16(V2_3), 16(V2_5), 및 16(V2_6))가 각각 접속된다는 것이다.
비트 라인(BL)의 구부림 각을 θ로 가정하면, S1과 S2 간의 관계는 다음 식에 의해 표현된다.
S2 = S1 ×COSθ (1)
여기서, 거리 S2는 거리 S1보다 좁다. 그러나, 구부림 각 θ를 충분히 작게 설정하면, S2를 대략 S1과 같게 설정할 수도 있다. 따라서, 비트 라인(BL2, BL3, BL5, 및 BL6)의 최소 간격의 거리 S2는, 워드 라인 길이를 따라 연장되는 제3 금속층(M2) 간의 최소 간격의 거리 LM2와 대략 같게 된다.
따라서, 3개의 금속층, 즉, 제1 금속층(13; M0), 제2 금속층(15; M1), 및 제3 금속층(17; M2)의 이용은, 최소 간격 간의 거리를 1.5F 내지 2F로 완화한다.
금속층의 수는, 3개에 한정되지 않는다. 일반적으로, n개의 금속층(n은 3 이상의 정수)을 이용함으로써 피치를 n/2배로 완화할 수도 있다.
비트 라인(BL, BL3, BL5, 및 BL6)을 구성하는 제3 금속층(17; M2)에서 대각선의 상호 접속 및 제2 비어 콘택트(16; V2)의 격자 배열의 이용은, 대략 1.5F인 M2 간 피치를 유지하면서, 비트 라인(BL2, BL3, BL5, 및 BL6)의 동시 형성을 허용한다.
이는, 최소 제조 치수 F에 기초한 프로세스 비용이 높은 경우, 또는 최소 제 조 치수 F에 기초한 처리가 불가능한 경우, 도 17에 도시된 연구 예와 비교하여, 상호 접속층 수의 증가로 인해 비용이 증가하게 되더라도, 대단히 중요한 방법이다. 또한, 비용 증가 없이 조합 논리 회로 영역에서 추가 상호 접속층을 이용할 수도 있다.
치수의 인접하는 부분은, 비트 라인 콘택트(11; CB)가 배열되는 방법에 관계없이, 제2 금속층(15; M1)으로 형성된 비트 라인(BL)과 대응하는 비어 콘택트(14; V1) 간에 생성된다.
제2 실시예에 따른 반도체 메모리의 구조 및 그 제조 방법은, 비트 라인 콘택트(11; CB)를 배열하는 방법과 같은, 특정 제한 없이 이용될 수 있다.
예를 들어, 연구 예의 도 17에 도시된 바와 같이, 제2 실시예에 따른 반도체 메모리의 구조 및 그 제조 방법은, 워드 라인 길이를 따라 가까이 배치되는 비트 라인 콘택트(CB)의 구조를 갖는 반도체 메모리에도 적용될 수도 있다. 또한, 다른 방법으로는, 도 3에 도시된 바와 같이, 비트 라인 콘택트는, 활성 영역(AA)/소자 절연 영역(STI)의 피치의 2배로 배치된 비트 라인 콘택트(CB)를 갖는 반도체 메모리에 적용될 수도 있다.
도 7에서, 거리 Lst에 의해 표시된 부분은, 메모리 셀 유닛에 대응하고, 활성 영역 상의 비트 라인 콘택트(11; CB)는 메모리 셀 유닛 간에 공유된다.
제2 실시예에 따른 반도체 메모리, 더욱 상세하게는 NAND 회로 구조를 갖는 비휘발성 반도체 메모리에 있어서, 비트 라인 콘택트(CB)를 배열하는 경우를 설명한다; 그러나, 비트 라인 콘택트(CB)를 배열하기 위한 방법은 변할 수도 있다.
제2 실시예의 비휘발성 반도체 메모리 및 그 제조 방법에 따르면, 비트 라인(BL) 간의 간격을 완화할 수도 있고, 매우 가까이 배치되는 비트 라인과 비어 콘택트로 인한 비트 라인(BL)과 비어 콘택트(VIA)의 결함을 방지함으로써, 수율을 향상시킬 수도 있다.
(제2 실시예의 제1 변형예 )
(연속 콘택트 구조)
제2 실시예의 제1 변형예에 따른 반도체 메모리에 있어서, 제2 금속층(15; M1)을 삽입함 없이 제1 비어 콘택트(14; V1)와 제2 비어 콘택트(16; V2)가 접속되는, '연속 콘택트' 구조를 제공한다.
예를 들어, 제1 비어 콘택트(14; V1), 제2 금속층(15; M1), 및 제2 비어 콘택트(16; V2)로 이루어진 구조에 있어서, 제1 비어 콘택트(14(V1_2), 14(V1_3), 14(V1_5), 및 14(V1_6))와 접촉하는 제2 금속층(15; M1)은, 연속 콘택트 구조를 이용하는 경우, 불필요하다.
제2 실시예의 제1 변형예의 반도체 메모리에 따르면, 연속 콘택트 구조의 이용은, 최소 치수 F의 측면을 갖는 정사각형(M0, M1, 및 M2)을 생략하고, 또한, 오정렬을 보상하기 위해 부착된 정사각형(M0, M1, 및 M2)의 프린지를 생략하므로, 최소 치수 간격을 증가시키게 된다.
(제2 실시예의 제2 변형예)
제2 실시예의 제2 변형예에 따른 반도체 메모리에 있어서, '소스 라인 LI 구조'는, 선형으로 절단된 홈 내에 다결정 실리콘 또는 금속을 채움으로써 제공되어, 소스 라인(SL)을 형성할 수도 있다.
도 7에 도시된 바와 같이, 제2 실시예에 따른 반도체 메모리에 있어서, 소스 라인 콘택트(12; CS)는 직립하며 각 제1 금속층(13; M0)으로 연장된다. 상기 구조는 소스 라인(SL)의 형성을 허용한다. 그러나, 직립하며 각 제1 금속층(13; M0)으로 연장되는 소스 라인 콘택트(12; CS)가 항상 필요한 것은 아님을 알 수 있다. 제2 변형예에 따른 반도체 메모리에 있어서, 선형으로 절단된 홈 내에 다결정 실리콘 또는 금속을 채움으로써 상호 접속 구조를 제공하여, 소스 라인(SL)을 형성한다.
제2 실시예의 제2 변형예에 따른 반도체 메모리는, 소스 라인(SL)을 형성하기 위해 선형으로 절단된 홈 내에 다결정 실리콘 또는 금속을 채움으로써 제공된 상호 접속 때문에 소스 라인 콘택트(12; CS)의 형성이 필요하지 않으므로, 제조 프로세스를 단순화할 수 있다는 점에서, 장점을 갖는다.
(시스템 블록 구조)
비휘발성 반도체 메모리, 더욱 상세하게는 도 10에 도시된 것과 같은 본 발명의 제1 또는 제2 실시예에 따른 NAND 비휘발성 반도체 메모리의 시스템 블록 구조는, NAND 플래시 메모리 셀 어레이(303), 비트 라인 제어 회로(301), 로우 디코더(310), 컬럼 디코더(302), 및 부스터 회로(311)를 구비한다.
도 3 내지 도 6에 설명된 제1 실시예의 비휘발성 반도체 메모리는, 도 1 및 도 2에 도시된 메모리 셀 트랜지스터 구조 또는 기본 구조 유닛을 갖는 NAND 플래시 메모리 셀 어레이(303)에 적용될 수도 있다. 다른 방법으로는, 도 7 내지 도 9 를 참조하여 설명된 제2 실시예의 반도체 메모리를 적용할 수도 있다.
비트 라인 제어 회로(301) 및 로우 디코더(310)는 NAND 플래시 메모리 셀 어레이(303)에 접속된다. 비트 라인 제어 회로(301)는 기입(write-in) 데이터를 래치하고, 판독(read-out) 동안 감지 동작을 수행한다. 컬럼 디코더(302)는, NAND 메모리 셀 유닛 컬럼을 선택하기 위해 컬럼 어드레스 신호를 디코드하고, 비트 라인 제어 회로(301)에 접속된다. 부스터 회로(311)는, 전원 전압으로부터 기입 전압(Vpgm), 다수의 중간 전압(Vpass1 내지 Vpassn), 및 비트 라인 전압(Vb1) 등을 생성한다. 로우 디코더(310)는 제어 신호(RDS)를 부스터 회로(311)에 공급하고, 기입 전압(Vpgm) 및 중간 전압(Vpass1 내지 Vpassn)을 수신한다. 다수의 중간 전압(Vpass1 내지 Vpassn)은, 제1 실시예에 따른 비휘발성 반도체 메모리를 위한 기입, 판독 및 소거 동작에서 이용되고, 각각, 제어 게이트 라인(CG0 내지 CGn) 또는 워드 라인(WL1 내지 WLn)에 인가되는 주된 전압임에 주목하자. 로우 디코더(310)는, 로우 어드레스 신호를 디코드하고, 부스터 회로(311)로부터 공급된 전압에 기초하여, NAND 플래시 메모리 셀 어레이(303) 내의 메모리 셀 트랜지스터를 선택하는데 이용된, 기입 전압(Vpgm), 중간 전압(Vpass1 내지 Vpassn), 선택 게이트 라인(SGS)에 인가되는 전압(Vsgs), 선택 게이트 라인(SGD)에 인가되는 전압(Vsgd), 및 소스 라인(SL)에 인가되는 전압(Vsl)과 같은, 결과로서 생성된 디코드된 신호를 출력한다. 이에 따라, NAND 플래시 메모리 셀 어레이(303)에 있어서, 제어 게이트 라인(CG0 내지 CGn) 또는 워드 라인(WL1 내지 WLn) 및 선택 게이트 라인(SGS 및 SGD)를 선택하게 된다. 비트 라인 제어 회로(301)는, 부스터 회로(311)로부터 비 트 라인 전압(Vb1)을 수신하여, 이를 컬럼 디코더(302)에 의해 선택된 NAND 메모리 셀 유닛 컬럼에 공급한다. 도 10에는 최소 회로 구성만이 도시되어 있고, 어드레스 버퍼, 데이터 입력/출력 버퍼, 및 타이밍 생성 회로 등도 필요하다는 것을 알 수 있지만, 그 설명은 생략한다.
( NAND 구조)
도 11은 본 발명의 제1 또는 제2 실시예에 따른, 반도체 메모리, 더욱 상세하게는 NAND 비휘발성 반도체 메모리의 회로를 나타낸다.
도 11에 상세히 도시된 바와 같이, NAND 셀 유닛(24)은 메모리 셀 트랜지스터(M0 내지 M15) 및 선택 게이트 트랜지스터(SG1 및 SG2)를 구비한다. 선택 게이트 트랜지스터(SG1)의 드레인은 각 비트 라인 콘택트(CB)를 통하여 비트 라인(..., BLj -1, BLj, BLj +1, ...)에 접속된다. 선택 게이트 트랜지스터(SG2)의 소스는 각 소스 라인 콘택트(CS)를 통하여 공통 소스 라인(SL)에 접속된다.
각 NAND 셀 유닛(24)에 있어서, 워드 라인(WL0 내지 WL15)은 메모리 셀 트랜지스터(M0 내지 M15)의 제어 게이트에 접속되고, 선택 게이트 라인(SGS 및 SGD)은, 각각, 선택 게이트 트랜지스터(SG1 및 SG2)의 게이트에 접속된다.
도 11에 도시된 NAND 비휘발성 반도체 메모리는, 기본 구조로서, 도 2에 도시된, 적층 게이트 구조를 갖는 메모리 셀 트랜지스터를 구비한다. 다수의 메모리 셀 트랜지스터(M0 내지 M15)는, 각 메모리 셀 트랜지스터의 소스 및 드레인 확산층(4)을 통하여 비트 라인 길이를 따라 직렬 접속되어, 단일 NAND 스트링을 구성한 다.
그 결과, 설명된 구조는, 비트 라인(BL)과 수직인 워드 라인(WL) 길이를 따라 평행하게 배열된, 각각의 NAND 메모리 셀 유닛(24)을 구성한다.
[제3 실시예]
(AND 구조)
도 12는, 본 발명의 제3 실시예에 따른, 반도체 메모리, 더욱 상세하게는 AND 비휘발성 반도체 메모리의 회로를 나타낸다. 도 12에 도시된, AND 비휘발성 반도체 메모리는, 기본 구조로서, 도 2에 도시된, 적층 게이트 구조를 갖는 메모리 셀 트랜지스터를 구비한다.
AND 셀 유닛(23)은, 도 12에 상세히 도시된 바와 같이, 병렬 접속된 메모리 셀 트랜지스터(M0 내지 M15) 및 선택 게이트 트랜지스터(SG1 및 SG2)를 구비한다. 선택 게이트 트랜지스터(SG1)의 드레인은, 각 비트 라인 콘택트(CB)를 통하여 비트 라인(..., BLj -1, BLj, BLj +1, ...)에 접속된다.
선택 게이트 트랜지스터(SG2)의 소스는, 각 소스 라인 콘택트(CS)를 통하여 공통 소스 라인(SL)에 접속된다.
AND 셀 유닛은, 도 12의 점선 내에, 23에서 표시된다. 각 AND 셀 유닛(23)에 있어서, 메모리 셀 트랜지스터(M0 내지 M15)의 드레인 영역은 공통으로 접속되고, 그 소스 영역도 공통으로 접속된다. 워드 라인(WL1 내지 WL15)은, 메모리 셀 트랜지스터(M0 내지 M15)의 각 게이트에 접속된다. 선택 게이트 라인(SGD)은, 각 선택 게이트 트랜지스터(SG1)의 게이트에 접속되고, 선택 게이트 라인(SGS)은 각 선택 게이트 트랜지스터(SG2)의 게이트에 접속된다.
도 3 내지 도 6에 도시된 제1 실시예 및 도 7 내지 도 9에 도시된 제2 실시예와 같이, 제3 실시예에 따른 반도체 메모리, 더욱 상세하게는 AND 비휘발성 반도체 메모리는, 비트 라인(BL) 간의 간격을 완화할 수 있고, 매우 가까이 배치되는 비트 라인과 비어 콘택트로 인한 비트 라인(BL)과 비어 콘택트(VIA)의 결함을 방지할 수 있다.
즉, 도 3 내지 도 6에 도시된 제1 실시예와 같이, 제3 실시예에 따른, 반도체 메모리, 더욱 상세하게는 AND 비휘발성 반도체 메모리는, 각 활성 영역(10; AA) 상에 연속하여 배치된, 비트 라인 콘택트(11; CB), 제1 금속층(13; M0), 제1 비어 콘택트(14; V1), 제2 금속층(15; M1), 제2 비어 콘택트(16; V2), 제3 금속층(17; M2), 및 제3 비어 콘택트(18; V3)의 구조를 채용한다.
다른 방법으로는, 도 7 내지 도 9에 도시된 제2 실시예와 같이, 구조는, 각 활성 영역(10; AA) 상에 연속하여 배치된, 비트 라인 콘택트(11; CB), 제1 금속층(13; MO), 제1 비어 콘택트(14; V1), 제2 금속층(15; M1), 제2 비어 콘택트(16; V2), 및 제3 금속층(17; M2)을 채용할 수도 있다.
제3 실시예의 반도체 메모리에 따르면, AND 회로 구조를 갖는 비휘발성 반도체 메모리는, 비트 라인(BL) 간의 간격을 완화하도록 제공될 수도 있고, 매우 가까이 배치되는 비트 라인과 비어 콘택트로 인한 비트 라인(BL)과 비어 콘택트(VIA)의 결함을 방지한다.
비트 라인 콘택트 피치 완화 방법의 이용은, 비트 라인 콘택트(CB) 피치 및 비트 라인(BL) 피치가 완화된 AND 회로 구조를 갖는 비휘발성 반도체 메모리를 제공하고, 수율을 향상시킨다.
[제4 실시예 ]
( NOR 구조)
도 13은 제4 실시예에 따른, 반도체 메모리, 더욱 상세하게는 NOR 비휘발성 반도체 메모리의 회로를 나타낸다. 도 13에 도시된 NOR 비휘발성 반도체 메모리는, 도 2에 도시된 적층 게이트 구조를 갖는 메모리 셀 트랜지스터를 구비한다.
NOR 셀 유닛은, 도 13에서 점선에 의해 둘러싸이고 29에 도시된다. 각 NOR 셀 유닛(29)에 있어서, 2개의 인접한 메모리 셀 트랜지스터의 공통 소스 영역은 소스 라인 콘택트(CS)를 통하여 소스 라인(SL)에 접속되고, 공통 드레인 영역은, 비트 라인 콘택트(CB)를 통하여 비트 라인(BLj -2, BLj -1, BLj, BLj +1, BLj +2)에 접속된다. NOR 셀 유닛(29)은 비트 라인(BLj -2, BLj -1, BLj, BLj +1, BLj +2)과 수직인 워드 라인(WLi -1, WLi, WLi +1, ...)의 길이를 따라 배열되고, 메모리 셀 트랜지스터 게이트는 각 워드 라인(WLi -1, WLi, WLi+1, ...)에 공통으로 접속된다. NOR 회로 구조를 갖는 비휘발성 반도체 메모리는 NAND 구조보다 더 빠른 판독을 허용한다.
도 4 내지 도 6에 도시된 제1 실시예 및 도 7 내지 도 9에 도시된 제2 실시예와 같이, 제4 실시예에 따른 반도체 메모리, 더욱 상세하게는 NOR 비휘발성 반도체 메모리는, 비트 라인(BL) 간의 간격을 완화할 수 있고, 매우 가까이 배치되는 비트 라인과 비어 콘택트로 인한 비트 라인(BL)과 비어 콘택트(VIA)의 결함을 방지할 수 있다.
즉, 도 4 내지 도 6에 도시된 제1 실시예와 같이, 제4 실시예에 따른 반도체 메모리, 더욱 상세하게는 NOR 비휘발성 반도체 메모리는, 각 활성 영역(10; AA) 상에 연속하여 배치된, 비트 라인 콘택트(11; CB), 제1 금속층(13; M0), 제1 비어 콘택트(14; V1), 제2 금속층(15; M1), 제2 비어 콘택트(16; V2), 제3 금속층(17; M2), 및 제3 비어 콘택트(18; V3)의 구조를 제공한다.
다른 방법으로는, 도 7 내지 도 9에 도시된 제2 실시예와 같이, 구조는, 각 활성 영역(10; AA) 상에 연속하여 배치된, 비트 라인 콘택트(11; CB), 제1 금속층(13; MO), 제1 비어 콘택트(14; V1), 제2 금속층(15; M1), 제2 비어 콘택트(16; V2), 및 제3 금속층(17; M2)을 구비할 수도 있다.
제4 실시예의 반도체 메모리에 따르면, NOR 회로 구조를 갖는 비휘발성 반도체 메모리는, 비트 라인(BL) 간의 간격을 완화하도록 제공되고, 매우 가까이 배치되는 비트 라인과 비어 콘택트로 인한 비트 라인(BL)과 비어 콘택트(VIA)의 결함을 방지한다.
비트 라인 콘택트 피치 완화 방법의 이용은, 비트 라인 콘택트(CB) 피치 및 비트 라인(BL) 피치를 완화하는 NOR 회로 구조를 갖는 비휘발성 반도체 메모리를 제공하고, 수율을 향상시킨다.
[제5 실시예]
(2-트랜지스터/셀 구조)
도 14는, 본 발명의 제5 실시예에 따른, 반도체 메모리, 더욱 상세하게는 2-트랜지스터/셀 시스템 비휘발성 반도체 메모리의 회로를 나타낸다.
제5 실시예에 따른 예시적인 반도체 메모리는 기본 2-트랜지스터/셀 시스템 구조를 갖고, 도 14에 도시된 바와 같이, 메모리 셀 트랜지스터(MT) 및 선택 트랜지스터(ST)를 구비한다.
도 2에 도시된 바와 같이, 메모리 셀 트랜지스터(MT)는, p형 웰 또는 반도체 기판(26) 상에 터널 절연막으로서 형성된 게이트 절연막(30), 게이트 절연막(30) 상에 배열된, 부유 게이트(8), 게이트 간 절연막, 및 제어 게이트(2)를 포함하는 적층 게이트 구조를 구비한다. 메모리 셀 트랜지스터(MT)의 드레인 영역은 확산층(4)을 통하여 비트 라인 콘택트(CB)에 접속되고, 소스 영역은 확산층(4)을 통하여 선택 트랜지스터(ST)의 드레인 영역에 접속된다. 선택 트랜지스터(ST)의 소스 영역은 확산층(4)을 통하여 소스 라인 콘택트(CS)에 접속된다. 상기 2-트랜지스터/셀 시스템 메모리 셀은 워드 라인(WL)의 길이를 따라 병렬로 배열되고, 도 14에 도시된 바와 같이, 메모리 셀 블록(33)을 구비한다.
단일 메모리 셀 블록(33)에 있어서, 워드 라인(WLi -2)은, 페이지 유닛(34)을 구비하는, 각 메모리 셀 트랜지스터(MT)의 제어 게이트(2)에 공통으로 접속된다. 다수의 블록 내의 페이지는 본래 페이지 유닛으로 그룹화될 수도 있다는 것에 주목하자.
선택 게이트 라인(SGS)은 선택 트랜지스터(ST)의 게이트에 공통으로 접속된 다.
소스 라인(SL)을 대칭 라인으로 대칭으로 배열된 2-트랜지스터/셀 시스템 메모리 셀을 갖는 회로는, 비트 라인(BL0, BL1, BL2, ..., BLn-1)의 길이를 따라 직렬로 배열된다.
그 결과, 도 14에 도시된 바와 같이, 비트 라인 콘택트(CB)는, 워드 라인(WL)의 길이를 따라 인접한 워드 라인(WLi -1, WLi) 간에 선형으로 배열되고, 소스 라인 콘택트(CS)는 워드 라인(WL)의 길이를 따라 인접한 선택 게이트 라인(SGS) 간에 선형으로 배열된다.
도 5 내지 도 6에 도시된 제1 실시예 및 도 7 내지 도 9에 도시된 제2 실시예와 같이, 제5 실시예에 따른 반도체 메모리, 더욱 상세하게는 2-트랜지스터/셀 시스템 비휘발성 반도체 메모리는, 비트 라인(BL) 간의 간격을 완화할 수 있고, 매우 가까이 배치되는 비트 라인과 비어 콘택트로 인한 비트 라인(BL)과 비어 콘택트(VIA)의 결함을 방지할 수 있다.
즉, 도 3 내지 도 6에 도시된 제1 실시예와 같이, 제5 실시예에 따른 반도체 메모리, 더욱 상세하게는 2-트랜지스터/셀 시스템 비휘발성 반도체 메모리는, 각 활성 영역(10; AA) 상에 연속하여 배치된, 비트 라인 콘택트(11; CB), 제1 금속층(13; M0), 제1 비어 콘택트(14; V1), 제2 금속층(15; M1), 제2 비어 콘택트(16; V2), 제3 금속층(17; M2), 및 제3 비어 콘택트(18; V3)의 구조를 제공한다.
다른 방법으로는, 도 7 내지 도 9에 도시된 제2 실시예와 같이, 구조는, 각 활성 영역(10; AA) 상에 연속하여 배치된, 비트 라인 콘택트(11; CB), 제1 금속층(13; MO), 제1 비어 콘택트(14; V1), 제2 금속층(15; M1), 제2 비어 콘택트(16; V2), 및 제3 금속층(17; M2)을 제공한다.
제5 실시예의 반도체 메모리에 따르면, 2-트랜지스터/셀 구조를 갖는 비휘발성 반도체 메모리는, 비트 라인(BL) 간의 간격을 완화하고, 매우 가까이 배치되는 비트 라인과 비어 콘택트로 인한 비트 라인(BL)과 비어 콘택트(VIA)의 결함을 방지한다.
비트 라인 콘택트 피치를 완화하는 방법은, 비트 라인 콘택트(CB) 피치 및 비트 라인(BL) 피치를 완화하는 2-트랜지스터/셀 회로 구조를 갖는 비휘발성 반도체 메모리를 제공하고, 수율을 향상시킨다.
[제6 실시예]
(3-트랜지스터/셀 구조)
도 15는, 본 발명의 제6 실시예에 따른, 반도체 메모리, 더욱 상세하게는 3-트랜지스터/셀 시스템 비휘발성 반도체 메모리의 회로를 나타낸다.
제6 실시예에 따른 예시적인 반도체 메모리는 기본 3-트랜지스터/셀 시스템 구조를 갖고, 도 15에 도시된 바와 같이, 메모리 셀 트랜지스터(MT) 및 선택 트랜지스터(ST1 및 ST2)를 구비한다.
도 2에 도시된 바와 같이, 메모리 셀 트랜지스터(MT)는, p형 웰 또는 반도체 기판(26) 상에 터널 절연막으로서 형성된 게이트 절연막(30), 게이트 절연막(30) 상에 배열된, 부유 게이트(8), 게이트 간 절연막, 및 제어 게이트(2)를 포함하는 적층 게이트 구조를 구비한다. 선택 트랜지스터(ST1 및 ST2)는, 각각 메모리 셀 트랜지스터(MT)의 한쪽 면 상에 배치된다. 메모리 셀 트랜지스터(MT)의 드레인 영역은 비트 라인 측 선택 트랜지스터(ST1)를 통하여 비트 라인 콘택트(CB)에 접속되고, 소스 영역은 소스 라인 측 선택 트랜지스터(ST2)를 통하여 소스 라인 콘택트(CS)에 접속된다. 상기 3-트랜지스터/셀 시스템 메모리 셀은 워드 라인(WL)의 길이를 따라 병렬로 배열되고, 도 15에 도시된 바와 같이, 메모리 셀 블록(33)을 구성한다. 단일 메모리 셀 블록(33)에 있어서, 워드 라인(WLi -2)은, 페이지 유닛(34)을 구성하는, 각 메모리 셀의 제어 게이트(2)에 공통으로 접속된다. 다수의 블록 내의 페이지는 본래 페이지 유닛으로 그룹화될 수도 있다는 것에 주목하자. 선택 게이트 라인(SGS)은 소스 라인 측 선택 트랜지스터(ST2)의 게이트에 공통으로 접속되고, 선택 게이트 라인(SGD)는 비트 라인 측 선택 트랜지스터(ST1)의 게이트에 공통으로 접속된다. 소스 라인(SL)을 대칭 라인으로 대칭으로 배열된 3-트랜지스터/셀 시스템 메모리 셀을 갖는 회로는, 비트 라인(BL0, BL1, BL2, ..., BLn-1)의 길이를 따라 직렬로 배열된다.
그 결과, 도 15에 도시된 바와 같이, 비트 라인 콘택트(CB)는, 워드 라인(WL)의 길이를 따라 인접한 선택 게이트 라인(SGD) 간에 선형으로 배열되고, 소스 라인 콘택트(CS)는 워드 라인(WL)의 길이를 따라 인접한 선택 게이트 라인(SGS) 간에 선형으로 배열된다.
도 5 내지 도 6에 도시된 제1 실시예 및 도 7 내지 도 9에 도시된 제2 실시 예와 같이, 본 발명의 제6 실시예에 따른 반도체 메모리, 더욱 상세하게는 3-트랜지스터/셀 시스템 비휘발성 반도체 메모리는, 비트 라인(BL) 간의 간격을 완화할 수 있고, 매우 가까이 배치되는 비트 라인과 비어 콘택트로 인한 비트 라인(BL)과 비어 콘택트(VIA)의 결함을 방지할 수 있다.
즉, 도 3 내지 도 6에 도시된 제1 실시예와 같이, 제6 실시예에 따른 반도체 메모리, 더욱 상세하게는 3-트랜지스터/셀 시스템 비휘발성 반도체 메모리는, 각 활성 영역(10; AA) 상에 연속하여 배치된, 비트 라인 콘택트(11; CB), 제1 금속층(13; M0), 제1 비어 콘택트(14; V1), 제2 금속층(15; M1), 제2 비어 콘택트(16; V2), 제3 금속층(17; M2), 및 제3 비어 콘택트(18; V3)의 구조를 제공한다.
다른 방법으로는, 도 7 내지 도 9에 도시된 제2 실시예와 같이, 구조는, 각 활성 영역(10; AA) 상에 연속하여 배치된, 비트 라인 콘택트(11; CB), 제1 금속층(13; MO), 제1 비어 콘택트(14; V1), 제2 금속층(15; M1), 제2 비어 콘택트(16; V2), 및 제3 금속층(17; M2)을 제공한다.
제6 실시예의 반도체 메모리에 따르면, 3-트랜지스터/셀 구조를 갖는 비휘발성 반도체 메모리는, 비트 라인(BL) 간의 간격을 완화하고, 매우 가까이 배치되는 비트 라인과 비어 콘택트로 인한 비트 라인(BL)과 비어 콘택트(VIA)의 결함을 방지한다.
비트 라인 콘택트 피치 완화 방법은, 비트 라인 콘택트(CB) 피치 및 비트 라인(BL) 피치를 완화하는 3-트랜지스터/셀 회로 구조를 갖는 비휘발성 반도체 메모리를 제공하고, 수율을 향상시킨다.
[응용예]
도 16은 본 발명의 제1 내지 제6 실시예에 따른 반도체 메모리의 응용예를 나타낸다. 도 16은 본 발명의 실시예에 따른 반도체 메모리, 더욱 상세하게는 비휘발성 반도체 메모리에 의해 구현된 플래시 메모리 장치 및 시스템의 주요 소자의 개략도이다. 도면에 도시된 바와 같이, 플래시 메모리 시스템(142)은 호스트 플랫폼(144) 및 USB(universal serial bus) 플래시 장치(146)를 구비한다.
호스트 플랫폼(144)은, USB 케이블(148)을 통하여, 본 발명의 실시예에 따른, 비휘발성 반도체 메모리로 임베딩된 USB 플래시 장치(146)에 접속된다. 호스트 플랫폼(144)은, USB 호스트 접속기(150)를 통하여 USB 케이블(148)에 접속되고, USB 플래시 장치(146)는 USB 플래시 장치 접속기(152)를 통하여 USB 케이블(148)에 접속된다. 호스트 플랫폼(144)은, USB 버스를 통하여 패킷 전송을 제어하는, USB 호스트 제어기(154)를 갖는다.
USB 플래시 장치(146)는, USB 플래시 장치(146) 내의 다른 소자를 제어하고, 또한 USB 플래시 장치(146)의 USB 버스에 대한 인터페이스를 제어하는, USB 플래시 장치 제어기(156); USB 플래시 장치 접속기(152); 및 본 발명의 제1 내지 제6 실시예에 따른 비휘발성 반도체 메모리를 구비하는 적어도 하나의 플래시 메모리 모듈(158)을 구비한다.
USB 플래시 장치(146)가 호스트 플랫폼(144)에 접속되면, 표준 USB 계산 처리가 시작된다. 상기 처리에서, 호스트 플랫폼(144)은 USB 플래시 장치(146)를 인식하고, 이를 이용한 전송 모드를 선택하며, 전송 데이터를 기억하는, FIFO 버퍼 호출 종단점을 통하여 USB 플래시 장치(146)로부터/에 데이터의 수신/전송을 수행한다. 호스트 플랫폼(144)은, 다른 종단점을 통하여 USB 플래시 장치(146)의 제거/부착과 같은, 물리적 및 전기적 상태의 변화를 인식하고, 임의의 존재하는 수신될(to-be-received) 패킷을 수신한다.
호스트 플랫폼(144)은, USB 호스트 제어기(154)에 요구 패킷을 전송함으로써, USB 플래시 장치(146)로부터 서비스를 요구한다. USB 호스트 제어기(154)는 USB 케이블(148)을 통하여 패킷을 전송한다. USB 플래시 장치(146)가 요구 패킷을 수신한 종단점을 포함하는 장치인 경우, USB 플래시 장치 제어기(156)에 의해 요구가 수용된다.
다음으로, USB 플래시 장치 제어기(156)는, 플래시 메모리 모듈(158)로부터 또는 플래시 메모리 모듈(158)에, 데이터의 판독, 기입 또는 소거와 같은 여러 동작을 수행한다. 또한, USB 플래시 장치 제어기(156)는 USB 어드레스 등을 획득하는 것과 같은 기본 USB 기능을 지원한다. USB 플래시 장치 제어기(156)는, 플래시 메모리 모듈(158)로부터의 출력을 제어하는데 이용된 제어 라인(160), 또는, 예를 들어, 칩 이네이블 신호(CE), 판독 신호 또는 기입 신호와 같은 여러 다른 신호를 통하여 플래시 메모리 모듈(158)를 제어한다. 또한, 플래시 메모리 모듈(158)은 어드레스 데이터 버스(162)를 통하여 USB 플래시 장치 제어기(156)에 접속된다. 어드레스 데이터 버스(162)는, 플래시 메모리 모듈(158)을 위한 판독, 기입 또는 소거 명령, 및 플래시 메모리 모듈(158)을 위한 어드레스와 데이터를 전송한다.
호스트 플랫폼(144)에 의해 요구된 여러 동작의 결과 및 상태를 호스트 플래 폼(144)에 통지하기 위해, USB 플래시 장치(146)는 상태 종단점(종단점 0)을 이용하여 상태 패킷을 전송한다. 상기 처리에서, 호스트 플랫폼(144)은, 상태 패킷의 존재를 검사(폴링(polling))하고, 새 상태 메시지에 대한 패킷이 존재하지 않는 경우, USB 플래시 장치(146)는 빈 패킷 또는 상태 패킷을 복귀시킨다.
상술한 바와 같이, USB 플래시 장치(146)의 여러 기능을 구현할 수도 있다. 또한, USB 케이블(148)을 생략함으로써 직접 접속기를 접속하는 것도 가능하다.
[다른 실시예]
상술한 바와 같이, 본 발명은 제1 내지 제6 실시예에 따라 설명된다. 그러나, 상기 개시 내용의 일부를 구성하는 설명 및 도면이 본 발명의 사상 및 범위를 제한하려는 것으로 이해되어서는 않 된다. 당해 기술분야의 당업자는, 상기 개시내용으로부터 여러 다른 실시예, 연구예, 및 동작 기술을 명백하게 알 수 있다.
예를 들어, 본 발명의 제1 내지 제6 실시예는, 2-값 NAND EEPROM을 주로 설명한다. 그러나, 본 발명은 3개 값 이상의 다중-값 셀 NAND EEPROM에 적용 가능하다. 예를 들어, 4-값 NAND EEPROM은 2-값 NAND EEPROM의 메모리 용량보다 2배의 메모리 용량을 제공한다. 또한, 본 발명은 m-valued(multi-valued) 셀 NAND EEPROM(m ＞ 3)에 적용 가능하다.
또한, 본 발명의 실시예에 따른 반도체 메모리 및 그 제조 방법은, SDRAM(synchronous dynamic random access memory), DDR-SDRAM(double data rate SDRAM), DDR-FCRAM(double data rate first cycle random access memory) 등과 같은, DRAM(dynamic random access memory)에 동일한 방법으로 적용될 수도 있다.
이와 같이, 본 발명은, 여기서 설명되지 않은 여러 실시예를 당연히 포함한다. 따라서, 본 발명의 기술 범위는, 상술한 설명으로부터 적절히 해석될 수 있는 첨부된 청구항에 따른 본 발명의 특정된 특징에 의해서만 결정된다.
상술한 실시예를 참조하여 본 발명을 설명하였지만, 상기 개시 내용의 일부를 구성하는 설명 및 도면은 본 발명을 제한하려는 것으로 이해되어서는 안 된다. 당해 기술분야의 당업자는, 상기 개시 내용으로부터 다른 실시예, 연구예, 및 동작 기술을 명확하게 알 수 있다. 따라서, 본 발명의 기술 범위는 상기 설명으로부터 적절히 나타나는 청구항에 의해서만 정의된다.
당해 기술분야의 당업자는, 본 발명의 범위로부터 일탈함이 없이 본 개시 내용의 교시를 이해한 후, 여러 변형을 할 수 있다.

Claims (20)

  1. 복수의 활성 영역;
    각각의 상기 활성 영역 상에 배치된 복수의 비트 라인 콘택트;
    섬 형상으로 형성되며 상기 복수의 비트 라인 콘택트의 상부면과 접촉하는 복수의 제1 로컬 라인;
    상기 복수의 제1 로컬 라인의 상부면과 접촉하며 상기 활성 영역과 평행한 방향으로 정렬되는 복수의 제1 비어 콘택트;
    상기 복수의 제1 비어 콘택트 중 하나와 접촉하며 상기 활성 영역과 평행한 방향으로 연장되는 제1 비트 라인; 및
    각각의 제2 로컬 라인을 통하여 상기 제1 비트 라인과 접촉하지 않는 상기 제1 비어 콘택트 위에 배열된 복수의 제2 비어 콘택트를 포함하는 반도체 메모리.
  2. 제1항에 있어서,
    각각이 상기 복수의 제2 비어 콘택트 중 하나와 접촉하며, 상기 활성 영역과 평행한 방향으로 연장되는, 제2 비트 라인을 더 포함하는 반도체 메모리.
  3. 제2항에 있어서,
    각각의 제3 로컬 라인을 통하여 상기 제2 비트 라인과 접촉하지 않는 상기 제2 비어 콘택트 위에 배열된 복수의 제3 비어 콘택트; 및
    상기 복수의 제3 비어 콘택트 중 하나와 접촉하며 상기 활성 영역과 평행한 방향으로 연장되는 제3 비트 라인을 더 포함하는 반도체 메모리.
  4. 제2항에 있어서,
    상기 제2 비트 라인은 경사진 상호 접속(slanted interconnects)을 포함하는 반도체 메모리.
  5. 제4항에 있어서,
    상기 제2 비어 콘택트는 격자로 배열되는 반도체 메모리.
  6. 제1항에 있어서,
    상기 활성 영역이 연장되는 방향과 수직인 방향으로 연장되는 소스 라인을 더 포함하는 반도체 메모리.
  7. 제6항에 있어서,
    상기 소스 라인은, 각각의 상기 활성 영역 상에 배치된 각 소스 라인 콘택트와 접촉하고, 상기 제1 로컬 라인과 동일한 재료를 포함하는 반도체 메모리.
  8. 제6항에 있어서,
    상기 소스 라인은, 그 내부가 다결정 실리콘과 금속 중 하나로 채워진, 선형 으로 절단된 홈의 상호 접속 구조를 포함하는 반도체 메모리.
  9. 복수의 활성 영역;
    각각의 상기 활성 영역 상에 배치된 복수의 비트 라인 콘택트;
    섬 형상으로 형성되며 상기 복수의 비트 라인 콘택트의 상부면과 접촉하는 복수의 제1 로컬 라인;
    상기 복수의 제1 로컬 라인의 상부면과 접촉하며 상기 활성 영역과 평행한 방향으로 정렬되는 복수의 제1 비어 콘택트;
    상기 복수의 제1 비어 콘택트 중 하나와 접촉하며 상기 활성 영역과 평행한 방향으로 연장되는 제1 비트 라인; 및
    상기 제1 비트 라인과 접촉하지 않는 상기 제1 비어 콘택트 위에 연속 콘택트 구조로 배열된 복수의 제2 비어 콘택트를 포함하는 반도체 메모리.
  10. 제9항에 있어서,
    각각이 상기 복수의 제2 비어 콘택트 중 하나와 접촉하며 활성 영역과 평행한 방향으로 연장되는 제2 비트 라인을 더 포함하는 반도체 메모리.
  11. 제10항에 있어서,
    상기 제2 비트 라인과 접촉하지 않는 상기 제2 비어 콘택트 위에 연속 콘택트 구조로 배열된 복수의 제3 비어 콘택트; 및
    상기 복수의 제3 비어 콘택트 중 하나와 접촉하며 상기 활성 영역과 평행한 방향으로 연장되는 제3 비트 라인을 더 포함하는 반도체 메모리.
  12. 제10항에 있어서,
    상기 제2 비트 라인은 경사진 상호 접속을 포함하는 반도체 메모리.
  13. 제12항에 있어서,
    상기 제2 비어 콘택트는 격자로 배열되는 것을 특징으로 하는 반도체 메모리.
  14. 제9항에 있어서,
    상기 활성 영역이 연장되는 방향과 수직인 방향으로 연장되는 소스 라인을 더 포함하는 반도체 메모리.
  15. 제14항에 있어서,
    상기 소스 라인은, 각각의 상기 활성 영역 상에 배치된 각 소스 라인 콘택트와 접촉하고, 상기 제1 로컬 라인과 동일한 재료를 포함하는 반도체 메모리.
  16. 제14항에 있어서,
    상기 소스 라인은, 다결정 실리콘과 금속 중 하나로 채워진, 선형으로 절단 된 홈의 상호 접속 구조를 포함하는 반도체 메모리.
  17. 복수의 활성 영역 상에 복수의 비트 라인 콘택트를 형성하는 단계;
    섬 형상으로 상기 복수의 비트 라인 콘택트의 상부면과 접촉하여 복수의 제1 로컬 라인을 형성하는 단계;
    상기 복수의 제1 로컬 라인의 상부면과 접촉하며 상기 활성 영역과 평행한 방향으로 정렬되는 복수의 제1 비어 콘택트를 형성하는 단계;
    상기 복수의 제1 비어 콘택트 중 하나와 접촉하며, 상기 활성 영역과 평행한 방향으로 연장되는, 제1 비트 라인을 형성하는 단계; 및
    각각의 제2 로컬 라인을 통하여 상기 제1 비트 라인과 접촉하지 않는 상기 제1 비어 콘택트 위에 배열된 복수의 제2 비어 콘택트를 형성하는 단계를 포함하는 반도체 메모리 제조 방법.
  18. 제17항에 있어서,
    각각이 상기 복수의 제2 비어 콘택트 중 하나와 접촉하며, 상기 활성 영역과 평행한 방향으로 연장되는, 제2 비트 라인을 형성하는 단계를 더 포함하는 반도체 메모리 제조 방법.
  19. 제18항에 있어서,
    각각의 제3 로컬 라인을 통하여 상기 제2 비트 라인과 접촉하지 않는 상기 제2 비어 콘택트 위에 배열된 복수의 제3 비어 콘택트를 형성하는 단계; 및
    상기 복수의 제3 비어 콘택트 중 하나와 접촉하며, 상기 활성 영역과 평행한 방향으로 연장되는, 제3 비트 라인을 형성하는 단계를 더 포함하는 반도체 메모리 제조 방법.
  20. 제18항에 있어서,
    상기 제2 비트 라인은 각각의 경사진 상호 접속을 포함하는 반도체 메모리 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8396906B2 (en) 2007-10-10 2013-03-12 Electronics And Telecommunications Research Institute Metadata structure for storing and playing stereoscopic data, and method for storing stereoscopic content file using this metadata
EP2757788A1 (en) 2007-06-19 2014-07-23 Electronics and Telecommunications Research Institute Metadata structure for storing and playing stereoscopic data, and method for storing stereoscopic content file using this metadata
US10163927B2 (en) 2016-11-04 2018-12-25 SK Hynix Inc. Semiconductor memory device

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4664813B2 (ja) * 2005-12-21 2011-04-06 株式会社東芝 半導体記憶装置
US20080296778A1 (en) * 2007-05-30 2008-12-04 Qimonda Ag Interconnection Structure and Integrated Circuit
JP2009272026A (ja) * 2008-05-12 2009-11-19 Toshiba Corp 不揮発性半導体記憶装置
JP5214393B2 (ja) * 2008-10-08 2013-06-19 株式会社東芝 半導体記憶装置
JP5147654B2 (ja) 2008-11-18 2013-02-20 パナソニック株式会社 半導体装置
JP2012015355A (ja) 2010-07-01 2012-01-19 Toshiba Corp 半導体装置及びその製造方法
JP2012216643A (ja) * 2011-03-31 2012-11-08 Toshiba Corp 半導体記憶装置及びその製造方法
US10497402B2 (en) 2012-03-30 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for high speed ROM cells
US8743580B2 (en) 2012-03-30 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for high speed ROM cells
KR102373542B1 (ko) 2015-07-09 2022-03-11 삼성전자주식회사 반도체 메모리 장치
KR102421767B1 (ko) 2015-08-07 2022-07-18 삼성전자주식회사 반도체 소자
KR20210091479A (ko) 2020-01-14 2021-07-22 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 반도체 메모리 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2825031B2 (ja) * 1991-08-06 1998-11-18 日本電気株式会社 半導体メモリ装置
JPH06196655A (ja) * 1992-11-27 1994-07-15 Nec Corp 半導体メモリ装置
KR100192928B1 (ko) 1995-09-22 1999-06-15 김영환 오픈 비트선 반도체소자
JP2950265B2 (ja) 1996-07-30 1999-09-20 日本電気株式会社 半導体記憶装置
KR19990016230A (ko) * 1997-08-13 1999-03-05 윤종용 반도체 메모리 셀의 이중 비트라인 패턴 제조방법
JP3599970B2 (ja) * 1997-09-18 2004-12-08 株式会社ルネサステクノロジ 半導体記憶装置
US6303952B1 (en) * 1998-01-14 2001-10-16 Texas Instruments Incorporated Contact structure with an oxide silicidation barrier
JPH11220039A (ja) 1998-01-30 1999-08-10 Sony Corp 半導体記憶装置
KR100316060B1 (ko) * 1998-06-16 2002-02-19 박종섭 플래시메모리의레이아웃및그형성방법
JP4574912B2 (ja) * 2001-08-22 2010-11-04 シャープ株式会社 半導体記憶装置の形成方法
JP4004809B2 (ja) * 2001-10-24 2007-11-07 株式会社東芝 半導体装置及びその動作方法
JP3880954B2 (ja) * 2002-09-30 2007-02-14 株式会社東芝 半導体記憶装置
JP3950092B2 (ja) * 2003-09-03 2007-07-25 株式会社半導体エネルギー研究所 Ｎａｎｄ型不揮発性メモリー装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2757788A1 (en) 2007-06-19 2014-07-23 Electronics and Telecommunications Research Institute Metadata structure for storing and playing stereoscopic data, and method for storing stereoscopic content file using this metadata
EP2914000A1 (en) 2007-06-19 2015-09-02 Electronics and Telecommunications Research Institute Metadata structure for storing and playing stereoscopic data, and method for storing stereoscopic content file using this metadata
US8396906B2 (en) 2007-10-10 2013-03-12 Electronics And Telecommunications Research Institute Metadata structure for storing and playing stereoscopic data, and method for storing stereoscopic content file using this metadata
US10163927B2 (en) 2016-11-04 2018-12-25 SK Hynix Inc. Semiconductor memory device

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Publication number Publication date
JP2006261324A (ja) 2006-09-28
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