KR20060075968A - 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법 - Google Patents

다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR20060075968A
KR20060075968A KR1020040115352A KR20040115352A KR20060075968A KR 20060075968 A KR20060075968 A KR 20060075968A KR 1020040115352 A KR1020040115352 A KR 1020040115352A KR 20040115352 A KR20040115352 A KR 20040115352A KR 20060075968 A KR20060075968 A KR 20060075968A
Authority
KR
South Korea
Prior art keywords
silicon
oxide film
silicon oxide
peripheral circuit
forming
Prior art date
Application number
KR1020040115352A
Other languages
English (en)
Other versions
KR100611784B1 (ko
Inventor
조흥재
임관용
이승룡
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040115352A priority Critical patent/KR100611784B1/ko
Priority to DE102005024798A priority patent/DE102005024798B4/de
Priority to TW094118197A priority patent/TWI304999B/zh
Priority to JP2005162180A priority patent/JP4545046B2/ja
Priority to CN200510076926XA priority patent/CN1797769B/zh
Priority to US11/227,156 priority patent/US7563726B2/en
Publication of KR20060075968A publication Critical patent/KR20060075968A/ko
Application granted granted Critical
Publication of KR100611784B1 publication Critical patent/KR100611784B1/ko
Priority to US12/457,540 priority patent/US20100013022A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 하나의 칩내에 요구되는 목적에 맞는 서로 다른 두께의 게이트절연막을 간단한 공정을 통해 형성하면서 캐리어 이동도 감소를 억제할 수 있는 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 제조 방법은 NMOS가 형성될 셀영역과 NMOS와 PMOS가 형성될 주변회로영역이 정의된 실리콘기판의 표면에 1차 산화공정을 통해 실리콘산화막을 형성하는 단계, 상기 주변회로영역 상의 실리콘산화막을 선택적으로 제거하는 단계, 상기 실리콘산화막 제거후 노출된 주변회로영역의 실리콘기판 표면에 실리콘-질소 본드를 형성함과 동시에 상기 셀영역에 잔류하고 있는 실리콘산화막 표면에 실리콘-산소-질소 본드를 형성하는 단계, 및 2차 산화 공정을 통해 상기 실리콘-질소 본드가 형성된 주변회로영역의 실리콘기판 표면 상에 질화산화막을 형성함과 동시에 상기 실리콘-산소-질소 본드가 형성된 실리콘산화막을 순수 실리콘산화막으로 바꾸는 단계를 포함한다.
다중 게이트절연막, 순수 실리콘산화막, 질화산화막, 실리콘-질소 본드

Description

다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH MULTI-GATE DIELECTRIC AND METHOD FOR MANUFACTURING THE SAME}
도 1a는 종래기술에 따른 다중 게이트절연막을 갖는 반도체장치의 구조를 도시한 도면,
도 1b는 순수한 실리콘산화막과 질화막의 노말라이즈 트랜스컨덕턴스 특성을 비교한 도면,
도 2는 본 발명의 실시예에 따른 다중 게이트절연막을 갖는 반도체장치의 구조를 도시한 도면,
도 3a 내지 도 3g는 본 발명의 실시예에 따른 다중 게이트절연막을 갖는 반도체장치의 제조 방법을 도시한 공정 단면도,
도 4는 본 발명의 실시예에 따른 플라즈마질화법으로 실리콘산화막 표면을 질화시킨 시편과 이 시편을 재산화시켰을 때의 질소와 산소의 프로파일 변화를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
31 : 실리콘 기판 32 : 필드산화막
33 : 제1실리콘산화막 35a : 실리콘-질소 본드
35b : 실리콘-산소-질소 본드 36a : 질화산화막
36b : 순수 실리콘산화막 37a : p+ 실리콘전극
37b : n+ 실리콘전극 40 : 저저항 메탈전극
41 : 게이트하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체장치의 다중 게이트절연막 형성 방법에 관한 것이다.
최근에 여러가지 목적에 맞는 소자들은 하나의 칩내에 형성한 시스템온칩(System On Chip; SOC)이 많이 연구중에 있다.
이러한 시스템온칩(SOC)에는 각 소자의 동작전압이 틀린데, 이때 공정상 꼭 필요한 것이 서로 상이한 두께를 갖는 게이트절연막을 형성하는 것이다.
즉, 높은 전압이 걸리는 소자에는 신뢰성 향상을 위해 두꺼운 게이트절연막이 필요하며, 소자의 동작 속도가 중요시되는 소자에는 얇은 게이트절연막이 사용되어야 한다. 또한, 소자의 동작속도 향상 및 NMOSFET와 PMOSFET가 대칭 문턱전압(Symmetric threshold voltage)을 갖도록 듀얼 폴리실리콘 게이트(Dual polysilicon gate)도 함께 연구되고 있다.
도 1a는 종래기술에 따른 다중 게이트절연막을 갖는 반도체장치의 구조를 도시한 도면이다.
도 1a에 도시된 바와 같이, NMOS가 형성될 셀영역과 NMOS와 PMOS가 형성될 주변회로영역이 정의된 실리콘기판(11), 실리콘기판(11)의 셀영역 상부에 형성된 제1게이트절연막(12), 실리콘기판(11)의 주변회로영역의 NMOS 상부에 형성된 제2게이트절연막(13a), 실리콘기판(11)의 주변회로영역의 PMOS 상부에 형성된 제3게이트절연막(13b), 셀영역의 제1게이트절연막(12) 상에 n+ 실리콘전극(14a), 저저항 메탈전극(15) 및 게이트하드마스크(16)의 순서로 적층된 제1게이트(21), 주변회로영역의 제2게이트절연막(13a) 상에 n+ 실리콘전극(14a), 저저항 메탈전극(15) 및 게이트하드마스크(16)의 순서로 적층된 제2게이트(22), 주변회로영역의 제3게이트절연막(13b) 상에 p+ 실리콘전극(14b), 저저항 메탈전극(15) 및 게이트하드마스크(16)의 순서로 적층된 제1게이트(23)을 포함한다.
도 1과 같은 종래기술의 반도체장치는 셀영역에서는 가장 두꺼운 제1게이트절연막(12)이 형성되고, 주변회로영역에는 제1게이트절연막(12)에 비해 상대적으로 두께가 얇은 제2,3게이트절연막(13a, 13b)을 갖고 있으며, 제1,2게이트절연막(12, 13a)은 열산화공정을 통해 형성한 실리콘산화막(SiO2)이고 제3게이트절연막(13b)은 질화막이다.
그러나, 종래기술은 서로 다른 두께를 갖는 게이트절연막을 하나의 칩 내에 구현하기는 다음과 같은 여러가지 공정상 및 특성 저하의 어려움이 있게 된다.
첫째, 각각 열산화공정을 통해 서로 다른 두께의 게이트절연막을 형성해야 하므로 공정이 매우 복잡하다.
둘째, 주변회로영역의 PMOS의 p+ 실리콘전극(14b)에서는 보론 침투(Boron penetration)를 억제하기 위해 순수한 산화막 대신 질화막을 게이트절연막으로 적용해야 한다는 것이다. 이처럼, 질화막을 게이트절연막으로 이용하게 되면 질소가 게이트절연막과 반도체기판의 계면에 존재하게 되어 캐리어 이동도(Carrier mobility)가 감소하여 소자의 속도 저하를 유발시키는 문제점이 있다.
도 1b는 순수한 실리콘산화막과 질화막의 노말라이즈 트랜스컨덕턴스(normalized transconductance; Gm) 특성을 비교한 도면으로서, 질화막은 순수한 실리콘산화막(Pure SiO2)에 비해 트랜스컨덕턴스 특성이 낮음을 알 수 있다. 일반적으로 트랜지스터의 특성파라미터인 트랜스컨덕턴스는 높을 수록 좋은 것으로 알려져 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 하나의 칩내에 요구되는 목적에 맞는 서로 다른 두께의 게이트절연막을 간단한 공정을 통해 형성하면서 캐리어 이동도 감소를 억제할 수 있는 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치는 NMOS가 형성될 셀영역과 NMOS와 PMOS가 형성될 주변회로영역이 정의된 실리콘기판, 상기 셀영역과 주변회로영역의 NMOS 지역의 실리콘기판 상부에 형성된 순수 실리콘산화막, 상기 주변회로영역의 PMOS 상부에 형성된 질화산화막, 상기 셀영역의 순수 실리콘산화막 상에 n+ 실리콘전극, 저저항 메탈전극 및 게이트하드마스크의 순서로 적층된 제1게이트, 상기 주변회로영역의 순수 실리콘산화막 상에 n+ 실리콘전극, 저저항 메탈전극 및 게이트하드마스크의 순서로 적층된 제2게이트, 및 상기 주변회로영역의 질화산화막 상에 p+ 실리콘전극, 저저항 메탈전극 및 게이트하드마스크의 순서로 적층된 제3게이트를 포함하는 것을 특징으로 하고, 상기 순수 실리콘산화막은 상기 질화산화막에 비해 상대적으로 두께가 더 두꺼운 것을 특징으로 한다.
그리고, 본 발명의 반도체장치의 제조 방법은 NMOS가 형성될 셀영역과 NMOS와 PMOS가 형성될 주변회로영역이 정의된 실리콘기판의 표면에 1차 산화공정을 통해 실리콘산화막을 형성하는 단계, 상기 주변회로영역 상의 실리콘산화막을 선택적으로 제거하는 단계, 상기 실리콘산화막 제거후 노출된 주변회로영역의 실리콘기판 표면에 실리콘-질소 본드를 형성함과 동시에 상기 셀영역에 잔류하고 있는 실리콘산화막 표면에 실리콘-산소-질소 본드를 형성하는 단계, 및 2차 산화 공정을 통해 상기 실리콘-질소 본드가 형성된 주변회로영역의 실리콘기판 표면 상에 질화산화막을 형성함과 동시에 상기 실리콘-산소-질소 본드가 형성된 실리콘산화막을 순수 실리콘산화막으로 바꾸는 단계를 포함하는 것을 특징으로 하며, 상기 실리콘-질소 본드와 상기 실리콘-산소-질소 본드를 형성하는 단계는 플라즈마질화법으로 진행하는 것을 특징으로 하고, 상기 플라즈마질화는 상기 실리콘 기판과 상기 실리콘산화막 표면 상부에 직접 질소 플라즈마를 형성시켜주는 방법을 이용하거나, 또는 리모트 플라즈마 질화법을 이용하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 다중 게이트절연막을 갖는 반도체장치의 구조를 도시한 구조 단면도이다.
도 2에 도시된 바와 같이, NMOS가 형성될 셀영역과 NMOS와 PMOS가 형성될 주변회로영역이 정의된 실리콘기판(31), 셀영역과 주변회로영역의 NMOS 지역의 실리콘기판(31) 상부에 형성된 순수 실리콘산화막(36b), 주변회로영역의 PMOS 상부에 형성된 질화산화막(36a), 셀영역의 순수 실리콘산화막(36b) 상에 n+ 실리콘전극(37b), 저저항 메탈전극(40) 및 게이트하드마스크(41)의 순서로 적층된 제1게이트(100), 주변회로영역의 순수 실리콘산화막(36b) 상에 n+ 실리콘전극(37b), 저저항 메탈전극(40) 및 게이트하드마스크(41)의 순서로 적층된 제2게이트(200), 주변회로 영역의 질화산화막(36a) 상에 p+ 실리콘전극(37a), 저저항 메탈전극(40) 및 게이트하드마스크(41)의 순서로 적층된 제3게이트(300)를 포함한다.
도 2와 같은 반도체장치에서, 순수 실리콘산화막(36b)은 주변회로영역에 형성된 질화산화막(36a)에 비해 상대적으로 두께가 두껍다.
그리고, 질화산화막(36a)은 실리콘-질소 본드가 표면에 형성된 실리콘기판(31)의 표면을 산화시켜 형성한 것이고, 순수 실리콘산화막(36b)은 실리콘-산소-질소 본드가 표면에 형성된 실리콘산화막을 산화시켜 형성한 것이다.
그리고, 주변회로영역의 PMOS 지역에 형성된 질화산화막(36a) 중의 질소 농도는 5%∼30%이다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 다중 게이트절연막 구조를 갖는 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 필드산화막(32)이 형성된 실리콘 기판(31)의 표면 상에 1차 산화 공정을 통해 제1실리콘산화막(33)을 5Å∼100Å 두께로 형성한다. 여기서, 실리콘 기판(31)은 셀영역과 주변회로영역으로 구분되는데, 셀영역은 두꺼운 게이트절연막이 요구되는 영역이고, 주변회로영역은 셀영역에 비해 상대적으로 얇은 게이트절연막이 요구되는 영역이며, DRAM에서 셀영역에는 NMOS가 형성될 영역이고, 주변회로영역은 NMOS와 PMOS가 모두 형성될 영역이다.
위와 같이, 제1실리콘산화막(33)은 셀영역과 주변회로영역에서 모두 동일한 두께로 형성되며, 순수하게 실리콘 기판(31)의 표면을 산화시켜 형성한 SiO2이다.
도 3b에 도시된 바와 같이, 제1실리콘산화막(33) 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역을 덮는 제1마스크패턴(34)을 형성한다.
이어서, 제1마스크패턴(34)을 식각배리어로 주변회로영역에 형성된 제1실리콘산화막(33)을 식각하여 주변회로영역의 실리콘 기판(31)의 표면을 노출시킨다.
위와 같은, 제1마스크패턴(34)을 식각배리어로 이용한 제1실리콘산화막(34)의 선택적 식각후에, 셀영역의 실리콘기판(31) 표면상에만 제1실리콘산화막(33a)이 잔류하고, 나머지 주변회로영역의 실리콘기판(31) 표면에는 제1실리콘산화막(33a)이 잔류하지 않는다.
도 3c에 도시된 바와 같이, 제1마스크패턴(34)을 제거한 후, 플라즈마질화(Plasma nitridation) 공정을 진행하여 주변회로영역의 노출된 실리콘기판(31)의 표면과 셀영역에 잔류하고 있는 제1실리콘산화막(33a)의 표면을 질화시킨다.
이러한 플라즈마질화 공정을 통해 주변회로영역의 실리콘기판(31) 표면에는 실리콘-질소 본드(Si-N bond, 35a)가 형성되고, 제1실리콘산화막(33a)의 표면에는 표면만 질화처리되어 실리콘-산소-질소 본드(Si-O-N bond, 35b)가 형성된다.
여기서, 플라즈마질화 공정은, 실리콘 기판(31) 상부에 직접 질소 플라즈마를 형성시켜주는 방법을 이용하거나, 또는 다른 곳에서 질소플라즈마를 형성한 후, 질소 라디칼(N radical)만 실리콘 표면(31) 상부로 끌어와 질화시키는 방법(리모트 플라즈마 질화법)을 이용한다.
상기한 플라즈마질화 공정시, 플라즈마 소스 기체로는 Ar/N2, Xe/N2, N2, NO, N2O 또는 상기 기체들의 혼합기체를 이용하고, 플라즈마를 형성하기 위한 플라즈마파워는 100W∼3000W를 사용하며, 플라즈마 처리시간은 5초∼600초, 실리콘기판(21)의 기판온도는 0∼600℃, 소스기체 유량은 5sccm∼2000sccm으로 한다.
도 3d에 도시된 바와 같이, 재산화 공정(즉 2차 산화공정)을 진행한다.
이때, 실리콘-질소 본드(35a)가 형성된 주변회로영역의 실리콘기판(31)의 표면에는 재산화공정의 산화분위기에 노출되어 질화산화막(Oxynitride; SiON)(36a)이 형성된다. 여기서, 질화산화막(36a) 중 질소 농도는 5%∼30%이다.
하지만, 실리콘-산소-질소 본드(35b)가 표면에 형성된 셀영역의 제1실리콘산화막(33a)은 재산화공정을 통하여 질소가 외확산(out-diffusion)되어 질소가 없는(N-free) 순수한 산화막(Pure-SiO2)으로 바뀌면서 일정 두께의 증가를 수반하게 된다. 결국, 셀영역의 제1실리콘산화막(33a)은 두께가 제1실리콘산화막(33a)보다 증가한 제2실리콘산화막(36b)으로 바뀐다. 이하, 제2실리콘산화막(36b)을 '순수 실리콘산화막(36b)'이라고 약칭하기로 한다.
전술한 바와 같은 재산화 공정을 통해 형성되는 질화산화막(36a)과 순수 실리콘산화막(36b)의 두께를 비교해 보면, 질화산화막(36a)은 재산화공정시 실리콘-질소 본드(35a)의 질소에 의해 산화가 억제되어 순수 실리콘산화막(36b)보다 그 두께가 얇다. 즉, 재산화공정시 실리콘-산소-질소 본드(35b) 중의 질소가 외확산하여 산화 억제 효과가 실리콘-질소 본드(35a)에 비해 약하므로 동일 조건의 재산화공정시 순수 실리콘산화막(36b)은 질화산화막(35a)보다 두께 증가가 두드러져 그 두께 가 두껍다. 여기서, 실리콘-질소 본드(35a)에서는 실리콘-산소-질소 본드(35b)에 비해 결합력이 강해 재산화공정시 질소(N)가 외확산하지 않는다. 아울러, 산화에 대한 저항성은 순수한 SiO2 표면을 질화시키는 경우는 그 저항성이 낮아 상대적으로 두께 증가가 크고, 실리콘 표면을 질화시킨 경우는 저항성이 크기 때문에 두께 증가가 낮다.
도 4는 본 발명의 실시예에 따른 플라즈마질화법으로 실리콘산화막 표면을 질화시킨 시편과 이 시편을 재산화시켰을 때의 질소와 산소의 프로파일 변화를 나타낸 도면이다. 도 4에서, ●와 ○는 질소를 □와 ■는 산소를 나타내며, ●와 ■는 재산화전의 상태(Solid; before Ox.)를 나타내고, ○와 □는 재산화후(Open; after Ox.)의 결과를 나타낸 것이다.
도 4를 참조하면, 플라즈마질화법으로 실리콘산화막 표면을 질화시킨 시편에서는 표면에 질소가 다량 함유되어 있고, 재산화공정을 거친후에는 표면에 질소가 현저히 감소함을 알 수 있다.
그리고, 플라즈마질화법으로 실리콘산화막 표면을 질화시킨 시편에서는 표면에 산소가 다량 함유되어 있으나 깊이가 깊어질수록 산소의 농도가 감소하고 있다.
이 시편에 대해 재산화공정을 거친 후에는 표면으로부터 일정깊이까지 산소가 골고루 분포하고 있음을 알 수 있는데, 이는 재산화공정에 의해 실리콘산화막의 두께 증가가 발생함을 의미한다.
도 3e에 도시된 바와 같이, 질화산화막(36a)과 순수 실리콘산화막(36b)이 형 성된 실리콘기판(31)의 전면에 어떠한 도펀트도 도핑되어 있지 않는 언도우프드 실리콘막(37)을 증착한다.
이어서, 언도우프드 실리콘막(37) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변회로영역의 PMOS 지역은 오픈시키고 NMOS가 형성될 셀영역과 주변회로영역의 일부를 덮는 제2마스크패턴(38)을 형성한다.
다음으로, 제2마스크패턴(38)을 이온주입배리어로 이용하여 3족 원소의 도펀트(또는 p형 도펀트)를 이온주입한다. 이때, 3족 원소의 도펀트는 보론(B), 불화보론(BF) 또는 이불화보론(BF2) 중에서 선택되며, 이온주입시 에너지는 2keV∼30keV, 도즈량은 1E15∼1E16/cm2이다.
상기한 3족 원소의 도펀트의 이온주입은 주변회로영역의 PMOS 지역의 언도우프드 실리콘막(37)에 진행하는 것으로, 주변회로영역의 PMOS 지역의 언도우프드 실리콘막(37)은 3족 원소의 도펀트가 도핑된 p+ 실리콘전극(37a)으로 바뀐다. 따라서, 제2마스크패턴(38)에 의해 덮혀 있던 셀영역과 주변회로영역 일부의 언도우프드 실리콘막(37)은 여전히 어떠한 도펀트도 주입되어 있지 않은 언도우프드된 상태로 남는다.
도 3f에 도시된 바와 같이, 제2마스크패턴(38)을 제거한 후, 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 주변회로영역의 PMOS 지역은 덮고 나머지 NMOS가 형성될 셀영역과 주변회로영역의 일부를 오픈시키는 제3마스크패턴(39)을 형성한다.
다음으로, 제3마스크패턴(39)에 의해 오픈된 셀영역과 주변회로영역 일부의 언도우프드 실리콘막(37)에 5족 원소의 도펀트(또는 n형 도펀트)를 이온주입한다. 이때, 5족 원소의 도펀트는 인(Ph) 또는 비소(As) 중에서 선택되며, 이온주입시 에너지는 3keV∼50keV, 도즈량은 1E15∼1E16/cm2이다.
상기한 5족 원소의 도펀트의 이온주입은 PMOS 지역을 제외한 나머지 영역 상부의 언도우프드 실리콘막(37)에 진행하는 것으로, 언도우프드 실리콘막(37)은 5족 원소의 도펀트가 이온주입된 n+ 실리콘전극(37b)으로 바뀐다.
도 3g에 도시된 바와 같이, 제3감광막패턴(39)을 제거한 후, 전면에 저저항 메탈전극(40)과 게이트하드마스크(41)를 차례로 형성한다. 이때, 저저항 메탈전극(40)은 텅스텐, 텅스텐질화막 또는 텅스텐실리사이드이고, 게이트하드마스크(41)는 질화막으로 형성한다.
다음으로, 게이트패터닝 공정을 진행하여 셀영역과 주변회로영역의 각 영역 상부에 각각 제1,2 및 제3게이트(100, 200, 300)를 형성한다.
위와 같은 제1게이트 내지 제3게이트(100, 200, 300) 공정후의 결과를 살펴보면, NMOS가 형성될 셀영역에 형성된 제1게이트(100)와 주변회로영역의 NMOS 지역에 형성된 제2게이트(200)를 구성하는 게이트전극은 n+ 실리콘전극(37b)과 저저항 메탈전극(40)의 이중층 구조를 갖고, 나머지 주변회로영역의 PMOS 지역에 형성된 제3게이트(300)를 구성하는 게이트전극은 p+ 실리콘전극(37a) 및 저저항 메탈전극 (40)의 이중층 구조를 갖는다.
상술한 실시예에 따르면, 셀영역에 형성되는 NMOS는 순수 실리콘산화막(36b)을 게이트절연막으로 이용하고, 주변회로영역에 형성되는 NMOS와 PMOS는 순수 실리콘산화막(36b)보다 두께가 얇은 질화산화막(36a)을 게이트절연막으로 이용하므로, 하나의 칩내에서 서로 다른 두께를 갖는 다중 게이트절연막을 형성하고 있다.
위와 같이 서로 다른 두께를 갖는 순수 실리콘산화막(36b)과 질화산화막(36a)을 플라즈마질화 및 재산화 공정의 단순한 공정을 통해 하나의 칩 내에서 선택적으로 형성할 수 있므로, 캐리어 이동도가 중요시되고 신뢰성이 우선시되는 셀영역의 트랜지스터는 순수 산화막을 게이트절연막으로 이용할 수 있고, 보론의 침투가 문제가 되는 주변회로영역의 p+ 실리콘전극을 갖는 트랜지스터는 질화산화막(36a)을 게이트절연막으로 사용할 수 있다.
예컨대, 본 발명을 DRAM에 적용하면, 셀영역에 형성되는 NMOS는 캐리어 이동도가 중요시되고 신뢰성이 우선시되므로 두께가 두꺼운 순수 실리콘산화막(36b)을 이용하고, 주변회로영역의 PMOS는 p+ 실리콘전극(37a)에 도핑되어 있는 3족원소의 도펀트의 게이트절연막으로의 침투 문제를 방지하도록 질화산화막(36a)을 이용한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 선택적으로 순수한 산화막과 질화산화막을 형성할 수 있으므로 캐리어 이동도가 중요시되고 신뢰성이 우선시되는 트랜지스터는 순수한 산화막을 적용하면서 보론 침투가 문제가 되는 트랜지스터는 질화산화막을 적용할 수 있는 효과가 있다.
또한, 본 발명은 서로 다른 두께의 게이트절연막을 형성할 수 있으므로, 다용한 용도의 트랜지스터를 구현할 수 있는 효과가 있다.

Claims (13)

  1. NMOS가 형성될 셀영역과 NMOS와 PMOS가 형성될 주변회로영역이 정의된 실리콘기판;
    상기 셀영역과 주변회로영역의 NMOS 지역의 실리콘기판 상부에 형성된 순수 실리콘산화막;
    상기 주변회로영역의 PMOS 상부에 형성된 질화산화막;
    상기 셀영역의 순수 실리콘산화막 상에 n+ 실리콘전극, 저저항 메탈전극 및 게이트하드마스크의 순서로 적층된 제1게이트;
    상기 주변회로영역의 순수 실리콘산화막 상에 n+ 실리콘전극, 저저항 메탈전극 및 게이트하드마스크의 순서로 적층된 제2게이트; 및
    상기 주변회로영역의 질화산화막 상에 p+ 실리콘전극, 저저항 메탈전극 및 게이트하드마스크의 순서로 적층된 제3게이트
    를 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 순수 실리콘산화막은 상기 질화산화막에 비해 상대적으로 두께가 더 두꺼운 것을 특징으로 하는 반도체장치.
  3. 제1항 또는 제2항에 있어서,
    상기 질화산화막은 실리콘-질소 본드가 표면에 형성된 상기 실리콘기판의 표면을 산화시켜 형성한 것이고, 상기 순수 실리콘산화막은 실리콘-산소-질소 본드가 표면에 형성된 실리콘산화막을 산화시켜 형성한 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서,
    상기 질화산화막 중의 질소 농도는 5%∼30%인 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서,
    상기 n+ 실리콘전극은,
    인 또는 비소가 이온주입된 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서,
    상기 p+ 실리콘전극은,
    보론, 불화보론 또는 이불화보론이 이온주입된 것을 특징으로 하는 반도체장 치.
  7. NMOS가 형성될 셀영역과 NMOS와 PMOS가 형성될 주변회로영역이 정의된 실리콘기판의 표면에 1차 산화공정을 통해 실리콘산화막을 형성하는 단계;
    상기 주변회로영역 상의 실리콘산화막을 선택적으로 제거하는 단계;
    상기 실리콘산화막 제거후 노출된 주변회로영역의 실리콘기판 표면에 실리콘-질소 본드를 형성함과 동시에 상기 셀영역에 잔류하고 있는 실리콘산화막 표면에 실리콘-산소-질소 본드를 형성하는 단계; 및
    2차 산화 공정을 통해 상기 실리콘-질소 본드가 형성된 주변회로영역의 실리콘기판 표면 상에 질화산화막을 형성함과 동시에 상기 실리콘-산소-질소 본드가 형성된 실리콘산화막을 순수 실리콘산화막으로 바꾸는 단계
    를 포함하는 반도체장치의 제조 방법.
  8. 제7항에 있어서,
    상기 실리콘-질소 본드와 상기 실리콘-산소-질소 본드를 형성하는 단계는,
    플라즈마질화법으로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  9. 제8항에 있어서,
    상기 플라즈마질화는,
    상기 실리콘 기판과 상기 실리콘산화막 표면 상부에 직접 질소 플라즈마를 형성시켜주는 방법을 이용하거나, 또는 리모트 플라즈마 질화법을 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
  10. 제9항에 있어서,
    상기 플라즈마질화는,
    소스 기체로는 Ar/N2, Xe/N2, N2, NO, N2O 또는 상기 기체들의 혼합기체를 이용하고, 플라즈마를 형성하기 위한 플라즈마파워는 100W∼3000W를 사용하며, 플라즈마 처리시간은 5초∼600초, 기판온도는 0∼600℃, 상기 소스기체의 유량은 5sccm∼2000sccm으로 하여 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  11. 제7항에 있어서,
    상기 순수 실리콘산화막은 상기 질화산화막에 비해 상대적으로 더 두꺼운 두께로 형성되는 것을 특징으로 하는 반도체장치의 제조 방법.
  12. 제7항에 있어서,
    상기 2차 산화 공정후에,
    상기 순수 실리콘산화막과 상기 질화산화막을 포함한 전면에 언도우프드 실리콘막을 증착하는 단계;
    상기 주변회로영역의 PMOS 지역 상부의 언도우프드 실리콘막에 p형 도펀트를 이온주입하여 p+ 실리콘전극을 형성하는 단계;
    상기 셀영역과 주변회로영역의 NMOS 지역 상부의 언도우프드 실리콘막에 n형 도펀트를 이온주입하여 n+ 실리콘전극을 형성하는 단계;
    상기 p+ 실리콘전극과 n+ 실리콘전극 상에 저저항 메탈전극을 형성하는 단계;
    상기 저저항 메탈전극 상에 게이트하드마스크를 형성하는 단계; 및
    상기 게이트하드마스크, 저저항 메탈전극 및 p+/n+ 실리콘전극을 패터닝하여 게이트를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  13. 제7항에 있어서,
    상기 1차산화공정에 의해 형성되는 실리콘산화막은 5Å∼100Å 두께로 형성되는 것을 특징으로 하는 반도체장치의 제조 방법.
KR1020040115352A 2004-12-29 2004-12-29 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법 KR100611784B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020040115352A KR100611784B1 (ko) 2004-12-29 2004-12-29 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법
DE102005024798A DE102005024798B4 (de) 2004-12-29 2005-05-26 Verfahren zum Herstellen eines Halbleiterbauelements mit verschiedenen dielektrischen Gateschichten
TW094118197A TWI304999B (en) 2004-12-29 2005-06-02 Semiconductor device with multi-gate dielectric layer and method for fabricating the same
JP2005162180A JP4545046B2 (ja) 2004-12-29 2005-06-02 マルチゲート絶縁膜を有する半導体装置の製造方法
CN200510076926XA CN1797769B (zh) 2004-12-29 2005-06-09 具有多栅电介质层的半导体器件的制造方法
US11/227,156 US7563726B2 (en) 2004-12-29 2005-09-16 Semiconductor device with multiple gate dielectric layers and method for fabricating the same
US12/457,540 US20100013022A1 (en) 2004-12-29 2009-06-15 Semiconductor device with multiple gate dielectric layers and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040115352A KR100611784B1 (ko) 2004-12-29 2004-12-29 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060075968A true KR20060075968A (ko) 2006-07-04
KR100611784B1 KR100611784B1 (ko) 2006-08-10

Family

ID=36599488

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040115352A KR100611784B1 (ko) 2004-12-29 2004-12-29 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법

Country Status (6)

Country Link
US (2) US7563726B2 (ko)
JP (1) JP4545046B2 (ko)
KR (1) KR100611784B1 (ko)
CN (1) CN1797769B (ko)
DE (1) DE102005024798B4 (ko)
TW (1) TWI304999B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100924195B1 (ko) * 2007-09-18 2009-10-29 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
WO2014004049A1 (en) * 2012-06-29 2014-01-03 Intel Corporation Isolated and bulk semiconductor devices formed on a same bulk substrate

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100678473B1 (ko) * 2005-11-28 2007-02-02 삼성전자주식회사 다중 게이트 절연막을 갖는 반도체 소자의 제조방법
US7799649B2 (en) * 2006-04-13 2010-09-21 Texas Instruments Incorporated Method for forming multi gate devices using a silicon oxide masking layer
KR100761354B1 (ko) 2006-10-02 2007-09-27 주식회사 하이닉스반도체 다면채널을 갖는 반도체소자의 듀얼폴리게이트 및 그의형성 방법
JP4156008B2 (ja) * 2007-02-15 2008-09-24 シャープ株式会社 半導体装置およびその製造方法
US8617954B2 (en) * 2007-10-09 2013-12-31 Texas Instruments Incorporated Formation of nitrogen containing dielectric layers having an improved nitrogen distribution
US7799628B2 (en) * 2008-10-06 2010-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced metal gate method and device
US8420476B2 (en) * 2010-05-27 2013-04-16 International Business Machines Corporation Integrated circuit with finFETs and MIM fin capacitor
CN102403197B (zh) * 2010-09-08 2013-11-20 中芯国际集成电路制造(上海)有限公司 一种激活掺杂原子的方法
US8440526B2 (en) * 2011-09-23 2013-05-14 Winbound Electronics Corp. Method of fabricating memory
KR101929384B1 (ko) 2012-05-24 2018-12-14 삼성전자주식회사 선택적으로 질화처리된 게이트 절연막을 갖는 반도체 장치의 제조 방법
CN104347501B (zh) * 2013-08-07 2017-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
KR102365687B1 (ko) 2015-04-21 2022-02-21 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN104952734B (zh) * 2015-07-16 2020-01-24 矽力杰半导体技术(杭州)有限公司 半导体结构及其制造方法
CN105738921A (zh) * 2016-01-29 2016-07-06 北京小米移动软件有限公司 获取位置信息的方法及装置
CN108630605B (zh) * 2017-03-22 2020-12-18 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US11862461B2 (en) 2021-12-28 2024-01-02 Changxin Memory Technologies, Inc. Method of forming oxide layer on a doped substrate using nitridation and oxidation process
CN116364654A (zh) * 2021-12-28 2023-06-30 长鑫存储技术有限公司 一种半导体结构及其形成方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834351A (en) * 1995-08-25 1998-11-10 Macronix International, Co. Ltd. Nitridation process with peripheral region protection
KR100273281B1 (ko) * 1998-02-27 2000-12-15 김영환 반도체 소자의 절연막 형성 방법
US6087236A (en) * 1998-11-24 2000-07-11 Intel Corporation Integrated circuit with multiple gate dielectric structures
JP2000216257A (ja) * 1999-01-20 2000-08-04 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
US6225167B1 (en) * 2000-03-13 2001-05-01 Taiwan Semiconductor Manufacturing Company Method of generating multiple oxide thicknesses by one oxidation step using NH3 nitridation followed by re-oxidation
TW466606B (en) * 2000-04-20 2001-12-01 United Microelectronics Corp Manufacturing method for dual metal gate electrode
US6833329B1 (en) * 2000-06-22 2004-12-21 Micron Technology, Inc. Methods of forming oxide regions over semiconductor substrates
JP2002076134A (ja) * 2000-08-31 2002-03-15 Seiko Epson Corp 半導体装置の製造方法
JP2002170887A (ja) * 2000-11-30 2002-06-14 Nec Corp 回路製造方法
US6468838B2 (en) * 2001-03-01 2002-10-22 United Microelectronic Corp. Method for fabricating a MOS transistor of an embedded memory
TW580730B (en) * 2001-03-09 2004-03-21 Macronix Int Co Ltd Method of forming a silicon oxide layer with different thickness using pulsed nitrogen plasma implantation
JP2002368122A (ja) * 2001-06-12 2002-12-20 Nec Corp 半導体装置及びその製造方法
US6436771B1 (en) * 2001-07-12 2002-08-20 Taiwan Semiconductor Manufacturing Company Method of forming a semiconductor device with multiple thickness gate dielectric layers
JP2003133550A (ja) * 2001-07-18 2003-05-09 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6773999B2 (en) * 2001-07-18 2004-08-10 Matsushita Electric Industrial Co., Ltd. Method for treating thick and thin gate insulating film with nitrogen plasma
KR100418928B1 (ko) * 2001-10-24 2004-02-14 주식회사 하이닉스반도체 엠디엘 반도체 소자의 제조 방법
KR100400323B1 (ko) * 2001-11-01 2003-10-01 주식회사 하이닉스반도체 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법
KR20030050680A (ko) * 2001-12-19 2003-06-25 주식회사 하이닉스반도체 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법
DE10207122B4 (de) * 2002-02-20 2007-07-05 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zur Herstellung von Schichten aus Oxid auf einer Oberfläche eines Substrats
JP2003332466A (ja) * 2002-05-17 2003-11-21 Mitsubishi Electric Corp 半導体装置
KR20030093713A (ko) * 2002-06-05 2003-12-11 주식회사 하이닉스반도체 듀얼 게이트산화막의 형성 방법
JP4128396B2 (ja) * 2002-06-07 2008-07-30 株式会社ルネサステクノロジ 半導体装置の製造方法
US6759302B1 (en) * 2002-07-30 2004-07-06 Taiwan Semiconductor Manufacturing Company Method of generating multiple oxides by plasma nitridation on oxide
US6716685B2 (en) * 2002-08-09 2004-04-06 Micron Technology, Inc. Methods for forming dual gate oxides
KR100440263B1 (ko) * 2002-10-29 2004-07-15 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
KR100486278B1 (ko) * 2002-11-11 2005-04-29 삼성전자주식회사 신뢰성이 향상된 게이트 산화막 형성방법
KR100448240B1 (ko) * 2002-12-30 2004-09-13 주식회사 하이닉스반도체 다중 게이트산화막의 형성 방법
TW583724B (en) * 2003-03-13 2004-04-11 Promos Technologies Inc Method to form nitride layer with different thicknesses
JP4190940B2 (ja) * 2003-05-13 2008-12-03 エルピーダメモリ株式会社 半導体装置の製造方法
KR20040108488A (ko) * 2003-06-17 2004-12-24 삼성전자주식회사 디램 소자의 듀얼 게이트 형성방법
KR100505068B1 (ko) * 2003-07-05 2005-07-29 삼성전자주식회사 반도체 소자의 다중 게이트 산화막 및 이를 포함하는게이트 전극 형성방법
KR100524809B1 (ko) * 2003-12-19 2005-11-01 주식회사 하이닉스반도체 반도체 소자의 이중게이트 절연막 형성방법
US7138691B2 (en) * 2004-01-22 2006-11-21 International Business Machines Corporation Selective nitridation of gate oxides
KR100540478B1 (ko) * 2004-03-22 2006-01-11 주식회사 하이닉스반도체 전하 트랩을 갖는 게이트유전체를 포함한 휘발성 메모리셀 트랜지스터 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100924195B1 (ko) * 2007-09-18 2009-10-29 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
WO2014004049A1 (en) * 2012-06-29 2014-01-03 Intel Corporation Isolated and bulk semiconductor devices formed on a same bulk substrate
US9425212B2 (en) 2012-06-29 2016-08-23 Intel Corporation Isolated and bulk semiconductor devices formed on a same bulk substrate
US9978636B2 (en) 2012-06-29 2018-05-22 Intel Corporation Isolated and bulk semiconductor devices formed on a same bulk substrate

Also Published As

Publication number Publication date
KR100611784B1 (ko) 2006-08-10
CN1797769B (zh) 2010-09-29
US20100013022A1 (en) 2010-01-21
US20060138550A1 (en) 2006-06-29
TWI304999B (en) 2009-01-01
DE102005024798B4 (de) 2011-11-10
JP4545046B2 (ja) 2010-09-15
US7563726B2 (en) 2009-07-21
CN1797769A (zh) 2006-07-05
TW200623209A (en) 2006-07-01
JP2006190942A (ja) 2006-07-20
DE102005024798A1 (de) 2006-07-13

Similar Documents

Publication Publication Date Title
KR100611784B1 (ko) 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법
US8390080B2 (en) Transistor with dopant-bearing metal in source and drain
KR100618815B1 (ko) 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
EP1711959B1 (en) Transistor with doped gate dielectric and method of manufacturing the same
KR100400323B1 (ko) 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법
US20080296661A1 (en) Integration of non-volatile charge trap memory devices and logic cmos devices
JP2008060538A (ja) 半導体装置およびその製造方法
US7867840B2 (en) Semiconductor device and method of fabricating the same
JP3395263B2 (ja) 半導体装置およびその製造方法
JP2005079223A (ja) 半導体装置及び半導体装置の製造方法
US20080054363A1 (en) Dual gate cmos semiconductor device and method for manufacturing the same
JP4005055B2 (ja) 半導体装置およびその製造方法
JP4505349B2 (ja) 半導体装置の製造方法
JP4040602B2 (ja) 半導体装置
KR100703835B1 (ko) 폴리실리콘 공핍 현상을 방지한 듀얼 폴리실리콘 게이트를구비하는 반도체장치 및 그의 제조 방법
KR20020073236A (ko) 반도체 장치 및 그 제조 방법
JP5177980B2 (ja) 半導体装置およびその製造方法
US20050127446A1 (en) Semiconductor device and method for manufacturing semiconductor device
KR100888201B1 (ko) 다중 게이트산화막의 형성 방법
KR20030093713A (ko) 듀얼 게이트산화막의 형성 방법
JP2005252052A (ja) 半導体装置及びその製造方法
JP2004158806A (ja) 絶縁ゲート電界効果トランジスタの製造方法
KR20030050680A (ko) 듀얼 게이트산화막을 구비한 반도체장치의 제조 방법
JP2002313943A (ja) 半導体装置およびその製造方法
KR20090034535A (ko) 모스 트랜지스터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110726

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee