KR20060066114A - 저유전율 절연막의 형성 방법, 플라즈마 처리 장치, 및기록 매체 - Google Patents

저유전율 절연막의 형성 방법, 플라즈마 처리 장치, 및기록 매체 Download PDF

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KR20060066114A
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Abstract

본 발명은 화학 증착법에 의해 형성된 Si, O 및 CH를 포함하는 절연막의 유전율을 저하시키는 방법에 관한 것이다. 플라즈마 처리 장치의 반응 용기내에 수소 원자를 포함하는 프로세스 가스가 공급된다. 반응 용기내에 마이크로파를 도입하여 반응 용기내에 균일한 전자파를 공급하고, 이에 따라 반응 용기내에 수소 래디컬을 포함하는 플라즈마가 발생한다. 절연막에 조사된 플라즈마에 포함되는 수소 래디컬에 의해, 절연막의 구조가 변화되어 유전율이 저하한다. 마이크로파는 래디얼 슬롯 안테나를 거쳐서 반응 용기내에 공급된다.

Description

저유전율 절연막의 형성 방법, 플라즈마 처리 장치, 및 기록 매체{PRODUCTION OF INSULATING FILM WITH LOW DIELECTRIC CONSTANT}
본 발명은 반도체 장치에 이용되는 저유전율 절연막에 관한 것으로, 특히, 절연막을 플라즈마 처리함으로써 유전율을 저하시키는 기술에 관한 것이다.
반도체 집적 회로의 고집적화에 따라, 금속 배선끼리간의 기생 용량인 배선간 용량의 증가에 기인하는 배선 지연 시간의 증대가 반도체 집적 회로의 고성능화의 방해로 되고 있다. 배선 지연 시간은 금속 배선의 저항과 배선 용량과의 곱에 비례한다. 배선 지연 시간을 저감하기 위해서는 금속 배선의 저항을 작게 하기 때문에, 종래의 알루미늄(Al) 대신에 도전율이 높은 동(Cu)이 이용되고 있다.
한편, 배선 용량을 작게 하기 위해서는, 금속 배선끼리간에 형성되는 층간 절연막의 유전율(k)을 작게 하는 것이 생각된다. 유전율을 작게 하기 위해서는 종래의 산화 실리콘(SiO2) 대신에, 절연막을 다공질로 하거나, 에어갭을 형성하는 방법이 이용되고 있다.
다공질막을 형성하기 위해서는 여러 가지의 방법이 있지만, 일본 특허 공개 제2000-216153호 공보(단락번호 0013, 도 2를 참조)에서는, 플라즈마 화학 증착법(CVD: Chemical Vapor Deposition)에 의해 유전율이 2 이하인 다공질막을 형성하는 것에 대해서 기재되어 있다. 즉, 이 방법에서는, 실리콘 알콕시드와 유기 화합물과의 혼합 가스를 반응 가스로 하는 플라즈마 CVD법에 의해, 기판상에 유기 무기 복합막을 퇴적하고, 유기 무기 복합막에 대해서 평행 평판 플라즈마 장치를 이용하여, 환원성 가스를 포함하는 가스로 이루어지는 플라즈마를 발생시켜서 플라즈마 처리를 실행하거나, 또는 유기 무기 복합막에 대해서 환원 가스를 포함하는 분위기 중에서 열처리를 실행하는 것에 의해서, 유기 무기 복합막으로 이루어지는 다공질막을 형성하는 것이다.
그러나, 이 방법은 층간 절연막 그 자체의 구조를 바꾸는 것이 아니라, 플라즈마 처리 또는 열처리에 의해 유기 무기 복합막의 유기 성분을 거의 휘발시켜서 Si-H로 하고, 유기 성분이 휘발한 흔적에 다수의 세공(細孔)을 형성하는 것에 불과하다. 이 때문에, 처리 후의 막은 다공질로 되고, 이에 따라 막이 압축하여 막두께가 감소하고, 또한, 막 경도(硬度)가 높아져 막의 밀착성의 저하가 발생한다.
발명의 개시
본 발명의 주된 목적은, 막두께를 감소시키는 일 없이 절연막의 유전율을 저하시키는 방법, 또는, 가공시의 패턴을 유지 가능한 정도의 막경도를 유지하여 막의 밀착성을 향상시키면서 절연막의 유전율을 저하시키는 방법을 제공하는 것이다.
본 발명의 다른 목적은, 적어도 표면이 고경도인 저유전율 절연막을 구비한 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은, 상기의 방법을 실시할 수 있는 처리 장치(저유전율 절연막 형성 장치)를 제공하는 것이다.
본 발명의 다른 목적은, 처리 장치를 제어하는 컴퓨터에 의해 실행되어 처리 장치에 상기의 방법을 실시시키는 소프트웨어를 기억한 기록 매체를 제공하는 것이다.
본 발명은, 화학 증착법에 의해 Si, O 및 CH를 포함하는 절연막이 형성된 기판을 반응 용기내에 배치하는 공정과, 상기 반응 용기내에 수소 원자를 포함하는 프로세스 가스를 공급하고, 또한, 상기 반응 용기내에 마이크로파를 공급하는 것에 의해, 상기 반응 용기내에 수소 래디컬을 포함하는 플라즈마를 발생시키는 공정과, 상기 플라즈마에 포함되는 수소 래디컬에 의해 상기 기판상에 퇴적된 절연막의 구조를 변화시킴으로써, 상기 절연막의 유전율을 저하시키는 공정을 구비한 저유전율 절연막을 형성하는 방법을 제공한다.
일실시형태에 있어서, 상기 절연막의 유전율을 저하시키는 공정은, 상기 플라즈마에 포함되는 수소 래디컬에 의해서 상기 기판상에 퇴적된 절연막을 팽창시키는 공정을 포함한다.
일실시형태에 있어서, 상기 절연막의 유전율을 저하시키는 공정은, 상기 절연막을 구성하는 원자간 거리가 짧은 분자간 결합을 원자간 거리가 긴 분자간 결합으로 치환하는 것을 포함한다.
일실시형태에 있어서, 상기 절연막의 유전율을 저하시키는 공정은, 상기 절연막을 구성하는 분자간 결합에 포함되는 소정의 분자를 날려서 래더형 분자 구조로 하는 것을 포함한다.
일실시형태에 있어서, 상기 절연막의 유전율을 저하시키는 공정은, 상기 절연막을 구성하는 소정의 분자 중에 있어서의 수산기의 결합과, 다른 분자에 있어서의 메틸기의 결합을 절단하고, 절단한 수산기의 H성분과 메틸기를 결합시켜 메탄 성분으로서 비산시켜서, 상기 수산기의 O성분을 남기는 것을 포함한다.
일실시형태에 있어서, 상기 절연막의 유전율을 저하시키는 공정은, 쌍극자 모멘트가 작은 구성 분자를 증가시키는 공정을 포함한다.
일실시형태에 있어서, 상기 쌍극자 모멘트가 작은 구성 분자를 증가시키는 공정은, Si-H를 증가시키고, Si-CH3을 감소시키는 것을 포함한다.
일실시형태에 있어서, 상기 쌍극자 모멘트가 작은 구성 분자를 증가시키는 공정은, Si-CH3의 CH3을 H로 치환하는 것을 포함한다.
일실시형태에 있어서, 플라즈마를 발생시키는 공정에서, 상기 마이크로파는 도체 원판에 복수의 슬릿을 마련해서 이루어지는 래디얼 슬롯 안테나를 거쳐서 상기 반응 용기내에 도입되고, 이에 따라 상기 반응 용기내에 실질적으로 균일한 전계가 형성된다.
또한, 본 발명은 100℃ 이하의 성막 프로세스 온도로써 화학 증착법에 의해 Si, O 및 CH를 포함하는 절연막이 형성된 기판을 반응 용기내에 배치하는 공정과, 상기 반응 용기내에 수소 원자를 포함하는 프로세스 가스를 공급하고, 또한, 상기 반응 용기내에 전자파를 공급함으로써, 상기 반응 용기내에 수소 래디컬을 포함하는 플라즈마를 발생시키는 공정과, 상기 플라즈마에 포함되는 수소 래디컬에 의해 상기 기판상에 퇴적된 절연막의 구조를 변화시킴으로써, 상기 절연막의 유전율을 저하시키는 공정을 구비한 저유전율 절연막을 형성하는 방법을 제공한다.
또한, 본 발명은, 또한, 화학 증착법에 의해 Si, O 및 CH를 포함하는 절연막이 형성된 기판을 반응 용기내에 배치하는 공정과, 상기 반응 용기내에 수소 가스 및 아르곤 가스만을 공급하고, 또한, 상기 반응 용기내에 전자파를 공급함으로써, 상기 반응 용기내에 수소 래디컬을 포함하는 플라즈마를 발생시키는 공정과, 상기 플라즈마에 포함되는 수소 래디컬에 의해 상기 기판상에 퇴적된 절연막의 구조를 변화시킴으로써, 상기 절연막의 유전율을 저하시키는 공정을 구비한 저유전율 절연막을 형성하는 방법을 제공한다.
또한, 본 발명은, 반응 용기와, 상기 반응 용기내에 배치되고, 기판을 재치하는 재치대와, 상기 재치대상에 재치된 기판을 가열하는 히터와, 상기 반응 용기내에 마이크로파를 공급하는 마이크로파 공급 수단과, 상기 반응 용기내에 수소 성분을 포함하는 가스를 공급하는 가스 공급 수단과, 상기 반응 용기내의 압력을 조절하는 배기 수단과, 상기 재치대에 Si, O 및 CH를 포함하는 절연막이 형성된 기판이 재치되어 있을 때에, 상기 히터, 상기 마이크로파 공급 수단, 상기 가스 공급 수단 및 상기 배기 수단을 제어하여, 상기 기판에 형성된 절연막의 유전율을 저하시키는 것을 가능하게 하는 소정의 프로세스 조건 하에서 상기 반응 용기내에 수소 래디컬을 포함하는 플라즈마를 발생시키는 제어 장치를 구비한 플라즈마 처리 장치를 제공한다.
본 발명은, 또한, 플라즈마 처리 장치의 제어 컴퓨터에 의해 실행하는 것이 가능한 소프트웨어가 기록된 기록 매체로서, 당해 소프트웨어를 실행함으로써, 상기 제어 컴퓨터가 상기 플라즈마 처리 장치를 제어하여 화학 증착법에 의해 형성된 Si, O 및 CH를 포함하는 절연막의 유전율을 저하시키는 플라즈마 처리 방법을 실행시키는 것에 있어서, 상기 플라즈마 처리 방법은, 상기 플라즈마 처리 장치의 반응 용기내에 수소 원자를 포함하는 프로세스 가스를 공급하고, 또한, 상기 반응 용기내에 마이크로파를 공급함으로써, 상기 반응 용기내에 수소 래디컬을 포함하는 플라즈마를 발생시키는 공정과, 상기 플라즈마에 포함되는 수소 래디컬에 의해 상기 기판상에 퇴적된 절연막의 구조를 변화시킴으로써, 상기 절연막의 유전율을 저하시키는 공정을 구비하고 있는 기록 매체를 제공한다.
도 1은 본 발명의 절연막을 형성하기 위해서 사용되는 플라즈마 기판 처리 장치의 단면도,
도 2는 도 1에 나타낸 슬롯판(안테나)의 일부 파단 사시도,
도 3은 본 발명의 일실시형태의 절연막을 형성하는 처리 과정을 나타내는 단면도,
도 4는 플라즈마 처리하기 전과, 플라즈마 처리한 후의 CVD막의 분자 구조를 나타내는 도면,
도 5는 플라즈마 처리하기 전과, 플라즈마 처리한 후의 절연막을, 간섭 분광기를 이용하여 측정한 적외 흡수 스펙트럼 특성을 나타내는 도면,
도 6은 본 발명의 일실시형태의 저유전율 절연막을 형성하는 처리 과정을 나타내는 절연막의 단면도,
도 7은 플라즈마 처리한 CVD막을, 간섭 분광기를 이용하여 측정한 적외 흡수 스펙트럼 특성을 나타내는 도면,
도 8은 플라즈마 처리 조건을 표로 나타낸 도면,
도 9는 본 발명에 따른 저유전율 절연막 형성 방법으로 형성되기 전과, 형성된 후의 CVD막의 유전율과 탄성율 관계를 나타내는 도면.
부호의 설명
1 : 기판 2 : CVD막
3 : 플라즈마 처리한 CVD막 10 : 플라즈마 기판 처리 장치
11 : 처리 용기 11A, 11B : 배기 포트
12 : 기판 유지대 13, 15 : 유전체판
14 : 슬롯판 16 : 냉각 플레이트
16a : 냉매로 18 : 동축 도파관
22 : 가스 노즐 24 : 냉매 유로
141 : 원형 도체판 142 : 슬롯
W : 반도체 웨이퍼
바람직한 실시형태의 설명
이하, 본 발명의 실시예를 도면에 근거하여 설명한다.
도 1은 본 발명의 절연막을 형성하기 위해서 사용되는 플라즈마 기판 처리 장치의 단면도이고, 도 2는 도 1에 나타낸 슬롯판의 일부 파단 사시도이다.
플라즈마 기판 처리 장치(10)는 피처리 기판으로서의 실리콘 웨이퍼 W를 유지하는 기판 유지대(12)가 마련된 처리 용기(11)를 포함한다. 처리 용기(11)내의 기체(가스)는 배기 포트(11A 및 11B)로부터 도시하지 않은 배기 펌프를 거쳐서 배기된다. 또한, 기판 유지대(12)는 실리콘 웨이퍼 W를 가열하는 히터 기능을 갖고 있다.
처리 용기(11)의 장치 위쪽(상측)에는, 기판 유지대(12)상의 실리콘 웨이퍼 W에 대응해서 개구부가 마련되어 있다. 이 개구부는 석영이나 산화 알루미늄으로 이루어지는 유전체판(13)에 의해 막혀져 있다. 유전체판(13)의 상부(외측)에는, 도 2에 나타내는 바와 같은 평면 안테나로서 기능하는 슬롯판(14)이 배치되어 있다. 슬롯판(14)은, 예를 들면 평탄한 얇은 동판으로 이루어지는 원형 도체판(141)을 포함하고, 원형 도체판(141)에는 다수의 슬릿(142)이 형성되어 있다. 이들 슬릿(142) 및 유전체판(13)을 거쳐서 처리 용기(11)내에 균일한 전자파가 공급되면, 처리 용기(11)내에 저전자 온도(Te가 2eV 이하)의 고밀도(1011~1013/㎤)의 플라즈마 가 형성된다.
슬롯판(14)의 더욱 상부(외측)에는, 석영, 알루미나, 질화 알루미늄 등으로 이루어지는 유전체판(15)이 배치되어 있다. 이 유전체판(15)은 파장 지연판 또는 파장 단축판이라고 불리는 일이 있으며, 마이크로파의 전파 속도를 저하시킴으로써 파장을 짧게 하여 슬롯판(14)으로부터 방사되는 마이크로파의 전파 효율을 향상시킨다. 유전체판(15)의 상부(외측)에는 냉각 플레이트(16)가 배치되어 있다. 냉각 플레이트(16)의 내부에는 냉매가 흐르는 냉매로(16a)가 마련되어 있다. 또한, 처리 용기(11)의 상단 중앙에는 마이크로파를 도입하는 동축 도파관(18)이 마련되어 있으며, 처리 용기(11)의 내벽에는 가스를 도입하기 위한 가스 노즐(22)이 마련되어 있다. 마찬가지로, 처리 용기(11)의 내벽 외측에는 용기 전체를 둘러싸도록 냉매 유로(24)가 형성되어 있다.
플라즈마 기판 처리 장치(10)는 막의 처리를 위해서 필요한 복수의 공정을 실시하기 위한 복수의 기능 요소를 갖고 있다. 복수의 기능 요소에는, 가스 노즐(22)에 아르곤, 수소 등의 처리 가스를 제공하는 처리 가스 공급 장치(30)(가스원, 매스 플로우 콘트롤러, 밸브, 가스 공급관 등을 포함함)와, 처리 용기(11)내의 분위기를 배기하는 배기 장치(32)(진공 펌프, 배기 밸브, 배기관 등을 포함함)와, 동축 도파관(18)에 마이크로파를 공급하는 마이크로파 공급 장치(34)(마이크로파 발생기, 매칭 회로, 변환기 등을 포함함)와, 기판 유지대(12)에 내장된 도시하지 않은 히터에 전력을 공급하는 히터 전원 장치(36)가 포함된다. 각 기능 요소는 플라즈마 기판 처리 장치(10)의 전체 동작을 자동 제어하는 제어 컴퓨터(40)에 신호 라 인(42)을 거쳐서 접속되어 있다. 도면의 간략화를 위해서, 신호 라인(42)은 상기 기능 요소(30, 32, 34, 36)에 관련되는 것만을 그리고 있다.
제어 컴퓨터(40)는 중앙 연산 장치(CPU)(42), CPU를 서포트하는 회로(44), 및 제어 소프트웨어를 저장한 기록 매체(46)를 갖는다. 제어 소프트웨어를 실행함으로써, 제어 컴퓨터(40)는 플라즈마 기판 처리 장치(10)의 각 기능 요소를 소정의 프로세스 레시피에 의해 정의된 여러 가지의 프로세스 조건(가스 유량, 프로세스 압력, 프로세스 온도, 마이크로파 출력 등)이 실현되도록 제어한다.
기록 매체(46)는 제어 컴퓨터(40)에 고정적으로 마련되는 것, 또는 제어 컴퓨터(40)에 마련된 판독 장치에 착탈 자유롭게 장착되고 해당 판독 장치에 의해 판독 가능한 것이더라도 무방하다. 가장 전형적인 실시형태에서는, 기록 매체(46)는 플라즈마 기판 처리 장치(10)의 메이커의 서비스맨에 의해서 제어 소프트웨어가 인스톨된 하드디스크 드라이브이다. 다른 실시형태에서는, 기록 매체(46)는 제어 소프트웨어가 기입된 CD-ROM 또는 DVD-ROM과 같은 분리성 디스크로서, 이러한 분리성 디스크는 제어 컴퓨터(40)에 마련된 광학적 판독 장치에 의해 판독된다. 기록 매체(46)는 RAM(Random Access Memory) 또는 ROM(Read Only Memory) 중 어느 한쪽의 형식인 것이더라도 무방하고, 또한, 기록 매체(46)는 카세트식의 ROM과 같은 것이더라도 무방하다. 결국, 컴퓨터의 기술 분야에서 알려져 있는 임의의 것을 기록 매체(46)로서 이용하는 것이 가능하다. 또한, 복수의 플라즈마 기판 처리 장치(10)가 배치되는 공장에서는, 각 플라즈마 기판 처리 장치(10)의 제어 컴퓨터(40)를 통괄적으로 제어하는 관리 컴퓨터에 제어 소프트웨어가 저장되어 있어도 된다. 이 경우, 각 플라즈마 기판 처리 장치(10)는 통신 회선을 거쳐서 관리 컴퓨터에 의해 조작되어, 소정의 프로세스를 실행한다.
다음에, 상술한 플라즈마 기판 처리 장치(10)를 이용하여 절연막의 유전율을 저하시키는 방법에 대해서 설명한다.
[제 1 방법]
도 3은 본 발명의 일실시형태의 절연막을 형성하는 처리 과정을 나타내는 단면도로서, 특히 (a), (b)는 처리 전을 나타내고, (c)는 처리 후를 나타낸다. 도 4는 처리 전의 CVD막과, 플라즈마 기판 처리 장치(10)를 이용한 플라즈마 처리 후의 CVD막의 분자 구조를 나타내는 도면으로서, (a), (b)는 처리 전을 나타내고, (c)는 처리 후를 나타낸다.
먼저, 도 3(a)에 나타내는 바와 같이 기판(1)이 준비되고, 도 3(b)에 나타내는 바와 같이 CVD 장치에 의해서 기판(1)상에 CVD막(2)이 형성된다. 이 CVD막(2)은 프로세스 온도가 100℃ 이하, 예를 들면 실온의 저온 성막 프로세스에 의해 형성된 저유전율(k=2.5~4)의 절연막으로서, 비교적 많은 수분을 포함하고 있다. 이러한 CVD막(2)은, 예컨대, 평행 평판 플라즈마 처리 장치를 이용하여 이하의 프로세스 조건에 의해 성막할 수 있다.
프로세스 온도: 실온
프로세 스압력: 100㎩
RF 주파수: 27.12㎒
RF 출력: 250W
전극 갭: 25㎜
트리메틸실란 증기 유량: 100sccm
O2 가스 유량: 100sccm
N2 가스 유량: 300sccm
Ar 가스 유량: 300sccm
성막된 CVD막(2)의 소정의 분자는, 도 4(a)에 나타내는 바와 같이 O-Si-O 결합의 Si에 2개의 메틸기(CH3, CHx)가 결합한 분자 구조를 갖고 있다. 또한, CVD막(2)의 다른 분자는 도 4(b)에 나타내는 바와 같이 O-Si-O 결합의 Si에 수산기(OH)가 결합한 분자 구조를 갖고 있다.
이 CVD막(2)이 형성된 기판(1)이 도시하지 않은 반송 장치에 의해 도 1에 나타낸 플라즈마 기판 처리 장치(10)의 처리 공간 S내로 반송된다. 다음에, 플라즈마 기판 처리 장치(10)의 압력이 예를 들면 0.05~5Torr로 설정되어 처리 공간 S내에, 아르곤/수소의 비를 예를 들면 1000/100~100/1000으로 설정한 혼합 가스가 도입되고, 또한, 동축 도파관(7)에 2.45㎓의 마이크로파가 2.0㎾의 전력으로 인가된다. 이에 따라, 처리 공간 S내에 수소 래디컬을 갖는 저전자 온도의 고밀도 플라즈마가 발생한다. 고밀도 플라즈마 처리의 처리 온도는, 예를 들면 실온~450℃로서, 0.5~5분간 고밀도 플라즈마가 CVD막(2)에 조사된다. 저전자 온도의 플라즈마를 이용함으로써, 절연막에 대한 이온 손상이 작기 때문에, 양질의 저유전율 절연 막을 얻을 수 있다.
이 발생한 수소 래디컬을 갖는 고밀도 플라즈마에 의해서, 도 4(a)에 나타내는 소정의 분자의 Si-CHx의 결합이 절단되고, 또한, 도 4(b)에 나타내는 바와 같이 다른 분자의 Si-OH의 결합이 절단된다. 절단된 CHx(메틸기)와 OH(수산기)의 H성분이 결합하여 메탄(CH4)으로 되어서 비산하고, 도 4(c)에 나타내는 바와 같이 CH3-Si-O의 결합이 남는다. 이 때 Si-O의 원자간 거리가 커져서 CVD막(2) 중의 공간을 팽창시킨다. 또한, CVD막(2) 중의 분자 결합이 있는 분자가 날려지는 것에 의해, 래더형 분자 구조(사다리 구조)가 형성되기 때문에, 분자간에 공간이 생긴다.
이와 같이 CVD막(2) 전체를 팽창시킴으로써, 막 내부에 공간이 생기기 때문에, 도 3(c)에 나타내는 바와 같이, 유전율 k가 2.2~2.3과 같이 낮은 CVD막(3)이 얻어진다. 이 CVD막(3)의 상층부는 표면으로 갈수록 분자 구조가 조밀하게 되어서 딱딱하고, 하층부는 성기게 되어 있다.
Si-O의 원자간 거리를 크게 하기 위해서는, 수소 래디컬이 많은 쪽이 바람직하고, 수소 래디컬은 발생하자마자 소실하기 쉽기 때문에, 도 1에 나타내는 웨이퍼 W와 석영판(13) 사이의 갭은 예를 들면 30㎜~134㎜로 설정되어 있다.
또한, 압력을 높이면 플라즈마에서 발생한 수소 래디컬이 증가하는 데 반하여, 압력이 낮으면 이온성 입자가 증가하기 때문에 CVD막(2)에 주어지는 손상이 커져, 막 두께가 감소하여 유전율도 높아져 버린다.
도 5는 플라즈마 처리 전의 CVD막과, 플라즈마 처리 후의 CVD막을, 간섭 분 광기를 이용하여 측정한 적외 흡수 스펙트럼 특성을 나타내는 도면이다. 도 5에서 특성 A는 플라즈마 처리 전을 나타내고, 특성 B는 플라즈마 처리 후의 적외 흡수 스펙트럼 특성을 나타내고 있다. CVD막(2)은 플라즈마 처리 전에 있어서 유전율 k가 4.0이라고 하는 바와 같이 높은 값을 나타내고 있다. 또한, CVD막(2)은 특성 A에 나타내는 바와 같이 적외 스펙트럼 특성의 파수(波數) 3400 부근에서 O-H 결합을 나타내는 완만한 산을 그리고, 파수 3000 부근에서 CHx를 나타내는 작은 피크를 갖고, 파수 2200 부근에서 2개의 피크를 갖는 Si-H를 나타내는 낮은 산이 나타나 있으며, 파수 1300 부근에서 Si-CH3 결합에 의한 날카로운 피크 a가 나타나고, 파수 1100 부근에서 Si-O-Si 결합을 나타내는 큰 피크가 나타나고, 파수 800 부근에서 Si-C 결합을 나타내는 톱니 형상의 피크가 나타나 있다.
이에 반하여 플라즈마 처리 후의 CVD막(3)은 유전율 k가 2.2와 같이 낮은 값으로 되어 있으며, 그 스펙트럼은 특성 B에 나타내는 바와 같이, 플라즈마 처리 전에 있어서의 파수 3400 부근의 O-H 결합을 나타내는 완만한 산이 소멸하고, 파수 3000 부근의 CHx를 나타내는 작은 피크와 파수 2200 부근의 Si-H 결합을 나타내는 낮은 산이 작게 되어 있으며, 파수 1300 부근에서 Si-CH3 결합을 나타내는 날카로운 피크 b가 나타나고, 파수 1100 부근에서 Si-O-Si 결합을 나타내는 피크가 나타나고, 파수 800 부근에서 Si-C 결합을 나타내는 톱니 형상의 피크가 나타나 있다. 파수 1100 부근의 Si-O-Si 결합을 나타내는 피크의 상승 부분에 있어서 폭이 넓어져 래더 구조가 형성되어 있는 것이 표시되어 있다.
도 5 중의 화살표는 Si-CH3의 피크 파형 a, b를 확대해서 나타내고 있는 것을 표시하고 있다. 확대된 피크 파형 a, b를 대비하면 명백한 바와 같이, 플라즈마 처리 전의 피크 파형 a는 선단이 급준하게 되어 있는 데 반하여, 플라즈마 처리 후의 피크 파형 b는 선단 부분이 완만하게 변화되고 있으며, 게다가 피크값이 고파수의 좌측으로 시프트하고 있다. 이는, 상술한 바와 같이, 메틸기가 2개에서 하나로 줄고 CH3-Si-CHx의 결합이 CH3-Si-O의 결합으로 치환된 것에 의해서 골격 구조가 변화되는 것에 따라, Si-O의 결합이 길어져, 원자간 거리가 크게 된 것에 의해서 피크 위치가 어긋난 것이다. 수소 래디컬은 CVD막(2)에 대하여, 단지 열의 에너지를 인가하도록 작용하는 것이 아니라, CH3-Si-CHx의 결합을 CH3-Si-O의 결합으로 치환시키는 에너지를 갖고 있어, 전자의 역할에 의해 반응을 일으키도록 작용하고 있다.
이상 설명한 제 1 방법에 있어서는, H2 및 Ar을 이용하여 플라즈마 처리된 절연막은 전체가 팽창하기 때문에, 막 두께가 감소하는 일은 없다.
또한, 상술한 설명에서는, 마이크로파를 이용한 플라즈마 기판 처리 장치(10)를 이용하여 고밀도 플라즈마를 발생시키고, 수소 래디컬에 의해서 CVD막 전체를 팽창시켜서 내부에 공간을 형성하도록 했지만, 처리에 다소 시간이 필요하지만, 평행 평판의 플라즈마 발생 장치를 이용하여 십수 ㎒의 주파수에서 수소 래디컬을 포함하는 플라즈마를 발생시켜서 처리를 실행하도록 해도 된다. 또한, 저온으로 성막되는 절연막(CVD막(2))은 트리메틸실란 외에는, 디메틸에톡실란 또는 테트라메 틸실란 등의 유기 실란 화합물, 또는 유기 실리콘알콕시드 등을 원료로 이용하여 플라즈마 CVD에 의해 형성할 수도 있다. 또한, 절연막은 CVD법에 한하지 않고, 메틸실세스키옥산(MSQ), 폴라스 MSQ를 도포함으로써 형성해도 된다.
[제 2 방법]
다음에, 절연막의 유전율을 저하시키는 제 2 방법에 대해서 설명한다.
도 6은 본 발명의 일실시형태의 절연막을 형성하는 처리 과정을 나타내는 단면도로서, 특히 (a), (b)는 처리 전을 나타내고, (c)는 처리 후를 나타낸다.
먼저, 도 6(a)에 나타내는 바와 같이 기판(1')이 준비되고, 도 6(b)에 나타내는 바와 같이 CVD 장치에 의해서 기판(1')상에 SiOCH계의 저유전율(k=2.5~4)의 절연막인 CVD막(2')이 형성된다. CVD막(2')은 300~400℃의 비교적 높은 프로세스 온도로써 성막된 것으로서, 그 막 구조는 앞서 제 1 방법에서 설명한 CVD막(2)과 상이하다. CVD막(2')은 Si-H 및 Si-CH3을 포함하는 SiOCH계의 막이다. 쌍극자 모멘트에 주목하면, Si-H의 쌍극자 모멘트는 0.889D이고, Si-CH3의 쌍극자 모멘트는 1.563D이며, Si-CH3의 쌍극자 모멘트에 비교해서 Si-H의 쌍극자 모멘트인 쪽이 작다.
이 CVD막(2')이 형성된 기판(1')이 도시하지 않은 반송 장치에 의해 도 1에 나타낸 플라즈마 기판 처리 장치(10)의 처리 공간내로 반송된다. 다음에, 플라즈마 기판 처리 장치(10)의 압력이 예를 들어 100mTorr~10Torr로 설정되어 처리 공간 내에 아르곤/수소의 혼합 가스가 도입되고, 또한, 동축 도파관(18)에 2.45㎓의 마이크로파가 예를 들어 1~3㎾의 전력으로 인가된다. 이에 따라, 처리 공간내에 수소 래디컬을 갖는 고밀도로 저전자 온도(Te가 2eV 이하) 플라즈마가 발생한다. 고밀도 플라즈마 처리의 처리 온도는 예를 들면 350℃~400℃이고, 처리 시간은 예를 들면 60sec~300sec이며, 이 조건으로 고밀도 플라즈마가 발생되어서 CVD막(2')에 조사된다. 저전자 온도의 플라즈마를 이용함으로써, 절연막에 대한 이온 손상이 작기 때문에, 양질의 저유전율 절연막을 얻을 수 있다.
이 발생한 수소 래디컬을 갖는 고밀도 플라즈마를 CVD막(2')에 조사하도록 온도와 플라즈마의 발생을 제어함으로써, CVD막(2')의 쌍극자 모멘트가 작은 구성 분자를 증가시켜서 유전율을 낮게 한다. 유전체가 콘덴서의 용량을 증대시키는 원인은 유전체가 가지는 쌍극자 모멘트인 것이 알려져 있어, 쌍극자 모멘트를 작게 함으로써 유전율을 내릴 수 있다.
즉, CVD막(2')의 쌍극자 모멘트가 크면 분극하기 쉬워 유전율이 높아지지만, CVD막(2')의 Si-H의 양을 증가시키고, Si-CH3의 CH3을 H로 치환시킴으로써, 쌍극자 모멘트가 높은 Si-CH3을 줄이고, 쌍극자 모멘트가 작은 Si-H를 늘릴 수 있다. 전술한 바와 같이, 쌍극자 모멘트에 관해서는, Si-H<Si-CH3의 관계가 있기 때문에, 절연막 전체로서 보면 분극하기 어려워져 유전율을 내릴 수 있다. 이에 따라서, CVD막(2')을 치밀화(Shrink), 즉 경화하면서 저유전율화를 도모할 수 있다.
종래 방법에 의하면, CVD막을 치밀화하면 유전율이 높아지고 있었지만, 이 실시형태에서는, 쌍극자 모멘트가 큰 Si-CH3기를 쌍극자 모멘트가 작은 Si-H기로 치환함으로써, 도 6(c)에 나타내는 바와 같이 CVD막(3')내의 공간을 감소시켜서 딱딱하게 하고, 또한 유전율을 낮게 할 수 있다. CVD막(3')은 FT-IR(Fourier Transform Infrared Spectrophotometer)의 피크 면적비에서 Si-CH3/Si-O-Si=0.030 또는 Si-CH3/Si-O-Si=0.028부터 Si-H/Si-O-Si=0.01이다.
또한, CVD막 퇴적 직후의 막 중의 Si-H기와, Si-CH3기와의 비율 Si-H기/Si-CH3기는 FT-IR의 피크 면적비에서 0의 막 또는 0.36의 막이지만, 플라즈마 처리함으로써 Si-H기와, Si-CH3기와의 비율 Si-H기/Si-CH3기는 0.75의 막 또는 0.44의 막으로 된다.
도 7은 플라즈마 처리한 CVD막을, 간섭 분광기를 이용하여 측정한 적외 흡수 스펙트럼 특성을 나타내는 도면이고, 도 5는 도 4에 나타낸 특성을 얻기 위한 처리 조건을 표로 나타낸 것이다.
도 7에서, 특성 #1~#6은 도 5에 나타내는 처리 조건으로 순차적으로 큐어를 누적해서 실행한 경우의 적외 흡수 스펙트럼 특성을 나타내고 있다. 스펙트럼 특성 #1은 큐어 처리 전의 상태를 나타내고 있으며, 파수 1280 부근의 작은 피크는 메틸기 Si-CHx를 나타내고 있다. 파수 1250 부근부터 파수 1040 부근까지 흡광도가 상승하고 있으며, 파수 1180 부근은 Si-CH2CH2-Si의 성분을 나타내고 있다. 파수 1130 부근은 [RSiO1 .5]8, 10 or 12의 성분을 나타내고, 파수 1080 부근은 [R2SiO]4~5의 성분을 나타내고 있다. 파수 1040 부근은 흡광도가 가장 높게 되어 있으며, 이 부분이 Si-O-Si의 네트워크 구조를 나타내고 있다. 파수 1040 부근부터 흡광도가 급격히 저하하고, 파수 900 부근은 Si-H의 성분을 나타내고 있다.
이 특성 #1로부터 큐어 처리 전에 있어서는, 메틸기 Si-CHx의 피크는 비교적 큰 데 반하여, Si-H는 작게 되어 있으며, 쌍극자 모멘트가 높은 Si-CHx가 크고, 쌍극자 모멘트가 낮은 Si-H가 작은 것에 의해, 유전율이 높은 것을 알 수 있다.
특성 #2는 도 8에 나타내는 바와 같이 압력 0.5Torr, 아르곤 가스 1000sccm, 수소 가스 100sccm, 전력 2㎾, 온도 350℃, 실리콘 웨이퍼 W와 유전체판(13)과의 갭 105㎜, 시간 60sec의 조건으로 큐어했을 때의 적외 흡수 스펙트럼을 나타내고 있다. 또한, 특성 #3에서는 압력 0.5Torr, 아르곤 가스 1000sccm, 수소 가스 100sccm, 전력 2㎾, 온도 400℃, 갭 105㎜, 시간 60sec의 조건으로 큐어하여, 이하 도 8에 나타내는 #4~#5의 조건으로 순차 누적적으로 큐어를 크게 한 것이다. 큐어를 크게 함에 따라서, 흡광도가 전체적으로 커지고 있지만, Si-H 성분의 피크가 나타나기 시작하고 있다.
특성 #6에서는, 압력을 0.5Torr로부터 2.0Torr로 높여, 수소 가스의 유량을 크게 하고, 또한 실리콘 웨이퍼 W와 유전체판(13)과의 갭을 105㎜로부터 55㎜로 작게 함으로써 더욱 큐어를 강하게 한다. 이에 따라, 메틸기 Si-CHx를 나타내는 피크가 작아져, Si-O-Si의 네트워크 구조를 나타내는 피크 및 Si-H의 피크가 증가하고, [R2SiO]4~5의 환상 구조를 나타내는 특성이 감소하여 직쇄 형상인 것도 증가하고 있다.
종래는 메틸기를 줄이면 유전율이 높아졌지만, 이 실시형태에서는 메틸기 Si-CHx를 줄이더라도 Si-H를 늘리는 것에 의해, 유전율의 상승을 억제할 수 있다.
도 9는 본 발명에 따른 저유전율 절연막 형성 방법으로 형성되기 전과, 형성된 후의 CVD막의 유전율과 탄성율과의 관계를 나타내는 도면이다. 도 9에서, SiOCH계의 CVD막(2)은 생성시는 유전율이 2.81이고 탄성율은 4㎬ 정도이다. 이 CVD막(2)을 서셉터 온도 400℃에서 수소 래디컬을 갖는 고밀도 플라즈마 분위기에 60sec동안 둔 상태에서는, 유전율이 2.69로 저하하고, 탄성율이 14㎬로 상승하였다. 또한, CVD막(2)을 400℃로 고밀도 플라즈마 분위기에 300sec 동안 둔 상태에서는, 유전율이 2.78이고 탄성율은 20.5㎬로 되었다.
따라서, 이 도 9로부터 CVD막(2')은 생성시에 비해서, 수소 래디컬을 갖는 고밀도 플라즈마 분위기에 둠으로써, 유전율을 낮게 할 수 있고, 또한, 탄성율을 높일 수 있는 것을 알 수 있다.
또한, 상술한 실시형태에서는, 플라즈마 기판 처리 장치(10)를 이용하여 수소 래디컬을 포함하는 고밀도 플라즈마를 처리 용기내에 발생시켜서 CVD막(2)에 조사하도록 했지만, 이에 한하는 일 없이 예컨대 전자빔 발생 장치를 이용해도 된다. 또한, 절연막(CVD막(2'))은 트리메틸실란, 디메틸에톡실란 또는 테트라메틸실란 등의 유기 실란 화합물, 또는 유기 실리콘알콕시드 등을 원료로 이용하여 플라즈마 CVD에 의해 형성할 수도 있다. 또한, 절연막은 CVD법에 한하지 않고, 메틸실세스키옥산(MSQ), 폴라스 MSQ를 도포함으로써 형성해도 된다.
도면을 참조하여 본 발명의 일실시형태를 설명했지만, 본 발명은 도시한 실시형태에 한정되는 것은 아니다. 본 발명과 동일한 범위내에서, 또는 균등한 범위내에서, 도시한 실시형태에 대하여 여러 가지의 변경을 가하는 것이 가능하다.

Claims (13)

  1. 화학 증착법에 의해 Si, O 및 CH를 포함하는 절연막이 형성된 기판을 반응 용기내에 배치하는 공정과,
    상기 반응 용기내에 수소 원자를 포함하는 프로세스 가스를 공급하고, 또한, 상기 반응 용기내에 마이크로파를 공급함으로써, 상기 반응 용기내에 수소 래디컬을 포함하는 플라즈마를 발생시키는 공정과,
    상기 플라즈마에 포함되는 수소 래디컬에 의해 상기 기판상에 퇴적된 절연막의 구조를 변화시킴으로써, 상기 절연막의 유전율을 저하시키는 공정
    을 구비한 저유전율 절연막을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 절연막의 유전율을 저하시키는 공정은, 상기 플라즈마에 포함되는 수소 래디컬에 의해서 상기 기판상에 퇴적된 절연막을 팽창시키는 공정을 포함하는 방법.
  3. 제 2 항에 있어서,
    상기 절연막의 유전율을 저하시키는 공정은, 상기 절연막을 구성하는 원자간 거리가 짧은 분자간 결합을 원자간 거리가 긴 분자간 결합으로 치환하는 것을 포함하는 방법.
  4. 제 2 항에 있어서,
    상기 절연막의 유전율을 저하시키는 공정은, 상기 절연막을 구성하는 분자간 결합에 포함되는 소정의 분자를 날려서 래더형 분자 구조로 하는 것을 포함하는 방법.
  5. 제 2 항에 있어서,
    상기 절연막의 유전율을 저하시키는 공정은, 상기 절연막을 구성하는 소정의 분자 중에 있어서의 수산기의 결합과, 다른 분자에 있어서의 메틸기의 결합을 절단하고, 절단한 수산기의 H성분과 메틸기를 결합시켜 메탄 성분으로서 비산(飛散)시켜서, 상기 수산기의 O성분을 남기는 것을 포함하는 방법.
  6. 제 1 항에 있어서,
    상기 절연막의 유전율을 저하시키는 공정은, 쌍극자 모멘트가 작은 구성 분자를 증가시키는 공정을 포함하는 방법.
  7. 제 6 항에 있어서,
    상기 쌍극자 모멘트가 작은 구성 분자를 증가시키는 공정은, Si-H를 증가시키고, Si-CH3을 감소시키는 것을 포함하는 방법.
  8. 제 6 항에 있어서,
    상기 쌍극자 모멘트가 작은 구성 분자를 증가시키는 공정은, Si-CH3의 CH3을 H로 치환하는 것을 포함하는 방법.
  9. 제 1 항에 있어서,
    플라즈마를 발생시키는 공정에서, 상기 마이크로파는, 도체 원판에 복수의 슬릿을 마련해서 이루어지는 래디얼 슬롯 안테나를 거쳐서 상기 반응 용기내에 도입되고, 이에 따라 상기 반응 용기내에 실질적으로 균일한 전계가 형성되는 것을 특징으로 하는 방법.
  10. 100℃ 이하의 성막 프로세스 온도로써 화학 증착법에 의해 Si, O 및 CHx를 포함하는 절연막이 형성된 기판을 반응 용기내에 배치하는 공정과,
    상기 반응 용기내에 수소 원자를 포함하는 프로세스 가스를 공급하고, 또한, 상기 반응 용기내에 전자파를 공급함으로써, 상기 반응 용기내에 수소 래디컬을 포함하는 플라즈마를 발생시키는 공정과,
    상기 플라즈마에 포함되는 수소 래디컬에 의해 상기 기판상에 퇴적된 절연막의 구조를 변화시킴으로써, 상기 절연막의 유전율을 저하시키는 공정
    을 구비한 저유전율 절연막을 형성하는 방법.
  11. 화학 증착법에 의해 Si, O 및 CH를 포함하는 절연막이 형성된 기판을 반응 용기내에 배치하는 공정과,
    상기 반응 용기내에 수소 가스 및 아르곤 가스만을 공급하고, 또한, 상기 반응 용기내에 전자파를 공급함으로써, 상기 반응 용기내에 수소 래디컬을 포함하는 플라즈마를 발생시키는 공정과,
    상기 플라즈마에 포함되는 수소 래디컬에 의해 상기 기판상에 퇴적된 절연막의 구조를 변화시킴으로써, 상기 절연막의 유전율을 저하시키는 공정
    을 구비한 저유전율 절연막을 형성하는 방법.
  12. 반응 용기와,
    상기 반응 용기내에 배치되고, 기판을 재치하는 재치대와,
    상기 재치대상에 재치된 기판을 가열하는 히터와,
    상기 반응 용기내에 마이크로파를 공급하는 마이크로파 공급 수단과,
    상기 반응 용기내에 수소 성분을 포함하는 가스를 공급하는 가스 공급 수단과,
    상기 반응 용기내의 압력을 조절하는 배기 수단과,
    상기 재치대에 Si, O 및 CH를 포함하는 절연막이 형성된 기판이 재치되어 있을 때에, 상기 히터, 상기 마이크로파 공급 수단, 상기 가스 공급 수단 및 상기 배기 수단을 제어하여, 상기 기판에 형성된 절연막의 유전율을 저하시키는 것을 가능하게 하는 소정의 프로세스 조건 하에 있어서 상기 반응 용기내에 수소 래디컬을 포함하는 플라즈마를 발생시키는 제어 장치
    를 구비한 플라즈마 처리 장치.
  13. 플라즈마 처리 장치의 제어 컴퓨터에 의해 실행하는 것이 가능한 소프트웨어가 기록된 기록 매체로서, 당해 소프트웨어를 실행함으로써, 상기 제어 컴퓨터가 상기 플라즈마 처리 장치를 제어하여 화학 증착법에 의해 형성된 Si, O 및 CH를 포함하는 절연막의 유전율을 저하시키는 플라즈마 처리 방법을 실행시키는 것에 있어서,
    상기 플라즈마 처리 방법은,
    상기 플라즈마 처리 장치의 반응 용기내에 수소 원자를 포함하는 프로세스 가스를 공급하고, 또한, 상기 반응 용기내에 마이크로파를 도입하여 상기 반응 용기내에 전자파를 공급함으로써, 상기 반응 용기내에 수소 래디컬을 포함하는 플라즈마를 발생시키는 공정과,
    상기 플라즈마에 포함되는 수소 래디컬에 의해 상기 기판상에 퇴적된 절연막의 구조를 변화시킴으로써, 상기 절연막의 유전율을 저하시키는 공정
    을 구비하고 있는 기록 매체.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7804115B2 (en) * 1998-02-25 2010-09-28 Micron Technology, Inc. Semiconductor constructions having antireflective portions
US6274292B1 (en) * 1998-02-25 2001-08-14 Micron Technology, Inc. Semiconductor processing methods
US7067414B1 (en) * 1999-09-01 2006-06-27 Micron Technology, Inc. Low k interlevel dielectric layer fabrication methods
JP3967253B2 (ja) * 2002-11-08 2007-08-29 東京エレクトロン株式会社 多孔質絶縁膜の形成方法及び多孔質絶縁膜の形成装置
KR100887449B1 (ko) * 2003-09-17 2009-03-10 도쿄엘렉트론가부시키가이샤 저유전율 절연막의 형성 방법, 플라즈마 처리 장치, 및기록 매체
KR100933374B1 (ko) * 2006-01-13 2009-12-22 도쿄엘렉트론가부시키가이샤 다공질 막의 성막 방법 및 컴퓨터 판독가능한 기록 매체
JP2012004401A (ja) 2010-06-18 2012-01-05 Fujitsu Semiconductor Ltd 半導体装置の製造方法
TWI451495B (zh) * 2010-12-13 2014-09-01 Univ Nat Taiwan 以鹼式法製造低介電係數層之方法
DE102010054858C5 (de) 2010-12-17 2024-04-11 Interpane Entwicklungs- Und Beratungsgesellschaft Mbh Verfahren und Vorrichtung zur Herstellung einer reflexionsmindernden Beschichtung
WO2021202335A1 (en) * 2020-03-31 2021-10-07 Versum Materials Us, Llc New precursors for depositing films with high elastic modulus

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01198481A (ja) * 1988-02-01 1989-08-10 Canon Inc マイクロ波プラズマcvd法による堆積膜形成法
US6155198A (en) * 1994-11-14 2000-12-05 Applied Materials, Inc. Apparatus for constructing an oxidized film on a semiconductor wafer
JP3630831B2 (ja) * 1995-04-03 2005-03-23 キヤノン株式会社 堆積膜の形成方法
US5955382A (en) * 1995-10-30 1999-09-21 Kabushiki Kaisha Toshiba Microwave excitation plasma processing apparatus and microwave excitation plasma processing method
US6020458A (en) * 1997-10-24 2000-02-01 Quester Technology, Inc. Precursors for making low dielectric constant materials with improved thermal stability
JP3248492B2 (ja) * 1998-08-14 2002-01-21 日本電気株式会社 半導体装置及びその製造方法
JP3837937B2 (ja) 1998-09-28 2006-10-25 セイコーエプソン株式会社 薄膜半導体装置の製造方法
US6870123B2 (en) * 1998-10-29 2005-03-22 Canon Kabushiki Kaisha Microwave applicator, plasma processing apparatus having same, and plasma processing method
JP3888794B2 (ja) 1999-01-27 2007-03-07 松下電器産業株式会社 多孔質膜の形成方法、配線構造体及びその形成方法
JP2003503849A (ja) 1999-06-26 2003-01-28 トリコン ホールディングス リミティド 基材上にフィルムを形成する方法及び装置
EP1077274A1 (en) * 1999-08-17 2001-02-21 Applied Materials, Inc. Lid cooling mechanism and method for optimized deposition of low-k dielectric using tri methylsilane-ozone based processes
US6949450B2 (en) * 2000-12-06 2005-09-27 Novellus Systems, Inc. Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber
JP3916565B2 (ja) * 2001-01-22 2007-05-16 東京エレクトロン株式会社 電子デバイス材料の製造方法
US6632478B2 (en) 2001-02-22 2003-10-14 Applied Materials, Inc. Process for forming a low dielectric constant carbon-containing film
US20020142104A1 (en) * 2001-03-28 2002-10-03 Applied Materials, Inc. Plasma treatment of organosilicate layers
EP1296365B1 (en) * 2001-09-25 2010-09-22 JSR Corporation Method of film formation
JP2003179050A (ja) 2001-09-25 2003-06-27 Jsr Corp 膜形成方法、絶縁膜ならびに半導体用基板
JPWO2003056622A1 (ja) * 2001-12-26 2005-05-12 東京エレクトロン株式会社 基板処理方法および半導体装置の製造方法
JP3845061B2 (ja) 2002-10-24 2006-11-15 株式会社半導体プロセス研究所 半導体装置及びその製造方法
JP2004152794A (ja) 2002-10-28 2004-05-27 Tokyo Electron Ltd 絶縁膜の形成方法及び絶縁膜の形成装置
JP3967253B2 (ja) 2002-11-08 2007-08-29 東京エレクトロン株式会社 多孔質絶縁膜の形成方法及び多孔質絶縁膜の形成装置
JP4413556B2 (ja) * 2003-08-15 2010-02-10 東京エレクトロン株式会社 成膜方法、半導体装置の製造方法
KR100887449B1 (ko) * 2003-09-17 2009-03-10 도쿄엘렉트론가부시키가이샤 저유전율 절연막의 형성 방법, 플라즈마 처리 장치, 및기록 매체

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