CN100514575C - 电介质膜的成膜方法及成膜装置 - Google Patents

电介质膜的成膜方法及成膜装置 Download PDF

Info

Publication number
CN100514575C
CN100514575C CNB2006800022184A CN200680002218A CN100514575C CN 100514575 C CN100514575 C CN 100514575C CN B2006800022184 A CNB2006800022184 A CN B2006800022184A CN 200680002218 A CN200680002218 A CN 200680002218A CN 100514575 C CN100514575 C CN 100514575C
Authority
CN
China
Prior art keywords
film
sioch
treatment process
substrate
key element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006800022184A
Other languages
English (en)
Other versions
CN101103447A (zh
Inventor
井出真司
大岛康弘
柏木勇作
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN101103447A publication Critical patent/CN101103447A/zh
Application granted granted Critical
Publication of CN100514575C publication Critical patent/CN100514575C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H01L2221/1047—Formation and after-treatment of dielectrics the dielectric comprising air gaps the air gaps being formed by pores in the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本发明提供一种SiOCH膜的成膜方法，其特征在于，具有单元成膜处理工序，并将该单元成膜处理工序反复进行多次，由此在基板上形成SiOCH膜，所述单元成膜处理工序包括：以有机硅化合物为原料，利用等离子体CVD法堆积SiOCH膜要素的堆积工序；和对被堆积的所述SiOCH膜要素进行氢等离子体处理的氢等离子体处理工序。

Description

电介质膜的成膜方法及成膜装置
技术领域
本发明涉及一般的电介质膜的成膜方法，特别是关于低介电常数的电介质膜的成膜方法。
背景技术
最近的微细化的半导体装置，为了电连接基板上形成的数量很大的半导体元件，使用所谓的多层配线结构。在多层配线结构中，埋设有配线图案的层间绝缘膜被多层叠层。一层的配线图案通过该层间绝缘膜中所形成的接触孔(contact hole)与邻接层的配线图案或基板中的扩散区域相互连接。
所提及的微细化半导体装置，在层间绝缘膜中，复杂的配线图案邻近而形成。因此，层间绝缘膜中的寄生电容所产生的电信号的配线延迟成为重要的问题。
为此，特别是在近年来所谓被称为亚微米或亚0.25微米(sub-quarter micron)的超微细化半导体装置中，作为构成多层配线结构的层间绝缘膜，采用介电常数为3～3.5左右的加F氧化硅膜(SiOF膜)代替介电常数为4左右的现有氧化硅膜(SiO2膜)。
但是，SiOF膜的介电常数的降低也是有限制的，即SiOF基底的绝缘膜，要达到设计规则在0.1μm以下的同一代的半导体装置所要求的、介电常数小于3.0是很困难的。
另一方面，作为介电常数更低的、所谓低介电常数(low-k)绝缘膜已知有各种材料。但是，在多层配线结构中所使用的层间绝缘膜，不只介电常数低，还需要具有高机械强度和对热处理有高稳定性。
SiOCH膜具有充分的机械强度，并且，能够实现2.5以下的介电常数。此外，SiOCH膜可以通过适合于半导体装置的制造过程的CVD法而形成。因此，SiOCH膜很有希望作为下一代的超高速半导体装置所使用的低介电常数层间绝缘膜。
在WO2005/045916号公报中记载了多孔质低介电常数膜的形成技术：以有机硅烷气体为原料通过等离子体CVD法来形成的SiOCH膜，被氢等离子体处理而改性，通过将膜中的CHx基、OH基释放到膜外而降低膜密度。
这样的多孔质低介电常数膜，在现有的多层配线结构中，微细的配线使用于靠近以高密度形成的元件基板的层。
另外，最近，在形成有整体配线的上层，也希望使用这样的多孔质低介电常数膜。形成有整体配线的层间绝缘膜一般具有1μm或其以上的膜厚。
另一方面，构成多次配线结构的上层部的层间绝缘膜，由于有必要载持结合垫(bonding pad)，所以不仅要求较低的介电常数，还要有较高的弹性模量。但是，现有的低介电常数膜或者其多孔质膜的弹性模量都很小，所以很难适用于多层配线结构的上层部。
另外，一般地作为低介电常数层间绝缘膜使用的SiOCH等低介电常数膜或其多孔质膜，与其较低的密度相关，其密合性也较小。因此，将这些膜形成在SiC膜、SiN膜或SiCN膜、SiCO膜等蚀刻停止膜上时，存在容易产生剥离的问题。
发明内容
本发明从上述问题出发，能够有效解决上述问题。本发明的目的在于提供一种形成弹性模量得以提高的低介电常数膜的成膜方法和成膜装置。另外，提供包括由该成膜方法制造的低介电常数膜的多层配线结构或者半导体装置。并且，本发明的其他目的在于提供形成密合性得以提高的低介电常数膜的成膜方法和成膜装置。
本发明的SiOCH膜的成膜方法的特征在于：具有单元成膜处理工序，并将该单元成膜处理工序重复进行多次，由此在基板上形成SiOCH膜，上述单元成膜处理工序包括：以有机硅化合物作为原料，利用等离子体CVD法堆积SiOCH膜要素的堆积工序；和对被堆积的上述SiOCH膜要素进行氢等离子体处理的氢等离子体处理工序。
根据本发明，将层间绝缘膜等所使用的SiOCH膜(SiOCH多孔质膜)分成多个SiOCH膜要素而进行成膜，并对每个SiOCH膜要素进行由氢等离子体处理的改性。因此，作为整体形成厚的SiOCH膜(层间绝缘膜)时，直到该膜的内部要确实地进行改性处理。因此，与通过一次的堆积处理和氢等离子体处理形成相同厚度的SiOCH膜(层间绝缘膜)的情况相比，该膜整体的机械强度特别是弹性模量能够大大提高。
这样，根据本发明而形成的SiOCH膜(SiOCH多孔质层间绝缘膜)具有优异的机械强度，因此在该膜中，可以通过嵌入(damocene)法形成总体配线(global routing)。
例如，在各单元成膜处理工序的堆积工序中，堆积50～400nm膜厚的SiOCH膜要素。
另外，例如，在各单元成膜处理工序的堆积工序中，将基板温度调整为从室温至200℃的范围的第一基板温度，在各单元成膜处理工序的氢等离子体处理工序中，将基板温度调整为比第一基板温度高的第二基板温度。
另外，例如，各单元成膜处理工序的堆积工序利用第一基板处理装置执行，各单元成膜处理工序的氢等离子体处理工序利用第二基板处理装置执行。
另外，在欲形成SiOCH膜的基板的上面，预先形成选自SiC、SiN、SiCN和SiCO中的绝缘膜时，在最初的单元成膜处理工序之前，优选进行氧等离子体工序，对上述绝缘膜的表面进行氧等离子体处理。该情况下，由于绝缘膜的表面变成电阴性度高的富氧的组成，该绝缘膜的表面与其上直接堆积的SiOCH膜的密合性提高。
另外，优选的是，在各单元成膜处理工序中，在堆积工序与氢等离子体处理工序之间，进行氧等离子体工序，对通过该堆积工序堆积的SiOCH膜要素的表面进行氧等离子体处理。
另外，本发明涉及具有通过上述成膜方法形成的SiOCH膜的多层配线结构。
或者说，本发明涉及多层配线结构，其特征在于：具有由在绝缘膜上形成的多个SiOCH多孔质膜构成的层间绝缘膜，并在该层间绝缘膜中形成有配线层。
例如，上述多个SiOCH多孔质膜各自具有50～400nm的膜厚。
另外，例如，上述配线层形成于在上述多个SiOCH多孔质膜的叠层方向上形成的槽中。
另外，例如，上述层间绝缘膜整体具有7.5GPa以上的弹性模量。
另外，本发明涉及一种半导体装置，其特征在于：包括具有以上任一特征的多层配线结构。
另外，本发明涉及成膜装置，其特征在于，
具有：
堆积装置，以有机硅化合物作为原料，利用等离子体CVD法堆积SiOCH膜要素；
氢等离子体处理装置，对被堆积的上述SiOCH膜要素进行氢等离子体处理；和
装置控制部，控制上述堆积装置和上述氢等离子体处理装置，使得SiOCH膜的成膜方法被实施，该SiOCH膜的成膜方法具有单元成膜处理工序，并将该单元成膜处理工序反复进行多次，由此在基板上形成SiOCH膜，上述单元成膜处理工序包括：以有机硅化合物作为原料，利用等离子体CVD法堆积SiOCH膜要素的堆积工序；和对被堆积的上述SiOCH膜要素进行氢等离子体处理的氢等离子体处理工序。
另外，本发明涉及存储介质，其特征在于：
存储用于使控制方法在计算机上实施的计算机程序，
该控制方法用于控制成膜装置，该成膜装置具有：以有机硅化合物为原料，利用等离子体CVD法堆积SiOCH膜要素的堆积装置；和对被堆积的上述SiOCH膜要素进行氢等离子体处理的氢等离子体处理装置，
该控制方法控制上述堆积装置和上述氢等离子体处理装置，使得SiOCH膜的成膜方法被实施，该SiOCH膜的成膜方法具有单元成膜处理工序，并将该单元成膜处理工序反复进行多次，由此在基板上形成SiOCH膜，上述单元成膜处理工序包括：以有机硅化合物作为原料，利用等离子体CVD法堆积SiOCH膜要素的堆积工序；和对被堆积的上述SiOCH膜要素进行氢等离子体处理的氢等离子体处理工序。
附图说明
图1A至图1D是说明本发明第一实施方式的成膜方法的图。
图2E至图2F是说明本发明第一实施方式的成膜方法的图。
图3是表示在本发明第一实施方式的成膜方法中，堆积SiOCH膜要素时使用的基板处理装置的构成的图。
图4是表示在本发明第一实施方式的成膜方法中，改性SiOCH膜要素时使用的基板处理装置的构成的图。
图5是图4的基板处理装置中平面天线板的主视图。
图6是表示通过本发明第一实施方式的成膜方法所得到的SiOCH多孔质膜的机械强度的图。
图7是表示通过本发明第二实施方式的成膜方法所得到的半导体装置的构成的截面图。
图8A至图8C是说明本发明第三实施方式的成膜方法的图。
图9D至图9F是说明本发明第三实施方式的成膜方法的图。
图10G至图10I是说明本发明第三实施方式的成膜方法的图。
图11A至图11C是说明本发明第四实施方式的成膜方法的图。
图12是表示通过本发明第四实施方式所得到的SiOCH膜的密合强度的图。
图13A是表示在比较对照例的底膜中的元素分布曲线(profile)的图。
图13B是表示在本发明第四实施方式的底膜中的元素分布曲线的图。
图14是表示用于实施本发明各实施方式的成膜方法的组件型基板处理装置的构成例的图。
图15是表示控制图14的组件(cluster)型基板处理装置的控制装置的构成例的图。
具体实施方式
<第一实施方式>
图1A至图1D和图2E至图2F是说明本发明第一实施方式的成膜方法的图。图3是表示在本实施方式的成膜方法中，堆积SiOCH膜要素时使用的平行平板型等离子体基板处理装置的构成的图。
如图1A所示，在SiC或SiN等的非氧化物绝缘膜1上，使用图3所示的平行平板型等离子体基板处理装置11，供给有机硅化合物三甲基硅烷(3MS)气体和氧气作为原料气体，由此形成约400nm膜厚的SiOCH膜要素2。这里，绝缘膜1是对SiOCH膜要素2具有蚀刻选择性的膜。在绝缘膜1下形成有硅基板等任意结构。
如图3所示，平行平板型等离子体基板处理装置11具有由被阳极氧化处理的铝等导电性材料构成的处理容器12。处理容器12的内部气氛是通过排气口13，由涡轮分子泵等排气装置14进行排气。在处理装置12的内部设置有保持例如半导体晶片、LCD基板、玻璃基板等被处理基板W的基座17，该基座17支撑在大致圆柱状的基座支撑台16上。基座17也具有平行平板型等离子体基板处理装置11的下部电极的功能。在基座支撑台16与基座17之间设置有陶瓷等的绝缘体18。另外，处理容器12接地。
在基座支撑台16的内部设置有致冷剂流路19。在基板处理过程中，使致冷剂循环于致冷剂流路19中，从而控制基座17和其上所载置的被处理基板W使之达到所期望的温度。
另外，在处理容器12的侧壁设置有闸阀15。在闸阀15处于开放状态时，可以将被处理基板W搬入或搬出处理容器12。
排气装置14还与除害装置36连接。除害装置36具有将排气装置14中所排出的来自处理容器12的排出气体无害化的功能。例如，除害装置36是通过规定的催化剂将气氛气体燃烧或者热分解而变成无害物质的装置。
在基座支撑台16设置有用于交接被处理基板W的升降销20，该升降销20通过升降机构(没有图示)进行自由升降。另外，在基座17的上面中央部形成有凸圆板状部分。并且，在该凸圆板状部分上设置有与被处理基板W相对应的形状的静电卡盘(没有图示)。基座17上载置的被处理基板W，通过向静电卡盘施加直流电压而被静电吸附在该静电卡盘上。
第一高频电源21通过第一匹配器22与基座17连接。第一高频电源21可以施加例如0.1～5MHz的频率的高频功率。从第一高频电源21向基座17施加该高频功率，由此促进被处理基板W的等离子体处理。但是，关于高频电源21所记载的上述特征不是本发明必须的要件。
另外，在基座17的上方，与基座17大致平行地设置有喷淋头23该喷淋头23与基座17上载置的被处理基板W相对。在喷淋头23的与基座17相对的面上设置有由铝等构成的电极板25，该电极板25设置有多个气体供给孔24。喷淋头23通过电极支撑体26被支撑在处理容器12的顶部。在喷淋头23的内部形成有另外的致冷剂流路27。在基板处理过程中，通过使致冷剂循环于致冷剂流路27，使得喷淋头23维持在所期望的温度。
在喷淋头23上连接有气体导入管28。气体导入管28通过未图示的各自的质量流量控制器和闸阀等，与保持三甲基硅烷(3MS：(CH3)3SiH)原料的三甲基硅烷源29、保持氧气的氧气源30和保持氩(Ar)气的Ar气源31相连接。
来自上述气体源29～31的原料气体和处理气体，通过气体导入管28，供给到在喷淋头23内部形成的中空部(未图示)，并在其中混合。并且，通过喷淋头23的气体供给孔24，供给到被处理基板W表面附近的处理空间。
第二高频电源32通过第二匹配器33与喷淋头23连接。第二高频电源32，将13～150MHz范围的频率的第二高频功率供给到喷淋头23。由于供给这样高的频率的第二高频功率，喷淋头23具有上部电极的功能。由此，在处理容器12内形成有高密度等离子体。
图3的平行平板型等离子体基板处理装置11具有用于控制该处理装置11整体动作的控制部34。控制部34由具有MPU(Micro ProcessingUnit)、存储器等的微型计算机控制装置构成。按照规定的处理顺序控制平行平板型等离子体基板处理装置11的各部的程序被存储在存储器中，按照该程序控制平行平板型等离子体处理装置11的各部。
由此，在图1A的工序中，将处理容器12内部的处理压设定为100Pa的压力，将基板温度设定为25℃，三甲基硅烷(3MS)气体和氧气，与Ar气一起，分别以100sccm、100sccm和600sccm的流量被供给，并且以27.12MHz的频率供给250W的第二高频功率。由此，SiOCH膜要素2以680nm/分钟的堆积速度被堆积。
这样形成的SiOCH膜要素2，在该膜要素中含有大量的有机官能基，例如CH3基、CH2基、OH基。由此，SiOCH膜要素2具有4.0以下优选为3.0～4.0的介电常数。
接着，在本实施方式中，在图1B的工序中，对于具有图1A所示的结构的被处理基板W，利用图4和图5所示的微波等离子体处理装置50，通过被等离子体激发的氢自由基改性上述SiOCH膜，形成SiOCH组成的多孔质膜2A。
如图4所示，微波等离子体处理装置50包括形成有处理空间51A的处理容器51。在处理容器51的处理空间51A内设置有保持被处理基板W的基板保持台52。处理容器51在排气口51C处连接有作为压力调整机构的APC51D和排气装置51E。由此，以包围基板保持台52的形式形成的空间51B的气氛可以通过APC51D和排气装置51E进行排气。
在基板保持台52上设置有加热器52A。加热器52A是由电源52C通过驱动线路52B被驱动。
在处理容器51上设置有基板搬入/搬出口51g以及与此协作的闸阀51G。由此，通过基板搬入/搬出口51g，被处理基板W被搬入处理容器51内，或者搬出处理容器51。
在处理容器51的上部，对应于被处理基板W的载置位置，形成有开口部。该开口部被由石英玻璃构成的顶板53堵住。而且，相对于基板保持台52、在上方位置的处理容器51侧壁部埋入有气体环54，该气体环在其外周侧设置有气体入口，在内周侧设置有与上述气体入口连通的多个喷嘴开口部。气体环54的多个喷嘴开口部以大致相同的间隔配置。
这里，顶板53具有微波窗的功能。在顶板53的上部设置有作为径向线隙缝天线(radial line slot antenna)发挥作用的大致平坦的微波天线55。也可以使用喇叭形天线(horn antenna)代替微波天线。
如上所述，在图4的例中，采用作为径向线隙缝天线(radial line slotantenna)发挥作用的微波天线55。具体地讲，微波天线55包括大致平坦的导体部55A和平面天线板55C。在大致平坦的导体部55A的开口侧，隔着由石英或氧化铝构成的滞波板55B设置有平面天线板55C。如图5所示，在平面天线板55C上形成有多个隙缝55a、55b。
而且，微波天线55与由外部导波路56A和内部导波路56B构成的同轴导波管56结合。具体地讲，外部导波路56A与微波天线55的导体部55A连接，内部导波路56B贯通滞波板55B与平面天线板55C连接。
内部导波路56B通过模式变换部110A与矩形截面的导波路110B连接。该导波路110B通过阻抗匹配器111与微波源112结合。由此，在微波源112形成的微波，通过矩形导波管110B和同轴导波管56，供给到微波天线55。
另外，在图4的构成例中，在导体部55A上设置有冷却单元55D。
另外，参照图5，详细地说明径向线隙缝天线的构成。图5是平面天线板55C的主视图。在图5的例中，平面天线板55C的隙缝55a、55b分别是长槽状，邻接的两个隙缝55a、55b配置在大致正交的方向上(大致成“T”字形)，这些隙缝55a、55b的对(组)被配置成三重同心圆状。而且，在其内侧以倾斜状态配置有一重更短的隙缝。
从同轴导波管56向该径向线隙缝天线供给微波，微波在该天线中一边沿径向扩散一边传播。此时，微波的波长由滞波板55B被压缩。并且，微波从隙缝55a、55b一般沿与平面天线板55C大致垂直的方向，以圆偏振波的形式放射。
另外，如图4所示，在微波等离子体处理装置50中，Ar等稀有气体源101A、氢气源101H、氧气源101O通过各自的质量流量控制器(MFC)103A、103H、103O和各自的阀门104A、104H、104O、105A、105H、105O以及共用阀门106与气体环54连接。如上所述，在气体环54上，与基板保持台52的周方向同样，形成有多个气体导入口。由此，Ar气体、氢气和氧气同样地导入到处理容器内的处理空间51A。
在微波等离子体处理装置50运转时，处理容器51内的处理空间51A通过排气口51C进行排气，设定成规定的压力。另一方面，氢气和氧气从气体环54与Ar气体一起被导入处理空间51A内。这时，可以用Kr、Xe、Ne等稀有气体代替Ar气。
另外，频率为几GHz例如2.45GHz的微波，从微波源112通过微波天线55导入到处理空间51A。其结果，在被处理基板W的表面附近，等离子体密度为1011～1013/cm3的高密度等离子体被激发。
这样，由通过上述天线导入的微波所激发的等离子体以0.2～7eV或者其以下的低电子温度为特征。其结果，在微波等离子体处理装置50中，可以避免被处理基板W或处理容器51内壁的损伤。而且，伴随着等离子体激发所形成的自由基，沿着被处理基板W的表面流动、迅速地被排出处理空间51A，所以可以抑制自由基之间的相互再结合。因此，即使在450℃以下的低温，也能够进行极相同效果的基板处理。
对于图1B的工序来说，在如上说明的微波等离子体处理装置50的处理容器51内，导入具有图1A的结构的被处理基板W。并且，微波等离子体处理装置50，在267Pa的压力、400℃的基板温度下，以1000sccm的流量供给氢气，以500sccm的流量供给Ar气，并且以2000W的功率供给频率为2.45GHz的微波，进行4分钟的SiOCH膜要素2的改性处理。
这样的改性处理的结果是：SiOCH膜要素2中的有机官能基、OH基被氢自由基置换。由于被置换的有机官能基(CHx)、OH基被释放，所以SiOCH膜要素2变换成SiOCH多孔质膜要素2A。
这样得到的SiOCH多孔质膜要素2A具有2.0～2.5的介电常数。
接下来，在图1C的工序中，在SiOCH多孔质膜要素2A上，与图1A的工序同样，以大约400nm的膜厚，形成与SiOCH膜要素2同样的下一个SiOCH膜要素3。
接下来，在图1D的工序中，与图1B的工序同样，对SiOCH膜要素3进行改性处理。由此，形成SiOCH多孔质膜要素3A。
另外，在图2E的工序中，在SiOCH多孔质膜要素3A上，与图1A的工序同样，以大约400nm的膜厚，形成与SiOCH膜要素2同样的下一个SiOCH膜要素4。
接下来，在图2F的工序中，与图1B的工序同样，对SiOCH膜要素4进行改性处理。由此，形成SiOCH多孔质膜要素4A。
图6是表示这样形成的3层结构SiOCH多孔质膜的机械强度的图。膜的机械强度根据纳米压痕(nanoindentation)法测定。上述3层结构的例子对应于记作400nm×3L的数据(△)。整体的膜厚为1.2μm。
在图6中，记作1.0μm×1L的数据(◆)是对应于1层结构的SiOCH多孔质膜的数据，记作400nm×4L的数据(▲)是对应于4层结构的SiOCH多孔质膜(整体的膜厚为1.6μm)的数据。
图6中所示的任一种情况，成膜处理和改性处理与参照图1A和图1B所说明的内容同样地执行。并且，在图6中，纵轴表示按压力，横轴表示试验压头的侵入深度。
参照图6，膜厚为1.0μm的单层结构的SiOCH膜的情况，膜的弹性模量为4.9GPa，与此相对，整体膜厚为1.2μm的3层结构的叠层膜的情况，弹性模量增加到7.9GPa。整体膜厚为1.6μm的4层结构的情况，弹性模量增加到7.5GPa。
从图6的结果可知，通过等离子体CVD处理和氢等离子体改性处理，形成SiOCH多孔质膜的情况下，顺次形成较薄的SiOCH膜要素，在各SiOCH膜要素的成膜时，都进行氢等离子体改性处理，由此，形成整体膜厚超过1μm的厚的SiOCH多孔质膜，即使在该情况下，膜整体的弹性模量都得到很大提高。这是因为通过对每一薄层进行成膜，将图1B的氢等离子体处理浸透到膜内部的缘故。
另外，在图1A至图2F的工序中，各SiOCH膜要素的成膜优选膜厚为50～400nm的范围。例如，在图1A、图1C、图2E的各成膜工序中形成的SiOCH膜要素的膜厚如果超过400nm而增加，氢等离子体处理就不能充分遍及膜内部，所以得到的膜整体的弹性模量就会降低。而且，SiOCH膜要素的膜厚如果不足50nm，等离子体处理产生的膜的致密化就会过度，那么介电常数就会增大。
<第二实施方式>
图7是通过本发明的第二实施方式的成膜方法得到的半导体装置70的构成的截面图。
如图7所示，该半导体装置70包括硅基板71。在硅基板71上，由STI(shallow trench isolation)型元件分离结构71I，划出由p型或n型井构成的元件区域71A。该元件区域71A，在硅基板71的表面上，隔着栅绝缘膜72形成有栅电极73。
另外，在栅电极73的两侧的硅基板71上形成与上述井逆导电型的扩散区域71a、71b。扩散区域71a、71b与栅绝缘膜72和栅电极73一起形成晶体管。
另外，在硅基板71上，以覆盖栅电极73的方式，形成有TEOS等氧化硅膜74。在氧化硅膜74中，分别对应于扩散领域71a、71b，形成W栓塞(plug)74A、74B。
在氧化硅膜74上，交互地叠层有由SiC、SiN、SiCN、SiOC等构成的蚀刻停止膜75、77、79、81、83、85和有机绝缘膜、SiOCH膜等、或由这些多孔质膜构成的低介电常数层间绝缘膜76、78、80、82、84。
在层间绝缘膜76中形成与W栓塞74A、74B分别接触的Cu配线图案76A、76B(Cu配线图案76A、76B贯通蚀刻停止膜75)。另外，在层间绝缘膜80中，通过双镶嵌(dual damascene)法形成与Cu配线图案76A和76B分别接触的Cu配线图案80A、80B。Cu配线图案80A具有贯通蚀刻停止膜79、层间绝缘膜78和蚀刻停止膜77，并与Cu配线图案76A接触的插塞(via plug)部78A。同样地，Cu配线图案80B具有贯通蚀刻停止膜79、层间绝缘膜78和蚀刻停止膜77，并与Cu配线图案76B接触的插塞部78B。
同样地，在层间绝缘膜84中，通过双镶嵌(dual damascene)法形成与Cu配线图案80A和80B分别接触的Cu配线图案84A、84B。Cu配线图案84A具有贯通蚀刻停止膜83、层间绝缘膜82和蚀刻停止膜81，并与Cu配线图案80A接触的插塞部82A。同样地，Cu配线图案84B具有贯通蚀刻停止膜83、层间绝缘膜82和蚀刻停止膜81，并与Cu配线图案80B接触的插塞部82B。
如上所述，Cu配线图案76A、76B形成多层配线结构76I的一个配线层，Cu配线图案80A、80B(包括插塞78A、78B)形成另一个配线层，另外，Cu配线图案84A、84B(包括插塞82A、82B)也形成另一个配线层。
层间绝缘膜76、78、80、82、84优选分别具有100nm左右的膜厚。在这些膜内扩展的Cu配线图案76A、76B、80A、80B、84A、84B(包括插塞78A、78B、82A、82B)，在各自的膜内以100nm以下例如90nm的设计规则形成图案。
在图7中，关于这些Cu配线图案(包括Cu插塞)，图中没有表示出隔离金属(barrier metal)膜。但是，在实际的结构中，在Cu配线图案上形成由Ta等高熔点金属或者Ta/TaN等高熔点金属及其导电性氮化物构成的隔离金属膜。
其次，在图7的半导体装置中，在层间绝缘膜84上形成由SiC、SiN、SiCN或者SiON构成的蚀刻停止膜85。并且，在蚀刻停止膜85上，按照图1A至图2F的工序，叠层各膜厚为50～400nm的SiOCH多孔质膜86～88，并形成绝缘膜85I。
并且，在绝缘膜85I中，利用嵌入(damocene)法，构成总体配线的Cu配线图案或者Al配线图案86A、86B，分别通过隔离金属膜86a、86b以例如290nm的设计规则而形成。该设计规则比多层配线结构76I平缓。
最上层的SiOCH多孔质膜88被SiN钝化(passivation)膜89覆盖。并且，图7的蚀刻停止膜85与图1A的绝缘膜1对应。而且，图7的SiOCH多孔质膜(层间绝缘膜)86、87、88与图1A至图2F的SiOCH多孔质膜2A、3A、4A分别对应。
钝化膜89的一部分上形成有用于使配线图案86A露出的开口部，在该开口部上形成有Al电极垫89A。
根据以上的本实施方式，绝缘膜85I由3层的SiOCH多孔质膜86～88的叠层而形成。因此，绝缘膜85I如参照图6所说明的，具有很强的机械强度。所以，绝缘膜85I能够载持连接有电极垫的总体配线。
<第三实施方式>
图8A至图8C、图9D至图9F以及图10G至图10I是说明本发明第三实施方式的成膜方法的图。在这些图中，与先前说明的部分对应的部分，标记相同的参照符号，省略说明。
图8A的工序对应于图1A的工序。在绝缘膜1上，利用等离子体CVD法，在与参照图1A说明的条件相同的条件下，形成SiOCH膜要素2。
接下来，在图8B的工序中，停止供给三甲基硅烷气体，在图3的平行平板型等离子体基板处理装置11中，在例如100Pa的压力、25℃的基板温度下，向SiOCH膜要素2的表面，以100sccm的流量供给氧气，以600sccm的流量供给Ar气体，以250W的功率向喷淋头23供给频率为27.12MHz的高频波。由此，进行氧等离子体处理。从而形成厚度为10nm左右的富氧的致密层2a。
接下来，在图8C的工序中，以与参照图1B所说明的条件相同的条件，对具有图8B所示的结构的被处理基板进行氢等离子体处理。由此，SiOCH膜要素2以在表面残留致密层2a的状态被改性处理，从而变成多孔质膜2A。
在本实施方式中，图8C的改性处理工序中，来自SiOCH膜要素2的有机官能基(CHx)或者OH基的释放是通过致密层2a以被控制的速率发生的。因此，能够抑制伴随有机官能基或OH基的释放而使SiOCH膜要素2收缩。由此，能够实现更低密度的低介电常数膜。
并且，在图9D至图9F的工序中，对具有图8C所示结构的被处理基板反复进行图8A至图8C的工序。并且，在图10G至图10I的工序中，对具有图9F所示结构的被处理基板反复进行图8A至图8C的工序。
根据本实施方式，在通过氢等离子体处理形成空孔时，能够抑制SiOCH膜的收缩。并且，通过反复形成上述的SiOCH多孔质膜，如先前参照图6所说明的，能够得到机械强度优异的SiOCH多孔质膜。
<第四实施方式>
图11A至图11C是说明本发明第四实施方式的成膜方法的图。在这些图中，与先前说明的部分对应的部分，标记相同的参照符号，省略说明。
图11B的工序对应于图1A的工序，图11C的工序对应于图1B的工序。
在本实施方式中，图11A的工序的特征在于，作为图11B的工序(图1A的工序)的前处理，在图3的平行平板型基板处理装置11中，对由SiC、SiN、SiCN或者SiOC构成的绝缘膜1的表面实施氧等离子体处理。在该氧等离子体处理之后，进行图11B的工序和图11C的工序、即图1A的工序和图1B的工序。
图12关于根据本实施方式所得的SiOCH多孔质膜2A的密合强度，与省略图11A的前处理工序的情况相比较而进行表示。在图12中，标记“无前处理”的试样对应于不进行图11A的前处理工序的试验。另外，标记“无BRF”和“有BRF”的试样分别表示在进行图11A的氧等离子体处理工序时，不施加基板偏压的情况和施加基板偏压的情况。密合强度通过m-ELT(modified edge lift-off test)法测定。
关于更具体的处理条件，在“无BRF”的实验中，图11A的工序，使用图3的平行平板型等离子体处理装置11，在267Pa的压力、45℃的基板温度下，以200sccm的流量供给氧气，以500W的功率向喷淋头23供给27.12MHz的高频波，并进行30秒钟。这时，不向基座17供给高频功率。
与此相对，在“有BRF”的实验中，图11A的工序，以50W的功率向基座17供给频率为2MHz的高频基板偏压，其他的条件与“无BRF”的实验条件相同。
从图12的结果可知，在图11B的堆积工序之前进行图11A的前处理工序，由此SiOCH多孔质膜2A相对于绝缘膜1的密合强度与不进行这样的前处理的情况相比提高一成左右。另外，在进行前处理的情况下，施加基板偏压，密合强度多少会再提高一些。
图13A是表示在不进行图11A的前处理工序时(比较例)，绝缘膜1(底膜)的表面部分的XPS(原子分布)曲线的图，图13B是表示在进行图11A的前处理工序时(第四实施方式)，绝缘膜1(底膜)的表面部分的XPS(原子分布)曲线的图。
在图13A和图13B中，纵轴表示Si、碳、氮、氧的原子浓度，横轴表示从膜表面开始算起的深度。另外，在图12、图13A和图13B的各实验中，基底的绝缘膜1由市售的SiCN膜形成。
在不进行前处理时，如图13A所示，在基板表面部分稍微看到氧浓度的上升(存在自然氧化膜)。与此相对，在进行图11A的前处理的情况下，如图13B所示，可以看到基板表面部分的氧浓度的显著增大，同时，可以观察到C浓度和N浓度的急剧减少。这表示：在作为SiCN膜的绝缘膜1的表面部分，富氧的即含有大量Si-O键的类似于SiO2的组成的区域形成为层状，而Si-C键或Si-N键几乎消失。
Si的电阴性度为1.8，C的电阴性度为2.5，氮的电阴性度为3.0。另一方面，氧的电阴性度为3.5。据此，S-O键与Si-C键或者Si-N键比较，可知为电活性。参照图12进行说明，由图11A的前处理而引起的SiOCH多孔质膜2A的密合力的提高反映了上述效果。
这里，例如在制作图7的结构时，优选在SiOCH膜86的堆积之前，对蚀刻停止膜85的表面进行氧等离子体处理。由此，能够提高绝缘膜85I的密合强度。在此，蚀刻停止膜85并不限定于SiCN膜，可以是SiC膜、SiN膜和SiCO膜。
另外，图11A的工序，没有必要与进行图11B的堆积工序同样，在平行平板型等离子体基板处理装置中进行，也可以在其他的基板处理装置中进行。
并且，关于先前的各实施方式中所说明的氢等离子体处理(参照图1B、图1D、图1F、图11C等)，没有必要一定在图4和图5所示的微波等离子体处理装置中进行。例如，也可以将这些氢等离子体处理在图3的平行平板型等离子体基板处理装置11中执行。此时，等离子体处理工序是在与SiOCH膜的堆积工序不同的基板温度下实施的，所以设置两个平行平板型等离子体基板处理装置11，将这些与真空基板搬送室结合，即适合使用所谓的组件型基板处理系统。或者，也可以将图3的平行平板型等离子体基板处理装置11和图4的微波等离子体处理装置50，与真空搬送室结合，构成组件型基板处理系统。
<第五实施方式>
图14是表示用于实施本发明各实施方式的成膜方法的组件型基板处理装置的构成例的图。
图14的组件型基板处理装置200具有设置有图中没有表示的基板搬送机构的真空搬送室201。负载锁定室202A、202B分别通过闸阀202a、202b与真空搬送室201结合。另外，图3的平行平板型等离子体基板处理装置11作为处理室203，通过闸阀203a与真空搬送室201结合。并且，图4和图5的微波等离子体处理装置50作为处理室204，通过闸阀204a与真空搬送室201结合。
另外，在图14的组件型基板处理装置200上设置有控制装置210。控制装置210，控制基板搬送机构，将被导入到负载锁定室202A或负载锁定室202B的被处理基板，最初通过真空搬送室201搬送到处理室203。然后，在平行平板型等离子体基板处理装置11中，如图1A或图8A和图8B等所说明，实施成膜处理(堆积处理)。这时，控制装置210具有图3所示的控制部34的功能。
接着，由于控制装置210的控制，被处理基板从处理室203通过真空搬送室201(和闸阀203a、204a)搬送到处理室204。并且，在微波等离子体处理装置50中，如图1B或图8C等所说明，实施氢等离子体处理。
并且，根据需要，由于控制装置210的控制，平行平板型等离子体基板处理装置11和微波等离子体处理装置50反复进行图1C至图2F(或者图8D至图10I)的工序。
图15概略地表示控制装置210的构成例。
图15的控制装置210由通用的计算机构成，具有系统总线(systembus)210A。在系统总线210A上结合有CPU211、存储器212、硬盘驱动器213、键盘、鼠标、显示器等输入输出单元214、与网络215N连接的网络接口215、与组件型基板处理装置200连接的控制接口216。
在CPU211的控制下，处理器(processor)可读介质(存储介质)214A上所记录(存储)的基板处理装置200的控制程序代码，由输入输出单元214读取，再被收纳在硬盘驱动器213中。然后，根据需要，CPU211读出收纳在硬盘驱动器213中的控制程序代码，并在存储器212中展开。然后CPU211按照在存储器212中展开的程序代码，通过控制接口216控制基板处理装置200(的各装置要素)。
另外，在图15的控制装置210中，可以代替利用(执行)处理器(processor)可读介质(存储介质)214A上所存储的控制程序代码，而利用(执行)从网络215N上下载的与上述相同的控制程序代码。
另外，在图15的控制装置210中，也可以通过网络215N控制基板处理装置200。
以上，对本发明的优选实施方式进行了说明，但本发明并不局限于特定的实施方式。在权利要求记载的范围内，本发明可以做各种各样的变形。
例如，作为堆积SiOCH膜要素时使用的基板处理装置的等离子体源，使用平行平板型等离子体发生装置，但是也可以使用ICP(InductiveCoupling Plasma)型等离子体发生装置、ECR(Electron CyclotronResonance)型等离子体发生装置。

Claims (7)

1.一种SiOCH膜的成膜方法，其特征在于：
具有单元成膜处理工序，并将该单元成膜处理工序反复进行多次，由此在基板上形成SiOCH膜，
所述单元成膜处理工序包括：以有机硅化合物为原料，利用等离子体CVD法堆积SiOCH膜要素的堆积工序；和对被堆积的所述SiOCH膜要素进行氢等离子体处理的氢等离子体处理工序。
2.如权利要求1所述的成膜方法，其特征在于：
在各单元成膜处理工序的堆积工序中，堆积50～400nm膜厚的SiOCH膜要素。
3.如权利要求1或2所述的成膜方法，其特征在于：
在各单元成膜处理工序的堆积工序中，将基板温度调整为从室温至200℃的范围的第一基板温度，
在各单元成膜处理工序的氢等离子体处理工序中，将基板温度调整为比第一基板温度高的第二基板温度。
4.如权利要求3所述的成膜方法，其特征在于：
各单元成膜处理工序的堆积工序利用第一基板处理装置执行，
各单元成膜处理工序的氢等离子体处理工序利用第二基板处理装置执行。
5.如权利要求1或2所述的成膜方法，其特征在于：
在欲形成SiOCH膜的基板的上面，预先形成选自SiC、SiN、SiCN和SiCO中的绝缘膜，
在最初的单元成膜处理工序之前，进行氧等离子体处理工序，对所述绝缘膜的表面进行氧等离子体处理。
6.如权利要求1或2所述的成膜方法，其特征在于：
在各单元成膜处理工序中，在堆积工序与氢等离子体处理工序之间，进行氧等离子体处理工序，对通过该堆积工序堆积的SiOCH膜要素的表面进行氧等离子体处理。
7.一种成膜装置，其特征在于，
具有：
堆积装置，以有机硅化合物作为原料，利用等离子体CVD法堆积SiOCH膜要素；
氢等离子体处理装置，对被堆积的所述SiOCH膜要素进行氢等离子体处理；和
装置控制部，控制所述堆积装置和所述氢等离子体处理装置，使得SiOCH膜的成膜方法被实施，该SiOCH膜的成膜方法具有单元成膜处理工序，并将该单元成膜处理工序反复进行多次，由此在基板上形成SiOCH膜，所述单元成膜处理工序包括：以有机硅化合物作为原料，利用等离子体CVD法堆积SiOCH膜要素的堆积工序；和对被堆积的所述SiOCH膜要素进行氢等离子体处理的氢等离子体处理工序。
CNB2006800022184A 2005-12-05 2006-12-05 电介质膜的成膜方法及成膜装置 Expired - Fee Related CN100514575C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP350765/2005 2005-12-05
JP2005350765A JP4837370B2 (ja) 2005-12-05 2005-12-05 成膜方法

Publications (2)

Publication Number Publication Date
CN101103447A CN101103447A (zh) 2008-01-09
CN100514575C true CN100514575C (zh) 2009-07-15

Family

ID=38122804

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006800022184A Expired - Fee Related CN100514575C (zh) 2005-12-05 2006-12-05 电介质膜的成膜方法及成膜装置

Country Status (5)

Country Link
US (1) US7867922B2 (zh)
JP (1) JP4837370B2 (zh)
KR (2) KR20070100409A (zh)
CN (1) CN100514575C (zh)
WO (1) WO2007066658A1 (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8866194B2 (en) * 2006-09-28 2014-10-21 Semiconductor Components Industries, Llc Semiconductor device
FR2934051B1 (fr) * 2008-07-16 2011-12-09 Commissariat Energie Atomique Detecteur d'humidite capacitif a dielectrique hydrophile nanoporeux
JP2010153668A (ja) * 2008-12-25 2010-07-08 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置の製造方法
JP5656010B2 (ja) * 2009-12-04 2015-01-21 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ ハードマスク膜を形成する方法およびハードマスク膜を成膜する装置
JP6049395B2 (ja) * 2011-12-09 2016-12-21 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
US10211310B2 (en) 2012-06-12 2019-02-19 Novellus Systems, Inc. Remote plasma based deposition of SiOC class of films
US10832904B2 (en) 2012-06-12 2020-11-10 Lam Research Corporation Remote plasma based deposition of oxygen doped silicon carbide films
US9234276B2 (en) 2013-05-31 2016-01-12 Novellus Systems, Inc. Method to obtain SiC class of films of desired composition and film properties
US10325773B2 (en) 2012-06-12 2019-06-18 Novellus Systems, Inc. Conformal deposition of silicon carbide films
US8742587B1 (en) * 2012-11-18 2014-06-03 United Microelectronics Corp. Metal interconnection structure
US9337068B2 (en) 2012-12-18 2016-05-10 Lam Research Corporation Oxygen-containing ceramic hard masks and associated wet-cleans
US10297442B2 (en) 2013-05-31 2019-05-21 Lam Research Corporation Remote plasma based deposition of graded or multi-layered silicon carbide film
JP6310816B2 (ja) * 2014-08-26 2018-04-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20160314964A1 (en) 2015-04-21 2016-10-27 Lam Research Corporation Gap fill using carbon-based films
US9851506B2 (en) * 2015-06-04 2017-12-26 Elenion Technologies, Llc Back end of line process integrated optical device fabrication
US9704863B1 (en) * 2016-09-09 2017-07-11 International Business Machines Corporation Forming a hybrid channel nanosheet semiconductor structure
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
KR101946570B1 (ko) * 2016-10-13 2019-02-11 한국에너지기술연구원 적층구조 박막 제조방법, 이에 의해 제조된 적층구조 박막 및 이를 이용한 반도체 소자 제조방법
US10002787B2 (en) 2016-11-23 2018-06-19 Lam Research Corporation Staircase encapsulation in 3D NAND fabrication
US9837270B1 (en) 2016-12-16 2017-12-05 Lam Research Corporation Densification of silicon carbide film using remote plasma treatment
KR20210014484A (ko) 2019-07-30 2021-02-09 주식회사 원익아이피에스 저유전막의 형성 방법
KR102276003B1 (ko) * 2019-09-06 2021-07-13 세메스 주식회사 저유전체막 형성 방법
KR102628653B1 (ko) 2019-09-23 2024-01-25 주식회사 원익아이피에스 박막 형성 방법
KR20210076736A (ko) 2019-12-16 2021-06-24 주식회사 원익아이피에스 박막 형성 방법 및 기판 처리 장치
KR20210115297A (ko) 2020-03-12 2021-09-27 주식회사 원익아이피에스 기판 처리 장치의 시즈닝 처리 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002538604A (ja) 1999-02-26 2002-11-12 トリコン ホールディングス リミティド ポリマー層の処理方法
JP2003503849A (ja) * 1999-06-26 2003-01-28 トリコン ホールディングス リミティド 基材上にフィルムを形成する方法及び装置
JP3967253B2 (ja) 2002-11-08 2007-08-29 東京エレクトロン株式会社 多孔質絶縁膜の形成方法及び多孔質絶縁膜の形成装置
JP3898133B2 (ja) 2003-01-14 2007-03-28 Ｎｅｃエレクトロニクス株式会社 ＳｉＣＨＮ膜の成膜方法。
JP3811473B2 (ja) * 2003-02-25 2006-08-23 富士通株式会社 半導体装置
WO2005045916A1 (ja) 2003-11-11 2005-05-19 Tokyo Electron Limited 基板処理方法
JP4938222B2 (ja) * 2004-02-03 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
WO2007066658A1 (ja) 2007-06-14
KR101200667B1 (ko) 2012-11-12
CN101103447A (zh) 2008-01-09
JP4837370B2 (ja) 2011-12-14
KR20090125173A (ko) 2009-12-03
US7867922B2 (en) 2011-01-11
JP2007158000A (ja) 2007-06-21
US20090152686A1 (en) 2009-06-18
KR20070100409A (ko) 2007-10-10

Similar Documents

Publication Publication Date Title
CN100514575C (zh) 电介质膜的成膜方法及成膜装置
KR100906516B1 (ko) 플라즈마 처리 장치 및 플라즈마 처리 방법
US7772111B2 (en) Substrate processing method and fabrication process of a semiconductor device
US7422776B2 (en) Low temperature process to produce low-K dielectrics with low stress by plasma-enhanced chemical vapor deposition (PECVD)
JP4918190B2 (ja) 非常に低い誘電率プラズマ強化ｃｖｄ膜
KR101141459B1 (ko) 하부 배리어 층에 저 유전체 상수 (ｋ) 다공성 막의 부착을촉진하는 기술
US6410462B1 (en) Method of making low-K carbon doped silicon oxide
KR101139175B1 (ko) 반도체 장치의 제조 방법, 반도체 장치, 반도체 제조 장치 및 기억 매체
US7662728B2 (en) Substrate processing method
US20090104774A1 (en) Method of manufacturing a semiconductor device
US20080105978A1 (en) Method for forming an ultra low dielectric film by forming an organosilicon matrix and large porogens as a template for increased porosity
US20050230834A1 (en) Multi-stage curing of low K nano-porous films
CN101310370A (zh) 多孔质膜的成膜方法和计算机可读的记录介质
TWI351718B (en) Modulated/composited cvd low-k films with improved
JP2008071894A (ja) 成膜方法
EP1670049A1 (en) Production of insulating film with low dielectric constant
CN101436538A (zh) 多孔质膜的成膜方法和计算机可读的记录介质
CN100541736C (zh) 基板处理方法
JP5935227B2 (ja) 半導体装置の製造方法及び半導体装置
US20060115980A1 (en) Method for decreasing a dielectric constant of a low-k film

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090715

Termination date: 20141205

EXPY Termination of patent right or utility model