KR20060056866A

KR20060056866A - 표시 장치

Info

Publication number: KR20060056866A
Application number: KR1020050111162A
Authority: KR
Inventors: 미찌루 센다
Original assignee: 산요덴키가부시키가이샤
Priority date: 2004-11-22
Filing date: 2005-11-21
Publication date: 2006-05-25
Also published as: EP1662473A2; TWI267812B; TW200617846A; JP2006145923A; CN1779544A; US7683866B2; CN100426116C; US20060114208A1; JP4794157B2

Abstract

플리커를 시인하기 어렵게 함과 함께, 소비 전력을 저감하는 것이 가능한 표시 장치가 얻어진다. 이 표시 장치는 화소 전극(34)에 접속되는 제1 전극(36)과, 제2 전극(37a, 37b)을 갖는 보조 용량(33)을 각각 포함하는 제1 및 제2 화소부(3a, 3b)와, 제1 및 제2 화소부의 제2 전극(37a, 37b)에 각각 접속되는 제1 및 제2 보조 용량선과, 제1 및 제2 보조 용량선에, 각각, 제1 전위의 제1 신호 및 제2 전위의 제2 신호의 신호를 공급하는 신호 공급 회로(7)를 구비하고 있다.

보조 용량선, 드레인선, 화소 전극, 트랜지스터

Description

표시 장치{DISPLAY DEVICE}

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치를 도시한 평면도.

도 2는 도 1에 도시한 제1 실시예에 따른 액정 표시 장치의 V 드라이버의 블록도.

도 3은 도 1에 도시한 제1 실시예에 따른 액정 표시 장치의 V 드라이버 내부의 회로도.

도 4는 도 3에 도시한 제1 실시예에 따른 액정 표시 장치의 V 드라이버의 동작을 설명하기 위한 타이밍차트.

도 5는 도 1에 도시한 제1 실시예에 따른 액정 표시 장치의 화소부의 동작을 설명하기 위한 파형도.

도 6은 도 1에 도시한 제1 실시예에 따른 액정 표시 장치의 화소부의 동작을 설명하기 위한 파형도.

도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치를 도시한 평면도.

도 8은 도 7에 도시한 제2 실시예에 따른 액정 표시 장치의 V 드라이버 내부의 회로도.

도 9는 본 발명의 제2 실시예에 따른 액정 표시 장치의 V 드라이버의 동작을 설명하기 위한 전압 파형도.

도 10은 종래의 라인 반전 구동법을 이용하여 액정 표시 장치를 구동시키는 경우의 파형도.

도 11은 종래의 도트 반전 구동법을 이용하여 액정 표시 장치를 구동시키는 경우의 파형도.

<도면의 주요 부분에 대한 부호의 설명>

5 : H 드라이버

7 : 신호 공급 회로

8 : V 드라이버

9 : 구동 IC

33 : 보조 용량

34 : 화소 전극

36 : 제1 전극

37a, 37b : 제2 전극

[특허 문헌1] 스즈키 하치주니 저 「액정 디스플레이 공학 입문」 일간공업 신문사, 1998년 11월 20일 pp.101-103

(발명의 분야)

본 발명은 표시 장치에 관한 것으로, 특히, 화소부를 갖는 표시 장치에 관한 것이다.

(배경 기술의 설명)

종래, 표시 장치로서, 액정을 포함하는 화소부를 구비한 액정 표시 장치가 알려져 있다. 이 종래의 액정 표시 장치에서는, 화소부의 액정층은 화소 전극과 대향 전극(공통 전극)에 의해 협지된 구성을 갖는다. 그리고, 종래의 액정 표시 장치에서는, 화소부의 화소 전극에 인가하는 전압(영상 신호)를 제어함으로써 액정 분자의 배열을 변화시키는 것에 의해, 표시부에 영상 신호에 따른 화상이 표시된다.

상기한 액정 표시 장치에 있어서, 화소부의 액정층(화소 전극)에 장시간에 걸쳐 직류 전압이 인가되면, 소부로 불리는 잔상 현상이 발생한다. 따라서, 액정 표시 장치를 구동시키는 경우에는 소정의 주기로, 화소 전극의 전위(화소 전위)를, 대향 전극의 전위에 대하여 반전시키는 구동 방법을 이용할 필요가 있다. 이러한 액정 표시 장치의 구동 방법의 일례로서, 대향 전극에 직류 전압을 인가하는 DC 구동법이 있다. 또한, 이 DC 구동법으로서, 1수평 기간마다, 화소 전위를 직류 전압이 인가되는 대향 전극의 전위에 대하여 극성을 반전시키는 라인 반전 구동법이 알려져 있다. 이 라인 반전 구동법은, 예를 들면, 특허 문헌1에 개시되어 있다. 또한, 1수평 기간이라 함은, 1개의 게이트선을 따라 배치된 모든 화소부에, 영상 신호를 기입 완료하는 기간이다.

도 10은 종래의 라인 반전 구동법을 이용하여 액정 표시 장치를 구동시키는 경우의 파형도이다. 도 10을 참조하여, 종래의 라인 반전 구동법을 이용하여 액정 표시 장치를 구동시키는 경우에는, 1수평 기간마다, 대향 전극의 전위 COM에 대하여 영상 신호(VIDEO)의 극성을 반전시킨다. 또한, 화소부 A∼F마다, 표시하는 화상에 따라서 영상 신호(VIDEO)를 변화시킨다.

그러나, 도 10에 도시한 종래의 라인 반전 구동법을 이용하여 액정 표시 장치를 구동시키는 경우에, 저주파로 구동시킴으로써 소비 전력을 저감하려고 하면, 플리커(반짝거림)가 시인되기 쉬워진다고 하는 문제점이 있었다. 구체적으로는, 저주파로 구동시킨 경우에는 화소 전위를 유지하는 기간이 길어지기 때문에, 그만큼, 화소 전위의 변동이 커진다. 이와 같이, 화소 전위의 변동이 커지면, 화소부 A∼F를 통과하는 광이 원하는 휘도로부터 어긋난 휘도로 되기 때문에, 플리커가 발생한다. 그리고, 종래의 라인 반전 구동법에서는 상기한 플리커가 선 형상(라인 형상)으로 발생하기 때문에, 플리커가 시인되기 쉬워진다.

따라서, 종래에서는 인접하는 화소부 A∼F마다, 영상 신호(VIDEO)의 극성을 대향 전극의 전위 C0M에 대하여 반전시키는 도트 반전 구동법을 이용한 액정 표시 장치가 제안되어 있다.

도 11은 종래의 도트 반전 구동법을 이용하여 액정 표시 장치를 구동시키는 경우의 파형도이다. 도 11을 참조하여, 종래의 도트 반전 구동법을 이용하여 액정 표시 장치를 구동시키는 경우에는, 도 10에 도시한 종래의 라인 반전 구동법과 달리, 화소부 A∼F마다, 대향 전극의 전위 COM에 대하여, 표시하는 화상에 따른 영상 신호(VIDEO)의 극성을 반전시킨다. 이러한 종래의 도트 반전 구동법을 이용하여 액정 표시 장치를 구동시키는 것에 의해, 저주파로 구동시키는 것에 기인하여 플리커가 발생했다고 해도, 그 플리커가 선 형상(라인 형상)으로 발생하지 않기 때문에, 플리커를 시인하기 어렵게 하는 것이 가능하게 된다.

그러나, 도 11에 도시한 종래의 도트 반전 구동법에서는, 영상 신호(VIDEO)의 극성을, 직류 전압이 인가되는 대향 전극의 전위 COM에 대하여 반전시키기 위해, 액정 구동 전압의 2배의 전압을 갖는 영상 신호가 필요하게 된다. 예를 들면, 도 11에 있어서, 액정 구동 전압을 V1로 한 경우, 영상 신호(VIDEO)의 극성을 대향 전극의 전위 C0M에 대하여 반전시키기 전과 후에서 동일한 액정 구동 전압 V1을 얻고자 한다면, 액정 구동 전압 V1의 2배의 전압 V2를 갖는 영상 신호가 필요하게 된다. 이 때문에, 액정 표시 장치를 저주파로 구동시킴으로써 소비 전력의 저감을 도모했다고 해도, 소비 전력의 저감에는 한계가 있다고 하는 문제점이 있었다.

본 발명은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 본 발명의 하나의 목적은 플리커(깜박거림)를 시인하기 어렵게 함과 함께, 소비 전력을 저감하는 것이 가능한 표시 장치를 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명의 하나의 국면에 따른 표시 장치는 서로 교차하도록 배치된 복수의 드레인선 및 복수의 게이트선과, 화소 전극에 접속된 제1 전극과 제2 전극을 갖는 보조 용량을 각각 포함하는 제1 화소부 및 제2 화소부와, 제1 화소부 및 제2 화소부의 보조 용량의 제2 전극에 각각 접속된 제1 보조 용 량선 및 제2 보조 용량선과, 복수의 게이트선을 순차적으로 구동하기 위한 시프트 레지스터를 포함함과 함께, 동일한 도전형의 복수의 트랜지스터로 이루어지는 게이트선 구동 회로와, 제1 화소부의 제1 보조 용량선 및 제2화소부의 제2 보조 용량선에, 각각 제1 전위를 갖는 제1 신호 및 제2 전위를 갖는 제2 신호를 공급함과 함께, 게이트선 구동 회로를 구성하는 트랜지스터와 동일한 도전형의 복수의 트랜지스터로 이루어지는 신호 공급 회로부를 복수 포함하는 신호 공급 회로를 구비하고 있다.

이 하나의 국면에 따른 표시 장치에서는, 상기한 바와 같이, 제1 화소부의 제1 보조 용량선 및 제2 화소부의 제2 보조 용량선에, 각각, 제1 전위를 갖는 제1 신호 및 제2 전위를 갖는 제2 신호를 공급하기 위한 신호 공급 회로를 설치함으로써, 예를 들면, 제1 전위가 H레벨(플러스 극성)이고 제2 전위가 L레벨(마이너스 극성)임과 함께, 제1 신호가 제1 화소부의 제1 보조 용량선에 공급되고, 제2 신호가 제2 화소부의 제2 보조 용량선에 공급된다고 하면, 플러스 극성의 제1 신호가 제1 보조 용량선을 통하여 제1 화소부의 보조 용량의 제2 전극에 공급되므로, 제1 화소부의 보조 용량의 전위를 H레벨로 상승시킬 수 있다. 또한, 마이너스 극성의 제2 신호가 제2 보조 용량선을 통하여 제2 화소부의 보조 용량의 제2 전극에 공급되므로, 제2 화소부의 보조 용량의 전위를 L레벨로 하강시킬 수 있다. 이에 의해, 제1 화소부에 H레벨의 영상 신호를 기입 완료한 후에, 제1 화소부의 보조 용량의 제2 전극에 플러스 극성의 제1 신호를 공급하면, 제1 화소부의 화소 전극의 전위를, 영상 신호를 기입 완료한 직후의 상태보다 높게 할 수 있다. 또한, 제2 화소부에 L 레벨의 영상 신호를 기입 완료한 후에, 제2 화소부의 보조 용량의 제2 전극에 마이너스 극성의 제2 신호를 공급하면, 제2 화소부의 화소 전위를, 영상 신호를 기입 완료한 직후의 상태보다 낮게 할 수 있다. 이에 의해, 영상 신호의 다이내믹 범위를 크게 할 필요가 없기 때문에, 영상 신호의 다이내믹 범위를 크게 하는 것에 기인하는 소비 전력의 증대를 억제할 수 있다. 그 결과, 소비 전력을 저감할 수 있다. 또한, 인접하는 화소부마다, 화소 전위(영상 신호)를, 공통 전극의 전위에 대하여 반전시키는 도트 반전 구동을 행하는 경우에는, 제1 화소부와 제2 화소부를 인접하도록 배치함으로써, 용이하게 도트 반전 구동을 행할 수 있다. 또한, 복수의 화소부마다, 화소 전위(영상 신호)를, 공통 전극의 전위에 대하여 반전시키는 블록 반전 구동을 행하는 경우에는, 한쪽의 블록을 복수의 제1 화소부만으로 구성함과 함께, 다른쪽의 블록을 복수의 제2 화소부만으로 구성하고, 또한, 한쪽의 블록과 다른쪽의 블록을 인접하도록 배치함으로써, 용이하게 블록 반전 구동을 행할 수 있다. 이와 같이, 도트 반전 구동이나 블록 반전 구동을 행하는 것에 의해서, 인접하는 게이트선마다, 화소 전위(영상 신호)를, 공통 전극의 전위에 대하여 반전시키는 라인 반전 구동을 행하는 경우와 달리, 플리커가 선 형상(라인 형상)으로 발생하지 않기 때문에, 플리커를 시인하기 어렵게 할 수 있다. 또한, 게이트선 구동 회로를, 동일한 도전형의 복수의 트랜지스터에 의해 구성함과 함께, 신호 공급 회로를, 게이트선 구동 회로를 구성하는 트랜지스터와 동일한 도전형의 복수의 트랜지스터에 의해 구성하는 것에 의해서, 게이트선 구동 회로 및 신호 공급 회로를 각각 구성하는 복수의 트랜지스터를 형성할 때에, 이온 주입 공정의 횟수 및 이온 주입 마스크의 매수가 증가하는 것을 억제할 수 있다. 이에 의해, 제조 프로세스가 복잡화되는 것을 억제할 수 있음과 함께, 제조 코스트가 증대하는 것을 억제할 수 있다.

이하, 본 발명의 실시예를 도면에 기초하여 설명한다.

(제1 실시예)

우선, 도 1을 참조하여, 이 제1 실시예에서는 기판(1) 상에, 표시부(2)가 설치되어 있다. 표시부(2)에는 화소부(3a, 3b)가 배치되어 있다. 또한, 도 1에서 도면의 간략화를 위해, 1단째의 게이트선(G1)과, 1단째의 게이트선(G1)에 교차하는 2개의 드레인선(D1 및 D2)을 도시함과 함께, 1단째의 게이트선(G1)을 따라 배치된 화소부(3a, 3b)를 각각 1개씩만 도시하고 있지만, 실제로는 복수의 게이트선과 복수의 드레인선이 서로 교차하도록 배치되어 있음과 함께, 화소부(3a, 3b)가 서로 인접하도록 매트릭스 형상으로 배치되어 있다. 또한, 화소부(3a, 3b)는 각각 본 발명의 「제1 화소부」 및 「제2 화소부」의 일례이다.

화소부(3a, 3b)는 각각, 액정층(31), n채널 트랜지스터(32)(이하, 트랜지스터(32)라고 한다) 및 보조 용량(33)에 의해서 구성되어 있다. 화소부(3a, 3b)의 액정층(31)은 각각, 화소 전극(34)과 공통의 대향 전극(공통 전극)(35) 사이에 배치되어 있다. 또한, 화소부(3a)의 트랜지스터(32)의 드레인은 드레인선(D1)에 접속되어 있음과 함께, 화소부(3b)의 트랜지스터(32)의 드레인은 드레인선(D2)에 접속되어 있다. 화소부(3a, 3b)의 트랜지스터(32)의 소스는 각각 화소 전극(34)에 접속되어 있다. 또한, 화소부(3a, 3b)의 보조 용량(33)의 한쪽의 전극(36)은 각각 화소 전극(34)에 접속되어 있다.

여기서, 제1 실시예에서는 화소부(3a)의 보조 용량(33)의 다른쪽의 전극(37a)은 보조 용량선(SC1-1)에 접속되어 있음과 함께, 화소부(3b)의 보조 용량(33)의 다른쪽의 전극(37b)은 보조 용량선(SC2-1)에 접속되어 있다. 또한, 도 1에서는 화소부(3a, 3b)에 각각 접속되는 한쌍의 보조 용량선(SC1-1 및 SC2-1)만을 도시하고 있지만, 실제로는 복수단의 게이트선의 각각에 대하여 한쌍의 보조 용량선이 1단씩 설치되어 있다. 또한, 1단분의 게이트선을 따라 배치된 복수의 화소부(3a, 3b)에는 1단분의 한쌍의 보조 용량선의 한쪽 및 다른쪽이 교대로 접속되어 있다. 또한, 전극(36)은 본 발명의 「제1 전극」의 일례이고, 전극(37a 및 37b)은 본 발명의 「제2 전극」의 일례이다. 또한, 화소부(3a)에 접속되는 보조 용량선(SC1-1)은 본 발명의 「제1 보조 용량선」의 일례 이고, 화소부(3b)에 접속되는 보조 용량선(SC2-1)은 본 발명의 「제2 보조 용량선」의 일례이다.

또한, 기판(1) 상에는 드레인선을 구동(주사)하기 위한 n채널 트랜지스터(H 스위치)(4a 및 4b)(이하, 트랜지스터(4a 및 4b)라고 한다)와, 도시하지 않은 복수의 n채널 트랜지스터로 이루어지는 H 드라이버(5)가 설치되어 있다. 그리고, 화소부(3a)에 대응하는 트랜지스터(4a)는 영상 신호선(VIDEO1)에 접속되어 있음과 함께, 화소부(3b)에 대응하는 트랜지스터(4b)는 영상 신호선(VIDEO2)에 접속되어 있다. 또한, 영상 신호 VIDEO1 및 VIDEO2는 흑 전위와 백 전위가 서로 반전된 파형을 갖는다.

여기서, 제1 실시예에서는, 도 1 및 도 2에 도시하는 바와 같이, 기판(1) 상 에, 게이트선 구동 회로(6)와 신호 공급 회로(7)를 포함하는 V 드라이버(8)가 설치되어 있다. V 드라이버(8)의 게이트선 구동 회로(6)는 복수단의 게이트선을 구동(주사)하는 기능을 갖는다. 또한, 신호 공급 회로(7)는 복수단의 한쌍의 보조 용량선에, 플러스 극성인 High측(고전압측) 전위 VSCH 및 마이너스 극성인 Low측(저전압측) 전위 VSCL의 한쪽 및 다른쪽을 1프레임 기간마다 교대로 공급하는 기능을 갖는다. 또한, 1프레임 기간이라 함은, 표시부(2)를 구성하는 모든 화소부(3a, 3b)에, 영상 신호 VIDEO1 및 VIDEO2를 기입 완료하는 기간이다.

또한, 도 1에 도시하는 바와 같이, 기판(1)의 외부에는 구동 IC(9)가 설치되어 있다. 이 구동 IC(9)로부터 H 드라이버(5)에, 플러스측 전위 HVDD, 마이너스측 전위 HVBB, 스타트 신호 STH 및 클럭 신호 CKH가 공급된다. 또한, 구동 IC(9)로부터 V 드라이버(8)에, 플러스측 전위 VVDD, 마이너스측 전위 VVBB, 스타트 신호 STV, 클럭 신호 CKV, 인에이블 신호 ENB, High측(고전압측) 전위 VSCH, Low측(저전압측) 전위 VSCL 및 클럭 신호 CKVSC가 공급된다. 또한, 클럭 신호 CKV는 V 드라이버(8)의 게이트선 구동 회로(6)(도 2 참조)에 입력되고 있고, 1프레임 기간 중에, 플러스측 전위 VDD와 마이너스측 전위 VBB가 소정의 주기로 절환된다. 그 한편으로, 클럭 신호 CKVSC는 V 드라이버(8)의 신호 공급 회로(7)에 입력되고 있고, 1프레임 기간마다, 플러스측 전위 VDD와 마이너스측 전위 VBB가 절환된다.

다음으로, 도 3을 참조하여, V 드라이버(8)의 내부 구성에 대하여 설명한다. 게이트선 구동 회로(6)는 복수단의 시프트 레지스터 회로부(61∼66)와, 복수단의 논리 합성 회로부(161∼165)을 포함한다. 또한, 도 3에서는 도면의 간략화를 위 해, 6단분의 시프트 레지스터 회로부(61∼66) 및 5단분의 논리 합성 회로부(161∼165)만을 도시하고 있지만, 실제는 화소 수에 따른 수의 시프트 레지스터 회로부 및 논리 합성 회로부가 설치되어 있다.

그리고, 1단째의 시프트 레지스터 회로부(61)는, 제1 회로부(61a)와 제2 회로부(61b)에 의해 구성되어 있다. 1단째의 시프트 레지스터 회로부(61)의 제1 회로부(61a)는, n채널 트랜지스터 NT1, NT2, NT3 및 NT4와, 다이오드 접속된 n채널 트랜지스터 NT5와, 용량 C1을 포함한다. 이하, n채널 트랜지스터 NT1∼NT5는 각각 트랜지스터 NT1∼NT5라고 칭한다.

여기서, 제1 실시예에서는, 제1 회로부(61a)에 설치된 트랜지스터 NT1∼NT5는 전부 n형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)에 의해 구성되어 있다.

또한, 1단째의 시프트 레지스터 회로부(61)의 제1 회로부(61a)에 있어서, 트랜지스터 NT1의 소스는 노드 ND2에 접속되어 있음과 함께, 드레인은 플러스측 전위 VDD에 접속되어 있다. 이 트랜지스터 NT1의 게이트는 노드 ND1에 접속되어 있다. 또한, 용량 C1이, 트랜지스터 NT1의 게이트와 소스 사이에 접속되어 있다. 또한, 트랜지스터 NT2의 소스는 마이너스측 전위 VBB에 접속되어 있음과 함께, 드레인은 노드 ND2에 접속되어 있다. 이 트랜지스터 NT2의 게이트에는 스타트 신호 STV가 입력된다.

또한, 트랜지스터 NT3은, 트랜지스터 NT1의 게이트와 마이너스측 전위 VBB 사이에 접속되어 있다. 즉, 트랜지스터 NT3의 소스는 마이너스측 전위 VBB에 접속 되어 있음과 함께, 드레인은 노드 ND1에 접속되어 있다. 이 트랜지스터 NT3의 게이트에는 트랜지스터 NT2와 마찬가지로, 스타트 신호 STV가 입력된다. 또한, 트랜지스터 NT3은 서로 전기적으로 접속된 2개의 게이트 전극을 갖는다. 또한, 트랜지스터 NT3은 트랜지스터 NT2가 온 상태일 때에, 트랜지스터 NT1을 오프 상태로 하는 기능을 갖는다.

또한, 트랜지스터 NT4는 트랜지스터 NT1의 게이트와 클럭 신호선(CKV1) 사이에 접속되어 있다. 구체적으로는, 트랜지스터 NT4의 소스는 다이오드 접속된 트랜지스터 NT5를 통하여 노드 ND1에 접속되어 있음과 함께, 드레인은, 클럭 신호선(CKV1)에 접속되어 있다. 이 트랜지스터 NT4의 게이트에는, 2단째의 시프트 레지스터 회로부(62)의 시프트 신호 SR2가 입력된다.

또한, 1단째의 시프트 레지스터 회로부(61)의 제2 회로부(61b)는 n채널 트랜지스터 NT11, NT12, NT13 및 NT14와, 다이오드 접속된 n채널 트랜지스터 NT15와, 용량 C11을 포함한다. 이하, n채널 트랜지스터 NT11∼NT15는 각각 트랜지스터 NT11∼NT15라고 칭한다.

여기서, 제1 실시예에서는, 제2 회로부(62b)에 설치된 트랜지스터 NT11∼NT15는 모두 n형의 MOS 트랜지스터로 이루어지는 TFT에 의해 구성되어 있다.

또한, 1단째의 시프트 레지스터 회로부(61)의 제2 회로부(61b)에 있어서, 트랜지스터 NT11의 소스는 노드 ND12에 접속되어 있음과 함께, 드레인은 플러스측 전위 VDD에 접속되어 있다. 이 트랜지스터 NT11의 게이트는 노드 ND11에 접속되어 있다. 또한, 용량 C11이, 트랜지스터 NT11의 게이트와 소스 사이에 접속되어 있 다. 또한, 트랜지스터 NT12의 소스는 마이너스측 전위 VBB에 접속되어 있음과 함께, 드레인은 노드 ND12에 접속되어 있다. 이 트랜지스터 NT12의 게이트는 제1 회로부(61a)의 노드 ND2에 접속되어 있다.

또한, 트랜지스터 NT13은 트랜지스터 NT11의 게이트와 마이너스측 전위 VBB 사이에 접속되어 있다. 즉, 트랜지스터 NT13의 소스는 마이너스측 전위 VBB에 접속되어 있음과 함께, 드레인은 노드 ND11에 접속되어 있다. 이 트랜지스터 NT13의 게이트는, 트랜지스터 NT12와 마찬가지로, 제1 회로부(61a)의 노드 ND2에 접속되어 있다. 또한, 트랜지스터 NT13은 서로 전기적으로 접속된 2개의 게이트 전극을 갖는다. 또한, 트랜지스터 NT13은 트랜지스터 NT12가 온 상태일 때에, 트랜지스터 NT11을 오프 상태로 하는 기능을 갖는다.

또한, 트랜지스터 NT14는 트랜지스터 NT11의 게이트와 클럭 신호선(CKV1) 사이에 접속되어 있다. 구체적으로는, 트랜지스터 NT14의 소스는 다이오드 접속된 트랜지스터 NT15를 통하여 노드 ND11에 접속되어 있음과 함께, 드레인은 클럭 신호선(CKV1)에 접속되어 있다. 이 트랜지스터 NT14의 게이트에는 스타트 신호 STV가 입력된다.

또한, 2단째∼6단째의 시프트 레지스터 회로부(62∼66)는, 상기한 1단째의 시프트 레지스터 회로부(61)와 마찬가지의 회로 구성을 갖는다. 즉, 2단째∼6단째의 시프트 레지스터 회로부(62∼66)는, 각각 1단째의 시프트 레지스터 회로부(61)의 제1 회로부(61a)와 마찬가지의 회로 구성을 갖는 제1 회로부(62a∼66a)와, 1단째의 시프트 레지스터 회로부(61)의 제2 회로부(62b)와 마찬가지의 회로 구성을 갖 는 제2 회로부(62b∼66b)에 의해 구성되어 있다. 또한, 도시하지 않은 7단째 이후의 시프트 레지스터 회로부도, 상기한 1단째의 시프트 레지스터 회로부(61)와 마찬가지의 회로 구성을 갖는다.

그리고, 2단째 이후의 시프트 레지스터 회로부에 있어서, 소정단의 시프트 레지스터 회로부의 트랜지스터 NT2 및 NT3의 게이트에는, 이전단의 시프트 레지스터 회로부의 시프트 출력 신호가 입력된다. 또한, 소정단의 시프트 레지스터 회로부의 트랜지스터 NT4의 게이트에는, 다음단의 시프트 레지스터 회로부의 시프트 신호가 입력됨과 함께, 소정단의 시프트 레지스터 회로부의 트랜지스터 NT14의 게이트에는, 이전단의 시프트 레지스터 회로부의 시프트 신호가 입력된다. 또한, 1단째∼6단째의 시프트 레지스터 회로부(61∼66)에 있어서, 노드 ND11로부터 출력되는 신호가 각각의 시프트 신호 SR1∼SR6이고, 노드 ND12로부터 출력되는 신호가 각각의 시프트 출력 신호 SR11∼SR16이다.

또한, 2단째의 시프트 레지스터 회로부(62), 4단째의 시프트 레지스터 회로부(64) 및 6단째의 시프트 레지스터 회로부(66)의 트랜지스터 NT4 및 NT14의 드레인은, 클럭 신호선(CKV2)에 접속되어 있다. 그 한편으로, 3단째의 시프트 레지스터 회로부(63) 및 5단째의 시프트 레지스터 회로부(65)의 트랜지스터 NT4및 NT14의 드레인은, 1단째의 시프트 레지스터 회로부(61)의 트랜지스터 NT4 및 NT14와 마찬가지로, 클럭 신호선(CKV1)에 접속되어 있다. 즉, 복수단의 시프트 레지스터 회로부에는, 클럭 신호선(CKV1)과 클럭 신호선(CKV2)이 1단마다 교대로 접속되어 있다.

또한, 논리 합성 회로부(161∼165)는, 각각 더미 게이트선(DG) 및 1단째∼4 단째의 게이트선(G1∼G4)에 접속되어 있다.

더미 게이트선(DG)에 접속되는 논리 합성 회로부(161)는, n채널 트랜지스터 NT21, NT22, NT23 및 NT24와, 다이오드 접속된 n채널 트랜지스터 NT25와, 용량 C21을 포함한다. 이하, n채널 트랜지스터 NT21∼NT25는 각각 트랜지스터 NT21∼NT25라고 칭한다.

여기서, 제1 실시예에서는, 논리 합성 회로부(161)에 설치된 트랜지스터 NT21∼NT25는, 모두 n형의 MOS 트랜지스터로 이루어지는 TFT에 의해 구성되어 있다.

또한, 더미 게이트선(DG)에 접속되는 논리 합성 회로부(161)에 있어서, 트랜지스터 NT21의 드레인은 인에이블 신호선(ENB)에 접속되어 있음과 함께, 소스는 트랜지스터 NT22의 드레인에 접속되어 있다. 트랜지스터 NT22의 소스는 노드 ND21(더미 게이트선)에 접속되어 있다. 트랜지스터 NT21의 게이트에는 1단째의 시프트 레지스터 회로부(61)의 시프트 신호 SR1이 입력됨과 함께, 트랜지스터 NT22의 게이트에, 2단째의 시프트 레지스터 회로부(62)의 시프트 신호 SR2가 입력된다.

또한, 트랜지스터 NT23의 소스는, 마이너스측 전위 VBB에 접속되어 있음과 함께, 드레인은 노드 ND21(더미 게이트선)에 접속되어 있다. 이 트랜지스터 NT23의 게이트에는, 다이오드 접속된 트랜지스터 NT25를 통하여 3단째의 시프트 레지스터 회로부(63)의 시프트 출력 신호 SR13이 입력된다. 또한, 트랜지스터 NT24의 소스는, 마이너스측 전위 VBB에 접속되어 있음과 함께, 드레인은 노드 ND22(트랜지스터 NT23의 게이트)에 접속되어 있다. 이 트랜지스터 NT24의 게이트는 노드 ND21에 접속되어 있다. 또한, 용량 C21의 한쪽의 전극은, 마이너스측 전위 VBB에 접속되어 있음과 함께, 다른쪽의 전극은 노드 ND22(트랜지스터 NT23의 게이트)에 접속되어 있다.

또한, 1단째∼4단째의 게이트선(G1∼G4)에 각각 접속되는 논리 합성 회로부(162∼165)는, 상기한 더미 게이트선(DG)에 접속되는 논리 합성 회로부(161)와 마찬가지의 회로 구성을 갖는다. 그리고, 논리 합성 회로부(162∼165)의 트랜지스터 NT22의 소스 및 트랜지스터 NT23의 드레인에, 각각 1단째∼4단째의 게이트선(G1∼G4)이 접속되어 있다. 또한, 도시하지 않은 5단째 이후의 게이트선에 접속되는 논리 합성 회로부도, 상기한 더미 게이트선(DG)에 접속되는 논리 합성 회로부(161)와 마찬가지의 회로 구성을 갖는다.

또한, 1단째의 게이트선(G1)에 접속되는 논리 합성 회로부(162)에 있어서, 트랜지스터 NT21의 게이트에는, 2단째의 시프트 레지스터 회로부(62)의 시프트 신호 SR2가 입력됨과 함께, 트랜지스터 NT22의 게이트에는 3단째의 시프트 레지스터 회로부(63)의 시프트 신호 SR3이 입력된다. 또한, 2단째의 게이트선(G2)에 접속되는 논리 합성 회로부(163)에 있어서, 트랜지스터 NT21의 게이트에는, 3단째의 시프트 레지스터 회로부(63)의 시프트 신호 SR3이 입력됨과 함께, 트랜지스터 NT22의 게이트에는, 4단째의 시프트 레지스터 회로부(64)의 시프트 신호 SR4가 입력된다. 이와 같이, 소정단의 게이트선에 접속되는 논리 합성 회로부의 트랜지스터 NT21 및 NT22에는 각각 인접하는 시프트 레지스터 회로부의 시프트 신호가 입력된다. 또한, 소정단의 게이트선에 접속되는 논리 합성 회로부의 트랜지스터 NT21에 입력되 는 시프트 신호와, 이전단의 게이트선에 접속되는 논리 합성 회로부의 트랜지스터 NT22에 입력되는 시프트 신호가 중첩됨과 함께, 소정단의 게이트선에 접속되는 논리 합성 회로부의 트랜지스터 NT22에 입력되는 시프트 신호와, 다음단의 게이트선에 접속되는 논리 합성 회로부의 트랜지스터 NT21에 입력되는 시프트 신호가 중첩된다.

또한, 1단째의 게이트선(G1)에 접속되는 논리 합성 회로부(162)의 트랜지스터 NT23의 게이트에는, 4단째의 시프트 레지스터 회로부(64)의 시프트 출력 신호 SR14가 입력됨과 함께, 2단째의 게이트선(G2)에 접속되는 논리 합성 회로부(163)의 트랜지스터 NT23의 게이트에는 5단째의 시프트 레지스터 회로부(65)의 시프트 출력 신호 SR15가 입력된다. 그리고, 3단째 이후의 게이트선에 접속되는 논리 합성 회로부의 트랜지스터 NT23의 게이트에는 각각 6단째 이후의 시프트 레지스터 회로부의 시프트 출력 신호가 입력된다.

또한, V 드라이버(8)의 신호 공급 회로(7)는 복수단의 신호 공급 회로부(71∼74)를 포함한다. 그리고, 신호 공급 회로부(71)는 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되어 있다. 또한, 신호 공급 회로부(72)는, 1단째의 보조 용량선(SC1-1 및 SC2-1)에 접속되어 있음과 함께, 신호 공급 회로부(73)는 2단째의 보조 용량선(SC1-2 및 SC2-2)에 접속되어 있다. 또한, 신호 공급 회로부(74)는 3단째의 보조 용량선(SC1-3 및 SC2-3)에 접속되어 있다. 또한, 도 3에서는, 도면의 간략화를 위해, 4단분의 신호 공급 회로부(71∼74)만을 도시하고 있지만, 실제는 더미 게이트선을 포함하는 복수의 게이트선과 동일한 수의 신호 공급 회로부가 설치되어 있다.

그리고, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)는, 제1 신호 생성 회로부(71a)와, 제2 신호 생성 회로부(71b)와, 제3 신호 생성 회로부(71c)와, 신호 절환 회로부(71d)에 의해 구성되어 있다. 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제1 신호 생성 회로부(71a)는, n채널 트랜지스터 NT31, NT32, NT33 및 NT34와, 다이오드 접속된 n채널 트랜지스터 NT35와, 용량 C31을 포함한다. 또한, n채널 트랜지스터 NT31, NT32, NT33 및 NT34는 각각, 본 발명의 「제5 트랜지스터」, 「제6 트랜지스터」, 「제7 트랜지스터」 및 「제8 트랜지스터」의 일례이고, n채널 트랜지스터 NT35는 본 발명의 「다이오드」의 일례이다. 이하, n채널 트랜지스터 NT31∼NT35는 각각 트랜지스터 NT31∼NT35라고 칭한다.

여기서, 제1 실시예에서는, 제1 신호 생성 회로부(71a)에 설치된 트랜지스터 NT31∼NT35는, 모두 n형의 MOS 트랜지스터로 이루어지는 TFT에 의해 구성되어 있다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제1 신호 생성 회로부(71a)에 있어서, 트랜지스터 NT31의 소스는 노드 ND32에 접속되어 있음과 함께, 드레인은 플러스측 전위 VDD에 접속되어 있다. 이 트랜지스터 NT31의 게이트는 노드 ND31에 접속되어 있다. 또한, 트랜지스터 NT32의 소스는 마이너스측 전위 VBB에 접속되어 있음과 함께, 드레인은 노드 ND32에 접속되어 있다. 이 트랜지스터 NT32의 게이트에는 클럭 신호 CKVSC가 입력된다.

여기서, 제1 실시예에서는, 트랜지스터 NT33은, 트랜지스터 NT31의 게이트와 마이너스측 전위 VBB 사이에 접속되어 있다. 즉, 트랜지스터 NT33의 소스는, 마이너스측 전위 VBB에 접속되어 있음과 함께, 드레인은 노드 ND31에 접속되어 있다. 이 트랜지스터 NT33의 게이트에는 트랜지스터 NT32와 마찬가지로, 클럭 신호 CKVSC가 입력된다. 또한, 트랜지스터 NT33은 서로 전기적으로 접속된 2개의 게이트 전극을 갖는다. 또한, 트랜지스터 NT33은 트랜지스터 NT32가 온 상태일 때에, 트랜지스터 NT31을 오프 상태로 하는 기능을 갖는다.

또한, 제1 실시예에서는, 트랜지스터 NT34는 트랜지스터 NT31의 게이트와 1단째의 게이트선(G1) 사이에 접속되어 있다. 구체적으로는, 트랜지스터 NT34의 소스는, 다이오드 접속된 트랜지스터 NT35를 통하여 노드 ND31에 접속되어 있음과 함께, 드레인은 1단째의 게이트선(G1)에 접속되어 있다. 이 트랜지스터 NT34의 게이트에는 반전 클럭 신호 XCKVSC가 입력된다.

또한, 제1 실시예에서는, 용량 C31은 트랜지스터 NT31의 게이트와 소스 사이에 접속되어 있다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제2 신호 생성 회로부(71b)는, n채널 트랜지스터 NT41, NT42, NT43 및 NT44와, 다이오드 접속된 n채널 트랜지스터 NT45와, 용량 C41을 포함한다. 또한, n채널 트랜지스터 NT41, NT42, NT43 및 NT44는 각각, 본 발명의 「제5 트랜지스터」, 「제6 트랜지스터」, 「제7 트랜지스터」 및 「제8 트랜지스터」의 일례이고, n채널 트랜지스터 NT45는 본 발명의 「다이오드」의 일례이다. 이하, n채널 트랜지스터 NT41 ∼NT45는 각각 트랜지스터 NT41∼NT45라고 칭한다.

여기서, 제1 실시예에서는, 제2 신호 생성 회로부(71b)에 설치된 트랜지스터 NT41∼NT45는 모두 n형의 MOS 트랜지스터로 이루어지는 TFT에 의해 구성되어 있다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제2 신호 생성 회로부(71b)에 있어서, 트랜지스터 NT41의 소스는 노드 ND42에 접속되어 있음과 함께, 드레인은 플러스측 전위 VDD에 접속되어 있다. 이 트랜지스터 NT41의 게이트는 노드 ND41에 접속되어 있다. 또한, 트랜지스터 NT42의 소스는 마이너스측 전위 VBB에 접속되어 있음과 함께, 드레인은 노드 ND42에 접속되어 있다. 이 트랜지스터 NT42의 게이트는 제1 신호 생성 회로부(71a)의 노드 ND32에 접속되어 있다.

여기서, 제1 실시예에서는, 트랜지스터 NT43은 트랜지스터 NT41의 게이트와 마이너스측 전위 VBB 사이에 접속되어 있다. 즉, 트랜지스터 NT43의 소스는 마이너스측 전위 VBB에 접속되어 있음과 함께, 드레인은 노드 ND41에 접속되어 있다. 이 트랜지스터 NT43의 게이트는 트랜지스터 NT42와 마찬가지로, 제1 신호 생성 회로부(71a)의 노드 ND32에 접속되어 있다. 또한, 트랜지스터 NT43은 서로 전기적으로 접속된 2개의 게이트 전극을 갖는다. 또한, 트랜지스터 NT43은 트랜지스터 NT42가 온 상태일 때에, 트랜지스터 NT41을 오프 상태로 하는 기능을 갖는다.

또한, 제1 실시예에서는 트랜지스터 NT44는 트랜지스터 NT41의 게이트와 1단째의 게이트선(G1) 사이에 접속되어 있다. 구체적으로는, 트랜지스터 NT44의 소스는 다이오드 접속된 트랜지스터 NT45를 통하여 노드 ND41에 접속되어 있음과 함께, 드레인은 1단째의 게이트선(G1)에 접속되어 있다. 이 트랜지스터 NT44의 게이트에는 제1 신호 생성 회로부(71a)의 트랜지스터 NT34와 달리, 클럭 신호 CKVSC가 입력된다.

또한, 제1 실시예에서는 용량 C41은 트랜지스터 NT41의 게이트와 소스 사이에 접속되어 있다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제3 신호 생성 회로부(71c)는, n채널 트랜지스터 NT51, NT52, NT53 및 NT54와, 다이오드 접속된 n채널 트랜지스터 NT55와, 용량 C51을 포함한다. 또한, n채널 트랜지스터 NT51, NT52, NT53 및 NT54는 각각, 본 발명의 「제5 트랜지스터」, 「제6 트랜지스터」, 「제7 트랜지스터」 및 「제8 트랜지스터」의 일례이고, n채널 트랜지스터 NT55는 본 발명의 「다이오드」의 일례이다. 이하, n채널 트랜지스터 NT51∼NT55는 각각 트랜지스터 NT51∼NT55라고 칭한다.

여기서, 제1 실시예에서는, 제3 신호 생성 회로부(71c)에 설치된 트랜지스터 NT51∼NT55는 모두 n형의 MOS 트랜지스터로 이루어지는 TFT에 의해 구성되어 있다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제3 신호 생성 회로부(71c)에 있어서, 트랜지스터 NT51의 소스는, 노드 ND52에 접속되어 있음과 함께, 드레인은 플러스측 전위 VDD에 접속되어 있다. 이 트랜지스터 NT51의 게이트는 노드 ND51에 접속되어 있다. 또한, 트랜지스터 NT52의 소스는 마이너스측 전위 VBB에 접속되어 있음과 함께, 드레인은 노드 ND52에 접속되어 있다. 이 트랜지스터 NT52의 게이트는 제2 신호 생성 회로부(71b)의 노드 ND42에 접속되어 있다.

여기서, 제1 실시예에서는, 트랜지스터 NT53은 트랜지스터 NT51의 게이트와 마이너스측 전위 VBB 사이에 접속되어 있다. 즉, 트랜지스터 NT53의 소스는, 마이너스측 전위 VBB에 접속되어 있음과 함께, 드레인은 노드 ND51에 접속되어 있다. 이 트랜지스터 NT53의 게이트는 트랜지스터 NT52와 마찬가지로, 제2 신호 생성 회로부(71b)의 노드 ND42에 접속되어 있다. 또한, 트랜지스터 NT53은 서로 전기적으로 접속된 2개의 게이트 전극을 갖는다. 또한, 트랜지스터 NT53은 트랜지스터 NT52가 온 상태일 때에, 트랜지스터 NT51을 오프 상태로 하는 기능을 갖는다.

또한, 제1 실시예에서는, 트랜지스터 NT54는 트랜지스터 NT51의 게이트와 1단째의 게이트선(G1) 사이에 접속되어 있다. 구체적으로는, 트랜지스터 NT54의 소스는, 다이오드 접속된 트랜지스터 NT55를 통하여 노드 ND51에 접속되어 있음과 함께, 드레인은 1단째의 게이트선(G1)에 접속되어 있다. 이 트랜지스터 NT54의 게이트에는, 제1 신호 생성 회로부(71a)의 트랜지스터 NT34와 마찬가지로, 반전 클럭 신호 XCKVSC가 입력된다.

또한, 제1 실시예에서는, 용량 C51은 트랜지스터 NT51의 게이트와 소스 사이에 접속되어 있다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 신호 절환 회로부(71d)는 n채널 트랜지스터 NT61, NT62, NT63 및 NT64를 포함한다. 또한, n채널 트랜지스터 NT61, NT62, NT63 및 NT64는 각각, 본 발명의 「제1 트랜지스터」, 「제2 트랜지스터」, 「제3 트랜지스터」 및 「제4 트랜지스터」의 일례이다. 이하, n채널 트랜지스터 NT61∼NT64는 각각 트랜지스터 NT61∼NT64라고 칭한다.

여기서, 제1 실시예에서는, 신호 절환 회로부(71d)에 설치된 트랜지스터 NT61∼NT64는 모두 n형의 MOS 트랜지스터로 이루어지는 TFT에 의해 구성되어 있다.

또한, 제1 실시예에서는, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 신호 절환 회로부(71d)에 있어서, 트랜지스터 NT61 및 NT62의 소스는 노드 ND61(더미 보조 용량선(SC1-D))에 접속되어 있다. 트랜지스터 NT61의 드레인에는 플러스 극성인 High측(고전압측) 전위 VSCH가 공급됨과 함께, 트랜지스터 NT62의 드레인에는 마이너스 극성인 Low측(저전압측) 전위 VSCL이 공급된다. 트랜지스터 NT61의 게이트에는 제2 신호 생성 회로부(71b)의 노드 ND42로부터의 신호가 입력됨과 함께, 트랜지스터 NT62의 게이트에는 제3 신호 생성 회로부(71c)의 노드 ND52로부터의 신호가 입력된다.

또한, 트랜지스터 NT63 및 NT64의 소스는 노드 ND62(더미 보조 용량선(SC2-D))에 접속되어 있다. 트랜지스터 NT63의 드레인에는 플러스 극성인 High측(고전압측) 전위 VSCH가 공급됨과 함께, 트랜지스터 NT64의 드레인에는 마이너스 극성인 Low측(저전압측) 전위 VSCL이 공급된다. 트랜지스터 NT63의 게이트에는 제3 신호 생성 회로부(71c)의 노드 ND52로부터의 신호가 입력됨과 함께, 트랜지스터 NT64의 게이트에는 제2 신호 생성 회로부(71b)의 노드 ND42로부터의 신호가 입력된다.

또한, 1단째∼3단째의 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)에 접속되는 신호 공급 회로부(72∼74)는, 상기한 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)와 마찬가지의 회로 구성을 갖는다. 즉, 1단째∼3단째의 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)에 접속되는 신호 공급 회로부(72∼74)는 각각, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)와 마찬가지의 회로 구성을 갖는 제1 신호 생성 회로부(72a∼74a)와, 제2 신호 생성 회로부(72b∼74b)와, 제3 신호 생성 회로부(72c∼74c)와, 신호 절환 회로부(72d∼74d)에 의해 구성되어 있다. 그리고, 신호 공급 회로부(72∼74)의 신호 절환 회로부(72d∼74d)의 트랜지스터 NT61 및 NT62의 소스에, 각각 1단째∼3단째의 보조 용량선(SC1-1∼SC1-3)이 접속되어 있다. 또한, 신호 공급 회로부(72∼74)의 신호 절환 회로부(72d∼74d)의 트랜지스터 NT63 및 NT64의 소스에, 각각 1단째∼3단째의 보조 용량선(SC2-1∼SC2-3)이 접속되어 있다.

또한, 도시하지 않은 5단째 이후의 한쌍의 보조 용량선에 접속되는 신호 공급 회로부도, 상기한 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)와 마찬가지의 회로 구성을 갖는다. 그리고, 소정단의 한쌍의 보조 용량선에 접속되는 신호 공급 회로부는 소정단의 게이트선에 대응하도록 배치되어 있음과 함께, 소정단의 한쌍의 보조 용량선에 접속되는 신호 공급 회로부의 제1∼제3 신호 생성 회로부의 트랜지스터 NT34, NT44 및 NT54의 드레인은 다음단의 게이트선에 접속되어 있다.

도 4는 도 3에 도시한 제1 실시예에 따른 액정 표시 장치의 V 드라이버의 동작을 설명하기 위한 타이밍차트이고, 도 5 및 도 6은 도 1에 도시한 제1 실시예에 따른 액정 표시 장치의 화소부의 동작을 설명하기 위한 파형도이다. 다음으로, 도 1∼도 6을 참조하여, 제1 실시예에 따른 액정 표시 장치의 동작에 대하여 설명한다.

초기 상태에서는, 시프트 레지스터 회로부(61∼66)의 노드 ND11로부터 출력되는 시프트 신호 SR1∼SR6과, 시프트 레지스터 회로부(61∼66)의 노드 ND12로부터 출력되는 시프트 출력 신호 SR11∼SR16이 L레벨로 되어 있다. 또한, 논리 합성 회로부(161∼165)의 노드 ND21로부터 출력되는 출력 신호 DG 및 C1∼G4가 L레벨로 되어 있다. 또한, 신호 공급 회로부(71∼74)의 노드 ND61로부터 출력되는 출력 신호 SC1-D 및 SC1-1∼SC1-3이 L레벨로 되어 있음과 함께, 신호 공급 회로부(71∼74)의 노드 ND62로부터 출력되는 출력 신호 SC2-D 및 SC2-1∼SC2-3이 H레벨로 되어 있다.

상기한 초기 상태로부터, 우선, 클럭 신호 CKVSC를 H레벨로 함과 함께, 반전 클럭 신호 XCKVSC를 L레벨로 한다. 또한, 클럭 신호 CKVSC(H레벨) 및 반전 클럭 신호 XCKVSC(L레벨)의 각각의 전위 레벨은 1프레임 기간 유지한다.

다음으로, 스타트 신호 STV를 H레벨로 한다. 이 때, 1단째의 시프트 레지스터 회로부(61)의 제1 회로부(61a)에서는 트랜지스터 NT2 및 NT3이 온 상태로 된다. 이 때, 온 상태의 트랜지스터 NT3에 의해, 노드 ND1이 L레벨로 됨과 함께, 트랜지스터 NT1이 오프 상태로 된다. 이에 의해, 트랜지스터 NT2가 온 상태였다고 해도, 플러스측 전위 VDD와 마이너스측 전위 VBB 사이에 관통 전류가 흐르는 것이 억제된다. 또한, 온 상태의 트랜지스터 NT2에 의해, 노드 ND2가 L레벨로 된다.

또한, 1단째의 시프트 레지스터 회로부(61)의 제2 회로부(61b)에서는, 트랜지스터 NT14가 온 상태로 된다. 또한, 트랜지스터 NT12 및 NT13의 게이트에, 제1 회로부(61a)의 노드 ND2로부터의 L레벨의 신호가 입력되므로, 트랜지스터 NT12 및 NT13이 오프 상태로 된다. 이 때, 클럭 신호 CKV1이 L레벨이기 때문에, 노드 ND11의 전위가 초기 상태(L레벨)로 유지됨과 함께, 트랜지스터 NT11이 오프 상태로 유지된다. 이에 의해, 노드 ND12의 전위가 초기 상태(L레벨)로 유지된다. 이와 같이, 1단째의 시프트 레지스터 회로부(61)의 노드 ND12가 초기 상태(L레벨)로 유지된 상태에서는, 2단째 이후의 시프트 레지스터 회로부(62∼66)가 초기 상태로 유지된다.

다음으로, 클럭 신호 CKV1이 H레벨(VDD)로 됨과 함께, 클럭 신호 CKV2가 L레벨(VBB)로 된다. 이 때, 1단째의 시프트 레지스터 회로부(61)의 제1 회로부(61a)에서는, 트랜지스터 NT4의 게이트에, 2단째의 시프트 레지스터 회로부(62)의 노드 ND11로부터의 L레벨의 시프트 신호 SR2가 입력되고 있기 때문에, 트랜지스터 NT4가 오프 상태로 유지되어 있다. 이 때문에, 노드 ND1 및 ND2가 L레벨로 유지된다. 또한, 트랜지스터 NT3이 온 상태였다고 해도, 클럭 신호선(CKV1)과 마이너스측 전위 VBB 사이에 관통 전류가 흐르는 것이 억제된다.

또한, 1단째의 시프트 레지스터 회로부(61)의 제2 회로부(62b)에서는, 트랜지스터 NT14를 통하여 H레벨(VDD)의 클럭 신호 CKV1이 공급됨으로써, 노드 ND11이 H레벨로 된다. 이에 의해, 트랜지스터 NT11이 온 상태로 됨과 함께, 트랜지스터 NT11을 통하여 플러스측 전위 VDD가 공급되므로, 노드 ND12가 H레벨로 된다. 이 때, 노드 ND11의 전위는, 용량 C11에 의해 트랜지스터 NT11의 게이트-소스간 전압이 유지되도록, 노드 ND12의 전위(트랜지스터 NT11의 소스 전위)의 상승에 수반하 여 부팅되어 상승한다. 이에 의해, 노드 ND11의 전위가 VDD보다 임계값 전압(Vt) 이상의 소정의 전압(Vα)분만큼 높은 전위까지 상승한다.

이 때, 2단째의 시프트 레지스터 회로부(62)의 제1 회로부(62a)에서는, 트랜지스터 NT2 및 NT3의 게이트에, 1단째의 시프트 레지스터 회로부(61)의 노드 ND12로부터의 H레벨의 시프트 출력 신호 SR11이 입력되므로, 트랜지스터 NT2 및 NT3이 온 상태로 된다. 이 때, 온 상태의 트랜지스터 NT3에 의해, 노드 ND1이 L레벨로 됨과 함께, 트랜지스터 NT1이 오프 상태로 된다. 또한, 온 상태의 트랜지스터 NT2에 의해, 노드 ND2가 L레벨로 된다.

또한, 2단째의 시프트 레지스터 회로부(62)의 제2 회로부(62b)에서는, 트랜지스터 NT14의 게이트에, 1단째의 시프트 레지스터 회로부(61)의 노드 ND11로부터의 VDD+Vt 이상의 전위(VDD+Vα)를 갖는 H레벨의 시프트 신호 SR1이 입력되므로, 트랜지스터 NT14가 온 상태로 된다. 또한, 트랜지스터 NT12 및 NT13의 게이트에, 제1 회로부(61a)의 노드 ND2로부터의 L레벨의 신호가 입력되므로, 트랜지스터 NT12 및 NT13이 오프 상태로 된다. 이 때, 클럭 신호 CKV2가 L레벨이기 때문에, 노드 ND11의 전위가 초기 상태(L레벨)로 유지됨과 함께, 트랜지스터 NT11이 오프 상태로 유지된다. 이에 의해, 노드 ND12의 전위가 초기 상태(L레벨)로 유지된다. 이와 같이, 2단째의 시프트 레지스터 회로부(62)의 노드 ND12가 초기 상태(L레벨)로 유지된 상태에서는, 3단째 이후의 시프트 레지스터 회로부(63∼66)가 초기 상태로 유지된다.

다음으로, 클럭 신호 CKV1이 L레벨(VBB)로 됨과 함께, 클럭 신호 CKV2가 H레 벨(VDD)로 된다. 이 때, 1단째의 시프트 레지스터 회로부(61)의 제1 회로부(61a)에서는 노드 ND1 및 ND2가 L레벨로 유지된다.

또한, 1단째의 시프트 레지스터 회로부(61)의 제2 회로부(61b)에서는, 트랜지스터 NT12 및 NT13의 게이트에, 제1 회로부(61a)의 노드 ND2로부터의 L레벨의 신호가 입력되므로, 트랜지스터 NT12 및 NT13이 오프 상태로 유지된다. 이 때, 다이오드 접속된 트랜지스터 NT15에 의해 L레벨의 클럭 신호 CKV1이 노드 ND11측으로 역류하지 않으므로, 노드 ND11이 H레벨(VDD+Vα)로 유지된다.

이 때, 2단째의 시프트 레지스터 회로부(62)의 제1 회로부(62a)에서는, 트랜지스터 NT4의 게이트에, 3단째의 시프트 레지스터 회로부(63)의 노드 ND11로부터의 L레벨의 시프트 신호 SR3이 입력되고 있기 때문에, 트랜지스터 NT4가 오프 상태로 유지되어 있다. 이 때문에, 클럭 신호(CIKV2)와 마이너스측 전위 VBB 사이에 관통 전류가 흐르는 것이 억제되면서 노드 ND1 및 ND2가 L레벨로 유지된다.

또한, 2단째의 시프트 레지스터 회로부(62)의 제2 회로부(62b)에서는, 트랜지스터 NT14의 게이트에, 1단째의 시프트 레지스터 회로부(61)의 노드 ND11로부터의 H레벨(VDD+Vα)의 시프트 신호 SR1이 입력되고 있다. 여기서, 트랜지스터 NT14의 게이트에 입력되는 시프트 신호 SR1은 VDD+Vt 이상의 전위(VDD+Vα)를 갖기 때문에, 트랜지스터 NT14의 소스측에 공급되는 클럭 신호 CKV2의 전위가 VDD로부터 트랜지스터 NT14의 임계값 전압(Vt)분만큼 저하하는 것이 억제된다.

그리고, 2단째의 시프트 레지스터 회로부(62)의 제2 회로부(62b)에서는, 트랜지스터 NT14를 통하여 H레벨(VDD)의 클럭 신호 CKV2가 공급됨으로써, 노드 ND11 이 H레벨로 된다. 이에 의해, 트랜지스터 NT11이 온 상태로 됨과 함께, 트랜지스터 NT11을 통하여 플러스측 전위 VDD가 공급되므로, 노드 ND12가 H레벨로 된다. 이 때, 노드 ND11의 전위는, 용량 C11에 의해 부팅되는 것에 의해서, VDD보다 임계값 전압(Vt) 이상의 소정의 전압(Vα)분만큼 높은 전위(VDD+Vα)까지 상승한다.

또한, 3단째의 시프트 레지스터 회로부(63)의 제1 회로부(63a)에서는, 2단째의 시프트 레지스터 회로부(62)의 노드 ND12로부터의 H레벨의 시프트 출력 신호 SR12가 트랜지스터 NT2 및 NT3의 게이트에 입력되므로, 트랜지스터 NT2 및 NT3이 온 상태로 된다. 이 때, 온 상태의 트랜지스터 NT3에 의해, 노트 ND1이 L레벨로 됨과 함께, 트랜지스터 NT1이 오프 상태로 된다. 또한, 온 상태의 트랜지스터 NT2에 의해, 노드 ND2가 L레벨로 된다.

또한, 3단째의 시프트 레지스터 회로부(63)의 제2 회로부(63b)에서는, 트랜지스터 NT14의 게이트에, 2단째의 시프트 레지스터 회로부(62)의 노드 ND11로부터의 H레벨(VDD+Vα)의 시프트 신호 SR2가 입력되므로, 트랜지스터 NT14가 온 상태로 된다. 또한, 제1 회로부(63a)의 노드 ND2로부터의 L레벨의 신호가 트랜지스터 NT12 및 NT13의 게이트에 입력되므로, 트랜지스터 NT12 및 NT13이 오프 상태로 된다. 이 때, 클럭 신호 CKV1이 L레벨이기 때문에, 노드 ND11의 전위가 초기 상태(L레벨)로 유지됨과 함께, 트랜지스터 NT11이 오프 상태로 유지된다. 이에 의해, 노드 ND12의 전위가 초기 상태(L레벨)로 유지된다. 이와 같이, 3단째의 시프트 레지스터 회로부(63)의 노드 ND12가 초기 상태(L레벨)로 유지된 상태에서는, 4단째 이후의 시프트 레지스터 회로부(64∼66)가 초기 상태로 유지된다.

이 때, 더미 게이트선(DG)에 접속되는 논리 합성 회로부(161)에서는, 트랜지스터 NT21의 게이트에 1단째의 시프트 레지스터 회로부(61)의 노드 ND11로부터의 H레벨(VDD+Vα(>VDD+Vt))의 시프트 신호 SR1이 입력됨과 함께, 트랜지스터 NT22의 게이트에 2단째의 시프트 레지스터 회로부(62)의 노드 ND11로부터의 H레벨(VDD+Vα(>VDD+Vt))의 시프트 신호 SR2가 입력된다. 이에 의해, 트랜지스터 NT21 및 NT22가 온 상태로 된다. 또한, 트랜지스터 NT23이 오프 상태로 유지되어 있다. 이 후, 인에이블 신호 ENB가 H레벨(VDD)로 됨에 따라서, 트랜지스터 NT21 및 NT22를 통하여 H레벨(VDD)의 인에이블 신호 ENB가 공급되므로, 노드 ND21이 H레벨로 된다. 또한, 트랜지스터 NT24의 게이트에, 노드 ND21로부터의 H레벨의 출력 신호(DG)가 입력되므로, 트랜지스터 NT24가 온 상태로 된다. 그리고, 온 상태의 트랜지스터 NT24에 의해 노드 ND22가 L레벨이 되기 때문에, 트랜지스터 NT23이 오프 상태로 유지된다.

이 때, 더미 게이트선(DG)에 접속되는 논리 합성 회로부(161)에서는, 트랜지스터 NT21의 게이트에 입력되는 시프트 신호 SR1이, VDD+Vt 이상의 전위(VDD+Vα)를 갖기 때문에, 트랜지스터 NT22측에 공급되는 인에이블 신호 ENB의 전위가 VDD로부터 트랜지스터 NT21의 임계값 전압(Vt)분만큼 저하하는 것이 억제된다. 또한, 트랜지스터 NT22의 게이트에 입력되는 시프트 신호 SR2가, VDD+Vt 이상의 전위(VDD+Vα)를 갖기 때문에, 노드 ND21측에 공급되는 인에이블 신호 ENB의 전위가 VDD로부터 트랜지스터 NT22의 임계값 전압(Vt)분만큼 저하하는 것이 억제된다. 이에 의해, 노드 ND21로부터의 H레벨(VDD)의 출력 신호 DG가 더미 게이트선(DG)에 공 급된다.

또한, 1단째의 게이트선(GJ)에 접속되는 논리 합성 회로부(162)에서는, 트랜지스터 NT21의 게이트에 2단째의 시프트 레지스터 회로부(62)의 노드 ND11로부터의 H레벨(VDD+Vα)의 시프트 신호 SR2가 입력됨과 함께, 트랜지스터 NT22의 게이트에 3단째의 시프트 레지스터 회로부(63)의 노드 ND11로부터의 L레벨의 시프트 신호 SR3이 입력된다. 이에 의해, 트랜지스터 NT21이 온 상태로 됨과 함께, 트랜지스터 NT22가 오프 상태로 된다. 이 경우, 인에이블 신호 ENB가 H레벨이었다고 해도, 트랜지스터 NT22가 오프 상태이므로, H레벨의 인에이블 신호 ENB가 공급되는 경우가 없다. 이 때문에, 1단째의 게이트선(G1)에는 노드 ND21로부터의 L레벨의 출력 신호 G1이 공급된다.

또한, 2단째∼4단째의 게이트선(G2∼G4)에 접속되는 논리 합성 회로부(163∼165)에서는 트랜지스터 NT21 및 NT22의 게이트에, 3단째∼6단째의 시프트 레지스터 회로부(63∼66)의 노드 ND11로부터 L레벨의 시프트 신호 SR3∼SR6이 입력되고 있다. 이 때문에, 2단째∼4단째의 게이트선(G2∼G4)에는, 1단째의 게이트선(G1)과 마찬가지로, 노드 ND21로부터의 L레벨의 출력 신호 G2∼G4가 공급된다.

다음으로, 스타트 신호 STV가 L레벨로 된 후에, 인에이블 신호 ENB가 L레벨로 된다. 이에 의해, 더미 게이트선(DG)에 접속되는 논리 합성 회로부(161)에서는, 온 상태의 트랜지스터 NT21 및 NT22에 의해, 노드 ND21이 L레벨로 된다. 이에 따라, 더미 게이트선(DG)에는 노드 ND21로부터의 L레벨의 출력 신호 DG가 공급된다. 또한, 이 때의 노드 ND21의 전위 레벨(L레벨)은 1프레임 기간 유지된다. 즉, 더미 게이트선(DG)에는 노드 ND21로부터의 L레벨의 출력 신호 DG가 1프레임 기간 계속 공급된다.

다음으로, 클럭 신호 CKV1이 H레벨(VDD)로 됨과 함께, 클럭 신호 CKV2가 L레벨(VBB)로 된다. 이 때, 1단째의 시프트 레지스터 회로부(61)의 제1 회로부(61a)에서는, 트랜지스터 NT2 및 NT3의 게이트에, L레벨의 스타트 신호 STV가 입력되고 있기 때문에, 트랜지스터 NT2 및 NT3이 오프 상태로 되어 있다. 또한, 트랜지스터 NT4의 게이트에는, 2단째의 시프트 레지스터 회로부(62)의 노드 ND11로부터의 H레벨(VDD+Vα)의 시프트 신호 SR2가 입력되고 있기 때문에, 트랜지스터 NT4가 온 상태로 유지되어 있다. 이 때문에, 트랜지스터 NT4 및 NT5를 통하여 H레벨(VDD)의 클럭 신호 CKV1이 공급됨으로써, 노드 ND1이 H레벨로 됨과 함께, 트랜지스터 NT1이 온 상태로 된다. 이에 의해, 온 상태의 트랜지스터 NT1과 오프 상태의 트랜지스터 NT2에 의해, 노드 ND2가 H레벨로 된다. 여기서, 트랜지스터 NT4의 게이트에 입력되는 시프트 신호 SR2는 VDD+Vt 이상의 전위(VDD+Vα)를 갖기 때문에, 트랜지스터 NT4의 소스측에 공급되는 클럭 신호 CKV1의 전위가 VDD로부터 트랜지스터 NT4의 임계값 전압(Vt)분만큼 저하하는 것이 억제된다.

또한, 1단째의 시프트 레지스터 회로부(61)의 제2 회로부(62b)에서는, 트랜지스터 NT12 및 NT13의 게이트에, 제1 회로부(61a)의 노드 ND2로부터의 H레벨의 신호가 입력되므로, 트랜지스터 NT12 및 NT13이 온 상태로 된다. 이에 의해, 온 상태의 트랜지스터 NT12 및 NT13에 의해, 노드 ND12 및 ND11이 L레벨로 된다. 이 때, 트랜지스터 NT14의 게이트에, L레벨의 스타트 신호 STV가 입력되고 있기 때문에, 트랜지스터 NT14가 오프 상태로 되어 있다. 이 때문에, 트랜지스터 NT13이 온 상태였다고 해도, 클럭 신호선(CKV1)과 마이너스측 전위 VBB 사이에 관통 전류가 흐르는 것이 억제된다. 또한, 노드 ND11이 L레벨로 됨으로써 트랜지스터 NT11이 오프 상태로 되므로, 트랜지스터 NT12가 온 상태였다고 해도, 플러스측 전위 VDD와 마이너스측 전위 VBB 사이에 관통 전류가 흐르는 것이 억제된다.

또한, 2단째의 시프트 레지스터 회로부(62)의 제1 회로부(62a)에서는, 트랜지스터 NT2 및 NT3의 게이트에, 1단째의 시프트 레지스터 회로부(61)의 노드 ND12로부터의 L레벨의 시프트 출력 신호 SR11이 입력되므로, 트랜지스터 NT2 및 NT3이 오프 상태로 된다. 또한, 노드 ND1 및 ND2가 L레벨로 유지된다.

또한, 2단째의 시프트 레지스터 회로부(62)의 제2 회로부(62b)에서는, 트랜지스터 NT12 및 NT13의 게이트에, 제1 회로부(62a)의 노드 ND2로부터의 L레벨의 신호가 입력되므로, 트랜지스터 NT12 및 NT13이 오프 상태로 된다. 또한, 트랜지스터 NT14의 게이트에, 1단째의 시프트 레지스터 회로부(61)의 노드 ND11로부터의 L레벨의 시프트 신호 SR1이 입력되므로, 트랜지스터 NT14가 오프 상태로 된다. 이에 의해, 노드 ND11이 H레벨(VDD+Vα)로 유지됨과 함께, 트랜지스터 NT11이 온 상태로 유지되므로, 노드 ND12가 H레벨로 유지된다.

또한, 3단째의 시프트 레지스터 회로부(63)의 제1 회로부(63a)에서는, 트랜지스터 NT2 및 NT3의 게이트에, 2단째의 시프트 레지스터 회로부(62)의 노드 ND12로부터의 H레벨의 시프트 출력 신호 SR12가 입력되므로, 트랜지스터 NT2 및 NT3이 온 상태로 유지된다. 이에 의해, 노드 ND1 및 ND2가 L레벨로 유지된다. 이 때, 트랜지스터 NT4의 게이트에, 4단째의 시프트 레지스터 회로부(64)의 노드 ND11로부터의 L레벨의 시프트 신호 SR4가 입력되고 있으므로, 트랜지스터 NT4가 오프 상태로 유지되어 있다.

또한, 3단째의 시프트 레지스터 회로부(63)의 제2 회로부(63b)에서는, 트랜지스터 NT12및 NT13에, 제1 회로부(63a)의 노드 ND2로부터의 L레벨의 신호가 입력되므로, 트랜지스터 NT12 및 NT13이 오프 상태로 유지된다. 또한, 트랜지스터 NT14의 게이트에는, 2단째의 시프트 레지스터 회로부(62)의 노드 ND11로부터의 H레벨(VDD+Vα)의 시프트 신호 SR2가 입력되고 있으므로, 트랜지스터 NT14가 온 상태로 된다. 그리고, 트랜지스터 NT14를 통하여 H레벨(VDD)의 클럭 신호 CKV1이 공급됨으로써, 노드 ND11이 H레벨로 된다. 이에 의해, 트랜지스터 NT11이 온 상태로 됨과 함께, 트랜지스터 NT11을 통하여 플러스측 전위 VDD가 공급되므로, 노드 ND12가 H레벨로 된다. 이 때, 노드 ND11의 전위는 용량 C11에 의해 부팅됨으로써, VDD보다 임계값 전압(Vt) 이상의 소정의 전압(Vα)분만큼 높은 전위(VDD+Vα)까지 상승한다.

또한, 4단째의 시프트 레지스터 회로부(64)의 제1 회로부(64a)에서는, 트랜지스터 NT2 및 NT3의 게이트에, 3단째의 시프트 레지스터 회로부(63)의 노드 ND12로부터의 H레벨의 시프트 출력 신호 SR13이 입력되므로, 트랜지스터 NT2 및 NT3이 온 상태로 된다. 이 때, 온 상태의 트랜지스터 NT3에 의해, 노드 ND1이 L레벨로 됨과 함께, 트랜지스터 NT1이 오프 상태로 된다. 또한, 온 상태의 트랜지스터 NT2에 의해, 노드 ND2가 L레벨로 된다.

또한, 4단째의 시프트 레지스터 회로부(64)의 제2 회로부(64b)에서는, 트랜지스터 NT14의 게이트에, 3단째의 시프트 레지스터 회로부(63)의 노드 ND11로부터의 H레벨(VDD+Vα)의 시프트 신호 SR3이 입력되므로, 트랜지스터 NT14가 온 상태로 된다. 또한, 트랜지스터 NT12 및 NT13의 게이트에, 제1 회로부(64a)의 노드 ND2로부터의 L레벨의 신호가 입력되므로, 트랜지스터 NT12 및 NT13이 오프 상태로 된다. 이 때, 클럭 신호 CKV2가 L레벨이므로, 노드 ND11의 전위가 초기 상태(L레벨)로 유지됨과 함께, 트랜지스터 NT11이 오프 상태로 유지된다. 이에 의해, 노드 ND12의 전위가 초기 상태(L레벨)로 유지된다. 이와 같이 4단째의 시프트 레지스터 회로부(64)의 노드 ND12가 초기 상태(L레벨)로 유지된 상태에서는, 5단째 이후의 시프트 레지스터 회로부(65 및 66)가 초기 상태로 유지된다.

이 때, 더미 게이트선(DG)에 접속되는 논리 합성 회로부(161)에서는, 트랜지스터 NT21의 게이트에 1단째의 시프트 레지스터 회로부(61)의 노드 ND11로부터의 L레벨의 시프트 신호 SR1이 입력됨과 함께, 트랜지스터 NT22의 게이트에 2단째의 시프트 레지스터 회로부(62)의 노드 ND11로부터의 H레벨(VDD+Vα)의 시프트 신호 SR2가 입력된다. 이에 의해, 트랜지스터 NT21이 오프 상태로 됨과 함께, 트랜지스터 NT22가 온 상태로 된다. 또한, 트랜지스터23의 게이트에, 3단째의 시프트 레지스터 회로부(63)의 노드 ND12로부터의 H레벨의 시프트 출력 신호 SR13이 트랜지스터 NT25를 통하여 입력되므로, 트랜지스터 NT23이 온 상태로 된다. 이에 의해, 노드 ND21이 L레벨로 유지되므로, 더미 게이트선(DG)에 노드 ND21으로부터 L레벨의 출력 신호 DG가 공급된다. 이 때, 용량 C21이 충전되므로, 다음에 트랜지스터 NT24가 온 상태로 되는 것에 의해 마이너스측 전위 VBB가 공급될 때까지, 트랜지스터 NT23이 온 상태로 유지된다.

또한, 1단째의 게이트선(G1)에 접속되는 논리 합성 회로부(162)에서는, 트랜지스터 NT21의 게이트에 2단째의 시프트 레지스터 회로부(62)의 노드 ND11로부터의 H레벨(VDD+Vα)의 시프트 신호 SR2가 입력됨과 함께, 트랜지스터 NT22의 게이트에 3단째의 시프트 레지스터 회로부(63)의 노드 ND11로부터의 H레벨(VDD+Vα)의 시프트 신호 SR3이 입력된다. 이에 의해, 트랜지스터 NT21 및 NT22가 온 상태로 된다. 또한, 트랜지스터 NT23이 오프 상태로 유지되어 있다. 이 후, 인에이블 신호 ENB가 H레벨(VDD)로 됨에 따라서, 트랜지스터 NT21 및 NT22를 통하여 H레벨(VDD)의 인에이블 신호 ENB가 공급되므로, 노드 ND21이 H레벨로 됨과 함께, 노드 ND21로부터의 H레벨(VDD)의 출력 신호 G1이 1단째의 게이트선(G1)에 공급된다. 또한, 노드 ND21로부터의 H레벨(VDD)의 출력 신호 G1은 트랜지스터 NT24의 게이트에도 입력된다. 이 때문에, 트랜지스터 NT24가 온 상태로 됨과 함께, 그 온 상태의 트랜지스터 NT24에 의해, 노드 ND22가 L레벨로 된다. 이에 의해, 트랜지스터 NT23이 오프 상태로 유지된다.

또한, 2단째의 게이트선(G2)에 접속되는 논리 합성 회로부(163)에서는, 트랜지스터 NT21의 게이트에 3단째의 시프트 레지스터 회로부(63)의 노드 ND11로부터의 H레벨(VDD+Vα)의 시프트 신호 SR3이 입력됨과 함께, 트랜지스터 NT22의 게이트에 4단째의 시프트 레지스터 회로부(64)의 노드 ND11로부터의 L레벨의 시프트 신호 SR3이 입력된다. 이 때문에, 인에이블 신호 ENB가 H레벨(VDD)로 되었다고 해도, 2 단째의 게이트선(G2)에 H레벨의 출력 신호 G2가 공급되지 않고, L레벨의 출력 신호 G2가 공급된다.

또한, 3단째 및 4단째의 게이트선(G3 및 G4)에 접속되는 논리 합성 회로부(164 및 165)에서는, 트랜지스터 NT21 및 NT22의 게이트에, 4단째∼6단째의 시프트 레지스터 회로부(64∼66)의 L레벨의 시프트 신호 SR4∼SR6이 입력되고 있다. 이 때문에, 3단째∼4단째의 게이트선(G3 및 G4)에는, 2단째의 게이트선(G2)과 마찬가지로, 노드 ND21로부터의 L레벨의 출력 신호 G3 및 G4가 공급된다.

이 후, 인에이블 신호 ENB가 L레벨로 됨에 따라서, 1단째의 게이트선(G1)에 접속되는 논리 합성 회로부(162)에서는, 온 상태의 트랜지스터 NT21 및 NT22에 의해, 노드 ND21이 L레벨로 된다. 이에 의해, 1단째의 게이트선(G1)에는 노드 ND21로부터의 L레벨의 출력 신호 G1이 공급된다. 또한, 이 때의 노드 ND21의 전위 레벨(L레벨)은 1프레임 기간 유지된다. 즉, 1단째의 게이트선(G1)에는 노드 ND21로부터의 L레벨의 출력 신호 G1이 1프레임 기간 계속해서 공급된다. 또한, 상기한 바와 같이, 더미 게이트선(DG)에 공급되는 H레벨의 출력 신호 DG 및 1단째의 게이트선(G1)에 공급되는 H레벨의 출력 신호 G1은 인에이블 신호 ENB가 L레벨로 됨으로써 강제적으로 L레벨로 된다. 이 때문에, 더미 게이트선(DG)에 공급되는 출력 신호 DG와 1단째의 게이트선(G1)에 공급되는 출력 신호 G1과의 H레벨의 기간이 중첩되는 것이 억제된다.

이 후, 상기한 1단째의 시프트 레지스터 회로부(61)와 마찬가지의 동작이, 2단째∼6단째의 시프트 레지스터 회로부(62∼66)에 있어서도 행해진다. 또한, 상기 한 더미 게이트선(DG)에 접속되는 논리 합성 회로부(161)와 마찬가지의 동작이, 1단째∼4단째의 게이트선(G1∼G4)에 접속되는 논리 합성 회로부(162∼165)에 있어서도 행해진다. 즉, 1단째의 게이트선(G1)에 공급되는 출력 신호 G1이 L레벨로 된 후에, 인에이블 신호 ENB에 동기하여, 2단째∼4단째의 게이트선(G2∼G4)에 공급되는 출력 신호 G2∼G4가 순차적으로 H레벨로 된다. 이 후, 인에이블 신호 ENB에 동기하여, 2단째∼4단째의 게이트선(G2∼G4)에 공급되는 출력 신호 G2∼G4가 순차적으로 L레벨로 된다. 이 경우, 인에이블 신호 ENB에 동기하여 게이트선에 출력 신호가 공급되므로, 인접하는 게이트선에 공급되는 출력 신호의 H레벨의 기간이 중첩되는 것이 억제된다. 또한, 게이트선에 공급되는 출력 신호가 H레벨로부터 L레벨로 된 후의 출력 신호의 전위 레벨(L레벨)은 1프레임 기간 유지된다.

또한, 제1 실시예에서는, 1단째의 게이트선(G1)에 접속되는 논리 합성 회로부(162)의 노트 ND21로부터의 출력 신호 G1은, 1단째의 게이트선(G1)을 통하여, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)에도 공급된다. 그리고, 출력 신호 G1이 H레벨로 될 때에는, 이하와 같은 동작이 행해진다.

즉, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제1 신호 생성 회로부(71a)에서는, 트랜지스터 NT32 및 NT33의 게이트에 H레벨의 클럭 신호 CKVSC가 입력되고 있으므로, 트랜지스터 NT32 및 NT33이 온 상태로 되어 있다. 이 때문에, 온 상태의 트랜지스터 NT33에 의해, 노드 ND31이 L레벨로 되어 있다. 이 때, 트랜지스터 NT34의 게이트에, L레벨의 반전 클럭 신호 XCKVSC가 입력되고 있으므로, 트랜지스터 NT34가 오프 상태로 되어 있다. 이에 의해, 트랜지 스터 NT33이 온 상태였다고 해도, 1단째의 게이트선(G1)과 마이너스측 전위 VBB 사이에 관통 전류가 흐르는 것이 억제된다. 또한, 온 상태의 트랜지스터 NT32에 의해, 노드 ND32도 L레벨로 되어 있다. 이 때, 노드 ND31이 L레벨로 되어 있는 것에 의해, 트랜지스터 NT31이 오프 상태로 되어 있다. 이에 의해, 트랜지스터 NT32가 온 상태였다고 해도, 플러스측 전위 VDD와 마이너스측 전위 VBB 사이에 관통 전류가 흐르는 것이 억제된다.

그리고, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제2 신호 생성 회로부(71b)에서는, 트랜지스터 NT42 및 NT43의 게이트에, 제1 신호 생성 회로부(71a)의 노드 ND32로부터의 L레벨의 신호가 입력되고 있으므로, 트랜지스터 NT42 및 NT43이 오프 상태로 되어 있다. 또한, 트랜지스터 NT44의 게이트에, H레벨의 클럭 신호 CKVSC가 입력되고 있으므로, 트랜지스터 NT44가 온 상태로 되어 있다. 이 때문에, 트랜지스터 NT44 및 NT45를 통하여 H레벨의 출력 신호 G1이 공급되므로, 노드 ND41이 H레벨로 된다. 이에 의해, 트랜지스터 NT41이 온 상태로 됨과 함께, 트랜지스터 NT41을 통하여 플러스측 전위 VDD가 공급되므로, 노드 ND42가 H레벨로 된다. 이 때, 노드 ND41의 전위는, 용량 C41에 의해 트랜지스터 NT41의 게이트-소스간 전압이 유지되도록, 노드 ND42의 전위(트랜지스터 NT41의 소스 전위)의 상승에 수반하여 부팅되어 상승한다. 이에 의해, 트랜지스터 NT41이 확실하게 온 상태로 유지된다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제3 신호 생성 회로부(71c)에서는, 트랜지스터 NT52 및 NT53의 게이트에, 제2 신호 생성 회로부(71b)의 노드 ND42로부터의 H레벨의 신호가 입력되고 있으므로, 트랜지스터 NT52 및 NT53이 온 상태로 되어 있다. 이 때문에. 온 상태의 트랜지스터 NT53에 의해, 노드 ND51이 L레벨로 되어 있다. 이 때, 트랜지스터 NT54의 게이트에, L레벨의 반전 클럭 신호 XCKVSC가 입력되고 있으므로, 트랜지스터 NTS4가 오프 상태로 되어 있다. 이에 의해, 트랜지스터 NT53이 온 상태였다고 해도, 1단째의 게이트선(G1)과 마이너스측 전위 VBB 사이에 관통 전류가 흐르는 것이 억제된다. 또한, 온 상태의 트랜지스터 NT52에 의해, 노드 ND52도 L레벨로 되어 있다. 이 때, 노드 ND51이 L레벨로 되어 있는 것에 의해, 트랜지스터 NT51이 오프 상태로 되어 있다. 이에 의해, 트랜지스터 NT52가 온 상태였다고 해도, 플러스측 전위 VDD와 마이너스측 전위 VBB 사이에 관통 전류가 흐르는 것이 억제된다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 신호 절환 회로부(71d)에서는, 트랜지스터 NT61 및 NT64의 게이트에, 제2 신호 생성 회로부(71b)의 노드 ND42로부터의 H레벨의 신호가 입력되고 있으므로, 트랜지스터 NT61 및 NT64가 온 상태로 되어 있다. 그 한편으로, 트랜지스터 NT62 및 NT63의 게이트에, 제3 신호 생성 회로부(71c)의 노드 ND52로부터의 L레벨의 신호가 입력되고 있으므로, 트랜지스터 NT62 및 NT63이 오프 상태로 되어 있다. 이에 의해, 트랜지스터 NT61을 통하여, 더미 보조 용량선(SC1-D)에 플러스 극성인 H레벨의 출력 신호 SC1-D(High측(고전압측) 전위 VSCH)가 공급됨과 함께, 트랜지스터 NT64를 통하여, 더미 보조 용량선(SC2-D)에 마이너스 극성인 L레벨의 출력 신호 SC2-D(Low측(저전압측) 전위 VSCL)가 공급된다.

또한, 1단째의 게이트선(G1)에 공급되는 출력 신호 G1이 H레벨로부터 L레벨로 될 때에는 이하와 같은 동작이 행해진다. 즉, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제1 신호 생성 회로부(71a)에서는, 트랜지스터 NT32 및 NT33의 게이트에 H레벨의 클럭 신호 CKVSC가 계속해서 입력되므로, 트랜지스터 NT32 및 NT33이 온 상태로 유지된다. 이에 의해, 노드 ND31 및 ND32가 L레벨로 유지된다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제2 신호 생성 회로부(71b)에서는, 트랜지스터 NT42 및 NT43의 게이트에, 제1 신호 생성 회로부(71a)의 노드 ND32로부터의 L레벨의 신호가 계속해서 입력되므로, 트랜지스터 NT42 및 NT43이 오프 상태로 유지된다. 또한, 트랜지스터 NT44의 게이트에, H레벨의 클럭 신호 CKVSC가 계속해서 입력되므로, 트랜지스터 NT44가 온 상태로 유지된다. 이 때, 다이오드 접속된 트랜지스터 NT45에 의해 L레벨의 출력 신호 G1이 역류하지 않으므로, 노드 ND41이 H레벨로 유지된다. 이 때문에, 트랜지스터 NT41이 온 상태로 유지되므로, 트랜지스터 NT41을 통하여 플러스측 전위 VDD가 계속해서 공급된다. 이에 의해, 노드 ND42가 H레벨로 유지된다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제3 신호 생성 회로부(71c)에서는, 트랜지스터 NT52 및 NT53의 게이트에, 제2 신호 생성 회로부(71b)의 노드 ND42로부터의 H레벨의 신호가 계속해서 입력되므로, 트랜지스터 NT52 및 NT53이 온 상태로 유지된다. 이에 의해, 노드 ND51 및 ND52가 L레벨로 유지된다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 신호 절환 회로부(71d)에서는, 트랜지스터 NT61 및 NT64의 게이트에, 제2 신호 생성 회로부(71b)의 노트 ND42로부터의 H레벨의 신호가 계속해서 입력되므로, 트랜지스터 NT61 및 NT64가 온 상태로 유지된다. 또한, 트랜지스터 NT62 및 NT63의 게이트에, 제3 신호 생성 회로부(71c)의 노드 ND52로부터의 L레벨의 신호가 계속해서 입력되므로, 트랜지스터 NT62 및 NT63이 오프 상태로 유지된다. 이에 의해, 트랜지스터 NT61을 통하여, 더미 보조 용량선(SC1-D)에 플러스 극성인 H레벨의 출력 신호 SC1-D(High측(고전압측) 전위 VSCH)가 계속해서 공급됨과 함께, 트랜지스터 NT64를 통하여, 더미 보조 용량선(SC2-D)에 마이너스 극성인 L레벨의 출력 신호 SC2-D(Low측(저전압측) 전위 VSCL)가 계속해서 공급된다. 또한, 더미 보조 용량선(SC1-D) 및 더미 보조 용량선(SC2-D)에 각각 공급되는 출력 신호 SC1-D(H레벨) 및 SC2-D(L레벨)의 전위 레벨은 1프레임 기간 유지된다.

그리고, 1단째∼3단째의 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)에 접속되는 신호 공급 회로부(72∼74)에 있어서도, 상기한 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)와 마찬가지의 동작이 행해진다. 즉, 2단째의 게이트선(G2)에 공급되는 출력 신호 G2가 H레벨로 됨으로써, 1단째의 보조 용량선(SC1-1) 및 보조 용량선(SC2-1)에, 각각 H레벨 및 L레벨의 출력 신호 SC1-1(High측(고전압측) 전위 VSCH) 및 SC2-1(Low측(저전압측) 전위 VSCL)이 공급된다. 또한, 3단째의 게이트선(G3)에 공급되는 출력 신호 G3이 H레벨로 됨으로써, 2단째의 보조 용량선(SC1-2) 및 보조 용량선(SC2-2)에, 각각 H레벨 및 L레벨 의 출력 신호 SC1-2(High측(고전압측) 전위 VSCH) 및 SC2-2(Low측(저전압측) 전위 VSCL)가 공급된다. 또한, 4단째의 게이트선(G4)에 공급되는 출력 신호 G4가 H레벨로 됨으로써, 3단째의 보조 용량선(SC1-3) 및 보조 용량선(SC2-3)에, 각각 H레벨 및 L레벨의 출력 신호 SC1-3(High측(고전압측) 전위 VSCH) 및 SC2-3(Low측(저전압측) 전위 VSCL)이 공급된다. 또한, 1단째∼3단째의 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)에 각각 공급되는 출력 신호 SC1-1∼SC1-3(H레벨) 및 SC2-1∼SC2-3(L레벨)의 전위 레벨은 1프레임 기간 유지된다.

그리고, 상기한 바와 같은 동작이 4단째 이후의 한쌍의 보조 용량선에 접속되는 신호 공급 회로부에 있어서도 행해진다. 즉, 소정단의 게이트선에 대응하는 소정단의 한쌍의 보조 용량선에는 각각, 소정단의 다음단의 게이트선에 H레벨의 출력 신호가 공급되는 것과 동기하여, 플러스 극성인 H레벨(High측(고전압측) 전위 VSCH) 및 마이너스 극성인 L레벨(Low측(저전압측) 전위 VSCL)의 출력 신호가 공급된다. 또한, 한쌍의 보조 용량선에 각각 공급되는 H레벨(High측(고전압측) 전위 VSCH) 및 L레벨(Low측(저전압측) 전위 VSCL)의 출력 신호의 전위 레벨은 1프레임 기간 유지된다.

또한, 도 1에 도시한 표시부(2)에서는, 예를 들면, 이하와 같은 동작이 행해진다. 즉, 우선, 영상 신호선(VIDEO1)에는, H레벨측의 영상 신호 VIDEO1이 공급됨과 함께, 영상 신호선(VIDEO2)에는 L레벨측의 영상 신호 VIDEO2가 공급된다. 그리고, 트랜지스터(4a 및 4b)의 게이트에, H 드라이버(5)로부터 H레벨의 신호가 순차적으로 공급됨으로써, 트랜지스터(4a 및 4b)가 순차적으로 온 상태로 된다. 이에 의해, 화소부(3a)의 드레인선(D1)에는 영상 신호선(VIDEO1)으로부터의 H레벨측의 영상 신호 VIDEO1이 공급됨과 함께, 화소부(3b)의 드레인선(D2)에는 영상 신호선(VIDEO2)으로부터의 L레벨측의 영상 신호 VIDEO2가 공급된다. 이 후, 상기한 바와 같이, 1단째의 게이트선(G1)에, H레벨의 출력 신호 G1이 공급된다.

이 때, 화소부(3a)에 있어서, 트랜지스터(32)가 온 상태로 됨으로써, 화소부(3a)에 H레벨측의 영상 신호 VIDEO1이 기입된다. 즉, 도 5에 도시하는 바와 같이, 화소 전위 Vp1이, 영상 신호 VIDEO1의 전위로까지 상승한다. 다음으로, 1단째의 게이트선(G1)에 공급되는 출력 신호 G1이 L레벨로 됨에 따라서, 트랜지스터(32)가 오프 상태로 된다. 이에 의해, 화소부(3a)에의 H레벨측의 영상 신호 VIDEO1의 기입이 종료한다. 이 때, 화소 전위 Vp1은, 1단째의 게이트선(G1)에 공급되는 출력 신호 G1이 L레벨이 되는 것에 기인하여, ΔV1만큼 강하하다. 또한, 대향 전극(35)의 전위 COM은, 화소 전위 Vp1이 ΔV1만큼 강하하는 것을 고려하여, 미리 영상 신호 VIDEO1의 전위의 센터 레벨 CL보다 ΔV1만큼 강하한 전위로 설정되어 있다.

여기서, 제1 실시예에서는, 1단째의 게이트선(G1)에 공급되는 출력 신호 G1이 L레벨로 된 후에, 보조 용량선(SC1-1)에 플러스 극성인 High측(고전압측) 전위 VSCH가 공급됨으로써, 보조 용량(33)의 다른쪽의 전극(37a)(도 1 참조)에 H레벨측의 출력 신호 SC1-1(High측(고전압측) 전위 VSCH)가 공급됨과 함께, 보조 용량(33)의 전위가 H레벨측으로 상승한다. 이에 의해, 액정층(31)과 보조 용량(33) 사이에서 전하의 재분배가 발생하므로, 도 5에 도시하는 바와 같이, 화소 전위 Vp1은 ΔV2만큼 상승한다. 이 ΔV2만큼 상승한 화소 전위 Vp1이, 1프레임 기간(트랜지스터 (32)가 재차 온 상태로 될 때까지의 기간) 유지된다. 또한, 화소 전위 Vp1은 누설 전류 등의 영향에 의해, 시간의 경과와 함께 약간 변동한다.

또한, 화소부(3b)(도 1 참조)에서는, 트랜지스터(32)가 온 상태로 됨으로써, 화소부(3b)에 L레벨측의 영상 신호 VIDEO2가 기입된다. 즉, 도 6에 도시하는 바와 같이, 화소 전위 Vp2가, 영상 신호 VIDEO2의 전위로까지 강하하다. 다음으로, 1단째의 게이트선(G1)에 공급되는 출력 신호 G1이 L레벨로 됨에 따라서, 트랜지스터(32)가 오프 상태로 된다. 이에 의해, 화소부(3b)에의 L레벨의 영상 신호 VIDEO2의 기입이 종료함과 함께, 화소 전위 Vp2가 ΔV1만큼 강하하다. 또한, 1단째의 게이트선(G1)에 공급되는 출력 신호 G1이 L레벨로 된 후에, 보조 용량선(SC2-1)에 마이너스 극성인 Low측(저전압측) 전위 VSCL이 공급됨으로써, 보조 용량(33)의 다른쪽의 전극(37b)(도 1 참조)에 L레벨측의 출력 신호 SC2-1(Low측(저전압측) 전위 VSCL)이 공급됨과 함께, 보조 용량(33)의 전위가 L레벨측으로 강하하다. 이에 의해, 화소 전위 Vp2가 ΔV2만큼 강하함과 함께, 이 ΔV2만큼 강하한 화소 전위 Vp2가 1프레임 기간 유지된다.

2단째 이후의 게이트선(G2∼G4)(도 2 참조)을 따라 배치된 화소부에 있어서도, 1단째의 게이트선(G1)을 따라 배치된 화소부(3a, 3b)와 마찬가지의 동작이 순차적으로 행해진다.

다음에, 1프레임째의 동작이 종료한 후, 2프레임째에서는 영상 신호선(VIDEO1)에 공급하는 영상 신호 VIDEO1의 흑 전위와 백 전위를, 대향 전극(35)의 전위 COM에 대하여 반전함과 함께, 영상 신호선(VIDEO2)에 공급하는 영상 신호 VIDEO2의 흑 전위와 백 전위를, 대향 전극(35)의 전위 COM에 대하여 반전한다.

그리고, 2프레임째에서는, 신호 공급 회로(7)에 공급하는 클럭 신호 CKVSC를 L레벨로 절환함과 함께, 반전 클럭 신호 XCKVSC를 H레벨로 절환한다. 이 경우, 1단째의 게이트선(G1)에 공급되는 출력 신호 G1이 H레벨로 될 때에는, 이하와 같은 동작이 행해진다.

즉, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제1 신호 생성 회로부(71a)에서는, 트랜지스터 NT32 및 NT33의 게이트에, L레벨의 클럭 신호 CKVSC가 입력되므로, 트랜지스터 NT32 및 NT33이 오프 상태로 된다. 또한, 트랜지스터 NT34의 게이트에, H레벨의 반전 클럭 신호 XCKVSC가 입력되므로, 트랜지스터 NT34가 온 상태로 된다. 이 때문에, 트랜지스터 NT34 및 NT35를 통하여 H레벨의 출력 신호 G1이 공급되므로, 노드 ND31이 H레벨로 된다. 이에 의해, 트랜지스터 NT31이 온 상태로 됨과 함께, 트랜지스터 NT31을 통하여 플러스측 전위 VDD가 공급되므로, 노드 ND32가 H레벨로 된다. 이 때, 노드 ND31의 전위는, 용량 C31에 의해 트랜지스터 NT31의 게이트-소스간 전압이 유지되도록, 노드 ND32의 전위(트랜지스터 NT31의 소스 전위)의 상승에 수반하여 부팅되어 상승한다. 이에 의해, 트랜지스터 NT31이 확실하게 온 상태로 유지된다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제2 신호 생성 회로부(71b)에서는, 트랜지스터 NT42 및 NT43의 게이트에, 제1 신호 생성 회로부(71a)의 노드 ND32로부터의 H레벨의 신호가 입력되므로, 트랜지스터 NT42 및 NT43이 온 상태로 된다. 이 때문에, 온 상태의 트랜지스터 NT43에 의 해, 노드 ND41이 L레벨로 된다. 이 때, 트랜지스터 NT44의 게이트에, L레벨의 클럭 신호 CKVSC가 입력되므로, 트랜지스터 NT44가 오프 상태로 된다. 이에 의해, 트랜지스터 NT43이 온 상태였다고 해도, 1단째의 게이트선(G1)과 마이너스측 전위 VBB 사이에 관통 전류가 흐르는 것이 억제된다. 또한, 온 상태의 트랜지스터 NT42에 의해, 노드 ND42도 L레벨로 된다. 이 때, 노드 ND41이 L레벨로 됨으로써, 트랜지스터 NT41이 오프 상태로 된다. 이에 의해, 트랜지스터 NT42가 온 상태였다고 해도, 플러스측 전위 VDD와 마이너스측 전위 VBB 사이에 관통 전류가 흐르는 것이 억제된다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제3 신호 생성 회로부(71c)에서는, 트랜지스터 NT52 및 NT53의 게이트에, 제2 신호 생성 회로부(71b)의 노드 ND42로부터의 L레벨의 신호가 입력되므로, 트랜지스터 NT52 및 NT53이 오프 상태로 된다. 또한, 트랜지스터 NT54의 게이트에, H레벨의 반전 클럭 신호 XCKVSC가 입력되므로, 트랜지스터 NT54가 온 상태로 된다. 이 때문에, 트랜지스터 NT54 및 NT55를 통하여 H레벨의 출력 신호 G1이 공급되므로, 노드 ND51이 H레벨로 된다. 이에 의해, 트랜지스터 NT51이 온 상태로 됨과 함께, 트랜지스터 NT51을 통하여 플러스측 전위 VDD가 공급되므로, 노드 ND52가 H레벨로 된다. 이 때, 노드 NDS1의 전위는 용량 C51에 의해 트랜지스터 NT51의 게이트-소스간 전압이 유지되도록, 노드 ND52의 전위(트랜지스터 NT51의 소스 전위)의 상승에 수반하여 부팅되어 상승한다. 이에 의해, 트랜지스터 NT51이 확실하게 온 상태로 유지된다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 신호 절환 회로부(71d)에서는, 트랜지스터 NT61 및 NT64의 게이트에, 제2 신호 생성 회로부(71b)의 노드 ND42로부터의 L레벨의 신호가 입력되므로, 트랜지스터 NT61 및 NT64가 오프 상태로 된다. 그 한편으로, 트랜지스터 NT62 및 NT63의 게이트에, 제3 신호 생성 회로부(71c)의 노드 ND52로부터의 H레벨의 신호가 입력되므로, 트랜지스터 NT62 및 NT63이 온 상태로 된다. 이에 의해, 트랜지스터 NT62를 통하여, 더미 보조 용량선(SC1-D)에 마이너스 극성인 L레벨의 출력 신호 SC1-D(Low측(저전압측) 전위 VSCL)가 공급됨과 함께, 트랜지스터 NT63을 통하여, 더미 보조 용량선(SC2-D)에 플러스 극성인 H레벨의 출력 신호 SC2-D(High측(고전압측) 전위 VSCH)가 공급된다.

또한, 1단째의 게이트선(G1)에 공급되는 출력 신호 G1이 H레벨로부터 L레벨로 될 때에는 이하와 같은 동작이 행해진다. 즉, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제1 신호 생성 회로부(71a)에서는, 트랜지스터 NT32 및 NT33의 게이트에, L레벨의 클럭 신호 CKVSC가 계속해서 입력되므로, 트랜지스터 NT32 및 NT33이 오프 상태로 유지된다. 또한, 트랜지스터 NT34의 게이트에, H레벨의 반전 클럭 신호 XCKVSC이 계속해서 입력되므로, 트랜지스터 NT34가 온 상태로 유지된다. 이 때, 다이오드 접속된 트랜지스터 NT35에 의해 L레벨의 출력 신호 G1이 역류하지 않으므로, 노드 ND31이 H레벨로 유지된다. 이 때문에, 트랜지스터 NT31도 온 상태로 유지되므로, 트랜지스터 NT31을 통하여 플러스측 전위 VDD가 계속해서 공급된다. 이에 의해, 노드 ND32가 H레벨로 유지된다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제2 신호 생성 회로부(71b)에서는, 트랜지스터 NT42 및 NT43의 게이트에, 제1 신호 생성 회로부(71a)의 노드 ND32로부터의 H레벨의 신호가 계속해서 입력되므로, 트랜지스터 NT42 및 NT43이 온 상태로 유지된다. 이에 의해, ND41 및 ND42가 L레벨로 유지된다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제3 신호 생성 회로부(71c)에서는, 트랜지스터 NT52 및 NT53의 게이트에, 제2 신호 생성 회로부(71b)의 노드 ND42로부터의 L레벨의 신호가 계속해서 입력되므로, 트랜지스터 NT52 및 NT53이 오프 상태로 유지된다. 또한, 트랜지스터 NT54의 게이트에, H레벨의 반전 클럭 신호 XCKVSC가 계속해서 입력되므로, 트랜지스터 NT54가 온 상태로 유지된다. 이 때, 다이오드 접속된 트랜지스터 NT55에 의해 L레벨의 출력 신호 G1이 역류하지 않으므로, 노드 ND51이 H레벨로 유지된다. 이 때문에, 트랜지스터 NT51이 온 상태로 유지되므로, 트랜지스터 NT51을 통하여 플러스측 전위 VDD가 계속해서 공급된다. 이에 의해, 노드 ND52가 H레벨로 유지된다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 절환 회로부(71d)에서는, 트랜지스터 NT61 및 NT64의 게이트에, 제2 신호 생성 회로부(71b)의 노드 ND42로부터의 L레벨의 신호가 계속해서 입력되므로, 트랜지스터 NT61 및 NT64가 오프 상태로 유지된다. 또한, 트랜지스터 NT62 및 NT63의 게이트에, 제3 신호 생성 회로부(71c)의 노드 ND52로부터의 H레벨의 신호가 계속해서 입력되므로, 트랜지스터 NT62 및 NT63이 온 상태로 유지된다. 이에 의해, 트랜지스터 NT62를 통하여, 더미 보조 용량선(SC1-D)에 마이너스 극성인 L레벨의 출력 신호 SC1-D(Low측(저전압측) 전위 VSCL)가 계속해서 공급됨과 함께, 트랜지스터 NT63을 통하여, 더미 보조 용량선(SC2-D)에 플러스 극성인 H레벨의 출력 신호 SC2-D(High측(고전압측) 전위 VSCH)가 계속해서 공급된다. 또한, 더미 보조 용량선(SC1-D) 및 더미 보조 용량선(SC2-D)에 각각 공급되는 출력 신호 SC1-D(L레벨) 및 SC2-D(H레벨)의 전위 레벨은 1프레임 기간 유지된다.

그리고, 1단째∼3단째의 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)에 접속되는 신호 공급 회로부(72∼74)에 있어서도, 상기한 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)와 마찬가지의 동작이 행해진다. 즉, 2단째의 게이트선(G2)에 공급되는 출력 신호 G2가 H레벨로 됨으로써, 1단째의 보조 용량선(SC1-1) 및 보조 용량선(SC2-1)에, 각각 L레벨 및 H레벨의 출력 신호 SC1-1(Low측(저전압측) 전위 VSCL) 및 SC2-1(High측(고전압측) 전위 VSCH)이 공급된다. 또한, 3단째의 게이트선(G3)에 공급되는 출력 신호 G3이 H레벨로 됨으로써, 2단째의 보조 용량선(SC1-2) 및 보조 용량선(SC2-2)에, 각각 L레벨 및 H레벨의 출력 신호 SC1-2(Low측(저전압측) 전위 VSCL) 및 SC2-2(High측(고전압측) 전위 VSCH)가 공급된다. 또한, 4단째의 게이트선(G4)에 공급되는 출력 신호 G4가 H레벨로 됨으로써, 3단째의 보조 용량선(SC1-3) 및 보조 용량선(SC2-3)에, 각각 L레벨 및 H레벨의 출력 신호 SC1-3(Low측(저전압측) 전위 VSCL) 및 SC2-3(High측(고전압측) 전위 VSCH)가 공급된다. 또한, 1단째∼3단째의 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)에 각각 공급되는 출력 신호 SC1-1∼SC1-3(L레벨) 및 SC2-1∼SC2-3(H레벨)의 전위 레벨은 1프레임 기간 유지된다.

이에 의해, 2프레임째에서는, 화소부(3a)에 있어서, 도 6에 도시한 동작이 행해짐과 함께, 화소부(3b)에 있어서, 도 5에 도시한 동작이 행해진다. 그리고, 3프레임째 이후에 있어서도, 1프레임 기간마다, 영상 신호선(VIDEO1)에 공급하는 영상 신호 VIDEO1의 흑 전위와 백 전위를, 대향 전극(35)의 전위 COM에 대하여 반전함과 함께, 영상 신호선(VIDEO2)에 공급하는 영상 신호 VIDEO2의 흑 전위와 백 전위를, 대향 전극(35)의 전위 COM에 대하여 반전한다. 또한, 1프레임 기간마다. 신호 공급 회로(7)에 공급하는 클럭 신호 CKVSC를, H레벨 및 L레벨로 교대로 절환한다. 이와 같이 하여, 1단째∼3단째의 보조 용량선(SC1-1∼SC1-3 및 SC2-1∼SC2-3)에 각각 공급되는 출력 신호 SC1-1∼SC1-3 및 SC2-1∼SC2-3의 전위 레벨을, 1프레임 기간마다, H레벨(High측(고전압측) 전위 VSCH) 및 L레벨(Low측(저전압측) 전위 VSCL)의 한쪽 및 다른쪽으로 교대로 절환한다. 이에 의해, 제1 실시예에 따른 액정 표시 장치가 구동된다.

제1 실시예에서는, 상기한 바와 같이, 화소부(3a)에 대응하는 보조 용량선(SC1-1∼SC1-3) 및 화소부(3b)에 대응하는 보조 용량선(SC2-1∼SC2-3)에, 각각, 플러스 극성인 H레벨(High측(고전압측) 전위 VSCH)의 신호 및 마이너스 극성인 L레벨(Low측(저전압측) 전위 VSCL)의 신호 중 한쪽 및 다른쪽을 공급하기 위한 신호 공급 회로부(71∼74)를 포함하는 신호 공급 회로(7)를 설치함으로써, 예를 들면, 화소부(3a)에 대응하는 보조 용량선으로부터의 출력 신호 SC1-1∼SC1-3이 H레벨(High측(고전압측) 전위 VSCH)임과 동시에, 화소부(3b)에 대응하는 보조 용량선으로부터 의 출력 신호 SC2-1∼SC2-3이 L레벨(Low측(저전압측) 전위 VSCL)인 것으로 하면, 화소부(3a)의 보조 용량(33)의 다른쪽의 전극(37a)에 H레벨(High측(고전압측) 전위 VSCH)의 출력 신호 SC1-1∼SC1-3이 공급되므로, 화소부(3a)의 보조 용량(33)의 전위를 H레벨측으로 상승시킬 수 있다. 또한, 화소부(3b)의 보조 용량(33)의 다른쪽의 전극(37b)에 L레벨(Low측(저전압측) 전위 VSCL)의 출력 신호 SC2-1∼SC2-3이 공급되므로, 화소부(3b)의 보조 용량(33)의 전위를 L레벨측으로 하강시킬 수 있다. 이에 의해, 화소부(3a)에 H레벨측의 영상 신호 VIDEO1을 기입 완료한 후에, 화소부(3a)의 보조 용량(33)의 다른쪽의 전극(37a)에 H레벨(High측(고전압측) 전위 VSCH)의 출력 신호 SC1-1∼SC1-3을 공급하면, 화소부(3a)의 화소 전위 Vp1을, 영상 신호 VIDEO1을 기입 완료한 직후의 상태보다 높게 할 수 있다. 또한, 화소부(3b)에 L레벨측의 영상 신호 VIDEO2를 기입 완료한 후에, 화소부(3b)의 보조 용량(33)의 다른쪽의 전극(37b)에 L레벨(Low측(저전압측) 전위 VSCL)의 출력 신호 SC2-1∼SC2-3을 공급하면. 화소부(3b)의 화소 전위 Vp2를, 영상 신호 VIDEO2를 기입 완료한 직후의 상태보다 낮게 할 수 있다. 이에 의해, 영상 신호 VIDEO1 및 VIDEO2의 전압을 크게 할 필요가 없으므로, 소비 전력을 저감할 수 있다.

또한, 제1 실시예에서는, 화소부(3a, 3b)를 서로 인접하도록 배치함으로써, 용이하게 도트 반전 구동을 행할 수 있다. 이와 같이, 도트 반전 구동을 행함으로써, 라인 반전 구동을 행하는 경우와 달리, 플리커가 선 형상(라인 형상)으로 발생하는 일이 없으므로, 용이하게 플리커를 시인하기 어렵게 할 수 있다.

또한, 제1 실시예에서는, 게이트선 구동 회로(6)를, 동일한 도전형(n형)의 복수의 트랜지스터에 의해 구성함과 함께, 신호 공급 회로(7)를, 게이트선 구동 회로(6)를 구성하는 트랜지스터와 동일한 도전형(n형)의 복수의 트랜지스터에 의해 구성함으로써, 게이트선 구동 회로(6) 및 신호 공급 회로(7)를 각각 구성하는 복수의 트랜지스터를 형성할 때에, 이온 주입 공정의 횟수 및 이온 주입 마스크의 매수가 증가하는 것을 억제할 수 있다. 이에 의해, 제조 프로세스가 복잡화하는 것을 억제할 수 있음과 함께, 제조 코스트가 증대하는 것을 억제할 수 있다.

또한, 제1 실시예에서는, 복수단의 게이트선(G1∼G3)의 각각에 대응하여 한쌍의 보조 용량선(SC1-1∼SC1-3 및 SC2-1∼SC2-3)을 1단씩 설치함과 함께, 복수단의 한쌍의 보조 용량선(SC1-1∼SC1-3 및 SC2-1∼SC2-3)의 각각에 신호 공급 회로부(72∼74)를 접속함으로써, 복수단의 게이트선(G1∼G3)의 화소부(3a, 3b)에 순차적으로 영상 신호 VIDEO1 및 VIDEO2가 기입된 후에, 복수단의 게이트선(C1∼G3)에 대응하는 각각의 신호 공급 회로부(72∼74)에 의해, 용이하게 H레벨(High측(고전압측) 전위 VSCH)의 신호 및 L레벨(Low측(저전압측) 전위 VSCL)의 신호 중 한쪽 및 다른쪽을 복수단의 한쌍의 보조 용량선(SC1-1∼SC1-3 및 SC2-1∼SC2-3)에 순차적으로 공급할 수 있다. 이 경우, 소정단의 다음단의 게이트선에 공급되는 출력 신호에 응답하여, 소정단의 신호 공급 회로부로부터 한쌍의 보조 용량선에 H레벨(High측(고전압측) 전위 VSCH)의 신호 및 L레벨(Low측(저전압측) 전위 VSCL)의 신호 중 한쪽 및 다른쪽을 공급함으로써, 소정단의 다음단의 게이트선에 공급되는 출력 신호는, 소정단의 게이트선에 출력 신호가 공급된 후에 공급되므로, 용이하게 소정단의 게이트선을 따라 배치된 화소부(3a, 3b)에 영상 신호 VIDEO1 및 VIDEO2가 기입 된 후에, 소정단의 게이트선에 대응하는 한쌍의 보조 용량선에, 각각 H레벨(High측(고전압측) 전위 VSCH)의 신호 및 L레벨(Low측(저전압측) 전위 VSCL)의 신호 중 한쪽 및 다른쪽을 공급할 수 있다.

또한, 제1 실시예에서는, 신호 공급 회로부(71∼74)를, 한 쌍의 보조 용량선에 각각 공급되는 H레벨(High측(고전압측) 전위 VSCH)의 신호 및 L레벨(Low측(저전압측) 전위 VSCL)의 신호를 절환하기 위한 신호 절환 회로부(71d∼74d)를 포함하도록 구성함으로써, 1프레임 기간마다, 화소부(3a, 3b)의 화소 전극(34)에 기입하는 영상 신호 VIDEO1 및 VIDEO2의 전위를, 대향 전극(35)의 전위에 대하여 반전시키는 도트 반전 구동을 행하는 경우에, 용이하게 신호 절환 회로부(72∼74)에 의해, 화소부(3a, 3b)의 용량(33)에 각각 접속되는 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)에 공급되는 H레벨(High측(고전압측) 전위 VSCH)의 신호 및 L레벨(Low측(저전압측) 전위 VSCL)의 신호를, 1프레임 기간마다 절환할 수 있다. 이에 의해, 도트 반전 구동을 행하는 경우에, 용이하게 화소부(3a, 3b)에 영상 신호 VIDEO1 및 VIDEO2를 기입 완료한 후에, 화소부(3a, 3b)의 화소 전극(34)의 전위를, 각각, 한 쌍의 보조 용량선으로부터 출력되는 출력 신호 SC1-1∼SC1-3 및 SC2-1∼SC2-3에 의해, 영상 신호 VIDEO1 및 VIDEO2를 기입 완료한 직후의 상태보다 높게 또는 낮게 할 수 있다.

또한, 제1 실시예에서는, 신호 공급 회로부(72∼74)를, 소스가 보조 용량선(SC1-1∼SC1-3)에 접속됨과 함께, 드레인에 High측(고전압측) 전위 VSCH가 공급되는 트랜지스터 NT61과, 소스가 보조 용량선(SC1-1∼SC1-3)에 접속됨과 함께, 드레 인에 Low측(저전압측) 전위 VSCL이 공급되는 트랜지스터 NT62와, 소스가 보조 용량선(SC2-1∼SC2-3)에 접속됨과 함께, 드레인에 High측(고전압측) 전위 VSCH가 공급되는 트랜지스터 NT63과, 소스가 보조 용량선(SC2-1∼SC2-3)에 접속됨과 함께, 드레인에 Low측(저전압측) 전위 VSCL이 공급되는 트랜지스터 NT63을 포함하도록 구성하고, 또한, 트랜지스터 NT61 및 NT64와 트랜지스터 NT62 및 NT63의 온 상태의 기간이 중첩되지 않도록 제어함으로써, 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)의 각각에 H레벨(High측(고전압측) 전위 VSCH)의 신호 및 L레벨(Low측(저전압측) 전위 VSCL)의 신호를 공급하는 경우에는, 트랜지스터 NT61 및 NT64를 온 상태로 함으로써, 용이하게 온 상태의 트랜지스터 NT61 및 NT64를 통하여, 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)의 각각에 H레벨(High측(고전압측) 전위 VSCH)의 신호 및 L레벨(Low측(저전압측) 전위 VSCL)의 신호를 공급할 수 있다. 또한, 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)의 각각에 L레벨(Low측(저전압측) 전위 VSCL)의 신호 및 H레벨(High측(고전압측) 전위 VSCH)의 신호를 공급하는 경우에는, 트랜지스터 NT62 및 NT63을 온 상태로 함으로써, 용이하게 온 상태의 트랜지스터 NT62 및 NT63을 통하여, 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)의 각각에 L레벨(Low측(저전압측) 전위 VSCL)의 신호 및 H레벨(High측(고전압측) 전위 VSCH)의 신호를 공급할 수 있다.

또한, 제1 실시예에서는, 직렬로 순차적으로 접속된 제1 신호 생성 회로부(71a∼74a), 제2 신호 생성 회로부(71b∼74b) 및 제3 신호 생성 회로부(71c∼74c)를 포함하는 신호 공급 회로부(71∼74)에 있어서, 제2 신호 생성 회로부(71b∼74b) 의 출력 신호를, 신호 절환 회로부(71d∼74d)의 트랜지스터 NT61 및 NT64의 게이트에 공급함과 함께, 제3 신호 생성 회로부(71c∼74c)의 출력 신호를, 신호 절환 회로부(71d∼74d)의 트랜지스터 NT62 및 NT63의 게이트에 공급하고, 또한, 트랜지스터 NT61 및 NT64와 트랜지스터 NT62 및 NT63의 온 상태의 기간이 중첩되지 않도록, 제2 신호 생성 회로부(71b∼74b) 및 제3 신호 생성 회로부(71c∼74c)로부터 각각 출력되는 출력 신호를 제어함으로써, 트랜지스터 NT61 및 NT64와 트랜지스터 NT62 및 NT63의 온 상태의 기간이 중첩되지 않기 때문에, 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)의 각각에 H레벨(High측(고전압측) 전위 VSCH)의 신호 및 L레벨(Low측(저전압측) 전위 VSCL)의 신호를 공급하는 경우에, 용이하게 트랜지스터 NT61 및 NT64만이 온 상태로 되도록 제어할 수 있다. 또한, 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)의 각각에 L레벨(Low측(저전압측) 전위 VSCL)의 신호 및 H레벨(High측(고전압측) 전위 VSCH)의 신호를 공급하는 경우에, 용이하게 트랜지스터 NT62 및 NT63만이 온 상태로 되도록 제어할 수 있다.

또한, 제1 실시예에서는, 한 쌍의 더미 보조 용량선에 접속되는 신호 공급 회로부(71)의 트랜지스터 NT31∼NT35를 포함하는 제1 신호 생성 회로부(71a)에 있어서, 트랜지스터 NT33의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어지는 클럭 신호 XCKVSC에 응답하여 온하도록 트랜지스터 NT34를 접속함으로써, 트랜지스터 NT33과 트랜지스터 NT34의 온 상태의 기간이 중첩되지 않으므로, 트랜지스터 NT33 및 NT34를 통하여 관통 전류가 흐르는 것을 억제할 수 있다. 또한, 트랜지스터 NT33이 온 상태일 때에, 트랜지스터 NT32가 온 상태로 됨과 함께, 트랜지 스터 NT31이 오프 상태로 되도록 접속함으로써, 트랜지스터 NT31과 트랜지스터 NT32의 온 상태의 기간이 중첩되는 일이 없으므로, 트랜지스터 NT31 및 NT32를 통하여 관통 전류가 흐르는 것을 억제할 수 있다. 또한, 제2 신호 생성 회로부(71b) 및 제3 신호 생성 회로부(71c)에 있어서도, 마찬가지의 효과를 얻을 수 있다. 또한, 신호 공급 회로부(72∼74)에 있어서도, 마찬가지의 효과를 얻을 수 있다.

또한, 트랜지스터 NT41∼NT45를 포함하는 제2 신호 생성 회로부(71b)와, 트랜지스터 NT51∼NT55를 포함하는 제3 신호 생성 회로부(71c)에 있어서, 제2 신호 생성 회로부(71b)의 노드 ND42로부터의 출력 신호를 신호 절환 회로부(71d)의 트랜지스터 NT61 및 NT64의 게이트에 공급함과 함께, 제3 신호 생성 회로부(71c)의 노드 ND52로부터의 출력 신호를 신호 절환 회로부(71d)의 트랜지스터 NT62 및 NT63의 게이트에 공급함으로써, 제2 신호 생성 회로부(71b)의 노드 ND42와 제3 신호 생성 회로부(71c)의 노드 ND52의 전위 레벨이 동시에 H레벨(L레벨)로 되는 일이 없으므로, 신호 절환 회로부(71d)에 있어서, 용이하게 트랜지스터 NT61 및 NT64가 온 상태일 때에는 트랜지스터 NT62 및 NT63을 오프 상태로 할 수 있음과 함께, 트랜지스터 NT62 및 NT63이 온 상태일 때에는 트랜지스터 NT61 및 NT64를 오프 상태로 할 수 있다. 또한, 신호 공급 회로부(72∼74)에 있어서도 마찬가지의 효과를 얻을 수 있다.

또한, 제1 실시예에서는, 한 쌍의 더미 보조 용량선에 접속되는 신호 공급 회로부(71)의 트랜지스터 NT31∼NT35를 포함하는 제1 신호 생성 회로부(71a)에 있어서, 트랜지스터 NT31의 게이트와 트랜지스터 NT34 사이에, 다이오드 접속된 트랜 지스터 NT35를 설치함으로써, 트랜지스터 NT31의 게이트와 게이트선(G1) 사이에서 전류가 역류하는 일이 없으므로, 트랜지스터 NT31이 온 상태일 때의 트랜지스터 NT31의 게이트 전위가 변동하는 것을 억제할 수 있다. 이에 의해, 확실하게 트랜지스터 NT31을 온 상태로 유지할 수 있다. 또한, 트랜지스터 NT31의 게이트와 소스 사이에, 용량 C31을 접속함으로써. 용량 C31이 접속된 트랜지스터 NT31의 게이트-소스간 전압을 유지하도록, 트랜지스터 NT31의 소스 전위의 상승에 수반하여 트랜지스터 NT31의 게이트 전위를 상승시킬 수 있다. 이에 의해, 보다 확실하게, 트랜지스터 NT31을 온 상태로 유지할 수 있다. 또한, 트랜지스터 NT33을, 서로 전기적으로 접속된 2개의 게이트 전극을 갖도록 구성함으로써, 트랜지스터 NT33에 인가되는 전압을, 2개의 게이트 전극에 의해 각 게이트 전극에 대응하는 소스-드레인 사이에 분배할 수 있다. 이 경우, 트랜지스터 NT33의 각 게이트 전극에 대응하는 소스-드레인 사이에 인가되는 전압을 작게 할 수 있으므로, 트랜지스터 NT33에 큰 전압이 인가되는 것에 기인하는 특성의 열화를 억제할 수 있다. 또한, 제2 신호 생성 회로부(71b) 및 제3 신호 생성 회로부(71c)에 있어서도, 마찬가지의 효과를 얻을 수 있다. 또한, 신호 공급 회로부(72∼74)에 있어서도, 마찬가지의 효과를 얻을 수 있다.

또한, 제1 실시예에서는, 1프레임 기간마다, 보조 용량선(SC1-1∼SC1-3 및 SC2-1∼SC2-3)에 각각 공급되는 H레벨(High측(고전압측) 전위 VSCH)의 신호 및 L레벨(Low측(저전압측) 전위 VSCL)의 신호 중 한쪽 및 다른쪽을 교대로 절환하는 것에 의해서, 1프레임 기간마다, 화소부(3a, 3b)에 기입하는 영상 신호 VIDEO1 및 VIDEO2의 전위를, 대향 전극(35)의 전위 COM에 대하여 반전시킴으로써, 보다 용이하게 도트 반전 구동을 행할 수 있다. 이 경우, 용이하게 소부(잔상 현상)를 억제할 수 있다.

(제2 실시예)

도 7 및 도 8을 참조하여, 이 제2 실시예에서는, 상기 제1 실시예의 V 드라이버를 p채널 트랜지스터로 구성하는 경우에 대해 설명한다.

우선, 도 7을 참조하여, 이 제2 실시예에서는 기판(101) 상에, 표시부(102)가 설치되어 있다. 표시부(102)에는 화소부(103a 및 103b)가 배치되어 있다. 또한, 도 7에서는, 도면의 간략화를 위해, 1단째의 게이트선(G1)과, 1단째의 게이트선(G1)과 교차하는 2개의 드레인선(D1 및 D2)을 도시함과 함께, 1단째의 게이트선(G1)을 따라 배치된 화소부(103a 및 103b)를 각각 1개씩만 도시하고 있지만, 실제로는 복수의 게이트선과 복수의 드레인선이 서로 교차하도록 배치되어 있음과 함께, 화소부(103a 및 103b)가 상호 인접하도록 매트릭스 형상으로 배치되어 있다. 또한, 화소부(103a 및 103b)는 각각, 본 발명의 「제1 화소부」 및 「제2 화소부」의 일례이다.

또한, 화소부(103a 및 103b)에는 각각, 도 1에 도시한 제1 실시예의 n채널 트랜지스터(32) 대신에, p채널 트랜지스터(132)(이하, 트랜지스터(132))가 설치되어 있다. 그리고, 화소부(103a)의 트랜지스터(132)의 소스는, 드레인선(D1)에 접속되어 있음과 함께, 화소부(103b)의 트랜지스터(132)의 소스는, 드레인선(D2)에 접속되어 있다. 화소부(103a 및 103b)의 트랜지스터(132)의 드레인은 각각 화소 전극(34)에 접속되어 있다.

또한, 제2 실시예의 표시부(102)의 그 밖의 구성은 상기 제1 실시예의 표시부(2)와 마찬가지이다.

또한, 기판(101) 상에는 도 1에 도시한 제1 실시예의 H 드라이버(5) 대신에, 도시하지 않은 복수의 p채널 트랜지스터로 이루어지는 H 드라이버(105)가 설치되어 있다. 또한, 기판(101) 상에는 도 1에 도시한 제1 실시예의 n채널 트랜지스터(H 스위치)(4a 및 4b) 대신에, p채널 트랜지스터(H 스위치)(104a 및 104b)(이하, 트랜지스터(104a 및 104b)라고 한다)가 설치되어 있다. 그리고, 화소부(103a)에 대응하는 트랜지스터(104a)는, 영상 신호선(VIDEO1)에 접속되어 있음과 함께, 화소부(103b)에 대응하는 트랜지스터(104b)는 영상 신호선(VIDEO2)에 접속되어 있다.

여기서, 제2 실시예에서는, 도 1에 도시한 제1 실시예의 V 드라이버(8) 대신에, 복수의 p채널 트랜지스터로 이루어지는 게이트선 구동 회로(106)(도 8 참조) 및 신호 공급 회로(107)를 포함하는 V 드라이버(108)가 설치되어 있다.

또한, 기판(101)의 외부에는 도 1에 도시한 제1 실시예와 마찬가지로, 구동 IC(9)가 설치되어 있다.

다음으로, 도 8을 참조하여, V 드라이버(108)의 내부 구성에 대하여 설명한다. 게이트선 구동 회로(106)는, 복수단의 시프트 레지스터 회로부(601∼606)와, 복수단의 논리 합성 회로부(261∼265)를 포함한다. 또한, 도 8에서는, 도면의 간략화를 위해, 6단분의 시프트 레지스터 회로부(601∼606) 및 5단분의 논리 합성 회로부(261∼265)만을 도시하고 있지만, 실제는 화소 수에 따른 수의 시프트 레지스 터 회로부 및 논리 합성 회로부가 설치되어 있다.

그리고, 1단째의 시프트 레지스터 회로부(601)는, 제1 회로부(601a)와 제2 회로부(601b)에 의해 구성되어 있다. 제1 회로부(601a)는, p채널 트랜지스터 PT1, PT2, PT3 및 PT4와, 다이오드 접속된 p채널 트랜지스터 PT5와, 용량 C1을 포함한다. 또한, 제2 회로부(601b)는 p채널 트랜지스터 PT11, PT12, PT13 및 PT14와, 다이오드 접속된 p채널 트랜지스터 PT15와, 용량 C11을 포함한다. 이하, p채널 트랜지스터 PT1∼PT5 및 PT11∼PT15는 각각 트랜지스터 PT1∼PT5 및 PT11∼PT15라고 칭한다.

여기서, 제2 실시예에서는, 제1 회로부(601a) 및 제2 회로부(601b)에 설치된 트랜지스터 PT1∼PT5 및 PT11∼PT15는, 모두 p형의 MOS 트랜지스터(전계 효과형 트랜지스터)로 이루어지는 TFT(박막 트랜지스터)에 의해 구성되어 있다.

또한, 1단째의 시프트 레지스터 회로부(601)를 구성하는 트랜지스터 PT1∼PT5 및 PT11∼PT15는 각각, 도 3에 도시한 제1 실시예의 1단째의 시프트 레지스터 회로부(61)의 트랜지스터 NT1∼NT5 및 NT11∼NT15에 대응한 위치에 접속되어 있다. 단, 상기 제1 실시예와 달리, 트랜지스터 PT1 및 PT11의 드레인은 마이너스측 전위 VBB에 접속되어 있다. 또한, 트랜지스터 PT2, PT3, PT12 및 PT13의 소스는 플러스측 전위 VDD에 접속되어 있다.

또한, 2단째∼6단째의 시프트 레지스터 회로부(602∼606)는, 상기한 1단째의 시프트 레지스터 회로부(601)와 마찬가지의 회로 구성을 갖는다. 즉, 2단째∼6단째의 시프트 레지스터 회로부(602∼606)는 각각, 1단째의 시프트 레지스터 회로부 (601)의 제1 회로부(601a)와 마찬가지의 회로 구성을 갖는 제1 회로부(602a∼606a)와, 1단째의 시프트 레지스터 회로부(601)의 제2 회로부(601b)와 마찬가지의 회로 구성을 갖는 제2 회로부(602b∼606b)에 의해 구성되어 있다.

또한, 논리 합성 회로부(261∼265)는, 각각 더미 게이트선(DG) 및 1단째∼4단째의 게이트선(G1∼G4)에 접속되어 있다.

그리고, 더미 게이트선(DG)에 접속되는 논리 합성 회로부(261)는, p채널 트랜지스터 PT21, PT22, PT23 및 PT24와, 다이오드 접속된 p채널 트랜지스터 PT25와, 용량 C21을 포함한다. 이하, p채널 트랜지스터 PT21∼PT25는 각각 트랜지스터 PT21∼PT25라고 칭한다.

여기서, 제2 실시예에서는, 논리 합성 회로부(261)에 설치된 트랜지스터 PT21∼PT25는 모두 p형의 MOS 트랜지스터로 이루어지는 TFT에 의해 구성되어 있다.

또한, 더미 게이트선(DG)에 접속되는 논리 합성 회로부(261)를 구성하는 트랜지스터 PT21∼PT25는 각각, 도 3에 도시한 제1 실시예의 더미 게이트선(DG)에 접속되는 논리 합성 회로부(161)의 트랜지스터 NT21∼NT25에 대응한 위치에 접속되어 있다. 단, 상기 제1 실시예와 달리, 트랜지스터 PT23의 소스는 플러스측 전위 VDD에 접속되어 있다.

또한, 1단째∼4단째의 게이트선(G1∼G4)에 각각 접속되는 논리 합성 회로부(262∼265)는, 상기한 더미 게이트선(DG)에 접속되는 논리 합성 회로부(261)와 마찬가지의 회로 구성을 갖는다.

또한, 신호 공급 회로(107)는 복수단의 신호 공급 회로부(701∼704)를 포함 한다. 그리고, 신호 공급 회로부(701)는 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되어 있다. 또한, 신호 공급 회로부(702)는 1단째의 보조 용량선(SC1-1 및 SC2-1)에 접속되어 있음과 함께, 신호 공급 회로부(703)는 2단째의 보조 용량선(SC1-2 및 SC2-2)에 접속되어 있다. 또한, 신호 공급 회로부(704)는 3단째의 보조 용량선(SC1-3 및 SC2-3)에 접속되어 있다. 또한, 도 8에서는, 도면의 간략화를 위해, 4단분의 신호 공급 회로부(701∼704)만을 도시하고 있지만, 실제는 화소 수에 따른 수의 신호 공급 회로부가 설치되어 있다.

그리고, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(701)는, 제1 신호 생성 회로부(701a)와, 제2 신호 생성 회로부(701b)와, 제3 신호 생성 회로부(701c)와, 신호 절환 회로부(701d)에 의해 구성되어 있다. 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(701)의 제1 신호 생성 회로부(701a)는 p채널 트랜지스터 PT31, PT32, PT33 및 PT34와, 다이오드 접속된 p채널 트랜지스터 PT35와, 용량 C31을 포함한다. 또한, p채널 트랜지스터 PT31, PT32, PT33 및 PT34는 각각, 본 발명의 「제5 트랜지스터」, 「제6 트랜지스터」, 「제7 트랜지스터」 및 「제8 트랜지스터」의 일례이고, p채널 트랜지스터 PT35는 본 발명의 「다이오드」의 일례이다. 이하, p채널 트랜지스터 PT31∼PT35는 각각 트랜지스터 PT31∼PT35라고 칭한다.

여기서, 제2 실시예에서는, 제1 신호 생성 회로부(701a)에 설치된 트랜지스터 PT31∼PT35는 모두 p형의 MOS 트랜지스터로 이루어지는 TFT에 의해 구성되어 있다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(701)의 제1 신호 생성 회로부(701a)를 구성하는 트랜지스터 PT31∼PT35는 각각, 도 3에 도시한 제1 실시예의 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제1 신호 생성 회로부(71a)의 트랜지스터 NT31∼NT35에 대응한 위치에 접속되어 있다. 단, 트랜지스터 PT31의 드레인은 마이너스측 전위 VBB에 접속되어 있음과 함께, 트랜지스터 PT32 및 PT33의 소스는 플러스측 전위 VDD에 접속되어 있다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(701)의 제2 신호 생성 회로부(701b)는 p채널 트랜지스터 PT41, PT42, PT43 및 PT44와, 다이오드 접속된 p채널 트랜지스터 PT45와, 용량 C41을 포함한다. 또한, p채널 트랜지스터 PT41, PT42, PT43 및 PT44는 각각, 본 발명의 「제5 트랜지스터」, 「제6 트랜지스터」, 「제7 트랜지스터」 및 「제8 트랜지스터」의 일례이고, p채널 트랜지스터 PT45는 본 발명의 「다이오드」의 일례이다. 이하, p채널 트랜지스터 PT41∼PT45는 각각 트랜지스터 PT41∼PT45라고 칭한다.

여기서, 제2 실시예에서는, 제2 신호 생성 회로부(701b)에 설치된 트랜지스터 PT41∼PT45는 모두 p형의 MOS 트랜지스터로 이루어지는 TFT에 의해 구성되어 있다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(701)의 제2 신호 생성 회로부(701b)를 구성하는 트랜지스터 PT41∼PT45는 각각, 도 3에 도시한 제1 실시예의 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회 로부(71)의 제2 신호 생성 회로부(71b)의 트랜지스터 NT41∼NT45에 대응한 위치에 접속되어 있다. 단, 트랜지스터 PT41의 드레인은 마이너스측 전위 VBB에 접속되어 있음과 함께, 트랜지스터 PT42 및 PT43의 소스는 플러스측 전위 VDD에 접속되어 있다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(701)의 제3 신호 생성 회로부(701c)는 p채널 트랜지스터 PT51, PT52, PT53 및 PT54와, 다이오드 접속된 p채널 트랜지스터 PT55와, 용량 C51을 포함한다. 또한, p채널 트랜지스터 PT51, PT52, PT53 및 PT54는 각각, 본 발명의 「제5 트랜지스터」, 「제6 트랜지스터」, 「제7 트랜지스터」 및 「제8 트랜지스터」의 일례이고, p채널 트랜지스터 PT55는 본 발명의 「다이오드」의 일례이다. 이하, p채널 트랜지스터 PT51∼PT55는 각각 트랜지스터 PT51∼PT55라고 칭한다.

여기서, 제2 실시예에서는, 제3 신호 생성 회로부(701c)에 설치된 트랜지스터 PT51∼PT55는 모두 p형의 MOS 트랜지스터로 이루어지는 TFT에 의해 구성되어 있다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(701)의 제3 신호 생성 회로부(701c)를 구성하는 트랜지스터 PT51∼PT55는 각각, 도 3에 도시한 제1 실시예의 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 제3 신호 생성 회로부(71c)의 트랜지스터 NT51∼NT55에 대응한 위치에 접속되어 있다. 단, 트랜지스터 PT51의 드레인은 마이너스측 전위 VBB에 접속되어 있음과 함께, 트랜지스터 PT52 및 PT53의 소스는 플러스측 전위 VDD에 접속되어 있 다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(701)의 신호 절환 회로부(701d)는, p채널 트랜지스터 PT61, PT62, PT63 및 PT64를 포함한다. 또한, p채널 트랜지스터 PT61, PT62, PT63 및 PT64는 각각, 본 발명의 「제1 트랜지스터」, 「제2 트랜지스터」, 「제3 트랜지스터」 및 「제4 트랜지스터」의 일례이다. 이하, p채널 트랜지스터 PT61∼PT64는 각각 트랜지스터 PT61∼PT64라고 칭한다.

여기서, 제2 실시예에서는, 신호 절환 회로부(701d)에 설치된 트랜지스터 PT61∼PT64는 모두 p형의 MOS 트랜지스터로 이루어지는 TFT에 의해 구성되어 있다.

또한, 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(701)의 신호 절환 회로부(701d)를 구성하는 트랜지스터 PT61∼PT64는 각각, 도 3에 도시한 제1 실시예의 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)의 신호 절환 회로부(71d)의 트랜지스터 NT61∼NT64에 대응한 위치에 접속되어 있다.

또한, 1단째∼3단째의 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)에 접속되는 신호 공급 회로부(702∼704)는, 상기한 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(701)와 마찬가지의 회로 구성을 갖는다. 즉, 1단째∼3단째의 보조 용량선(SC1-1∼SC1-3) 및 보조 용량선(SC2-1∼SC2-3)에 접속되는 신호 공급 회로부(702∼704)는 각각 더미 보조 용량선(SC1-D 및 SC2-D)에 접속되는 신호 공급 회로부(71)와 마찬가지의 회로 구성을 갖는 제1 신호 생성 회 로부(702a∼704a)와, 제2 신호 생성 회로부(702b∼704b)와, 제3 신호 생성 회로부(702c∼704c)와, 신호 절환 회로부(702d∼704d)에 의해 구성되어 있다.

도 9는 본 발명의 제2 실시예에 따른 액정 표시 장치의 V 드라이버의 동작을 설명하기 위한 전압 파형도이다. 다음으로, 도 8 및 도 9를 참조하여, 제2 실시예에 따른 V 드라이버(108)의 동작을 설명한다. 이 제2 실시예의 V 드라이버(108)에서는, 도 4에 도시한 제1 실시예의 스타트 신호 STV, 클럭 신호 CKV1, 클럭 신호 CKV2, 클럭 신호 CKVSC 및 인에이블 신호 ENB의 H레벨과 L레벨을 반전시킨 파형의 신호를, 각각 스타트 신호 STV, 클럭 신호 CKV1, 클럭 신호 CKV2, 클럭 신호 CKVSC 및 인에이블 신호 ENB로서 입력한다. 이에 의해, 제2 실시예의 논리 합성 회로부(261∼265)로부터는, 상기 제1 실시예의 논리 합성 회로부(161∼165)로부터의 출력 신호 DG 및 G1∼G4의 H레벨과 L레벨을 반전시킨 파형을 갖는 신호가 출력된다. 또한, 제2 실시예의 신호 공급 회로부(701∼704)로부터는, 상기 제1 실시예의 신호 공급 회로부(71∼74)로부터 출력되는 출력 신호 SC1-D, SC1-1∼SC1-3, SC2-D 및 SC2-1∼SC2-3의 H레벨과 L레벨을 반전시킨 파형을 갖는 신호가 출력된다. 이 제2 실시예의 V 드라이버(108)의 이 이외의 동작은 상기 제1 실시예의 V 드라이버(8)와 마찬가지이다.

제2 실시예에서는, 상기한 바와 같이 구성함으로써, 상기 제1 실시예와 마찬가지로, 도트 반전 구동을 행하는 것에 의해 플리커를 시인하기 어렵게 할 수 있고, 또한, 소비 전력을 저감할 수 있다.

또한, 제2 실시예에서는, 게이트선 구동 회로(106)를, 동일한 도전형(p형)의 복수의 트랜지스터에 의해 구성함과 함께, 신호 공급 회로(107)를, 게이트선 구동 회로(106)를 구성하는 트랜지스터와 동일한 도전형(p형)의 복수의 트랜지스터에 의해 구성함으로써, n채널 트랜지스터를 이용한 제1 실시예와 마찬가지로, 게이트선 구동 회로(106) 및 신호 공급 회로(107)를 각각 구성하는 복수의 트랜지스터를 형성할 때에, 이온 주입 공정의 횟수 및 이온 주입 마스크의 매수가 증가하는 것을 억제할 수 있다. 이에 의해, 제조 프로세스가 복잡화하는 것을 억제할 수 있음과 함께, 제조 코스트가 증대하는 것을 억제할 수 있다.

또한, 제2 실시예의 그 밖의 효과는 상기 제1 실시예와 마찬가지이다.

또한, 금회 개시된 실시예는, 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 실시예의 설명이 아니고 특허청구의 범위에 의해서 나타내어지고, 또한 특허 청구의 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함된다.

예를 들면, 상기 제1 및 제2 실시예에서는, 신호 공급 회로부의 회로 구성을 도 3 또는 도 8에 도시한 회로 구성으로 했지만, 본 발명은 이것에 한하지 않고, 적어도 한쌍의 보조 용량선에, 각각 H레벨측의 신호 및 L레벨측의 신호 중 한쪽 및 다른쪽을 공급하는 것이 가능하면 된다. 또한, 1프레임 기간마다, 적어도 한쌍의 보조 용량선에 각각 공급되는 H레벨측의 신호 및 L레벨측의 신호 중 한쪽 및 다른쪽을 교대로 절환하는 것이 가능하면 된다.

또한, 상기 제1 및 제2 실시예에서는, 제1 화소부(화소부(3a 및 103a)) 및 제2 화소부(화소부(3b 및 103b))를, 서로 인접하도록 배치함으로써 도트 반전 구동 을 행하도록 했지만, 본 발명은 이것에 한하지 않고, 한쪽의 블록을 복수의 제1 화소부만으로 구성함과 함께, 다른쪽의 블록을 복수의 제2 화소부만으로 구성하고, 또한, 한쪽의 블록과 다른쪽의 블록을 인접하도록 배치함으로써, 블록 반전 구동을 행하도록 해도 좋다.

또한, 상기 제1 및 제2 실시예에서는, 드레인선을 구동하기 위한 n채널 트랜지스터가 순차적으로 온 상태로 되도록 구성했지만, 본 발명은 이것에 한하지 않고, 드레인선을 구동하기 위한 모든 n채널 트랜지스터가 동시에 온 상태로 되도록 구성해도 좋다.

또한, 상기 제1 및 제2 실시예에서는, 소정단의 다음단의 게이트선을 따른 화소부에 영상 신호를 기입하는 타이밍과 마찬가지의 타이밍에서, 소정단의 게이트선에 대응하는 적어도 한쌍의 보조 용량선에, 각각 H레벨측의 신호 및 L레벨측의 신호 중 한쪽 및 다른쪽을 공급하도록 했지만, 본 발명은 이것에 한하지 않고, 소정단의 게이트선에 대응하는 적어도 한쌍의 보조 용량선에 소정의 신호를 공급하는 타이밍은, 다음단의 게이트선을 따른 화소부에 영상 신호를 기입하는 타이밍이 아니더라도 좋다.

본 발명에 따르면, 플리커(깜박거림)를 시인하기 어렵게 함과 함께, 소비 전력을 저감하는 것이 가능한 표시 장치를 제공할 수 있다.

Claims

서로 교차하도록 배치된 복수의 드레인선 및 복수의 게이트선과,

화소 전극에 접속된 제1 전극과, 제2 전극을 갖는 보조 용량을 각각 포함하는 제1 화소부 및 제2 화소부와,

상기 제1 화소부 및 상기 제2 화소부의 상기 보조 용량의 상기 제2 전극에 각각 접속된 제1 보조 용량선 및 제2 보조 용량선과,

상기 복수의 게이트선을 순차적으로 구동하기 위한 시프트 레지스터를 포함함과 함께, 동일한 도전형의 복수의 트랜지스터로 이루어지는 게이트선 구동 회로와,

상기 제1 화소부의 상기 제1 보조 용량선 및 상기 제2 화소부의 상기 제2 보조 용량선에, 각각 제1 전위를 갖는 제1 신호 및 제2 전위를 갖는 제2 신호를 공급함과 함께, 상기 게이트선 구동 회로를 구성하는 트랜지스터와 동일한 도전형의 복수의 트랜지스터로 이루어지는 신호 공급 회로부를 복수 포함하는 신호 공급 회로를 구비한 표시 장치.
제1항에 있어서,

상기 신호 공급 회로부는 상기 복수의 게이트선의 각각에 대응하여 1개씩 설치되어 있고,

각각의 상기 신호 공급 회로부는, 대응하는 각각의 상기 게이트선의 상기 제 1 보조 용량선 및 상기 제2 보조 용량선에, 각각 상기 제1 신호 및 상기 제2 신호를 순차적으로 공급하는 표시 장치.
제1항에 있어서,

상기 신호 공급 회로부는,

상기 제1 보조 용량선 및 상기 제2 보조 용량선에 각각 공급되는 상기 제1 전위를 갖는 상기 제1 신호 및 상기 제2 전위를 갖는 상기 제2 신호를 절환하기 위한 신호 절환 회로부와,

상기 신호 절환 회로부를 구동하는 신호를 생성하기 위한 신호 생성 회로부를 포함하는 표시 장치.
제3항에 있어서,

상기 신호 절환 회로부는, 상기 제1 보조 용량선과 상기 제1 전위를 갖는 상기 제1 신호가 공급되는 제1 신호선 사이에 접속된 제1 트랜지스터와, 상기 제1 보조 용량선과 상기 제2 전위를 갖는 상기 제2 신호가 공급되는 제2 신호선 사이에 접속된 제2 트랜지스터와, 상기 제2 보조 용량선과 상기 제1 신호선 사이에 접속된 제3 트랜지스터와, 상기 제2 보조 용량선과 상기 제2 신호선 사이에 접속된 제4 트랜지스터를 포함하고,

상기 제1 트랜지스터 및 상기 제4 트랜지스터가 온 상태일 때에는, 상기 제2 트랜지스터 및 상기 제3 트랜지스터가 오프 상태로 됨과 함께, 상기 제1 트랜지스 터 및 상기 제4 트랜지스터를 통하여, 상기 제1 보조 용량선 및 상기 제2 보조 용량선에, 각각 상기 제1 전위를 갖는 상기 제1 신호 및 상기 제2 전위를 갖는 상기 제2 신호가 공급되고,

상기 제2 트랜지스터 및 상기 제3 트랜지스터가 온 상태일 때에는, 상기 제1 트랜지스터 및 상기 제4 트랜지스터가 오프 상태로 됨과 함께, 상기 제2 트랜지스터 및 상기 제3 트랜지스터를 통하여, 상기 제1 보조 용량선 및 상기 제2 보조 용량선에, 각각 상기 제2 전위를 갖는 상기 제2 신호 및 상기 제1 전위를 갖는 상기 제1 신호가 공급되는 표시 장치.
제4항에 있어서,

상기 신호 생성 회로부는, 직렬로 순차적으로 접속된 제1 신호 생성 회로부, 제2 신호 생성 회로부 및 제3 신호 생성 회로부를 포함하고,

상기 제2 신호 생성 회로부의 출력 신호는, 상기 신호 절환 회로부의 상기 제1 트랜지스터 및 상기 제4 트랜지스터의 게이트에 입력됨과 함께, 상기 제3 신호 생성 회로부의 출력 신호는, 상기 신호 절환 회로부의 상기 제2 트랜지스터 및 상기 제3 트랜지스터의 게이트에 입력되고,

상기 제2 신호 생성 회로부의 출력 신호는, 상기 신호 절환 회로부의 상기 제2 트랜지스터 및 상기 제3 트랜지스터의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어지는 신호이고, 상기 제3 신호 생성 회로부의 출력 신호는, 상기 제1 트랜지스터 및 상기 제4 트랜지스터의 온 상태의 기간과 중첩되지 않는 온 상 태의 기간이 얻어지는 신호인 표시 장치.
제5항에 있어서,

상기 제1 신호 생성 회로부, 상기 제2 신호 생성 회로부 및 상기 제3 신호 생성 회로부는,

제3 전위측에 접속되고, 상기 게이트선 구동 회로의 출력 신호에 응답하여 온하는 제5 트랜지스터와, 제4 전위측에 접속된 제6 트랜지스터와, 상기 제5 트랜지스터의 게이트와 상기 제4 전위 사이에 접속된 제7 트랜지스터와, 상기 제5 트랜지스터의 게이트와 상기 게이트선 구동 회로의 출력 신호가 공급되는 상기 게이트선 사이에 접속되고, 상기 제7 트랜지스터의 온 상태의 기간과 중첩되지 않는 온 상태의 기간이 얻어지는 클럭 신호에 응답하여 온함으로써 상기 제5 트랜지스터의 게이트에 상기 게이트선 구동 회로의 출력 신호를 공급하기 위한 제8 트랜지스터를 갖는 표시 장치.
제6항에 있어서,

상기 제7 트랜지스터는, 상기 제6 트랜지스터가 온 상태일 때에 상기 제5 트랜지스터를 오프 상태로 하는 기능을 갖는 표시 장치.
제6항에 있어서,

상기 제5 트랜지스터의 게이트와 상기 제8 트랜지스터 사이에는 다이오드가 접속되어 있는 표시 장치.
제6항에 있어서,

상기 제5 트랜지스터의 게이트와 소스 사이에는 용량이 접속되어 있는 표시 장치.
제6항에 있어서,

상기 제7 트랜지스터는 서로 전기적으로 접속된 2개의 게이트 전극을 갖는 표시 장치.
제1항에 있어서,

상기 신호 공급 회로부 및 상기 게이트선은 복수단 설치되어 있음과 함께, 소정단의 상기 신호 공급 회로부는 상기 소정단의 상기 게이트선에 대응하도록 배치되고,

상기 소정단의 상기 신호 공급 회로부는, 상기 소정단의 다음단의 상기 게이트선에 공급되는 출력 신호에 응답하여, 상기 제1 신호 및 상기 제2 신호를 출력하는 표시 장치.
제1항에 있어서,

상기 제1 화소부 및 상기 제2화소부는 상호 인접하도록 배치되어 있는 표시 장치.
제1항에 있어서,

상기 신호 공급 회로부는, 적어도 1개의 게이트선을 따라 배치된 모든 화소부에 영상 신호를 기입 완료한 후에, 상기 제1 보조 용량선 및 상기 제2 보조 용량선에 각각 상기 제1 신호 및 상기 제2 신호를 공급하는 표시 장치.
제1항에 있어서,

상기 신호 공급 회로부는, 모든 화소부에 영상 신호를 기입 완료하는 기간인 1프레임 기간마다, 상기 제1 보조 용량선 및 상기 제2 보조 용량선에 각각 공급되는 상기 제1 신호 및 상기 제2 신호를 교대로 절환하는 표시 장치.
제1항에 있어서,

상기 제1 화소부 및 상기 제2 화소부는 상호 인접하도록 배치되어 있고,

상기 제1 화소부 및 상기 제2 화소부의 제1 전극에 공급되는 영상 신호는 흑 전위와 백 전위가 서로 반전한 파형을 갖는 표시 장치.
제1항에 있어서,

복수의 상기 제1 화소부만으로 구성된 제1 블록과, 복수의 상기 제2 화소부만으로 구성된 제2블록이 서로 인접하도록 배치되어 있고,

상기 제1 블록을 구성하는 복수의 상기 제1 화소부 및 상기 제2 블록을 구성하는 복수의 상기 제2 화소부에 공급되는 영상 신호는 흑 전위와 백 전위가 서로 반전한 파형을 갖는 표시 장치.