JP2011191773A - 表示装置 - Google Patents

Abstract

【課題】フリッカを視認し難くするとともに、消費電力を低減することが可能な表示装置を提供する。
【解決手段】画素電極３４に接続された一方の電極３６と、他方の電極３７とを有する補助容量３３をそれぞれ含む画素部３ａおよび３ｂと、画素部３ａおよび３ｂの補助容量３３の他方の電極３７にそれぞれ接続された補助容量線ＳＣ１−１〜ＳＣ１−４およびＳＣ２−１〜ＳＣ２−４と、画素部３ａの補助容量線ＳＣ１−１〜ＳＣ１−４および画素部３ｂの補助容量線ＳＣ２−１〜ＳＣ２−４に、それぞれ、Ｈレベル側の信号ＶＳＣＨおよびＬレベル側の信号ＶＳＣＬの一方および他方を供給するための信号供給回路部７ａ〜７ｄを含む信号供給回路７とを備えている。
【選択図】図１

Description

この発明は、表示装置に関し、特に、画素部を有する表示装置に関する。

従来、表示装置として、液晶を含む画素部を備えた液晶表示装置が知られている。この従来の液晶表示装置では、画素部の液晶層は、画素電極と対向電極（共通電極）とによって挟持された構成を有する。そして、従来の液晶表示装置では、画素部の画素電極に印加する電圧（映像信号）を制御することにより液晶分子の配列を変化させることによって、表示部に映像信号に応じた画像が表示される。

上記した液晶表示装置において、画素部の液晶（画素電極）に長時間にわたり直流電圧が印加されると、焼き付きと呼ばれる残像現象が生じる。したがって、液晶表示装置を駆動させる場合には、所定の周期で、画素電極の電位（画素電位）を、対向電極の電位に対して反転させる駆動方法を用いる必要がある。このような液晶表示装置の駆動方法の一例として、対向電極に直流電圧を印加するＤＣ駆動法がある。また、このＤＣ駆動法として、１水平期間毎に、画素電位を、直流電圧が印加される対向電極の電位に対して反転させるライン反転駆動法が知られている（たとえば、非特許文献１参照）。なお、１水平期間とは、１本のゲート線に沿って配置された全ての画素部に、映像信号を書き終える期間である。

図１４は、従来のライン反転駆動法を用いて液晶表示装置を駆動させる場合の波形図である。図１４を参照して、従来のライン反転駆動法を用いて液晶表示装置を駆動させる場合には、１水平期間毎に、対向電極の電位ＣＯＭに対して画素電位（映像信号）ＶＩＤＥＯを反転させる。また、画素部Ａ〜Ｆ毎に、表示する画像に応じて画素電位（映像信号）ＶＩＤＥＯを変化させる。

しかしながら、図１４に示した従来のライン反転駆動法を用いて液晶表示装置を駆動させる場合において、低周波で駆動させることにより消費電力を低減しようとすると、フリッカ（ちらつき）が視認され易くなるという不都合があった。具体的には、低周波で駆動させた場合には、画素電位を保持する期間が長くなるので、その分、画素電位の変動が大きくなる。このように、画素電位の変動が大きくなると、画素部Ａ〜Ｆを通過する光が所望の輝度からずれた輝度になるので、フリッカが発生する。そして、従来のライン反転駆動法では、上記したフリッカが線状（ライン状）に発生するので、フリッカが視認され易くなる。

そこで、従来では、隣接する画素部Ａ〜Ｆ毎に、画素電位（映像信号）ＶＩＤＥＯを対向電極の電位ＣＯＭに対して反転させるドット反転駆動法を用いた液晶表示装置が提案されている。

図１５は、従来のドット反転駆動法を用いて液晶表示装置を駆動させる場合の波形図である。図１５を参照して、従来のドット反転駆動法を用いて液晶表示装置を駆動させる場合には、図１４に示した従来のライン反転駆動法と異なり、画素部Ａ〜Ｆ毎に、対向電極の電位ＣＯＭに対して、表示する画像に応じた画素電位（映像信号）ＶＩＤＥＯを反転させる。このような従来のドット反転駆動法を用いて液晶表示装置を駆動させることによって、低周波で駆動させることに起因してフリッカが発生したとしても、そのフリッカが線状（ライン状）に発生することがないので、フリッカを視認し難くすることが可能となる。
鈴木八十二著「液晶ディスプレイ工学入門」日刊工業新聞社、１９９８年１１月２０日、ｐｐ．１０１−１０３

しかしながら、図１５に示した従来のドット反転駆動法では、画素電位（映像信号）ＶＩＤＥＯを、直流電圧が印加される対向電極の電位ＣＯＭに対して反転させるために、液晶駆動電圧の２倍の電圧を有する映像信号が必要となる。たとえば、図１５において、液晶駆動電圧をＶ１とした場合、画素電位（映像信号）ＶＩＤＥＯを対向電極の電位ＣＯＭに対して反転させる前と後とで同じ液晶駆動電圧Ｖ１を得ようとすると、液晶駆動電圧Ｖ１の２倍の電圧Ｖ２を有する映像信号が必要となる。このため、液晶表示装置を低周波で駆動させることにより消費電力の低減を図ったとしても、消費電力の低減には限界があるという問題点があった。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、フリッカ（ちらつき）を視認し難くするとともに、消費電力を低減することが可能な表示装置を提供することである。

上記目的を達成するために、この発明の一の局面による表示装置は、 互いに交差するように配置された複数のドレイン線および複数のゲート線と、画素電極に接続された第１電極と、第２電極とを有する補助容量をそれぞれ含む第１画素部および第２画素部と、前記第１画素部および前記第２画素部の前記補助容量の第２電極にそれぞれ接続された第１補助容量線および第２補助容量線と、前記第１画素部の第１補助容量線に第１電位を有する第１信号又は第２電位を有する第２信号を供給すると共に、前記第２画素部の第２補助容量線に、前記第１信号又は前記第２信号を供給するための信号供給回路部を複数含む信号供給回路と、前記複数のゲート線を駆動するための第１シフトレジスタを含むゲート線駆動回路と、前記第１シフトレジスタを含むゲート線駆動回路とは別個に設けられ、前記複数の信号供給回路部を駆動するための第２シフトレジスタとを備え、前記信号供給回路部は、前記第１補助容量線に前記第１信号を供給する場合には、前記第２補助容量線に前記第２信号を供給し、前記第１補助容量線に前記第２信号を供給する場合には、前記第２補助容量線に前記第１信号を供給するための信号切替回路部を備え、前記信号供給回路部は、２本のゲート線毎に１つずつ設けられており、前記第２シフトレジスタは、前記第１シフトレジスタを駆動するための第１パルス信号の周期の２倍の周期を有する第２パルス信号により駆動される。

上記一の局面による表示装置において、好ましくは、信号供給回路部は、２本のゲート線毎に１つずつ設けられており、信号供給回路部は、対応する２本のゲート線の２対の第１補助容量線および第２補助容量線に、それぞれ、第１信号および第２信号を同時に供給する。このように構成すれば、複数のゲート線の各々に対応して１つずつ信号供給回路部を設ける場合に比べて、信号供給回路部の数を少なくすることができるので、回路規模を縮小することができるとともに、歩留まりを向上させることができる。

上記一の局面による表示装置において、好ましくは、第１画素部および第２画素部は、互いに隣接するように配置されている。このように構成すれば、容易に、隣接する画素部毎に、画素電位（映像信号）を、共通電極の電位に対して反転させるドット反転駆動を行うことができる。

上記一の局面による表示装置において、好ましくは、信号供給回路部は、少なくとも１つのゲート線に沿って配置された全ての画素部に映像信号を書き終えた後、第１補助容量線および第２補助容量線に、それぞれ、第１信号および第２信号を供給する。このように構成すれば、容易に、少なくとも１つのゲート線に沿って配置された全ての画素部の画素電位を、映像信号を書き終えた直後の状態よりも高くまたは低くすることができる。

この場合、好ましくは、信号供給回路部は、全ての画素部に映像信号を書き終える期間である１フレーム期間毎に、第１補助容量線および第２補助容量線にそれぞれ供給される第１信号および第２信号を交互に切り換える。このように構成すれば、１フレーム期間毎に、第１画素部の画素電極および第２画素部の画素電極に書き込まれる映像信号の電位を、共通電極の電位に対して反転させることにより、より容易に、ドット反転駆動またはブロック反転駆動を行うことができる。この場合、容易に、焼き付き（残像現象）を抑制することができる。

上記一の局面による表示装置において、好ましくは、第１画素部および第２画素部は、互いに隣接するように配置されており、第１画素部および第２画素部の第１電極に供給される映像信号は、互いに反転した波形を有する。このように構成すれば、より容易に、ドット反転駆動を行うことができる。

上記一の局面による表示装置において、好ましくは、複数の第１画素部のみで構成された第１ブロックと、複数の第２画素部のみで構成された第２ブロックとが互いに隣接するように配置されており、第１ブロックを構成する複数の第１画素部および第２ブロックを構成する複数の第２画素部に供給される信号は、互いに反転した波形を有する。このように構成すれば、より容易に、ブロック反転駆動を行うことができる。

この一の局面による表示装置では、上記信号供給回路を設けることによって、たとえば、第１電位がＨレベルで第２電位がＬレベルであるとともに、第１信号が第１画素部の第１補助容量線に供給され、第２信号が第２画素部の第２補助容量線に供給されるとすると、Ｈレベルの第１信号が第１補助容量線を介して第１画素部の補助容量の第２電極に供給されるので、第１画素部の補助容量の電位をＨレベルに立ち上げることができる。また、Ｌレベルの第２信号が第２補助容量線を介して第２画素部の補助容量の第２電極に供給されるので、第２画素部の補助容量の電位をＬレベルに立ち下げることができる。これにより、第１画素部にＨレベルの映像信号を書き終えた後に、第１画素部の補助容量の第２電極にＨレベルの第１信号を供給すれば、第１画素部の画素電極の電位を、映像信号を書き終えた直後の状態よりも高くすることができる。また、第２画素部にＬレベルの映像信号を書き終えた後に、第２画素部の補助容量の第２電極にＬレベルの第２信号を供給すれば、第２画素部の画素電位を、映像信号を書き終えた直後の状態よりも低くすることができる。これにより、映像信号の電圧を大きくする必要がないので、映像信号の電圧を大きくすることに起因する消費電力の増大を容易に抑制することができる。その結果、消費電力を低減することができる。また、隣接する画素部毎に、画素電位（映像信号）を、共通電極の電位に対して反転させるドット反転駆動を行う場合には、第１画素部と第２画素部とを隣接するように配置することにより、容易に、ドット反転駆動を行うことができる。さらに、複数の画素部毎に、画素電位（映像信号）を、共通電極の電位に対して反転させるブロック反転駆動を行う場合には、一方のブロックを複数の第１画素部のみで構成するとともに、他方のブロックを複数の第２画素部のみで構成し、かつ、一方のブロックと他方のブロックとを隣接するように配置することにより、容易に、ブロック反転駆動を行うことができる。このように、ドット反転駆動やブロック反転駆動を行うことによって、隣接するゲート線毎に、画素電位（映像信号）を、共通電極の電位に対して反転させるライン反転駆動を行う場合と異なり、フリッカが線状（ライン状）に発生することがないので、容易に、フリッカを視認し難くすることができる。さらに、第１シフトレジスタを含むゲート線駆動回路と、第１シフトレジスタを含むゲート線駆動回路とは別個に設けられ、複数の信号供給回路部を順次駆動するための第２シフトレジスタとをさらに備えることで、容易に、第１シフトレジスタを含むゲート線駆動回路により順次駆動されるゲート線に対応する信号供給回路部を、第２シフトレジスタにより順次駆動させることができる。さらに、第２シフトレジスタは、第１シフトレジスタを駆動するための第１パルス信号の周期の２倍の周期を有する第２パルス信号により駆動されることで、所定の２本分のゲート線に対応する第１補助容量線および第２補助容量線に、それぞれ、第１信号および第２信号の一方および他方を同時に供給する場合には、第２シフトレジスタを構成するシフトレジスタ回路部の数を第１シフトレジスタを構成するシフトレジスタ回路部の数の半分に減らすことができるので、回路規模をより縮小することができるとともに、歩留まりをより向上させることができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図であり、図２は、図１に示した第１実施形態による液晶表示装置のブロック図である。図３は、図１および図２に示した第１実施形態による液晶表示装置の信号供給回路部を示した回路図である。

まず、図１を参照して、この第１実施形態では、基板１上に、表示部２が設けられている。表示部２には、画素部３ａおよび３ｂが配置されている。なお、図１では、図面の簡略化のため、１本のゲート線Ｇ１と、そのゲート線Ｇ１に交差する２本のドレイン線Ｄ１およびＤ２を示すとともに、ゲート線Ｇ１に沿って配置された画素部３ａおよび３ｂをそれぞれ１つずつのみ図示しているが、実際には、複数のゲート線と複数のドレイン線とが互いに交差するように配置されているとともに、画素部３ａおよび３ｂが互いに隣接するようにマトリクス状に配置されている。なお、画素部３ａおよび３ｂは、それぞれ、本発明の「第１画素部」および「第２画素部」の一例である。

画素部３ａおよび３ｂは、それぞれ、液晶層３１、ｎチャネルトランジスタ３２および補助容量３３によって構成されている。画素部３ａおよび３ｂの液晶層３１は、それぞれ、画素電極３４と共通の対向電極（共通電極）３５との間に配置されている。

また、画素部３ａのｎチャネルトランジスタ３２のドレインは、ドレイン線Ｄ１に接続されているとともに、画素部３ｂのｎチャネルトランジスタ３２のドレインは、ドレイン線Ｄ２に接続されている。画素部３ａおよび３ｂのソースは、それぞれ、画素電極３４に接続されている。

また、画素部３ａおよび３ｂの補助容量３３の一方の電極３６は、それぞれ、画素電極３４に接続されている。画素部３ａの補助容量３３の他方の電極３７ａは、補助容量線ＳＣ１−１に接続されているとともに、画素部３ｂの補助容量３３の他方の電極３７ｂは、補助容量線ＳＣ２−１に接続されている。なお、電極３６は、本発明の「第１電極」の一例であり、電極３７ａおよび３７ｂは、本発明の「第２電極」の一例である。また、補助容量線ＳＣ１−１は、本発明の「第１補助容量線」の一例であり、補助容量線ＳＣ２−１は、本発明の「第２補助容量線」の一例である。

また、基板１上には、ドレイン線Ｄ１およびＤ２ならびに図示しない３段目以降のドレイン線を駆動（走査）するためのｎチャネルトランジスタ（Ｈスイッチ）４ａおよび４ｂと、Ｈドライバ５とが設けられている。そして、画素部３ａ（ドレイン線Ｄ１）に対応するｎチャネルトランジスタ４ａは、映像信号線ＶＩＤＥＯ１に接続されているとともに、画素部３ｂ（ドレイン線Ｄ２）に対応するｎチャネルトランジスタ４ｂは、映像信号線ＶＩＤＥＯ２に接続されている。また、基板１上には、１段目のゲート線Ｇ１および図１には図示しない２段目以降のゲート線を駆動（走査）するためのＶドライバ６が設けられている。なお、Ｖドライバ６は、本発明の「ゲート線駆動回路」および「第１シフトレジスタ」の一例である。

ここで、第１実施形態では、基板１上に、信号供給回路７と、シフトレジスタ８とが設けられている。また、画素部３ａに対応する補助容量線ＳＣ１−１および画素部３ｂに対応する補助容量線ＳＣ２−１は、共に信号供給回路７（信号供給回路部７ａ）に接続されている。信号供給回路７は、補助容量線ＳＣ１−１およびＳＣ２−１に、それぞれ、Ｈレベル側の信号ＶＳＣＨおよびＬレベル側の信号ＶＳＣＬの一方および他方を、１フレーム期間毎に交互に供給する機能を有する。なお、１フレーム期間とは、表示部２を構成する全ての画素部３ａおよび３ｂに、映像信号を書き終える期間である。また、シフトレジスタ８は、１段目のゲート線Ｇ１に沿った１対の補助容量線ＳＣ１−１およびＳＣ２−１から最終段のゲート線に沿った１対の補助容量線（図示せず）に、信号供給回路７からの信号が順次供給されるように、信号供給回路７を駆動する機能を有する。なお、シフトレジスタ８は、本発明の「第２シフトレジスタ」の一例である。

また、基板１の外部には、駆動ＩＣ９が設置されている。この駆動ＩＣ９からＨドライバ５には、正側電位ＨＶＤＤ、負側電位ＨＶＳＳ、スタート信号ＳＴＨおよびクロック信号ＣＫＨが供給される。また、駆動ＩＣ９からＶドライバ６には、正側電位ＶＶＤＤ、負側電位ＶＶＳＳ、スタート信号ＳＴＶ、クロック信号ＣＫＶおよびイネーブル信号ＥＮＢが供給される。また、駆動ＩＣ９から信号供給回路７には、正側電位ＶＳＣＨ、負側電位ＶＳＣＬおよびクロック信号ＣＫＶＳＣが供給される。また、駆動ＩＣ９からシフトレジスタ８には、Ｖドライバ６に供給される信号と同じ信号が供給される。

次に、図２を参照して、Ｖドライバ６、信号供給回路７およびシフトレジスタ８の内部構成について説明する。Ｖドライバ６は、シフトレジスタ回路部６１ａ〜６１ｆを含んでいる。また、Ｖドライバ６は、３つの入力端子と１つの出力端子とを有するＡＮＤ回路部６２ａ〜６２ｅを含んでいる。

ＡＮＤ回路部６２ａの入力端子には、シフトレジスタ回路部６１ａおよび６１ｂの出力信号と、イネーブル信号ＥＮＢとが入力される。ＡＮＤ回路部６２ｂの入力端子には、シフトレジスタ回路部６１ｂおよび６１ｃの出力信号と、イネーブル信号ＥＮＢとが入力される。ＡＮＤ回路部６２ｃ以降も同様に、１段ずつずらした２段のシフトレジスタ回路部の出力信号およびイネーブル信号ＥＮＢが入力される。なお、ＡＮＤ回路部６２ａ〜６２ｅでは、３つの入力信号がＨレベルになったときにのみ、Ｈレベルの信号が出力され、３つの入力信号のうち１つでもＬレベルがあると、Ｌレベルの信号が出力される。また、ＡＮＤ回路部６２ａ〜６２ｅの出力端子は、それぞれ、ゲート線Ｇ１〜Ｇ５に接続されている。なお、図示しないが、ＡＮＤ回路部とゲート線との間には、レベルシフタ回路が接続されている。

また、信号供給回路７は、信号供給回路部７ａ〜７ｄを含んでいる。そして、信号供給回路部７ａ〜７ｄは、それぞれ、ゲート線Ｇ１〜Ｇ４に対応するように設けられている。なお、ゲート線Ｇ５に対応する信号供給回路部は、図面の簡略化のため、図示していない。

そして、信号供給回路部７ａの詳細な回路構成としては、図３に示すように、インバータ７１ａ〜７１ｃと、クロックドインバータ７２ａおよび７２ｂと、スイッチ７３ａ〜７３ｄとによって構成されている。また、スイッチ７３ａ〜７３ｄは、それぞれ、ｎチャネルトランジスタとｐチャネルトランジスタとによって構成されている。

インバータ７１ａの入力端子Ａには、シフトレジスタ８（図２参照）からの出力信号が入力される。また、クロックドインバータ７２ａの入力端子Ｂにも、シフトレジスタ８からの出力信号が入力されるとともに、クロックドインバータ７２ａの入力端子Ｃは、インバータ７１ａの出力端子Ｘに接続されている。クロックドインバータ７２ａの入力端子Ａには、クロック信号ＣＫＶＳＣが入力されるとともに、クロックドインバータ７２ａの出力端子Ｘは、インバータ７１ｂの入力端子Ａに接続されている。また、インバータ７１ｂの出力端子Ｘは、ノードＮＤ１に接続されている。また、クロックドインバータ７２ｂの入力端子Ｂは、インバータ７１ａの出力端子Ｘに接続されているとともに、クロックドインバータ７２ｂの入力端子Ｃには、シフトレジスタ８からの出力信号が入力される。クロックドインバータ７２ｂの入力端子Ａは、ノードＮＤ１に接続されている。また、インバータ７１ｃの入力端子Ａは、ノードＮＤ１に接続されているとともに、インバータ７１ｃの出力端子Ｘは、ノードＮＤ２に接続されている。

また、スイッチ７３ａおよび７３ｄの入力端子Ａと、スイッチ７３ｂおよび７３ｃの入力端子Ａとには、それぞれ、正側電位ＶＳＣＨおよび負側電位ＶＳＣＬが入力される。スイッチ７３ａおよび７３ｂの出力端子Ｘと、スイッチ７３ｃおよび７３ｄの出力端子Ｘとは、それぞれ、補助容量線ＳＣ１−１およびＳＣ２−１に接続されている。スイッチ７３ａおよび７３ｃのｎチャネルトランジスタのゲートは、ノードＮＤ１に接続されているとともに、スイッチ７３ａおよび７３ｃのｐチャネルトランジスタのゲートは、ノードＮＤ２に接続されている。スイッチ７３ｂおよび７３ｄのｎチャネルトランジスタのゲートは、ノードＮＤ２に接続されているとともに、スイッチ７３ｂおよび７３ｄのｐチャネルトランジスタのゲートは、ノードＮＤ１に接続されている。

なお、図２に示した信号供給回路部７ｂ〜７ｄの回路構成は、接続する補助容量線以外、信号供給回路部７ａと同様である。

また、図２に示すように、シフトレジスタ８は、シフトレジスタ回路部８１ａ〜８１ｆを含んでいる。このシフトレジスタ回路部８１ａ〜８１ｆの回路構成は、それぞれ、Ｖドライバ６のシフトレジスタ回路部６１ａ〜６１ｆと同様でよい。また、シフトレジスタ８は、３つの入力端子と１つの出力端子とを有するＡＮＤ回路部８２ａ〜８２ｄを含んでいる。

ＡＮＤ回路部８２ａの入力端子には、シフトレジスタ回路部８１ｂおよび８１ｃの出力信号と、イネーブル信号ＥＮＢとが入力される。ＡＮＤ回路部８２ｂ以降も同様に、１段ずつずらした２段のシフトレジスタ回路部の出力信号およびイネーブル信号ＥＮＢが入力される。また、ＡＮＤ回路部８２ａ〜８２ｄの出力端子は、それぞれ、信号供給回路部７ａ〜７ｄに接続されている。なお、シフトレジスタ８では、Ｖドライバ６と異なり、シフトレジスタ回路部８１ａおよび８１ｂの出力信号が入力されるＡＮＤ回路部が設けられていない。これは以下の理由による。すなわち、シフトレジスタ８には、Ｖドライバ６と同じスタート信号ＳＴＶ、クロック信号ＣＫＶおよびイネーブル信号ＥＮＢが入力されている。このため、１段目の画素部に映像信号を書き終えた後に１段目の補助容量の電位を変動させるためには、２段目のＡＮＤ回路部のＨレベルの信号に応じて１段目の補助容量の電位を変動させる必要がある。このため、シフトレジスタ回路部８１ａおよび８１ｂの出力信号が入力される１段目のＡＮＤ回路部が不要となる。

図４は、図２に示した第１実施形態による液晶表示装置のＶドライバ、信号供給回路およびシフトレジスタの動作を説明するためのタイミングチャートであり、図５および図６は、図１に示した第１実施形態による液晶表示装置の画素部の動作を説明するための波形図である。次に、図１〜図６を参照して、第１実施形態による液晶表示装置の動作について説明する。

まず、図２に示したＶドライバ６およびシフトレジスタ８に、図４に示すように、Ｈレベルのスタート信号ＳＴＶが入力される。次に、Ｖドライバ６において、クロック信号ＣＫＶ１がＨレベルになることによって、シフトレジスタ回路部６１ａ（図２参照）からＨレベルの信号がＡＮＤ回路部６２ａに入力される。この後、クロック信号ＣＫＶ１がＬレベルになるとともに、クロック信号ＣＫＶ２がＨレベルになることによって、シフトレジスタ回路部６１ｂからＨレベルの信号がＡＮＤ回路部６２ａおよび６２ｂに入力される。次に、イネーブル信号ＥＮＢがＨレベルになることによって、ＡＮＤ回路部６２ａに入力される３つの信号（シフトレジスタ回路部６１ａおよび６１ｂの信号とイネーブル信号ＥＮＢ）が全てＨレベルとなるので、ＡＮＤ回路部６２ａからゲート線Ｇ１にＨレベルの信号が供給される。次に、イネーブル信号ＥＮＢがＬレベルになることによって、ＡＮＤ回路部６２ａからゲート線Ｇ１にＬレベルの信号が供給されるとともに、そのＬレベルの信号は、１フレーム期間Ｌレベルに保持される。この後、クロック信号ＣＫＶ２がＬレベルになる。

次に、クロック信号ＣＫＶ１が再びＨレベルになることによって、シフトレジスタ回路部６１ｃからＨレベルの信号がＡＮＤ回路部６２ｂおよび６２ｃに入力される。次に、イネーブル信号ＥＮＢが再びＨレベルになることによって、ＡＮＤ回路部６２ｂに入力される３つの信号（シフトレジスタ回路部６１ｂおよび６１ｃの信号とイネーブル信号ＥＮＢ）が全てＨレベルとなるので、ＡＮＤ回路部６２ｂからゲート線Ｇ２にＨレベルの信号が供給される。次に、イネーブル信号ＥＮＢがＬレベルになることによって、ＡＮＤ回路部６２ｂからゲート線Ｇ２にＬレベルの信号が供給されるとともに、１フレーム期間Ｌレベルに保持される。この後、クロック信号ＣＫＶ１がＬレベルになる。

次に、上記したＡＮＤ回路部６２ａおよび６２ｂと同様、クロック信号ＣＫＶ１およびＣＫＶ２に同期して、シフトレジスタ回路部６１ｄ〜６１ｆからのＨレベルの信号が、ＡＮＤ回路部６２ｃ〜６２ｅに順次入力される。これにより、上記したゲート線Ｇ１およびＧ２と同様、イネーブル信号ＥＮＢに同期して、ＡＮＤ回路部６２ｃ〜６２ｅからのＨレベルの信号が、ゲート線Ｇ３〜Ｇ５に順次供給される。この後、イネーブル信号ＥＮＢに同期して、ＡＮＤ回路部６２ｃ〜６２ｅからのＬレベルの信号が、ゲート線Ｇ３〜Ｇ５に順次供給され、１フレーム期間Ｌレベルに保持される。なお、図４に示すように、イネーブル信号ＥＮＢがＬレベルの期間中、ゲート線Ｇ１〜Ｇ５は強制的にＬレベルになるので、隣接するゲート線のＨレベルの期間が重なることはない。

また、シフトレジスタ８（ＡＮＤ回路部８２ａ〜８２ｄ）（図２参照）においても、上記したＡＮＤ回路部６２ａ〜６２ｅと同様、クロック信号ＣＫＶ１およびＣＫＶ２に同期して、シフトレジスタ回路部８１ｂ（８１ａ）〜８１ｆからのＨレベルの信号が、ＡＮＤ回路部８２ａ〜８２ｄに順次入力される。これにより、イネーブル信号ＥＮＢに同期して、ＡＮＤ回路部８２ａ〜８２ｄからＨレベルの信号が順次出力される。このようにして、シフトレジスタ８からは、Ｈレベルの信号が順次出力される。なお、シフトレジスタ８からのＨレベルの信号は、ゲート線Ｇ２〜Ｇ５にＨレベルの信号が供給されるタイミングと同様のタイミングで順次出力される。

また、シフトレジスタ８から順次出力されたＨレベルの信号は、信号供給回路７の信号供給回路部７ａ〜７ｄ（図２参照）に順次入力される。

信号供給回路部７ａでは、図３に示すように、シフトレジスタ８からＨレベルの入力信号が入力されると、クロックドインバータ７２ａがオン状態になる。この際、クロックドインバータ７２ａの入力端子Ａには、Ｈレベルのクロック信号ＣＫＶＳＣが入力されているので、クロックドインバータ７２ａの出力端子Ｘからは、Ｌレベルの信号が出力される。このＬレベルの信号は、インバータ７１ｂによりＨレベルに反転される。したがって、ノードＮＤ１は、Ｈレベルになるとともに、ノードＮＤ２は、インバータ７１ｃによりＬレベルになる。これにより、スイッチ７３ａおよび７３ｃがオン状態になるともに、スイッチ７３ｂおよび７３ｄがオフ状態になる。その結果、補助容量線ＳＣ１−１にＨレベル側の信号ＶＳＣＨが供給されるとともに、補助容量線ＳＣ２−１にＬレベル側の信号ＶＳＣＬが供給される。

また、シフトレジスタ８からの入力信号がＬレベルになった場合には、クロックドインバータ７２ａがオフ状態になるが、クロックドインバータ７２ｂがオン状態になるので、インバータ７１ｂの入力端子Ａには、Ｌレベルの信号が入力され続ける。その結果、ノードＮＤ１がＨレベルのまま保持されるとともに、ノードＮＤ２がＬレベルのまま保持されるので、補助容量線ＳＣ１−１にＨレベル側の信号ＶＳＣＨが供給され続けるとともに、補助容量線ＳＣ２−１にＬレベル側の信号ＶＳＣＬが供給され続ける。なお、図２に示した信号供給回路部７ｂ〜７ｄにおいても、信号供給回路部７ａと同様の動作が行われる。

このように、信号供給回路部７ａ〜７ｄからのＨレベル側の信号ＶＳＣＨおよびＬレベル側の信号ＶＳＣＬが、ゲート線Ｇ２〜Ｇ５にＨレベルの信号が供給されるタイミングと同様のタイミングで、補助容量線ＳＣ１−１〜ＳＣ１−４および補助容量線ＳＣ２−１〜ＳＣ２−４に順次供給される。なお、補助容量線ＳＣ１−２、ＳＣ１−３およびＳＣ１−４は、本発明の「第１補助容量線」の一例であり、補助容量線ＳＣ２−２、ＳＣ２−３およびＳＣ２−４は、本発明の「第２補助容量線」の一例である。

また、図１に示した表示部２では、たとえば、以下のような動作が行われる。すなわち、まず、映像信号線ＶＩＤＥＯ１には、Ｈレベル側の映像信号が供給されるとともに、映像信号線ＶＩＤＥＯ２には、Ｌレベル側の映像信号が供給される。そして、ｎチャネルトランジスタ４ａおよび４ｂのゲートに、Ｈドライバ５からＨレベルの信号が順次供給されることにより、ｎチャネルトランジスタ４ａおよび４ｂが順次オン状態になる。これにより、画素部３ａのドレイン線Ｄ１には、映像信号線ＶＩＤＥＯ１からのＨレベル側の映像信号が供給されるとともに、画素部３ｂのドレイン線Ｄ２には、映像信号線ＶＩＤＥＯ２からのＬレベル側の映像信号が供給される。この後、上記したように、ゲート線Ｇ１に、Ｈレベルの信号が供給される。

この際、画素部３ａにおいて、ｎチャネルトランジスタ３２がオン状態になることにより、画素部３ａにＨレベル側の映像信号が書き込まれる。すなわち、図５に示すように、画素電位Ｖｐ１が、映像信号線ＶＩＤＥＯ１の電位にまで上昇する。次に、ゲート線Ｇ１に供給される信号がＬレベルになることによって、ｎチャネルトランジスタ３２がオフ状態になる。これにより、画素部３ａへのＨレベル側の映像信号の書き込みが終了する。このとき、画素電位Ｖｐ１は、ゲート線Ｇ１に供給される信号がＬレベルになることに起因して、ΔＶ1だけ降下する。なお、対向電極３５の電位ＣＯＭは、画素電位Ｖｐ１がΔＶ
１だけ降下することを考慮して、予め、映像信号線ＶＩＤＥＯ１の電位のセンターレベルＣＬよりもΔＶ１だけ降下した電位に設定されている。

ここで、本実施形態では、ゲート線Ｇ１に供給される信号がＬレベルになった後、補助容量線ＳＣ１−１にＨレベル側の信号ＶＳＣＨが供給されることによって、補助容量３３の他方の電極３７ａ（図１参照）にＨレベル側の信号ＶＳＣＨが供給されるとともに、補助容量３３の電位がＨレベル側に上昇する。これにより、液晶層３１と補助容量３３との間で電荷の再分配が生じるので、図５に示すように、画素電位Ｖｐ１は、ΔＶ２だけ上昇する。このΔＶ２だけ上昇した画素電位Ｖｐ１が、１フレーム期間（ｎチャネルトランジスタ３２が再びオン状態になるまでの期間）保持される。なお、画素電位Ｖｐ１は、リーク電流などの影響により、時間の経過と共に若干変動する。

また、画素部３ｂ（図１参照）では、ｎチャネルトランジスタ３２がオン状態になることにより、画素部３ｂにＬレベル側の映像信号が書き込まれる。すなわち、図６に示すように、画素電位Ｖｐ２が、映像信号線ＶＩＤＥＯ２の電位にまで降下する。次に、ゲート線Ｇ１に供給される信号がＬレベルになることによって、ｎチャネルトランジスタ３２がオフ状態になる。これにより、画素部３ｂへのＬレベルの映像信号の書き込みが終了するとともに、画素電位Ｖｐ２がΔＶ１だけ降下する。また、ゲート線Ｇ１に供給される信号がＬレベルになった後、補助容量線ＳＣ２−１にＬレベル側の信号ＶＳＣＬが供給されることによって、補助容量３３の他方の電極３７ｂ（図１参照）にＬレベル側の信号が供給されるとともに、補助容量３３の電位がＬレベル側に降下する。これにより、画素電位Ｖｐ２がΔＶ２だけ降下するとともに、このΔＶ２だけ降下した画素電位Ｖｐ２が１フレーム期間保持される。

２段目以降のゲート線Ｇ２〜Ｇ５（図２参照）に沿って配置された画素部においても、１段目のゲート線Ｇ１に沿って配置された画素部３ａおよび３ｂと同様の動作が順次行われる。そして、１フレーム目の動作が終了した後、映像信号線ＶＩＤＥＯ１に供給する映像信号を、対向電極３５の電位ＣＯＭに対してＬレベル側に反転するとともに、映像信号線ＶＩＤＥＯ２に供給する映像信号を、対向電極３５の電位ＣＯＭに対してＨレベル側に反転する。

次に、信号供給回路７に供給するクロック信号ＣＫＶＳＣを、Ｌレベルに切り換える。この場合、図３に示したように、信号供給回路部７ａでは、クロックドインバータ７２ａの入力端子ＡにＬレベルのクロック信号ＣＫＶＳＣが入力されるので、クロック信号ＣＫＶＳＣがＨレベルの場合と逆になり、スイッチ７３ａおよび７３ｃがオフ状態になるともに、スイッチ７３ｂおよび７３ｄがオン状態になる。その結果、補助容量線ＳＣ１−１にＬレベル側の信号ＶＳＣＬが供給されるとともに、補助容量線ＳＣ２−１にＨレベル側の信号ＶＳＣＨが供給される。なお、信号供給回路部７ｂ〜７ｄ（図２参照）においても、信号供給回路部７ａと同様の動作が行われる。

これにより、２フレーム目では、画素部３ａにおいて、図６に示した動作が行われるとともに、画素部３ｂにおいて、図５に示した動作が行われる。そして、３フレーム目以降においても、１フレーム期間毎に、映像信号線ＶＩＤＥＯ１に供給する映像信号を、Ｈレベル側およびＬレベル側に交互に切り換えるとともに、映像信号線ＶＩＤＥＯ２に供給する映像信号を、Ｌレベル側およびＨレベル側に交互に切り換える。また、信号供給回路７に供給するクロック信号ＣＫＶＳＣを、ＨレベルおよびＬレベルに交互に切り換えることによって、補助容量線ＳＣ１−１〜１−４およびＳＣ２−１〜２−４にそれぞれ供給されるＨレベル側の信号ＶＳＣＨおよびＬレベル側の信号ＶＳＣＬの一方および他方を交互に切り換える。このようにして、第１実施形態による液晶表示装置が駆動される。

第１実施形態では、上記のように、画素部３ａの補助容量線ＳＣ１−１〜ＳＣ１−４に、Ｈレベル側の信号ＶＳＣＨおよびＬレベル側の信号ＶＳＣＬを供給するための信号供給回路部７ａ〜７ｄを含む信号供給回路７を設けることによって、たとえば、画素部の補助容量３３の電位を任意のレベルにすることができる。さらに、画素部に映像信号を書き終えた後に、画素部の補助容量３３の電極に所望の信号を供給すれば、画素部の画素電位を、映像信号を書き終えた直後の状態から変動させることができる。これにより、映像信号の電圧を大きくする必要がないので、消費電力を低減することができる。また、画素部３ａおよび３ｂを、互いに隣接するように配置することによって、容易に、ドット反転駆動を行うことができる。これらの場合、ライン反転駆動を行う場合と異なり、フリッカが線状（ライン状）に発生することがないので、容易に、フリッカを視認し難くすることができる。

また、第１実施形態では、信号供給回路部７ａ〜７ｄを、それぞれ、ゲート線Ｇ１〜Ｇ４に対応するように設けることによって、各々のゲート線Ｇ１〜Ｇ５の画素部３ａおよび３ｂに順次映像信号が書き込まれる際に、各々の信号供給回路部７ａ〜７ｄにより各々のゲート線Ｇ１〜Ｇ４に対応する補助容量線ＳＣ１−１〜ＳＣ１−４およびＳＣ２−１〜２−４に、それぞれ、Ｈレベル側の信号ＶＳＣＨおよびＬレベル側の信号ＶＳＣＬの一方および他方を順次供給することができる。

また、第１実施形態では、１フレーム期間毎に、補助容量線ＳＣ１−１〜１−４およびＳＣ２−１〜２−４にそれぞれ供給されるＨレベル側の信号ＶＳＣＨおよびＬレベル側の信号ＶＳＣＬの一方および他方を交互に切り換えることによって、１フレーム期間毎に、画素部３ａおよび３ｂに書き込む映像信号の電位を、対向電極３５の電位ＣＯＭに対して反転させることにより、より容易に、ドット反転駆動を行うことができる。この場合、容易に、焼き付き（残像現象）を抑制することができる。

（第２実施形態）
図７は、本発明の第２実施形態による液晶表示装置のブロック図であり、図８は、図７に示した第２実施形態による液晶表示装置の信号供給回路部を示した回路図である。図７および図８を参照して、この第２実施形態では、上記第１実施形態と異なり、２段分（２本）のゲート線毎に、信号供給回路部を１つずつ設けるとともに、２段分のゲート線に対応する２対の補助容量線に、それぞれ、Ｈレベル側の信号およびＬレベル側の信号の一方および他方を同時に供給する場合について説明する。

この第２実施形態による液晶表示装置では、図７に示すように、Ｖドライバ６の回路構成は、上記第１実施形態と同様である。ただし、図７では、８つのシフトレジスタ回路部６１ａ〜６１ｈを図示しているとともに、７つのＡＮＤ回路部６２ａ〜６２ｇを図示している。

ここで、第２実施形態では、信号供給回路１７は、信号供給回路部１７ａ〜１７ｃを含んでいるとともに、信号供給回路部１７ａ〜１７ｃは、それぞれ、２段分のゲート線毎に設けられている。具体的には、信号供給回路部１７ａは、ゲート線Ｇ１およびＧ２に、信号供給回路部１７ｂは、ゲート線Ｇ３およびＧ４に、信号供給回路部１７ｃは、ゲート線Ｇ５およびＧ６に対応するように設けられている。なお、ゲート線Ｇ７に対応する信号供給回路部は、図面の簡略化のため、図示していない。

そして、信号供給回路部１７ａの詳細な回路構成としては、図８に示すように、スイッチ７３ａおよび７３ｂの出力端子Ｘは、２段分の補助容量線ＳＣ１−１に接続されているとともに、スイッチ７３ｃおよび７３ｄの出力端子Ｘは、２段分の補助容量線ＳＣ２−１に接続されている。なお、信号供給回路部１７ａのその他の回路構成は、図３に示した第１実施形態の信号供給回路部７ａと同様である。また、図７に示した信号供給回路部１７ｂおよび１７ｃの回路構成は、接続する補助容量線以外、信号供給回路部１７ａと同様である。

また、図７に示すように、シフトレジスタ１８は、シフトレジスタ回路部１８１ａ〜１８１ｈを含んでいる。なお、シフトレジスタ１８は、本発明の「第２シフトレジスタ」の一例である。このシフトレジスタ回路部１８１ａ〜１８１ｈの回路構成は、それぞれ、Ｖドライバ６のシフトレジスタ回路部６１ａ〜６１ｈと同様である。また、シフトレジスタ１８は、３つの入力端子と１つの出力端子とを有するＡＮＤ回路部１８２ａ〜１８２ｃを含んでいる。

ＡＮＤ回路部１８２ａの入力端子には、シフトレジスタ回路部１８１ｃおよび１８１ｄの出力信号と、イネーブル信号ＥＮＢとが入力される。ＡＮＤ回路部１８２ｂの入力端子には、シフトレジスタ回路部１８１ｅおよび１８１ｆの出力信号と、イネーブル信号ＥＮＢとが入力される。ＡＮＤ回路部１８２ｃの入力端子には、シフトレジスタ回路部１８１ｇおよび１８１ｈの出力信号と、イネーブル信号ＥＮＢとが入力される。また、ＡＮＤ回路部１８２ａ〜１８２ｃの出力端子は、それぞれ、信号供給回路部１７ａ〜１７ｃに接続されている。なお、シフトレジスタ１８では、Ｖドライバ６と異なり、シフトレジスタ回路部１８１ａおよび１８１ｂならびにシフトレジスタ回路部１８１ｂおよび１８１ｃの出力信号が入力されるＡＮＤ回路部が設けられていない。さらに、シフトレジスタ回路部１８１ｄおよび１８１ｅならびにシフトレジスタ回路部１８１ｆおよび１８１ｇの出力信号が入力されるＡＮＤ回路も設けられていない。この理由は、上記第１実施形態と同様、シフトレジスタ１８に、Ｖドライバ６と同じスタート信号ＳＴＶ、クロック信号ＣＫＶおよびイネーブル信号ＥＮＢが入力されているために、シフトレジスタ回路部１８１ａおよび１８１ｂの出力信号が入力される１段目のＡＮＤ回路部が不要となる。さらに、この第２実施形態では、１つの信号供給回路部に２段分の補助容量線が接続されているので、ＡＮＤ回路部も２段分の補助容量線に対して１つのみを接続すればよい。このため、シフトレジスタ回路部１８１ｂおよび１８１ｃと、シフトレジスタ回路部１８１ｄおよび１８１ｅと、シフトレジスタ回路部１８１ｆおよび１８１ｇとの出力信号が入力されるＡＮＤ回路部が不要となる。

図９は、図７に示した第２実施形態による液晶表示装置のＶドライバ、信号供給回路およびシフトレジスタの動作を説明するためのタイミングチャートである。次に、図７〜図９を参照して、第２実施形態による液晶表示装置の動作について説明する。なお、第１実施形態と同様な部分は説明を省略する。

まず、図７に示したＶドライバ６およびシフトレジスタ１８に、図９に示すように、Ｈレベルのスタート信号ＳＴＶが入力される。次に、Ｖドライバ６において、図２に示した第１実施形態のＶドライバ６と同様の動作が行われる。すなわち、ゲート線Ｇ１〜Ｇ７に、Ｈレベルの信号が順次供給された後、ゲート線Ｇ１〜Ｇ７に、Ｌレベルの信号が順次供給される。また、ゲート線Ｇ１〜Ｇ７に順次供給されたＬレベルの信号は、１フレーム期間Ｌレベルに保持される。

また、シフトレジスタ１８（図７参照）において、クロック信号ＣＫＶ１がＨレベルになることによって、シフトレジスタ回路部１８１ａが駆動する。この後、クロック信号ＣＫＶ１がＬレベルになる。次に、クロック信号ＣＫＶ２がＨレベルになることによって、シフトレジスタ回路部１８１ｂが駆動する。この後、クロック信号ＣＫＶ２がＬレベルになる。

次に、クロック信号ＣＫＶ１が再びＨレベルになることによって、シフトレジスタ回路部１８１ｃからＨレベルの信号がＡＮＤ回路部１８２ａに入力される。この後、クロック信号ＣＫＶ１がＬレベルになるとともに、クロック信号ＣＫＶ２が再びＨレベルになることによって、シフトレジスタ回路部１８１ｄからＨレベルの信号がＡＮＤ回路部１８２ａに入力される。次に、イネーブル信号ＥＮＢがＨレベルになることによって、ＡＮＤ回路部１８２ａからＨレベルの信号が出力される。次に、イネーブル信号ＥＮＢがＬレベルになることによって、ＡＮＤ回路部１８２ａからＬレベルの信号が出力されるとともに、そのＬレベルの信号は、１フレーム期間Ｌレベルに保持される。この後、クロック信号ＣＫＶ２がＬレベルになる。

同様に、クロック信号ＣＫＶ１が再びＨレベルになることによって、シフトレジスタ回路部１８１ｅからＨレベルの信号がＡＮＤ回路部１８２ｂに入力され、続いて、クロック信号ＣＫＶ２が再びＨレベルになることによって、シフトレジスタ回路部１８１ｆからＨレベルの信号がＡＮＤ回路部１８２ｂに入力される。次に、イネーブル信号ＥＮＢがＨレベルになることによって、ＡＮＤ回路部１８２ｂからＨレベルの信号が出力される。次に、イネーブル信号ＥＮＢがＬレベルになることによって、ＡＮＤ回路部１８２ｂからＬレベルの信号が出力されるとともに、そのＬレベルの信号は、１フレーム期間Ｌレベルに保持される。この後、クロック信号ＣＫＶ２がＬレベルになる。

次に、上記したＡＮＤ回路部１８２ａおよび１８２ｂと同様、クロック信号ＣＫＶ１およびＣＫＶ２に同期して、シフトレジスタ回路部１８１ｇおよび１８１ｈからのＨレベルの信号が、ＡＮＤ回路部１８２ｃに入力され、イネーブル信号ＥＮＢに同期して、ＡＮＤ回路部１８２ｃからＨレベルの信号が出力される。このようにして、シフトレジスタ１８からは、Ｈレベルの信号が２段のゲート線毎に順次出力される。なお、シフトレジスタ１８から出力されるＨレベルの信号において、ＡＮＤ回路部１８２ａ〜１８２ｃから出力される信号は、それぞれ、ゲート線Ｇ３、Ｇ５およびＧ７にＨレベルの信号が供給されるタイミングと同様のタイミングで出力される。

また、シフトレジスタ１８から順次出力されたＨレベルの信号は、信号供給回路１７の信号供給回路部１７ａ〜１７ｃ（図７参照）に順次入力される。そして、信号供給回路部１７ａでは、図３に示した第１実施形態の信号供給回路部７ａと同様の動作が行われる。すなわち、図８に示すように、スイッチ７３ａおよび７３ｃがオン状態になるとともに、スイッチ７３ｂおよび７３ｄがオフ状態になることによって、補助容量線ＳＣ１−１にＨレベル側の信号ＶＳＣＨが供給されるとともに、補助容量線ＳＣ２−１にＬレベル側の信号ＶＳＣＬが供給される。なお、図７に示した信号供給回路部１７ｂ〜１７ｄにおいても、信号供給回路部１７ａと同様の動作が行われる。

このように、信号供給回路部１７ａ〜１７ｃからのＨレベル側の信号ＶＳＣＨおよびＬレベル側の信号ＶＳＣＬが、ゲート線Ｇ３、Ｇ５およびＧ７にＨレベルの信号が供給されるタイミングと同様のタイミングで、２段分の補助容量線ＳＣ１−１〜ＳＣ１−３ならびに補助容量線ＳＣ２−１〜ＳＣ２−３にそれぞれ順次供給される。

なお、第２実施形態の表示部（図示せず）において行われる動作は、上記第１実施形態と同様である。

第２実施形態では、上記のように、信号供給回路部１７ａ〜１７ｃを、それぞれ、２段分（２本）のゲート線Ｇ１およびＧ２、２段分のゲート線Ｇ３およびＧ４、および、２段分のゲート線Ｇ５およびＧ６に対応するように設けることによって、複数段（複数本）のゲート線の各々に対応して１つずつ信号供給回路部を設ける場合に比べて、信号供給回路部の数を少なくすることができるので、回路規模を縮小することができるとともに、歩留まりを向上させることができる。

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

（第３実施形態）
図１０は、本発明の第３実施形態による液晶表示装置のブロック図である。図１０を参照して、この第３実施形態では、上記第１および第２実施形態と異なり、シフトレジスタを駆動するためのパルス信号の周期を、Ｖドライバを駆動するためのパルス信号の周期の２倍にする場合について説明する。

この第３実施形態による液晶表示装置では、図１０に示すように、Ｖドライバ６および信号供給回路１７の回路構成は、上記第２実施形態と同様である。なお、Ｖドライバ６を駆動するためのスタート信号ＳＴＶ１、クロック信号ＣＫＶ１−１／ＣＫＶ１−２およびイネーブル信号ＥＮＢ１の周期は、上記第２実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶおよびイネーブル信号ＥＮＢと同様である。

ここで、第３実施形態では、シフトレジスタ２８は、４つのシフトレジスタ回路部２８１ａ〜２８１ｄを含んでいる。すなわち、シフトレジスタ２８を構成するシフトレジスタ回路部（２８１ａ〜２８１ｄ）の数は、Ｖドライバ６を構成するシフトレジスタ回路部（６１ａ〜６１ｈ）の数の半分である。なお、シフトレジスタ２８は、本発明の「第２シフトレジスタ」の一例である。このシフトレジスタ回路部２８１ａ〜２８１ｄの回路構成は、それぞれ、Ｖドライバ６のシフトレジスタ回路部６１ａ〜６１ｄと同様である。また、シフトレジスタ２８は、３つの入力端子と１つの出力端子とを有するＡＮＤ回路部２８２ａ〜２８２ｃを含んでいる。

ＡＮＤ回路部２８２ａの入力端子には、シフトレジスタ回路部２８１ａおよび２８１ｂの出力信号と、イネーブル信号ＥＮＢ２とが入力される。ＡＮＤ回路部２８２ｂの入力端子には、シフトレジスタ回路部２８１ｂおよび２８１ｃの出力信号と、イネーブル信号ＥＮＢ２とが入力される。ＡＮＤ回路部２８２ｃの入力端子には、シフトレジスタ回路部２８１ｃおよび２８１ｄの出力信号と、イネーブル信号ＥＮＢ２とが入力される。また、ＡＮＤ回路部２８２ａ〜２８２ｃの出力端子は、それぞれ、信号供給回路部１７ａ〜１７ｃに接続されている。なお、シフトレジスタ２８を駆動するためのスタート信号ＳＴＶ２、クロック信号ＣＫＶ２−１／２−２およびイネーブル信号ＥＮＢ２の周期は、Ｖドライバ６を駆動するためのスタート信号ＳＴＶ１、クロック信号ＣＫＶ１−１／１−２およびイネーブル信号ＥＮＢ１の２倍である。

図１１は、図１０に示した第３実施形態による液晶表示装置のＶドライバ、信号供給回路およびシフトレジスタの動作を説明するためのタイミングチャートである。次に、図１０および図１１を参照して、第３実施形態による液晶表示装置の動作について説明する。

まず、図１０に示したＶドライバ６およびシフトレジスタ２８に、それぞれ、図１１に示すように、Ｈレベルのスタート信号ＳＴＶ１およびＳＴＶ２が入力される。次に、Ｖドライバ６において、図２に示した第１実施形態のＶドライバ６と同様の動作が行われる。すなわち、ゲート線Ｇ１〜Ｇ７に、Ｈレベルの信号が順次供給された後、Ｌレベルの信号が順次供給され、１フレーム期間Ｌレベルに保持される。

また、シフトレジスタ２８（図１０参照）において、クロック信号ＣＫＶ２−１がＨレベルになることによって、シフトレジスタ回路部２８１ａからＨレベルの信号がＡＮＤ回路部２８２ａに入力される。この後、クロック信号ＣＫＶ２−１がＬレベルになる。続いて、クロック信号ＣＫＶ２−２がＨレベルになることによって、シフトレジスタ回路部２８１ｂからＨレベルの信号がＡＮＤ回路部２８２ａおよび２８２ｂに入力される。次に、イネーブル信号ＥＮＢ２がＨレベルになることによって、ＡＮＤ回路部２８２ａからＨレベルの信号が出力される。次に、イネーブル信号ＥＮＢ２がＬレベルになることによって、ＡＮＤ回路部２８２ａからＬレベルの信号が出力されるとともに、そのＬレベルの信号は、１フレーム期間Ｌレベルに保持される。この後、クロック信号ＣＫＶ２−２がＬレベルになる。

次に、上記したＡＮＤ回路部２８２ａと同様、クロック信号ＣＫＶ２−１およびＣＫＶ２−２に同期して、ＡＮＤ回路部２８２ｂおよび２８２ｃからＨレベルの信号が出力される。このようにして、シフトレジスタ２８からは、Ｈレベルの信号が順次出力される。なお、シフトレジスタ２８から出力されるＨレベルの信号において、ＡＮＤ回路部２８２ａ〜２８２ｃから出力される信号は、それぞれ、ゲート線Ｇ３、Ｇ５およびＧ７にＨレベルの信号が供給されるタイミングと同様のタイミングで出力される。

また、シフトレジスタ２８から順次出力されたＨレベルの信号は、信号供給回路１７の信号供給回路部１７ａ〜１７ｃ（図１０参照）に順次入力される。そして、信号供給回路部１７ａでは、図８に示した第２実施形態の信号供給回路１７ａと同様の動作が行われる。すなわち、スイッチ７３ａおよび７３ｃがオン状態になるともに、スイッチ７３ｂおよび７３ｄがオフ状態になることによって、補助容量線ＳＣ１−１にＨレベル側の信号ＶＳＣＨが供給されるとともに、補助容量線ＳＣ２−１にＬレベル側の信号ＶＳＣＬが供給される。なお、図１０に示した信号供給回路部１７ｂ〜１７ｄにおいても、信号供給回路部１７ａと同様の動作が行われる。

このように、上記第２実施形態と同様、ゲート線Ｇ３、Ｇ５およびＧ７にＨレベルの信号が供給されるタイミングと同様のタイミングで、信号供給回路部１７ａ〜１７ｃからのＨレベル側の信号ＶＳＣＨおよびＬレベル側の信号ＶＳＣＬが、２段分の補助容量線ＳＣ１−１〜ＳＣ１−３および補助容量線ＳＣ２−１〜ＳＣ２−３に順次供給される。

なお、第３実施形態の表示部（図示せず）において行われる動作は、上記第１実施形態と同様である。

第３実施形態では、上記のように、シフトレジスタ２８を駆動するためのスタート信号ＳＴＶ２、クロック信号ＣＫＶ２−１／２−２およびイネーブル信号ＥＮＢ２の周期を、Ｖドライバ６を駆動するためのスタート信号ＳＴＶ１、クロック信号ＣＫＶ１−１／１−２およびイネーブル信号ＥＮＢ１の周期の２倍にすることによって、シフトレジスタ２８を構成するシフトレジスタ回路部（２８１ａ〜２８１ｄ）の数をＶドライバ６を構成するシフトレジスタ回路部（６１ａ〜６１ｈ）の数の半分に減らすことができるので、上記第２実施形態に比べて、シフトレジスタ回路部の数を少なくすることができる。これにより、回路規模をより縮小することができるとともに、歩留まりをより向上させることができる。

なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。

（第４実施形態）
図１２は、本発明の第４実施形態による液晶表示装置を示した平面図であり、図１３は、図１２に示した第４実施形態による液晶表示装置のブロック図である。図１２および図１３を参照して、この第４実施形態では、上記第１〜第３実施形態と異なり、信号供給回路をＶドライバに内蔵するとともに、ゲート線を駆動（走査）するための信号を用いて信号供給回路を駆動する場合について説明する。

この第４実施形態では、図１２に示すように、基板１上に、信号供給回路４７（図１３参照）が内蔵されたＶドライバ４６が設けられている。また、画素部３ａに対応する補助容量線ＳＣ１−１および画素部３ｂに対応する補助容量線ＳＣ２−１は、共にＶドライバ４６に内蔵された信号供給回路４７に接続されている。なお、Ｖドライバ４６は、本発明の「ゲート線駆動回路」および「シフトレジスタ」の一例である。なお、第４実施形態のその他の構成は、上記第１実施形態と同様である。

次に、図１３を参照して、Ｖドライバ４６の内部構成について説明する。Ｖドライバ４６は、シフトレジスタ回路部４６１ａ〜４６１ｆを含んでいる。また、Ｖドライバ４６は、３つの入力端子と１つの出力端子とを有するＡＮＤ回路部４６２ａ〜４６２ｅを含んでいる。

ＡＮＤ回路部４６２ａの入力端子には、シフトレジスタ回路部４６１ａおよび４６１ｂの出力信号と、イネーブル信号ＥＮＢとが入力される。ＡＮＤ回路部４６２ｂ以降も同様に、１段ずつずらした２段のシフトレジスタ回路部の出力信号およびイネーブル信号ＥＮＢが入力される。また、ＡＮＤ回路部４６２ａ〜４６２ｅの出力端子は、それぞれ、ゲート線Ｇ１〜Ｇ５に接続されている。

ここで、第４実施形態では、上記したように、Ｖドライバ４６に、信号供給回路４７が内蔵されている。この信号供給回路４７は、信号供給回路部４７ａ〜４７ｄを含んでいる。そして、信号供給回路部４７ａ〜４７ｄは、それぞれ、ゲート線Ｇ１〜Ｇ４に対応するように設けられている。なお、ゲート線Ｇ５に対応する信号供給回路部は、図面の簡略化のため、図示していない。

そして、信号供給回路部４７ａの回路構成としては、図３に示した第１実施形態の信号供給回路部７ａと同様である。ただし、この第４実施形態では、図１３に示すように、ゲート線Ｇ１に対応する信号供給回路部４７ａには、出力端子がゲート線Ｇ２に接続されたＡＮＤ回路部４６２ｂの出力信号が入力される。すなわち、この第４実施形態では、所定段のゲート線に対応する補助容量線が接続する信号供給回路部には、出力端子が次段のゲート線に接続されたＡＮＤ回路部の出力信号が入力される。また、信号供給回路部４７ｂ〜４７ｄの回路構成は、信号供給回路部４７ａと同様である。

なお、この第４実施形態では、信号供給回路４７が内蔵されたＶドライバ４６は、図４に示した第１実施形態のＶドライバ６、信号供給回路７およびシフトレジスタ８のタイミングチャートと同様のタイミングチャートで駆動する。ただし、この第４実施形態では、上記第１実施形態と異なり、２段目以降のゲート線に信号を供給するＡＮＤ回路部４６２ｂ〜４６２ｅからのＨレベルの信号が、信号供給回路部４７ａ〜４７ｄに順次入力される。これにより、信号供給回路部４７ａ〜４７ｄでは、上記第１実施形態の信号供給回路部７ａと同様の動作が行われる。

第４実施形態では、上記のように、信号供給回路４７をＶドライバ４６に内蔵するとともに、ゲート線Ｇ２〜Ｇ５を順次駆動するための信号を用いて信号供給回路部４７ａ〜４７ｄを順次駆動することによって、ゲート線Ｇ１〜Ｇ５を順次駆動するためのＶドライバ４６とは別個に、信号供給回路部４７ａ〜４７ｄを順次駆動するためのシフトレジスタを設ける必要がないので、上記第３実施形態よりも、回路規模をさらに縮小することができるとともに、歩留まりをさらに向上させることができる。

また、第４実施形態では、所定段のゲート線に対応する信号供給回路部に、出力端子が次段のゲート線に接続されたＡＮＤ回路部の出力信号を入力することにより、所定段のゲート線に対応する信号供給回路部を駆動することによって、所定段の次段のシフトレジスタ回路部からの出力信号は、所定段のゲート線を駆動するためのシフトレジスタ回路部の出力信号が出力した後に出力されるので、より容易に、所定段のゲート線に沿って配置された画素部に映像信号を書き終えた後に、所定段のゲート線に対応する１対の補助容量線に、それぞれ、Ｈレベル側の信号ＶＳＣＨおよびＬレベル側の信号ＶＳＣＬの一方および他方を供給することができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１〜第４実施形態では、信号供給回路部の回路構成を、図３または図８に示した回路構成にしたが、本発明はこれに限らず、少なくとも１対の補助容量線に、それぞれ、Ｈレベル側の信号およびＬレベル側の信号の一方および他方を供給することが可能であればよい。また、１フレーム期間毎に、少なくとも１対の補助容量線にそれぞれ供給されるＨレベル側の信号およびＬレベル側の信号の一方および他方を交互に切り換えることが可能であればよい。

また、上記第１〜第４実施形態では、画素部３ａおよび３ｂを、互いに隣接するように配置することによりドット反転駆動を行うようにしたが、本発明はこれに限らず、一方のブロックを複数の画素部３ａのみで構成するとともに、他方のブロックを複数の画素部３ｂのみで構成し、かつ、一方のブロックと他方のブロックとを隣接するように配置することにより、ブロック反転駆動を行うようにしてもよい。

また、上記第１〜第４実施形態では、ドレイン線を駆動するためのｎチャネルトランジスタが順次オン状態になるように構成したが、本発明はこれに限らず、ドレイン線を駆動するための全てのｎチャネルトランジスタが同時にオン状態になるように構成してもよい。

また、上記第１〜第３実施形態では、Ｖドライバのシフトレジスタ回路部と同様の回路構成を有するシフトレジスタ回路部を含むシフトレジスタを用いて、複数の信号供給回路部を順次駆動するようにしたが、本発明はこれに限らず、複数の信号供給回路部を順次駆動することが可能であれば、Ｖドライバのシフトレジスタ回路部とは異なる回路構成を有するシフトレジスタ回路部を含むシフトレジスタを用いてもよい。

また、上記第１〜第３実施形態では、所定段の次段のゲート線に沿った画素部に映像信号を書き込むタイミングと同様のタイミングで、所定段のゲート線に対応する少なくとも１対の補助容量線に、それぞれ、Ｈレベル側の信号およびＬレベル側の信号の一方および他方を供給するようにしたが、本発明はこれに限らず、所定段のゲート線に対応する少なくとも１対の補助容量線に所定の信号を供給するタイミングは、次段のゲート線に沿った画素部に映像信号を書き込むタイミングでなくてもよい。

また、上記第２および第３実施形態では、２段分のゲート線毎に信号供給回路部を１つずつ設けるようにしたが、本発明はこれに限らず、３段分以上のゲート線毎に信号供給回路部を１つずつ設けるようにしてもよい。

本発明の第１実施形態による液晶表示装置を示した平面図である。 図１に示した第１実施形態による液晶表示装置のブロック図である。 図１および図２に示した第１実施形態による液晶表示装置の信号供給回路部を示した回路図である。 図２に示した第１実施形態による液晶表示装置のＶドライバ、信号供給回路およびシフトレジスタの動作を説明するためのタイミングチャートである。 図１に示した第１実施形態による液晶表示装置の画素部の動作を説明するための波形図である。 図１に示した第１実施形態による液晶表示装置の画素部の動作を説明するための波形図である。 本発明の第２実施形態による液晶表示装置のブロック図である。 図７に示した第２実施形態による液晶表示装置の信号供給回路部を示した回路図である。 図７に示した第２実施形態による液晶表示装置のＶドライバ、信号供給回路およびシフトレジスタの動作を説明するためのタイミングチャートである。 本発明の第３実施形態による液晶表示装置のブロック図である。 図１０に示した第３実施形態による液晶表示装置のＶドライバ、信号供給回路およびシフトレジスタの動作を説明するためのタイミングチャートである。 本発明の第４実施形態による液晶表示装置を示した平面図である。 図１２に示した第４実施形態による液晶表示装置のブロック図である。 従来のライン反転駆動法を用いて液晶表示装置を駆動させる場合の波形図である。 従来のドット反転駆動法を用いて液晶表示装置を駆動させる場合の波形図である。

３ａ 画素部（第１画素部）
３ｂ 画素部（第２画素部）
６ Ｖドライバ（第１シフトレジスタ、ゲート線駆動回路）
７、１７、４７ 信号供給回路
８ シフトレジスタ（第２シフトレジスタ）
３３ 補助容量
３４ 画素電極
３６ 電極（第１電極）
３７ａ、３７ｂ 電極（第２電極）
４６ Ｖドライバ（シフトレジスタ、ゲート線駆動回路）
Ｄ１、Ｄ２ ドレイン線
Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６、Ｇ７ ゲート線
ＳＣ１−１、ＳＣ１−２、ＳＣ１−３、ＳＣ１−４ 補助容量線（第１補助容量線）
ＳＣ２−１、ＳＣ２−２、ＳＣ２−３、ＳＣ２−４ 補助容量線（第２補助容量線）

Claims (7)

1. 互いに交差するように配置された複数のドレイン線および複数のゲート線と、
   画素電極に接続された第１電極と、第２電極とを有する補助容量をそれぞれ含む第１画素部および第２画素部と、
   前記第１画素部および前記第２画素部の前記補助容量の第２電極にそれぞれ接続された第１補助容量線および第２補助容量線と、
   前記第１画素部の第１補助容量線に第１電位を有する第１信号又は第２電位を有する第２信号を供給すると共に、前記第２画素部の第２補助容量線に、前記第１信号又は前記第２信号を供給するための信号供給回路部を複数含む信号供給回路と、前記複数のゲート線を駆動するための第１シフトレジスタを含むゲート線駆動回路と、前記第１シフトレジスタを含むゲート線駆動回路とは別個に設けられ、前記複数の信号供給回路部を駆動するための第２シフトレジスタとを備え、
   前記信号供給回路部は、前記第１補助容量線に前記第１信号を供給する場合には、前記第２補助容量線に前記第２信号を供給し、前記第１補助容量線に前記第２信号を供給する場合には、前記第２補助容量線に前記第１信号を供給するための信号切替回路部を備え、
   前記信号供給回路部は、２本のゲート線毎に１つずつ設けられており、前記第２シフトレジスタは、前記第１シフトレジスタを駆動するための第１パルス信号の周期の２倍の周期を有する第２パルス信号により駆動される、表示装置。
2. 前記信号供給回路部は、対応する前記２本のゲート線の２対の前記第１補助容量線および前記第２補助容量線に、それぞれ、前記第１信号および前記第２信号を同時に供給する、請求項１に記載の表示装置。
3. 前記第１画素部および前記第２画素部は、互いに隣接するように配置されている、請求項１〜２のいずれか１項に記載の表示装置。
4. 前記信号供給回路部は、２本のゲート線に沿って配置された全ての画素部に映像信号を書き終えた後、前記第１補助容量線および前記第２補助容量線に、それぞれ、前記第１信号および前記第２信号を供給する、請求項１〜３のいずれか１項に記載の表示装置。
5. 前記信号供給回路部は、全ての画素部に映像信号を書き終える期間である１フレーム期間毎に、前記第１補助容量線および前記第２補助容量線にそれぞれ供給される前記第１信号および前記第２信号を交互に切り換える、請求項４に記載の表示装置。
6. 前記第１画素部および前記第２画素部は、互いに隣接するように配置されており、
   前記第１画素部および前記第２画素部の第１電極に供給される映像信号は、互いに反転した波形を有する、請求項１〜４のいずれか１項に記載の表示装置。
7. 複数の前記第１画素部のみで構成された第１ブロックと、複数の前記第２画素部のみで構成された第２ブロックとが互いに隣接するように配置されており、
   前記第１ブロックを構成する複数の前記第１画素部および前記第２ブロックを構成する複数の前記第２画素部に供給される信号は、互いに反転した波形を有する、請求項１〜４のいずれか１項に記載の表示装置。