KR20060052957A - 시험 장치 - Google Patents
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Abstract
본 발명의 시험 장치는, DUT로부터의 데이터 신호의 복수의 데이터 샘플값을 취득하는 데이터 샘플러와, 샘플값으로부터 데이터 변화점을 검출하는 데이터 변화점 검출부와, 데이터 변화점을 CLK1에서 기입하고 CLK2에서 독출하는 데이터 변화점 격납부와, DUT로부터의 클록 신호의 복수의 클록 샘플값을 취득하는 클록 샘플러와, 샘플값으로부터 클록 변화점을 검출하는 클록 변화점 검출부와, 클록 변화점을 CLKs에서 기입하고 CLK2에서 독출하는 클록 변화점 격납부와, 데이터 변화점 격납부와 클록 변화점 격납부로부터 동기되어 독출된 데이터 변화점과 클록 변화점과의 위상차를 검출하는 위상차 검출부와, 위상차를 스펙과 비교하여 DUT의 양부 판정으로 수행하는 스펙 비교부를 포함한다.
클록, 동기, 시험
Description
본 발명은, 시험 장치에 관한 것이다. 특히, 본 발명은, 데이터 신호와 클록 신호를 동기시켜 출력하는 피시험 디바이스를 시험하는 시험 장치에 관한 것이다.
반도체 메모리에는, 클록 신호와 함께 입력된 데이터 신호를 클록 신호에 동기시켜 기입하고, 클록 신호와 함께 클록 신호에 동기된 데이터 신호를 출력하여 클록 신호의 타이밍으로 데이터 신호를 주고 받는 것이 있다. 이러한 반도체 메모리에서는, 클록 신호의 출력 타이밍과 데이터 신호의 출력 타이밍이 정확히 동기되어 있지 않으면 소망하는 동작을 수행할 수 없다. 그 때문에, 이러한 반도체 메모리의 시험에서는 피시험 디바이스인 반도체 메모리로부터 출력된 클록 신호의 변화점과 데이터 신호의 변화점을 멀티스트로브 신호를 이용하여 검출하고, 클록 신호와 데이터 신호의 위상차를 검출하여 스펙과 비교하여 양부 판정을 수행하고 있다(예를 들면, 특허 문헌 1 및 특허 문헌 2 참조).
특허 문헌 1: 일본 특허 공개 2001-201532호 공보
특허 문헌 2: 일본 특허 공개 2001-356153호 공보
[발명이 해결하고자 하는 과제]
동기식 디바이스(synchronous device)와 같은 반도체 메모리는, 클록 신호에 동기시켜 복수의 데이터 신호를 출력한다. 그 때문에, 복수의 데이터 신호의 각각과 클록 신호와의 위상차를 병행하여 검출하기 위하여는, 클록 신호의 변화점을 가리키는 데이터를, 복수의 데이터 신호에 대응하여 설치된 위상차 검출 수단으로 분배시켜 공급할 필요가 있다. 그러나 클록 신호의 변화점을 가리키는 데이터를 분배하는 분배 회로, 클록 신호의 변화점을 가리키는 데이터를 위상차 검출 수단에 전달하는 전송로 등에 있어서의 전송 지연 시간에 의하여 클록 신호의 변화점의 데이터를 복수의 위상차 검출 수단에 공급하는 데에 시간을 소요하게 되고, 피시험 디바이스의 출력에 병행하여 실시간으로 클록 신호와 데이터 신호와의 위상차를 검출할 수 없는 경우가 있다.
여기서 본 발명은, 상기의 과제를 해결할 수 있는 시험 장치를 제공하는 것을 그 목적으로 한다. 이 목적은 청구의 범위에 있어서의 독립항에 기재된 특징의 조합에 의하여 달성된다. 또한, 종속항은 본 발명의 더욱 유리한 구체예를 규정한다.
[과제를 해결하기 위한 수단]
본 발명의 제1 형태에 의하면, 데이터 신호와 클록 신호를 동기시켜 출력하는 피시험 디바이스를 시험하는 시험 장치에 있어서, 상기 피시험 디바이스로부터 출력된 데이터 신호를 연속하여 샘플링하고, 복수의 데이터 샘플값을 취득하는 데이터 샘플러와, 데이터 샘플러가 취득한 복수의 데이터 샘플값에 기초하여, 데이터 신호의 변화점인 데이터 변화점을 검출하는 데이터 변화점 검출부와, 데이터 변화점 검출부에 의하여 검출된 데이터 변화점을, 제1 클록 신호에 기초하여 기입하고, 제1 클록 신호와 주기가 실질적으로 동일하며 위상이 서로 다른 제2 클록 신호에 기초하여 독출하는 데이터 변화점 격납부와, 피시험 디바이스로부터 출력된 클록 신호를 연속하여 샘플링하고, 복수의 클록 샘플값을 취득하는 클록 샘플러와, 클록 샘플러가 취득한 복수의 클록 샘플값에 기초하여, 클록 신호의 변화점인 클록 변화점을 검출하는 클록 변화점 검출부와, 클록 변화점 검출부에 의하여 검출된 클록 변화점을, 제3 클록 신호에 기초하여 기입하고, 제2 클록 신호에 기초하여 독출하는 클록 변화점 격납부와, 데이터 변화점 격납부와 클록 변화점 격납부로부터 제2 클록 신호에 기초하여 동기되어 독출된 데이터 변화점과 클록 변화점을 비교하고, 데이터 신호와 클록 신호와의 위상차를 검출하는 위상차 검출부와, 위상차 검출부가 검출한 위상차를 미리 정해진 스펙과 비교하여 피시험 디바이스의 양부 판정을 수행하는 스펙 비교부를 포함한다.
제1 클록 신호와 제2 클록 신호의 위상차는, 데이터 변화점 검출부로부터 데이터 변화점 격납부까지의 전송 지연 시간과, 클록 변화점 검출부로부터 클록 변화점 격납부까지의 전송 지연 시간과의 차이의 시간 이상이어도 좋다.
데이터 샘플러, 데이터 변화점 검출부, 데이터 변화점 격납부, 클록 변화점 격납부, 위상차 검출부, 및 스펙 비교부가 형성된 데이터 신호 처리 유닛과, 클록 샘플러 및 클록 변화점 검출부가 형성된 클록 신호 처리 유닛과, 데이터 신호 처리 유닛과 클록 신호 처리 유닛을 전기적으로 접속하고, 클록 변화점 검출부에 의하여 검출된 클록 변화점을 클록 변화점 격납부에 공급하는 전송로를 포함하되, 제1 클록 신호와 제2 클록 신호의 위상차는, 전송로에 있어서의 전송 지연 시간 이상이어도 좋다.
복수의 데이터 신호 처리 유닛을 포함하되, 전송로는, 클록 신호 처리 유닛과 복수의 데이터 신호 처리 유닛을 전기적으로 접속하고, 클록 신호 처리 유닛이 포함하는 클록 변화점 검출부에 의하여 검출된 클록 변화점을, 복수의 데이터 신호 처리 유닛이 각각 포함하는 복수의 클록 변화점 격납부에 공급하고, 복수의 클록 변화점 격납부는, 클록 변화점 검출부에 의하여 검출된 클록 변화점을, 제3 클록 신호에 기초하여 기입하고, 제2 클록 신호에 기초하여 독출해도 좋다.
본 발명의 제2 형태에 의하면, 데이터 신호와 클록 신호를 동기시켜 출력하는 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스로부터 출력된 데이터 신호의 변화점인 데이터 변화점을 검출하는 데이터 변화점 검출부와, 피시험 디바이스로부터 출력된 클록 신호의 변화점인 클록 변화점을 검출하는 클록 변화점 검출부와, 피시험 디바이스가 데이터 신호 및 클록 신호를 출력할 때마다, 데이터 변화점과 클록 변화점을 비교하여 데이터 신호와 클록 신호의 위상차를 검출하고, 위상차를 미리 정해진 허용값과 비교하여 피시험 디바이스의 양부 판정을 수행하는 위상차 검출부를 포함한다.
위상차 검출부는, 데이터 변화점 및 클록 변화점의 한쪽으로부터 다른 쪽을 감산하고, 위상차를 출력하는 연산 회로와, 연산 회로가 출력한 위상차를 미리 정해진 최대 허용값과 비교하여, 최대 허용값보다 작은 경우에는 논리값 0을 출력하고, 최대 허용값보다 큰 경우에는 논리값 1을 출력하는 최대 허용값 비교 회로와, 연산 회로가 출력한 위상차를 미리 정해진 최소 허용값과 비교하여, 최소 허용값보다 큰 경우에는 논리값 0을 출력하고, 최소 허용값보다 작은 경우에는 논리값 1을 출력하는 최소 허용값 비교 회로와, 최대 허용값 비교 회로가 출력하는 논리값과 최소 허용값 비교 회로가 출력하는 논리값의 논리합 연산을 수행하는 논리합 회로를 포함한다.
본 발명의 제3 형태에 의하면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스로부터 출력된 데이터 신호의 변화점인 데이터 변화점을 검출하고, 검출된 데이터 변화점을 나타내는 복수 비트의 데이터를 출력하는 변화점 검출부와, 피시험 디바이스로부터 출력된 데이터 신호의 출력 개시 시점에 있어서 데이터 신호가 H측 문턱값(VOH) 이상인 경우에 논리값 0을 출력하고, H측 문턱값보다 작은 경우에 논리값 1을 출력하는 시작 판정 신호를 출력하는 시작 판정 신호 출력부와, 변화점 검출부가 출력한 복수 비트의 데이터의 논리합 연산을 수행하는 제1 논리합 회로, 및 논리합 회로의 출력을 반전시킨 것과 시작 판정 신호 출력부의 출력의 논리곱 연산을 수행하는 논리곱 회로를 포함하되, 데이터 신호에 데이터 변화점이 없고, 또한, 데이터 신호가 H측 문턱값보다 작은 것을 검출하여 출력하는 루스 기능(loose function)부를 포함한다.
본 발명의 제4 형태에 의하면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스로부터 출력된 데이터 신호의 변화점인 데이터 변화점을 검출하고, 검출된 데이터 변화점을 나타내는 복수 비트의 데이터를 출력하는 변화점 검출부와, 피시험 디바이스로부터 출력된 데이터 신호의 출력 개시 시점에 있어서 데이터 신호가 L측 문턱값(VOL) 이하인 경우에 논리값 0을 출력하고, L측 문턱값보다 큰 경우에 논리값 1을 출력하는 시작 판정 신호를 출력하는 시작 판정 신호 출력부와, 변화점 검출부가 출력한 복수 비트의 데이터의 논리합 연산을 수행하는 제1 논리합 회로, 및 논리합 회로의 출력을 반전시킨 것과 시작 판정 신호 출력부의 출력의 논리곱 연산을 수행하는 논리곱 회로를 포함하되, 데이터 신호에 데이터 변화점이 없고, 또한, 데이터 신호가 L측 문턱값보다 큰 것을 검출하여 출력하는 루스 기능부를 포함한다.
데이터 신호에 글리치(glitch)가 발생하였는가 아닌가를 검출하고, 글리치를 검출한 경우에 논리값 1을 출력하고, 글리치를 검출하지 않은 경우에 논리값 0을 출력하는 글리치 검출부를 더 포함하되, 루스 기능부는, 논리곱 회로의 출력과 글리치 검출부의 출력의 논리합 연산을 수행하는 제2 논리합 연산 회로를 더 포함하며, 데이터 신호에 글리치가 발생한 것을 더 검출해도 좋다.
본 발명의 제5 형태에 의하면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스로부터 출력된 데이터 신호의 변화점인 데이터 변화점을 검출하고, 검출한 데이터 변화점을 나타내는 복수 비트의 데이터를 출력하는 변화점 검출부와, 피시험 디바이스로부터 출력된 데이터 신호의 출력 개시 시점에 있어서 데이터 신호가 H측 문턱값 이상인 경우에 논리값 0을 출력하고, H측 문턱값보다 작은 경우에 논리값 1을 출력하는 시작 판정 신호를 출력하는 시작 판정 신호 출력부와, 변화점 검출부가 출력한 복수 비트의 데이터의 논리합 연산을 수행하는 제1 논리합 회로, 및 논리합 회로의 출력과 시작 판정 신호 출력부의 출력을 반전시킨 것과의 논리곱 연산을 수행하는 논리곱 회로를 포함하되, 데이터 신호에 데이터 변화점이 있으며, 또한, 데이터 신호가 H측 문턱값보다 작은 곳으로부터 H측 문턱값 이상으로 변화한 것을 검출하여 출력하는 루스 기능부를 포함한다.
본 발명의 제6 형태에 의하면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스로부터 출력된 데이터 신호의 변화점인 데이터 변화점을 검출하고, 검출한 데이터 변화점을 나타내는 복수 비트의 데이터를 출력하는 변화점 검출부와, 피시험 디바이스로부터 출력된 데이터 신호의 출력 개시 시점에 있어서 데이터 신호가 L측 문턱값 이하인 경우에 논리값 0을 출력하고, L측 문턱값보다 큰 경우에 논리값 1을 출력하는 시작 판정 신호를 출력하는 시작 판정 신호 출력부와, 변화점 검출부가 출력한 복수 비트의 데이터의 논리합 연산을 수행하는 제1 논리합 회로, 및 논리합 회로의 출력과 시작 판정 신호 출력부의 출력을 반전시킨 것과의 논리곱 연산을 수행하는 논리곱 회로를 포함하되, 데이터 신호에 데이터 변화점이 있고, 또한, 데이터 신호가 L측 문턱값보다 큰 곳으로부터 L측 문턱값 이하로 변화한 것을 검출하여 출력하는 루스 기능부를 포함한다.
변화점 검출부가 출력한 복수 비트의 데이터에 기초하여, 데이터 신호에 글리치가 발생한 것을 검출하여, 글리치를 검출한 경우에 논리값 1을 출력하며, 글리치를 검출하지 않은 경우에 논리값 0을 출력하는 글리치 검출부를 더 포함하되, 루스 기능부는, 논리곱 회로의 출력과 글리치 검출부의 출력과의 논리합 연산을 수행하는 제2 논리합 연산 회로를 더 포함하고, 데이터 신호에 글리치가 발생한 것을 더 검출해도 좋다.
본 발명의 제7 형태에 의하면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스로부터 출력된 데이터 신호가 H측 문턱값 이상인가 아닌가를 순차적으로 판정하여 출력하는 H측 레벨 비교부, H측 레벨 비교부가 출력한 데이터 신호의 변화점인 H측 데이터 변화점을 검출하는 H측 데이터 변화점 검출부와, 피시험 디바이스로부터 출력된 데이터 신호가 L측 문턱값(VOL) 이하인가 아닌가를 순차적으로 판정하여 출력하는 L측 레벨 비교부와, L측 레벨 비교부가 출력한 데이터 신호의 변화점인 L측 데이터 변화점을 검출하는 L측 데이터 변화점 검출부와, 피시험 디바이스가 데이터 신호를 출력할 때마다, H측 데이터 변화점과 L측 데이터 변화점을 비교하여 데이터 신호의 상승 시간 또는 하강 시간을 검출하고, 상승 시간 또는 하강 시간을 미리 정해진 허용값과 비교하여 피시험 디바이스의 양부 판정을 수행하는 위상차 검출부를 포함한다.
위상차 검출부는, H측 데이터 변화점 및 L측 데이터 변화점의 한쪽으로부터 다른 쪽을 감산하고, 상승 시간 또는 하강 시간을 출력하는 연산 회로와, 연산 회로가 출력한 상승 시간 및 하강 시간을 미리 정해진 최대 허용값과 비교하여, 최대 허용값보다 작은 경우에는 논리값 0을 출력하고, 최대 허용값보다 큰 경우에는 논리값 1을 출력하는 최대 허용값 비교 회로와, 연산 회로가 출력한 상승 시간 및 하강 시간을 미리 정해진 최소 허용값과 비교하여, 최소 허용값보다 큰 경우에는 논리값 0을 출력하고, 최소 허용값보다 작은 경우에는 논리값 1을 출력하는 최소 허용값 비교 회로와, 최대 허용값 비교 회로가 출력한 논리값과 최소 허용값 비교 회로가 출력한 논리값과의 논리합 연산을 수행하는 논리합 회로를 포함한다.
본 발명의 제8 형태에 의하면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스로부터 출력된 데이터 신호가 H측 문턱값 이상인가 아닌가를 순차적으로 판정하여 출력하는 H측 레벨 비교부와, H측 레벨 비교부가 출력한 데이터 신호의 변화점인 H측 데이터 변화점을 검출하는 H측 데이터 변화점 검출부와, 피시험 디바이스로부터 출력된 데이터 신호가 L측 문턱값 이하인가 아닌가를 순차적으로 판정하여 출력하는 L측 레벨 비교부와, L측 레벨 비교부가 출력한 데이터 신호의 변화점인 L측 데이터 변화점을 검출하는 L측 데이터 변화점 검출부와, 피시험 디바이스가 데이터 신호를 출력할 때마다, H측 데이터 변화점과 L측 데이터 변화점과의 중점인 데이터 신호의 변화 개시 타이밍을 검출하고, 변화 개시 타이밍을 미리 정해진 허용값과 비교하여 피시험 디바이스의 양부 판정을 수행하는 출력 타이밍 위상 검출부를 포함한다.
출력 타이밍 위상 검출부는, H측 데이터 변화점 및 L측 데이터 변화점에 기초하여 변화 개시 타이밍을 산출하는 연산 회로와, 연산 회로가 출력한 변화 개시 타이밍을 미리 정해진 최대 허용값과 비교하여, 최대 허용값보다 작은 경우에는 논리값 0을 출력하고, 최대 허용값보다 큰 경우에는 논리값 1을 출력하는 최대 허용값 비교 회로와, 연산 회로가 출력한 변화 개시 타이밍을 미리 정해진 최소 허용값과 비교하여, 최소 허용값보다 큰 경우에는 논리값 0을 출력하고, 최소 허용값보다 작은 경우에는 논리값 1을 출력하는 최소 허용값 비교 회로와, 최대 허용값 비교 회로가 출력한 논리값과 최소 허용값 비교 회로가 출력한 논리값과의 논리합 연산을 수행하는 논리합 회로를 포함한다.
또한, 상기의 발명의 개요는, 본 발명의 필요한 특징의 전체를 열거한 것은 아니며, 이들의 특징군의 서브콤비네이션도 또한 발명이 될 수 있다.
[발명의 효과]
본 발명에 의하면, 데이터 신호와 클록 신호를 동기시켜 출력하는 피시험 디바이스를 실시간으로 정밀도 높게 시험하는 시험 장치를 제공할 수 있다.
도 1은, 시험 장치 10의 구성의 일예를 도시한 도면이다.
도 2는, 변화점 격납부 110의 기입 및 독출의 동작의 일예를 도시한 도면이다.
도 3은, 시험 장치 30의 구성의 일예를 도시한 도면이다.
도 4는, DQS·DQ 위상차 검출부 308의 구성의 일예를 도시한 도면이다.
도 5는, 루스 기능부 310의 구성의 일예를 도시한 도면이다.
도 6은, 출력 타이밍 위상 검출부 312의 구성의 일예를 도시한 도면이다.
도 7은, HL 위상차 검출부 314의 구성의 일예를 도시한 도면이다.
도 8은, 루스 기능부 310의 구성의 다른 예를 도시한 도면이다.
<부호의 설명>
10 시험 장치
12 DUT
30 시험 장치
100 데이터 신호 처리 유닛
102 레벨 비교부
104 타이밍 비교부
106 변화점 검출부
108 인코더
110 변화점 격납부
112 위상차 검출부
114 스펙 비교부
120 레벨 비교기
122 레벨 비교기
124 지연 회로
126 타이밍 비교기
128 기대값 비교부
130 데이터 변화점 격납부
132 클록 변화점 격납부
150 클록 신호 처리 유닛
152 레벨 비교부
154 타이밍 비교부
156 변화점 검출부
158 인코더
160 변화점 격납부
162 위상차 검출부
164 스펙 비교부
170 레벨 비교기
172 레벨 비교기
174 지연 회로
176 타이밍 비교기
178 기대값 비교부
300 데이터 신호 처리 유닛
301 타이밍 비교기
302 H측 신호 처리부
304 L측 신호 처리부
306 HL 선택부
307 인코더/글리치 검출부
308 DQS·DQ 위상차 검출부
310 루스 기능부
312 출력 타이밍 위상 검출부
314 HL 위상차 검출부
316 논리합 회로
350 클록 신호 처리 유닛
351 타이밍 비교기
352 H측 신호 처리부
354 L측 신호 처리부
356 HL 선택부
357 인코더/글리치 검출부
358 DQS·DQ 위상차 검출부
360 루스 기능부
362 출력 타이밍 위상 검출부
364 HL 위상차 검출부
366 논리합 회로
400 연산 회로
402 최대 허용값 비교 회로
404 최소 허용값 비교 회로
406 논리합 회로
408 선택기
410 논리곱 회로
500 논리합 회로
502 논리곱 회로
504 논리합 회로
506 선택기
508 논리곱 회로
510 논리합 회로
512 논리합 회로
514 논리곱 회로
600 연산 회로
602 최대 허용값 비교 회로
604 최소 허용값 비교 회로
606 논리합 회로
608 선택기
610 논리곱 회로
700 연산 회로
702 최대 허용값 비교 회로
704 최소 허용값 비교 회로
706 논리합 회로
708 선택기
710 논리곱 회로
이하, 발명의 실시 형태를 통하여 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 기재된 발명을 한정하는 것은 아니며, 또 실시 형태 중에서 설명되어 있는 특징의 조합의 전부가 발명의 해결 수단으로 필수적인 것으로 한정되지는 않는다.
도 1은, 본 발명의 제1 실시 형태에 관한 시험 장치 10의 구성의 일예를 도시한 도면이다. 시험 장치 10은, 데이터 신호(DQ0~DQn)와 클록 신호(DQS)를 동기시켜 출력하는, 예를 들면 동기식 디바이스와 같은 피시험 디바이스(DUT) 12의 시험을 실시간으로 정밀도 높게 수행하는 것을 목적으로 한다. 구체적으로는, DUT 12가 출력하는 DQ0~DQn의 각각과 DQS와의 위상차를 병렬하여 실시간으로 검출하고, 위상차를 스펙과 비교하여 DUT 12의 양부(良否) 판정을 수행한다.
시험 장치 10은, DUT 12가 출력하는 DQ0~DQn을 각각 처리하는 복수의 데이터 신호 처리 유닛 100과, DUT 12가 출력하는 DQS를 처리하는 클록 신호 처리 유닛 150과, 데이터 신호 처리 유닛 100과 클록 신호 처리 유닛 150을 전기적으로 접속하는 전송로 140을 포함한다. 복수의 데이터 신호 처리 유닛 100 및 클록 신호 처리 유닛 150은, 예를 들면 ASIC(Application Specific Integrated Circuit)이며, 각각 서로 다른 집적 회로로 구성된다.
데이터 신호 처리 유닛 100에는, 레벨 비교부 102, 타이밍 비교부 104, 변화점 검출부 106, 인코더 108, 변화점 격납부 110, 위상차 검출부 112, 및 스펙 비교부 114가 형성된다. 또한, 클록 신호 처리 유닛 150에는, 레벨 비교부 152, 타이밍 비교부 154, 변화점 검출부 156, 인코더 158, 변화점 격납부 160, 위상차 검출부 162, 및 스펙 비교부 164가 형성된다. 데이터 신호 처리 유닛 100과 클록 신호 처리 유닛 150은, 동일한 집적 회로에 의하여 형성되어 동일한 구성을 갖지만, DQ0~DQn의 각각과 DQS와의 위상차를 검출하기 위하여는, 클록 신호 처리 유닛 150이 갖는 변화점 격납부 160, 위상차 검출부 162 및 스펙 비교부 164는 동작하지 않아도 좋다.
레벨 비교부 102는, DUT 12가 출력한 DQ를 H측 문턱값 전압(VOH)과 비교하고, DQ의 H 논리의 전압값이 VOH 이상인가 아닌가를 판정하여 출력하는 레벨 비교기 120과, DUT 12가 출력한 DQ의 전압값을 L측 문턱값 전압(VOL)과 비교하고, DQ의 L 논리의 전압값이 VOL 이상인가 아닌가를 판정하여 출력하는 레벨 비교기 122를 포함한다. 또한, 레벨 비교부 152는, DUT 12가 출력한 DQS의 전압값을 H측 문턱값 전압(VOH)과 비교하고, DQS의 H 논리의 전압값이 VOH 이상인가 아닌가를 판정하여 출력하는 레벨 비교기 170과, DUT 12가 출력한 DQS를 L측 문턱값 전압(VOL)과 비교하고, DQS의 L 논리의 전압값이 VOL 이상인가 아닌가를 판정하여 출력하는 레벨 비교기 172를 포함한다.
타이밍 비교부 104는, 본 발명의 데이터 샘플러의 일예이며, DUT 12로부터 출력된 DQ를 연속하여 샘플링하고, 복수의 데이터 샘플값을 취득하여 출력한다. 구체적으로는, 타이밍 비교부 104는, 복수의 지연 회로 124 및 복수의 타이밍 비교기 126을 포함한다. 복수의 지연 회로 124는, 스트로브 신호(STRB)에 조금씩 위상차를 부가하고, 조금씩 위상이 다른 복수의 STRB를 타이밍 비교기 126의 각각에 공급한다. 복수의 타이밍 비교기 126은, 복수의 지연 회로 124의 각각으로부터 공급된 STRB에 기초하여, 레벨 비교기 120 또는 레벨 비교기 122의 출력을 독출하여, 복수의 데이터 샘플값을 출력한다.
또한, 타이밍 비교부 154는, 본 발명의 클록 샘플러의 일예이며, DUT 12로부터 출력된 DQS를 연속하여 샘플링하고, 복수의 클록 샘플값을 취득하여 출력한다. 구체적으로는, 타이밍 비교부 154는, 복수의 지연 회로 174 및 복수의 타이밍 비교기 176을 포함하며, 타이밍 비교부 104와 유사하게 동작하여, DQS의 처리를 수행한다.
변화점 검출부 106 및 인코더 108은, 본 발명의 데이터 변화점 검출부의 일예이며, 타이밍 비교부 104가 취득한 복수의 데이터 샘플값에 기초하여, DQ의 변화점인 데이터 변화점을 검출한다. 구체적으로는, 변화점 검출부 106은, 복수의 기대값 비교부 128을 포함한다. 복수의 기대값 비교부 128은, 복수의 타이밍 비교기 126이 각각 출력한 데이터 샘플값과 미리 정해진 기대값과를 비교하고, 비교 결과를 후단의 기대값 비교부 128에 공급한다. 그리고 복수의 기대값 비교부 128은, 전단의 기대값 비교부 128로부터 공급된 비교 결과와, 자기의 비교 결과가 일치하는가 아닌가를 판정하여 판정 결과를 출력한다. 그리고 인코더 108은, 복수의 기 대값 비교부 128로부터 출력된 판정 결과와, 복수의 타이밍 비교기 126에 각각 공급된 STRB의 위상과의 대응으로부터, DQ의 데이터 변화점을 검출하고, 검출된 데이터 변화점을 나타내는 복수 비트의 데이터를 출력한다.
또한, 변화점 검출부 156 및 인코더 158은, 본 발명의 클록 변화점 검출부의 일예이며, 타이밍 비교부 154가 취득한 복수의 클록 샘플값에 기초하여, DQS의 변화점인 클록 변화점을 검출한다. 구체적으로는, 변화점 검출부 156은, 복수의 기대값 비교부 178을 포함하고, 변화점 검출부 106과 유사하게 동작하며, DQS의 처리를 수행한다.
전송로 140은, 클록 신호 처리 유닛 150과 복수의 데이터 신호 처리 유닛 100을 전송로 140에 따라 연속하여 전기적으로 접속한다. 그리고 전송로 140은, 클록 신호 처리 유닛 150이 포함하는 변화점 검출부 156 및 인코더 158에 의하여 검출된 클록 변화점을, 복수의 데이터 신호 처리 유닛 100이 각각 갖는 복수의 클록 변화점 격납부 132에 각각 공급한다. 즉, 전송로 140은, 클록 신호 처리 유닛 150의 단자로부터 출력된 클록 변화점을, 클록 신호 처리 유닛 150에 인접하는 데이터 신호 처리 유닛 100으로 입력하고, 또한 당해 데이터 신호 처리 유닛 100에 입력되어 당해 데이터 신호 처리 유닛 100으로부터 출력된 클록의 변화점을, 당해 데이터 신호 처리 유닛 100에 인접하는 데이터 신호 처리 유닛 100에 입력한다. 이렇게, 복수의 데이터 신호 처리 유닛 100을 연속하여 접속하는 전송로 140을 거쳐, DQS와 DQ의 위상차를 검출하는 복수의 데이터 신호 처리 유닛 100의 전부에 클록 변화점을 공급한다.
변화점 격납부 110은, 변화점 검출부 106 및 인코더 108에 의하여 검출된 데이터 변화점을 보유하는 데이터 변화점 격납부 130과, 변화점 검출부 156 및 인코더 158에 의하여 검출된 클록 변화점을 보유하는 클록 변화점 격납부 132를 포함한다. 데이터 변화점 격납부 130 및 클록 변화점 격납부 132는, 예를 들면 MRAM(Multi-port Random Access Memory)이다. 데이터 변화점 격납부 130은, 변화점 검출부 106 및 인코더 108에 의하여 검출된 데이터 변화점을 클록 신호(CLK1)에 기초하여 기입하고, 클록 신호(CLK2)에서 독출한다. 또한, 클록 변화점 격납부 132는, 변화점 검출부 156 및 인코더 158에 의하여 검출된 클록 변화점을 클록 신호(CLKs)에서 기입하고, 클록 신호(CLK2)에서 독출한다. 즉, 데이터 변화점 격납부 130 및 클록 변화점 격납부 132는, 데이터 변화점 및 클록 변화점의 각각을, 서로 다른 클록 신호(CLK1 및 CLKs)에서 기입을 수행하고, 동일한 클록 신호(CLK2)에서 동기시켜 독출을 수행한다.
클록 신호(CLK1) 및 클록 신호(CLK2)는, 주기가 실질적으로 동일하며 위상이 서로 다르며, 클록 신호(CLK1), 클록 신호(CLK2)의 순서로 위상이 이동되어 있다. 클록 신호(CLK1)와 클록 신호(CLK2)와의 위상차는, 인코더 108로부터 데이터 변화점 격납부 130까지의 데이터 변화점의 전송 지연 시간과, 인코더 158로부터 클록 변화점 격납부 132까지의 클록 변화점의 전송 지연 시간과의 차이의 시간 이상이다. 또한, 클록 신호(CLK1)와 클록 신호(CLK2)와의 위상차는, 복수의 데이터 신호 처리 유닛 100 중에서 클록 신호 처리 유닛 150으로부터 가장 멀리 떨어져 설치된 데이터 신호 처리 유닛 100과, 클록 신호 처리 유닛 150과의 사이의 전송로 140에 있어서의 전송 지연 시간 이상이다.
위상차 검출부 112는, 데이터 변화점 격납부 130과 클록 변화점 격납부 132로부터 클록 신호(CLK2)에 기초하여 동기되어 독출된 데이터 변화점과 클록 변화점을 비교한다. 그리고 위상차 검출부 112는, 데이터 변화점과 클록 변화점의 위상차를 검출하여 출력한다. 스펙 비교부 114는, 위상차 검출부 112가 검출한 위상차를 미리 정해진 스펙과 비교하여 DUT 12의 양부 판정을 수행하고, 합격(PASS) 또는 불합격(FAIL)을 가리키는 정보를 출력한다.
본 실시 형태에 관련된 시험 장치 10에 의하면, 클록 신호 처리 유닛 150에 있어서 검출된 DQS의 클록 변화점을, 복수의 데이터 신호 처리 유닛 100을 연속하여 접속하는 전송로 140을 거쳐 데이터 신호 처리 유닛 100으로 공급하므로, 클록 신호 처리 유닛 150에 있어서의 분기 신호수 및 단자 수를 감소시킬 수 있다. 또한, 데이터 변화점 격납부 130 및 클록 변화점 격납부 132의 기입 및 독출을 제어하는 클록 신호(CLK1, CLK2, 및 CLKs)에 상기와 같은 위상차를 가지게 함으로써, 데이터 변화점 및 클록 변화점의 전송 지연 시간에 차이가 있는 경우라 하여도, DUT 12에 의한 DQS 및 DQ의 출력에 병행하여 순차적으로 DQS 및 DQ의 위상차를 검출할 수 있다. 이 때문에, DUT 12의 양부 판정 시험에 소요되는 시간을 경감할 수 있다.
도 2는, 제1 실시 형태에 관한 변화점 격납부 110의 기입 및 독출의 동작의 일예를 도시한다. 도 2(a)는, 데이터 변화점 격납부 130의 기입 및 독출의 동작의 일예를 도시하며, 도 2(b)는, 클록 변화점 격납부 132의 기입 및 독출의 동작의 일 예를 도시한다.
도 2(a)에 도시된 바와 같이, 데이터 변화점 격납부 130은, 변화점 검출부 106 및 인코더 108에 의하여 순차적으로 검출된 데이터 변화점의 데이터 Dn(D1, D2, D3, D4, …)를, 클록 신호(CLK1)를 기입 클록으로 하여 순차적으로 서로 다른 어드레스에 기입한다. 도 2(b)에 도시된 바와 같이, 클록 변화점 격납부 132는, 변화점 검출부 156 및 인코더 158에 의하여 순차적으로 검출된 클록 변화점의 데이터 Dn'(D1', D2', D3', D4', …)를, 클록 신호(CLKs)를 기입 클록으로 하여 순차적으로 서로 다른 어드레스에 기입한다. 그리고 도 2(a) 및 (b)에 도시된 바와 같이, 데이터 변화점 격납부 130 및 클록 변화점 격납부 132는, D1이 데이터 변화점 격납부 130에 기입되고, D1'가 클록 변화점 격납부에 격납된 후에, 데이터 변화점 격납부 130이 보유하는 데이터 변화점의 데이터 Dn(D1, D2, D3, D4, …) 및 클록 변화점 격납부 132가 보유하는 클록 변화점의 데이터Dn'(D1', D2', D3', D4', …)를, 클록 신호(CLK2)를 독출 클록으로서 동기시켜 순차적으로 독출한다.
이상과 같은 클록 신호(CLK1, CLK2, 및 CLKs)를 이용하여 데이터 변화점 격납부 130 및 클록 변화점 격납부 132의 기입 및 독출 동작을 제어함으로써, DUT 12에 의한 DQS 및 DQ의 출력에 병행하여 실시간으로 순차적으로 DQS 및 DQ의 위상차를 검출할 수 있다.
도 3은, 본 발명의 제2 실시 형태에 관한 시험 장치 30의 구성의 일예를 도시한다. 시험 장치 30은, 데이터 신호(DQ0~DQn)와 클록 신호(DQS)를 동기시켜 출력하는, 예를 들면 동기식 디바이스와 같은 DUT 12의 시험을 실시간으로 정밀도 높 게 수행하는 것을 목적으로 한다. 구체적으로는, DUT 12가 출력하는 DQ0~DQn의 각각과 DQS와의 위상차, DQ0~DQn 및 DQS의 출력 타이밍, 상승 시간, 하강 시간 등을 병렬하여 실시간으로 검출하고, 스펙과 비교하여 DUT 12의 양부 판정을 수행한다. 또한, 제2 실시 형태에 관한 시험 장치 30은, 이하에 설명하는 부분을 제외하고, 제1 실시 형태에 관한 시험 장치 10과 유사한 구성이며, 유사하게 동작한다.
시험 장치 30은, DUT 12가 출력하는 DQ0~DQn을 각각 처리하는 복수의 데이터 신호 처리 유닛 300과, DUT 12가 출력하는 DQS를 처리하는 클록 신호 처리 유닛 350을 포함한다. 데이터 신호 처리 유닛 300은, 레벨 비교부 102, H측 신호 처리부 302, L측 신호 처리부 304, HL 선택부 306, DQS·DQ 위상차 검출부 308, 루스 기능(loose function)부 310, 출력 타이밍 위상 검출부 312, HL 위상차 검출부 314, 및 논리합 회로 316을 포함한다. 클록 신호 처리 유닛 350은, 레벨 비교부 152, H측 신호 처리부 352, L측 신호 처리부 354, HL 선택부 356, DQS·DQ 위상차 검출부 358, 루스 기능부 360, 출력 타이밍 위상 검출부 362, HL 위상차 검출부 364, 및 논리합 회로 366을 포함한다. 데이터 신호 처리 유닛 300과 클록 신호 처리 유닛 350은, 동일한 집적 회로에 의하여 형성되어 동일한 구성을 가지나, DQ0~DQn의 각각과 DQS와의 위상차를 검출하기 위하여는, 클록 신호 처리 유닛 350이 포함하는 DQS·DQ 위상차 검출부 358은 동작하지 않아도 좋다.
레벨 비교부 102는, 본 발명의 H측 레벨 비교부의 일예인 레벨 비교기 120과, 본 발명의 L측 레벨 비교부의 일예인 레벨 비교기 122를 포함한다. 레벨 비교기 120은, DUT 12로부터 출력된 DQ의 전압값이 VOH 이상인가 아닌가를 순차적으로 판정하여 H측 신호 처리부 302로 출력한다. 레벨 비교기 122는, DUT 12로부터 출력된 DQ의 전압값이 VOL 이하인가 아닌가를 순차적으로 판정하여 L측 신호 처리부 304로 출력한다.
H측 신호 처리부 302는, 타이밍 비교부 104, 변화점 검출부 106, 타이밍 비교기 301, 및 인코더/글리치 검출부 307을 포함한다. H측 신호 처리부 302는, 본 발명의 H측 데이터 변화점 검출부의 일예이며, 레벨 비교기 120의 출력에 대하여 처리를 수행하며, DQ의 데이터 변화점을 검출한다. 또한, 본 발명의 변화점 검출부는, 변화점 검출부 106 및 인코더/글리치 검출부 307을 포함하는 개념이어도 좋다. 또한, 타이밍 비교부 104 및 변화점 검출부 106은, 도 1에 도시된 타이밍 비교부 104 및 변화점 검출부 106과 유사하게 동작하므로, 설명을 생략한다. 타이밍 비교기 301은, 본 발명의 시작 판정 신호 출력부의 일예이며, STRB에 기초하여 레벨 비교기 120의 출력을 독출하여, DQ의 출력 개시 시점에 있어서 DQ의 전압값이 VOH 이상인가 아닌가를 가리키는 시작 판정 신호를 출력한다. 구체적으로는, 타이밍 비교기 301은, DUT 12에 의한 DQ의 출력 개시 시점에 있어서 DQ의 전압값이 VOH 이상인 경우에 논리값 0(PASS)을 출력하고, DUT 12에 의한 DQ의 출력 개시 시점에 있어서 DQ의 전압값이 VOH 보다 작은 경우에 논리값 1(FAIL)을 출력한다.
인코더/글리치 검출부 307은, 도 1에 도시된 인코더 108과 유사한 기능에 추가하여, 복수의 기대값 비교부 128로부터 출력된 판정 결과에 기초하여, 하나의 테스트 사이클 내에서 DQ의 데이터 변화점이 2회 이상인가 아닌가를 검출하여, 데이터 변화점이 2회 이상인가 아닌가, 즉 글리치(glitch)가 발생하였는가 아닌가를 가 리키는 글리치 검출 신호를 출력한다. 구체적으로는, 인코더/글리치 검출부 307은, DQ에 글리치를 검출한 경우에 논리값 1(FAIL)을 출력하고, DQ에 글리치를 검출하지 않은 경우에 논리값 0(PASS)을 출력한다. 또한, L측 신호 처리부 304는, 본 발명의 L측 데이터 변화점 검출부의 일예이며, 레벨 비교기 122의 출력에 대하여 처리를 수행하며, DQ의 데이터 변화점을 검출한다. L측 신호 처리부 304는, H측 신호 처리부 302와 유사한 구성이며, 유사하게 동작한다.
레벨 비교부 152는, 레벨 비교기 170 및 레벨 비교기 172를 포함한다. 레벨 비교기 170은, DUT 12로부터 출력된 DQS의 전압값이 VOH 이상인가 아닌가를 순차적으로 판정하여 H측 신호 처리부 352에 출력한다. 레벨 비교기 172는, DUT 12로부터 출력된 DQS의 전압값이 VOL 이하인가 아닌가를 순차적으로 판정하여 L측 신호 처리부 354로 출력한다.
H측 신호 처리부 352는, 타이밍 비교부 154, 변화점 검출부 156, 타이밍 비교기 351, 및 인코더/글리치 검출부 357을 포함한다. H측 신호 처리부 352는, 본 발명의 H측 데이터 변화점 검출부의 일예이며, 레벨 비교기 170의 출력에 대하여 처리를 수행하며, DQS의 데이터 변화점을 검출한다. 타이밍 비교부 154 및 변화점 검출부 156은, 도 1에 도시된 타이밍 비교부 154 및 변화점 검출부 156과 유사하게 동작하므로 설명을 생략한다. 타이밍 비교기 351은, STRB에 기초하여 레벨 비교기 170의 출력을 독출하여, DQS의 출력 개시 시점에 있어서 DQS의 전압값이 VOH 이상인가 아닌가를 가리키는 시작 판정 신호를 출력한다. 구체적으로는, 타이밍 비교기 351은, DUT 12에 의한 DQS의 출력 개시 시점에 있어서 DQS의 전압값이 VOH 이상 인 경우에 논리값 0(PASS)을 출력하고, DUT 12에 의한 DQS의 출력 개시 시점에 있어서 DQS의 전압값이 VOH 보다 작은 경우에 논리값 1(FAIL)을 출력한다.
인코더/글리치 검출부 357은, 도 1에 도시된 인코더 158과 유사한 기능에 추가하여, 복수의 기대값 비교부 178로부터 출력된 판정 결과에 기초하여, 하나의 테스트 사이클 내에 DQS의 데이터 변화점이 2회 이상 있는가 아닌가를 검출하여 출력한다. 또한, L측 신호 처리부 354는, 본 발명의 L측 데이터 변화점 검출부의 일예이며, 레벨 비교기 172의 출력에 대하여 처리를 수행하며, DQS의 데이터 변화점을 검출한다. L측 신호 처리부 354는, H측 신호 처리부 352와 유사한 구성이며, 유사하게 동작한다.
HL 선택부 306은, H측 신호 처리부 302의 출력과 L측 신호 처리부 304의 출력을 선택적으로 전환하여 DQS·DQ 위상차 검출부 308 및 루스 기능부 310으로 공급한다. HL 선택부 356은, H측 신호 처리부 352의 출력과 L측 신호 처리부 354의 출력을 선택적으로 전환하여 DQS·DQ 위상차 검출부 308 및 루스 기능부 360으로 공급한다.
DQS·DQ 위상차 검출부 308은, DUT 12가 DQS 및 DQ를 출력할 때마다, HL 선택부 306으로부터 취득한 데이터 변화점과 HL 선택부 356으로부터 취득한 클록 변화점을 비교하여, DQS와 DQ의 위상차를 검출한다. 그리고 DQS·DQ 위상차 검출부 308은 검출한 위상차를 미리 정해진 허용값과 비교하여 DUT 12의 양부 판정을 수행하여, PASS 또는 FAIL을 가리키는 정보를 논리합 회로 316에 공급한다.
루스 기능부 310은, 인코더/글리치 검출부 307이 검출한 데이터 변화점 및 글리치 검출 신호, 또한 타이밍 비교기 301이 출력한 시작 판정 신호를 HL 선택부 306으로부터 취득한다. 그리고 루스 기능부 310은, 데이터 변화점, 글리치 검출 신호, 및 시작 판정 신호에 기초하여, DUT 12가 DQ를 출력할 때마다, DQ에 글리치가 발생하고 있는가 아닌가, DQ가 기대값에 대하여 항상 반전되어 있는가 아닌가, 및 DQ가 기대값에 대하여 반전되어 변화하고 있는가 아닌가를 검출하여 DUT 12의 양부 판정을 수행하며, PASS 또는 FAIL을 가리키는 정보를 논리합 회로 316에 공급한다. 또한, 루스 기능부 360은, 루스 기능부 310과 유사하게 동작하며, DQS에 기초하여 DUT 12의 양부 판정을 수행한다.
출력 타이밍 위상 검출부 312는, H측 신호 처리부 302에 있어서 검출된 데이터 변화점인 H측 데이터 변화점과, L측 신호 처리부 304에 있어서 검출된 데이터 변화점인 L측 데이터 변화점을, H측 신호 처리부 302와 L측 신호 처리부 304의 각각으로부터 취득한다. 그리고 출력 타이밍 위상 검출부 312는, DUT 12가 DQ를 출력할 때마다, H측 데이터 변화점을 L측 데이터 변화점과의 중점인 DQ의 변화 개시 타이밍을 검출한다. 그리고 출력 타이밍 위상 검출부 312는, 검출한 변화 개시 타이밍을 미리 정해진 허용값과 비교하여 DUT 12의 양부 판정을 수행하며, PASS 또는 FAIL을 가리키는 정보를 논리합 회로 316에 공급한다. 또한, 출력 타이밍 위상 검출부 362는, 출력 타이밍 위상 검출부 312와 유사하게 동작하며, DQS에 기초하여 DUT 12의 양부 판정을 수행한다.
HL 위상 검출부 314는, H측 신호 처리부 302에 있어서 검출된 H측 데이터 변화점과, L측 신호 처리부 304에 있어서 검출된 L측 데이터 변화점을, H측 신호 처 리부 302와 L측 신호 처리부 304의 각각으로부터 취득한다. 그리고 HL 위상차 검출부 314는, DUT 12가 DQ를 출력할 때마다, H측 데이터 변화점과 L측 데이터 변화점을 비교하여 DQ의 상승 시간 또는 하강 시간을 검출한다. 그리고 HL 위상차 검출부 314는, 상승 시간 또는 하강 시간을 미리 정해진 허용값과 비교하여, DUT 12의 양부 판정을 수행하고, PASS 또는 FAIL을 가리키는 정보를 논리합 회로 316에 공급한다. 또한, HL 위상차 검출부 364는, HL 위상차 검출부 314와 유사하게 동작하며, DQS에 기초하여 DUT 12의 양부 판정을 수행한다.
본 실시 형태에 관한 시험 장치 30에 의하면, DUT 12가 출력하는 DQ0~DQn의 각각과 DQS와의 위상차, DQ0~DQn 및 DQS의 출력 타이밍, 상승 시간, 하강 시간 등을 병렬하여 실시간으로 검출할 수 있다. 그 때문에, DUT 12의 양부 판정 시험에 소요되는 시간을 경감할 수 있다.
도 4는, 제2 실시 형태에 관한 DQS·DQ 위상차 검출부 308의 구성의 일예를 도시한다. DQS·DQ 위상차 검출부 308은, 연산 회로 400, 최대 허용값 비교 회로 402, 최소 허용값 비교 회로 404, 논리합 회로 406, 선택기 408, 및 논리곱 회로 410을 포함한다. 연산 회로 400은, 인코더/글리치 검출부 307로부터 취득한 데이터 변화점 및 인코더/글리치 검출부 357로부터 취득한 클록 변화점의 한쪽으로부터 다른 쪽을 감산하고, DQS와 DQ의 위상차를 산출하여 출력한다. 최대 허용값 비교 회로 402는, 연산 회로 400이 출력한 위상차를 미리 정해진 최대 허용값과 비교하여, 최대 허용값보다 작은 경우에는 논리값 0(PASS)을 출력하고, 최대 허용값보다 큰 경우에는 논리값 1(FAIL)을 출력한다. 또한, 최소 허용값 비교 회로 404는, 연 산 회로 400이 출력한 위상차를 미리 정해진 최소 허용값과 비교하여, 최소 허용값보다 큰 경우에는 논리값 O(PASS)를 출력하고, 최소 허용값보다 작은 경우에는 논리값 1(FAIL)을 출력한다.
그리고 논리합 회로 406은, 최대 허용값 비교 회로 402가 출력한 논리값과 최소 허용값 비교 회로 404가 출력한 논리값과의 논리합 연산을 수행하고, 연산 결과를 출력한다. 즉, 논리합 회로 406은, DQS와 DQ와의 위상차가 최소 허용값보다 크고 최대 허용량보다 작은 경우에, DUT 12의 DQS·DQ 위상차가 정상인 것을 가리키는 논리값 0(PASS)을 출력한다. 선택기 408은, 선택 신호(SEL0)에 기초하여, 입력 A 또는 B를 선택하여 출력한다. 입력 A에는 평소에 논리값 0이 입력되어 있으며, DQS와 DQ의 위상차의 시험이 수행되는 경우에는, 입력 B가 선택되어 논리곱 회로 410으로 출력된다. 논리곱 회로 410은, 선택기 408의 출력과, 루스 기능부 310이 포함하는 논리합 회로 500의 출력과의 논리곱 연산을 수행하고, 연산 결과를 논리합 회로 316으로 출력한다. 즉, 논리곱 회로 410은, DQ에 데이터 변화점이 있는 경우에만, 선택기 408의 출력을 논리합 회로 316으로 출력한다.
도 5는, 제2 실시 형태에 관한 루스 기능부 310의 구성의 일예를 도시한다. 루스 기능부 310은, 논리합 회로 500, 논리곱 회로 502, 논리합 회로 504, 선택기 506, 논리곱 회로 508, 논리합 회로 510, 논리합 회로 512, 및 논리곱 회로 514를 포함한다. 논리합 회로 500은, 인코더/글리치 검출부 307이 출력한 데이터 변화점을 가리키는 복수 비트의 데이터의 논리합 연산을 수행한 연산 결과를, 논리곱 회로 502 및 논리곱 회로 508, DQS·DQ 위상차 검출부 308이 포함하는 논리곱 회로 410, 출력 타이밍 위상 검출부 312가 포함하는 논리곱 회로 610, 및 HL 위상차 검출부 314가 포함하는 논리곱 회로 710으로 출력한다. 논리곱 회로 502는, 논리합 회로 500의 출력을 반전시킨 것과, 타이밍 비교기 301의 출력과의 논리곱 연산을 수행한다. 또한, 논리곱 회로 508은, 논리합 회로 500의 출력과, 타이밍 비교기 301의 출력을 반전시킨 것과의 논리곱 연산을 수행한다. 또한, 논리곱 회로 514는, 인코더/글리치 검출부 307로부터 취득한 글리치 검출 신호와 선택 신호(SEL3)와의 논리곱 연산을 수행한다. 즉, 글리치의 유무를 시험하는 경우에는, 선택 신호(SEL3)으로서 논리값 1의 신호를 논리곱 회로 514에 공급하고, 글리치의 유무 이외를 시험하는 경우에는, 선택 신호(SEL3)로서 논리값 0의 신호를 논리곱 회로 514에 공급한다.
논리합 회로 504는, 논리곱 회로 502의 출력과 논리곱 회로 514의 출력의 논리합 연산을 수행하고, 선택기 506의 입력 B에 입력된다. 즉, H측 신호 처리부 302의 출력에 관하여 검출하고 있는 경우, DQ에 데이터 변화점이 없고, 또한 DQ의 전압값이 VOH 보다 항상 작은 것을 검출하면, 선택기 506의 입력 B에 논리값 1(FAIL)이 입력되고, 그 이외의 조합, 예를 들면 DQ에 데이터 변화점이 없고, 또한 DQ의 전압값이 VOH 보다 큰 것을 검출하면, 선택기 506의 입력 B에 논리값 0(PASS)가 입력된다. 또한, L측 신호 처리부 304의 출력에 관하여 검출하고 있는 경우, DQ에 데이터 변화점이 없고, 또한 DQ의 전압값이 VOL 보다 항상 큰 것을 검출하면, 선택기 506의 입력 B에 논리값 1(FAIL)이 입력되고, 그 이외의 조합, 예를 들면 DQ에 데이터 변화점이 없고, 또한 DQ의 전압값이 VOL 보다 작은 것을 검출하면, 선택 기 506의 입력 B에 논리값 0(PASS)가 입력된다.
논리합 회로 510은, 논리곱 회로 508의 출력과 논리곱 회로 514의 출력과의 논리합 연산을 수행하고, 선택기 506의 입력 C에 입력한다. 즉, H측 신호 처리부 302의 출력에 관하여 검출하고 있는 경우, DQ에 데이터 변화점이 있고, 또한, DQ의 전압값이 VOH 보다 작은 곳으로부터 VOH 이상으로 변화한 것을 검출하면, 선택기 506의 입력 C에 논리값 0(PASS)가 입력되며, DQ에 데이터 변화점이 있고, 또한, DQ의 전압값이 VOH 이상으로부터 VOH 보다 작은 곳으로 변화한 것을 검출하면, 선택기 506의 입력 C에 논리값 1(FAIL)이 입력된다. 또한, L측 신호 처리부 304의 출력에 관하여 검출하고 있는 경우, DQ에 데이터 변화점이 있고, 또한, DQ의 전압값이 VOL 보다 큰 곳으로부터 VOL 이하로 변화한 것을 검출하면, 선택기 506의 입력 C에 논리값 O(PASS)이 입력되며, 또한, DQ에 데이터 변화점이 있고, 또한, DQ의 전압값이 VOL 이하로부터 VOL 보다 큰 곳으로 변화한 것을 검출하면, 선택기 506의 입력 C에 논리값 1(FAIL)이 입력된다.
논리합 회로 512는, 논리합 회로 504의 출력과 논리합 회로 510의 출력의 논리합 연산을 수행하고, 선택기 506의 입력 D에 입력한다. 선택기 506은, 선택 신호(SEL1 및 SEL2)에 기초하여, 입력 A, B, C, 및 D의 어느 것으로부터 입력된 논리값을 출력한다. 선택기 506은, 통상 입력 D가 선택되고, 논리합 회로 512의 출력을 논리합 회로 316으로 출력한다. 또한, 레벨 비교부 102의 출력이 논리값 1(FAIL)인 때에 논리값 1(FAIL)을 출력시키는 경우에는, 입력 B가 선택되고, 논리합 회로 504의 출력을 논리합 회로 316으로 출력하여도 좋다. 또한, 레벨 비교부 102의 출력이 논리값 1(FAIL)이고, 또한 DQ에 데이터 변화점이 있는 때에 논리값 1(FAIL)을 출력시키는 경우에는, 입력 C가 선택되고, 논리합 회로 510의 출력을 논리합 회로 316으로 출력하여도 좋다.
도 6은, 제2 실시 형태에 관한 출력 타이밍 위상 검출부 312의 구성의 일예를 도시한다. 출력 타이밍 위상 검출부 312는, 연산 회로 600, 최대 허용값 비교 회로 602, 최소 허용값 비교 회로 604, 논리합 회로 606, 및 선택기 608을 포함한다. 연산 회로 600은, H측 신호 처리부 302의 인코더/글리치 검출부 307로부터 취득한 H측 데이터 변화점, 및 L측 신호 처리부 304의 인코더/글리치 검출부 357로부터 취득한 L측 클록 변화점에 기초하여, DQ의 변화 개시 타이밍을 산출한다. 최대 허용값 비교 회로 602는, 연산 회로 600이 출력한 변화 개시 타이밍을 산출한다. 최대 허용값 비교 회로 602는, 연산 회로 600이 출력한 변화 개시 타이밍을 미리 정해진 최대 허용값과 비교하여, 최대 허용값보다 작은 경우에는 논리값 0(PASS)을 출력하고, 최대 허용값보다 큰 경우에는 논리값 1(FAIL)을 출력한다. 또한, 최소 허용값 비교 회로 604는, 연산 회로 600이 출력한 변화 개시 타이밍을 미리 정해진 최소 허용값과 비교하여, 최소 허용값보다 큰 경우에는 논리값 0(PASS)을 출력하고, 최소 허용값보다 작은 경우에는 논리값 1(FAIL)을 출력한다.
그리고 논리합 회로 606은, 최대 허용값 비교 회로 602가 출력한 논리값과 최소 허용값 비교 회로 604가 출력한 논리값과의 논리합 연산을 수행하고, 연산 결과를 출력한다. 즉, 논리합 회로 606은, DQ의 변화 개시 타이밍이 최소 허용값보다 크고 최대 허용값보다도 작은 경우에, DUT 12의 변화 개시 타이밍이 정상이라는 것을 나타내는 논리값 0(PASS)을 출력한다. 선택기 608은 선택기 신호(SEL4)에 기초하여 입력 A 또는 B를 선택하여 출력한다. 입력 A에는 항상 논리값 0이 입력되어 있으며, DQ의 변화 개시 타이밍의 시험이 수행되는 경우에는, 입력 B가 선택되어 논리곱 회로 610으로 출력한다. 논리곱 회로 610은, 선택기 608의 출력과, 루스 기능부 310이 갖는 논리합 회로 500의 출력의 논리곱 연산을 수행하고, 연산 결과를 논리합 회로 316으로 출력한다. 즉, 논리곱 회로 610은, DQ에 데이터 변화점이 있는 경우에만 선택기 608의 출력을 논리합 회로 316으로 출력한다.
도 7은, 제2 실시 형태에 관한 HL 위상차 검출부 314의 구성의 일예를 도시한다. HL 위상차 검출부 314는, 연산 회로 700, 최대 허용값 비교 회로 702, 최소 허용값 비교 회로 704, 논리합 회로 706, 및 선택기 708을 포함한다. 연산 회로 700은, H측 신호 처리부 302의 인코더/글리치 검출부 307로부터 취득한 H측 데이터 변화점, 및 L측 신호 처리부 304의 인코더/글리치 검출부 357로부터 취득한 L측 클록 변화점의 한쪽으로부터 다른 쪽을 감산하고, DQ의 상승 시간 또는 하강 시간을 출력한다. 최대 허용값 비교 회로 702는, 연산 회로 700이 출력한 상승 시간 또는 하강 시간을 미리 정해진 최대 허용값과 비교하여, 최대 허용값보다 작은 경우에는 논리값 0(PASS)을 출력하고, 최대 허용값보다 큰 경우에는 논리값 1(FAIL)을 출력한다. 또한, 최소 허용값 비교 회로 704는, 연산 회로 700이 출력한 상승 시간 또는 하강 시간을 미리 정해진 최소 허용값과 비교하여, 최소 허용값보다 큰 경우에는 논리값 0(PASS)을 출력하고, 최소 허용값보다 작은 경우에는 논리값 1(FAIL)을 출력한다.
그리고 논리합 회로 706은, 최대 허용값 비교 회로 702가 출력한 논리값과 최소 허용값 비교 회로 704가 출력한 논리값과의 논리합 연산을 수행하고, 연산 결과를 출력한다. 즉, 논리합 회로 706은, DQ의 상승 시간 또는 하강 시간이 최소 허용값보다 크고 최대 허용값보다 작은 경우에, DUT 12의 상승 시간 또는 하강 시간이 정상이라는 것을 가리키는 논리값 0(PASS)을 출력한다. 선택기 708은, 선택 신호(SEL5)에 기초하여, 입력 A 또는 B를 선택하여 출력한다. 입력 A에는 항상 논리값 0이 입력되어 있으며, DQ의 상승 시간 또는 하강 시간의 시험이 수행되는 경우에는, 입력 B가 선택되어 논리곱 회로 710으로 출력된다. 논리곱 회로 710은, 선택기 708의 출력과, 루스 기능부 310이 포함하는 논리합 회로 500의 출력과 논리곱 연산을 수행하며, 연산 결과를 논리합 회로 316으로 출력한다. 즉, 논리곱 회로 710은, DQ에 데이터 변화점이 있는 경우만 선택기 708의 출력을 논리합 회로 316으로 출력한다.
도 8은, 제2 실시 형태에 관한 루스 기능부 310의 구성의 다른 예를 도시한다. 루스 기능부 310은, 논리합 회로 800, 선택기 802, 레지스터 804, 논리곱 회로 806, 및 논리합 회로 808을 포함한다. 논리합 회로 800은, 인코더/글리치 검출부 307이 출력한 데이터 변화점을 가리키는 복수 비트의 데이터의 논리합 연산을 수행한 연산 결과를, 선택기 802, DQS·DQ 위상차 검출부 308이 포함하는 논리곱 회로 410, 출력 타이밍 위상 검출부 312가 포함하는 논리곱 회로 610, 및 HL 위상차 검출부 314가 포함하는 논리곱 회로 710으로 출력한다.
레지스터 804는, 선택기 802의 입력 A, B, C, 및 D의 각각에 입력되어야 할 레지스터 값을 미리 격납하고 있다. 선택기 802는, 논리합 회로 800의 출력을 선택 신호로서 입력 S0로부터 취득하고, 또한, 타이밍 비교기 301의 출력을 선택 신호로서 입력 S1으로부터 취득한다. 또한, 선택기 802는, 레지스터 804가 격납하는 레지스터 값을 입력 A, B, C, 및 D로부터 취득한다. 그리고 선택기 802는, DQ에 데이터 변화점이 있는가 아닌가를 가리키는 논리합 회로 800의 출력과, 시작 판정 신호인 타이밍 비교기 301의 출력과의 조합에 기초하여, 입력 A, B, C, 및 D의 어느 것인가로부터 입력된 논리값을 출력한다. 즉, 레지스터 804가 격납하는 레지스터 값을 변경함으로써, 도 5에 도시된 루스 기능부 310과 유사하게 DQ의 상태를 검출할 수 있다.
구체적으로는, 선택기 802는, 논리합 회로 800의 출력이 논리값 0이며, 타이밍 비교기 301의 출력이 논리값 0인 경우에, 입력 A를 선택하여 출력하고, 논리합 회로 800의 출력이 논리값 0이며, 타이밍 비교기 301의 출력이 논리값 1인 경우에, 입력 B를 선택하여 출력하고, 논리합 회로 800의 출력이 논리값 1이며, 타이밍 비교기 301의 출력이 논리값 0인 경우에, 입력 C를 선택하여 출력하고, 논리합 회로 800의 출력이 논리값 1이고, 타이밍 비교기 301의 출력이 논리값 1인 경우에, 입력 D를 선택하여 출력한다. 그리고 레지스터 804가, 선택기 802의 입력 A, B, C, 및 D에 각각 입력되어야 할 레지스터 값으로서, 논리값 0, 0, 0, 및 0을 각각 격납하고 있는 경우, 선택기 802는, 도 5에 도시된 선택기 506의 입력 A와 유사한 논리값을 출력한다. 또한, 레지스터 804가, 선택기 802의 입력 A, B, C, 및 D에 각각 입력되어야 할 레지스터 값으로서, 논리값 0, 0, 1, 및 0을 각각 격납하고 있는 경 우, 선택기 802는, 도 5에 도시된 선택기 506의 입력 B와 유사한 논리값을 출력한다. 또한, 레지스터 804가, 선택기 802의 입력 A, B, C, 및 D에 각각 입력되어야 할 레지스터 값으로서, 논리값 0, 1, 0, 및 0을 각각 격납하고 있는 경우, 선택기 802는, 도 5에 도시된 선택기 506의 입력 C와 유사한 논리값을 출력한다. 또한, 레지스터 804가, 선택기 802의 입력 A, B, C, 및 D에 각각 입력되어야 할 레지스터 값으로서, 논리값 0, 1, 1, 및 0을 각각 격납하고 있는 경우, 선택기 802는, 도 5에 도시된 선택기 506의 입력 D와 유사한 논리값을 출력한다.
논리곱 회로 806은, 인코더/글리치 검출부 307로부터 취득한 글리치 검출 신호와 선택 신호(SEL6)와의 논리곱 연산을 수행한다. 그리고 논리합 회로 808은, 선택기 802의 출력과 논리곱 회로 806의 출력과의 논리합 연산을 수행하며, 연산 결과를 논리합 회로 316으로 출력한다. 즉, 글리치의 유무를 시험하는 경우는, 선택 신호(SEL6)로서 논리값 1의 신호를 논리곱 회로 806으로 공급하고, 글리치의 유무 이외를 시험하는 경우에는, 선택 신호(SEL6)로서 논리값 0의 신호를 논리곱 회로 806으로 공급한다.
본 실시 형태에 관한 시험 장치 30에 의하면, 도 4, 도 5, 도 6, 도 7 및 도 8에 도시된 바와 같이, DQS·DQ 위상차 검출부 308, 루스 기능부 310, 출력 타이밍 위상 검출부 312, 및 HL 위상차 검출부 314를 하드웨어 논리에 의하여 구성함으로써, 고속으로, DQ와 DQS와의 위상차, DQ 및 DQS의 출력 타이밍, 상승 시간, 하강 시간, 글리치 등을 검출할 수 있다. 그 때문에, DUT 12의 출력에 병렬하여 실시간으로 DUT 12의 시험을 수행할 수 있으며, DUT 12의 양부 판정 시험에 소요되는 시 간을 경감시킬 수 있다.
이상 본 발명의 실시 형태를 이용하여 설명하였으나, 본 발명의 기술적 범위는 상기 실시의 형태에 기재된 범위로는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 가할 수 있다. 그러한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 개재로부터 명백하다.
상기 설명으로부터 명백한 바와 같이, 본 발명에 의하면, 데이터 신호와 클록 신호를 동기시켜 출력하는 피시험 디바이스를 실시간으로 정밀도 높게 시험하는 시험 장치를 제공할 수 있다.
Claims (13)
- 데이터 신호와 클록 신호를 동기시켜 출력하는 피시험 디바이스를 시험하는 시험 장치에 있어서,상기 피시험 디바이스로부터 출력된 상기 데이터 신호를 연속하여 샘플링하고, 복수의 데이터 샘플값을 취득하는 데이터 샘플러와,상기 데이터 샘플러가 취득한 상기 복수의 데이터 샘플값에 기초하여, 상기 데이터 신호의 변화점인 데이터 변화점을 검출하는 데이터 변화점 검출부와,상기 데이터 변화점 검출부에 의하여 검출된 상기 데이터 변화점을, 제1 클록 신호에 기초하여 기입하고, 상기 제1 클록 신호와 주기가 실질적으로 동일하며 위상이 서로 다른 제2 클록 신호에 기초하여 독출하는 데이터 변화점 격납부와,상기 피시험 디바이스로부터 출력된 상기 클록 신호를 연속하여 샘플링하고, 복수의 클록 샘플값을 취득하는 클록 샘플러와,상기 클록 샘플러가 취득한 상기 복수의 클록 샘플값에 기초하여, 상기 클록 신호의 변화점인 클록 변화점을 검출하는 클록 변화점 검출부와,상기 클록 변화점 검출부에 의하여 검출된 상기 클록 변화점을, 상기 제3 클록 신호에 기초하여 기입하고, 상기 제2 클록 신호에 기초하여 독출하는 클록 변화점 격납부와,상기 데이터 변화점 격납부와 상기 클록 변화점 격납부로부터 상기 제2 클록 신호에 기초하여 동기되어 독출된 상기 데이터 변화점과 상기 클록 변화점을 비교 하고, 상기 데이터 신호와 상기 클록 신호와의 위상차를 검출하는 위상차 검출부와,상기 위상차 검출부가 검출한 상기 위상차를 미리 정해진 스펙과 비교하여 상기 피시험 디바이스의 양부 판정을 수행하는 스펙 비교부를 포함하는 시험 장치.
- 제1항에 있어서,상기 제1 클록 신호와 상기 제2 클록 신호의 위상차는, 상기 데이터 변화점 검출부로부터 상기 데이터 변화점 격납부까지의 전송 지연 시간과, 상기 클록 변화점 검출부로부터 상기 클록 변화점 격납부까지의 전송 지연 시간과의 차이의 시간 이상인 시험 장치.
- 제1항에 있어서,상기 데이터 샘플러, 상기 데이터 변화점 검출부, 상기 데이터 변화점 격납부, 상기 클록 변화점 격납부, 상기 위상차 검출부, 및 상기 스펙 비교부가 형성된 데이터 신호 처리 유닛과,상기 클록 샘플러 및 상기 클록 변화점 검출부가 형성된 클록 신호 처리 유닛과,상기 데이터 신호 처리 유닛과 상기 클록 신호 처리 유닛을 전기적으로 접속하고, 상기 클록 변화점 검출부에 의하여 검출된 상기 클록 변화점을 상기 클록 변화점 격납부에 공급하는 전송로를 포함하되,상기 제1 클록 신호와 상기 제2 클록 신호의 위상차는, 상기 전송로에 있어서의 전송 지연 시간 이상인 시험 장치.
- 제3항에 있어서,복수의 상기 데이터 신호 처리 유닛을 포함하되,상기 전송로는, 상기 클록 신호 처리 유닛과 상기 복수의 데이터 신호 처리 유닛을 전기적으로 접속하고, 상기 클록 신호 처리 유닛이 포함하는 상기 클록 변화점 검출부에 의하여 검출된 상기 클록 변화점을, 상기 복수의 데이터 신호 처리 유닛이 각각 포함하는 복수의 상기 클록 변화점 격납부에 공급하고,상기 복수의 클록 변화점 격납부는, 상기 클록 변화점 검출부에 의하여 검출된 상기 클록 변화점을, 상기 제3 클록 신호에 기초하여 기입하고, 상기 제2 클록 신호에 기초하여 독출하는 시험 장치.
- 데이터 신호와 클록 신호를 동기시켜 출력하는 피시험 디바이스를 시험하는 시험 장치에 있어서,상기 피시험 디바이스로부터 출력된 상기 데이터 신호의 변화점인 데이터 변화점을 검출하는 데이터 변화점 검출부와,상기 피시험 디바이스로부터 출력된 상기 클록 신호의 변화점인 클록 변화점을 검출하는 클록 변화점 검출부와,상기 피시험 디바이스가 상기 데이터 신호 및 상기 클록 신호를 출력할 때마다, 상기 데이터 변화점과 상기 클록 변화점을 비교하여 상기 데이터 신호와 상기 클록 신호의 위상차를 검출하고, 상기 위상차를 미리 정해진 허용값과 비교하여 상기 피시험 디바이스의 양부 판정을 수행하는 위상차 검출부를 포함하되,상기 위상차 검출부는,상기 데이터 변화점 및 상기 클록 변화점의 한쪽으로부터 다른 쪽을 감산하고, 상기 위상차를 출력하는 연산 회로와,상기 연산 회로가 출력한 상기 위상차를 미리 정해진 최대 허용값과 비교하여, 상기 최대 허용값보다 작은 경우에는 논리값 0을 출력하고, 상기 최대 허용값보다 큰 경우에는 논리값 1을 출력하는 최대 허용값 비교 회로와,상기 연산 회로가 출력한 상기 위상차를 미리 정해진 최소 허용값과 비교하여, 상기 최소 허용값보다 큰 경우에는 논리값 0을 출력하고, 상기 최소 허용값보다 작은 경우에는 논리값 1을 출력하는 최소 허용값 비교 회로와,상기 최대 허용값 비교 회로가 출력하는 상기 논리값과 상기 최소 허용값 비교 회로가 출력하는 상기 논리값의 논리합 연산을 수행하는 논리합 회로를 포함하는 시험 장치.
- 피시험 디바이스를 시험하는 시험 장치에 있어서,상기 피시험 디바이스로부터 출력된 데이터 신호의 변화점인 데이터 변화점을 검출하고, 검출된 상기 데이터 변화점을 나타내는 복수 비트의 데이터를 출력하는 변화점 검출부와,상기 피시험 디바이스로부터 출력된 상기 데이터 신호의 출력 개시 시점에 있어서 상기 데이터 신호가 H측 문턱값 이상인 경우에 논리값 0을 출력하고, 상기 H측 문턱값보다 작은 경우에 논리값 1을 출력하는 시작 판정 신호를 출력하는 시작 판정 신호 출력부와,상기 변화점 검출부가 출력한 상기 복수 비트의 데이터의 논리합 연산을 수행하는 제1 논리합 회로, 및 상기 논리합 회로의 출력을 반전시킨 것과 상기 시작 판정 신호 출력부의 출력의 논리곱 연산을 수행하는 논리곱 회로를 포함하되, 상기 데이터 신호에 상기 데이터 변화점이 없고, 또한, 상기 데이터 신호가 상기 H측 문턱값보다 작은 것을 검출하여 출력하는 루스 기능(loose function)부를 포함하는 시험 장치.
- 피시험 디바이스를 시험하는 시험 장치에 있어서,상기 피시험 디바이스로부터 출력된 데이터 신호의 변화점인 데이터 변화점 을 검출하고, 검출된 상기 데이터 변화점을 나타내는 복수 비트의 데이터를 출력하는 변화점 검출부와,상기 피시험 디바이스로부터 출력된 상기 데이터 신호의 출력 개시 시점에 있어서 상기 데이터 신호가 L측 문턱값 이하인 경우에 논리값 0을 출력하고, 상기 L측 문턱값보다 큰 경우에 논리값 1을 출력하는 시작 판정 신호를 출력하는 시작 판정 신호 출력부와,상기 변화점 검출부가 출력한 상기 복수 비트의 데이터의 논리합 연산을 수행하는 제1 논리합 회로, 및 상기 논리합 회로의 출력을 반전시킨 것과 상기 시작 판정 신호 출력부의 출력의 논리곱 연산을 수행하는 논리곱 회로를 포함하되, 상기 데이터 신호에 상기 데이터 변화점이 없고, 또한, 상기 데이터 신호가 상기 L측 문턱값보다 큰 것을 검출하여 출력하는 루스 기능부를 포함하는 시험 장치.
- 제6항 또는 제7항에 있어서,상기 데이터 신호에 글리치(glitch)가 발생하였는가 아닌가를 검출하고, 글리치를 검출한 경우에 논리값 1을 출력하고, 글리치를 검출하지 않은 경우에 논리값 0을 출력하는 글리치 검출부를 더 포함하되,상기 루스 기능부는, 상기 논리곱 회로의 출력과 상기 글리치 검출부의 출력의 논리합 연산을 수행하는 제2 논리합 연산 회로를 더 포함하며, 상기 데이터 신 호에 글리치가 발생한 것을 더 검출하는 시험 장치.
- 피시험 디바이스를 시험하는 시험 장치에 있어서,상기 피시험 디바이스로부터 출력된 데이터 신호의 변화점인 데이터 변화점을 검출하고, 검출한 상기 데이터 변화점을 나타내는 복수 비트의 데이터를 출력하는 변화점 검출부와,상기 피시험 디바이스로부터 출력된 상기 데이터 신호의 출력 개시 시점에 있어서 상기 데이터 신호가 H측 문턱값 이상인 경우에 논리값 0을 출력하고, 상기 H측 문턱값보다 작은 경우에 논리값 1을 출력하는 시작 판정 신호를 출력하는 시작 판정 신호 출력부와,상기 변화점 검출부가 출력한 상기 복수 비트의 데이터의 논리합 연산을 수행하는 제1 논리합 회로, 및 상기 논리합 회로의 출력과 상기 시작 판정 신호 출력부의 출력을 반전시킨 것과의 논리곱 연산을 수행하는 논리곱 회로를 포함하되, 상기 데이터 신호에 상기 데이터 변화점이 있으며, 또한, 상기 데이터 신호가 상기 H측 문턱값보다 작은 곳으로부터 상기 H측 문턱값 이상으로 변화한 것을 검출하여 출력하는 루스 기능부를 포함하는 시험 장치.
- 피시험 디바이스를 시험하는 시험 장치에 있어서,상기 피시험 디바이스로부터 출력된 데이터 신호의 변화점인 데이터 변화점을 검출하고, 검출한 상기 데이터 변화점을 나타내는 복수 비트의 데이터를 출력하는 변화점 검출부와,상기 피시험 디바이스로부터 출력된 상기 데이터 신호의 출력 개시 시점에 있어서 상기 데이터 신호가 L측 문턱값 이하인 경우에 논리값 0을 출력하고, 상기 L측 문턱값보다 큰 경우에 논리값 1을 출력하는 시작 판정 신호를 출력하는 시작 판정 신호 출력부와,상기 변화점 검출부가 출력한 상기 복수 비트의 데이터의 논리합 연산을 수행하는 제1 논리합 회로, 및 상기 논리합 회로의 출력과 상기 시작 판정 신호 출력부의 출력을 반전시킨 것과의 논리곱 연산을 수행하는 논리곱 회로를 포함하되, 상기 데이터 신호에 상기 데이터 변화점이 있고, 또한, 상기 데이터 신호가 상기 L측 문턱값보다 큰 곳으로부터 상기 L측 문턱값 이하로 변화한 것을 검출하여 출력하는 루스 기능부를 포함하는 시험 장치.
- 제9항 또는 제10항에 있어서,상기 변화점 검출부가 출력한 상기 복수 비트의 데이터에 기초하여, 상기 데이터 신호에 글리치가 발생한 것을 검출하여, 글리치를 검출한 경우에 논리값 1을 출력하며, 글리치를 검출하지 않은 경우에 논리값 0을 출력하는 글리치 검출부를 더 포함하되,상기 루스 기능부는, 상기 논리곱 회로의 출력과 상기 글리치 검출부의 출력과의 논리합 연산을 수행하는 제2 논리합 연산 회로를 더 포함하고, 상기 데이터 신호에 글리치가 발생한 것을 더 검출하는 시험 장치.
- 피시험 디바이스를 시험하는 시험 장치에 있어서,상기 피시험 디바이스로부터 출력된 데이터 신호가 H측 문턱값 이상인가 아닌가를 순차적으로 판정하여 출력하는 H측 레벨 비교부와,상기 H측 레벨 비교부가 출력한 상기 데이터 신호의 변화점인 H측 데이터 변화점을 검출하는 H측 데이터 변화점 검출부와,상기 피시험 디바이스로부터 출력된 상기 데이터 신호가 L측 문턱값 이하인가 아닌가를 순차적으로 판정하여 출력하는 L측 레벨 비교부와,상기 L측 레벨 비교부가 출력한 상기 데이터 신호의 변화점인 L측 데이터 변화점을 검출하는 L측 데이터 변화점 검출부와,상기 피시험 디바이스가 상기 데이터 신호를 출력할 때마다, 상기 H측 데이터 변화점과 상기 L측 데이터 변화점과의 중점인 상기 데이터 신호의 변화 개시 타이밍을 검출하고, 상기 변화 개시 타이밍을 미리 정해진 허용값과 비교하여 상기 피시험 디바이스의 양부 판정을 수행하는 출력 타이밍 위상 검출부를 포함하되,상기 출력 타이밍 위상 검출부는,상기 H측 데이터 변화점 및 상기 L측 데이터 변화점에 기초하여 상기 변화 개시 타이밍을 산출하는 연산 회로와,상기 연산 회로가 출력한 상기 변화 개시 타이밍을 미리 정해진 최대 허용값과 비교하여, 상기 최대 허용값보다 작은 경우에는 논리값 0을 출력하고, 상기 최대 허용값보다 큰 경우에는 논리값 1을 출력하는 최대 허용값 비교 회로와,상기 연산 회로가 출력한 상기 변화 개시 타이밍을 미리 정해진 최소 허용값과 비교하여, 상기 최소 허용값보다 큰 경우에는 논리값 0을 출력하고, 상기 최소 허용값보다 작은 경우에는 논리값 1을 출력하는 최소 허용값 비교 회로와,상기 최대 허용값 비교 회로가 출력한 상기 논리값과 상기 최소 허용값 비교 회로가 출력한 상기 논리값과의 논리합 연산을 수행하는 논리합 회로를 포함하는 시험 장치.
- 피시험 디바이스를 시험하는 시험 장치에 있어서,상기 피시험 디바이스로부터 출력된 데이터 신호가 H측 문턱값 이상인가 아닌가를 순차적으로 판정하여 출력하는 H측 레벨 비교부,상기 H측 레벨 비교부가 출력한 상기 데이터 신호의 변화점인 H측 데이터 변화점을 검출하는 H측 데이터 변화점 검출부와,상기 피시험 디바이스로부터 출력된 상기 데이터 신호가 L측 문턱값 이하인 가 아닌가를 순차적으로 판정하여 출력하는 L측 레벨 비교부와,상기 L측 레벨 비교부가 출력한 상기 데이터 신호의 변화점인 L측 데이터 변화점을 검출하는 L측 데이터 변화점 검출부와,상기 피시험 디바이스가 상기 데이터 신호를 출력할 때마다, 상기 H측 데이터 변화점과 상기 L측 데이터 변화점을 비교하여 상기 데이터 신호의 상승 시간 또는 하강 시간을 검출하고, 상기 상승 시간 또는 상기 하강 시간을 미리 정해진 허용값과 비교하여 상기 피시험 디바이스의 양부 판정을 수행하는 위상차 검출부를 포함하되,상기 위상차 검출부는,상기 H측 데이터 변화점 및 상기 L측 데이터 변화점의 한쪽으로부터 다른 쪽을 감산하고, 상기 상승 시간 또는 상기 하강 시간을 출력하는 연산 회로와,상기 연산 회로가 출력한 상기 상승 시간 및 상기 하강 시간을 미리 정해진 최대 허용값과 비교하여, 상기 최대 허용값보다 작은 경우에는 논리값 0을 출력하고, 상기 최대 허용값보다 큰 경우에는 논리값 1을 출력하는 최대 허용값 비교 회로와,상기 연산 회로가 출력한 상기 상승 시간 및 상기 하강 시간을 미리 정해진 최소 허용값과 비교하여, 상기 최소 허용값보다 큰 경우에는 논리값 0을 출력하고, 상기 최소 허용값보다 작은 경우에는 논리값 1을 출력하는 최소 허용값 비교 회로와,상기 최대 허용값 비교 회로가 출력한 상기 논리값과 상기 최소 허용값 비교 회로가 출력한 상기 논리값과의 논리합 연산을 수행하는 논리합 회로를 포함하는 시험 장치.
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