KR101653121B1

KR101653121B1 - 통합 시큐리티 장치 및 통합 시큐리티 장치에 이용되는 신호 처리 방법

Info

Publication number: KR101653121B1
Application number: KR1020157018156A
Authority: KR
Inventors: 다이스케 스즈키
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2012-12-11
Filing date: 2012-12-11
Publication date: 2016-08-31
Also published as: JPWO2014091559A1; US9722805B2; TW201423476A; TWI484368B; JP5863994B2; EP2933944B1; CN104838617B; EP2933944A1; KR20150093785A; US20150312047A1; CN104838617A; EP2933944A4; WO2014091559A1

Abstract

암호화·복호 함수를 구성하는 논리 회로를 이용하여, 인증에 필요한 처리를 실행하는 암호화·복호 처리부(11)와, 선택 신호에 따라, 논리 회로의 복수의 중간 노드의 특정 개수분의 신호를 선택하는 선택기(12)와, 특정 개수분의 신호에 의해 발생하는 글리치를 검출하는 기능을 가짐과 아울러, 특정 개수분의 신호를 전환 선택함으로써 검출한 글리치에 근거해서, 물리적 특성에 의해 디바이스 식별자를 생성하는 기능과, 물리 난수를 발생하는 기능의 양 기능을 실현하는 신호 처리부(13)를 구비한다.

Description

통합 시큐리티 장치 및 통합 시큐리티 장치에 이용되는 신호 처리 방법{INTEGRATED SECURITY DEVICE AND SIGNAL PROCESSING METHOD USED BY INTEGRATED SECURITY DEVICE}

본 발명은 인증 처리나 암호화 처리 등의 시큐리티 기능을 실행하는 논리 회로에 관한 것으로, 암호 처리에서 이용하는 비밀 정보 혹은 장치를 인증하기 위해서 필요한 칩 고유의 ID 생성, 물리 난수, 및 암호화·복호 기능을 소규모의 논리 회로로 제공하기 위한 통합 시큐리티 장치 및 통합 시큐리티 장치에 이용되는 신호 처리 방법에 관한 것이다.

최근, 휴대 전화로 대표되는 빌트인(buil-in) 기기의 네트워크화에 따라, 빌트인 기기에서 취급하는 데이터의 은닉이나 완전성의 유지, 및 빌트인 기기 자체를 인증하기 위해서, 빌트인 기기가 정보 시큐리티에 관한 처리를 행할 필요성이 높아지고 있다. 이러한 정보 시큐리티에 관한 처리는 암호화 알고리즘 혹은 인증 알고리즘에 의해서 실현된다.

여기서, 2개의 LSI가 인증을 행하고, 접속된 기기가 정당한 기기인 것을 서로 확인하는 시스템을 생각한다. 이 구체예로서는, 휴대 전화 본체에 탑재된 LSI가, 그 배터리에 탑재된 LSI를 인증하고, 접속이 허용된 배터리인 것을 확인한다고 하는 케이스를 들 수 있다.

이러한 기능은, 일반적으로 다음의 인증 프로토콜로 실현된다.

(1) 미리, 휴대 전화 본체에 탑재된 LSI, 및 배터리에 탑재된 LSI에, 각각 비밀 정보 K를 저장한다.

(2) 인증시, 휴대 전화 본체는 난수 C를 배터리측으로 보낸다. 동시에, 암호화 함수 Enc(C, K)=R을 실행하고, Rm으로서 유지한다.

(3) 배터리측은, 보내온 난수 C에 대해 본체측과 마찬가지로, 암호화 함수 Enc(C, K)=R을 실행하고, 실행 결과를 Rs로서 본체측에 송신한다.

(4) 본체측은, 배터리측으로부터 수신한 Rs와 자신이 계산한 Rm이 동일하게 되는지 여부를 체크하고, 동일하게 되면 인증을 OK로 하고, 상이하면 인증을 NG로 한다.

이 프로토콜에서는, 휴대 전화 본체, 배터리가, 각각 동일한 비밀 정보 K를 가지고 있으면, 인증을 패스할 수 있다는 점이 포인트로 된다.

이 프로토콜을 실행함에 있어 대전제로 되는 것은 각 기기가 비밀 정보 K를 「안전하게」 유지하고 있는 것이다. 이 「안전하게」의 의미는, 그 기기를 정당하게 이용 가능한 사람 이외의 사람이 비밀 정보의 판독 혹은 개찬(改竄)이 곤란한 것을 가리킨다.

비밀 정보를 안전하게 유지하는 방법으로서, PUF(Physical Unclonable Function)라고 불리는 기술이 있다. PUF의 큰 특징은 비밀 정보 K를 기기 내에 비휘발적인 디지털 데이터로서 유지하지 않는 점에 있다. 그리고, 이러한 PUF의 실시 형태는 몇 개 존재한다(예를 들면, 특허문헌 1, 2 참조).

여기서, 상술한 (1) 내지 (4)로 구성되는 프로토콜을, 보다 미세한 기능으로 나눈 경우, 적어도 이하의 3개의 기능이 필요하게 되는 것을 알 수 있다.

<기능 1> 비밀 정보 K를 안전하게 기기 내에서 각각 유지하는 기능.

<기능 2> 난수 C를 생성하는 기능.

<기능 3> 암호화 함수 Enc를 처리하는 기능.

<기능 1>은 상술한 PUF에 의해서 달성 가능한 기능이다. 또한, <기능 2>는 재현성이 없는 난수 생성이 필요하기 때문에, 물리 난수 생성기일 필요가 있다. 또, <기능 3>은 AES(Advanced Encryption Standard: 미국 표준 암호) 등의 블록 암호 알고리즘의 처리가 대표적인 예로서 들 수 있다.

특허문헌 1: 일본 특허 공표 제2009-524998호 공보 특허문헌 2: 일본 특허 공표 제2009-533741호 공보

비특허문헌 1: Daisuke Suzuki and Koichi Shimizu. The glitch puf: a new delay-puf architecture exploiting glitch shapes. In Proceedings of the 12th international conference on Cryptographic hardware and embedded systems, CHES'10, pages366-382, Berlin, Heidelberg, 2010. Springer-Verlag.

그러나, 종래기술에는 이하와 같은 과제가 있다.

상술한 인증 프로토콜을 실현하기 위해서는, 각각 PUF 회로, 물리 난수 발생 회로, 암호화 회로의 3개의 회로를 LSI에 각각 개별적으로 실장하고, 제어 회로나 CPU 등에 의해서, 그들의 기능을 통합하는 것이 일반적이다.

이 경우, 3개의 다른 회로를 개별적으로 실장할 필요가 있기 때문에, 회로 규모가 크고, 다른 회로에 대해, 각각 개별의 테스트가 필요하다고 하는 문제가 있었다.

본 발명은, 상기와 같은 과제를 해결하기 위해서 이루어진 것으로, 3개의 다른 회로를 동일한 회로에 통합하여, 회로 규모를 축소하고, 또한 테스트를 용이화할 수 있는 통합 시큐리티 장치 및 통합 시큐리티 장치에 이용되는 신호 처리 방법을 얻는 것을 목적으로 한다.

본 발명에 따른 통합 시큐리티 장치는, 암호화·복호 함수를 구성하는 논리 회로를 이용하여, 인증에 필요한 처리를 실행하는 암호화·복호 처리부와, 외부로부터의 선택 신호에 따라, 논리 회로의 복수의 중간 노드로부터의 신호 중, 특정 개수분의 신호를 선택하는 선택기와, 선택기에 의해 선택된 특정 개수분의 신호에 의해 발생하는 글리치를 검출하는 기능을 가짐과 아울러, 선택기에 대해 외부 신호를 인가함으로써 특정 개수분의 신호를 전환 선택하고, 전환 선택한 특정 개수분의 신호에 따라 검출한 글리치에 근거하여, 물리적 특성에 의해서 디바이스 식별자를 생성하는 기능과, 물리 난수를 발생하는 기능의 양 기능을 실현하는 신호 처리부를 구비하는 것이다.

또한, 본 발명에 따른 통합 시큐리티 장치에 이용되는 신호 처리 방법은, 암호화·복호 함수를 구성하는 논리 회로를 이용하여, 인증에 필요한 처리를 실행하는 암호화·복호 처리 스텝과, 외부로부터의 선택 신호에 따라 선택기를 전환함으로써, 논리 회로의 복수의 중간 노드로부터의 신호 중, 특정 개수분의 신호를 선택하는 선택 스텝과, 선택 스텝에 의해 선택된 특정 개수분의 신호에 의해 발생하는 글리치를 검출하는 기능을 실행함과 아울러, 선택기에 대해 외부 신호를 인가함으로써 특정 개수분의 신호를 전환 선택하고, 전환 선택한 특정 개수분의 신호에 따라 검출한 글리치에 근거해서, 물리적 특성에 의해서 디바이스 식별자를 생성하는 기능과, 물리 난수를 발생하는 기능의 양 기능을 실행하는 신호 처리 스텝을 구비하는 것이다.

본 발명에 의하면, PUF로서 동작하는 경우의 랜덤 로직과, 물리 난수 발생기로서 동작하는 경우의 랜덤 로직을, 각각 암호화 함수의 처리로서 원래 실장되어 있는 회로를 사용해서 실현하는 것에 의해, 3개의 상이한 회로를 동일한 회로에 통합하여, 회로 규모를 축소하고, 또한 테스트를 용이화할 수 있는 통합 시큐리티 장치 및 통합 시큐리티 장치에 이용되는 신호 처리 방법을 얻을 수 있다.

도 1은 본 발명의 실시 형태 1에 따른 PUF의 기능, 난수 생성의 기능, 및 암호화 기능을 통합한 시큐리티 장치의 블럭도이다.
도 2는 본 발명의 실시 형태 2에 따른 PUF의 기능, 난수 생성의 기능, 및 암호화 기능을 통합한 시큐리티 장치의 블럭도이다.
도 3은 본 발명의 실시 형태 3과 따른 PUF의 기능, 난수 생성의 기능, 및 암호화 기능을 통합한 시큐리티 장치의 블럭도이다.
도 4는 본 발명의 실시 형태 3에 있어서의 2원 대칭 통신로의 모델이다.
도 5는 본 발명의 실시 형태 4에 따른 PUF의 기능, 난수 생성의 기능, 및 암호화 기능을 통합한 시큐리티 장치의 블럭도이다.
도 6은 본 발명의 실시 형태 5에 따른 PUF의 기능, 난수 생성의 기능, 및 암호화 기능을 통합한 시큐리티 장치의 블럭도이다.
도 7은 본 발명의 실시 형태 5에 있어서의 도 6에, Fuzzy Extractor의 기능을 추가하여, PUF를 이용한 키 생성 기능을 부가한 구성을 나타내는 블럭도이다.
도 8은 본 발명의 실시 형태 5에 따른 인증 기능을 실현하기 위한 하드웨어 아키텍쳐이다.
도 9는 Glitch PUF의 원리를 설명하기 위한 논리 회로의 일례이다.
도 10은 GPUF 회로의 구성도의 일례이다.

이하, 본 발명의 통합 시큐리티 장치 및 통합 시큐리티 장치에 이용되는 신호 처리 방법의 바람직한 실시 형태에 대해 도면을 이용하여 설명한다.

우선, 본 발명의 실시 형태를 설명하기 전에, 전제로 되는 기술인 Fuzzy Extractor와 Glitch PUF에 대해 설명한다.

일반적으로, PUF의 응답을 그대로 암호로 사용하는 키로서 이용하는 것은 어렵다. 왜냐하면, PUF의 응답이 매회 오류를 포함하지 않고, 또한 그 응답이 일정한 분포인 것을 보증하는 것이 어렵기 때문이다. 그래서, 통상은 Fuzzy Extractor(이하, FE라고 칭함)를 이용하여 키 생성을 행한다. FE의 구성법은 몇 개의 버전이 존재하지만, 본원에서는 코드 오프셋에 의한 구성에 대해 설명한다.

알고리즘 1 및 알고리즘 2로서, 코드 오프셋에 의한 FE의 처리를 각각 아래 표 1, 표 2에 정리해서 나타낸다.

알고리즘 1은 FE에 있어서의 초기 키에 해당되는 키 생성 처리이고, 알고리즘 2는 초기 키와 동일한 비트열을 생성하기 위한 키 재현 처리이다.

알고리즘 1 및 알고리즘 2에 있어서의 Encode_C, Decode_C는 각각 오류 정정 부호 C에 있어서의 부호화 처리와 정정 처리를 나타낸다. 생성 키와 재현 키의 일치는 알고리즘 1 및 알고리즘 2에 있어서의 PUF 응답의 해밍 거리(Hamming distance)에 대해 하기 식 (1)로 보증된다.

(수학식 1)

또한, k비트의 PUF 출력이 가지는 칩 사이에서의 정보량을 k'라고 하면, 하기 식 (2)가 적절한 디자인 파라미터로 된다.

(수학식 2)

Glitch PUF(이하, GPUF라고 칭함)는 논리 회로를 구성하는 각 게이트의 입출력 신호간의 지연 관계에 의해서 발생하는 글리치라고 불리는 현상을 이용한 PUF의 일 구성법이다.

도 9는 Glitch PUF의 원리를 설명하기 위한 논리 회로의 일례이고, AND 회로(91) 및 XOR 회로(92)로 구성되어 있는 경우를 예시하고 있다. 이하, 이 도 9에 나타내는 간단한 논리 회로로, 그 원리를 설명한다. 도 9와 같은, 복수의 입력 신호에 대해, AND 회로(91)나 XOR 회로(92) 등의 논리 연산을 행하는 회로에서는, 일반적으로 각 신호의 지연차에 의해서, 글리치라고 불리는 신호의 과도 천이가 발생한다.

도 9에서는, 입력 신호(x1, x2, x3)가 모두 0에서 1로 변화하는 경우, x1, x2의 신호 변화의 시간차에 의해서, 우선 XOR 회로(92)의 출력에 볼록 형상의 글리치가 발생한다. 그리고, 다음에, x3의 변화가, 이 글리치보다 빨리 AND 회로(91)에 도달하면, 이 글리치는 AND 회로(91)의 출력으로 전파된다(도 9에 있어서의 좌측에 나타낸 파형 참조). 반대로, x3의 변화가, 이 글리치보다 늦게 AND 회로(91)에 도달하면, 이 글리치는 AND 회로(91)의 출력으로는 전파되지 않는다(도 9에 있어서의 우측에 나타낸 파형 참조).

또, 만약 x3쪽이 빠른 경우이더라도, AND 회로(91)의 트랜지스터 특성에 의존하여, 폭이 짧은 글리치가 출력으로 전파되지 않는다고 하는 것이 발생한다. 다만, 충분히 폭이 긴 글리치로 한정하면, 그 글리치 형상은 Arbiter-PUF 등의 Delay-PUF와 마찬가지로, 지연의 상대 관계에 의해서 확정하고, 그 형상은 동작 환경이 변화하여도 유지되는 것을 기대할 수 있다.

GPUF의 구성법은 비특허문헌 1에서 나타내고 있다. 여기서, 알고리즘 3 및 알고리즘 4로서, GPUF의 동작을 의사 코드화한 기술을 아래 표 3, 표 4로서 나타낸다.

알고리즘 3은 키 생성 처리시에 있어서의 GPUF의 동작을 나타낸다. 키 생성 처리시에는, PUF 응답의 에러 레이트를 낮추기 위해서, 동일한 입력 상태 천이에 대해 에지의 우기(偶奇) 판정을 복수회 행하고, 그 출력이 안정적인지 여부를 검사하는 처리를 행한다. 구체적으로는, 반복 횟수 cnt_re로 규정되는 횟수분만큼, 반복 처리를 행한다.

그 후, 출력 비트마다 안정성 판정 임계값 th_err을 기준으로 하여, 비트의 안정성에 관한 검사를 행하고, 기준을 만족시키지 않는 비트는 그 비트에 대응하는 보조 데이터 S_mask의 비트값을 0으로 함으로써, 키 생성시 및 키 재현시에 0으로서 취급하는 처리를 행한다.

이에 반하여, 알고리즘 4에 나타내는 키 재현 처리시에 있어서의 Glitch PUF의 동작에서는, 반복 처리는, 생성시와 마찬가지로 실시되지만, 최종적인 응답은 다수결 판정과 S_mask에 의한 마스크 처리로 결정된다.

도 10은 GPUF 회로의 구성도의 일례이다. 도 10 중의 "Input register"(101)는 알고리즘 3, 4에 있어서의 x'_i, x_i를 저장하는 레지스터이다. 또한, 도 10 중의 "Random logic f"(102)는 알고리즘 3, 4에 있어서의 랜덤 로직 f를 처리하는 조합 회로이다.

또한, 도 10 중의 "Glitch count register"(103)는 상승 에지의 우기수를 판정하는 신호를 클럭으로 하는 플립·플롭(FF)이다. 이 FF는 판정 처리를 행하기 직전에, 도 10 중의 "clear" 신호에 의해서 리셋된다.

또한, 도 10 중의 "Output register"(104)는 "Glitch count register"(103)에 저장된 상승 에지의 우기수의 판정 결과 bi를 재저장하는 레지스터이다.

또, 도 10 중의 "Counter & Comparator"(105)는 판정 결과 bi에 근거하여, 비트마다 그 0, 1의 출현 횟수를 관리하는 레지스터(105a)를 갖고, 출현 함수에 따라 PUF 응답 w_ii 및 보조 데이터 s^m _ii의 계산을 행한다.

이하, 이해를 돕기 위해서, 구체적인 예를 들어 도 10의 동작을 설명한다.

도 10 중의 "Input register"(101)를 8bit의 레지스터로 하고, 0x00를 유지한 상태로부터 0x55로 변화시킨다고 한다. 이 동작이 알고리즘 3, 4에 있어서의 x'_i→x_i에 상당한다.

이 때, 조합 회로인 "Random logic f"(102)의 입력이 변화하기 때문에, 그 출력도 변화한다. 출력에는 "Random logic f"(102)의 회로 지연의 편차에 의해서, LSI마다, 이전의 도 9에 나타낸 바와 같은 펄스의 유무가 다른 거동을 한다.

여기서, cnt_re=7, th_err=0이라고 하면, 0x00→0x55의 입력 변화를 7회 실행한다. 알고리즘 3에서는, 7회의 입력 변화 0x00→0x55에 따라 발생하는 펄스의 우기가 모두 일치한 경우, s_ii←1로 된다. 한편, 1회라도 펄스의 우기가 다르면 s_ii←0으로 된다. 또한, 7회 모두 우수이면, w_ii←0, 기수이면 w_ii←1로 된다.

상술한 판정은 도 10의 "Counter & Comparator"(105)에서 처리된다. 예를 들면, 알고리즘 3에서는, 7회 모두 1이면, "Counter & Comparator"(105)의 3비트의 카운터에는 1, 1, 1이 저장된다. 따라서, 그 비트마다의 AND 결과는 1로 되어, s_ii←1로 된다.

또한, 7회 모두 0이면, 3비트의 카운터에는 0, 0, 0이 저장된다. 따라서 그 NAND 결과는 1로 되어, s_ii←1로 된다. 1회라도 우기가 다르면, 3비트의 레지스터는 모두 동일한 값으로 되지 않기 때문에, s_ii←0으로 된다.

또한, 알고리즘 4에서는, 7회의 동일한 입력 변화에 대응하는 응답이 4회 이상 1이면 w_ii←1로 되고, 4회 이상 0이면 w_ii←0으로 된다. 모두, 카운터의 MSB를 출력함으로써, 판정 기능을 실현할 수 있다.

이상으로부터, 알고리즘 3에서는, 7회 모두 응답이 일치하는 안정된 출력을 리턴하는 입력 변화이면 s_ii←1로 되고, 그렇지 않으면 s_ii←0으로 된다. 또한, 알고리즘 4에서는, 알고리즘 3에서 안정된 응답을 리턴한다고 판정된 입력 변화에 대하여, 그 응답에 대해 다수결 판정을 행해서, 응답을 결정한다.

GPUF의 응답의 안정성, 즉, 응답 비트의 오류 확률은 "Random logic f"(102)의 회로 구성에 의존한다. 이 비트 오류률은 논리 단수가 증가할수록 상승하는 경향이 있다. 예를 들면, 임의의 논리 단수에서 1%의 오류 확률로 되지만, 논리 단수가 증가하면 오류 확률이 10%가 된다고 하는 의존성이 있다.

전제가 되는 기술인 Fuzzy Extractor와 Glitch PUF에 관한 이상의 설명을 감안한 뒤에, 이하 본 발명의 실시 형태에 대해 도면을 참조하면서 설명한다.

실시 형태 1

도 1은 본 발명의 실시 형태 1에 따른 PUF의 기능, 난수 생성의 기능, 및 암호화 기능을 통합한 시큐리티 장치의 블럭도이다. 암호화·복호기(11)는 통상의 암호화·복호 처리를 행하는 회로 블록이다. 그리고, 암호화·복호기(11)를 구성하는 논리 회로의 복수의 중간 노드의 신호가 회로 블록의 외부로 출력된다.

선택기(12)는 암호화·복호기(11)로부터 출력된 복수의 중간 노드의 신호 중에서, 특정 개수분의 신호를 선택한다. 또, 글리치 검출기(13)는 선택기(12)에서 선정된 신호에 대해 글리치 검출을 행하고, 검출 결과를 출력한다.

또, 암호화·복호기(11)에 입력되는 패스 변경 신호는 암호화·복호기(11)에서 처리되는 데이터가 통과하는 회로를 전환하기 위한 신호이다. 또한, 선택기(12)에 입력되는 중간 노드 선택 신호의 값에 의해서, 선택기(12)에 의해 선택되는 중간 노드가 전환된다.

이와 같이, 중간 노드 선택 신호를 이용함으로써, PUF로서 동작할 때에 글리치 검출을 행하는 중간 노드의 신호와, 물리 난수로서 동작할 때에 글리치 검출을 행하는 중간 노드의 신호를 전환할 수 있어, 동일한 글리치 검출기(13)를 이용하는 것이 가능해진다.

실시 형태 2

본 실시 형태 2에서는, 이전의 실시 형태 1에 있어서의 도 1의 구성을 보다 구체화한 형태에 대해 설명한다. 도 2는 본 발명의 실시 형태 2에 따른 PUF의 기능, 난수 생성의 기능, 및 암호화 기능을 통합한 시큐리티 장치의 블럭도이다.

카운터(21)는 상술한 바와 같이, 글리치 검출기(13)에 의한 글리치 검출 결과의 안정성을 판정한다. 이 때의 안정성의 판단에 있어서는, 카운터(21)의 상위 비트가 이용된다. 예를 들면, 다수결 판정이면, MSB에 의해, 0, 1의 빈도를 판정할 수 있다. 또한, 본 실시 형태 2에서는, 카운터(21)의 하위 비트를 난수로서 이용한다.

PUF의 응답은 알고리즘 1, 2에 따른 키 생성기(22)의 입력으로 된다. 제 1 선택기(23)는 외부로부터의 키 선택 신호에 따라, 키 생성기(22)의 출력으로서 복수 읽어들인 신호 중에서 1개를 선택하고, 암호화·복호기(11)에 출력한다. 이렇게 해서, 제 1 선택기(23)는 물리적 특성에 의해서 생성된 디바이스 식별자를 암호화·복호기(11)에 인가할 수 있다.

한편, 카운터(21)의 하위 비트의 출력에 상당하는 난수 출력은 제 2 선택기(24)에 읽어들여진다. 그리고, 제 2 선택기(24)는 외부로부터의 평문(平文) 선택 신호에 따라, 외부로부터의 평문/암호문 입력 중 어느 하나를 선택하고, 카운터(21)로부터 읽어낸 난수 출력과 함께, 암호화·복호기(11)에 출력한다.

이 결과, 암호화·복호기(11)는 물리적 특성에 의해서 생성된 디바이스 식별자와 난수에 근거하여, 암호화 함수를 처리할 수 있다.

실시 형태 3

도 3은 본 발명의 실시 형태 3과 따른 PUF의 기능, 난수 생성의 기능, 및 암호화 기능을 통합한 시큐리티 장치의 블럭도이다. 우선, 암호화 함수 Enc에 대해 설명한다. 또, 여기서는, 설명의 간이화를 위해서, 암호화 함수에서 이용하는 비밀 정보 K를 생략한다.

일반적인 암호화 함수는 부(副)함수의 반복으로 구성된다. 예를 들면, 도 3의 예에서는, 부함수 f(32) 및 부함수 g(33)의 반복 처리에 의해 암호화 함수 Enc의 처리가 정의된다. 즉, 반복 횟수를 n이라고 하면, 도 3 중의 "input register"(31)에 저장된 평문 P에 대해

H₁=g(f(P));

의 처리가 행해져 "input register"(31)의 값이 H₁로 갱신된다.

마찬가지로,

H₂=g(f(H1));

의 처리를 행하고, 이러한 처리를 n회 반복한 후에 "input register"(31)에 저장되는

C=H_n=g(f(H_n _-1));

을 암호문 C로 하여, 암호화 함수의 처리를 종료한다.

이 때, 본 실시 형태 3에서는, 상기의 암호화 함수 Enc의 처리를 행하는 회로 패스로부터, 부함수 f(32) 및 부함수 g(33)의 신호선을 인출하고, 각 신호선을 선택 가능하게 하는 셀렉터(34)를 마련하고 있다. 이 때, PUF의 기능을 동작시키는 경우에는, 부함수 f(32)의 출력을 선택하고, 한편 물리 난수 발생기의 기능을 동작시키는 경우에는, 부함수 g(33)의 신호선을 선택한다.

즉, 논리 단수가 부함수 f(32)만으로 정해지는 신호선을, PUF의 랜덤 로직으로서 취급하고, 그것보다 논리 단수가 많은, 합성 함수 g·f를, 물리 난수 발생기에서 이용하는 랜덤 로직으로서 취급한다.

도 3이 PUF로서 동작하는 경우는, 암호화 처리에서 평문이나 중간값 H_i를 저장하는 "input register"(31)가, 상기의 도 10의 "input register"(101)와 동일한 기능을 담당한다. 또한, 도 3의 부함수 f(32)가, 상기의 도 10의 "Random logic f"(102)와 동일한 기능을 담당한다.

그 이후에서는, 도 10과 도 3의 실시 방법은 일치한다. 즉, 도 3에 있어서의 "PUF/RNG logic"(35)은 상기의 도 10에 나타낸 "Glitch count register"(103), "Output register"(104), 및 "Counter & Comparator"(105)로 구성되게 된다.

알고리즘 3 및 4에 있어서의 각 입력 X=(x₁, x₂, …, x_l)는 평문 P와 키 K에 의해서 암호화된 암호문 C, 혹은 그 중간값 H_i를, 다음의 입력으로 함으로써 갱신된다.

도 3에 있어서의 물리 난수 발생기로서의 동작을, 알고리즘 5로서, 하기 표 5에 나타낸다.

알고리즘 5는, 요약하면, 알고리즘 3 혹은 알고리즘 4에 있어서의 입력 신호의 상태 천이를 한정하고, GPUF의 동작을 행하고, 그 후의 응답으로서는, 다수결 판정이 아니라, 카운터의 LSB를 출력하는 처리를 행하고 있다. 따라서, 알고리즘 5는 알고리즘 3 및 알고리즘 4의 처리를 행하는 회로에 출력 신호를 추가하는 것만으로 실현될 수 있다.

또한, 도 4는 본 발명의 실시 형태 3에 있어서의 2원 대칭 통신로의 모델이다. 알고리즘 5에서의 비트 반전 확률은, 이 도 4의 2원 대칭 통신로를 모델(즉, 0에서 1 혹은 1에서 0으로 천이할 확률이 p, 0에서 0 혹은 1에서 1로 천이할 확률이 1-p로서 나타내어지는 모델)이라고 하면, 하기 식 (3)으로 나타내진다.

(수학식 3)

cnt_re가 큰 경우에는, 작은 p라도 상기 식 (3)은 0.5로 수속된다. 예를 들면, cnt_re=255이면, p=0.03이고 상기 계산 결과는 0.49999992976191로 되어, 충분한 난수성을 얻을 수 있다.

도 3의 포인트는, PUF로서 동작하는 경우의 랜덤 로직과, 물리 난수 발생기로서 동작하는 경우의 랜덤 로직을, 각각 암호화 함수 Enc의 처리에서 본래 실장하는 회로(부함수 f, g에 상당)를 사용해서 실현하는 것이고, 또한 각각의 논리 단수의 크기에 따라 전환하는 것에 있다. 또, PUF의 입력 갱신을 암호화 함수에 의해 스케줄링하는 것에 있다.

실시 형태 4

상기의 실시 형태 3에서는, 암호화 함수 Enc의 부함수 f 및 부함수 g를, PUF 및 물리 난수 발생기의 랜덤 로직으로서 그대로 이용하는 구성이었다. 그러나, 부함수 f 및 부함수 g의 논리 단수가 적은 경우에는, 충분한 비트 오류률이 얻어지지 않아, PUF로서 기능하여도, 난수성이 불충분하게 될 가능성이 있다.

그래서, 본 실시 형태 4에서는, 암호화 함수 Enc가 가지는 회로 구성에 소규모의 회로를 추가함으로써, 적절한 난수성을 얻는 동작을 행하는 것을 목표로 한 구성에 대해 설명한다.

도 5는 본 발명의 실시 형태 4에 따른 PUF의 기능, 난수 생성의 기능, 및 암호화 기능을 통합한 시큐리티 장치의 블럭도이다. 이 도 5의 구성에서는, 암호화 함수 Enc의 부함수 f가, 임의의 분할된 단위로 행하는 처리인 것을 상정한다. 예를 들면, 블록 암호이면, S-box 등의 치환 처리 등이 이것에 해당된다.

이 때, 도 5에 나타내는 바와 같이, AND와 XOR 게이트를 이용하여 임의의 부함수 f(52)의 출력을, 다른 부함수 f(52)의 입력으로 피드백하는 패스를 마련한다. 이 경우, AND 게이트의 입력 신호를 0이라고 하면, 도 5는 암호화 함수 Enc에 필요한 연산과 등가로 된다. 한편, AND 게이트의 입력 신호를 1이라고 하면, 도 5는 물리 난수 발생에 필요한 연산과 등가로 되어, 부함수 f의 2단분의 논리 단수를 가지는 회로 패스가 구성된다.

이것에 의해, 원래의 암호화 함수 Enc가 가지는 논리 단수가 적은 경우이더라도, 본래의 암호화 함수의 기능을 유지하면서, 논리 단수를 증가시키는 것이 가능해진다.

실시 형태 5

본 실시 형태 5에서는, 상기의 실시 형태 4를 보다 구체화한 구성에 대해 설명한다. 도 6은 본 발명의 실시 형태 5에 따른 PUF의 기능, 난수 생성의 기능, 및 암호화 기능을 통합한 시큐리티 장치의 블럭도이다. 본 실시 형태 5에서는, 암호화 함수 Enc로서, 미국 표준 암호 AES를 상정한 구성을 채용하고 있다.

도 6 중 좌측의 점선으로 둘러싸인 부분이, 원래 AES의 기능을 실현하기 위해서 필요한 회로인 "Basic modules for AES"(61)이고, 한편 우측의 일점 쇄선으로 둘러싸인 부분이, PUF 및 난수 발생을 위해서 추가하는 회로인 "Additional modules for PUF & RNG"(62)이다. 기본 동작은, 상기의 도 2와 마찬가지이며, 도 6 중의 "chain logic"이라고 표기되는 논리의 AND 게이트 입력의 0, 1을 전환함으로써, AES 및 PUF의 동작과 난수 발생의 기능을 전환할 수 있는 구성으로 되어 있다.

도 7은 본 발명의 실시 형태 5에 있어서의 도 6의 구성에 대해, Fuzzy Extractor의 기능을 추가하고, PUF를 이용한 키 생성 기능을 부가한 구성을 나타내는 블럭도이다. 도 7에 나타내는 구성에 의해, 인증 프로토콜에 필요한 이하의 3개의 기능이 모두 실현된다.

<기능 1> 비밀 정보 K를 안전하게 기기 내에서 각각 유지한다.

<기능 2> 난수 C를 생성한다.

<기능 3> 암호화 함수 Enc를 처리한다.

또, 이 도 7의 동작은 알고리즘 1, 2에 따른다.

다음에, 본 모듈을 이용한 인증 프로토콜의 동작을 설명한다.

(동작 1) 알고리즘 4에 따라, 본 모듈은 PUF로서 동작을 행하고, "Additional modules for PUF & RNG"(62)는 PUF의 응답 W를 생성한다.

(동작 2) 알고리즘 2에 따라, PUF의 응답 W와 보조 데이터 S, S_mask로부터, "Encoder/Decoder"(71) 및 "Hash"(72)는, 키 K_PUF를 생성하여, 본 모듈의 AES 회로인 "Basic modules for AES"(61)에 로드한다.

(동작 3) "Basic modules for AES"(61)는 비(非)시큐어 영역에 저장되어 있는 인증 키 K를 키 K_PUF로 암호화한 데이터 D=Enc(K, K_PUF)를 암호문으로서 본 모듈에 로드하고, K=Dec(D, K_PUF)에 의해 인증 키 K로 복호한다.

(동작 4) "Basic modules for AES"(61)는, 비시큐어 영역에 저장되어 있는 인증 키 K를 키 K_PUF로 암호화한 데이터 D=Enc(K, K_PUF)를 암호문으로서 본 모듈에 로드하고, K=Dec(D, KPUF)에 의해 인증 키 K로 복호하여, 본 모듈에 키로서 로드한다.

(동작 5) "Additional modules for PUF & RNG"(62)는 본 모듈로 난수 생성을 행하고, 생성한 난수 R을 인증처로 송신하기 위해 외부 출력한다.

(동작 6) "Basic modules for AES"(61)는 난수 R에 대해 암호화 C=Enc(R, K)를 행한다.

(동작 7) "Basic modules for AES"(61)는 인증처로부터 수신한 데이터 C'와 C를 비교하고, 일치하면 인증 OK, 불일치하면 인증 NG를 판정한다.

도 8은 본 발명의 실시 형태 1~5에 따른 인증 기능을 실현하기 위한 하드웨어 아키텍쳐이다. 도 8에 나타낸 바와 같이, 본 발명에 따른 시큐리티 장치(801)는 각 실시 형태에서 설명한 어느 하나의 통합 시큐리티 장치를 통합 모듈(808)로서 사용하고 있다. 그리고, 이 통합 모듈(808)은 로컬 버스(807)를 거쳐서, CPU(802), 메모리(803, 804), I/O(805)와 접속되어 있다. 또, 이 통합 모듈(808)은 FEC(809)를 거쳐서 HF(810)에 접속되어 있다. 이러한 도 8의 하드웨어 구성으로서, 본 발명에 따른 통합 시큐리티 장치를 구현화할 수 있다.

또, 본 발명은 상술한 실시 형태 1~5에 한정되는 것은 아니다. 즉, 실시 단계에서는, 그 요지를 일탈하지 않는 범위에서, 구성요소를 변형하여 실시할 수 있다. 또한, 상술한 실시 형태 1~5에 개시되어 있는 복수의 구성요소의 적절한 조합에 의해, 여러 가지의 발명을 형성할 수 있다. 또한, 실시 형태 1~5에 나타내는 전체 구성요소로부터 몇 개의 구성요소를 삭제해도 좋다. 또, 다른 실시 형태에서의 구성요소를 적절히 조합하여도 좋다.

Claims

암호화·복호 함수를 구성하는 논리 회로를 이용하여, 인증에 필요한 처리를 실행하는 암호화·복호 처리부와,
외부로부터의 선택 신호에 따라, 상기 논리 회로의 복수의 중간 노드로부터의 신호 중, 특정 개수분의 신호를 선택하는 선택기와,
상기 선택기에 의해 선택된 상기 특정 개수분의 신호에 의해 발생하는 글리치(glitch)를 검출하는 기능을 가짐과 아울러, 상기 선택기에 대해 상기 선택 신호를 인가함으로써 상기 특정 개수분의 신호를 전환 선택하고, 전환 선택한 상기 특정 개수분의 신호에 따라 검출한 상기 글리치에 근거하여, 물리적 특성에 의해서 디바이스 식별자를 생성하는 기능과, 물리 난수를 발생하는 기능의 양 기능을 실현하는 신호 처리부
를 구비하는 통합 시큐리티 장치.
제 1 항에 있어서,
상기 암호화·복호 함수는 부(副)함수의 반복 처리로 구성되고,
상기 신호 처리부는, 상기 선택기에 대해 상기 선택 신호를 인가함으로써, 상기 반복 처리에 의해 갱신되는 신호 중에서 상기 특정 개수분의 신호를 선택하는 것에 의해, 상기 디바이스 식별자를 생성하는 기능에 필요한 입력 정보를 취득하는
통합 시큐리티 장치.
제 1 항에 있어서,
상기 신호 처리부에 의해 생성된 상기 디바이스 식별자에 의해 인증에 필요한 키를 보호하고, 발생한 상기 물리 난수에 의해 인증에 필요한 챌린지 데이터를 생성하는 키 생성부를 더 구비하고,
상기 암호화·복호 처리부는, 상기 키 생성부로부터 상기 키 및 상기 챌린지 데이터를 취득하고, 인증에 필요한 암호화·복호 처리를 행함으로써 인증 프로토콜을 처리하는
통합 시큐리티 장치.
제 2 항에 있어서,
상기 신호 처리부에 의해 생성된 상기 디바이스 식별자에 의해 인증에 필요한 키를 보호하고, 발생한 상기 물리 난수에 의해 인증에 필요한 챌린지 데이터를 생성하는 키 생성부를 더 구비하고,
상기 암호화·복호 처리부는, 상기 키 생성부로부터 상기 키 및 상기 챌린지 데이터를 취득하고, 인증에 필요한 암호화·복호 처리를 행함으로써 인증 프로토콜을 처리하는
통합 시큐리티 장치.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 암호화·복호 처리부는, 상기 암호화·복호 함수를 구성하는 임의의 하나의 부함수로서, N분할(N은 2 이상의 정수)된 단위로 처리를 실행하는 분할 부함수를 갖고,
상기 선택기는, 상기 선택 신호에 따라, 상기 분할 부함수의 n분할째(n은 1 이상 N-1 이하의 정수)의 출력을 n+1분할째의 입력으로 피드백하는 전환 회로를 갖고,
상기 신호 처리부는, 상기 물리 난수를 발생하는 기능을 실현할 때에는, 상기 피드백하는 전환 회로가 형성되도록 상기 선택 신호를 출력하고, 상기 물리적 특성에 의해서 디바이스 식별자를 생성하는 기능을 실현할 때에는, 상기 피드백하는 전환 회로가 형성되지 않도록 상기 선택 신호를 출력하는
통합 시큐리티 장치.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 신호 처리부는, 상기 선택기를 거쳐서, 소정의 비트 천이 확률을 가지는 신호를 소정 횟수 반복하여 읽어들였을 때의 천이 상태에 근거해서, 상기 물리 난수를 발생하는 처리를 행하는
통합 시큐리티 장치.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 암호화·복호 함수는, 적어도 1단째의 논리 회로를 구성하는 제 1 부함수, 및 2단째의 논리 회로를 구성하는 제 2 부함수를 포함하고, 복수의 논리 단수에 의해 구성되어 있고,
상기 신호 처리부는, 상기 물리적 특성에 의해서 디바이스 식별자를 생성하는 기능을 실현할 때에는, 상기 제 1 부함수로부터의 출력 신호를 선택하도록 상기 선택기에 대해서 상기 선택 신호를 인가하고, 상기 물리 난수를 발생하는 기능을 실현할 때에는, 상기 제 2 부함수로부터의 출력 신호를 선택하도록 상기 선택기에 대해 상기 선택 신호를 인가하는
통합 시큐리티 장치.
암호화·복호 함수를 구성하는 논리 회로를 이용하여, 인증에 필요한 처리를 실행하는 암호화·복호 처리 스텝과,
외부로부터의 선택 신호에 따라 선택기를 전환함으로써, 상기 논리 회로의 복수의 중간 노드로부터의 신호 중, 특정 개수분의 신호를 선택하는 선택 스텝과,
상기 선택 스텝에 의해 선택된 상기 특정 개수분의 신호에 의해 발생하는 글리치를 검출하는 기능을 실행함과 아울러, 상기 선택기에 대해 상기 선택 신호를 인가함으로써 상기 특정 개수분의 신호를 전환 선택하고, 전환 선택한 상기 특정 개수분의 신호에 따라 검출한 상기 글리치에 근거하여, 물리적 특성에 의해서 디바이스 식별자를 생성하는 기능과, 물리 난수를 발생하는 기능의 양 기능을 실행하는 신호 처리 스텝
을 구비하는 통합 시큐리티 장치에 이용되는 신호 처리 방법.