TWI484368B - Integrated safety devices and signal processing methods for integrating safety devices - Google Patents

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TWI484368B
TWI484368B TW102112458A TW102112458A TWI484368B TW I484368 B TWI484368 B TW I484368B TW 102112458 A TW102112458 A TW 102112458A TW 102112458 A TW102112458 A TW 102112458A TW I484368 B TWI484368 B TW I484368B
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Description

集成安全裝置及用於集成安全裝置之訊號處理方法
本發明係有關於用以執行認證處理及加密處理等安全功能之邏輯電路，且有關於集成安全裝置及用於集成安全裝置之訊號處理方法，以於小規模邏輯電路中提供密碼處理所用之秘密資訊或用來認證裝置所需之晶片固有ID生成、物理亂數、及加密/解密功能。
近年來，隨著以行動電話為代表之嵌入式機器之網路化，為了維護嵌入式機器所處理資料之私密及完整性、以及對嵌入式機器本身進行認證，嵌入式機器執行資訊安全相關處理之必要性隨之增加。根據加密演算法或認證演算法來實現此資訊安全相關處理。
於此，所考慮之系統係對2個LSI進行認證，以互相確認所連接之機器為正確之機器。於此具體例子中，行動電話本體中所搭載之LSI，係對其電池中所搭載之LSI進行認證，以確認是被允許之電池連接。
通常會由下述之認證協定來實現這樣的功能。
(1)分別預先儲存行動電話本體所搭載之LSI，及電池所搭載之LSI中之秘密資訊K。
(2)進行認證時，行動電話本體將亂數C發送至電池側。 同時，執行加密函數Enc(C,K)=R，並保持Rm值。
(3)相同於本體側，對於所發送之亂數C，電池側執行加密函數Enc(C,K)=R，並將執行結果之Rs值傳送至本體側。
(4)針對從電池側所接收之Rs值與自身所計算之Rm值，本體側檢查兩者是否為相等，若為相等則表示認證為OK，若為不同則表示認證為NG。
於此協定中，若行動電話本體與電池各自具有相同之秘密資訊K，則表示認證可通過。
執行此協定之大前提為各機器「安全地」保有秘密資訊K。「安全地」，係意指除了該機器之正當利用者之外，難以進行秘密資訊之讀取或竄改。
「實體不可複製功能」(Physical Unclonable Function，PUF)之技術可作為安全地保有秘密資訊之方法。PUF最大特徵在於，不將秘密資訊K存為機器內之非揮發性數位資料。且具有幾個這樣的PUF實施例(參考專利文獻1、2)。
於此，進一步地細分上述(1)到(4)所組成之協定之功能時，可知至少需有以下3種功能。
<功能1>分別將秘密資訊K安全地保存於機器內之功能。
<功能2>產生亂數C之功能。
<功能3>處理加密函數Enc之功能。
<功能1>係為利用上述PUF可達成之功能。除此之外，為了產生無再現性之亂數，<功能2>需為物理亂數產生器。進一步，舉例來說，<功能3>可為進階加密標準 (Advanced Encryption Standard：美國加密標準AES)等之典型區塊加密演算法處理。
【專利文獻1】特表2009-524998號公報。
【專利文獻2】特表2009-533741號公報。
然而，習知技術具有以下之問題。為了實現上述認證協定，一般而言，分別將PUF電路、物理亂數發生電路、及加密電路三組電路個別安裝於LSI中，再由控制電路及CPU等來集成該些功能。
於此情況下，問題在於，由於需個別安裝三組相異電路，導致電路規模變大，且相異電路需進行個別測試。
為解決上述問題，本發明之目的在於提供集成安全裝置及用於集成安全裝置之訊號處理方法，能夠將三組相異電路集成為同一電路，以縮小電路規模，並容易進行測試。
本發明之集成安全裝置，包括：加密/解密處理部，係利用加密/解密函數所構成之邏輯電路來執行認證所需之處理；選擇器，回應於外部之選擇訊號，係從邏輯電路複數之中間節點之訊號中，選擇特定數量之訊號；以及訊號處理部，其功能在於檢測選擇器所選定之特定數量之訊號所產生之突波(Glitch)，同時，係藉由對選擇器提供外部訊號來切換選擇特定數量之訊號，且對應於所切換選定之特定數量之訊號，及根據所檢測到之突波(Glitch)，用以實現兩種功能，即根據物理特性產生裝置識別碼之功能及發生物理亂數之功能。
本發明之用於集成安全裝置之訊號處理方法，包 括：加密/解密處理步驟，係利用由加密/解密函數所構成之邏輯電路來執行認證所需之處理；選擇步驟，回應於外部之選擇訊號來切換選擇器，用以從邏輯電路複數之中間節點之訊號中，選擇特定數量之訊號；以及訊號處理步驟，係執行檢測功能，用以檢測選擇步驟所選定之特定數量之訊號所產生之突波(Glitch)，同時，係藉由對選擇器提供外部訊號來切換選擇特定數量之訊號，且對應於所切換選定之特定數量之訊號，及根據所檢測到之突波(Glitch)，用以實現兩種功能，即根據物理特性產生裝置識別碼之功能及發生物理亂數之功能。
依據本發明之集成安全裝置及用於集成安全裝置之訊號處理方法，實現並使用原本裝有操作為PUF之隨機邏輯、及操作為物理亂數發生器之隨機邏輯，用以處理各加密函數之電路，據以將三組相異電路集成為同一電路，得以縮小電路規模，並容易進行測試。
11‧‧‧加密/解密器
12、23、24‧‧‧選擇器
13‧‧‧突波(Glitch)檢測器
21‧‧‧計數器
22‧‧‧密鑰產生器
31、51‧‧‧輸入暫存器
32、33、52、53‧‧‧子函數
35、55‧‧‧PUF/RNG邏輯
103‧‧‧突波(Glitch)計數暫存器
104‧‧‧輸出暫存器
105‧‧‧計數比較器
105a‧‧‧暫存器
61‧‧‧AES基本模組
62‧‧‧PUF及RNG附加模組
71‧‧‧編碼/解碼器
72‧‧‧雜湊產生器
801‧‧‧安全裝置
802‧‧‧CPU
803、804‧‧‧記憶體
805‧‧‧I/O
806‧‧‧外部埠
807‧‧‧區域匯流排
808‧‧‧集成模組
809‧‧‧FEC
810‧‧‧HF
102‧‧‧隨機邏輯f
第1圖係顯示本發明第一實施例之集成PUF功能、亂數產生功能、及加密功能之安全裝置方塊圖。
第2圖係顯示本發明第二實施例之集成PUF功能、亂數產生功能、及加密功能之安全裝置方塊圖。
第3圖係顯示本發明第三實施例之集成PUF功能、亂數產生功能、及加密功能之安全裝置方塊圖。
第4圖係顯示本發明第三實施例之二元對稱通道模型。
第5圖係顯示本發明第四實施例之集成PUF功能、亂數產 生功能、及加密功能之安全裝置方塊圖。
第6圖係顯示本發明第五實施例之集成PUF功能、亂數產生功能、及加密功能之安全裝置方塊圖。
第7圖係顯示於本發明第五實施例之第6圖中新增模糊擷取器(Fuzzy Extractor)功能，以利用PUF來附加密鑰產生功能之架構方塊圖。
第8圖係顯示本發明第五實施例之硬體架構，用以實現認證功能。
第9圖係顯示邏輯電路之一例，用以說明Glitch PUF之原理。
第10圖係顯示GPUF電路架構圖之一例。
以下配合所附圖式說明本發明實施例之集成安全裝置及用於集成安全裝置之訊號處理方法。
說明本發明實施例之前，先對必要技術之模糊擷取器(Fuzzy Extractor)及Glitch PUF進行說明。
<模糊擷取器(Fuzzy Extractor)之說明>
一般來說，難以將PUF之回應直接當成密碼並作為密鑰使用。原因在於，PUF之回應不包含每次之誤差，且難以確保該回應之均勻分佈。因此，通常會利用模糊擷取器(以下稱為FE)來執行密鑰之產生。FE之架構具有幾種版本，於此，係對代碼偏移(code offset)之架構進行說明。
下表1及下表2之演算法1及演算法2係表示代碼偏移之FE處理。
演算法1係為FE初始密鑰之密鑰產生處理，而演算法2係為密鑰再現處理，用以產生與初始密鑰相同之位元串。
演算法1及演算法2之EncodeC 、DecodeC 分別表示誤差修正符號C之編碼處理及修正處理。可由下式(1)確保產生密鑰與再現密鑰一致，即關於演算法1及演算法2中PUF回應之漢明距離(hamming distance)。
進一步，若具有k位元PUF輸出之晶片間之資訊量為k'，則下式(2)為適合之設計參數。
<Glitch PUF之說明>
Glitch PUF(以下稱為GPUF)為一種PUF架構，係利用構成邏輯電路之各閘其輸出入訊號間之延遲關係所發生之突刺(突波(Glitch))現象。
第9圖係顯示邏輯電路之一例，用以說明Glitch PUF之原理，且舉例說明由AND電路91及XOR電路92所構成之情況。以下，係利用第9圖所示之簡單邏輯電路來說明原理。如第9圖所示，複數之輸入訊號於電路中係執行AND電路91及XOR電路92等邏輯演算，而由於各訊號之延遲差，通常會發生被稱為突波(Glitch)之訊號暫態變化。
於第9圖中，當輸入訊號(x1,x2,x3)全部從0變化為1時，由於x1、x2之訊號變化時間差，XOR電路92之輸出會先發生凸狀之突波(Glitch)。然後，若x3之變化較該突波(Glitch)更快到達AND電路91，則該突波(Glitch)會傳遞至AND電路91之輸出(參考第9圖左側所示之波形)。相反地，若x3之變化較該突波(Glitch)更慢到達AND電路91，則該突波(Glitch)不會傳遞至AND電路91之輸出(參考第9圖右側所 示之波形)。
進一步，即使於x3較快之情況下，取決於AND電路91之電晶體特性，短幅之突波(Glitch)亦不會傳遞至輸出。然而，如果突波(Glitch)寬度夠長的話，與Arbiter-PUF等之Delay-PUF相同，係根據延遲之相對關係確定該突波(Glitch)之形狀，且即使操作環境改變亦能夠維持該形狀。
非專利文獻1(Daisuke Suzuki and Koichi Shimizu.The Glitch PUF：a new delay-puf architecture exploiting突波(Glitch)shapes.In Proceedings of 12th international conference on Cryptographic hardware and embedded systems,CHES' 10,pages 366-382,Berlin,Heidelberg,2010.Springer-Verlag.)係揭示GPUF之架構。於此，下表3及下表4之演算法3及演算法4係表示將GPUF之操作擬碼化後之說明。
【表3】
【表4】
演算法3係表示密鑰產生處理時之GPUF操作。於密鑰產生處理時，為了降低PUF回應之誤碼率(error rate)，對同一輸入狀態變化係執行複數次之邊緣(edge)奇偶判定，以進行該輸出是否穩定之檢查處理。具體地，係根據重複次數cntre 所規定之次數來執行重複處理。
然後，以穩定度判定臨界值therr 為基準，對每一輸出位元執行位元穩定度之檢查，並將未達基準之位元所對應之輔助資料Smask 之位元值設為0，以於密鑰產生及密鑰再現時 進行將該位元視為0之處理。
相對地，演算法4係表示密鑰再現處理時之GlitchPUF操作，與產生時同樣地實施重複處理，而最後之回應取決於多數決判定與Smask 之遮罩處理。
第10圖係顯示GPUF電路架構圖之一例。於第10圖中，輸入暫存器(input register)101，係為用來儲存演算法3、4中之x'i 、xi 之暫存器。進一步，於第10圖中，隨機邏輯f (random logicf )102，係為用來處理演算法3、4中之隨機邏輯f 之組合電路。
進一步，於第10圖中，突波(Glitch)計數暫存器(突波(Glitch)count register)103，係為正反器(flip flop)FF，用以將上升邊緣之奇偶數判定訊號作為時脈。在執行判定處理之前，根據第10圖之“clear”訊號重置該FF。
進一步，於第10圖中，輸出暫存器(output register)104為暫存器，用以再次儲存突波(Glitch)計數暫存器103所儲存之上升邊緣之奇偶數判定結果bi 。
除此之外，於第10圖中，計數比較器(counter & comparator)105具有根據判定結果bi 管理各位元之0、1出現次數之暫存器105a，並以出現函數進行PUF回應wii 及輔助資料Sm ii 之計算。
下文係利用具體例子進行說明，有助於理解第10圖之操作。第10圖中，輸入暫存器101為8位元之暫存器，維持狀態可從0x00變為0x55。該操作相當於演算法3、4中之x'i →xi 。
此時，組合電路，即隨機邏輯f 102之輸入改變，因此亦改變其輸出。輸出係根據隨機邏輯f 102之電路延遲差異，如上述第9圖所示，即各LSI有無脈衝不盡相同。
於此，假設cntre =7、therr =0，進行7次0x00→0x55之輸入變化。於演算法3中，當7次之輸入變化0x00→0x55所對應發生之脈衝之奇偶全部一致時，設置Sii ←1。另一方面，只要脈衝之奇偶相異1次，亦設置Sii ←0。進一步，若7次均為偶數，則wii ←0，若7次均為奇數，則wii ←1。
第10圖之計數比較器105處理上述之判定。舉例而言，於演算法3中，若7次均為1，將1、1、1儲存於計數比較器105之3位元計數器中。因此，每一位元之AND運算結果為1，且Sii ←1。
進一步，若7次均為0，將0、0、0儲存於3位元計數器中。因此，其NAND運算結果為1，且Sii ←1。只要奇偶相異1次，亦使得3位元暫存器之值並非全部相同，因此Sii ←0。
進一步，於演算法4中，若7次之相同輸入變化所對應之回應為1達4次以上，設置wii ←1，若4次以上為0，則設置wii ←0。無論如何，能夠根據計數器MSB之輸出實現判定功能。
根據上述，於演算法3中，若輸入變化係回傳7次回應均為一致之穩定輸出，則Sii ←1，若非如此，則Sii ←0。進一步，於演算法4中，若演算法3判定輸入變化係回傳穩定之回應，則對該回應執行多數決判定，以決定回應。
GPUF回應之穩定度，亦即，回應之誤碼率，係取決於隨機邏輯f 102之電路架構。邏輯級數越深，易使該誤碼率隨之增加。舉例來講，既定邏輯級數係具有1%之誤碼率，若邏輯級數增加，則誤碼率隨之變為10%。
以前述技術Fuzzy Extractor及Glitch PUF之相關上述說明為基礎，以下配合所附圖式說明本發明實施例。
以下為第一實施例。第1圖係顯示本發明第一實施例之集成PUF功能、亂數產生功能、及加密功能之安全裝置方塊圖。加密/解密器11通常為執行加密/解密處理之電路方塊。然後，構成加密/解密器11之邏輯電路之複數之中間節點之訊號，係被輸出至電路方塊外部。
當加密/解密器11輸出複數之中間節點之訊號後，選擇器12從中選擇特定數量之訊號。進一步，突波(Glitch)檢測器13對選擇器12所選定之訊號執行突波(Glitch)檢測，並輸出檢測結果。
除此之外，輸入至加密/解密器11之路徑變更訊號，係為加密/解密器11所處理之資料其通過電路之切換訊號。進一步，根據選擇器12所輸入之中間節點選擇訊號值，來切換選擇器12所選擇之中間節點。
以此方式，作為PUF操作時用來執行突波(Glitch)檢測之中間節點訊號、及進行物理亂數操作時用來執行突波(Glitch)檢測之中間節點訊號，能夠利用中間節點選擇訊號加以切換，且可利用同一突波(Glitch)檢測器13。
以下為第二實施例。於第二實施例中，係更具體 地說明前述第一實施例之第1圖之架構。第2圖係顯示本發明第二實施例之集成PUF功能、亂數產生功能、及加密功能之安全裝置方塊圖。
如上所述，計數器21係判定突波(Glitch)檢測器13之突波(Glitch)檢測結果之穩定度。計數器21之高位元係被用於此時之穩定度判斷。舉例來說，若以多數決判定，則根據MSB能夠判定0、1之次數。進一步，於第二實施例中，係將計數器21之低位元作為亂數使用。
PUF之回應，係成為遵循演算法1、2之密鑰產生器22之輸入。第一選擇器23回應外部之選擇訊號，從密鑰產生器22所輸出之複數之讀入訊號中選擇其中之一，並輸出至加密/解密器11。以此方式，第一選擇器23便能夠將根據物理特性所產生之裝置識別碼提供至加密/解密器11。
另一方面，計數器21之低位元輸出，即亂數輸出，係被第二選擇器24讀入。之後，第二選擇器24回應外部之明文選擇訊號，從外部之明文/加密文輸入選擇其中之一，伴隨自計數器21讀取之亂數輸出，一起輸出至加密/解密器11。
其結果為，根據物理特性所產生之裝置識別碼及亂數，加密/解密器11便能夠處理加密函數。
以下為第三實施例。第3圖係顯示本發明第三實施例之集成PUF功能、亂數產生功能、及加密功能之安全裝置方塊圖。首先說明加密函數Enc。進一步，為簡化說明，於此省略加密函數所用之秘密資訊K。
一般之加密函數，係由子函數之重複處理所構 成。舉例而言，於第3圖中，係根據子函數f 32及子函數g 33之重複處理來定義加密函數Enc。換言之，若重複次數為n，則對第3圖之輸入暫存器(input register)31所儲存之明文P執行下述之處理，H1 =g (f (P))；以將輸入暫存器31之值更新為H1 。
同樣地，執行下述之處理，H2 =g (f (H1 ))；重複n次這樣的處理後，係將輸入暫存器31所儲存之加密文C表示如下，C=Hn =g (f (Hn-1 ))；並結束加密函數之處理。
此時，於第三實施例中，從執行該加密函數Enc之處理之電路路徑中，拉出子函數f 32及子函數g 33之訊號線，並設置可選擇各訊號線之選擇器(selector)34。此時，當操作PUF之功能時，選擇子函數f 32之輸出，另一方面，當操作物理亂數發生器之功能時，選擇子函數g 33之訊號線。
換句話說，僅由子函數f 32決定邏輯級數之訊號線，係被視為PUF之隨機邏輯來處理，而將邏輯級數較多之合成函數f 、g 視為物理亂數發生器中所使用之隨機邏輯來處理。
於第3圖中，當操作為PUF時，儲存加密處理之明文及中間值H1 之輸入暫存器31，係與上述第10圖之輸入暫存器101具有相同功能。進一步，第3圖之子函數f 32，係與上述第10圖之隨機邏輯f 102具有相同功能。
之後，第10圖與第3圖之實施方法係為一致。也就是說，第3圖之PUF/RNG邏輯(PUF/RNG logic)35，係由上述第10圖之突波(Glitch)計數暫存器103、輸出暫存器104、及計數比較器105所構成。
於演算法3及4中，各輸入X=(X1 ,X2 ,...,Xi )，係將由明文P及密鑰K所加密之加密文C、或其中間值H1 ，更新作為下一次之輸入。
下表5之演算法5係表示第3圖之物理亂數發生器之操作。
簡言之，演算法5係限定演算法3或演算法4之輸入訊號之狀態轉移，以執行GPUF操作，而之後的回應，並 非為多數決判定，而是執行計數器LSB之輸出處理。因此，於演算法3及演算法4之處理執行電路中，僅藉由新增輸出訊號即能夠實現演算法5。
進一步，第4圖係顯示本發明第三實施例之二元對稱通道模型。利用該第4圖之二元對稱通模型(即，於模型中，從0到1、或1到0之轉移機率為p，而從0到0、或1到1之轉移機率為1-p)，則演算法5中之位元反轉機率可由下式(3)表示之。
當cntre 很大時，即使p很小，上式(3)亦會收斂至0.5。舉例來講，當cntre =255時，p=0.03之上述計算結果為0.49999992976191，而能取得足夠之亂數性。
第3圖之重點在於，實現並使用原本裝有操作為PUF之隨機邏輯、及操作為物理亂數發生器之隨機邏輯，用以處理各加密函數Enc之電路(相當於子函數f 、g )，並對應於各自之邏輯級數深度進行切換。進一步，係以加密函數進行PUF輸入更新之排程。
以下為第四實施例。於上述之第三實施例中，係將加密函數Enc之子函數f 及子函數g 作為PUF及物理亂數發生器之隨機邏輯並使用。然而，當子函數f 及子函數g 邏輯級數很少時，無法取得足夠之誤碼率，對PUF功能而言，其亂數性亦可能不足。
接下來，說明第四實施例之架構，於具有加密函數Enc之電路配置中僅新增一些電路，以執行合適亂數性之取得操作。
第5圖係顯示本發明第四實施例之集成PUF功能、亂數產生功能、及加密功能之安全裝置方塊圖。於該第5圖之架構中，假設係以既定分割單元來執行處理加密函數Enc之子函數f 。舉例來說，若為區塊密碼，則以S-BOX之類的置換處理等來達成。
此時，如第5圖所示，係設有一路徑，用以將使用AND及XOR閘之子函數f 52之輸出回授至不同子函數f 52之輸入。於此情況下，當AND閘之輸入訊號為0時，第5圖等效於加密函數Enc所需之運算。另一方面，當AND閘之輸入訊號為1時，第5圖等效於物理亂數發生所需之運算，且所配置之電路路徑，係具有2段式子函數f 之邏輯級數。
因此，即使原本加密函數Enc所具有邏輯級數很少，增加邏輯級數之同時，亦可保有原加密函數之功能。
以下為第五實施例。於第五實施例中，係更具體地說明前述第四實施例之架構。第6圖係顯示本發明第五實施例之集成PUF功能、亂數產生功能、及加密功能之安全裝置方塊圖。於此第五實施例中，加密函數Enc係採用美國加密標準AES所設定之架構。
於第6圖中，左側虛線所包圍之部分為AES基本模組(Basic modules for AES)61，係為實現原本AES功能之所需電路，另一方面，右側1點鎖線所包圍之部分為PUF及 RNG附加模組(Additional modules for PUF & RNG)62，係為PUF及亂數發生之新增電路。基本操作相同於前述之第2圖，且於其架構中，係藉由對第6圖中標示為鏈結邏輯(chain logic)之邏輯AND閘輸入之0、1進行切換，致使AES及PUF操作、及亂數發生功能能夠進行切換。
第7圖係顯示於本發明第五實施例之第6圖中新增模糊擷取器(Fuzzy Extractor)功能，以利用PUF來附加密鑰產生功能之架構方塊圖。根據第7圖所示之架構來實現下述認證協定所需之3種功能。
<功能1>分別將秘密資訊K安全地保存於機器內。
<功能2>產生亂數C。
<功能3>處理加密函數Enc。
除此之外，該第7圖之操作係遵循演算法1、2。
接著，利用本模組說明認證協定之操作。
(操作1)本模組遵循演算法4來執行PUF之操作。PUF及RNG附加模組(Additional modules for PUF & RNG)62產生回應W。
(操作2)編碼/解碼器(Encoder/Decoder)71及雜湊(Hash)產生器72遵循演算法2，從PUF之回應W及輔助資料S、Smask 產生密鑰KPUF ，並將其載入至本模組之AES電路，即AES基本模組(Basic modules for AES)61。
(操作3)AES基本模組61將存於非安全區域之認證密鑰K以密鑰KPUF 加密為資料D=Enc(K,KPUF )，並作為加密文，將其載入至本模組後，以K=Dec(D,KPUF )解密為認證 密鑰K。
(操作4)AES基本模組61將存於非安全區域之認證密鑰K以密鑰KPUF 加密為資料D=Enc(K,KPUF )，並作為加密文，將其載入至本模組後，以K=Dec(D,KPUF )解密為認證密鑰K，再將其作為密鑰載入至本模組。
(操作5)PUF及RNG附加模組62於本模組中進行亂數產生，將所產生之亂數R進行外部輸出，以將其傳送至認證處。
(操作6)AES基本模組61對亂數R執行加密C=Enc(R,K)。
(操作7)AES基本模組61比較從認證處所接收之資料C'及C，若為一致則判定認證OK，若為不一致則判定認證NG。
第8圖係顯示本發明第一實施例至第五實施例之硬體架構，用以實現認證功能。如第8圖所示，本發明之安全裝置801，係將各實施例所說明之集成安全裝置其中之一作為集成模組808來使用。然後，該集成模組808經由區域匯流排807連接於CPU 802、記憶體803、804、I/O 805。進一步，該集成模組808經由FEC 809連接於HF 810。此第8圖之硬體架構能夠具體實現本發明之集成安全裝置。
進一步，本發明並不限於上述第一實施例至第五實施例。換句話說，於實施過程中，在不脫離本發明之精神和範圍內，當可對架構元件作些許更動並加以實現。除此之外，根據上述第一實施例至第五實施例所揭示之複數之架構元件之適當組合，能夠形成各種發明。除此之外，亦可從上述第一 實施例至第五實施例所示之所有架構元件中刪除某些元件。更進一步，亦可適當組合不同實施例所涵蓋之架構元件。
11‧‧‧加密/解密器
12‧‧‧選擇器
13‧‧‧突波(Glitch)檢測器

Claims (7)

  1. 一種集成安全裝置，包括：加密/解密處理部，係利用加密/解密函數所構成之邏輯電路來執行認證所需之處理；選擇器，回應於外部之選擇訊號，係從該邏輯電路複數之中間節點之訊號中，選擇特定數量之訊號；以及訊號處理部，其功能在於檢測該選擇器所選定之該等特定數量之訊號所產生之突波(Glitch)，同時，係藉由對該選擇器提供該外部訊號來切換選擇該等特定數量之訊號，且對應於所切換選定之該等特定數量之訊號，及根據所檢測到之該突波(Glitch)，用以實現兩種功能，即根據物理特性產生裝置識別碼之功能及發生物理亂數之功能。
  2. 如申請專利範圍第1項所述之集成安全裝置，其中，該加密/解密函數由子函數之重複處理所構成，而該訊號處理部對該選擇器提供該外部訊號，並從該重複處理所更新之訊號中，選擇該等特定數量之訊號，用以取得該產生裝置識別碼功能所需之輸入資訊。
  3. 如申請專利範圍第1或2項所述之集成安全裝置，更包括：密鑰產生部，係用以保護該訊號處理部所產生之該裝置識別碼認證所需之密鑰，及根據已發生之該物理亂數來產生認證所需之詰問資料，其中，該加密/解密處理部取得該密鑰產生部之該密鑰及該詰問資料，執行認證所需之加密/解密處理，以處理認證協定。
  4. 如申請專利範圍第1或2項所述之集成安全裝置，其中， 該加密/解密處理部係被視為構成該加密/解密函數之子函數其中之一，並具有被分割為N(N為2以上之整數)個單元之分割子函數，以執行處理，其中，該選擇器具有切換電路，以回應於該外部訊號，將該分割子函數之第n(n為1以上、N-1以下之整數)分割之輸入回授至第n+1分割之輸出，且其中，當該訊號處理部實現該發生物理亂數之功能時，輸出該外部訊號以形成該回授切換電路，當實現根據該物理特性產生裝置識別碼之功能時，輸出該外部訊號使該回授切換電路無法形成。
  5. 如申請專利範圍第1或2項所述之集成安全裝置，其中，該訊號處理部經由該選擇器，將具有既定位元轉移機率之訊號重複既定次數後讀入，並根據讀入後之轉移狀態，執行該發生物理亂數之處理。
  6. 如申請專利範圍第1或2項所述之集成安全裝置，其中，該加密/解密函數係由複數之邏輯級數所構成，且至少包含由第一級邏輯電路所構成之第一子函數、及由第二級邏輯電路所構成之第二子函數，且其中，當該訊號處理部實現根據該物理特性產生裝置識別碼之功能時，對該選擇器提供該外部訊號，以選擇該第一子函數之輸出訊號，當實現發生物理亂數之功能時，對該選擇器提供該外部訊號，以選擇該第二子函數之輸出訊號。
  7. 一種用於集成安全裝置之訊號處理方法，包括：加密/解密處理步驟，係利用由加密/解密函數所構成之邏輯電路來執行認證所需之處理； 選擇步驟，回應於外部之選擇訊號來切換選擇器，用以從該邏輯電路複數之中間節點之訊號中，選擇特定數量之訊號；以及訊號處理步驟，係執行檢測功能，用以檢測該選擇步驟所選定之該等特定數量之訊號所產生之突波(Glitch)，同時，係藉由對該選擇器提供該外部訊號來切換選擇該等特定數量之訊號，且對應於所切換選定之該等特定數量之訊號，及根據所檢測到之該突波(Glitch)，用以實現兩種功能，即根據物理特性產生裝置識別碼之功能及發生物理亂數之功能。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11303461B2 (en) * 2013-09-02 2022-04-12 Samsung Electronics Co., Ltd. Security device having physical unclonable function
US10044513B2 (en) * 2013-09-02 2018-08-07 Samsung Electronics Co., Ltd. Security device having physical unclonable function
US9703989B1 (en) * 2014-12-23 2017-07-11 Altera Corporation Secure physically unclonable function (PUF) error correction
EP3373508B1 (en) * 2015-11-05 2020-11-04 Mitsubishi Electric Corporation Security device and security method
JP6585018B2 (ja) 2016-09-12 2019-10-02 株式会社東芝 認証サーバ、認証システムおよび認証方法
US10530588B2 (en) * 2016-12-16 2020-01-07 Intel Corporation Multi-stage non-linearly cascaded physically unclonable function circuit
CN106888093B (zh) * 2017-01-05 2023-03-21 宁波大学 一种nmos零温度系数点的多端口puf电路
CN109818745B (zh) * 2017-11-21 2022-04-01 佛山芯珠微电子有限公司 物联网信息安全芯片
KR20200133062A (ko) * 2019-05-15 2020-11-26 삼성디스플레이 주식회사 디스플레이 구동 집적 회로 및 이를 포함하는 디스플레이 시스템

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7421076B2 (en) * 2003-09-17 2008-09-02 Analog Devices, Inc. Advanced encryption standard (AES) engine with real time S-box generation
US7508937B2 (en) * 2001-12-18 2009-03-24 Analog Devices, Inc. Programmable data encryption engine for advanced encryption standard algorithm
TW200931929A (en) * 2008-01-10 2009-07-16 Ind Tech Res Inst Authentication method from elliptic curve cryptography
TWI315626B (zh) * 2005-10-21 2009-10-01 Ren Liu
TW201123804A (en) * 2009-12-30 2011-07-01 Univ Vanung Password authentication method.
TWI345406B (en) * 2007-07-31 2011-07-11 Formosoft Internat Inc System and method of mutual authentication with dynamic password

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7840803B2 (en) 2002-04-16 2010-11-23 Massachusetts Institute Of Technology Authentication of integrated circuits
WO2005012930A1 (ja) * 2003-07-31 2005-02-10 Advantest Corporation 試験装置
JP2006072117A (ja) 2004-09-03 2006-03-16 Matsushita Electric Ind Co Ltd 暗号処理装置
US7372304B2 (en) * 2005-10-04 2008-05-13 Stmicroelectronics, Inc. System and method for glitch detection in a secure microcontroller
EP1977511B1 (en) * 2006-01-24 2011-04-06 Verayo, Inc. Signal generator based device security
US9129671B2 (en) 2006-04-13 2015-09-08 Nxp B.V. Semiconductor device identifier generation method and semiconductor device
KR100837270B1 (ko) * 2006-06-07 2008-06-11 삼성전자주식회사 스마트 카드 및 그것의 데이터 보안 방법
ES2362462T3 (es) 2007-04-12 2011-07-06 Intrinsic Id B.V. Activación controlada de función.
US8290150B2 (en) 2007-05-11 2012-10-16 Validity Sensors, Inc. Method and system for electronically securing an electronic device using physically unclonable functions
EP2183695B1 (en) * 2007-07-20 2014-11-12 Nxp B.V. Device with a secure virtual machine
FR2952735B1 (fr) * 2009-11-18 2011-12-09 St Microelectronics Rousset Procede et dispositif de detection d'attaques par injection de fautes
US9031232B2 (en) * 2010-01-15 2015-05-12 Mitsubishi Electric Corporation Bit sequence generation apparatus and bit sequence generation method
KR101614950B1 (ko) * 2010-04-12 2016-04-25 삼성전자주식회사 저장 장치에 물리적 식별자를 생성하는 방법 및 기계로 읽을 수 있는 저장 매체
FR2963713A1 (fr) * 2010-08-04 2012-02-10 St Microelectronics Grenoble 2 Procede de chiffrement d'un flux de donnees
WO2012095972A1 (ja) 2011-01-13 2012-07-19 三菱電機株式会社 ビット生成装置及びビット生成方法
WO2012122994A1 (en) * 2011-03-11 2012-09-20 Kreft Heinz Off-line transfer of electronic tokens between peer-devices
US9383969B2 (en) * 2011-04-05 2016-07-05 Intrinsic Id B.V. Random number generating system based on memory start-up noise
US9235460B2 (en) * 2012-02-27 2016-01-12 Altera Corporation Methods and apparatus for automatic fault detection
DE102012217716A1 (de) * 2012-09-28 2014-06-12 Siemens Aktiengesellschaft Selbst-Test einer Physical Unclonable Function
US10044513B2 (en) * 2013-09-02 2018-08-07 Samsung Electronics Co., Ltd. Security device having physical unclonable function

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7508937B2 (en) * 2001-12-18 2009-03-24 Analog Devices, Inc. Programmable data encryption engine for advanced encryption standard algorithm
US7421076B2 (en) * 2003-09-17 2008-09-02 Analog Devices, Inc. Advanced encryption standard (AES) engine with real time S-box generation
TWI315626B (zh) * 2005-10-21 2009-10-01 Ren Liu
TWI345406B (en) * 2007-07-31 2011-07-11 Formosoft Internat Inc System and method of mutual authentication with dynamic password
TW200931929A (en) * 2008-01-10 2009-07-16 Ind Tech Res Inst Authentication method from elliptic curve cryptography
TW201123804A (en) * 2009-12-30 2011-07-01 Univ Vanung Password authentication method.

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Publication number Publication date
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WO2014091559A1 (ja) 2014-06-19

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