KR20060036890A

KR20060036890A - 스위칭 전원회로

Info

Publication number: KR20060036890A
Application number: KR1020057004452A
Authority: KR
Inventors: 마사유키 야스무라
Original assignee: 소니 가부시끼 가이샤
Priority date: 2003-08-21
Filing date: 2004-08-13
Publication date: 2006-05-02
Also published as: TW200514342A; US20060037461A1; US7167384B2; TWI271023B; WO2005020416A1; EP1551096A1

Abstract

복합공진형 컨버터의 2차측에 저항소자에 의한 코일전압검출방식의 동기정류회로를 갖추면, 높은 전력변환효율을 얻는 동시에, 회로의 간이화에 의한 회로규모의 축소를 도모할 수 있다. 그리고, 절연컨버터 트랜스(PIT)는, 갭 길이를 넓히고 결합계수를 0.8정도로 하는 동시에, 2차코일의 유기전압레벨을 2V/T이하로 되도록 1차코일(N1), 2차코일(N2A, N2B)의 턴수를 설정한다. 이것은, PIT코어의 자속밀도를 일정 이하로 하는 것으로, 중부하의 조건에서도 2차측 정류전류를 연속모드로 하기 위해서이다. 또한, 2차측의 각 정류전류경로에 대하여 인덕터(Ld, L₀)를 삽입하면, 이들 인덕터의 역기전력에 의해 정류전류에 생기는 역전류가 억압되며, 무효전력의 더욱이 저감이 도모된다. 또, 인덕터(L₀)를 삽입하면, 2차측 전류 출력 전압(E0)에 중첩하는 것으로 되는 고주파 노이즈가 억제된다.

Description

스위칭 전원회로{Switching power supply circuit}

본 발명은, 각종 전자기기의 전원으로서 구비되는 스위칭 전원회로에 관한 것이다.

스위칭 전원회로로서 예를 들면 플라이 백 컨버터나 포워드 컨버터등의 형식의 스위칭 컨버터를 채용한 것이 널리 알려지고 있다. 이들 스위칭 컨버터는 스위칭 동작 파형이 직사각형 파형이기 때문에, 스위칭 잡음의 억제에는 한계가 있다. 또, 그 동작 특성상, 전력 변환 효율의 향상에도 한계가 있는 것을 알 수 있다.

그래서, 공진형 컨버터에 의한 스위칭 전원회로가 각종 제안되어 실용화되고 있다. 공진형 컨버터는 용이하게 고전력 변환효율이 얻어지는 동시에, 스위칭 동작 파형이 정현파형으로 되는 것으로 저노이즈가 실현된다. 또, 비교적 소수의 부품점수에 의해 구성할 수 있다고 하는 메리트도 가지고 있다.

도 27의 회로도는, 종래로서의, 공진형 컨버터를 갖추는 스위칭 전원회로의 일례를 나타내고 있다. 이 도면에 나타내는 전원회로는, 타려식에 의한 전류 공진형 컨버터에 대하여 부분 전압 공진회로가 조합되어 있다.

이 도면에 나타내는 전원회로에 있어서는, 먼저, 상용교류전원(AC)에 대하 여, 브릿지 정류회로(Di) 및 1개의 평활 콘덴서(Ci)로부터 완성되는 전파 정류 평활회로가 갖추어진다. 그리고, 이들 브릿지 정류회로(Di) 및 평활 콘덴서(Ci)의 전파 정류 동작에 의하여, 평활 콘덴서(Ci)의 양단에는 정류 평활 전압(Ei)(직류 입력 전압)이 얻어지는 것으로 된다. 이 정류 평활 전압(Ei)은, 교류 입력 전압(VAC)의 등배에 대응한 레벨로 된다.

상기 직류 입력 전압을 입력하고 스위칭하는 전류 공진형 컨버터로서는, 도시하는 바와 같이 하고, MOS－FET에 의한 2개의 스위칭 소자(Q1, Q2)를 하프 브릿지 결합에 의해 접속하고 있다. 스위칭 소자(Q1, Q2)의 각 드레인-소스간에 대해서는, 도시하는 방향에 의해, 각각 보디 다이오드에 의한 댐퍼 다이오드(DD1, DD2)가 병렬에 접속된다.

또, 스위칭 소자(Q2)의 드레인-소스간에 대해서는, 부분 공진 콘덴서(Cp)가 병렬에 접속된다. 이 부분 공진 콘덴서(Cp)의 캐패시턴스와 1차 코일(N1)의 누설 인덕턴스(L1)에 의해서는 병렬 공진 회로(부분 전압 공진 회로)를 형성한다. 그리고, 스위칭 소자(Q1, Q2)의 턴 오프시에만 전압 공진하는, 부분 전압 공진 동작이 얻어지도록 되고 있다.

이 전원회로에 있어서는, 스위칭 소자(Q1, Q2)를 스위칭 구동하기 위해, 예를 들면 범용 IC에 의한 발진·드라이브 회로(2)가 설치된다. 이 발진·드라이브 회로(2)는, 발진회로, 구동회로를 가지고 있다. 그리고, 발진회로 및 구동회로에 의하여, 소요의 주파수에 의한 드라이브 신호(게이트 전압)를 스위칭 소자(Q1, Q2)의 각 게이트에 대하여 인가한다. 이것에 의해, 스위칭 소자(Q1, Q2)는, 소요의 스위칭 주파수에 의해 교대로 온／오프 하도록 하고 스위칭 동작을 행한다.

절연 컨버터 트랜스(PIT)는 스위칭 소자(Q1 , Q2)의 스위칭 출력을 2차 측에 전송한다. 이 절연 컨버터 트랜스(PIT)의 1차 코일(N1)의 일단은, 1차측 병렬 공진 콘덴서(C1)의 직렬 접속을 거치고, 스위칭 소자(Q1)의 소스와 스위칭 소자(Q2)의 드레인과의 접속점(스위칭 출력점)에 접속되는 것으로, 스위칭 출력이 전달되도록 되어 있다.

또, 1차 코일(N1)의 타단은, 1차측 어스에 접속된다.

여기서, 상기 직렬 공진 콘덴서(C1)의 캐패시턴스와 1차 코일(N1)을 포함하는 절연 컨버터 트랜스(PIT)의 누설 유도계수(L1)에 의해서는, 1차측 스위칭 컨버터의 동작을 전류 공진형으로 하기 위한 1차측 직렬 공진 회로를 형성한다.

상기 설명에 의하면, 이 도면에 나타내는 1차측 스위칭 컨버터로서는, 1차측 직렬 공진 회로(L1－C1)에 의한 전류 공진형으로서의 동작과 상술한 부분 전압 공진 회로(Cp//L1)에 의한 부분 전압 공진 동작이 얻어지는 것으로 된다.

즉, 이 도면에 나타내는 전원회로는, 1차측 스위칭 컨버터를 공진형으로 하기 위한 공진 회로에 대하여, 다른 공진 회로가 조합된 형식을 채용하고 있는 것으로 된다. 본 명세서에서는, 이와 같은 스위칭 컨버터에 대하여, 복합 공진형 컨버터로 한다.

여기서의 도시에 의한 설명은 생략 하지만, 절연 컨버터 트랜스(PIT)의 구조로서는, 예를 들면 페라이트재에 의한 E형 코어를 조합한 EE형 코어를 갖춘다. 그리고, 1차측과 2차측으로 권장부위를 분할한 후에, 1차 코일(N1)과, 다음에 설명 하는 2차 코일(N2A, N2B)을, EE형 코어의 중앙자각에 대하여, 권장하고 있다.

절연 컨버터 트랜스(PIT)의 2차 코일로서는, 센터 탭이 설치된 것으로 2개로 분할된 2차 코일(N2A, N2B)가 권장되고 있다. 이들 2차 코일(N2A, N2B)에는, 1차 코일(N1)에 전달된 스위칭 출력에 따른 교번 전압이 여기된다.

이 경우, 상기 2차 코일(N2A, N2B)의 센터 탭은 2차측 어스에 대하여 접속된다. 그리고, 이 2차 코일(N2A, N2B)에 대하여, 도시하도록 하고 정류 다이오드( DO1, DO2) 및 평활 콘덴서(Co)로부터 이루어지는 전파 정류회로를 접속한다. 이것에 의해, 평활 콘덴서(Co)의 양단 전압으로서 2차측 직류 출력전압(Eo)이 얻어진다. 이 2차측 직류 출력전압(Eo)은, 도시하지 않는 부하 측에 공급되는 동시에, 다음에 설명하는 제어회로(1)를 위한 검출 전압으로 해도 분기하여 입력된다.

제어회로(1)는, 2차측 직류 출력전압(Eo)의 레벨 변화에 따른 검출 출력을 발진·드라이브 회로(2)에 공급한다. 발진·드라이브 회로(2)에서는, 입력된 제어회로(1)의 검출 출력에 따라 스위칭 주파수가 가변되도록 하고, 스위칭 소자(Q1, Q2)를 구동한다. 이와 같이 하여 스위칭 소자(Q1, Q2)의 스위칭 주파수가 가변되는 것으로, 2차측 직류 출력전압의 레벨이 안정화 되게 된다.

이 도면에 나타내는 회로구성에 의한 전원회로로서 저전압 대전류로서의 부하 조건에 대응시켰을 경우의 동작 파형을, 도 28에 나타낸다. 도 28에 나타내는 동작 파형은, 교류 입력 전압 VAC=100V, 부하 전력 Po=100W의 조건으로 측정을 행하여 얻어진 것이다. 또, 여기서의 저전압 대전류 상태로서는, 2차측 직류 전압 Eo=5V로, 1차측 스위칭 컨버터의 스위칭 전류인 1차측 직렬 공진 전류(Io)=25A로 되는 상태이다.

또, 도 28에 나타내는 동작 파형에 의한 실험 결과를 얻는데에 있어서는, 다음과 같은 조건과, 전원회로에 있어서의 부품 소자등의 선정을 행하고 있다.

먼저, 2차측 코일의 1T(턴) 근처의 유기 전압 레벨이, 5V／T가 되도록 하고, 2차 코일(N2A, N2B) 및 1차 코일(N1)의 턴수를 설정하는 것으로 하고, 구체적으로는, 2차 코일(N2A)=N2B=1T, 1차 코일 N1=30 T로 하고 있다.

그리고, 절연 컨버터 트랜스(PIT)의 EE형 코어의 중앙자각에 대해서는 1.0 mm정도의 갭을 형성하도록 하고 있다. 이것에 의해서, 1차 코일(N1)과 2차 코일(N2A, N2B)에서, 0.85 정도의 결합계수를 얻도록 하고 있다.

또, 1차측 직렬 공진 콘덴서 C1=0.068μF, 부분 전압 공진 콘덴서 Cp=330 pF를 선정하고, 정류 다이오드(Do1, Do2)에는, 50A／40V의 쇼트키 다이오드를 선정하고 있다.

도 28에 나타내는 파형도에 있어서, 스위칭 소자(Q2)의 양단 전압(V1)은, 스위칭 소자(Q2)의 온／오프 상태에 대응하고 있다. 즉, 스위칭 소자(Q2)가 온으로 되는 기간(T2)에서는 0레벨로, 오프가 되는 기간(T1)에서는 소정 레벨로 클램프 된 직사각형파가 된다. 그리고, 스위칭 소자(Q2)//댐퍼 다이오드(DD2)에 흐르는 스위칭 전류(IDS2)로서는, 기간(T2)에 나타내는 바와 같이, 턴온시에 있어서는, 댐퍼 다이오드(DD2)를 흐르는 것으로 음극성으로 되며, 이것이 반전하여 정극성에 의한 스위칭 소자(Q2)의 드레인→소스를 흘리고, 기간(T1)에서 오프로 되어 0 레벨로 되는 파형이 얻어진다.

또, 스위칭 소자(Q1)는, 상기 스위칭 소자(Q2)에 대하여 교대로 온／오프 하도록 하고 스위칭을 행한다. 이 때문에, 스위칭 소자(Q1)//댐퍼 다이오드(DD1)에 흐르는 스위칭 전류(IDS1)는, 스위칭 전류(IDS2)에 대하여 180°위상이 시프트 한 파형으로 되고 있다.

그리고, 스위칭 소자(Q1,Q2)의 스위칭 출력점과 1차측 어스간에 접속되는 1차측 직렬 공진 회로(C1－L1)에 흐르는 1차측 직렬 공진 전류(Io)는, 스위칭 전류(IDS1)와 스위칭 전류(IDS2)와의 합성 파형에 대응하는, 1차측 직렬 공진 회로(C1－L1)의 공진 전류로서의 정현파 성분과, 1차 코일(N1)의 여자 유도계수에 의해 발생하는 톱니모양 파성분이 합성된 파형으로 된다.

그리고, 이 때의 측정 조건인, 부하 전력 Po=100W는, 도 27에 나타내는 전원회로가 대응하는 부하 조건으로서는, 최대에 가까운 중부하의 조건으로 되는 것이지만, 이와 같이 하여 대응 부하 전력 범위에 있어서 중부하의 경향으로 되는 조건에서는, 2차측의 정류 전류는 불연속 모드로 된다.

즉, 2차 코일(N2A)에 발생하는 2차 코일 전압(V2)은, 도 28에 나타내는 바와 같이 하여, 1차측 직렬 공진 전류(Io)가 정현파형으로 흐르는 기간만, 소정의 절대치 레벨로 클램프 되는 파형이 생기고, 그 사이의 1차측 직렬 공진 전류(Io)로서 여자 유도계수에 의한 톱니모양 파성분이 흐르는 기간은 0레벨로 된다. 2차 코일(N2B)에는, 2차 코일 전압(V2)을 반전시킨 파형이 발생한다.

이 때문에, 정류 다이오드(Do1)를 흐르는 정류 전류(I1)와 정류 다이오드( Do2)를 흐르는 정류 전류(I2)는, 각각, 1차측 직렬 공진 전류(Io)가 정현파 모양으 로 흐르는 기간(DON1, DON2)에 있어서만 흐르고, 이외의 기간에 있어서는 모두 흐르지 않는다. 즉, 2차측의 정류 전류는 불연속으로 평활 콘덴서에 유입하고 있다.

쇼트키 다이오드인 정류 다이오드(Do1, Do2)의 순방향 전압강하는 0.6V이며, 상기한 바와 같은 2차측의 동작에서는, 도시도 하고 있는 바와 같이, 정류 전류(I1, I2)는 35Ap라고 하는 상응하게 높은 레벨이 되므로, 이들 정류 다이오드 소자에 의한 도통손해가 현저하게 되고 전력 손실이 커진다. 실제의 측정 결과로서, 직류 입력 전압(정류 평활 전압(Ei))=100V일 때의 DC→DC전력 변환 효율은 82％정도에 머무른다.

그래서, 2차 측에 있어서의 정류 전류의 도통 손해를 저감하는 기술로서 저온 저항의 MOS－FET에 의해 정류를 행하도록 한, 동기 정류회로가 알려져 있다. 이와 같은 동기 정류회로로서 코일 전압 검출 방식에 의한 구성을 예를 도 29에 나타낸다.

또한, 도 29에 있어서는, 절연 컨버터 트랜스(PIT)의 2차측 구성만을 나타내고 있다. 1차측 구성은, 도 27과 동일한 것으로 한다. 또, 정전압 제어방식으로 해도, 2차측 직류 출력전압(Eo)의 레벨에 따라서, 1차측 스위칭 컨버터 스위칭 주파수를 가변제어하는 스위칭 주파수 제어 방식을 채용한다.

또, 이 도 29에 나타내는 2차측 구성을 채용하는 전원회로로서도, 도 27의 경우와 같은 저전압 대전류(VAC=100V, 부하 전력 Po=100W, Eo=5V, Io=25A)의 조건에 대응하는 것으로 된다.

이 경우에도, 2차 코일로서는, 같은 권수의 2차 코일(N2A, N2B)의 각 일단은 센터 탭에 의해 접속되지만, 이 센터 탭 출력은, 평활 콘덴서(Co)의 정극 단자에 접속된다. 2차 코일(N2A)의 타단은, N채널의 MOS－FET(Q3)의 드레인→소스를 거쳐서, 2차측 어스(평활 콘덴서(Co)의 음극 단자측)에 접속된다. 동일하게 하여, 2차 코일(N2B)의 타단도, N채널의 MOS－FET(Q4)의 드레인→소스를 거쳐서, 2차측 어스(평활 콘덴서(Co)의 음극 단자측)에 접속된다.

즉, 이 경우에는, 2차 코일(N2A, N2B)의 각 정류 전류 경로에 있어서, MOS－FET(Q3, Q4)를 음극 측에 직렬로 삽입한 구조로 되어 있다. 또한, MOS－FET(Q3, Q4)의 드레인-소스에 대해서는, 각각, 보디 다이오드(DD3, DD4)가 접속된다.

그리고, MOS－FET(Q3)를 구동하는 구동회로는, 2차 코일(N2B)과 MOS－FET(Q4)의 드레인과의 접속점과 MOS－FET(Q3)의 게이트의 사이에, 게이트 저항(Rg1)을 접속하는 동시에, MOS－FET(Q3)의 게이트와 2차측 어스와의 사이에 저항(R11)을 접속하여 형성된다.

동일하게, MOS－FET(Q4)를 구동하는 구동회로는, 2차 코일(N2A)과 MOS－FET(Q3)의 드레인과의 접속점과 MOS－FET(Q4)의 게이트 사이에, 게이트 저항(Rg2)을 접속하는 동시에, MOS－FET(Q4)의 게이트와 2차측 어스와의 사이에 저항(R12)을 접속하여 형성된다.

MOS－FET는, 게이트에 온 전압을 인가하면, 드레인-소스간은, 단순한 저항체와 등가로 되므로, 전류는 쌍방향으로 흐른다. 이것을 2차측 정류소자로서 기능 시키려고 하면, 평활 콘덴서(Co)의 정극 단자에 충전할 방향으로만 전류를 흘리지 않으면 안 된다. 이것과는 역방향으로 전류가 흐르면, 평활 콘덴서(Co)로부터 절연 컨버터 트랜스(PIT) 측에 방전 전류가 흐르고, 부하 측에 유효하게 전력을 전달할 수 없게 된다. 또, 역전류에 의한 MOS－FET의 발열, 노이즈등이 생기고, 1차 측에 있어서는 스위칭 손실도 초래한다.

상기한 구동회로는, 2차 코일의 전압을 검출하는 것에 의거하여, 평활 콘덴서(Co)의 정극 단자에 충전할 방향으로만 전류가 흐르도록, MOS－FET(Q3, Q4)를 스위칭 구동하기 위한 회로이다.

도 30의 파형도는, 상기 도 29에 나타내는 2차측의 구성을 채용하는 전원회로(1차측은 도 27과 동일)로서 부하 전력 Po=100W시의 동작을 나타내고 있다. 상술한 바와 같이, 이 경우에 있어서는 부하 전력 Po=100W은, 거의 최대 부하 조건으로 된다.

이 도면에 있어서, 스위칭 소자(Q2)의 양단 전압(V1)와 이것에 따른 2차 코일(N2A－N2B)의 양단에 얻어지는 2차 코일 전압(V2)은, 도 28과 동일 타이밍으로 되어 있는 것이다. 또한, 도 30에 나타내는 2차 코일 전압(V2)은, 2차 코일(N2A)과 게이트 저항(Rg2)과의 접속점 측에서 보았을 경우의 극성으로 되어 있고, 2차 코일(N2B)과 게이트 저항(Rg1)과의 접속점 측에서 보았을 경우에는 역극성으로 된다.

MOS－FET(Q4)의 구동회로는, 이 도면에 나타내는 극성의 2차 코일 전압(V2)이 음극성의 소정 레벨로 클램프 되는 기간에 이르면, MOS－FET(Q4)의 게이트에 대하여, 게이트 저항(Rg2)과 저항(R12)에 의해 설정되는 레벨 온 전압을 인가하도록 동작하게 된다.

동일하게 하여, MOS－FET(Q3)의 구동회로(게이트 저항(Rg1), 저항(R11))는, 이 도면과는 반전한 극성의 2차 코일 전압(V2)이 음극성의 소정 레벨로 클램프 되는 기간에 이르면, MOS－FET(Q3)의 게이트에 대하여 온 전압을 인가하도록 동작하게 된다.

이것에 의해, MOS－FET(Q3, Q4)에는, 각각, 도시하도록 하고, 기간(DON1, DON2)에 있어서, 정극성의 정류 전류(I1, I2)가 흐른다. 도시하는 2차 코일 전압(V2)이 정／부로 클램프 되는 기간에 흐르는 정류 전류(I1, I2)는, 도 27 회로의 경우(도 28의 파형도의 정류 전류(I1,I2))와 동일하게, 35Ap이다. 그렇지만, MOS－FET(Q3, Q4)는 저온저항이며, 쇼트키 다이오드에 의한 정류 다이오드(Do1, Do2)와 비교하면, 정류 전류의 도통 손실은 현저하게 낮은 것으로 할 수 있다. 또, 구동회로가 저항 소자만으로 이루어지는 것으로도 이해되도록, 코일 전압 검출 방식은, 구동회로계가 간단한 구성인 것도 메리트로 되어 있다.

그렇지만, 이 도 30에 대응하는 경우와 같은 중부하(부하 전력 Po=100W)로 되는 조건에서는, 이 전원회로도 2차측 정류전류는 불연속 모드로 된다. 이것은, 도 30에 있어서도 기간(DON1, DON2)이 불연속인 것으로 나타나고 있다.

이 불연속 모드에서는, 정류 전류(I1, I2)로서 평활 콘덴서(Co)로의 충전 전류가 0레벨로 되었다고 해도, 절연 컨버터 트랜스(PIT)의 1차 코일(N1)에는 같은 방향으로 전류가 흐르고 있다. 이것은, 앞의 도 28의 파형도에 있어서, 기간(DON1, DON2) 이외의 기간에 있어서, 1차측 직렬 공진 전류(Io)로서 1차 코일(N1) 의 여자 유도계수 성분이 그 직전 타이밍과 같은 극성으로 흐르고 있는 것을 가리키고 있다. 이 때문에, 실제로서는, 2차 코일(N2A, N2B)에 유기되는 전압의 극성이 반전하지 않기 때문에, 그 사이, MOS－FET(Q3, Q4)는 완전하게 오프로 되지 않고 온 상태를 유지한다. 이것에 의해, 도시하는 바와 같이, 기간(DON1, DON2) 이외에서는, 정류 전류(I1, I2)로서 역방향의 전류가 흘르게 된다. 이 기간(DON1, DON2) 이외에 있어서는 역방향의 정류 전류(I1, I2)는, 무효 전력을 일으키게 하지만, 이 때의 정류 전류(I1, I2)의 레벨은, 8Ap와 비교적 높기 때문에, 그 무효 전력량도 상응하게 큰 것으로 된다.

이와 같이, 동기 정류회로로서 코일 전압 검출 방식을 채택하는 경우, 정류 전류의 도통 손실은 저감 되기는 하지만, 상기와 같이 하여 무효 전력이 발생하기 때문에, 전체로서 전력 변환 효율의 유효한 향상은 도모하는 것이 어렵다고 하는 것이 현상이다.

도 31의 파형도는, 도 29에 나타낸 2차측의 구성을 채택하는 전원회로에 대해서의 경부하로 되는 조건에서의 동작을 나타내고 있다.

도 29에 나타내는 전원회로의 실제로서도, 먼저 도 27에 나타낸 전원회로의 구성으로서 설명한 바와 같이 스위칭 주파수 제어에 의한 정전압 제어를 행하지만, 경부하의 조건으로 되어 2차측 직류 출력전압이 상승하면, 스위칭 주파수를 높게 하도록 하여 2차측 직류 출력전압을 저하시켜, 이것에 의해 안정화를 도모하도록 동작한다.

그리고, 이와 같은 경부하 상태에서는, 도 31에 나타내는 스위칭 소자(Q2)의 양단 전압(V1)에 대하여, 2차측 코일 전압(V2)은 거의 같은 타이밍으로 반전하게 되며, 이것에 따라서, 2차측의 정류 전류(I1, I2)로서는, 기간(DON1, DON2)과의 사이에 휴지 기간이 없고 평활 콘덴서(Co)에 연속하여 충전되도록 하여 흐른다. 즉, 연속 모드로 된다. 이 때에는, 상기 도 30의 중부하시의 동작으로서 나타내는 바와 같은 역방향의 정류 전류(I1, I2)가 흐르는 기간은 존재하지 않게 되며, 이것에 따른 무효 전력도 생기지 않았다.

이와 같이, 2차측 정류회로계를 코일 전압 검출 방식에 의한 동기 정류회로에 치환한 구성의 전원회로도, 중부하시에 있어서의 전력 변환 효율의 저하가 여전히 문제로 된다.

그래서, 상기 도 30에 나타내는 바와 같은, 역방향의 정류 전류에 의한 무효 전력 발생 문제를 해소하는 기술로서는, 정류 전류 검출 방식에 의한 동기 정류회로가 알려져 있다. 이 정류 전류 검출 방식은, 평활 콘덴서(Co)에 충전되는 정류 전류가 0 레벨이 되기 전에 MOS－FET를 오프 시키는 기술이다. 이와 같은 예로서 특개 2003－111401호 공보가 있다.

이 정류 전류 검출 방식에 의한 동기 정류회로의 구성예를, 도 32에 나타낸다. 또한, 이 도면에 있어서는, 설명을 간단한 것으로 하기 위해서, 반파 정류에 의한 구성을 나타내고 있다.

정류 전류 검출 방식으로서는, 2차 코일(N2)에 흐르는 전류를 검출하기 위해서 전류 트랜스(TR)를 설치한다. 전류 트랜스의 1차 코일(Na)은, 2차 코일(N2)의 단부와 MOS－FET(Q4)의 드레인과 접속된다. MOS－FET(Q4)의 소스는, 평활 콘덴서 (Co)의 음극 단자에 접속하고 있다.

전류 트랜스의 2차 코일(Nb)에 대해서는, 저항(Ra)이 병렬로 접속되는 동시에, 서로 순전압 방향이 역으로 되도록 하고, 다이오드(Da, Db)가 병렬로 접속되고 병렬 접속 회로를 형성한다. 또, 이 병렬 접속 회로에 대하여, 비교기(20)가 접속된다. 비교기(20)의 반전 입력에는, 기준 전압(Vref)이 입력된다. 또한, 기준 전압(Vref)과 비교기(20)의 반전 입력과의 접속점에는, 상기 병렬 접속 회로에 있어서 다이오드(Da)의 애노드와 다이오드(Db)의 캐소드가 접속되고 있는 측의 단부와 접속된다. 또, 비교기(20)의 비반전 입력에는, 상기 병렬 접속 회로에 있어서 다이오드(Da)의 캐소드와 다이오드(Db)의 애노드가 접속되어 있는 측의 단부가 접속된다.

이 경우, 비교기(20)의 출력은, 버퍼(21)에 의해 증폭되어 MOS－FET(Q4)의 게이트에 인가되도록 되어 있다.

상기 도 32에 나타내는 구성에 의한 회로의 동작 파형을, 도 33에 나타낸다.

2차 코일(N2)에 유기되는 전압이, 평활 콘덴서(Co)의 양단 전압(Eo)보다도 커지면, 먼저, MOS－FET(Q4)의 보디 다이오드의 애노드→캐소드 방향에 의해, 평활 콘덴서(Co)로 충전하도록 하고 정류 전류(Id)가 흐르기 시작한다. 이 정류 전류(Id)는, 전류 트랜스의 1차 코일(Na)에 흐르므로, 전류 트랜스의 2차 코일(Nb)에는, 1차 코일(Na)에 흐르는 정류 전류(Id)에 따른 전압(Vnb)이 유기된다. 비교기(20)에서는, 기준전압(Vref)과 전압(Vnb)을 비교하고, 전압(Vnb)이 기준전압(Vref)을 넘으면 H레벨을 출력한다. 이 H레벨의 출력이 버퍼(21)로부터 온 전압으로서 MOS－FET(Q4)의 게이트에 대하여 인가되며, MOS－FET(Q4)를 온 시킨다. 이것에 의해, 정류 전류(Id)가 MOS－FET(Q4)의 드레인→소스 방향에 의해 흐르게 된다. 도 33에서는, 정극성에 의해 흐르는 정류 전류(Id)로서 나타내고 있다.

그리고 시간 경과에 따라 정류 전류(Id)의 레벨이 저하하고, 이것에 따라, 전압(Vnb)이 기준 전압(Vref)보다도 낮아지면, 비교기(20)는 출력을 반전시킨다. 이 반전 출력이 버퍼(21)를 거쳐서 출력되는 것으로, MOS－FET(Q4)의 게이트 용량을 방전시키고, MOS－FET(Q4)를 오프로 한다. 또한, 이 시점에서, 나머지의 정류 전류(Id)는 보디 다이오드(DD4)를 경유하고 단시간 동안에 흐른다.

이와 같은 동작으로 되는, MOS－FET(Q4)는, 정류 전류(Id)가 0레벨로 되기 전의 타이밍으로 오프 되게 된다. 이것에 의해, 도 30에 나타내는 바와 같이, 정류 전류가 불연속으로 되는 기간에 있어서, MOS－FET에 역방향 전류가 흐르는 것이 없어지고 무효 전력이 생기지 않게 되어, 그 만큼의 전력 변환 효율은 높아진다.

예를 들면, 도 27에 나타낸 전원회로의 2차측 구성을, 상기 도 32에 나타낸 구성에 의거하여, 전파 정류의 정류 전류 검출 방식에 의한 동기 정류회로로 했을 경우의 DC→DC전력 변환 효율로서는, 앞의 도 28, 도 30등과 동일의 조건 아래에서 측정한바, 90％정도까지 향상한다고 하는 측정 결과를 얻을 수 있었다.

그렇지만, 상기한 정류 전류 검출 방식의 동기 정류회로에서는, 도 32에서도 알 수 있듯이, 1개의 MOS－FET에 대응하고, 적어도 1그룹의 전류 트랜스와 이 전류 트랜스의 출력에 의해 MOS－FET를 구동하기 위한 비교적 복잡한 구동회로계가 필요하다. 이것에 의해, 회로 구성이 복잡하게 되며, 이것이 제조 능률의 저하, 코스 트 업, 회로 기판 사이즈의 확대 등에 연결된다고 하는 안 좋은 사정이 생기게 된다.

특히, 도 32에 나타낸 1차측의 스위칭 컨버터의 구성을 기본으로서 정류 전류 검출 방식의 동기 정류회로를 2차 측에 갖추는 것으로 했을 경우, 2차 측에는 전파 정류회로를 갖출 필요가 있다. 따라서, 상기한 전류 트랜스 및 구동회로계는, MOS－FET(Q3, Q4)마다 대응하여 필요로 되게 되며, 상기한 문제가 한층 더 커진다.

이와 같이 하고, 코일 전압 검출 방식과 정류 전류 검출 방식에서는, 코일 전압 검출방식 쪽이, 무효 전력에 의해 전력 변환 효율 면에서 불리하지만, 회로 구성이 간략한 것에 대해서, 정류 전류 검출 방식 쪽은, 무효 전력이 생기지 않으므로 전력 변환 효율 면에서는 유리하지만, 회로 구성이 복잡하게 된다고 하는 트레이드 오프의 관계에 있다.

따라서, 동기 정류회로를 갖추는 전원회로로서는, 가능한 한 간략한 회로 구성이면서, 또한, 무효전력에 의한 손실 증가가 해소되도록 구성을 채택하는 것이 요구되고 있다라는 것으로 된다.

그래서, 본 발명에서는 이상과 같은 문제점에 감안하여, 스위칭 전원회로로서 이하와 같이 구성하는 것으로 했다.

즉, 먼저, 복수의 스위칭 소자를 갖추어 형성되며, 입력된 직류 입력 전압을 단속하도록 하고 스위칭을 행하는 스위칭부와, 이들 복수의 스위칭 소자가 교대로 온 오프 하도록 스위칭 구동하는 1차측 구동부와 스위칭부의 것한 스위칭 출력을 1차측에서 2차 측으로 전송하는 것이며, 1차 코일과 센터 탭 한 탭 출력을 가지는 2차 코일이 권장 되는 절연 컨버터 트랜스이며, 갭 길이를 소정 이상으로 하는 것으로, 상기 1차 코일과 상기 2차 코일의 결합 계수를 소정 이하로 설정되는 절연 컨버터 트랜스를 갖춘다.

그리고, 적어도, 이 절연 컨버터 트랜스의 1차 코일의 누설 유도계수 성분과 자기의 캐패시턴스에 의하여 스위칭부의 동작을 공진형으로 하기 위한 1차측 공진 회로를 형성하도록 하고, 1차측의 소정 부위에 접속되는 1차측 공진 콘덴서 및 이 절연 컨버터 트랜스의 2차 코일에 유기되는 교번 전압을 전파 정류하고 2차측 평활 콘덴서에 정류 전류를 충전하는 것으로, 2차측 평활 콘덴서의 양단 전압으로서 2차측 직류 출력전압을 얻도록 된 동기 정류회로를 갖추도록 한다.

그리고, 이와 같은 구성에 있어서, 먼저, 절연 컨버터 트랜스의 1차 코일과 2차 코일의 턴수는, 2차측 직류 출력전압에 접속되는 부하 조건의 변동에 관계없이, 전파 정류 동작에 의해 동기 정류회로에 흐르는 2차측 정류 전류가 연속 모드로 되도록 설정한다.

또한, 상기 동기 정류회로로서는, 절연 컨버터 트랜스의 2차 코일을 센터 탭 하는 동시에, 탭 출력에 의해 나누어진 한쪽 단부와 2차측 기준 전위와의 사이에 직렬 접속되는 제 1의 전계 효과 트랜지스터와 탭 출력에 의해 나누어진 다른 쪽 단부와 2차 기준 전위와의 사이에 직렬 접속되는 제 2의 전계 효과 트랜지스터를 갖춘다.

그리고, 제 1의 전계 효과 트랜지스터가 정류 전류를 흘려야 할 반파 기간에 대응하는 2차 코일 전압을 저항 소자에 의해 검출하고, 제 1의 전계 효과 트랜지스터를 온으로 하기 위한 게이트 전압을 출력하도록 된 제 1의 구동회로와 제 2의 전계 효과 트랜지스터가 정류 전류를 흘려야 할 반파 기간에 대응하는 2차 코일 전압을 저항 소자에 의해 검출하고, 제 2의 전계 효과 트랜지스터를 온으로 하기 위한 게이트 전압을 출력하도록 된 제 2의 구동회로를 갖추도록 한다.

그 위에, 또한 이 2차 코일의 탭 출력과 평활 콘덴서와의 사이에, 평각선이 원통형에 세로로 감겨진 코일을 가지는 평판 모양의 페라이트 코어와 상기 원통형의 코일에 삽입되는 포트형의 금속계 먼지에 의해 구성되고, 소요의 포화 자속밀도를 가지는 동시에, 소요의 유도계수를 가지도록 된 초크 코일을 직렬로 삽입하도록 했다.

또, 본 발명에서는, 스위칭 전원회로로서 이하와 같이도 구성하는 것으로 했다. 즉, 먼저, 복수의 스위칭 소자를 갖추어 형성되며, 입력된 직류 입력 전압을 단속하도록 하여 스위칭을 행하는 스위칭부와 이들 복수의 스위칭 소자가 교대로 온 오프 하도록 스위칭 구동하는 1차측 구동부와 스위칭부의 스위칭 출력을 1차측에서 2차 측으로 전송하는 것이며, 1차 코일과 센터 탭 한 탭 출력을 가지는 2차 코일이 권장되는 절연 컨버터 트랜스이며, 갭 길이를 소정 이상으로 하는 것으로, 상기 1차 코일과 상기 2차 코일의 결합 계수를 소정 이하로 설정되는 절연 컨버터 트랜스를 갖춘다.

그리고, 적어도, 이 절연 컨버터 트랜스의 1차 코일의 누설 유도계수 성분과 자기의 캐패시턴스에 의하여 스위칭부의 동작을 공진형으로 위한 1차측 공진 회로를 형성하도록 하고, 1차측의 소정의 부위에 접속되는 1차측 공진 콘덴서 및 이 절연 컨버터 트랜스의 2차 코일에 유기되는 교번 전압을 전파 정류하고 2차측 평활 콘덴서에 정류 전류를 충전하는 것으로, 2차측 평활 콘덴서의 양단 전압으로서 2차측 직류 출력전압을 얻도록 된 동기 정류회로를 갖추도록 한다.

그리고, 이와 같은 구성에 있어서, 먼저는 절연 컨버터 트랜스의 1차 코일과 2차 코일의 턴수는, 2차측 직류 출력전압에 접속되는 부하 조건의 변동에 관계없이, 전파 정류 동작에 의해 동기 정류회로에 흐르는 2차측 정류 전류가 연속 모드로 되도록 설정한다.

또한, 상기 동기 정류회로로서는, 절연 컨버터 트랜스의 2차 코일을 센터 탭 하는 동시에, 탭 출력에 의해 나누어진 한쪽 단부와 2차측 기준 전위와의 사이에 직렬 접속되는 제 1의 전계 효과 트랜지스터와 탭 출력에 의해 나누어진 다른 쪽 단부와 2차측 기준 전위와의 사이에 직렬 접속되는 제 2의 전계 효과 트랜지스터를 갖춘다.

그리고, 제 1의 전계 효과 트랜지스터가 정류 전류를 흘려야 할 반파 기간에 대응하는 2차 코일 전압을 저항 소자에 의해 검출하고, 제 1의 전계 효과 트랜지스터를 온으로 위한 게이트 전압을 출력하도록 된 제 1의 구동회로와 제 2의 전계 효과 트랜지스터가 정류 전류를 흘려야 할 반파 기간에 대응하는 2차 코일 전압을 저항 소자에 의해 검출하고, 제 2의 전계 효과 트랜지스터를 온으로 하기 위한 게이트 전압을 출력하도록 된 제 2의 구동회로를 갖추도록 한다.

그 위에, 또한 2차 코일부의 탭 출력과 평활 콘덴서와의 사이에 소요의 유도계수에 의한 인덕터 소자를 직렬로 삽입하도록 했다.

이 구성에 의한 스위칭 전원회로에 있어서, 1차측 스위칭 컨버터로서는, 공진형 컨버터의 구성을 채용하고, 2차 측에 있어서는, 코일 전압 검출 방식에 의한 전파 정류의 동기 정류회로를 갖춘다.

그리고, 절연 컨버터 트랜스의, 갭 길이를 소정 이상으로 하는 것으로, 상기 1차 코일과 상기 2차 코일의 결합 계수를 소정 이하가 되도록 하고, 1차 코일과 2차 코일의 턴수는, 2차측 직류 출력전압에 접속되는 부하 조건의 변동에 관계없이, 전파 정류 동작에 의해 동기 정류회로에 흐르는 2차측 정류 전류가 연속 모드로 되도록 설정하고 있다. 2차측 정류 전류가 연속 모드로 되면, 코일 전압 검출 방식에 의한 동기 정류회로에 있어서 문제로 되는, 2차측 정류 전류의 불연속 기간에 있어서 정류 전류에 역방향 전류가 생기는 것에 의한 무효 전력을 저감 할 수 있다.

그 위에, 상기와 같이 하여 2차 코일의 센터 탭과 2차측 평활 콘덴서와의 사이에는, 소요의 유도계수를 가지는 초크 코일이 직렬로 삽입된다. 이 초크 코일에 의해서는, 거기에 정류 전류가 흐를 때의 역기 전력에 의한 정류 전류에 생기는 역방향 전류가 억압된다. 즉, 이것에 의하여 정류 전류에 역방향 전류가 생기는 것에 의한 무효 전력에 대해서의, 한층 더 저감을 도모할 수 있는 것이다.

또, 상기 초크 코일로서는, 평각선이 원통형에 세로로 감겨진 코일을 가지는 평판 모양의 페라이트 코어와 상기 원통형의 코일에 삽입되는 포트형의 금속계 먼지에 의해 구성되도록 하고 있기 때문에, 부하 전류 레벨의 변동에 의하지 않고 그 유도계수치가 안정되는 것으로 된다.

도 1은, 본 발명의 제 1의 실시 형태로서의 스위칭 전원회로의 구성예를 나타내는 회로도이다.

도 2는, 실시 형태로서의 절연 컨버터 트랜스의 구조예를 나타내는 도면이다.

도 3은, 실시의 형태로서의 스위칭 전원회로에 있어서의, 2차측 정류 전류 경로에 삽입되는 인덕터의 구조를 예시하는 도면이다.

도 4a는, 실시 형태로서의 스위칭 전원회로에 있어서의, 2차측 정류 전류 경로에 삽입되는 인덕터의 구조로서 다른 예를 나타내는 도면이다.

도 4b는, 실시 형태로서의 스위칭 전원회로에 있어서의, 2차측 정류 전류 경로에 삽입되는 인덕터의 구조로서, 그 외의 예를 나타내는 도면이다.

도 5는, 도 1에 나타내는 전원회로의 중부하시의 동작을 나타내는 파형도이다.

도 6은, 도 1에 나타내는 전원회로의 경부하시의 동작을 나타내는 파형도이다.

도 7은, 도 1에 나타내는 전원회로의 부하 변동에 대한, 스위칭 주파수, 1차측 직렬 공진 전류 레벨, AC→DC전력 변환 효율의 특성을 나타내는 도면이다.

도 8은, 본 발명의 제 2의 실시 형태로서의 스위칭 전원회로의 구성예를 나 타내는 회로도이다.

도 9는, 도 8에 나타내는 전원회로의 중부하시의 동작을 나타내는 파형도이다.

도 10은, 본 발명의 제3의 실시 형태로서의 스위칭 전원회로의 구성예를 나타내는 회로도이다.

도 11은, 도 10에 나타내는 전원회로의 중부하시의 동작을 나타내는 파형도이다.

도 12는, 본 발명의 제4의 실시 형태로서의 스위칭 전원회로의 구성예를 나타내는 회로도이다.

도 13은, 도 12에 나타내는 전원회로의 중부하시의 동작을 나타내는 파형도이다.

도 14는, 도 12에 나타내는 전원회로의 경부하시의 동작을 나타내는 파형도이다.

도 15는, 본 발명의 제 5의 실시 형태로서의 스위칭 전원회로의 구성예를 나타내는 회로도이다.

도 16은, 제 5의 실시 형태의 스위칭 전원회로의 2차 측에 갖추어지는, 초크 코일의 구조를 나타내는 분해 사시도이다.

도 17은, 제 5의 실시 형태의 스위칭 전원회로에 있어서의 중부하시의 동작을 나타내는 파형도이다.

도 18은, 제 5의 실시 형태로서의 스위칭 전원회로의, 부하 변동에 대한 전 력 변환 특성에 대하여 설명하기 위한 도면이다.

도 19는, 본 발명에 있어서의 제 6의 실시 형태의 스위칭 전원회로의 2차 측에 갖추어지는, 초크 코일의 구성에 대하여 설명하기 위한 도면이다.

도 20은, 같은, 제 6의 실시 형태의 스위칭 전원회로의 2차 측에 갖추어지는 초크 코일 구성에 대하여 설명하기 위한 도면이다.

도 21은, 제 6의 실시 형태의 스위칭 전원회로의 2차 측에 갖추어지는 초크 코일의 단면도이다.

도 22는, 제 6의 실시 형태로서의 스위칭 전원회로의, 부하 변동에 대한 전력 변환 특성에 대하여 설명하기 위한 도면이다.

도 23은, 제 6의 실시 형태의 스위칭 전원회로의 2차 측에 갖추어지는 초크 코일 구성의 변형예에 대하여 설명하기 위한 도면이다.

도 24는, 같은, 제 6의 실시 형태의 스위칭 전원회로의 2차 측에 갖추어지는 초크 코일의 구성의 변형예에 대하여 설명하기 위한 도면이다.

도 25는, 제 6의 실시의 형태의 스위칭 전원회로의 2차 측에 갖추어지는, 변형예로서의 초크 코일의 구조를 나타내는 단면도이다.

도 26은, 제 6의 실시 형태의 스위칭 전원회로의 2차 측에 갖추어지는 다른 변형예로서의 초크 코일의 구조를 나타내는 단면도이다.

도 27은, 종래로서의 전원회로의 구성을 나타내는 회로도이다.

도 28은, 종래의 전원회로의 중부하시의 동작을 나타내는 파형도이다.

도 29는, 종래의 전원회로로서 코일 전압 검출 방식의 동기 정류회로를 갖추 었을 경우의 2차측의 구성을 나타내는 회로도이다.

도 30은, 도 29에 나타내는 2차측의 구성을 채용했을 경우의, 중부하시의 동작을 나타내는 파형도이다.

도 31은, 도 29에 나타내는 2차측의 구성을 채용했을 경우의, 경부하시의 동작을 나타내는 파형도이다.

도 32는, 정류 전류 검출 방식에 의한 동기 정류회로의 기본 구성예를 나타내는 회로도이다.

도 33은, 도 32에 나타내는 동기 정류회로의 동작을 나타내는 파형도이다.

도 1은, 본 발명의 제 1의 실시 형태로서의 스위칭 전원회로의 구성예를 나타내고 있다. 이 도면에 나타내는 전원회로는, 1차측의 기본 구성으로서 타려식에 의한 하프 브릿지 결합 방식에 의한 전류 공진형 컨버터에 대하여 부분 전압 공진 회로가 조합된 구성을 채택한다.

이 도면에 나타내는 전원회로에 있어서는, 먼저, 상용 교류 전원(AC)에 대해, 필터 콘덴서(CL, CL) 및 코먼 모드 초크 코일(CMC)에 의한 노이즈 필터가 형성되어 있다.

그리고, 이와 같은 노이즈 필터의 후단에 대해서는, 도면과 같이 정류 다이오드(Da, Db)로부터 이루어지는 정류회로부(Di)와 2개의 평활 콘덴서(Ci1, Ci2)로 이루어지는 전압 정류회로가 갖추어진다. 이 배전압 정류회로에 의해서는, 평활 콘덴서(Ci1－Ci2)의 양단 전압으로서 교류 입력 전압(VAC)의 2배에 대응한 레벨 정 류 평활 전압(Ei)(직류 입력 전압)이 생성된다.

이 도면에 나타내는 전원회로와 같이, 부하가 비교적 큰 전류를 필요로 하는 조건에서는, 1차측 스위칭 컨버터측의 회로에 흐르는 전류 레벨도 증가한다. 이것에 의해, 스위칭 손실 등이 증가하여 전력 변환 효율이 저하한다. 그래서, 이와 같이 하고, 직류 입력 전압을 생성하는 정류회로계에 대하여 배전압 정류회로로 하는 것으로, 예를 들면 통상의 전파 정류에 의해 교류 입력 전압(VAC)의 등배에 대응하는 레벨의 정류 평활 전압(Ei)을 공급하는 경우와 비교하고, 1차측 스위칭 컨버터의 회로내에 흐르는 전류 레벨을 약 1／2로 할 수 있다. 이것에 의해, 1차측 스위칭 컨버터에 의한 스위칭 손실이 저감 되도록 하고 있는 것이다.

상기 직류 입력 전압을 입력하고 스위칭(단속)하는 전류 공진형 컨버터로서는, 도시하는 바와 같이 하여, MOS－FET에 의한 2개의 스위칭 소자(Q1, Q2)를 하프 브릿지 결합에 의해 접속한 스위칭 회로를 갖춘다. 스위칭 소자(Q1, Q2)의 각 드레인-소스간에 대해서는, 댐퍼 다이오드(DD1, DD2)가 병렬로 접속된다. 댐퍼 다이오드(DD1)의 애노드, 캐소드는, 각각 스위칭 소자(Q1)의 소스, 드레인과 접속된다. 동일하게 하여, 댐퍼 다이오드(DD2)의 애노드, 캐소드는, 각각 스위칭 소자(Q2)의 소스, 드레인과 접속된다. 댐퍼 다이오드(DD1, DD2)는, 각각 스위칭 소자(Q1, Q2)가 갖추는 보디 다이오드로 된다.

또, 스위칭 소자(Q2)의 드레인-소스간에 대해서는, 부분 공진 콘덴서(Cp)가 병렬로 접속된다. 이 부분 공진 콘덴서(Cp)의 캐패시턴스와 1차 코일(N1)의 누설 유도계수(L1)에 의해서는 병렬 공진 회로(부분 전압 공진 회로)를 형성한다. 그 리고, 스위칭 소자(Q1, Q2)의 턴 오프시에만 전압 공진하는, 부분 전압 공진 동작이 얻어지도록 되어 있다.

이 전원회로에 있어서는, 스위칭 소자(Q1, Q2)를 스위칭 구동하기 위해서, 발진·드라이브 회로(2)가 설치된다. 이 발진·드라이브 회로(2)는, 발진회로, 구동회로를 가지고 있고, 예를 들면 범용 IC를 이용할 수 있다. 그리고, 이 발진·드라이브 회로(2)내의 발진회로 및 구동회로에 의하여, 소요의 주파수에 의한 드라이브 신호(게이트 전압)를 스위칭 소자(Q1, Q2)의 각 게이트에 대하여 인가한다. 이것에 의해, 스위칭 소자(Q1, Q2)는, 소요의 스위칭 주파수에 의해 교대로 온／오프 하도록 하여 스위칭 동작을 행한다.

절연 컨버터 트랜스(PIT)는, 스위칭 소자(Q1 , Q2)의 스위칭 출력을 2차 측에 전송하기 위해서 설치된다.

이 절연 트랜스 PIT의 1차 코일(N1)의 한쪽 단부는, 1차측 병렬 공진 콘덴서(C1)의 직렬 접속을 거쳐서, 스위칭 소자(Q1)의 소스와 스위칭 소자(Q2)의 드레인과의 접속점(스위칭 출력점)에 접속되는 것으로, 스위칭 출력이 전달되게 되도록 되어 있다.

또, 1차 코일(N1)의 다른 쪽 단부는, 1차측 어스에 접속된다.

여기서, 절연 컨버터 트랜스(PIT)는, 후술하는 구조에 의해, 절연 컨버터 트랜스(PIT)의 1차 코일(N1)에 소요의 누설 유도계수(L1)를 일으키게 한다. 그리고, 직렬 공진 콘덴서(C1)의 캐패시턴스와, 상기 누설 유도계수(L1)에 의해서는, 1차측 스위칭 컨버터의 동작을 전류 공진형으로 하기 위한 1차측 직렬 공진 회로를 형성한다.

상기 설명에 의하면, 이 도면에 나타내는 1차측 스위칭 컨버터로서는, 1차측 직렬 공진 회로(L1－C1)에 의한 전류 공진형으로서의 동작과 상술한 부분 전압 공진 회로(Cp//L1)에 의한 부분 전압 공진 동작이 얻어지게 된다.

즉, 이 도면에 나타내는 전원회로는, 1차측 스위칭 컨버터를 공진형으로 하기 위해 공진 회로에 대하여, 다른 공진 회로가 조합된, 복합 공진형 컨버터로서의 구성을 채용하고 있다.

절연 컨버터 트랜스(PIT)의 2차 코일에는 1차 코일(N1)에 전달된 스위칭 출력에 따른 교번 전압이 여기된다.

본 실시 형태의 경우, 절연 컨버터 트랜스(PIT)의 2차 코일로서는, 도면과 같이, 각각 상기 1차 코일(N1)과 감는 방향이 동극성으로 된 2차 코일(N2A), 2차 코일(N2B)이 갖추어진다.

이들 2차 코일(N2A, N2B)은, 각각 센터 탭이 설치된 것으로, 각각 도면과 같이 2개의 코일부에 분할되고 있다. 여기에서는, 2차 코일(N2A)의 감기 시작하는 단부를 포함하는 코일부를 코일부(N2A1)로 하고, 감기 끝나는 단부를 포함하는 코일부는 코일부(N2A2)로 하고 있다. 또, 2차 코일(N2B)의 감기 시작하는 단부를 포함하는 코일부는 코일부(N2B1), 감기 끝나는 단부를 포함하는 코일부는 코일부(N2B2)로 한다.

이 경우의 2차 코일(N2A, N2B)에 있어서, 상기 코일부(N2A1, N2A2, N2B1, N2B2)는, 각각 같은 소정의 턴수를 가진다.

그리고, 이 2차 코일(N2A, N2B)에 대해서는, 정류용 소자로서 N채널의 MOS－FET(Q3, Q4)를 갖추는 전파 정류의 동기 정류회로가 갖추어진다. 이들 MOS－FET(Q3, Q4)는, 예를 들면 저내압의 트렌치 구조(trench structure)의 것을 선정하는 것으로, 저온 저항을 얻도록 된다.

상기 2차 코일(N2A, N2B)의 각 센터 탭 출력은, 평활 콘덴서(Co)의 정극 단자에 접속된다.

그리고, 2차 코일(N2A, N2B)의 각 감기 시작하는 단부는, 인덕터(Ld)1→MOS－FET(Q3)의 드레인→소스를 거쳐서, 2차측 어스(평활 콘덴서(Co)의 음극 단자측)에 접속된다.

또, 2차 코일(N2A, N2B)의 각 감기 마지막 단부는, 인덕터(Ld2)→MOS－FET(Q4)의 드레인→소스를 거쳐서, 2차측 어스(평활 콘덴서(Co)의 음극 단자측)에 접속된다.

또한, MOS－FET(Q3, Q4)의 드레인-소스에 대해서는, 각각, 보디 다이오드(DD3, DD4)가 접속된다.

이와 같은 접속 형태에 의하면, 2차 코일(N2A, N2B)의 코일부(N2A1), 코일부(N2B1)를 포함한 정류 전류 경로에 있어서는, MOS－FET(Q3)가 직렬로 삽입된다. 또, 2차 코일(N2A, N2B)의 코일부(N2A2), 코일부(N2B2)를 포함한 정류 전류 경로에 있어서는, MOS－FET(Q4)가 직렬에 삽입된 구조로 되어 있다.

또, 이 때, 상기 코일부(N2A1), 코일부(N2B1)를 포함한 정류 전류 경로에 있어서는, 2차 코일(N2A, N2B)의 각 감기 시작하는 단부와 MOS－FET(Q3)의 드레인과 의 사이에, 인덕터(Ld1)가 직렬로 삽입되는 것으로 된다. 동일하게 상기 코일부(N2A2), 코일부(N2B2)를 포함한 정류 전류 경로에 있어서는, 2차 코일(N2A, N2B)의 각 감기 마지막 단부와 MOS－FET(Q4)의 드레인과의 사이에 인덕터(Ld2)가 직렬로 삽입된다.

그리고, MOS－FET(Q3)를 구동하는 구동회로는, 2차 코일(N2A)의 감기 마지막 단부와 MOS－FET(Q3)의 게이트와의 사이에, 게이트 저항(Rg1)을 접속하여 형성된다.

동일하게 MOS－FET(Q4)를 구동하는 구동회로는, 2차 코일(N2B)의 감기 시작하는 단부와 MOS－FET(Q4)의 게이트와의 사이에, 게이트 저항(Rg2)을 접속하여 형성된다.

즉 이 경우, 상기 MOS－FET(Q3)는, 각각 코일부(N2A2), 코일부(N2B2)에 여기되는 교번 전압이 상기 게이트 저항(Rg1)에 의해 검출되어 도통하도록 되며 또, MOS－FET(Q4)는, 코일부(N2A1), 코일부(N2B1)에 여기되는 교번 전압이 상기 게이트 저항(Rg2)에 의해 검출되어 도통하도록 되어 있는 것이다.

MOS－FET는, 게이트에 온 전압을 인가하면, 드레인-소스간은, 단순한 저항체와 등가가 되므로, 전류는 쌍방향으로 흐른다. 이것을 2차측의 정류 소자로서 기능 시키려고 하면, 평활 콘덴서(Co)의 정극 단자에 충전할 방향으로만 전류를 흘리지 않으면 안 된다. 이것과는 역방향으로 전류가 흐르면, 평활 콘덴서(Co)로부터 절연 컨버터 트랜스(PIT) 측에 방전 전류가 흐르고, 부하 측에 유효하게 전력을 전달할 수 없게 된다.

또, 역전류에 의한 MOS－FET의 발열, 노이즈등이 생기고, 1차 측에 있어서의 스위칭 손실도 초래한다.

상기한 구동회로는, 2차 코일의 전압을 검출하는 것에 의거하여, 평활 콘덴서(Co)의 정극 단자에 충전할 방향(즉, 이 경우에서는 소스→드레인 방향)의 전류에만 흐르도록, MOS－FET(Q3, Q4)를 스위칭 구동하기 위한 회로이다. 즉, 이 경우에 있어서의 동기 정류회로의 회로 구성으로서는, 코일 전압 검출 방식에 의해, 정류 전류에 동기 시켜 MOS－FET(Q3, Q4)를 온／오프 구동하는 구성을 채택하고 있는 것이다.

또한, 이 경우, MOS－FET(Q3), MOS－FET(Q4)의 구동회로계를 형성하는 것으로되는 게이트 저항(Rg1, Rg2)에 대해서는, 각각 병렬로 쇼트키 다이오드(Dg2)를 도시하는 방향에 의해 접속하도록 하고 있다. 이들 쇼트키 다이오드(Dg1, Dg2)에 의해서는, 후술하는 바와 같이 MOS－FET(Q3, Q4)의 게이트 입력 용량의 축적 전하를, 이들의 턴 오프시에 방전하기 위한 경로가 형성된다.

또, 이 경우, MOS－FET(Q3)의 게이트-소스간에 대해서는, 도면과 같이 제너 다이오드(Dz1), 제너 다이오드(Dz2)를 삽입하고, 동일하게 MOS－FET(Q4)의 게이트-소스간에는 제너 다이오드(Dz3), 제너 다이오드(Dz4)를 삽입하고 있지만, 이들 제너 다이오드에 의해서는 MOS－FET(Q3, Q4)에 대해서의 과전압 보호회로가 형성된다.

이와 같은 제너 다이오드(Dz)로서는, 제너 전위(브레이크 다운 전위)로서 MOS－FET(Q3, Q4)의 내압 레벨에 따른 전위의 것이라도 선정된다. 이것에 의해, MOS－FET(Q3, Q4)의 게이트-소스간 전위가 내압 레벨 이상으로 상승하는데 따라, 이들 제너 다이오드(Dz)가 도통하고 MOS－FET(Q3, Q4)를 보호할 수 있다.

예를 들면, 이 경우의 제너 다이오드(Dz)로서는, 제너 전위=±20V의 것이 선정된다. 또, 예를 들면 이들 제너 다이오드(Dz1, Dz2) 및 제너 다이오드(Dz3, Dz4)는, 각각 MOS－FET(Q3), MOS－FET(Q4)에 대해서 내장되도록 하여 갖추어진다.

또, 상술도 한 바와 같이, 이 도 1에 나타내는 전원회로에서는, 2차 코일(N2A)의 감기 시작하는 단부-MOS－FET(Q3)의 드레인간에 대해, 인덕터(Ld1)를 삽입하고 있다. 또, 동일하게 2차 코일(N2B)의 감기 시작하는 단부-MOS－FET(Q4)의 드레인간에 대해서는, 인덕터(Ld2)를 삽입하고 있다.

본 실시의 형태에 있어서, 이들 인덕터(Ld1, Ld2)로서는, 예를 들면 0.6μH정도의 비교적 낮은 유도계수를 설정하는 것으로 하고 있다.

여기서, 이와 같이 낮은 유도계수를 얻는 것에 있어서는, 상기 인덕터(Ld1, Ld2)로서 다음의 도 3에 나타내는 바와 같은 비즈 코어를 이용하는 것이 고려된다.

즉, 이 도 3에 나타내는 바와 같이 하여, 예를 들면 어모퍼스 자성체 혹은 페라이트재등의 자성체가 통형상으로 형성된 비즈 코어에 의하여, 리드 선을 삽통한다. 그리고, 이와 같이 리드 선을 삽통한 비즈 코어를, 1개의 인덕터 소자로서 프린트 기판상에 실장하는 것이다.

혹은, 본 실시의 형태에 있어서, 이와 같은 인덕터(Ld1, Ld2)로서 저유도계수를 얻는 것에 있어서는, 이들 인덕터(Ld1, Ld2)를 예를 들면 다음의 도 4a, 도 4b에 나타내는 바와 같이 형성하는 것으로 하고 있다.

먼저, 도 4a는, 인덕터(Ld1, Ld2)로서 상기한 바와 같은 비즈 코어를 이용하는 다른 예를 나타내고 있다.

이 경우, 상기한 바와 같은 어모퍼스 자성체 혹은 페라이트재등의 자성체에 의한 비즈 코어를, 도면과 같이 프린트 기판에 납땜 되는 MOS－FET(Q3, Q4)의 드레인 전극 단자로서의 리드 선을 삽통하도록 하여 설치된다. 그리고, 이와 같은 비즈 코어의 유도계수에 의해서 인덕터(Ld1, Ld2)를 형성한다.

이와 같이 드레인 전극의 리드 선에 비즈 코어를 직접 설치하도록 하면, 도 3에 나타낸 비즈 코어로서의 부품 소자를 기판상에 실장할 필요가 없고, 기판의 스페이스 절약화를 도모할 수 있다.

또, 도 4b는, MOS－FET(Q3, Q4)를 실장하는 프린트 기판의 배선 패턴을 나선 모양으로 형성하는 예이다.

이 경우는, 프린트 기판에 있어서의, MOS－FET(Q3, Q4)의 드레인 전극에 배선되어야 할 동박 패턴을, 도시하도록 나선 모양에 형성하고, 이 나선형상에 의해 인덕터(Ld1, Ld2)로서의 소요의 유도계수를 얻도록 하는 것이다.

이것에 의하면, 프린트 배선 기판의 제조와 동시에 인덕터(Ld)를 형성할 수 있다고 하는 메리트가 있다.

설명을 도 1로 되돌린다.

상술한 회로 구성에 의한 동기 정류회로에 따라서는, 평활 콘덴서(Co)에 대하여 전파 정류에 의해 정류하여 얻어지는 정류 전류를 충전하는 동작을 얻을 수 있다.

즉, 2차 측에 여기되는 교번 전압의 한쪽 반주기에는, 코일부(N2A1, N2B1)를 흐르는 전류가 각각 평활 콘덴서(Co)에 대하여 충전된다. 또, 교번 전압의 다른 쪽 반주기에는, 코일부(N2A2, N2B2)에 흐르는 전류가 각각 평활 콘덴서(Co)에 대하여 충전된다. 이것에 의하여, 상기 교번 전압이 정(+)／부(-)의 기간에 평활 콘덴서(Co)에 충전하는 전파 정류 동작을 얻을 수 있는 것이다.

그리고, 이러한 평활 콘덴서(Co)의 양단 전압으로서 도면과 같은 2차측 직류 출력전압(Eo)를 얻을 수 있다. 이 2차측 직류 출력전압(Eo)은, 도시하지 않는 부하 측에 공급되는 동시에, 다음에 설명하는 제어회로(1)를 위한 검출전압으로서도 분기하여 입력된다.

제어회로(1)는, 2차측 직류 출력전압(Eo)의 레벨 변화에 따른 검출 출력을 발진·드라이브 회로(2)에 공급한다. 발진·드라이브 회로(2)에서는, 입력된 제어회로(1)의 검출 출력에 따라 스위칭 주파수가 가변되도록 하고, 스위칭 소자(Q1, Q2)를 구동한다. 스위칭 소자(Q1, Q2)의 스위칭 주파수가 가변되는 것으로, 절연 컨버터 트랜스(PIT)의 1차 코일(N1)로부터 2차 코일(N2A, N2B) 측에 전송되는 전력이 변화하지만, 이것에 의해 2차측 직류 출력전압(Eo)의 레벨을 안정화 시키도록 동작한다.

예를 들면 중부하의 경향으로 되고 2차측 직류 출력전압(Eo)가 저하하는데 따라서는, 상기 스위칭 주파수를 높게 하도록 제어하는 것으로, 2차측 직류 출력전압(EoO)를 상승시킨다. 이것에 대하여, 경부하의 경향으로 되고 2차측 직류 출력전압(Eo)가 상승하는데 따라서는, 상기 스위칭 주파수를 낮게 하도록 제어하는 것 으로, 2차측 직류 출력전압(Eo)를 저하시킨다.

본 실시의 형태로서는, 이 도면에 나타내는 전원회로의 회로 구성하에서, 저전압, 대전류로 되는 부하 조건에 대응시키는 것으로 하고 있다. 여기서의 저전압 대전류 상태로서는, 2차측 직류 전압 Eo=5 V로, 1차측 스위칭 컨버터의 스위칭 전류인 1차측 직렬 공진 전류(Io)=20A로 되는 상태이다고 한다.

이와 같은 조건을 전제로서 도 1에 나타내는 전원회로로서는, 다음과 같이 하여 각부 소요의 부품을 구성하고, 또, 선정하고 있다.

먼저, 절연 컨버터 트랜스(PIT)에 대해서는, 제2도에 나타내는 구조를 채택하는 것으로 하고 있다.

이 도면에 나타내는 바와 같이, 절연 컨버터 트랜스(PIT)는, 페라이트재에 의한 E형 코어(R1, CR2)를 서로의 자각이 대향하도록 조합한 EE형 코어를 갖춘다.

그리고, 1차측과 2차측의 권장부에 대하여 서로 독립하도록 하고 분할한 형상에 의해, 예를 들면 수지등에 의해서 형성되는, 보빈(B)이 갖추어진다. 이 보빈(B)의 한쪽 권장부에 대하여 1차 코일(N1)을 권장한다. 또, 다른 쪽 권장부에 대하여 2차 코일(N2A, N2B)을 권장한다. 이와 같이 하여 1차측 코일 및 2차측 코일이 권장된 보빈(B)을 상기 EE형 코어(CR1, CR2)에 부착하는 것으로, 1차측 코일 및 2차측 코일이 각각 다른 권장영역에 의해, EE형 코어의 중앙자각에 권장 되는 상태로 된다. 이와 같이 하여 절연 컨버터 트랜스(PIT) 전체적으로의 구조가 얻어진다. 이 경우의 EE형 코어의 사이즈는 예를 들면 EER－35로 하고 있다.

EE형 코어의 중앙자각에 대해서는, 도면과 같이 하고, 예를 들면 갭 길이 1.5 mm정도의 갭(G)을 형성하도록 하고 있다. 이것에 의해서, 1차측 코일과 2차측 코일과의 결합 계수(k)로서는, 예를 들면 k=0.8 이하에 의한 소결합 상태를 얻도록 하고 있다. 즉, 종래예로서 도 27에 나타낸 전원회로의 절연 컨버터 트랜스(PIT)보다, 한층 더 소결합 상태로 하고 있는 것이다. 또한, 갭(G)은, E형 코어(CR1, CR2)의 중앙자각을, 2개의 외자각 보다도 짧게 하는 것으로 형성할 수 있다.

게다가, 2차측 코일의 1T(턴) 근처의 유기 전압 레벨로 해도, 도 27에 나타낸 전원회로보다 낮아지도록, 1차 코일(N1)과 2차 코일(N2A, N2B)의 코일수(턴수)를 설정한다. 예를 들면, 1차 코일(N1)=80T, 2차 코일 N2A=N2B=6T(코일부N2A1=N2A2=N2B1=N2B2=3T)로 하는 것으로, 2차측 코일의 1T(턴) 근처의 유기 전압 레벨을, 2V／T이하로 하고 있다.

이와 같은 절연 컨버터 트랜스(PIT) 및 1차 코일(N1), 2차 코일(N2A, N2B)의 코일수를 설정하는 것으로, 절연 컨버터 트랜스(PIT)의 코어에 있어서의 자속밀도가 저하하고, 도 27에 나타낸 전원회로보다도, 절연 컨버터 트랜스(PIT)에 있어서의 누설 유도계수는 증가한다.

또, 1차측 직렬 공진 콘덴서(C1)에는, 0.015μF를 선정했다. 또, 2차측의 동기 정류회로를 형성하는 MOS－FET(Q3, Q4)에 대해서는, 30A／20V를 선정하고 있고, 그 온 저항은 2.5mΩ이다.

이와 같은 구성에 의한 도 1에 나타내는 전원회로의 동작 파형을, 도 5 및 도 6에 나타낸다. 도 5는, 교류 입력 전압 VAC=100V, 부하 전력 Po=100W 때의 동작을 나타내고, 도 6은, 교류 입력 전압 VAC=100V, 부하 전력 Po=25W시의 동작을 나타내고 있다. 도 1에 나타내는 전원회로의 대응 부하 전력 범위에 있어서, 부하 전력 Po=100W은 중부하로 되는 조건이며, 부하 전력 Po=25W은 경부하의 조건으로 된다.

도 5에 나타내는 파형도에 있어서, 스위칭 소자(Q2)의 양단 전압(V1)은, 스위칭 소자(Q2)의 온／오프 상태에 대응하고 있다. 즉, 스위칭 소자(Q2)가 온으로 되는 기간(T2)에서는 0레벨로, 오프가 되는 기간(T1)에서는 소정 레벨로 클램프 된 직사각형파가 된다. 그리고, 스위칭 소자(Q2)//댐퍼 다이오드(DD2)에 흐르는 스위칭 전류(IDS2)로서는, 기간(T2)에 나타나는 바와 같이, 턴온시에 있어서는, 댐퍼 다이오드(DD2)를 흐르는 것으로 음극성으로 되며, 이것이 반전하여 정극성에 의해 스위칭 소자(Q2)의 드레인→소스를 흘러 기간(T1)에서 오프로 되어 0레벨로 되는 파형이 얻어진다.

또, 스위칭 소자(Q1)는, 상기 스위칭 소자(Q2)에 대하여 교대로 온／오프 하도록 하여 스위칭을 행한다. 이 때문에, 스위칭 소자(Q1)//댐퍼 다이오드(DD1)에 흐르는 스위칭 전류로 해도, 도시는 하고 있지 않지만 스위칭 전류(IDS2)에 대하여 180°위상이 시프트 한 파형으로 된다. 또, 스위칭 소자(Q1)의 양단 전압으로 해도, 스위칭 소자(Q2)의 양단 전압(V1)에 대하여 180°위상이 시프트 한 파형으로 된다.

그리고, 스위칭 소자(Q1),Q2의 스위칭 출력점과 1차측 어스간에 접속되는 1차측 직렬 공진 회로(C1－L1)에 흐르는 1차측 직렬 공진 전류(Io)는, 스위칭 전류(IDS1)와 스위칭 전류(IDS2)가 합성된 것으로 된다. 이것에 의해, 도시하도록 하 고, 1차측 직렬 공진 전류(Io)는 정현파형으로 된다. 이 파형을, 도 27에 나타낸 종래의 전원회로의 1차측 직렬 공진 전류(Io)의 파형(도 28 참조)과 비교하면, 본 실시의 형태의 1차측 직렬 공진 전류(Io)로서는, 1차 코일(N1)의 여자 유도계수에 의해 발생하는 톱니형파 성분이 거의 포함되어 있지 않은 것을 알 수 있다. 이것은, 절연 컨버터 트랜스(PIT)의 결합 계수를 보다 소결합인 상태로 한 것으로, 1차 코일(N1)의 누설 유도계수(L1)가 증가한 만큼, 상대적으로 1차 코일(N1)의 여자 유도계수가 작아졌던 것에 의존한다.

그리고, 이와 같은 1차측 직렬 공진 전류(Io)의 파형이 얻어짐에 따라서, 2차 코일(N2A)의 코일부(N2A1)에 얻어지는 전압(V2)으로서는, 1차측 직렬 공진 전류(Io)의 주기에 따른 파형으로 되며, 또한 2차측 직류 출력전압(Eo)에 대응하는 절대치 레벨로 클램프 된 파형으로 된다.

또한, 이 전압(V2)으로서는, 코일부(N2A1)에 얻어지는 전위로서 나타냈지만, 2차 코일(N2B)에 있어서의 코일부(N2B2)에 있어서도 동등 파형에 의해 전위가 생기게 된다. 또 이 경우, 코일부(N2A2), 코일부(N2B2)에 있어서도, 이 전압(V2)과 동등의 전위가 생기는 것이다.

여기서, 도 28에 나타내는 전압(V2)과 비교하여 알 수 있는 바와 같이, 이 도 5에 나타내는 전압(V2)은, 1차측 직렬 공진 전류(Io)가 0레벨로 되는 타이밍으로, 동일하게 0레벨로 되는 파형이 얻어진다. 즉, 이 경우의 전압(V2)으로서는, 제로 크로스 타이밍이 1차측 직렬 공진 전류(Io)의 제로 크로스 타이밍과 겹치게 되어 있다(도면 중 시점(t1, t2, t3)참조).

그리고, 전압 검출 방식에 의한 2차측의 동기 정류회로에서는, 저항(Rg2)으로 이루어지는 구동회로에 의해 상기 전압(V2)(코일부(N2A1), N2B1)을 검출하고, MOS－FET(Q4)에 대하여 온 레벨의 게이트 전압을 출력한다.

이 경우, 전압(V2)으로서는, 도시하는 바와 같이 시점(t1)에서 정극성의 피크 레벨로 되며, 이후는 그 레벨을 저하시켜 가는 시점(t2)에서 0레벨로 되는 파형으로 되어 있다. MOS－FET(Q4)의 게이트-소스 사이에 생기는 게이트-소스간 전압(VGS4)은, 이 전압(V2)이, Q4의 게이트-소스간 전위로서 정해진 소정의 레벨에 대응한 레벨 이상을 유지하는 기간(도면중 기간(t1~td1))에 있고, 온 전압을 발생시킨다. 즉, 이 기간(t1~td1)이, MOS－FET(Q4)의 온 기간(DON2)으로 된다.

그리고, 이 기간(DON2)이 종료하는 시점(td1)에서 시점(t2)까지는, MOS－FET(Q4)의 데트 타임이며, 이 데트 타임인 기간(td1~t2)에서는 Q4의 보디 다이오드(DD4)를 개입시켜 정류 전류가 흐른다. 이것은, 도시하는 게이트-소스간 전압 (VGS4)에 있어서의 기간(td1－t2)의 전위에 의해서도 나타내고 있다.

이것에 의해서, MOS－FET(Q4)를 거쳐서 흘러가는 정류 전류(I4)로서는, 도시하도록 시점(t1~t2)의 기간에 걸쳐서 흐르게 된다. 즉, 이 정류 전류(I4)로서는, 이들 시점(t1, t2)에 있어서, 1차측 직렬 공진 전류(Io)와 0레벨로 되는 타이밍이 겹치도록 되며, 이것에 의해서 1차측 직렬 공진 전류와 연속하는 것으로 된다.

또, 동일하게 저항(Rg1)로부터 이루어지는 구동회로에서는, 상기 전압(V2)과 동등하게 되는 코일부(N2A2, N2B2)에 생기는 전압을 검출하고, MOS－FET(Q3)에 대하여 온 레벨의 게이트 전압을 출력하도록 된다.

즉, 이 경우, MOS－FET(Q3)의 게이트-소스 사이에 생기는 게이트-소스간 전압(VGS3)는, 코일부(N2A2, N2B2)측에 생기는 전압(V2)이 게이트-소스간 전위로서의 소정의 레벨에 대응한 레벨 이상을 유지하는 기간(도면중 기간(t2~td2))에 있어서, 온 전압을 발생시켜, 이것에 의하여 이 기간(t2~td2)이 MOS－FET(Q3)의 온 기간 (DON1)으로 된다.

그리고, 동일하게 이 기간(DON1)이 종료하는 시점(td2)에서 시점(t3)까지는, MOS－FET(Q3)의 데트 타임이며, 이 기간(td2~t3)에서는 Q3의 보디 다이오드(DD3)를 거쳐서 정류 전류가 흐른다.

이것에 의해서, MOS－FET(Q3)를 거쳐서 흐르는 정류 전류(I3)로 해도, 도시하는 바와 같이 1차측 직렬 공진 전류(Io)의 제로 크로스 타이밍인 시점(t2)과 시점(t3)과의 사이에 걸쳐서 흐르게 되며, 1차측 직렬 공진 전류(Io)와 연속하여 흐르는 것으로 된다.

평활 콘덴서로의 충전 전류(Ic)로서는, 이들 정류전류(I3, I4)가 합성된 도면과 같은 파형에 의해 흐르는 것으로 된다. 즉, 정류 동작으로서는, 2차 코일(N2A, N2B)에 생기는 전압이 정(+)／부가(-) 로 되는 각 기간에서 평활 콘덴서(Co)에 대하여 충전하는, 전파 정류 동작이 얻어지고 있는 것을 알 수 있다.

그리고, 상술한 바와 같이, 이 경우의 2차 코일에 생기는 전압(V2)은, 1차측 직렬 공진 전류(Io)가 0레벨로 되는 것에 따라 0레벨로 되기 때문에, 전압(V2)은 1차측 직렬 공진 전류와 연속하는 것으로 된다. 또한, 이와 같이 전압(V2)이 연속함으로써, 상기 설명과 같이 하여 정류 전류(I3), 정류 전류(I4)도 연속하게 되며, 따라서, 평활 콘덴서(Co)에 대한 충전 전류(Ic)도 연속하여 흐르게 된다.

즉, 본 실시의 형태로서는, 중부하로 되고 스위칭 주파수가 낮게 되도록 하고 제어되고 있을 때도, 2차측 정류 전류로서는 연속 모드가 얻어지게 된다. 또한, 이 경우, 정류 전류(I3, I4)로서는 28Ap로 되어 있고, 예를 들면 종래의 도 28에 나타낸 정류 전류(I1, I2)보다도 저감 하고 있다. 이것은, 예를 들면, 동등 스위칭 주파수에 대응하는 주기내에 있어서, 정류 전류의 도통 기간이 종래보다도 확대했던 것에 의존하는 것이다.

이와 같이 하고, 중부하의 조건에서도 연속 모드가 얻어지고 있는 것은, 지금까지의 설명에서 이해되도록, 갭 길이의 설정에 의해 절연 컨버터 트랜스(PIT)의 결합 계수를 0.8정도까지 저하시켜 보다 소결합 상태로 하고, 또, 예를 들면 2차 코일의 1턴당 유기 전압 레벨이 2V／T정도로 저하하도록 하고 1차 코일(N1)과 2차 코일(N2A)(코일부(N2A1, N2A2)), 2차 코일(N2B)(코일부(N2B1, N2B2))의 권수(턴수) 설정을 행하고, 이것에 의해, 절연 컨버터 트랜스(PIT)의 코어에 생기는 자속밀도를 소요 이하까지 저하시킴으로써 얻어지는 것이다.

또, 이 도 5에 있어서, 이 경우의 정류 전류(I3, I4)로서는, 도 28에 나타낸 종래의 정류 전류(I1, I2)와 비교하여 알 수 있는 바와 같이, 역방향 전류가 흐르지 않고 있는 것을 알 수 있다.

즉, 종래에 있어서, 정류 전류(I1, I2)에는 8Ap에 의한 역방향 전류가 흐르고, 이것이 전력 손실을 일으키게 하고 있었지만, 본 실시의 형태에서는 이와 같은 정류 전류에 생기고 있던 역방향 전류가 발생하지 않는 것이다.

본 실시의 형태에 있어서, 정류 전류(I3, I4)에 이와 같은 역방향 전류가 발생하지 않는 것은, 앞의 도 1에 나타낸 바와 같이 하여, 각 정류 전류 경로에 인덕터(Ld1, Ld2)를 삽입하도록 한 것에 의한다.

즉, 이와 같이 정류 전류 경로에 대하여 인덕터를 삽입함으로써, 정류 전류가 흘렀을 때에, 이 인덕터에 역기 전력이 발생하게 된다. 그리고, 이와 같이 역기 전력이 발생하는 것에 수반하여, MOSFET(Q3, Q4)의 턴 오프시에 생긴다고 여겨지고 있던 역방향 전류가 억압되게 되는 것이다.

먼저도 서술한 바와 같이, 본 실시의 형태에서는 이들 인덕터(Ld1, Ld2)로서 0.6μH를 설정하고, 이것에 의하여 정류 전류(I3, I4)에 있어서의 역방향 전류의 발생을 방지하는 것이 가능하게 된다.

여기서, 종래 예에서도 서술한 바와 같이, 동기 정류회로는, 저온 저항으로 저내압의 MOS－FET를 정류용 소자로서 이용하기 때문에, 정류용 소자에 다이오드 소자를 이용하는 경우보다도 도통 손살을 저감 할 수 있다.

그렇지만, 2차측 정류 전류가 불연속 모드로 흐르는 경우에 있어서, 동기 정류회로로서 코일 전압 검출 방식을 채택하는 경우, 평활 콘덴서(Co)로의 충전 전류가 0레벨이 되어도 MOS－FET가 온을 유지하고 역방향 전류가 흘러, 이것이 무효 전력을 일으키고 있었다.

이 무효 전력을 해소하려고 하면, 정류 전류 검출 방식의 동기 정류회로를 채용하게 된다. 그렇지만, 정류 전류 검출 방식으로는, 전류 트랜스 및 컴퍼레이터를 갖추는 구동회로계등이 필요하고, 회로 구성이 복잡하고 대규모화한다.

이것에 대하여 본 실시의 형태에서는, 중부하시에 있어어도 2차측 정류 전류를 연속 모드로 하고 있는 것으로, 전압 검출 방식에 의한 동기 정류회로여도, 상기와 같은 전류 불연속 기간의 무효 전력을 저감할 수 있다. 또한, 이 경우는, 상술한 바와 같이 2차측의 각 정류 전류 경로에 대하여 인덕터(Ld1, Ld2)를 각각 삽입함으로써, 정류 전류에 역방향 전류가 흐르지 않도록 하고 무효 전력의 한층 더 저감을 도모하고 있다.

이 때문에, 본 실시의 형태로서는, 동기 정류회로로서 전압 검출 방식에 의한 구성을 채용하는 것으로, 간단한 회로 구성으로서 회로 규모의 확대를 억제하고, 한층 더 코스트 업을 피하도록 하고 있으면서, 또한 전류 불연속 기간의 무효 전력에 의한 전력 변환 효율의 저하 문제를 해소하고 있게 된다.

또한, 도 5에 있어서, 게이트-소스간 전압(VGS3, VGS4)로서는, 각각 MOS－FET(Q3, Q4)를 턴 오프로 하는 타이밍으로, 이 경우는 -9V에 의한 부(-)의 전위가 생기고 있지만, 이것은, 먼저 설명한 바와 같이 하여 MOS－FET(Q3, Q4)의 각 게이트와 2차 코일과의 사이에, 각각 저항(Rg1, Rg2)과 병렬로 쇼트키 다이오드(Dg1, Dg2)를 삽입하고 있는 것에 의한다.

이와 같이 쇼트키 다이오드(Dg1, Dg2)를 삽입함으로써, MOS－FET(Q3, Q4)의 턴 오프시에, 이들 MOS－FET(Q3, Q4)의 게이트 입력 용량(Ciss)의 축적 전하를, 이들 쇼트키 다이오드(Dg1, Dg2)를 거쳐서 뽑아 내도록 하여 흘릴 수 있다.

즉 이 경우, 게이트 입력 용량의 전하는, 각각 쇼트키 다이오드(Dg(Dg1, Dg2))→2차 코일(N2)→평활 콘덴서(Co)의 경로에 의해 방전되게 된다. 그리고, 이와 같이 입력 용량의 전하가 방전됨으로써, MOS－FET(Q3, Q4)에 있어서의 턴 오프시의 전압강하 시간을 감소시킬 수 있다.

이와 같이 하여, MOS－FET의 턴 오프시의 전압강하 시간을 감소시킬 수 있으면, 이들 MOS－FET(Q3, Q4)를 확실히 오프시켜 보다 양호한 스위칭 특성을 얻을 수 있다.

또, 도 6에는, 도 1에 나타내는 회로에 있어서의 경부하시(Po=25W시)의 동작이 나타나고 있다.

도 1에 나타내는 전원회로에서는, 지금까지의 설명에서 이해되는 바와 같이, 2차측 직류 출력전압(Eo)의 안정화를 위해서, 스위칭 주파수 제어에 의한 정전압 제어를 행한다. 이 정전압 제어는, 경부하의 조건으로 되고 2차측 직류 출력전압이 상승하면, 스위칭 주파수를 높게 하도록 하고 2차측 직류 출력전압을 저하시켜, 이것에 의해 안정화를 도모하도록 동작한다.

이와 같은 경부하 상태에서는, 도시하는 스위칭 소자(Q2)의 양단 전압(V1)에 대하여, 2차측 코일 전압(V2)은 거의 같은 타이밍으로 얻어지게 되며, 이것에 따라서, 2차측의 충전 전류(Ic)(정류 전류(I3), I4))로 해도, 도면과 같이 휴지 기간 없이 평활 콘덴서(Co)에 연속하여 충전되도록 하여 흐른다.

이것으로부터, 도 1에 나타낸 전원회로에서는, 경부하시에 있어서도 연속 모드로 되는 것을 이해할 수 있다.

계속하여, 도 7에는, 지금까지 설명한 구성에 의한 도 1에 나타내는 전원회로와 종래예인 도 27의 전원회로와의 비교로서 부하 전력 변동에 대한 AC→DC전력 변환 효율(ηAC→DC)의 특성을 나타낸다. 여기에서는, 도 1의 전원회로의 특성을 실선으로 나타내고, 도 27의 전원회로의 특성을 파선으로 나타낸다.

이 도 7에 의하면, AC→DC전력 변환 효율(ηAC→DC)은, 도 1에 나타내는 회로 쪽이 도 27에 나타내는 전원회로에 대하여, 부하 전력 Po=0W~100W의 범위에 걸쳐서 높아지고 있는 것을 알 수 있다. 도 27에 나타내는 회로에서는, 부하 전력 Po=100W시에는 ηAC→DC=82％정도인것에 대하여, 도 1에 나타내는 전원회로에서는, 부하 전력 Po=100W시에는ηAC→DC=88％과 6％향상하는 결과가 얻어지고 있다. 또, 이것에 따른 교류 입력 전력으로서는, 부하 전력 Po=100W시에 8.4W 저감하는 결과가 얻어졌다.

또, 부하 전력 Po=25W시에는,ηAC→DC가 8％향상하고, 이 때 교류 입력 전력은 2W 저감하는 결과가 얻어지고 있다.

또, 도 7에서는, 일점쇄선에 의해, 각 정류 전류 경로에 대해서 인덕터(Ld)(Ld1=Ld2=0.6μH)를 삽입하지 않는 경우의 AC→DC전력 변환 효율을 나타내고 있다. 이 일점쇄선에 의해 나타내는 특성과, 실선에 의해 나타내느 도 1의 회로의 특성을 비교하여 알 수 있는 바와 같이, 이 경우는 인덕터(Ld)를 삽입한 도 1의 회로의 경우가, 부하 전력 Po=0W~100W의 범위에 걸쳐서 ηAC→DC가 높아지고 있다.

이 때문에, 절연 컨버터 트랜스(PIT)의 누설 유도계수를 증가시키고, 중부하시의 불연속 모드를 배제한 것만으로 구성하는 것보다도, 인덕터(Ld)를 삽입한 본예의 쪽이 무효 전력의 한층 더 저감이 도모되고 있는 알 수 있다.

이와 같은 도 7에 나타나는 전력 변환 효율의 특성은, 도 27에 나타내는 1차 측의 구성에 대하여, 2차 측에 정류 전류 검출 방식의 동기 정류회로를 채용했을 경우(도 32 참조)와 동등하게 된다. 즉, 먼저도 말한 바와 같이, 도 32의 정류 전류 검출 방식을 채용했을 경우의 AC→DC전력 변환 효율은 ηAC→DC=90％정도인데 대해, 본예에서는 ηAC→DC=90.8％와 거의 동등의 AC→DC 전력 변환 효율이 얻어지는 것이다.

그렇지만 먼저 설명한 바와 같이, 도 1에 나타내는 전원회로에서는, 동기 정류회로의 구성으로서는 코일 전압 검출 방식을 채택하고 있는 것으로, 회로 구성은 보다 간략한 것으로 할 수 있다.

도 8은, 본 발명에 있어서의, 제 2의 실시 형태로서의 스위칭 전원회로의 구성예를 나타내고 있다. 또한, 도 8에 있어서는, 이미 도 1에서 설명한 부분에 대하여 동일 부호를 붙이고, 설명을 생략한다.

이 도면에 나타내는 전원회로는, 먼저 도 1에 나타낸 제 1의 실시의 형태의 전원회로에 있어서, 2차 코일(N2A, N2B)의 각 센터 탭 출력이, 도시하는 바와 같이 인덕터(Lo)를 거쳐서 평활 콘덴서(Co)의 정극 단자에 접속되도록 한 것이다.

또, 도 8의 회로에 있어서는, 상술도 한 바와 같이 각 정류 전류 경로에 대하여 공통으로 되도록 하여 인덕터(Lo)가 삽입되지만, 이와 같은 인덕터(Lo)로 해도, 동일하게 0.3μH정도의 저유도계수를 설정하는 것으로 하고 있다.

따라서, 이러한 인덕터(Lo)에 대해서도, 앞의 도 4a, 도 4b에 나타낸 바와 같이 하여 이와 같은 저유도계수를 얻도록 구성되어도 좋다.

이와 같은 구성에 의한 도 8에 나타내는 전원회로의 동작 파형을, 도 9에 나 타낸다. 도 9는, 교류 입력 전압 VAC=100V, 부하 전력 Po=100W 때의 동작 파형을 나타내고, 도 8에 나타내는 전원회로의 대응 부하 전력 범위에 있어서, 부하 전력 Po=100W는 중부하로 되는 조건이다.

도 9에 나타내는 파형도에 있어서, 스위칭 소자(Q2)의 양단 전압(V1)은, 스위칭 소자(Q2)의 온／오프 상태에 대응하고 있다. 즉, 스위칭 소자(Q2)가 온으로 되는 기간(T2)에서는 0레벨에서, 오프로 되는 기간(T1)에서는 소정 레벨에서 클램프 된 직사각형파가 된다. 그리고, 스위칭 소자(Q2)//댐퍼 다이오드(DD2)에 흐르는 스위칭 전류(IDS2)로서는, 기간(T2)에 나타내는 바와 같이, 턴온시에 있어서는, 댐퍼 다이오드(DD2)를 흐르는 것으로 음극성으로 되며, 이것이 반전하여 정극성에 의해 스위칭 소자(Q2)의 드레인→소스를 흘러, 기간(T1)에서 오프로 되어 0레벨로 되는 파형이 얻어진다.

또, 스위칭 소자(Q1)는, 상기 스위칭 소자(Q2)에 대해서 교대로 온／오프 하도록 하고 스위칭을 행한다. 이 때문에, 스위칭 소자(Q1)//댐퍼 다이오드(DD1)에 흐르는 스위칭 전류로 해도, 도시는 하고 있지 않지만 스위칭 전류(IDS2)에 대하여 180°위상이 시프트 한 파형으로 된다. 또, 스위칭 소자(Q1)의 양단 전압으로 해도, 스위칭 소자(Q2)의 양단 전압(V1)에 대하여 180°위상이 시프트 한 파형으로 된다.

그리고, 스위칭 소자(Q1,Q2)의 스위칭 출력점과 1차측 어스간에 접속되는 1차측 직렬 공진 회로(C1－L1)에 흐르는 1차측 직렬 공진 전류(Io)는, 스위칭 전류(IDS1)와 스위칭 전류(IDS2)가 합성된 것으로 된다. 이것에 의해, 도시하는 바와 같이 하여, 1차측 직렬 공진 전류(Io)는 정현파장으로 된다. 이 파형을, 도 27에 나타낸 종래의 전원회로의 1차측 직렬 공진 전류(Io)의 파형(도 28참조)과 비교하면, 본 실시의 형태의 1차측 직렬 공진 전류(Io)로서는, 1차 코일(N1)의 여자 유도계수에 의해 발생하는 톱니형 파성분이 거의 포함되지 않는 것을 알 수 있다. 이것은, 절연 컨버터 트랜스(PIT)의 결합 계수를 보다 소결합인 상태로 한 것으로, 1차 코일(N1)의 누설 유도계수(L1)가 증가한 만큼, 상대적으로 1차 코일(N1)의 여자 유도계수가 작아진 것에 의존한다.

그리고, 이와 같은 1차측 직렬 공진 전류(Io)의 파형이 얻어지는 것에 대하여, 2차 코일(N2A)의 코일부(N2A1)에 얻어지는 전압(V2)으로서는, 1차측 직렬 공진 전류(Io)의 주기에 따른 파형으로 되며, 또한 2차측 직류 출력전압(Eo)에 대응하는 절대치 레벨로 클램프 된 파형으로 된다.

또한, 이 전압(V2)로서는, 코일부(N2A1)에 얻어지는 전위로서 나타냈지만, 2차 코일(N2B)에 있어서의 코일부(N2B1)에 있어서도 동등의 파형에 의해 전위가 생기고 있게 된다. 이 경우, 코일부(N2A2), 코일부(N2B2)에 있어서도, 이 전압(V2)과의 동등의 전위가 생기는 것이다.

여기서, 도 28에 나타내는 전압(V2)과 비교하여 알 수 있는 바와 같이, 이 도 9에 나타내는 전압(V2)은, 1차측 직렬 공진 전류(Io)가 0레벨로 되는 타이밍으로, 동일하게 0레벨로 되는 파형이 얻어진다. 즉, 이 경우의 전압(V2)으로서는, 제로 크로스 타이밍이 1차측 직렬 공진 전류(Io)의 제로 크로스 타이밍과 겹치도록 되어 있다. (도면중 시점(t1, t2, t3)참조).

그리고, 전압 검출 방식에 의한 2차측의 동기 정류회로에서는, 저항(Rg2)으로 이루어지는 구동회로에 의해 상기 전압(V2)(코일부(N2A1, N2B1))를 검출하고, MOS－FET(Q4)에 대하여 온 레벨의 게이트 전압을 출력한다.

이 경우, 전압(V2)으로서는, 도시하는 바와 같이 시점(t1)에서 정극성의 피크 레벨로 되며, 이후는 그 레벨을 저하시켜서 가 시점(t2)에서 0레벨로 되도록 파형으로 되어 있다. MOS－FET(Q4)의 게이트-소스 사이에 생기는 게이트-소스간 전압(VGS4)은, 이 전압(V2)이, Q4의 게이트-소스간 전위로서 정해진 소정의 레벨에 대응한 레벨 이상을 유지하는 기간(도면중 기간(t1~td1))에 있어서, 온 전압을 발생시킨다. 즉, 이 기간(t1~td1)이, MOS－FET(Q4)의 온 기간(DON2)으로 된다.

그리고, 이 기간(DON2)이 종료하는 시점(td1)에서 시점(t2)까지는, MOS－FET(Q4)의 데트 타임이며, 이 데트 타임인 기간(td1~t2)에서는 Q4의 보디 다이오드(DD4)를 개입시켜 정류 전류가 흐른다. 이것은, 도시하는 게이트-소스간 전압(VGS4)에 있어서의 기간(td1－t2)의 전위에 의해서도 나타내고 있다.

이것에 의해서, MOS－FET(Q4)를 거쳐서 흘러가는 정류 전류(I4)로서는, 도시하는 바와 같이 시점(t1~t2)의 기간에 걸쳐서 흐르게 된다. 즉, 이 정류 전류(I4)로서는, 이것들 시점(t1, t2)에 있어서, 1차측 직렬 공진 전류(Io)와 0레벨로 되는 타이밍이 겹치도록 되며, 이것에 의하여 1차측 직렬 공진 전류와 연속하는 것으로 된다.

또, 동일하게 저항(Rg1)로부터 이루어지는 구동회로에서는, 상기 전압(V2)과 동등하게 되는 코일부(N2A2, N2B2)에 생기는 전압을 검출하고, MOS－FET(Q3)에 대 하여 온 레벨의 게이트 전압을 출력하도록 된다.

즉, 이 경우, MOS－FET(Q3)의 게이트-소스 사이에 생기는 게이트-소스간 전압(VGS3)는, 코일부(N2A2, N2B2) 측에 생기는 전압(V2)이 게이트-소스간 전위로서의 소정의 레벨에 대응한 레벨 이상을 유지하는 기간(도면중 기간(T2~td2)에 있어서, 온 전압을 발생시켜, 이것에 의해서 이 기간(t2~td2)가 MOS－FET(Q3)의 온 기간(DON1)으로 된다.

이것에 의해서, MOS－FET(Q3)를 거쳐서 흐르는 정류 전류(I3)라고 해도, 도시하는 바와 같이 1차측 직렬 공진 전류(Io)의 제로 크로스 타이밍인 시점(t2)과 시점(t3)과의 사이에 걸쳐서 흐르도록 되며, 1차측 직렬 공진 전류(Io)와 연속하여 흐르는 것으로 된다.

평활 콘덴서으로의 충전 전류(Ic)로서는, 이들 정류 전류(I3, I4)가 합성된 도면과 같은 파형에 의해 흐르는 것으로 된다. 즉, 정류 동작으로서는, 2차 코일(N2A, N2B)에 생기는 전압이 정(+)／부(-)로 되는 각 기간에 평활 콘덴서(Co)에 대하여 충전하는, 전파 정류 동작이 얻어지는 것을 알 수 있다.

그리고, 상술한 바와 같이, 이 경우의 2차 코일에 생기는 전압(V2)은, 1차측 직렬 공진 전류(Io)가 0레벨로 되는데에 따라서 0레벨로 되기 때문에, 전압(V2)은 1차측 직렬 공진 전류와 연속하는 것으로 된다. 또한 이와 같이 전압(V2)이 연속 함으로써, 상기 설명과 같이 하여 정류 전류(I3), 정류 전류(I4)도 연속하게 되며, 따라서, 평활 콘덴서(Co)에 대한 충전 전류(Ic)도 연속하여 흐르게 된다.

즉, 본 실시의 형태로서는, 중부하로 되고 스위칭 주파수가 낮아지도록 하여 제어되어 있을 때도, 2차측 정류 전류로서는 연속 모드가 얻어지게 된다. 또한, 이 경우, 정류 전류(I3, I4)로서는 28Ap로 되고 있고, 예를 들면 종래의 도 28에 나타낸 정류 전류(I1, I2)보다 저감 하고 있다. 이것은, 예를 들면, 동등의 스위칭 주파수에 대응하는 주기내에 있어서, 정류 전류의 도통 기간이 종래보다도 확대한 것에 의존하는 것이다.

이와 같이 하여, 중부하의 조건에서도 연속 모드가 얻어지고 있는 것은, 지금까지의 설명에서 이해되도록, 갭 길이의 설정에 의해 절연 컨버터 트랜스(PIT)의 결합 계수를 0.8 정도까지 저하시켜보다 소결합의 상태로 하고, 또, 예를 들면 2차 코일의 1턴당의 유기 전압 레벨이 2V／T정도로 저하하도록 하고 1차 코일(N1)과 2차 코일(N2A)(코일부(N2A1, N2A2), 2차 코일(N2B)(코일부(N2B1), N2B2))의 권수(턴수) 설정을 행하고, 이것에 의해, 절연 컨버터 트랜스(PIT)의 코어에 생기는 자속밀도를 소요 이하까지 저하시킴으로써 얻어지는 것이다.

또, 이 도 9에 있어서, 이 경우의 정류 전류(I3, I4)로서는, 도 28에 나타낸 종래의 정류 전류(I1, I2)와 비교하여 알 수 있는 바와 같이, 역방향 전류가 흐르지 않는 것을 알 수 있다.

즉, 종래에 있어서, 정류 전류(I1, I2)에는 8Ap에 의한 역방향 전류가 흐르고, 이것이 전력 손실을 일으키게 하고 있지만, 본 실시의 형태에서는 이와 같은 정류 전류에 생기고 있던 역방향 전류가 발생하지 않는 것이다.

본 실시의 형태에 있어서, 정류 전류(I3, I4)에 이와 같은 역방향 전류가 발생하지 않는 것은, 앞의 도1에 나타낸 바와 같이, 각 정류 전류 경로에 인덕터(Ld1, Ld2)를, 또 각 정류 전류 경로에 공통이 되는 경로에 대해 인덕터(Lo)를 삽입하도록 한 것에 의한다.

이와 같이 정류 전류 경로에 대하여 각 인덕터를 삽입하는 것에 의해서는, 정류 전류가 흘렀을 때에, 이 인덕터에 역기 전력이 발생하게 된다. 그리고, 이와 같이 역기 전력이 발생하는 것에 수반하고, MOSFET(Q3, Q4)의 턴 오프시에 생긴다고 여겨지고 있던 역방향 전류가 억압되게 되는 것이다.

먼저도 말한 바와 같이, 본 실시의 형태에서는 이들 인덕터(Ld1, Ld2) 및 인덕터(Lo)로서 0.3μH를 설정하고, 이것에 의해서 정류 전류(I3, I4)에 있어서의 역방향 전류의 발생을 방지하는 것이 가능하게 된다.

여기서, 종래예에서도 서술한 바와 같이, 동기 정류회로는, 저온 저항으로 저내압의 MOS－FET를 정류용 소자로서 이용하기 위해서, 정류용 소자에 다이오드 소자를 이용하는 경우보다 도통 손실을 저감 할 수 있다.

그렇지만, 2차측 정류 전류가 불연속 모드로 흐르는 경우에 있어서, 동기 정류회로로서 코일 전압 검출 방식을 채택하는 경우, 평활 콘덴서(Co)로의 충전 전류가 0레벨로 되어도 역방향 전류가 흐르고, 이것이 무효 전력을 일으키고 있었다.

이 무효 전력을 해소하려고 하면, 정류 전류 검출 방식의 동기 정류회로를 채용하게 된다. 그렇지만, 정류 전류 검출 방식으로는, 전류 트랜스 및 비교기를 갖추는 구동회로계등이 필요하고, 회로 구성이 복잡하고 대규모화한다.

이것에 대하여 본 실시의 형태에서는, 중부하시에 있어서도 2차측 정류 전류를 연속 모드로 하고 있는 것으로, 전압 검출 방식에 의한 동기 정류회로여도, 상기와 같은 전류 불연속 기간의 무효 전력을 저감할 수 있다. 또한, 이 경우는, 상술한 바와 같이 2차측의 정류 전류 경로에 대하여 인덕터(Ld1, Ld2, Lo)를 각각 삽입함으로써, 정류 전류에 역방향 전류가 흐르지 않도록 하여 무효 전력의 더욱이 저감을 도모하고 있다.

이 때문에 본 실시의 형태로서는, 동기 정류회로로서 전압 검출 방식에 의한 구성을 채용하는 것으로, 간단한 회로 구성으로서 회로 규모의 확대를 억제하고, 또한 코스트 업을 피하도록 하고 있으면서, 또한 동시에, 전류 불연속 기간의 무효 전력에 의한 전력 변환 효율의 저하 문제를 해소하고 있게 되는 것이다.

또, 도 9에 있어서는, 2차측 직류 출력전압(Eo)에 생기는 리플 성분(ΔEo)이 나타나고 있다.

이 리플 성분(ΔEo)으로서는, 도시하는 바와 같이, 이 경우의 2차측 직류 출력전압(Eo)의 출력 레벨인 5V를 중심으로서ΔEo=0.1Vp의 범위에서 생긴다고 하는 결과가 얻어지고 있다.

여기서, 이 도 9에 나타내는 실험 결과에 의하면, 이 경우의 2차측 직류 출력전압(Eo)에는, MOS－FET(Q3, Q4)가 턴 오프 하는 타이밍에 따라서 고주파 성분이 중첩된다. 이것은, 동기 정류회로로서 MOS－FET(Q3, Q4)를 스위칭 구동하는 것에 수반하는 스위칭 잡음에 의한 것으로 고려된다.

본 예의 전원회로에 있어서는, 이와 같은 2차측 직류 출력전압(Eo)에 생기는 고주파 성분이, 평활 콘덴서(Co)에 정류 전류를 충전하는 경로에 구비된 인덕터(Lo)에 의하여 억제된다.

예를 들면, 도 8의 회로구성에서, 이와 같은 인덕터(Lo)를 삭제한 구성의 경우는, MOS－FET(Q3, Q4)의 턴 오프시에 생기는 상기와 같은 고주파 성분으로서는, Eo=5V의 레벨을 중심으로서 0.3Vp가 발생하고 있던 것이다.

이것에 대해, 도 8에 나타낸 바와 같이 하여 정류 전류 경로에 인덕터(Lo)를 설치한 본 예에 의해서는, 도시하는 바와 같이 이 고주파 성분의 레벨을 0.1Vp에까지 저하시킬 수 있다. 즉, 이러한 인덕터(Lo)가 가지는 인피던스 성분(교류 저항 성분)에 의하여, 상기와 같이 2차측 직류 출력전압(Eo)에 중첩되는 고주파 성분을 억제할 수 있는 것이다.

또한, 이 도 8에 있어서, 게이트-소스간 전압(VGS3, VGS4)으로서는, 각각 MOS－FET(Q3, Q4)를 턴 오프로 하는 타이밍으로, 이 경우는 -3V에 의한 부(-)의 전위가 생기고 있지만, 이것은, 먼저 설명한 비와 같이 하여 MOS－FET(Q3, Q4)의 각 게이트와 2차 코일과의 사이에, 각각 저항(Rg1, Rg2)과 병렬로 쇼트키 다이오드(Dg1, Dg2)를 삽입하고 있는 것에 의한다.

이와 같이 쇼트키 다이오드(Dg1, Dg2)를 삽입하는 것에 의해서는, MOS－FET(Q3, Q4)의 턴 오프시에, 이들 MOS－FET(Q3, Q4)의 게이트 입력 용량(Ciss)의 축적 전하를, 이들 쇼트키 다이오드(Dg1, Dg2)를 거쳐서 뽑아내도록 하여 흐르게 할 수 있다.

즉 이 경우, 게이트 입력 용량의 전하는, 각각 쇼트키 다이오드(Dg1, Dg2)→2차 코일(N2)→평활 콘덴서(Co)의 경로에 의해 방전되게 된다. 그리고, 이와 같이 입력 용량의 전하가 방전됨으로써, MOS－FET(Q3, Q4)에 있어서의 턴 오프시의 전압강하 시간을 감소시킬 수 있다.

이와 같이 하여, MOS－FET의 턴 오프시의 전압강하 시간을 감소시킬 수 있으면, 이들 MOS－FET(Q3, Q4)를 확실히 오프로 하여 양호한 스위칭 특성을 얻을 수 있다.

또한, 도 8에 나타내는 회로에 있어서의 경부하시(Po=25W시)의 동작은, 도 6과 동일하게 때문에 도시를 생략한다.

또, 지금까지 설명한 구성에 의한 도 8에 나타내는 전원회로와, 종래 예와는 비교로 하여, 부하 전력 변동에 대한 AC→DC전력 변환 효율(ηAC→DC)의 특성은, 도 7과 거의 동일하고, 도시를 생략한다.

계속해서는, 도 10에 본 발명의 제 3의 실시의 형태로서의 스위칭 전원회로의 구성을 나타낸다.

또한, 도 10에 있어서는, 이미 도 1에서 설명한 부분에 대하여 동일 부호를 붙여서 설명을 생략한다.

제 3의 실시의 형태의 스위칭 전원회로는, 앞의 도 8에 나타낸 제 2의 실시의 형태의 전원회로의 구성에서, 인덕터(Ld1, Ld2)를 삭제하도록 한 것이다.

그리고, 이와 같이 2차측 정류 전류 경로에 있어서 삽입되는 인덕터로서 인덕터(Lo)만을 설치한 뒤에, 그 유도계수를, 도 8의 경우보다 높은 0.6μH로 설정하 도록 한 것이다.

도 11은, 제 3의 실시의 형태의 전원회로에 있어서의 각부의 동작 파형을 나타내고 있다.

상기와 같이 인덕터(Lo)로서 도 8의 경우보다도 높은 유도계수를 설정함으로써, 이 경우의 2차측 직류 출력전압(Eo)에는, MOS－FET(Q3, Q4)의 턴 오프시에 생긴다고 여겨지고 있던 고주파 성분이 제거되는 것으로 된다.

즉, 이 경우는 인덕터(Lo)의 유도계수가 보다 높게 설정된 것으로, 도 8의 경우보다 이 인덕터(Lo)에 의한 고주파 억제 효과가 보다 높아지도록 하고 있는 것이다.

또한, 이 경우, MOS－FET(Q3, Q4)의 턴 오프시에 게이트-소스간 전압(VGS3, VGS4)의 각각에 생기는 부전압은, 도시하는 바와 같이 -1V로 저하하는 결과를 얻을 수 있었다.

이것은, 상기와 같이 인덕터(Lo)의 유도계수를 높게 설정함으로써, 이 인덕터(Lo)에 생기는 역기 전력이 도 8의 경우보다도 상승하고, 이것에 수반하여 정류 전류 경로에 흐른다. 상기 부(-)전압에 대응한 정류 전류의 레벨이 억제된 것에 의하는 것이라고 고려된다.

이와 같이 하여 제 3의 실시의 형태에 의해서는, 인덕터(Lo)의 유도계수를 도 8의 경우보다도 높게 설정함으로써, 2차측 직류 출력전압(Eo)에 생긴다고 여겨지고 있던 고주파 성분을 제거할 수 있다.

또, 이 경우라고 해도, 이와 같은 인덕터(Lo)에 생기는 역기 전력에 의하여, 정류 전류(I3, I4)에 생긴다고 여겨지는 역방향 전류가 억제된다. 그리고, 이 경우는, 상기도 한 바와 같이, 인덕터(Lo)의 유도계수로서 0.6μH를 설정하는 것으로, 정류 전류(I3, I4)에 역방향 전류가 생기지 않도록 할 수 있는 것이다.

즉, 이러한 제 3의 실시의 형태에 의하면, 도 8의 회로의 경우와 동일하게 동기 정류회로에 있어서의 무효 전력의 삭감을 도모할 수 있는데다가, 2차측 직류 출력전압(Eo)에 생긴다고 여겨지고 있던 고주파 성분을 제거할 수 있는 것이다.

또, 한층 더 이 경우는, 인덕터(Ld1, Ld2)를 불필요로 할 수 있으므로, 도 8의 구성보다도 부품 점수의 삭감 및 프린트 기판에 있어서의 이들 실장 면적의 삭감을 도모할 수 있다.

도 12는, 본 발명에 있어서의, 제 4의 실시의 형태로서의 스위칭 전원회로를 구성예를 나타내고 있다. 또한, 도 12에 있어서는, 이미 도 1에서 설명한 부분에 대하여 동일 부호를 붙이고 설명을 생략한다.

또, 이 경우의 스위칭 전원회로에 있어서는, 상기 2차측 직류 출력전압(Eo)의 라인에 대하여, 상기 한 평활 콘덴서(Co1) 및 평활 콘덴서(Co2) 및 초크 코일(Ln)에 의한 필터 회로가 형성된다.

이 필터 회로로서는, 도시하는 바와 같이 평활 콘덴서(Co1)의 양극단자에 대하여, 초크 코일(Ln)의 일단을 접속한다. 그리고, 이 초크 코일(Ln)의 타단에 대하여, 평활 콘덴서(Co2)의 양극단자를 접속하고, 한층 더 평활 콘덴서(Co)2의 음극 단자를 2차측 어스에 접지하여 완성한다.

이와 같은 접속 형태에 의하면, 평활 콘덴서(Co1), 평활 콘덴서(Co2)의 병렬 접속 회로가 형성되며, 이들 평활 콘덴서(Co1, Co2)의 각 양극단자간에 대해서는, 초크 코일(Ln)이 삽입된 것으로 된다.

즉, 이 도 12에 나타내는 회로에 대해서는, 2차측 직류 출력전압(Eo)의 라인에 대하여, C, L, C에 의한 소위 π형 필터를 설치하도록 하고 있는 것이다.

여기서, 이와 같이 2차측 직류 출력전압(Eo)의 라인에 대하여 필터 회로를 설치하도록 한 것은, 이하와 같은 이유에 의한다.

먼저도 설명한 바와 같이, 도 12의 기본 구성에 있어서는, MOS－FET(Q3, Q4)의 각 게이트에 대하여, 각각 쇼트키 다이오드(Dg)를 접속하는 것으로 하고 있었다. 이것에 의해서는, 각 MOS－FET의 턴 오프시에 각각의 게이트 입력 용량의 축적 전하를 강제적으로 뽑아내도록 하고, MOS－FET의 양호한 턴 오프 특성을 얻는 것이 가능하게 된다.

그렇지만, 이와 같이 쇼트키 다이오드(Dg)를 설치하는 것에 의해서는, MOS－FET로서 양호한 턴 오프 특성을 얻을 수 있는 한편으로, 2차측 정류 전류 경로에 있어서는 스위칭 잡음이 발생하기 쉬운 것으로 되고 있다. 그리고, 이 영향에 의해 2차측 직류 출력전압(Eo)에도 고주파의 노이즈가 중첩하기 쉽게 되는 것이다.

그래서, 도 12의 회로에서는, 상기한 바와 같은 π형 필터를 갖춤으로써, 이와 같이 2차측 직류 출력전압(Eo)에 생기는 노이즈의 억제를 도모하도록 한 것이다.

또한, 이 경우의 상기 필터 회로에 있어서는, 상기 평활 콘덴서(Co1), 평활 콘덴서(Co2)로서 예를 들면 아미딘계 알루미늄 전해 콘덴서로 구성하고, 그 캐패시 턴스(C)로서 예를 들면 C=6800μF, 내압은 6.3V, ESR(등가 직렬 저항값)는 15mΩ이하로 되는 것을 선정하고 있다.

또한, 상기 초크 코일(Ln)로서는, 예를 들면 DCR(직류 저항값)=1mΩ정도, 유도계수 L=0.7μH정도로 설정하고 있다.

이러한 구성에 의한 2차측 직류 출력전압(Eo)에 생기는 고주파 노이즈의 피크레벨을, 100mV 이하로 억제하고 있다.

이와 같은 도 12에 나타내는 전원회로의 동작 파형을, 도 13 및 도 14에 나타낸다. 도 13은, 교류 입력 전압(VAC=100V), 부하 전력(Po=100W)시의 동작을 나타내며, 도 14는, 교류 입력 전압(VAC=100V), 부하 전력(Po=25W)시의 동작을 나타내고 있다. 도 12에 나타내는 전원회로의 대응 부하 전력 범위에 있어서, 부하 전력(Po=100W)은 중부하가 되는 조건이며, 부하 전력(Po=25W)은 경부하의 조건이 된다.

도 13에 나타내는 파형도에 있어서, 스위칭 소자(Q2)의 양단 전압(V1)은, 스위칭 소자(Q2)의 온／오프 상태에 대응하고 있다. 즉, 스위칭 소자(Q2)가 온이 되는 기간(T2)에서는 0 레벨로, 오프가 되는 기간(T1)에서는 소정 레벨로 클램프 된 직사각형파가 된다. 그리고, 스위칭 소자(Q2)//댐퍼 다이오드(DD2)에 흐르는 스위칭 전류(IDS2)로서는, 기간(T2)에 나타나는 바와 같이, 턴온시에 있어서는, 댐퍼 다이오드(DD2)를 흐르는 것으로 음 극성이 되고, 이것이 반전해 양극성에 의해 스위칭 소자(Q2)의 드레인 →소스를 흘러, 기간(T1)에서 오프가 되어 0 레벨이 되는 파형을 얻을 수 있다.

또, 스위칭 소자(Q1)는, 상기 스위칭 소자(Q2)에 대해서 교대로 온／오프 하도록 하여 스위칭을 실시한다. 이 때문에, 스위칭 소자(Q1)//댐퍼 다이오드(DD1)에 흐르는 스위칭 전류로서도, 도시는 하고 있지 않지만 스위칭 전류(IDS2)에 대해서 180°위상이 시프트 한 파형이 된다. 또, 스위칭 소자(Q1)의 양단 전압으로서도, 스위칭 소자(Q2)의 양단 전압(V1)에 대해서 180°위상이 시프트 한 파형이 된다.

그리고, 스위칭 소자(Q1, Q2)의 스위칭 출력점과 1차 측 어스 사이에 접속되는 1차 측 직렬 공진 회로(C1－L1)에 흐르는 1차 측 직렬 공진 전류(Io)는, 스위칭 전류(IDS1)와 스위칭 전류(IDS2)가 합성된 것이 된다. 이것에 의해, 도시하는 바와 같이 하여, 1차 측 직렬 공진 전류(Io)는 정형파(正弦波)형이 된다. 이 파형을, 제 27도에 나타낸 종래의 전원회로의 1차 측 직렬 공진 전류(Io)의 파형(제 28 도면 참조)과 비교하면, 도 12의 회로의 경우의 1차 측 직렬 공진 전류(Io)로서는, 1차 코일(N1)의 여자(勵磁) 유도계수에 의해 발생하는 톱니형파 성분이 거의 포함되어 있지 않은 것을 알 수 있다. 이것은, 절연 컨버터 트랜스(PIT)의 결합 계수를 보다 소결합(疎結合)인 상태로 한 것으로, 1차 코일(N1)의 누설 유도계수(L1)가 증가한 만큼, 상대적으로 1차 코일(N1)의 여자 유도계수가 작아졌던 것에 기인한다.

그리고, 이러한 1차 측 직렬 공진 전류(Io)의 파형을 얻을 수 있음에 따라, 2차 코일(N2B)의 코일부(N2B2)에 얻어지는 전압(V2)으로서는, 1차 측 직렬 공진 전류(Io)의 주기에 따른 파형이 되는 동시에 2차 측 직류 출력전압(Eo)에 대응하는 절대치 레벨로 클램프 된 파형이 된다.

또한, 이 전압(V2)으로서는, 코일부(N2B2)에 얻어지는 전위로서 나타냈지만, 2차 코일(N2A)에 있어서의 코일부(N2A2)에 있어서도 동등한 파형에 의해 전위가 발생하고 있는 것이 된다. 또 이 경우, 코일부(N2A1, N2B1)에 있어서도, 이 전압(V2)과 동등한 전위가 발생하는 것이다.

여기서, 도 28에 나타내는 전압(V2)과 비교하여 알 수 있듯이, 이 도 13에 나타내는 전압(V2)은, 1차 측 직렬 공진 전류(Io)가 0 레벨이 되는 타이밍에서, 동일하게 0 레벨이 되는 파형을 얻을 수 있다. 즉, 이 경우의 전압(V2)으로서는, 제로 크로스 타이밍이 1차 측 직렬 공진 전류(Io)의 제로 크로스 타이밍과 겹치게 되어 있다(도면 중 시점(t1, t2, t3) 참조).

그리고, 전압 검출 방식에 의한 2차 측의 동기 정류회로에서는, 저항(Rg2)으로 이루어지는 구동회로에 의해 상기 전압(V2)(코일부(N2A2, N2B2))을 검출하고, MOS－FET(Q4)에 대해서 온 레벨의 게이트 전압을 출력한다.

이 경우, 전압(V2)으로서는, 도시하는 바와 같이 시점(t1)에서 양극성의 피크 레벨이 되며, 이후는 그 레벨을 저하시켜 가는 시점(t2)에서 0 레벨이 되는 파형으로 되어 있다. MOS－FET(Q4)의 게이트-소스 사이에 생기는 게이트-소스 사이의 전압(VGS4)은, 이 전압(V2)이, Q4의 게이트-소스 사이의 전위로서 정해진 소정의 레벨에 대응한 레벨 이상을 유지하는 기간(도면 중 기간(t1~td1))에 있어서, 온 전압을 발생시킨다. 즉, 이 기간(t1~td1)이, MOS－FET(Q4)의 온 기간(DON2)이 된다.

그리고, 이 기간(DON2)이 종료하는 시점(td1)으로부터 시점(t2)까지는, MOS－FET(Q4)의 데트 타임이며, 이 데트 타임인 기간(td1~t2)에서는 Q4의 보디 다이오드(DD4)를 개입시켜 정류 전류가 흐른다. 이것은, 도시하는 게이트-소스 사이의 전압(VGS4)에 있어서의 기간(td1－t2)의 전위에 의해서도 나타나고 있다.

이것에 의해서, MOS－FET(Q4)를 개입시켜서 흘러가는 정류 전류(I4)로서는, 도시하는 바와 같이 시점(t1~t2)의 기간에 걸쳐서 흐르게 된다. 즉, 이 정류 전류(I4)로서는, 이러한 시점(t1, t2)에 있어서, 1차 측 직렬 공진 전류(Io)와 0 레벨이 되는 타이밍이 겹치도록 되며, 이것에 의해서 1차 측 직렬 공진 전류와 연속하는 것이 된다.

또한, 동일하게 저항(Rg1)으로 이루어지는 구동회로에서는, 상기 전압(V2)과 동등하게 되는 코일부(N2A1, N2B1)에 발생하는 전압을 검출하고, MOS－FET(Q3)에 대해서 온 레벨의 게이트 전압을 출력하도록 된다.

즉, 이 경우, MOS－FET(Q3)의 게이트-소스 사이에 생기는 게이트-소스 사이의 전압(VGS3)은, 코일부(N2A1, N2B1) 측에 생기는 전압(V2)이 게이트-소스 사이의 전위로서의 소정의 레벨에 대응한 레벨 이상을 유지하는 기간(도면 중 기간(t2~td2))에 있어서, 온 전압을 발생시키며, 이것에 의해서 이 기간(t2~td2)이 MOS－FET(Q3)의 온 기간(DON1)이 된다.

그리고, 동일하게 이 기간(DON1)이 종료하는 시점(td2)으로부터 시점(t3)까지는, MOS－FET(Q3)의 데트 타임이며, 이 기간(td2~t3)에서는 Q3의 보디 다이오드 (DD3)를 개입시켜 정류 전류가 흐른다.

이것에 의해서, MOS－FET(Q3)를 개입시켜 흐르는 정류 전류(I3)로서도, 도시하는 바와 같이 1차 측 직렬 공진 전류(Io)의 제로 크로스 타이밍인 시점(t2)과 시점(t3)과의 사이에 걸쳐서 흐르게 되며, 1차 측 직렬 공진 전류(Io)와 연속하여 흐르는 것이 된다.

각 평활 콘덴서(평활 콘덴서(Co1, Co2))로의 충전 전류(Ic)로서는, 이러한 정류 전류(I3, I4)가 합성된 도면과 같은 파형에 의해 흐르는 것이 된다. 즉, 정류 동작으로서는, 2차 코일(N2A, N2B)에 생기는 전압이 양／음이 되는 각 기간에 평활 콘덴서(Co)에 대해서 충전하는, 전파 정류 동작을 얻을 수 있는 것을 알 수 있다.

그리고, 상술한 바와 같이, 이 경우의 2차 코일에 생기는 전압(V2)은, 1차 측 직렬 공진 전류(Io)가 0 레벨이 됨에 따라 0 레벨이 되기 때문에, 전압(V2)은 1차 측 직렬 공진 전류와 연속하는 것이 된다. 게다가 이와 같이 전압(V2)이 연속하는 것에 의해서, 상기 설명한 바와 같이 하여 정류 전류(I3), 정류 전류(I4)도 연속하게 되며, 따라서 평활 콘덴서(Co)에 대한 충전 전류(Ic)도 연속하여 흐르게 된다.

즉, 도 12의 회로에서는, 중부하로 되는 스위칭 주파수가 낮아지도록 하여 제어되고 있을 때도, 2차 측 정류 전류로서는 연속 모드를 얻을 수 있게 된다. 또한 이 경우, 정류 전류(I3, I4)로서는 28Ap가 되어 있고, 예를 들면 종래의 도 28에 나타낸 정류 전류(I1, I2)보다 저감하고 있다. 이것은, 예를 들면 동등한 스위칭 주파수에 대응하는 주기 내에 있어서, 정류 전류의 도통 기간이 종래보다도 확대된 것에 의한 것이다.

이와 같이 하여, 중부하의 조건에서도 연속 모드를 얻을 수 있는 것은, 지금까지의 설명에서 이해된 바와 같이, 갭 길이의 설정에 의해 절연 컨버터 트랜스(PIT)의 결합 계수를 0.8 정도까지 저하시켜 보다 소결합 상태로 하고, 또, 예를 들면 2차 코일의 1 턴 근처의 유기 전압 레벨이 2V／T정도로 저하하도록 하여 1차 코일(N1)과 2차 코일(N2A)(코일부(N2A1, N2A2)), 2차 코일(N2B)(코일부(N2B1, N2B2))의 권수(턴수) 설정을 실시하고, 이것에 의해, 절연 컨버터 트랜스(PIT)의 코어에 생기는 자속밀도(磁束密度)를 소요 이하까지 저하시킨 것에 의해 얻을 수 있는 것이다.

또한, 이 도 13에 있어서, 이 경우의 정류 전류(I3, I4)로서는, 도 28에 나타낸 종래의 정류 전류(I1, I2)와 비교하여 알 수 있는 바와 같이, 역방향 전류가 흘러가지 않은 것을 알 수 있다.

즉 종래에 있어서, 정류 전류(I1, I2)에는 8Ap에 의한 역방향 전류가 흐르고, 이것이 전력 손실을 발생시켰었지만, 도 12의 회로에서는 이러한 정류 전류에 발생했던 역방향 전류가 발생하지 않는 것이다.

이 경우에 있어서, 정류 전류(I3, I4)에 이러한 역방향 전류가 발생하지 않는 것은, 도 12에 나타낸 바와 같이 하여, 각 정류 전류 경로에 인덕터(Ld1, Ld2)를 삽입하도록 한 것에 의한다.

이와 같이 각 정류 전류 경로에 대해서 각 인덕터를 삽입함으로써, 정류 전류가 흘렀을 때에, 이 인덕터에 역기(逆起) 전력이 발생하게 된다. 그리고, 이 와 같이 역기 전력이 발생함에 따라서, MOS－FET(Q3, Q4)의 턴오프시에 생긴다고 여겨지고 있던 역방향 전류가 억압되게 되는 것이다.

앞서 기술한 바와 같이, 도 12에 나타낸 회로의 경우, 이러한 인덕터(Ld1, Ld2)로서 0.6μH정도를 설정하고, 이것에 의해서 정류 전류(I3, I4)에 있어서의 역방향 전류의 발생을 방지하는 것이 가능하게 된다.

여기서, 종래에서도 기술한 바와 같이, 동일한 기간의 정류회로는, 저온 저항으로 저내압의 MOS－FET를 정류용 소자로서 이용하기 때문에, 정류용 소자에 다이오드 소자를 이용하는 경우보다 도통 손해를 저감할 수 있다.

그렇지만, 2차 측 정류 전류가 불연속 모드로 흐르는 경우에 있어서, 동기 정류회로로서 코일 전압 검출 방식을 채용하는 경우, 평활 콘덴서(Co)로의 충전 전류가 0 레벨이 되어도 역방향 전류가 흐르고, 이것이 무효 전력을 발생시켰다.

이 무효 전력을 해소하기 위해서는, 정류 전류 검출 방식의 동기 정류회로를 채용하게 된다. 그렇지만, 정류 전류 검출 방식에서는, 전류 트랜스 및 비교기를 갖추는 구동회로계 등이 필요하며, 회로 구성이 복잡하고 대규모화한다.

이것에 대해서 도 12의 회로에서는, 중부하 시에 있어서도 2차 측 정류 전류를 연속 모드로 하고 있는 것으로, 전압 검출 방식에 의한 동기 정류회로에 있어서도, 상기와 같은 전류 불연속 기간의 무효 전력을 저감할 수 있다. 게다가 이 경우는, 위에서 설명한 바와 같이 2차 측의 정류 전류 경로에 대해서 인덕터(Ld1, Ld2)를 각각 삽입함으로써, 정류 전류에 역방향 전류가 발생하지 않도록 하여 무효 전력의 새로운 저감을 도모하고 있다.

이것으로부터 도 12의 기본 구성으로서는, 동기 정류회로로서 전압 검출 방식에 의한 구성을 채택하는 것으로, 간단한 회로 구성으로서 회로 규모의 확대를 억제하고, 한층 더 비용 상승을 피하도록 하는 동시에, 전류 불연속 기간의 무효 전력에 의한 전력 변환 효율의 저하의 문제를 해소하고 있는 것이 되는 것이다.

또한, 도 13에 있어서는, 2차 측 직류 출력전압(Eo)에 생기는 리플 성분(ΔEo)이 나타나고 있다.

이 경우의 리플 성분(ΔEo)으로서는, 도시하는 바와 같이 2차 측 직류 출력전압(Eo)의 출력 레벨인 5V를 중심으로서, 0.05V의 범위에서 발생하고 있다. 또, 이 도면으로부터도 알 수 있는 바와 같이, 이 경우의 2차 측 직류 출력전압(Eo)으로서는, MOS－FET(Q3, Q4)의 턴오프시에 대응한 기간에 생기는 노이즈 성분이, 0.1Vp의 레벨에 의해 발생하고 있다.

여기서, 이 도 13에서는, 평활 콘덴서(Co1)의 양단 전압(E1)의 리플 성분(ΔE1)의 파형도 나타나고 있지만, 이(ΔE1)의 파형으로부터도 알 수 있는 바와 같이, 평활 콘덴서(Co1)의 양단 전압(E1)에는, MOS－FET(Q3, Q4)의 턴오프시에 대응한 기간에 생기는 노이즈 성분이, 0.3Vp의 레벨에 의해 발생하고 있다. 즉 이것은, 2차 측 직류 출력전압(Eo)의 라인에 대해서 π형태 필터의 전 단계에서는(π형태 필터를 설치하지 않는다고 했을 경우에는), 2차 측 직류 출력전압에 0.3Vp의 레벨에 의한 노이즈가 생긴다고 하는 것이 나타나고 있는 것이다.

이러한 것으로부터도, 2차 측 직류 출력전압(Eo)의 라인에 대해서 π형태 필터를 갖춘 도 12의 회로에서는, 2차 측 직류 출력전압(Eo)에 생긴다고 여겨지고 있 던, 상기와 같은 0.3Vp의 레벨에 의한 노이즈 성분을, 0.1Vp(100 mVp)에까지 저감할 수 있는 것을 이해할 수 있다.

또한, 이 도 13에 있어서, 게이트-소스 사이의 전압(VGS3, VGS4)으로서는, 각각 MOS－FET(Q3, Q4)를 턴오프로 하는 타이밍에서, 이 경우는 -9V에 의한 음의 전위가 생기고 있지만, 이것은, 앞서 설명한 바와 같이 하여 MOS－FET(Q3, Q4)의 각 게이트와 2차 코일과의 사이에, 각각 저항(Rg1, Rg2)과 병렬로 쇼트키 다이오드(Dg1, Dg2)(Dg1, Dg2)를 삽입하고 있는 것에 의한다.

이와 같이 쇼트키 다이오드(Dg1, Dg2)를 삽입함으로써, MOS－FET(Q3, Q4)의 턴오프시에, 이러한 MOS－FET(Q3, Q4)의 게이트 입력 용량(Ciss)의 축적 전하를, 이러한 쇼트키 다이오드(Dg1, Dg2)를 개입시켜 뽑아내도록 하여 흘릴 수 있다.

즉 이 경우, 게이트 입력 용량의 전하는, 각각 쇼트키 다이오드 Dg(Dg1, Dg2)→2차 코일(N2)→평활 콘덴서(Co)의 경로에 의해 방전되게 된다. 그리고, 이와 같이 입력 용량의 전하가 방전됨으로써, MOS－FET(Q3, Q4)에 있어서의 턴오프시의 전압강하 시간을 감소시킬 수 있다.

이와 같이 하여, MOS－FET의 턴오프시의 전압강하 시간을 감소시킬 수 있으면, 이러한 MOS－FET(Q3, Q4)를 확실히 오프시켜 양호한 스위칭 특성을 얻을 수 있다.

또, 도 14에는, 도 12에 나타내는 회로에 있어서의 경부하시(Po=25W시)의 동작이 나타나고 있다.

도 12에 나타내는 전원회로에서는, 지금까지의 설명에서 이해되는 바와 같 이, 2차 측 직류 출력전압(Eo)의 안정화를 위해서, 스위칭 주파수 제어에 의한 정전압 제어를 실시한다. 이 정전압 제어는, 경부하의 조건이 되어 2차 측 직류 출력전압이 상승하면, 스위칭 주파수를 높게 하도록 하여 2차 측 직류 출력전압을 저하시키고, 이것에 의해 안정화를 도모하도록 동작한다.

이러한 경부하 상태에서는, 도시하는 스위칭 소자(Q2)의 양단 전압(V1)에 대해서, 2차 측 코일 전압(V2)은 거의 같은 타이밍에서 얻을 수 있게 되며, 이것에 따라, 2차 측의 충전 전류(Ic)(정류 전류(I3, I4))로서도, 도면과 같이 휴지 기간이 없고 평활 콘덴서(Co)에 연속하여 충전되도록 하여 흐른다.

이것으로부터, 도 12에 나타낸 전원회로에서는, 경부하시에 있어서도 연속 모드가 되는 것을 이해할 수 있다.

그래서, 이러한 일을 고려하여, 본 발명의 제 5실시의 형태로서는, 스위칭 전원회로를, 다음의 도 15에 나타내는 바와 같이 하여 구성하도록 하고 있다.

또한, 이 도면에서는 이미 도 12에서 설명한 부분에 대해서는 동일한 부호를 붙여서 설명을 생략한다.

이 도 15에 나타나는 바와 같이 하여, 제 5실시의 형태에서는, 도 12의 회로에 대해 각 정류 전류 경로에 대해서 삽입하듯이 하여 설치되어 있던, 비즈 코어에 의한 인덕터(Ld1, Ld2)는 삭제하도록 하고 있다.

또, 앞서도 기술한 바와 같이 π형태 필터를 설치하는 요인으로 되어 있던 쇼트키 다이오드(Dg1, Dg2)도 삭제하도록 하고 있다.

또한, 이러한 π형태 필터를 삭제한 구성을 채택한다.

그리고 이 경우, 상기 인덕터(Ld1, Ld2)에 대신해서는, 도시하는 바와 같이 2차 코일(N2A, N2B)의 각 센터 탭과 평활 콘덴서(Co)의 양극 단자와의 사이에, 초크 코일(Lo)을 직렬로 삽입하도록 하고 있다.

즉 제 5실시 형태의 스위칭 전원회로에 있어서는, 이러한 초크 코일(Lo)에 생기는 역기 전력에 의해서, 정류 전류의 역방향 전류를 방지하는 구성으로 하는 것이다.

단 이 경우, 상기와 같은 초크 코일(Lo)로서 부하 전류 레벨의 변동에 대한 유도계수치의 변화 특성에 대해 고려되지 않으면, 앞의 도 12의 회로의 경우의 인덕터(Ld)와 동일하게, 경부하시에 급격하게 유도계수치가 상승하여 이상 발진 동작이 되어 버릴 가능성이 있다.

이것을 방지하기 위해, 제 5실시의 형태로서는, 상기 초크 코일(Lo)로서 다음의 도 16에 나타내는 바와 같이 구성하도록 하고 있다.

도 16는, 제 5실시 형태의 전원회로에서 사용하는, 초크 코일(Lo)의 구조를 나타내는 분해 사시도이다.

먼저, 본 실시 형태의 경우의 초크 코일(Lo)로서는, 도시하는 바와 같이 평각선(5a)을 소정 턴수 감은, 평각선코일(5)을 이용하도록 하고 있다. 이 평각선코일(5)로서는, 단면 형상이 사각형으로 된 상기 평각선(5a)을 그 폭 방향으로 감은, 소위 엣지 와이즈 감기(세로 감기)의 것이 채용된다.

그리고, 이러한 평각선코일(5)의 양단부는, 도시하는 바와 같이 이 평각선(5)을 재치(載置)하는 측의 플레이트형 코어(CR6)에 설치된, 외부 단자(6)에 대해 서 각각 납땜 등에 의해 접속된다.

게다가 이와 같이 평각선코일(5)이 재치된 플레이트형 코어(CR6)에 대해서, 도시하는 형상에 의한 포트형 코어(CR5)가 감합되는 것에 의해서, 초크 코일(Lo)이 형성된다. 즉, 도시하는 바와 같이 상기 포트형 코어(CR5) 측에 형성된, 도면과 같은 원형자각(7)을, 상기 평각선코일(5)의 안쪽에 형성되는 원형의 공동 영역에 삽통(揷痛)시키도록 하여, 플레이트형 코어(CR6)에 대해서 포트형 코어(CR5)를 감합하는 것이다.

이 도 16에 나타내는 초크 코일(Lo)에 있어서, 상기 포트형 코어(CR5)의 재질로서는, 금속계 먼지를 채용하고 있다. 또, 상기 플레이트형 코어(CR6)로서는, Ni－Zn계의 페라이트재를 채용하도록 하고 있다.

본 실시의 형태에 있어서, 이와 같이 초크 코일(Lo)의 코어재로서 금속계 먼지 및／또는 Ni－Zn계의 페라이트를 선정하는 것에 의해서는, 예를 들면 일반적인 망간계의 페라이트를 사용하는 경우보다도 포화 자속밀도가 향상하는 것이 되고, 그만큼 초크 코일(Lo)로서 전류 레벨의 변동에 대한 유도계수 변화 특성을 향상할 수 있다.

실험에 의하면, 이러한 구성에 의한 본 예의 초크 코일(Lo)에서는, 도 15의 회로에 있어서의 부하 전류(전류 Ic)의 20A~0A의 변동에 대해, 유도계수치를 0.7μH로 거의 일정하게 할 수 있었다.

게다가 도 16의 초크 코일(Lo)에 있어서는, 상기와 같이 코일로서 평각선(5a)을 이용하는 것으로, 예를 들면 단면이 원형으로 여겨지는 일반적인 구리 철사 를 사용하는 경우와 비교해서, 코일의 단면적이 증가해 DCR(직류 저항값)를 저감시킬 수 있다. 또, 위에서 설명한 바와 같이 Ni－Zn계의 페라이트를 사용함으로써, 코어의 철의 손실의 저감도 도모할 수 있다.

이러한 것보다, 이 경우의 초크 코일(Lo)로서는, 그 직류 저항값이 1.1mΩ정도로 여겨진다.

그런데, 이러한 구성에 의한 초크 코일(Lo)을, 앞의 도 15에 나타낸 바와 같이 하여 절연 컨버터 트랜스(PIT)의 2차 코일의 각 센터 탭에 접속되도록 하여 삽입함으로써, 이 초크 코일(Lo)에 의한 누설 유도계수에 의해, 절연 컨버터 트랜스(PIT)에 있어서의 누설 유도계수도 증가하는 것이 된다. 즉, 이와 같이 초크 코일(Lo)을 삽입하는 것에 따라서는, 절연 컨버터 트랜스(PIT)에 있어서의 자속밀도가 변화하게 되는 것이다.

여기서, 앞서도 설명한 바와 같이 도 12의 회로에서는, 절연 컨버터 트랜스(PIT)에 있어서의 갭 길이(누설 유도계수)와 2차 코일의 권수의 설정(1T 근처의 유기 전압의 설정)에 의해서, 그 자속밀도를 소정 이하로 하고, 부하 변동에 상관없이 연속 모드로 하고 있던 것이다.

즉, 이것을 근거로 하여, 도 15 회로의 절연 컨버터 트랜스(PIT)에서는, 상기 초크 코일(Lo)의 삽입에 의해 누설 유도계수가 증가하는 만큼, 갭 길이를 줄일지, 혹은 2차 코일의 권수를 감소시켜서라도, 연속 모드로 하기 위한 소정 이하의 자속밀도를 얻는 것이 가능해지는 것이다.

이것으로부터, 제 5실시 형태의 전원회로에 있어서는, 절연 컨버터 트랜스 (PIT)의 2차 코일(N2A, N2B)로서 도 12는 회로의 경우보다 권수를 적게 선정하도록 하고 있다. 예를 들면 이 경우는, 위에서 설명한 바와 같이 하여 초크 코일(Lo)의 유도계수치를 0.7μH정도로 설정하는 것으로, 2차 코일(N2A)=2차 코일(N2B)=4 T(N2A1=N2A2=N2B1=N2B2=2T)로 설정하도록 하고 있다.

이와 같이 하여 2차 코일의 권수를 줄일 수 있는 것으로, 2차 코일에 있어서의 직류 저항 성분을 저감하는 것이 가능해진다.

도 17는, 이러한 제 5실시 형태로서의 도 15 회로의 각부의 동작 파형을 나타낸 파형도이다.

또한 이 도 17에서는, 교류 입력 전압(VAC=100V), 부하 전력(Po=100W)의 조건하에서의 측정 결과를 나타내고 있다.

또, 이 도면에 나타내는 실험 결과를 얻을 즈음에는, 각부를 이하와 같이 선정하는 것으로 했다.

·절연 컨버터 트랜스(PIT)

1차 코일(N1)=80T, 2차 코일N2A=N2B=4T(N2A1=N2A2=N2B1=N2B2=2T)

·초크 코일(Lo)=0.7μH

·평활 콘덴서(Co)

캐패시턴스(C)=6800μF, 내압 6.3V, ESR=16mΩ

·MOS－FET(Q3, Q4)

내압 30A／20V, 온 저항 RON=2.5mΩ

먼저, 이 도 17에 있어서도, 스위칭 소자(Q2)의 양단 전압(V1) 및 스위칭 소 자(Q2)//댐퍼 다이오드(DD2)에 흐르는 스위칭 전류(IDS2)가 나타나고 있다.

이러한 전압(V1), 스위칭 전류(IDS2)로서는, 앞의 도 13의 경우와 비교하여 알 수 있는 바와 같이, 도 12의 회로의 경우와 동등한 파형을 얻을 수 있다.

또, 이 도 17에 있어서는, 1차 측 직렬 공진 전류(Io)의 파형도 나타나고 있다. 이 경우의 1차 측 직렬 공진 전류(Io)로서는, 도면과 같이 대략 정현파형의 파형으로 된데다가, 시점(t1, t2, t3)에 있어서 제로 크로스 하는 파형을 얻을 수 있다. 즉, 이러한 1차 측 직렬 공진 전류(Io)로서는, 앞의 도 13의 경우와 동등한 파형을 얻을 수 있는 것이다.

이러한 것에서, 도 15 회로의 1차 측에 있어서는, 앞의 도 12는 회로의 경우와 동등한 동작을 얻을 수 있는 것을 알 수 있다.

그리고, 이 경우에 있어서의, MOS－FET(Q3, Q4)의 게이트-소스 사이에 생기는 게이트-소스 사이의 전압(VGS3, VGS4)으로서는, 앞의 도 13의 경우와 비교하여, 이 경우는 대략 정현파장의 파형에 의해 얻을 수 있는 것이 된다. 또 이 경우, 도 13의 경우에서는 MOS－FET(Q3, Q4)가 턴오프 하는 타이밍에서 발생하고 있던 음의 전위는 발생하지 않게 된다.

이것은, 앞의 도 15에서 설명한 바와 같이, 본 예에서는 쇼트키 다이오드(Dg1, Dg2)가 생략됨으로써, 각 MOS－FET의 게이트 입력 용량의 축적 전하를 방전하는 경로를 형성하지 않도록 한 것에 의한 것이다.

또, 이 경우에 있어서의, 2차 코일(N2B)의 코일부(N2B2)에 생기는 전압(V2)으로서는, 상기와 같이 게이트-소스 사이의 전압(VGS3, VGS4)으로서 다른 파형을 얻을 수 있는 것으로부터도 알 수 있는 바와 같이, 도 13의 경우와는 다른 파형을 얻을 수 있다.

즉, 도 13의 경우의 전압(V2)으로서는, 게이트-소스 사이의 전압(VGS3, VGS4)의 음의 전위가 생기는 것에 의해서, MOS－FET의 데트 타임의 종료시점(시점(t2))에서, 험난하게 0 레벨로 떨어지는 파형으로 되어 있었지만, 여기에서는 도시하는 바와 같이 게이트-소스 사이의 전압(VGS3, VGS4)의 레벨 저하에 따라 서서히 0 레벨로 저하해 가는 파형을 얻을 수 있는 것이다.

그리고, 이러한 전압(V2)으로서는, 이 경우도 그 제로 크로스 타이밍이, 1차 측 직렬 공진 전류(Io)의 제로 크로스 타이밍과 겹치는 것이 되고 있다(시점(t1, t2, t3)참조).

또, 이 경우의 정류 전류(I3, I4)로서도, 상기와 같이 전압(V2)이 1차 측 직렬 공진 전류(Io)와 연속함으로써, 그 제로 크로스 타이밍이, 1차 측 직렬 공진 전류(Io)의 제로 크로스 타이밍과 겹치는 파형으로서 얻을 수 있다. 그리고, 이와 같이 정류 전류(I3, I4)가, 1차 측 직렬 공진 전류(Io)와 연속해 흐르게 됨으로써, 평활 콘덴서(Co)로의 충전 전류(Ic)로서도, 동일하게 1차 측 직렬 공진 전류(Io)와 연속해 흐르게 된다.

이러한 것에서, 도 15에 나타낸 본 예의 회로에 있어서도, 중부하로 되는 스위칭 주파수가 낮아지도록 하여 제어되고 있을 때, 2차 측 정류 전류로서 연속 모드를 얻을 수 있는 것을 알 수 있다.

또한 이 경우도, 상기 정류 전류(I3, I4)로서는, 도시하는 바와 같이 그 피 크 레벨이 28Ap가 되며, 도 12의 경우와 동일하게 종래의 도 28에 나타낸 정류 전류(I1, I2)보다 저감하는 결과를 얻어내고 있다.

또, 도 17에 있어서, 이 경우도, 상기 정류 전류(I3, I4)에는 역방향 전류가 흐르지 않는 것을 알 수 있다. 이 경우에 있어서, 정류 전류(I3, I4)에 역방향 전류가 발생하지 않는 것은, 앞서도 설명한 바와 같이, 2차 코일(N2A, N2B)의 각 센터 탭과 평활 콘덴서(Co)의 양극 단자와의 사이에 초크 코일(Lo)을 삽입하도록 한 것에 의한 것이다.

또한 본 예의 경우, 이러한 초크 코일(Lo)의 유도계수로서는, 상술도 한 바와 같이 0.7μH정도를 설정하는 것으로, 정류 전류(I3, I4)에 있어서의 역방향 전류의 발생을 방지하는 것이 가능하게 되어 있다.

또, 도 17에 있어서는, 2차 측 직류 출력전압(Eo)에 생기는 리플 성분(ΔEo)이 나타나고 있다.

이 도 17에 나타나는 리플 성분(ΔEo)과 앞의 도 13에 나타낸 리플 성분(ΔEo)을 비교하여 알 수 있는 바와 같이, 도 15의 회로의 리플 성분(ΔEo)으로서는(ΔEo)=0.05Vp(50mVp)과, 2차 측 직류 출력전압(Eo)의 라인에 π형태 필터를 마련한 도 12의 회로의 경우와 동일한 정도로 억제되는 것이 된다. 이것은, 도 15에 나타낸 바와 같이 하여, 본 예에서는 초크 코일(Lo)을 평활 콘덴서(Co)의 양극 단자와 접속되도록 하여 삽입하고 있는 것에 의한다.

즉, 이와 같이 초크 코일(Lo)을 평활 콘덴서(Co)의 양극 단자와 접속되도록 하여 삽입함으로써, 이 초크 코일(Lo)에 의한 유도계수와 평활 콘덴서(Co)의 캐패 시턴스에 의한 필터 회로가 형성되며, 이것에 의해서 2차 측 직류 출력전압(Eo)에 생기는 리플 성분이 억제되는 것이다.

또, 이 리플 성분(ΔEo)의 파형에 의해 나타나는 바와 같이, 이 경우의 2차 측 직류 출력전압(Eo)에 있어서의, MOS－FET(Q3, Q4)의 턴오프 시에 대응한 기간에 생기는 노이즈 성분의 레벨로서도, 도 12의 회로의 경우와 동일하게 0.1Vp정도로 억제되어 있다.

이와 같이 2차 측 직류 출력전압(Eo)에 생기는 노이즈 성분이 저감되고 있는 것은, 앞서도 설명한 바와 같이 쇼트키 다이오드(Dg1, Dg2)를 생략하도록 했기 때문이다.

또, 이러한 2차 측 직류 출력전압(Eo)에 생기는 노이즈 성분은, 초크 코일(Lo)의 임피던스 성분에 의해도 억제되는 것이라고 생각된다.

또한 확인을 위해서 말해 두면, 이 경우로서도, 경부하시(Po=25W시)의 동작으로서는, 앞의 도 13의 경우와 동일하게 스위칭 소자(Q2)의 양단 전압(V1)에 대해서 2차 측 코일 전압(V2)은 거의 같은 타이밍으로 얻을 수 있어 연속 모드가 된다.

도 18에는, 도 15에 나타낸 본 예의 전원회로와 앞의 도 12에 나타낸 기본 구성과의 비교로서, 부하 전력 변동에 대한 AC→DC전력 변환 효율(ηAC→DC)의 특성을 나타낸다. 여기에서는, 본 예의 전원회로의 특성을 실선으로 나타내고, 도 12의 회로의 특성을 파선으로 나타낸다.

이 도 18에 의하면, AC→DC전력 변환 효율(ηAC→DC)은, 본 예의 회로가 도 12에 나타낸 회로에 대해서, 부하 전력(Po=25W)~100W의 범위에 걸쳐서 높아지고 있 는 것을 알 수 있다.

앞서도 설명한 바와 같이, 도 12에 나타낸 기본 구성에서는, 부하 전력(Po=100W)시에는 ηAC→DC=86.5％정도였던 것에 비하여, 도 15의 본 예의 전원회로에서는, 부하 전력(Po=100W)시에 ηAC→DC=88.5％로, 약 2.0％ 향상하는 결과를 얻고 있다.

또, 부하 전력(Po=25W)시에는, 도 12의 회로에서는 ηAC→DC=87％정도였지만, 본 예에서는 ηAC→DC=88％정도로 약 1.0％ 향상하는 결과를 얻을 수 있었다.

이러한 전력 변환 효율의 향상은, 지금까지의 설명에서도 이해되는 바와 같이, 도 12의 회로에 갖춰져 있던 2차 측의 π형태 필터를 삭제하도록 한 것에 의한다. 즉 이 경우는, 앞의 도 12의 구성으로부터 적어도 평활 콘덴서(Co2)가 삭제된 것으로 되기 때문에, 이러한 평활 콘덴서(Co2)의 ESR(예를 들면 도 12의 경우에서는 15mΩ만큼의 손실을 저감할 수 있는 것이다.

또한, 한층 더 이러한 전력 변환 효율의 향상은 , 초크 코일(Lo)을 마련한 것으로, 절연 컨버터 트랜스(PIT)의 2차 코일(N2A, N2B)의 권수를, 도 12의 경우보다 줄일 수 있던 것에 의한 것이기도 하다.

즉, 앞서도 기술한 바와 같이, 이 경우는 2차 코일의 권수로서 도 12의 경우의 6T에서 4T로 줄일 수 있던 것으로, 그만큼 2차 코일의 선재가 필요로 하는 길이를 짧게 하여 DCR를 저감할 수 있다. 그리고, 이것에 의해서, 2차 코일에 대해 생기는 전력 손실을 저감하는 것이 가능해지며, 이 결과로서 전력 변환 효율의 향상을 도모할 수 있는 것이다.

이상과 같이 하고, 제 5실시 형태의 스위칭 전원회로에서는, 도 12의 회로에서는 각 정류 전류 경로에 대해서 삽입되어 있던, 비즈 코어에 의한 인덕터(Ld1, Ld2)를 삭제하고, 이것을 대신해 2차 코일(N2A, N2B)의 각 센터 탭과 평활 콘덴서(Co)의 양극 단자와의 사이에, 초크 코일(Lo)을 삽입하도록 하고 있다.

그리고, 이것과 함께 게이트 저항(Rg1, Rg2)에 각각 병렬에 접속되어 있던 쇼트키 다이오드(Dg1, Dg2)를 삭제하고, 또한 2차 측 직류 출력전압(Eo)의 라인에 설치되어 있던 π형태 필터를 삭제하도록 하고 있다.

이러한 제 5실시 형태의 스위칭 전원회로에 의하면, 상기와 같이 하여 2차 코일의 각 센터 탭과 평활 콘덴서(Co)와의 사이에 삽입된 초크 코일(Lo)에 의해서, 정류 전류에 역방향 전류가 발생하는 것을 방지하는 것이 가능해진다.

그리고, 상기와 같이 하여 쇼트키 다이오드(Dg1, Dg2)를 삭제한 것에 의해서, 2차 측 직류 출력전압(Eo)에 중첩한다고 여겨지는 고주파의 스위칭 잡음을 억제할 수 있다.

또, 상기와 같이 제 5실시의 형태에서는, 2차 측의 π형태 필터(평활 콘덴서(Co2))가 삭제됨으로써, 이π형태 필터에 의해서 발생하고 있던 만큼의 전력 손실(평활 콘덴서(Co2)의 ESR에 의한 손실)을 없앨 수 있다.

게다가 제 5실시의 형태에서는, 상기에서도 한 바와 같이 초크 코일(Lo)을 2차 코일의 각 센터 탭에 접속되도록 하여 삽입하고 있으므로, 절연 컨버터 트랜스(PIT)에 있어서, 중부하시에도 연속 모드로 하기 위해서 소정 이하의 자속밀도를 설정할 때의, 2차 코일의 권수를 줄일 수 있다. 그리고, 이것에 의해서, 앞서도 설명한 바와 같이 2차 코일의 DCR를 저감할 수 있어 그만큼, 2차 코일에 있어서의 무효 전력도 저감할 수 있다.

이와 같이 하여 무효 전력이 저감되는 것에 의해서, 전력 변환 효율의 향상을 도모할 수 있다.

또 이때, 상기와 같이 2차 코일의 DCR이 저감되므로, 2차 코일의 발열도 저감할 수 있다.

또, 제 5실시의 형태에서는, 상기 초크 코일(Lo)의 코어재로서 자속밀도의 비교적 높은 금속계 먼지, Ni－Zn계 페라이트를 선정함으로써, 초크 코일(Lo)의 유도계수치를 전류 레벨의 변동에 대해서 안정화할 수 있다.

그리고, 이것에 의해서, 예를 들면 경부하의 조건이 되는 것과 동일하게, 급격하게 그 유도계수치가 변화하여 이상 발진 동작이 생기는 사태를 방지할 수 있고, 앞의 도 12의 회로의 경우와 같이, 경부하시에 있어서의 2차 측 직류 출력전압(Eo)에 리플이 생기는 것이 없어진다.

또, 더더욱 이 경우는, 상기에서도 한 바와 같이 비즈 코어에 의한 인덕터(Ld1, Ld2) 및 쇼트키 다이오드(Dg1, Dg2) 및 π형태 필터를 생략할 수 있으므로, 그만큼 도 12의 회로의 경우보다 회로 구성을 간략화할 수 있다고 하는 메리트도 있다.

이어서, 다음의 도 19 ~ 도 22를 참조하여, 본 발명의 제 6실시의 형태로서의 스위칭 전원회로의 구성 예에 대해 설명한다.

제 6실시 형태의 스위칭 전원회로로서는, 상기한 도 15의 회로의 접속 형태 하에서, 초크 코일(Lo)의 구성만을 변경하도록 한 것이다.

따라서, 이하에서는 이러한 제 6실시 형태의 스위칭 전원회로에 대해 이용하는, 주로 초크 코일(Lo)의 구성에 대해서만 설명하고, 스위칭 전원회로 전체의 구성으로서는 앞의 도 15와 동등하게 되므로 여기에서의 설명은 생략한다.

먼저, 이 경우의 초크 코일(Lo)로서는, 그 코일(No)로서 예를 들면 다음의 도 19 혹은 도 20에 나타내는 바와 같이 구성하도록 하고 있다.

제 6실시의 형태에 있어서, 이러한 초크 코일(Lo)의 코일(No)의 선재로는, 예를 들면 폴리우레탄 피막 등의 절연 피복 처리가 이루어진 구리 철사 등에 의한 소선이, 복수개 합쳐서 꼬아 이루어지는, 릿트선(10)을 사용한다.

그리고, 먼저 도 19의 경우는, 이러한 릿트선(10)의 복수를, 도시하는 바와 같이 하여 평행으로 정렬시킨 릿트선대(11)를 형성하도록 하고 있다. 그리고, 이 릿트선대(11)의 양단부에 대해서, 도시하는 바와 같이 리드 선(14, 14)을 납땜하는 것에 의해서, 코일(No)을 형성한다.

또한 이 경우의 릿트선대(11)로서는, 도시하는 바와 같이 4개의 릿트선(10)을 정렬시키도록 하고 있다. 그리고, 이러한 릿트선(10)으로서 이 경우는 선지름 0.1mφ의 소선을 200다발 합쳐서 꼰 것을 이용해 한층 더 그 길이(Y1)로서는, 이 경우의 보빈사이즈에 대응시킨 예를 들면 12mm로 설정한다.

또, 이 경우의 리드 선(14)으로서는, 도시하는 바와 같이 평각선을 사용하도록 하고 있다. 또한 릿트선대(11)에 대한, 이러한 평각선에 의한 리드 선(14)의 납땜으로서는, 예를 들면 릿트선(10) 내의 각 소선의 구리 철사 부분을 표출시킨 다음, 이 구리 철사 부분을 리드 선(14)에 휘감은 다음 실시하도록 되면 좋다. 혹은, 릿트선대(11)의 양단부에 예비 땜납을 실시하도록 해 두면, 각 소선으로부터 구리 철사 부분을 표출시키는 수고를 줄일 수 있는 동시에, 이것을 리드 선(14)에 휘감는다고 하는 수고도 생략할 수 있다.

또, 도 20의 예에서는, 복수의 릿트선(10)을 교대로 짠 평편선(12)를 형성하도록 하고 있다. 이 경우로서도, 평편선(12)의 양단부에 대해서는, 도면과 같이 각각 리드 선(14, 14)을 납땜하도록 된다.

이러한 평편선(12)으로서, 여기에서는 3개의 릿트선(10)을 평평하게 짜는 동시에, 도시하는 평편선(12)의 길이(Y2)로서는 14mm를 설정한다.

또한 이 경우의 릿트선(10)으로서도, 소선지름=0.1φ×200 묶음의 사양의 것을 이용한다. 또, 이 경우도 리드 선(14)으로서는, 평각선을 사용한다.

그리고, 제 6실시의 형태에서는, 초크 코일(Lo)의 코어로서 다음의 도 21에 나타내는 바와 같은 EE형 코어를 이용하도록 하고 있다.

이 도 21의 단면도에 나타내는 바와 같이 하여, 이 경우의 초크 코일(Lo)의 코어로서는, 단면 형상이 각각 E자형으로 된 페라이트재의 각각의 자각을 대향시킨, 도면과 같은 EE형 코어(CR11)를 이용하도록 된다.

그리고, 이러한 EE형 코어(CR11)의 중앙자각에 대해서는, 도시하는 바와 같이 갭(G)을 형성하도록 하고 있다.

또, 이 경우의 EE형 코어(CR11)의 재질로서는, Mn－Zn계 페라이트재를 선정하고 있다.

그리고, 이 경우의 EE형 코어(CR11)의 사이즈로서는, 예를 들면 EE－25를 선정하고 있다.

이러한 EE형 코어(CR11)에 대해서는, 중앙자각을 덮듯이 하여 수지 등에 의한 보빈(B)을 갖출 수 있다. 또, 이러한 EE형 코어(CR11)의 외면의 양단에는, 기판 실장면 방향으로 돌출한 복수의 핀 단자(15)를 지지하는 핀 단자 지지 지부(16, 16)가 갖춰져 있다.

그리고, 상기와 같이 EE형 코어(CR11)의 중앙자각을 덮는 보빈(B)에 대해서는, 앞의 도 19에 나타낸 릿트선대(11)에 의한 코일(No), 또는 도 20에 나타낸 평편선(12)에 의한 코일(No)을 소정의 턴수로 권회한다.

그리고, 도시는 하고 있지 않지만, 이와 같이 보빈(B)에 권장되는 릿트선대(11) 혹은 평편선(12)의 양단에 납땜 된 리드 선(14, 14)을, 각각 대응하는 핀 단자(15)에 대해서 납땜한다.

이것에 의해서 제 6실시 형태로서의 초크 코일(Lo)이 형성된다.

또한 이 경우의 코일(No)의 권수로서는, 릿트선대(11), 평편선(12)으로 된 경우도 모두 2T를 권회하도록 하고 있다. 또, 상기한 갭(G)으로서는, G=1.4 mm를 형성한다. 이것에 의해서 제 6실시 형태의 경우로서도, 초크 코일(Lo)의 유도계수를 0.7μH 정도로 설정하고 있다.

이러한 구성으로 이루어지는, 제 6실시의 형태로서의 초크 코일(Lo)에 의하면, 상기와 같이 코일(No)로서 복수의 릿트선(10)을 정렬 또는 평평하게 짠 상태로 권장함으로써, 이 초크 코일(Lo)에 있어서의 무효 전력을 저감할 수 있다.

즉, 도 19에 나타낸, 복수의 릿트선(10)을 정렬시킨 릿트선대(11)으로 했을 경우는, 예를 들면 앞의 제 5실시 형태의 경우의 초크 코일(Lo)(제 16 도면 참조)과 같이, 1개의 평각선(5a)에 의해 코일을 권장하는 경우보다도, 그 턴수는 적어도 된다. 실제로는, 도 16의 경우 초크 코일(Lo)에서는 4T를 권장하고 있던 것을, 상기에서도 한 바와 같이 이 경우는 2T로 끝나는 것으로 되고, 그만큼 코일(No)의 선재(릿트선(10))의 길이를 짧게 할 수 있다. 그리고, 이와 같이 각 릿트선(10)의 길이를 짧게 할 수 있으므로, 코일(No)의 DCR를 저감하여 초크 코일(Lo)의 무효 전력을 저감할 수 있는 것이다.

또, 코일(No)을 평편선(12)로 하는 경우도, 똑같이 1개의 선재에 의해 권장 하는 경우보다 그 길이를 짧게 할 수 있고, 이것에 의해서 초크 코일(Lo)의 무효 전력을 저감할 수 있다. 또, 이 경우는, 릿트선(10)이 교대로 짜여 짐으로써, 고주파의 정류 전류가 흐르는 것에 의해 코일(No)에 생기는 와전류 손실이 저감되며, 이것에 의해서도 초크 코일(Lo)의 무효 전력의 저감을 도모할 수 있게 된다.

더욱이 이 경우는, 초크 코일(Lo)의 코어로서 비교적 저손실로 여겨지는 Mn－Zn계 페라이트재를 사용하도록 하였으므로, 초크 코일(Lo)에 있어서의 코어의 철의 손실이 저감되며, 이것에 의해서도 무효 전력의 저감이 도모되고 있다.

또한, 앞서 설명한 바와 같이 하여, 상기한 릿트선대(11), 평편선(12)의 단부의 핀 단자(15)로의 장착이, 평각선에 의한 리드 선(14)를 이용하는 것에 의해서도, 선재의 단면적이 증가하는 만큼, 예를 들면 통상의 원형 단면을 가지는 리드 선을 사용하는 경우보다도 손실을 저감할 수 있다.

도 22는, 제 6실시 형태의 스위칭 전원회로에 있어서의, 부하 전력 변동에 대한 AC→DC전력 변환 효율(ηAC→DC)의 특성을 나타낸다. 이 도면에 있어서도, 제 6실시의 형태로서의 전원회로의 특성을 실선으로 나타내고, 도 12의 회로의 특성을 파선에 의해 나타낸다.

이 도면에 나타나는 바와 같이, 제 6실시 형태의 스위칭 전원회로에 있어서도, 부하 전력 Po25W~Po=100의 범위에 걸쳐서, 앞의 도 12에 나타낸 실시 형태의 기본 구성의 회로보다 높은 전력 변환 효율을 얻을 수 있는 것을 알 수 있다.

그리고, 실험에 의하면, 교류 입력 전압(VAC=100V), 부하 전력(Po=100W)시에 있어서의 전력 변환 효율로서는, ηAC→DC=91.5％가 되는 결과를 얻을 수 있었다. 이것은, 도 12에 나타낸 실시 형태의 기본 구성의 회로보다 5.0％ 향상하는 것이다.

또, 이 결과는, 앞의 도 15에 나타낸 제 5실시 형태의 회로의 전력 변환 효율(ηAC→DC=88.5％)과 비교해도, 3.0％ 향상하고 있는 것이다.

이와 같이 제 6실시 형태의 회로에 있어서, 제 5실시 형태의 회로보다도 전력 변환 효율이 향상하고 있는 것은, 상기에서도 한 바와 같이 초크 코일(Lo)의 코일(No)로서 복수의 릿트선(10)에 의한 릿트선대(11) 또는 평편선(12)을 이용함으로써, 도 15의 회로의 경우보다 초크 코일(Lo)의 DCR이 저감된 것에 의한 것이다.

실험에 의하면, 제 6실시 형태의 초크 코일(Lo)에 있어서의 DCR은, 0.5mΩ이하가 되며, 제 5실시 형태의 경우의 초크 코일(Lo)의 DCR=1.1mΩ보다 큰 폭으로 저감되는 결과를 얻고 있다.

또한 확인을 위해서 말해 두면, 이러한 제 6실시 형태의 전원회로라고 해도, 그 회로 구성은 도 15의 회로와 동등한 것으로 되어 있기 때문에, 제 5실시 형태의 경우와 동등한 효과를 얻을 수 있다.

예를 들면, 이 경우로서도, 초크 코일(Lo)의 역기 전력에 의해서 정류 전류의 역방향 전류를 억제할 수 있다. 또, 이 경우도, MOS－FET(Q3, Q4)에 접속되어 있던 쇼트키 다이오드(Dg1, Dg2)는 삭제되므로, 2차 측 직류 출력전압(Eo)에 중첩한다고 여겨지는 고주파의 스위칭 잡음을 억제할 수 있다.

더구나 이 경우로서도, 초크 코일(Lo)은 2차 코일의 각 센터 탭에 접속되도록 하여 삽입되기 때문에, 연속 모드로 할 때에 해당하는 2차 코일의 권수를 줄일 수 있고, 여기에 따른 무효 전력의 저감을 도모할 수 있다.

또, 제 6실시의 형태에서는, 상기 초크 코일(Lo)의 코어재로서 Mn－Zn계 페라이트재에 의한 EE형 코어(CR11)를 선정하고 있지만, 이러한 Mn－Zn계 페라이트재로서도, 비교적 높은 포화 자속밀도를 얻을 수 있는 것이다. 이것으로부터, 제 6실시의 형태로서도, 초크 코일(Lo)의 유도계수치를 전류 레벨의 변동에 대해서 안정화할 수 있다.

즉 이것에 의해서, 이 경우도 소요 이하의 경부하의 조건(예를 들면 부하 전력 Po=12.5W 이하)이 되었을 때에, 2차 측 직류 출력전압(Eo)에 발생된다고 여겨지고 있던 리플의 발생을 방지할 수 있다.

또한, 더욱이 제 6실시의 형태에서는, 초크 코일(Lo)의 코어로서 E자형 코어로서의 2EE형 코어(CR11)를 조합한 코어로 한 것이므로, 그 유도계수의 설정은, 이 러한 EE형 코어(CR11)의 중앙자각에 대해서 형성되는 갭 길이의 설정에 의해 가능해진다.

즉 이 경우, 초크 코일(Lo)의 유도계수치는, 이러한 갭 길이의 관리라고 하는 비교적 간단하고 쉬운 조정에 의해서, 그 불균일을 억제할 수 있는 것이다.

또한 이러한 EE형 코어(CR11)를 이용하도록 한 본 예의 초크 코일(Lo)의, 대량 생산시에 있어서의 유도계수치의 불균일은, 먼저 예시한 갭(G)=1.4mm를 관리함으로써 예를 들면 ±5％이내로 억제할 수 있다.

이어서, 이하의 도 23~ 도 26에는, 제 6실시 형태의 초크 코일(Lo)의 변형 예에 대해 나타낸다.

제 6실시 형태의 변형 예로서도, 초크 코일(Lo)의 코일(No)에는, 앞의 도 19에 나타낸 바와 같은 릿트선대(11) 또는 도 20에 나타낸 평편선(12)을 이용하도록 하고 있다.

그리고, 이 경우는, 도 23에 나타내는 바와 같이 하여, 상기 릿트선대(11)의 양단에는, 각각 L자형으로 접어 구부린 리드 선(14)(평각선)을 납땜하도록 하고 있다.

동일하게 평편선(12)을 이용하는 경우라고 해도, 도 24에 나타내는 바와 같이 하여 그 양단에는, L자형으로 접어 구부린 평각선에 의한 리드 선(14)을 납땜 하도록 하고 있다.

그리고, 이러한 리드 선(14)의 선단에는, 도시하는 바와 같이 예비 반전을 실시하도록 하고 있다.

또한 이 경우의 릿트선(10)의 선 지름／묶음 수, 개수 및 길이는, 각각 앞의 도 19, 도 20의 경우와 동등하게 되면 좋다.

그리고, 이 경우의 초크 코일(Lo)의 코어로서도, 도 25의 단면도에 나타내는 바와 같이, 그 단면 형상이 EE자형으로 된 코어를 이용하도록 하고 있다.

여기에서의 초크 코일(Lo)의 코어로서는, 단면 형상은 EE자형 모양으로 되지만, 그 중앙자각이 원통 형상으로 된, ER형 코어(CR12)를 사용한다.

그리고, 이러한 ER형 코어(CR12)의 중앙자각에 대해서는, 이 경우도 갭(G)을 형성한다. 게다가 이 경우의 ER형 코어(CR12)의 재질로서도, 앞의 도 21의 EE형 코어(CR11)와 동일하게, Mn－Zn계 페라이트재를 선정하고 있다.

그 다음에, 제 6실시 형태의 변형 예에 있어서는, 이러한 ER형 코어(CR12)의 외면 양단에 갖춰진 핀 단자 지지부(16, 16)에 대해, 각각 소정 위치에 구부(16a)를 형성해 두도록 한다.

그리고, 우선은 한편의 핀 단자 지지부(16)에서 형성되는 구부(16a)에 대해서, 앞의 도 25 또는 도 24에 나타낸 코일(No)의 감기 시작하는 쪽 단부에 장착된 리드 선(14)의 첨단 부분을 삽통시켜, 도시하는 보빈(B)에 대해서 코일(No)을 권회한다.

게다가 이와 같이 감아 돌린 코일(No)의, 감기가 끝나는 쪽이 되는 단부에 장착된 리드 선(14)의 선단 부분을, 다른 쪽의 핀 단자 지지부(16)에 형성한 구부(16a)에 삽통시켜, 초크 코일(Lo)을 형성하는 것이다.

이러한 변형 예로서의 초크 코일(Lo)에 의해서도, 코일(No)로서 복수의 릿트 선(10)에 의한 릿트선대(11)또는 평편선(12)으로 권장되므로, 도 16에 나타낸 1개의 평각선(5a)이 되는 경우보다도 선재의 길이를 짧게 할 수 있고, 이것에 의해서 초크 코일(Lo)에 있어서의 무효 전력을 저감할 수 있다.

즉, 이 변형 예의 구성에 의해서도, 제 6실시의 형태와 같은 효과를 얻을 수 있는 것이다.

게다가 이 경우는, 상기와 같이 릿트선대(11), 평편선(12)의 양단에 장착된 리드 선(14, 14)의 선단부를 예비 땜납 한 다음, 이것을 구부(16a)에 삽통하도록 함으로써, 이 예비 땜납 한 단부를 직접 기판에 대해서 장착하는 것이 가능해지고, 리드 선(14)을 초크 코일(Lo)의 핀 단자(15)에 대해서 납땜할 필요가 없어진다고 하는 메리트도 있다.

또, 한층 더 도 26의 단면도에는, 제 6실시 형태의 초크 코일(Lo)로서 다른 변형 예의 구성을 나타낸다.

제 6실시 형태의 다른 변형 예에서는, 도 26에 나타내는 바와 같이 하여, 절연 컨버터 트랜스(PIT)에 있어서의, 2차 측에 위치하도록 된 코어에 대해서, 초크 코일(Lo)의 코어를 인접시키도록 하여 마련한 것이다.

즉, 절연 컨버터 트랜스(PIT)의 2차 측에 위치하도록 된 E형 코어(CR2)의 외면에 대해서, 그 자각을 마주보게 하여 초크 코일(Lo)의 ER형 코어(CR12)를 마련한다. 그리고 이 경우는, 이러한 E형 코어(CR2)의 외면과 ER형 코어(CR12)의 중앙자각과의 사이에 대해서 갭(G)이 형성되는 바와 같이 한 것이다.

또한 ER형 코어(CR11)로서는, 이 경우의 절연 컨버터 트랜스(PIT)의 E형 코 어(CR1, CR2)와 같은 사이즈가 되는, 예를 들면 ER－40형을 선정하면 좋다.

이러한 제 6실시 형태의 다른 변형 예에 따라서는, ER형 코어의 중앙자각에 대해서 설치된 보빈(B)에 대해서, 릿트선대(11) 또는 평편선(12)에 의한 코일(No)을 1T의 턴수에 의해 권장하는 동시에 상술한 바와 같이 형성되는 갭(G)으로서 G=1mm를 설정했을 경우에, 제 6실시 형태의 회로와 동등한 효과를 얻을 수 있다.

또한 본 발명으로서는, 지금까지 설명한 전원회로의 구성으로 한정되는 것은 아니다.

예를 들면, 본 발명에 근거한 코일 전압 검출 방식의 동기 정류회로의 세부 구성에 대해서는 적절하게 변경되어도 좋다. 또, 예를 들면 1차 측 스위칭 컨버터의 스위칭 소자로서는, IGBT(Insulated Gate Bipolar Transistor) 등, 타려식에 사용 가능한 소자이면, MOS－FET 이외의 소자가 채용되어도 상관없다. 또, 먼저 설명한 각 부품 소자의 정수 등도, 실제의 조건 등에 따라 변경되어도 상관없다.

또, 본 발명으로서는, 자려식에 의한 전류 공진형 컨버터를 갖추어 구성하는 것도 가능하게 된다. 이 경우에는, 스위칭 소자로서 예를 들면 바이폴러 트랜지스터를 선정할 수 있다. 또한, 4석의 스위칭 소자를 풀 브릿지 결합한 전류 공진형 컨버터에도 적용할 수 있다.

또, 상용 교류 전원을 입력하여 직류 입력 전압을 얻는 정류회로라고 해도, 예를 들면 배전압 정류회로 이외의 구성으로 하는 것이 고려된다.

Claims

복수의 스위칭소자를 구비하고 형성되며, 입력된 직류입력전압을 단속하도록 하고 스위칭을 행하는 스위칭과,

상기 복수의 스위칭소자가 교대로 온 오프하도록 스위칭 구동하는 1차측 구동부와,

상기 스위칭부로부터의 스위칭출력을 1차측에서 2차측으로 전송하는 것이며, 2차코일과 센터탭한 탭 출력을 가지는 2차코일이 권장되는 절연컨버터 트랜스이며, 갭길이를 소정 이상으로 하는 것으로, 상기 1차코일과 상기 2차코일의 결합계수를 소정 이하에 설정되는 절연컨버터 트랜스와,

적어도, 상기 절연컨버터 트랜스의 1차코일의 누설 인덕턴스 성분과, 자기의 캐패시턴스에 의하여 상기 스위칭부의 동작을 공진형으로 하기 때문에 1차측 공진회로를 형성하는 1차측 공진 콘덴서와,

상기 2차코일의 탭출력에 접속되는 2차측 평활콘덴서를 가지고, 상기 절연컨버터 트랜스의 2차코일에 유기되는 교번전압을 전파정류하고 상기 2차측 평활콘덴서에 정류전류를 충전하는 것으로, 상기 2차측 평활덴서의 양단전압으로서 2차측 직류출력전압을 얻도록 된 동기정류회로를 구비하는 것으로 되며,

상기 1차측 코일과 2차코일의 탭수는, 상기 2차측 직류출력전압에 접속되는 부하조건의 변동에 관계없이, 상기 전파정류동작에 의해 동기정류회로에 흐르는 2차측 정류전류가 연결모드로 되도록 설정되는 동시에,

상기 동기정류회로는,

상기 2차코일의 탭출력에 의해 나누어진 한편 단부와 2차측 기준전위와의 사이에 직렬접속되는 제 1의 전계효과 트랜지스터와,

상기 2차코일의 탭출력에 의해 나누어진 다른 쪽 단부와 2차측 기준전위와의 사이에 직렬접속되는 제 2의 전계효과 트랜지스터와,

상기 제 1의 전계효과 트랜지스터가 정류전류를 흐르게 할 반파기간에 대응하는 2차코일 전압을 저항소자에 의해 검출하고, 상기 제 1의 전계효과 트랜지스터를 온으로 하기 때문에 게이트전압을 출력하도록 된 제 1의 구동회로와,

상기 제 2의 전계효과 트랜지스터가 정류전류를 흐르게 할 반파기간의 대응하는 2차코일 전압을 저항소자에 의해 검출하고, 상기 제 2의 전계효과 트랜지스터를 온으로 하기 때문에 게이트전압을 출력하도록 된 제 2의 구동회로와,

또한, 상기 2차코일의 탭출력에 의해 나누어진 한쪽 단부와 상기 제 1의 전계효과 트랜지스터와의 사이 및 상기 2차코일의 탭출력에 의해 나누어진 다른 쪽 단부와 제 2의 전계효과 트랜지스트와의 사이에, 각각 직렬로 삽입된 소요의 인덕턴스에 의한 제 1의 인덕턴스소자를 갖추는 것을 특징으로 하는 스위칭 전원회로.
제 1항에 있어서,

상기 2차 코일의 탭 출력과 상기 평활 콘덴서와의 사이에 직렬로 삽입된 제 2의 인덕터 소자를 갖추는 것을 특징으로 하는 스위칭 전원회로.
제 1항에 있어서,

제 1의 인덕터 소자는, 상기 제 1 또는 제 2의 전계효과 트랜지스터의 드레인 전극의 리드 선을 삽통하는 통형상의 자성체에 의해 형성되는 것을 특징으로 하는 스위칭 전원회로.
제 1항에 있어서,

상기 제 1의 인덕터 소자는, 프린트 배선 기판에 있어서의 배선 패턴을 나선 모양으로 함으로써 형성되는 것을 특징으로 하는 스위칭 전원회로.
복수의 스위칭소자를 갖추어 형성되며, 입력된 직류입력전압을 단속하도록 하고 스위칭을 행하는 스위칭부와,

상기 복수의 스위칭 소자가 교대로 온 오프 하도록 스위칭 구동하는 1차측 구동부와,

상기 스위칭부로부터의 스위칭 출력을 1차측에서 2차측으로 전송하는 것이며, 1차 코일과 센터탭 한 탭 출력을 가지는 2차 코일이 권장되는 절연 컨버터 트랜스이며, 갭 길이를 소정 이상으로 하는 것으로, 상기 1차 코일과 상기 2차 코일의 결합 계수를 소정 이하로 설정되는 절연 컨버터 트랜스와,

적어도, 상기 절연 컨버터 트랜스의 1차 코일의 누설 인덕턴스 성분과, 자기의 캐패시턴스에 의하여 상기 스위칭부의 동작을 공진형으로 하기 위한 1차측 공진 회로를 형성하는 1차측 공진 콘덴서와,

상기 2차 코일의 탭 출력에 접속되는 2차측 평활 콘덴서를 가지고, 상기 절연 컨버터 트랜스의 2차 코일에 유기되는 교번 전압을 전파 정류하고 상기 2차측 평활 콘덴서에 정류 전류를 충전하는 것으로, 상기 2차측 평활 콘덴서의 양단 전압으로서 2차측 직류 출력전압을 얻도록 된 동기 정류회로를 갖추는 것으로 되며,

상기 1차 코일과 2차 코일의 턴수는, 상기 2차측 직류 출력전압에 접속되는 부하조건의 변동에 관계없이, 상기 전파정류동작에 의해 동기 정류회로에 흐르는 2차측 정류전류가 연속 모드로 되도록 설정되는 동시에,

상기 동기정류회로는,

상기 2차 코일의 탭 출력에 의해 나누어진 한쪽 단부와 2차측 기준 전위와의 사이에 직렬 접속되는 제 1의 전계효과 트랜지스터와,

상기 2차 코일의 탭 출력에 의해 나누어진 다른 쪽 단부와 2차측 기준 전위와의 사이에 직렬 접속되는 제 2의 전계효과 트랜지스터와,

상기 제 1의 전계효과 트랜지스터가 정류전류를 흘려야 할 반파 기간에 대응하는 2차 코일 전압을 저항 소자에 의해 검출하고, 상기 제 1의 전계 효과 트랜지스터를 온으로 하기 위한 게이트 전압을 출력하도록 제 1의 구동회로와,

상기 제 2의 전계효과 트랜지스터가 정류전류를 흘려야 할 반파 기간에 대응하는 2차 코일 전압을 저항소자에 의해 검출하고, 상기 제 2의 전계효과 트랜지스터를 온으로 위한 게이트 전압을 출력하도록 된 제 2의 구동회로와,

또한, 상기 2차 코일부의 탭 출력과 상기 평활 콘덴서와의 사이에 직렬로 삽입되는 소요의 인덕턴스에 의한 인덕터 소자를 갖추는 것을 특징으로 하는 스위칭 전원회로.
제 5항에 있어서,

상기 2차측 직류 출력전압의 레벨에 따라서, 상기 스위칭부의 스위칭 주파수를 가변제어하는 것으로, 상기 2차측 직류 출력전압에 대해서의 정전압 제어를 행하도록 된 정전압 제어부를 또한 갖추는 것을 특징으로 하는 스위칭 전원회로.
제 5항에 있어서,

상기 스위칭부를 형성하는 복수의 스위칭 소자중, 적어도 한쪽 스위칭 소자에 대하여 병렬로 접속되는 부분 공진 콘덴서의 캐패시턴스와, 상기 절연 컨버터 트랜스의 1차 코일의 누설 인덕턴스 성분에 의해서 형성되며, 상기 한쪽 스위칭 소자의 턴 오프 기간에 부분 전압 공진 동작을 행하는 1차측 부분 전압 공진 회로를, 또한 갖추는 것을 특징으로 하는 스위칭 전원회로.
제 5항에 있어서,

상기 인덕터 소자는, 평각선에 의해 원통형으로 세로로 감겨진 코일을 가지는 평판형의 페라이트 코어(ferrite core)와 상기 원통형의 코일에 삽입되는 포트형의 금속계 먼지에 의해 구성되며, 소요의 포화 자속밀도와 소요의 인덕턴스를 가지도록 된 초크 코일인 것을 특징으로 하는 스위칭 전원회로.
제 5항에 있어서,

상기 인덕터 소자는, Mn－Zn계 페라이트재에 의한 EE형 코어의 자각에 대하여 소요 턴수에 의해 코일이 권장되고, 소요의 포화 자속밀도를 가지는 동시에, 소요의 인덕턴스를 가지도록 된 초크 코일인 것을 특징으로 하는 스위칭 전원회로.
제 9항에 있어서,

상기 초크 코일의 코일로서, 복수의 릿트(litz)선을 평행하게 정렬시키고 띠모양으로 한 릿트선대를 권장한 것을 특징으로 하는 스위칭 전원회로.
상기 초크 코일의 코일로서 복수의 릿트선을 평편한 평편선을 권장한 것을 특징으로 하는 스위칭 전원회로.