JP2004536543A - スイッチモード電力コンバータで使用される絶縁駆動回路 - Google Patents

Abstract

フルブリッジ・トポロジによりスイッチモード電力コンバータ内の一次側スイッチおよび同期整流器に適切な遅延を生じさせるための駆動トランスおよび関連する回路を提供する。本発明では、駆動トランスの巻線の漏れインダクタンスと一次側スイッチ（ＭＯＳＦＥＴ）の入力容量を利用して遅延を実現する。このような遅延を引き起こすのに別の回路を必要としないため、信頼性が高い。実施例ではさらに、二次側に配置された制御およびフィードバック回路であっても二次側で感知された条件から一次側巻線をディセーブルまたはイネーブルする手段を開示する。本発明ではさらに、１つの駆動トランスの巻線を使用して完全に位相が外れている２つのスイッチを制御する手段を開示する。

Description

【技術分野】
【０００１】
本発明は、一般に、スイッチモード電力コンバータに関するものであり、より具体的には、絶縁機能および同期整流を用いたフルブリッジ・トポロジで高い性能を示す単純な駆動回路とイネーブル機能を提供する。
【背景技術】
【０００２】
スイッチモード電力コンバータは、インダクタ、トランス、またはキャパシタ、または何らかの組み合わせをエネルギー貯蔵要素として使用し、入力源から出力負荷へ離散パルスでエネルギーを伝達する回路である。回路の負荷限界内に定電圧を維持するため他の回路を追加する。入力電圧に関して出力電圧をステップアップ（ブースト）、ステップダウン（バック）、または反転するように基本回路を構成することができる。トランスを使用することで、出力電圧を入力電圧から電気的に絶縁することができる。
【０００３】
スイッチモード・コンバータは過去１５年の間にごくわずかしか変わっておらず、ほとんどショットキー・ダイオードを使用して出力を整流している。しかし、業界ではＤＣ／ＤＣ電源設計者に対して、デジタル回路に必要な電圧をさらに引き下げ、周波数を高めるという新しい課題を突きつけている。整流にショットキー・ダイオードを使用したコンバータでは出力電圧に関して大きな順電圧降下が発生するため、その効率は一般に比較的低い。効率が低ければ、熱の散逸が大きくなるため、ヒート・シンクを使用してこれを除去する必要があるが、スペースを取る。このショットキー・ダイオードをＭＯＳＦＥＴトランジスタで実際に実現されている「同期整流器」で置き換えることにより、コンバータの効率を劇的に向上させることができる。同期整流器は、新しいものではないが、以前には主に「オン」抵抗が高いせいで高価すぎ受け入れられることはなかった。しかし、コストが下がり、性能が向上するにつれ、同期整流器はたちまち、特に低電圧コンバータ用の有望なコンポーネントとなった。
【０００４】
さまざまなコンバータ・トポロジで自己駆動同期整流器を使用することは非常に魅力的かつポピュラーであるが、それは駆動信号の間に絶縁を追加する必要がないからである。簡素化という利点がある。しかし、同期整流器と一次側スイッチの間に短絡が生じるだけでなく、同期整流に使用されるＭＯＳＦＥＴの寄生アンチパラレル・ダイオードの逆回復電流も生じるという欠点がある。これらの貫通電流を最小限に抑えるために、通常、インダクタンス（または可飽和インダクタ）が同期整流器と直列に入れられる。これは、スイッチング周波数が例えば１００ｋＨｚ〜２００ｋＨｚと低い場合の解決方法であるが、スイッチング周波数が高くなると（２００ｋＨｚ以上）ふさわしくない。特にスイッチング周波数が３００〜４００ｋＨｚだと、これは最適な解決方法とはいえない。これは、同期整流器と直列に入れられているインダクタンスが大きいと、二次電流のｄｉ／ｄｔが低速になることにより電源トランスの二次側の実効デューティ・サイクルが低下するためである。その結果、電源トランスに大きな電圧ヘッドルームが必要になるが、これは実効巻数比が小さくなり、効率が低下することを意味する。
【０００５】
自己駆動同期整流が高いスイッチング周波数に適していないもう１つの理由は、同期整流器（ＭＯＳＦＥＴ）のボディ・ダイオード内の逆回復電流の発生と、一次側スイッチ（通常はＭＯＳＦＥＴ）内のターンオン電流の増大による潜在的損失である。
【０００６】
自己駆動同期整流器が好ましい解決方法でなかった３番目の理由は、電源トランスから引き出される駆動電圧が入力電圧に左右され、したがって著しく変動する可能性がある（２００％〜３００％）という点である。その結果、駆動回路の電力消費量が入力電圧に従い指数関数的に変化し、なおいっそう変動が大きくなり（４００％〜９００％）、コンバータ全体の効率が低下する可能性がある。
【０００７】
さらに好ましい解決方法では、直接駆動を用いて同期整流器に電力を供給し、メイン・スイッチの駆動信号（一次側）と同期整流器（二次側）とのタイミングを適切に制御する。したがって、この解決方法では、スイッチング周波数が高い場合であっても同期整流器の動作を非常に効率的なものとすることができる。直接駆動同期整流器の他の利点として、さらに、駆動電圧（ゲート−ソース間）が一定であり、入力電圧に関係せず、このため広い入力電圧範囲にわたって効率を高められるという点が挙げられる。
【０００８】
短絡（ショートを引き起こす同時導通）を避けるため一次側スイッチの駆動信号と二次側スイッチの駆動信号の間に遅延を設定する必要がある。電力コンバータが低いスイッチング周波数（例えば、１００ｋＨｚ）で動作している場合、スイッチング期間に関する短絡が発生する期間の割合が小さい（通常、４０ｎｓ／１０μｓ）ためスイッチの短絡は許容できる。また、低い周波数で動作する設計のトランスであれば、漏れインダクタンスが大きくなり、短絡電流が減少する。スイッチング周波数が高い場合（１００ｋＨｚ超）、短絡はさらに許容できないものとなる（５００ｋＨｚスイッチング周波数に対して４０ｎｓ／２μｓ）。また、スイッチング周波数が高い場合、効率を高めるためには、トランス内の漏れインダクタンスだけでなく電力段全体の漏れインダクタンスも最小限に抑えなければならない。したがって、短絡時間による電流が無視できないくらいの大きさになり、コンバータ全体の効率が低下し、電力コンポーネントの発熱が著しく増大する可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、フルブリッジ・トポロジによりスイッチモード電力コンバータ内の一次側スイッチおよび同期整流器に適切な遅延を生じさせるための駆動トランスおよび関連する回路を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の一実施形態では、１つの駆動トランスを使用して、適切な遅延を与えるだけでなく、フルブリッジ・トポロジ内の一次側スイッチ、特に高電圧側スイッチを駆動するための電力を供給する。駆動トランスの漏れインダクタンスを使用して、ターンオフに著しい遅延がない間にメイン・スイッチ（一次側）のターンオンを遅延させる。駆動トランスの巻線の数は、制御回路がコンバータの出力を基準にしているときには最小４に、制御回路がコンバータの入力を基準にしているときには最小５にする。フルブリッジ・コンバータでは、制御回路はコンバータの出力を基準としており、４つの巻線は、（１）出力を基準とし、同期整流器を駆動するのに適切な波形を供給する制御および駆動回路（例えば、パルス幅変調（ＰＷＭ）型）信号、（２）２つの底部一次側スイッチの駆動、（３）１つの上部一次側スイッチの駆動、（４）第２の上部一次側スイッチの駆動用である。制御回路がコンバータの入力を基準としている場合、５つの巻線があり、（１）コンバータの入力を基準とする制御および駆動回路信号、（２）同期整流器を駆動するための適切な波形の供給、（３）１つの上部一次側スイッチの駆動、（４）第２の上部一次側スイッチの駆動、および（５）２つの底部一次側スイッチの駆動用である。本発明の他の目的は、コンバータの入力または出力側のいずれかに配置されているコントローラまたは保護回路を介して入力または出力側のいずれかで感知された状態によりモジュールをイネーブル／ディセーブルする手段を提供することである。
【００１１】
本発明の他の目的、利点、および特徴は、以下の詳細な説明を付属の図面とともに読むとより明確に理解できるであろう。
【発明を実施するための最良の形態】
【００１２】
図１Ａおよび１Ｂは、本発明の一実施形態による絶縁駆動回路を使用した同期整流器を採用するフルブリッジ・トポロジを示している。４つの一次側スイッチ（トランジスタ）Ｑ_１０、Ｑ_２０、Ｑ_３０、およびＱ_４０、電源トランスＴ_２、同期整流器Ｓ_１およびＳ_２、出力インダクタＬ_０、およびキャパシタＣ_０は、フルブリッジ・コンバータの電力段を形成する。スイッチＱ_１０およびＱ_２０は、ブリッジの一方の脚を形成し、スイッチＱ_３０およびＱ_４０はブリッジの他方の脚を形成する。ブリッジの両方の脚は、入力電圧間に接続され、Ｑ_１０とＱ_４０は正側に接続され、Ｑ_２０とＱ_３０は負側に接続される。同じ脚（Ｑ_１０とＱ_２０、およびＱ_３０とＱ_４０）内のスイッチは常に、位相がずれた状態で導通し、対角線のスイッチは同時に導通する（Ｑ_１０とＱ_３０、およびＱ_２０とＱ_４０）。電源トランスＴ_２の一次巻線Ｎ_ｐは、２つの脚の間の中点に接続されている。２つの二次側巻線Ｎ_Ｓ１およびＮ_Ｓ２は同じであるのが好ましく、直列に接続されている。２つの巻線Ｎ_Ｓ１およびＮ_Ｓ２の間の共通点が出力インダクタＬ_０の一端に接続されている。インダクタの第２の端は、出力キャパシタＣ_０に接続されている。巻線Ｎ_Ｓ１の第２の端は、同期整流器Ｓ_１に接続され、巻線Ｎ_Ｓ２の第２の端は、同期整流器Ｓ_２に接続されている。基本的なフルブリッジ・コンバータでは、巻線の極性を選択する基準は（ａ）スイッチＱ_１０およびＱ_３０がオンになっているとき、Ｓ_１はオン、Ｓ_２はオフであり、（ｂ）スイッチＱ_２０およびＱ_４０がオンのとき、同期整流器Ｓ_２はオン、同期整流器Ｓ_１はオフであり、（ｃ）４つの一次側スイッチＱ_１０、Ｑ_２０、Ｑ_３０、Ｑ_４０がすべてオフのとき、Ｓ_１とＳ_２は両方ともオンで、電源トランスＴ_２の３つすべての巻線が短絡しているという条件である。
【００１３】
図１Ｂに示されているように、出力電圧Ｖ_ＯＵＴをブロック１００内の基準電圧Ｖ_Ｒと比較する（基準電圧Ｖ_Ｒおよび補償ネットワークがある誤差増幅器を備える）。ブロック１００の出力が絶縁回路１０１（通常、オプトカプラまたは絶縁トランス）に供給され、誤差信号Ｖ_Ｅが例えば、ＰＷＭコントローラ、位相外れ出力ＯＵＴＡおよびＯＵＴＢを発生する２つのドライバ段、およびＯＮ／ＯＦＦロジックを備えるがこれに限定されないコントローラ・ブロック１０２に供給される。ブロック１０２は、さらに、コンバータによくありがちな追加保護機能を備えることもできる。ただし、これらはこの説明の目的には関連がないため、省いている。ドライバ出力ＯＵＴＡおよびＯＵＴＢは、２つの一次側スイッチを同時に駆動できる（Ｑ_１０とＱ_３０、およびＱ_２０とＱ_４０）だけでなく、磁化電流を駆動トランスＴ_１に供給することもできる。図１Ａでは、コントローラおよびドライバＯＵＴＡとＯＵＴＢは−Ｖ_ＩＮを基準としており、したがってコンバータの入力を基準とすることに留意されたい。
【００１４】
駆動トランスＴ_１には５つの巻線Ｎ_１〜Ｎ_５がある（図１Ａ）。その漏れインダクタンスが外部インダクタンスＬ_１、Ｌ_２、Ｌ_３、Ｌ_４、およびＬ_５として図１Ａに明示的に示されている。巻線Ｎ_５は、信号ＯＵＴＡおよびＯＵＴＢでブロック１０２から駆動される。キャパシタＣ_１は、直流ブロッキング・キャパシタとして使用される。巻線Ｎ_１は、一端がトランジスタＱ_１０のソースに接続され、第２の端が直列ダイオードＤ_１０と抵抗器Ｒ_５を介してトランジスタＱ_１０のゲートに接続されている。抵抗器Ｒ_５は、ダイオードＤ_１０と直列に接続されており、漏れインダクタンスＬ_１とトランジスタＱ_１０の入力容量の間の共振により生じるＱ_１０のゲート上の発振を減衰させる。トランジスタＱ_１は、ｐチャネルＭＯＳＦＥＴとして図に示されているが、Ｑ_１０のゲートとソースの間に接続されており、そのゲートは抵抗器Ｒ_３経由で、点極性でマークされている巻線Ｎ_１の端に接続されている。抵抗器Ｒ_１０は、トランジスタＱ_１０のゲートおよびソース間に接続されており、これを使用して、巻線Ｎ_１間の電圧が０になったときのＱ_１０の雑音排除性を高める。抵抗器Ｒ_３は、トランジスタＱ_１のゲートと直列に接続されており、トランジスタＱ_１の入力容量と巻線Ｎ_１の漏れインダクタンスＬ_１との間に生じる望ましくない発振を減衰させる。
【００１５】
同様に、巻線Ｎ_２は、一端がトランジスタＱ_４０のソースに接続され、第２の端が直列ダイオードＤ_４０と抵抗器Ｒ_４１を介してトランジスタＱ_４０のゲートに接続されている。抵抗器Ｒ_４１は、ダイオードＤ_４０と直列に接続されており、漏れインダクタンスＬ_２とトランジスタＱ_４０の入力容量との間の共振で生じるトランジスタＱ_４０のゲート上の発振を減衰させる。トランジスタＱ_４は、ｐチャネルＭＯＳＦＥＴとして図に示されているが、トランジスタＱ_４０のゲートとソースの間に接続されており、そのゲートは抵抗器Ｒ_９経由で、点マークなしで巻線Ｎ_２の端に接続されている。抵抗器Ｒ_４０は、トランジスタＱ_４０のゲートおよびソース間に接続されており、これを使用して、巻線Ｎ_２間の電圧が０になったときのＱ_４０の雑音排除性を高める。抵抗器Ｒ_９は、トランジスタＱ_４のゲートと直列に接続されており、トランジスタＱ_４の入力容量と巻線Ｎ_２の漏れインダクタンスＬ_２との間に生じる望ましくない発振を減衰させる。
【００１６】
巻線Ｎ_４を使用して、入力電圧（−Ｖ_ＩＮ）の負側に接続されている２つの底部一次側スイッチＱ_２０とＱ_３０を駆動する。巻線Ｎ_４の各端は、ダイオードＤ_５０およびダイオードＤ_６０とともに−Ｖ_ＩＮに接続されている。点極性でマークされている（さらに図１Ａで点「Ａ」としてマークされてもいる）巻線Ｎ_４の端が、ダイオードＤ_３０および抵抗器Ｒ_８との直列接続により、トランジスタＱ_３０のゲートに接続されている。トランジスタＱ_３は、ｐチャネルＭＯＳＦＥＴとして図に示されているが、トランジスタＱ_３０のゲートとソースの間に接続されており、そのゲートは抵抗器Ｒ_７経由で、巻線Ｎ_４の端「Ａ」に接続されている。抵抗器Ｒ_８は、ダイオードＤ_３０と直列に接続されており、漏れインダクタンスＬ_４と一次側スイッチＱ_３０の入力容量との間の共振で生じるトランジスタＱ_３０のゲート上の発振を減衰させる。抵抗器Ｒ_３０は、トランジスタＱ_３０のゲートおよびソース間に接続されており、これを使用して、巻線Ｎ_４間の電圧が０になったときのＱ_３０の雑音排除性を高める。抵抗器Ｒ_７は、Ｑ_３のゲートと直列に接続されており、Ｑ_３の入力容量と巻線Ｎ_４の漏れインダクタンスＬ_４との間に生じる望ましくない発振を減衰させる。抵抗器Ｒ_６０は、巻線Ｎ_４の電圧が０のときにゲートをドレインに接続することによりＱ_３をオフ状態に保持するために接続されている。
【００１７】
点極性でマークされていない（さらに図１Ａで点「Ｂ」としてマークされてもいる）巻線Ｎ_４の端が、ダイオードＤ_２０および抵抗器Ｒ_６との直列接続によりトランジスタＱ_２０のゲートに接続されている。抵抗器Ｒ_６は、ダイオードＤ_２０と直列に接続されており、漏れインダクタンスＬ_４と一次側スイッチＱ_２０の入力容量との間の共振で生じるトランジスタＱ_２０のゲート上の発振を減衰させる。トランジスタＱ_２は、ｐチャネルＭＯＳＦＥＴとして図に示されているが、トランジスタＱ_２０のゲートとソースの間に接続されており、そのゲートは抵抗器Ｒ_４経由で、巻線Ｎ_４の端「Ｂ」に接続されている。抵抗器Ｒ_２０は、トランジスタＱ_２０のゲートおよびソース間に接続されており、これを使用して、巻線Ｎ_４間の電圧が０になったときのＱ_２０の雑音排除性を高める。抵抗器Ｒ_４は、トランジスタＱ_２のゲートと直列に接続されており、Ｑ_２の入力容量と巻線Ｎ_４の漏れインダクタンスＬ_４との間に生じる望ましくない発振を減衰させる。抵抗器Ｒ_７０は、巻線Ｎ_４の電圧が０のときにゲートをドレインに接続することによりトランジスタＱ_２をオフ状態に保持するために使用されている。
【００１８】
巻線Ｎ_３が同期整流器Ｓ_１およびＳ_２用の駆動回路に接続されている。点極性でマークされている（さらに図１Ａと１Ｂで点「Ｄ」としてマークされてもいる）巻線Ｎ_３の端が、ロジックＯＲゲートＵ_３の一方の入力と抵抗器Ｒ_２２の他端に接続されている。抵抗器Ｒ_２２の第２の端は、Ｕ_３のグラウンドに接続されている。点でマークされていない（さらに図１Ａと１Ｂで点「Ｃ」としてマークされてもいる）巻線Ｎ_３の他端が、ロジックＯＲゲートＵ_１の一方の入力と抵抗器Ｒ_２１の他端に接続されている。抵抗器Ｒ_２１の第２の端は、Ｕ_１のグラウンドに接続されている。
【００１９】
ロジック・ゲートＵ_１およびＵ_３のそれぞれの入力に対し、グラウンドから入力へ、入力から電源電圧Ｖ_ＣＣＳへ、保護ダイオードが入っていると仮定している。キャパシタＣ_４は、Ｖ_ＣＣＳ間のバイパス・キャパシタとして使用される。これらの保護ダイオードが入っていないロジック・ゲートを使用する場合、回路を正しく動作させるために外部ダイオード追加する必要がある（図１Ｂに、ダイオードＤ_３〜Ｄ_１０が外部ダイオードとして示されている）。電源電圧Ｖ_ＣＣＳは、通常、メイン・トランスＴ_２の巻線から、または適切な絶縁がなされている一次側からの独立のバイアス回路から出力される。駆動トランスＴ_１は、さらに、巻線Ｎ_３およびダイオードＤ_５、Ｄ_６、Ｄ_８、およびＤ_１１を介して必要な電源電圧Ｖ_ＣＣＳを供給することもできる。ロジック・ゲートＵ_１の第２の入力は、抵抗器Ｒ_２３を通して、同期整流器Ｓ_１のドレインに接続されており、同様に、ロジック・ゲートＵ_３の第２の入力は、抵抗器Ｒ_２４を通して、同期整流器Ｓ_２のドレインに接続されている。これら２つの入力から、Ｓ_１とＳ_２の両方のＢｒｅａｋ−Ｂｅｆｏｒｅ−Ｍａｋｅターンオンが得られる。Ｕ_１とＵ_３の入力の電圧は、それぞれ、ダイオードＤ_４およびＤ_７でＶ_ＣＣＳにクランプされている。Ｕ_１の出力は、反転ドライバＵ_２の入力に接続されており、Ｓ_１が駆動され、Ｕ_３の出力は反転ドライバＵ_４の入力に接続されており、Ｓ_２が駆動される。抵抗器Ｒ_２１およびＲ_２２は、漏れインダクタンスＬ_３とロジック・ゲートＵ_１およびＵ_３の入力容量との間で生じる可能性のある発振を減衰させるために使用される。
【００２０】
上述のように、Ｌ_１、Ｌ_２、およびＬ_４は、それぞれ駆動トランスＴ_１の巻線Ｎ_１、Ｎ_２、Ｎ_４と関連する漏れインダクタンスである。これら３つのインダクタンスは、一次側スイッチＱ_１０、Ｑ_２０、Ｑ_３０、およびＱ_４０のターンオンを遅らせるために通常よりもわざと大きくとってある。これらは、漏れインダクタンスの値が非常に近く、回路の効率および単純さをさらに高めるように慎重に設計されている。これは、トランスの巻線が多層プリント回路基板（ＰＣＢ）上に形成されている場合に、比較的容易である。さらに、製造における反復性と制御も優れている。これらのインダクタンスも標準値は、約１００ｎＨ以上である。これらは、一次側スイッチＱ_１０、Ｑ_２０、Ｑ_３０、およびＱ_４０の入力容量と対応する巻線Ｎ_１、Ｎ_４、およびＮ_２の漏れインダクタンス（Ｌ_１、Ｌ_４、およびＬ_２）によって生じる発振期間の１／４が二次側同期整流スイッチＳ_１およびＳ_２のターンオフ時間よりも長くなるように設計されている。
【００２１】
駆動トランスＴ_１の巻線Ｎ_３の漏れインダクタンスＬ_３はクリティカルではないが、それは、巻線Ｎ_３への負荷はハイインピーダンス負荷であり（抵抗器Ｒ_２１およびＲ_２２の標準値は少なくとも数ｋΩである）、ロジック・ゲートＵ_１とＵ_３の入力容量を考慮する（５ｐＦ〜１０ｐＦが標準）。したがって、インダクタンスＬ_３は、巻線Ｎ_３間の電圧波形の立ち上がりおよび立ち下がりに大きな影響を与えず、そのため、同期整流器Ｓ_１およびＳ_２をオフにする際の遅延がさらに加わることはない。巻線Ｎ_５の漏れインダクタンスＬ_５は、漏れインダクタンスＬ_１、Ｌ_２、およびＬ_４とともに、一次側スイッチのターンオンに適切な遅延が加わるように設計されている。
【００２２】
図１Ａに示されている本発明の他の実施形態が図１Ｃに示されている。この回路では、駆動トランスＴ_３に４つの巻線がある。巻線Ｎ_４は直列ｄｃブロッキング・キャパシタＣ_１を介してコントローラ１０２のＯＵＴＡおよびＯＵＴＢに接続され、図１Ａの巻線Ｎ_５とＮ_４の機能を組み合わせたものとなっている。２つの底部一次側スイッチＱ_３０およびＱ_２０は、それぞれ、直列インダクタＬ_３０およびＬ_２０を介してＯＵＴＡおよびＯＵＴＢから駆動される。外部インダクタＬ_２０およびＬ_３０は、漏れインダクタンスに関して図１ＡのＬ_４と同じ値を取る。回路の残り部分は、図１Ａと同じである。図１Ｃの実施形態の利点は、図１Ａのと比べた場合、５つの巻線に対して４つの巻線と駆動トランスが単純になる点である。他方、２つの余分なコンポーネントであるインダクタンスＬ_２０とＬ_３０が必要になる。多層ＰＣＢが使用されるアプリケーションでは、図１Ａの駆動トランスＴ_１は、インダクタンスＬ_２０とＬ_３０が必要なくなり、またＰＣＢの関連するコストおよびスペースも不要になるため、好ましいと考えられる。図１Ａと１Ｃの回路の動作は非常によく似ている。
【００２３】
図１Ａと１Ｂの回路の動作を理解できるように目立つ波形を図２に示した。簡略のため、一次側スイッチＱ_１０、Ｑ_２０、Ｑ_３０、およびＱ_４０はすべて同じであり、同期整流器Ｓ_１およびＳ_２は同一であり、さらに漏れインダクタンスＬ_１、Ｌ_２、およびＬ_４も同じであると仮定する。本発明はこれらの仮定に限定されないことに留意されたい。また、簡略のため、漏れインダクタンスＬ_５≒０であると仮定する。これらの波形において、
ｔ_ｄ１− 同期整流器Ｓ_２のターンオフからスイッチＱ_１０およびＱ_３０のターンオフまでの時間。これは、トランスＴ_１の巻線Ｎ_１およびＮ_４の漏れインダクタンスＬ_１およびＬ_４とＱ_１０とＱ_３０の入力容量によって決定される。
ｔ_ｄ２− スイッチＱ_１０およびＱ_３０のターンオフから同期整流器Ｓ_２のターンオンまでの時間遅延。Ｓ_２間の電圧Ｖ_Ｓ２がロジック・ゲートＵ_３のしきい値以下のときにＳ_２をオンにする駆動信号が印加される。抵抗器Ｒ_２４とＵ_３の入力容量により、遅延の微調整を行うことができる。この時間の間、Ｓ_２の出力容量が出力インダクタ電流とともに放電され、Ｓ_２の電圧は０に近くなる。
ｔ_ｘ− 一次側スイッチのすべてがオフ、Ｓ_１とＳ_２の両方がオン、Ｔ_２のすべての巻線が短絡している時間。インダクタ電流がＳ_１とＳ_２に分かれる。
ｔ_ｄ３− 同期Ｓ_１のターンオフからスイッチＱ_２０およびＱ_４０のターンオンまでの時間。これは、トランスＴ_１の巻線Ｎ_２およびＮ_４の漏れインダクタンスＬ_２およびＬ_４とＱ_２０とＱ_４０の入力容量によって決定される。実際には、ｔ_ｄ１≒ｔ_ｄ３である。
ｔ_ｄ４− スイッチＱ_２０およびＱ_４０のターンオフから同期整流器Ｓ_１のターンオンまでの時間遅延。Ｓ_１間の電圧Ｖ_Ｓ１がロジック・ゲートＵ_１のしきい値以下のときにＳ_１をオンにする駆動信号が印加される。抵抗器Ｒ_２３とロジック・ゲートＵ_１の入力容量により、遅延の微調整を行うことができる。この時間の間、Ｓ_１の出力容量が出力インダクタ電流により放電され、Ｓ_２は電圧０近くでターンオンになる。実際には、ｔ_ｄ２≒ｔ_ｄ４である。
ｔ_ｙ− 一次側スイッチのすべてがオフ、Ｓ_１とＳ_２の両方がオン、Ｔ_２のすべての巻線が短絡している時間。インダクタ電流がＳ_１とＳ_２に分かれる。実際には、ｔ_ｘ≒ｔ_ｙである。
【００２４】
ｔ＝０のときに、ＯＵＴＡ（コントローラの、例えばＰＷＭタイプ）は高レベルになり、ＯＵＴＢは低レベルになる。Ｔ_１のすべての巻線の電圧は正である。トランスの巻線の一端の隣にある点極性は基準として使用され、巻線の他の側に関して正となることに注意されたい。巻線Ｎ_３の間の電圧は正であり、Ｕ_１（図１Ｂで点「Ｃ」とマークされている）の入力に接続されている巻線Ｎ_３の端は内部ダイオード（外部ダイオードＤ_６として示されている）により、ダイオードの順電圧降下に等しい負の電圧にクランプされる。点「Ｄ」での電圧は正なので、Ｕ_３の出力は高レベルになり、Ｕ_４の出力は低レベルになり、同期整流器Ｓ_２は最小限の遅延でターンオフになる。他方、点「Ｃ」の電圧は低いため、Ｕ_１の出力は低く、Ｕ_２の出力は高く、同期整流器Ｓ_１はオンに保たれる。それと同時に、正の電圧が巻線Ｎ_１とＮ_４との間にかかる。巻線Ｎ_１に正の電圧がかかっているため、ダイオードＤ_１０は順方向バイアスがかかり、巻線Ｎ_１の漏れインダクタンスＬ_１、抵抗器Ｒ５、およびダイオードＤ_１０により共振する形で一次側スイッチＱ_１０の入力容量の充電が開始する。ゲートには正の電圧がかかっているため、トランジスタＱ_１はオフである。それと同時に、巻線Ｎ_４に正の電圧がかかっているためダイオードＤ_５０に順方向バイアスがかかり、ダイオードＤ_６０には逆方向バイアスがかかる。巻線Ｎ_４の端は点「Ｂ」でマークされており、ダイオードＤ_５０を介して−Ｖ_ＩＮに接続されている。漏れインダクタンスＬ_４、抵抗器Ｒ_８、およびダイオードＤ_５０を介して共振する形で一次側スイッチＱ_３０の入力容量の充電が開始する。ゲートに正の電圧がかかっているため、トランジスタＱ_３はオフである。ｔ＝ｔ_ｄ１のときに、電圧Ｖ_Ｇ１０およびＶ_Ｇ３０はすでにしきい値レベルに達しており、スイッチＱ_１０およびＱ_３０は完全にオンになっている。巻線Ｎ_４とＮ_２の間の正の電圧により、トランジスタＱ_２およびＱ_４はオンのままであり、そのため、Ｑ_２０とＱ_４０はオフに留まる。トランジスタＱ_２のボディ・ダイオードにより、時間ＤＴ_Ｓ／２で一次側スイッチＱ_２０にかかっている負の電圧が０付近までクランプされ、Ｄ_２０は逆バイアスがかかる。同様に、トランジスタＱ_４のボディ・ダイオードにより、時間ＤＴ_Ｓ／２でＱ_４０にかかっている負の電圧が０付近までクランプされ、Ｄ_４０は逆バイアスがかかる。ゲート駆動損失を低減するために、オフ時間にトランジスタＱ_２０とＱ_４０の負の電圧をクランプすることが好ましい。時間ＤＴ_ｓ／２−ｔ_ｄ１に、トランスＴ_２の巻線間の電圧は正であり、出力インダクタ電流が巻線Ｎ_Ｓ１を通じて入力から出力へ供給される。Ｓ_２間の電圧もまた正である。
【００２５】
ｔ＝ＤＴ_ｓ／２のときに、ＯＵＴＡは低レベル（ＯＵＴＢはまだ低）であり、巻線Ｎ_５は短絡し、Ｔ_１の他の４つの巻線間の電圧は０に近い。巻線Ｎ_１間の０電圧により、トランジスタＱ_１０のゲートは抵抗器Ｒ_３を介してドレインに接続され、Ｑ_３のゲートは抵抗器Ｒ_６０を介してドレインに接続される。トランジスタＱ_１とＱ_３はターンオンになり、ダイオードＤ_１０とＤ_３０は逆バイアスがかかり、Ｑ_１０およびＱ_３０の入力容量がＱ_１およびＱ_３のＯＮ抵抗を通じて急速に放電され、電圧Ｖ_Ｇ１０およびＶ_Ｇ３０が急激に０まで低下し、Ｑ_１０とＱ_３０がターンオフする。出力インダクタンスＬ_０の電流が同期整流器Ｓ_１と同期整流器Ｓ_２のボディ・ダイオードに分割され、その結果、トランスＴ_２の巻線が短絡している。Ｓ_２間の電圧がＵ_３の論理０しきい値まで降下するとすぐに、Ｕ_３の出力が低レベルになり（巻線Ｎ_３に接続されている入力が０なので）、Ｕ_４の出力が高レベルになり、同期整流器Ｓ_２がターンオンになる（時間間隔ｔ_ｄ２）。スイッチング期間の半分の残りでＳ_１とＳ_２は両方ともオンになっており、Ｔ_１とＴ_２の巻線間の電圧は０である（時間間隔ｔ_ｘ）。
【００２６】
ｔ＝Ｔ_ｓ／２のときに、ＯＵＴＢは高レベルになり、ＯＵＴＡはそのまま低レベルである。Ｔ_１のすべての巻線の電圧は負である（点マーキングを基準とする）。巻線Ｎ_３の間の電圧は負であり、Ｕ_３（図１Ｂで点「Ｄ」とマークされている）の入力に接続されている巻線Ｎ_３の端は内部ダイオード（外部ダイオードＤ_１１として示されている）により、ダイオードの順電圧降下に等しい負の電圧にクランプされる。点「Ｃ」での電圧は正なので、Ｕ_１の出力は高レベルになり、Ｕ_２の出力は低レベルになり、Ｓ_１は最小限の遅延でターンオフになる。他方、点「Ｄ」の電圧は低いため、Ｕ_３の出力は低く、Ｕ_４の出力は高く、Ｓ_２はオンに保たれる。それと同時に、負の電圧が巻線Ｎ_２とＮ_４の間にかかる。巻線Ｎ_２に負の電圧がかかっているため、ダイオードＤ_４０は順方向バイアスがかかり、巻線Ｎ_２の漏れインダクタンスＬ_２、抵抗器Ｒ_４１、およびダイオードＤ_４０により共振する形でＱ_４０の入力容量の充電が開始する。ゲートには正の電圧がかかっているため、トランジスタＱ_４はオフである。それと同時に、巻線Ｎ_４に負の電圧がかかっているため（点「Ａ」よりも点「Ｂ」のほうがより正である）ダイオードＤ_２０に順方向バイアスがかかり、ダイオードＤ_５０に逆方向バイアスがかかる。巻線Ｎ_４の端は点「Ａ」でマークされており、ダイオードＤ_６０を介して−Ｖ_ＩＮに接続されている。巻線Ｎ_４の漏れインダクタンスＬ_４、抵抗器Ｒ_６、およびダイオードＤ_６０を介して共振する形でＱ_２０の入力容量の充電が開始する。ゲートには正の電圧がかかっているため、トランジスタＱ_２はオフである。ｔ＝ｔ_ｄ１のとき、電圧Ｖ_Ｇ１０およびＶ_Ｇ３０は正で、トランジスタＱ_１０およびＱ_３０は完全にオンになっている。巻線Ｎ_１とＮ_４の間の負の電圧により、トランジスタＱ_１およびＱ_３はオンのままであり、そのため、Ｑ_１０とＱ_３０はオフに留まる。トランジスタＱ_１のボディ・ダイオードにより、時間ＤＴ_Ｓ／２でＱ_１０にかかっている負の電圧が０付近までクランプされ、Ｄ_１０は逆バイアスがかかる。同様に、トランジスタＱ_３のボディ・ダイオードにより、時間ＤＴ_Ｓ／２でＱ_３０にかかっている負の電圧が０付近までクランプされ、Ｄ_３０は逆バイアスがかかる。ゲート駆動損失を低減するために、オフ時間にＱ_１０とＱ_３０の負の電圧をクランプすることが望ましい。時間ＤＴ_ｓ／２−ｔ_ｄ３に、トランスＴ_２の巻線間の電圧は負であり、出力インダクタ電流が巻線Ｎ_Ｓ２を通じて入力から供給される。同期整流器Ｓ_１間の電圧は正である。
【００２７】
ｔ＝Ｔ_ｓ／２＋ＤＴ_ｓ／２のときに、ＯＵＴＢは低レベル（ＯＵＴＡはまだ低）であり、巻線Ｎ_５は短絡し、Ｔ_１の他の４つの巻線間の電圧は０に近い。巻線Ｎ_２間の０電圧により、トランジスタＱ_４のゲートは抵抗器Ｒ_９を介してドレインに接続され、Ｑ_２のゲートは抵抗器Ｒ_７０を介してドレインに接続される。トランジスタＱ_２とＱ_４はターンオンになり、ダイオードＤ_２０とＤ_４０は逆バイアスがかかり、Ｑ_２０およびＱ_４０の入力容量がＱ_２およびＱ_４のＯＮ抵抗を通じて急速に放電され、電圧Ｖ_Ｇ２０およびＶ_Ｇ４０が急激に０まで低下し、Ｑ_２０とＱ_４０がターンオフする。スイッチＱ_１０およびＱ_３０がオフに保持される。出力インダクタンスＬ_０の電流が同期整流器Ｓ_２とＳ_１のボディ・ダイオードに分割され、その結果、トランスＴ_２の巻線が短絡している。同期整流器Ｓ_１間の電圧がＵ_１の論理０しきい値まで降下するとすぐに、Ｕ_１の出力が低レベルになり（巻線Ｎ_３に接続されている入力が０なので）、Ｕ_２の出力が高レベルになり、同期整流器Ｓ_１がターンオンになる（時間間隔ｔ_ｄ２）。スイッチング期間の半分の残りで同期整流器Ｓ_１とＳ_２は両方ともオンになっており、Ｔ_１とＴ_２の巻線間の電圧は０である（時間間隔ｔ_ｙ）。図２に示されているように、一次側スイッチのゲート電圧波形のオーバーシュートは、これらのスイッチの入力容量の共振充電によるものである。オーバーシュートの振幅は、巻線の漏れインダクタンス、スイッチの入力容量、および駆動回路内の抵抗器とダイオードの直列接続により形成される共振回路のＱ係数に依存する。
【００２８】
巻線Ｎ_１の漏れインダクタンスＬ_１の電流の有限立ち上がり時間による一次側スイッチＱ_１０のターンオン遅延を説明するために、漏れインダクタンスＬ_１、Ｌ_１（１）、およびＬ_１（２）の２つの異なる値について一次側スイッチＱ_１０のターンオン波形（例）が図３に詳細に示されている。ゲート電圧にオーバーシュートがないと仮定している。他の３つの一次側スイッチＱ_２０、Ｑ_３０、およびＱ_４０は同じゲート駆動波形を持つことに留意されたい。Ｌ_１（２）で示されている漏れインダクタンスＬ_１の低い値により、Ｑ_１０の入力容量を充電するピーク電流が高くなり、その結果、Ｑ_１０のターンオンが高速になり、Ｓ_２のターンオフとＱ_１０のターンオンの間の遅延が短くなる。図３の波形（Ｃ）の電圧レベルＶ_ＯＮは、Ｑ_１０が完全にオンになるＶ_Ｇ１０の電圧レベルを表し、ｔ_ｄ１（ｔ_{ｄ１（１）}またはｔ_{ｄ１（２）}）はいわゆる「不感時間」であり、同期整流器Ｓ_２と一次側スイッチＱ_１０がオフである間の時間を表す。この不感時間は、同期整流器Ｓ_２および一次側スイッチＱ_１０とＱ_３０（およびＳ_１およびＱ_２０およびＱ_４０）の短絡を避けるために必要である。不感時間ｔ_ｄ１（同等のものとして、ｔ_ｄ２）は、この時間にＳ_２（同等のものとして、Ｓ_１）のボディ・ダイオードには出力インダクタ電流の半分が流れ、コンバータの効率が低下するため、最小限に抑えなければならない。不感時間が短すぎる場合、つまりＳ_２がターンオフになる前にＱ_１０とＱ_３０がターンオンになると、短絡が生じ、効率が低下する。したがって、効率を最高にするためには不感時間を適切に制御しておくことが重要である。漏れインダクタンスと製造における反復性を適切に設計することで、効率が最高になるように不感時間が最適化される。
【００２９】
一次側スイッチＱ_１０のターンオフ波形（Ｑ_２０、Ｑ_３０、およびＱ_４０にも同じことが適用される）が図４に詳しく示されている。ＯＵＴＡが低レベルになると、ダイオードＤ_１０は逆バイアスがかかるため、Ｑ_１０の入力容量の放電電流がトランジスタＱ_１を流れ、第１近似では、ＯＮ抵抗とＱ_１のターンオン特性でのみ制限され、漏れインダクタンスＬ_１の影響を受けない。漏れインダクタンスにより負のスパイクが発生し、Ｑ_１のターンオンが改善されるため、ターンオフ遷移時には漏れインダクタンスが存在することが望ましい。このようにして、Ｑ_１０（だけでなくＱ_２０、Ｑ_３０、およびＱ_４０）のターンオフが非常に高速になり、適切に制御されることになる。Ｑ_４を通じてスイッチＱ_１の抵抗を変化させることで、スイッチＱ_１０、Ｑ_２０、Ｑ_３０、およびＱ_４０のターンオフ性能を好ましい値に調整することができる。
【００３０】
一次側スイッチＱ_１０、Ｑ_２０、Ｑ_３０、およびＱ_４０のターンオンは漏れインダクタンスＬ_１、Ｌ_２、およびＬ_４によりそれぞれ遅延されるが、スイッチＱ_１〜Ｑ_４および低いオン抵抗によりターンオフは非常に高速なものとなる。スイッチＱ_１〜Ｑ_４を物理的に一次側スイッチＱ_１０、Ｑ_２０、Ｑ_３０、およびＱ_４０にそれぞれ近づけることにより、スイッチＱ_１０、Ｑ_２０、Ｑ_３０、およびＱ_４０をオフにする速度を最大にすることができる。スイッチＱ_１０、Ｑ_２０、Ｑ_３０、およびＱ_４０のターンオフ性能は漏れインダクタンスＬ_１、Ｌ_２、Ｌ_４の影響をあまり受けず、ターンオンおよびターンオフの遷移を独立に制御することができる。また、ＥＭＩ（電磁干渉）を目的としているのであれば、スイッチＱ_１０、Ｑ_２０、Ｑ_３０、およびＱ_４０のターンオンを遅くすることが望ましい。
【００３１】
他の手段として、制御および駆動回路がコンバータの出力を基準としている場合、巻線Ｎ_５（図１Ａの実施形態の）は、図５Ａおよび５Ｂに示されているように、必要ない。この場合、ＯＵＴＡおよびＯＵＴＢは、コンバータの出力側を基準とするコントローラ１０４から出力され、ロジック・ゲートＵ_３およびＵ_１の一方の入力に直接接続される。巻線Ｎ_３は、ｄｃ ブロッキング・キャパシタＣ_３を介して、それぞれＯＵＴＡおよびＯＵＴＢにより制御される２つの反転ドライバＤＲＩＶＥＲ＿ＡとＤＲＩＶＥＲ＿Ｂの入力に接続される。図２に示されている目立つ波形は、それでも、図５Ａおよび５Ｂの回路についてはまだ有効である。簡単のため、図１Ｂに示されているダイオードＤ_３〜Ｄ_１０は省いてあり、ロジック・ゲートＵ_１およびＵ_３に組み込まれていると仮定する。さらに、コントローラ、駆動および保護回路、さらに定電圧回路が組み込まれているブロック１０４のみが図５Ｂに示されており、その具体的実現は説明するにあたって重要ではない。コントローラ１０４およびＵ_１〜Ｕ_４の電源電圧は、コンバータの出力を基準としており、駆動回路の動作について関連しておらず、したがって図５Ｂには示されていない、いろいろな方法で出力できる。図５Ｂおよび５Ｃについて以下で説明する。
【００３２】
図６、７、および８には、ドライバＵ_２およびＵ_４の可能な実現に関する部分的回路実施形態が示されている。図６では、ドライバ段Ｕ_２（Ｕ_４）が非反転であるため、ロジック・ゲートＵ_１（Ｕ_３）はＯＲゲートではなくＮＯＲゲートである。ドライバは同じようにして動作するので、Ｕ_２のみ（Ｕ_４ではなく）が示されている。図７および８では、ドライバ段Ｕ_２（Ｕ_４）が反転であり、ロジック・ゲートＵ_１（Ｕ_３）は図１Ｂおよび５ＢのようにＯＲゲートである。図８では、ドライバ段Ｕ_２（Ｕ_４）により、同期整流器Ｓ_１（Ｓ_２）をロジック・ゲートＵ_１（Ｕ_３）の電源電圧よりも高い電圧で駆動することができる。図６、７、および８とは異なるドライバＵ_２およびＵ_４の実用的な実現も可能である。
【００３３】
トランジスタＱ_１〜Ｑ_４はｐチャネルＭＯＳＦＥＴとして示されているとしても、ｎチャネルＭＯＳＦＥＴを代わりに使用することも可能であり、またバイポーラ・トランジスタも使用できる。前者は、駆動が比較的簡単で、ボディ・ダイオードが集積化されるため実用的であるが、Ｑ_１〜Ｑ_４がバイポーラ・トランジスタであればボディ・ダイオードが外部コンポーネントとして必要になるであろう。図１Ａ、１Ｃ、および５ＡのｎチャネルＭＯＳＦＥＴをＱ_１およびＱ_４として使用する可能な実現の１つも図９Ａおよび９Ｂに示されている。ｐ−ｎ−ｐバイポーラ・トランジスタをＱ_１とＱ_４に使用する場合、図１０Ａおよび１０Ｂに示されているように、２つの追加ダイオードＤ_７０およびＤ_８０をそれぞれ使用する。ダイオードＤ_７０およびＤ_８０を使用すると、それぞれＱ_１とＱ_４のコレクタ・エミッタ接合により巻線Ｎ_１とＮ_２の短絡を防止できる。Ｑ_２およびＱ_３にｐ−ｎ−ｐトランジスタを使用する可能な実現の１つが図１０Ｃと１０Ｄに示されている。ダイオードＤ_５０およびＤ_６０はすでに存在しているので（図１Ａおよび５Ａ）、図１０Ａおよび１０Ｂの場合のように余分なダイオードは必要ない。
【００３４】
図１Ａのコントローラ１０２のように制御回路がコンバータの入力を基準にしている場合、例えば、出力過電圧、不足電圧、または過電流条件が発生した場合に、出力側で感知した状態からコンバータをディセーブルする手段が必要である。同様に、図５Ｂのコントローラ１０４のように、フィードバックおよび制御回路がコンバータの出力を基準にしている場合、例えば、入力過電圧、不足電圧条件が発生した場合、またはコンバータをオフにするために、コンバータの入力側からコンバータをディセーブルする手段が必要である。すでに採用されている以前の解決方法ではオプトカプラが使用されている。この解決方法には次のようないくつかの欠点がある。
− オプトカプラは、８５℃を超える温度では動作できず（１００℃に制限されているものもある）、したがって、半導体デバイスと磁気デバイスを冷却する手段としても使用されるプリント回路基板（ＰＣＢ）の温度制限が厳しい。
− 高速（デジタル）でない限り、オプトカプラは、特にコントローラが入力側にあり、コンバータが高いスイッチング周波数で動作するときに出力過電圧条件が発生する場合に制御回路を十分高速にディセーブルすることはできない。
− オプトカプラは、小さいロー・プロファイル・パッケージのものは市販されていない。したがって、最も高さのあるコンポーネントとなり、コンバータのロー・プロファイル設計に制限が生じる。
【００３５】
他の従来技術の解決方法では、この機能にのみ使用される独立したパルス・トランスを用意していた。この代替手段の主な欠点は以下のとおりである。
− 追加コンポーネントはすべての安全要件を満たす必要がある。
− ＰＣＢに余分なスペースが必要であり、ＰＣＢのサイズ縮小の足かせとなる。
− このトランスに他の用途がなければ、実用的な解決方法とはいえない。
【００３６】
本明細書で開示している他の解決法では、図１１Ａおよび１１Ｂに示されているように、以下で詳述するが、コンバータの出力側で感知された条件から入力側の制御回路をディセーブルする手段を備える。主な考え方は、駆動トランスＮ_３の巻線Ｎ_３を短絡し、巻線Ｎ_３の短絡により巻線Ｎ_５に過剰な電流が流れたことを検出し、制御回路およびドライバＯＵＴＡとＯＵＴＢをディセーブルし（図１１Ａのコントローラ１０２）、コンバータをターンオフする。当業者であれば理解できるように、異なる回路実現が可能である。コンバータの出力を基準とする保護ロジック２００（図１１Ｂ）は、コンバータをディセーブルする必要がある場合に必ず信号ＤＳＳを発生する（例えば、出力上の過電圧、不足電圧、過電流、またはその他の通常でない動作状態）。アクティブ信号ＤＳＳで、スイッチＱ_５およびＱ_６がオンになり（図１１ＢのｎチャネルＭＯＳＦＥＴを使用して可能な実現として示されている）、これにより駆動トランスＴ_３の巻線Ｎ_３が短絡する。巻線Ｎ_５の電流は、コントローラ１０２の電源電圧の正のレールに接続され、コントローラ１０２への全電流を測定する抵抗器Ｒ_１２で間接的に測定される。抵抗器Ｒ_１２は、異なる場所、例えば巻線Ｎ_３と直列に配置できることに留意されたい。抵抗器Ｒ_１２間の電圧は、通常動作では抵抗器Ｒ_１２間の電圧降下でＵ_６はトリップしないが、巻線Ｎ_３が短絡したときにコンパレータＵ_６がトリップするように設定されたしきい値を持つコンパレータＵ_６で感知され、コントローラ１０２をディセーブルする信号ＤＳＢを発生し、ＯＵＴＡとＯＵＴＢは両方ともディセーブルされる（つまり、低レベル状態である）。
【００３７】
本明細書で開示している他の実施形態では、図５Ａ〜５Ｄに示されているように、以下で詳述するが、コンバータの入力側で感知された条件からコンバータの出力側を基準とする制御回路をディセーブルする手段を備える。最初、図５Ｃおよび５Ｄに示されているコンバータの入力側の保護ロジック２０１は、入力側のフォルト状態を感知し、アクティブ（高レベル）であるディセーブル信号ＤＳＰを発生する。図５Ｃの可能な実用的な実現の１つとしてスイッチＱ_１００がｎチャネルＭＯＳＦＥＴとして示されているが、これは、巻線Ｎ_４の一端（点「Ａ」または「Ｂ」のいずれか）に接続されている（図５Ａ）。Ｑ_１００がＮ_４の端「Ａ」に接続されている場合、アクティブなディセーブル信号ＤＳＰへの応答として、トランジスタＱ_１００はオンになり、Ｑ_１００とダイオードＤ_６０を介して巻線Ｎ_４が短絡する。同様に、Ｑ_１００がＮ_４の端「Ｂ」に接続されている場合、巻線Ｎ_４はトランジスタＱ_１００とダイオードＤ_５０を介して短絡する。巻線Ｎ_４を短絡することにより、ＤＳＰ信号がアクティブになる前にオンであった２つの一次側スイッチ（特にＱ_２０とＱ_３０）はオフになる。さらに、巻線Ｎ_３の電流の増大が、電源電圧ＶＣＣＳとコンバータの出力を基準とするドライバＤＲＩＶＥＲ＿ＡおよびＤＲＩＶＥＲ＿Ｂとの間に接続されている抵抗器Ｒ_１１により感知される。ＤＩＲＶＥＲ＿ＡとＤＲＩＶＥＲ＿Ｂは、図５Ｂに明示的に示されており、ｐチャネルおよびｎチャネルＭＯＳＦＥＴの相補形ペアとして実現が可能である。抵抗器Ｒ_１１間の電圧は、通常動作では抵抗器Ｒ_１１間の電圧降下でＵ_５はトリップしないが、巻線Ｎ_４が短絡したときにコンパレータＵ_５がアクティブになり、これによりコントローラ１０４がＯＵＴＡとＯＵＴＢをディセーブルし、その結果コンバータをディセーブルするように設定されたしきい値を持つコンパレータＵ_５で感知される。スイッチＱ_１００は一次側スイッチＱ_２０またはＱ_３０のいずれかと並列に接続することができ、その場合、トランジスタＱ_２０またはＱ_３０のゲートがアクティブなディセーブル信号への応答として短絡することに留意されたい。その結果、巻線Ｎ_４はトランジスタＱ_１００とダイオードＤ_２０およびＤ_６０またはダイオードＤ_３０およびＤ_５０を介して短絡し、これにより再び、巻線Ｎ_４およびＮ_３を通る電流が増大する。この解決方法の考えられる欠点として、トランジスタＱ_１００の容量が一次側スイッチＱ_２０またはＱ_３０のターンオン性能に影響を及ぼす可能性があるという点である。Ｑ_２０またはＱ_３０がＱ_４０およびＱ_１０と類似のターンオン特性を持つためには、それぞれ、漏れインダクタンスＬ_４がＬ_１またはＬ_２よりも小さくなければならず、その結果、駆動トランスの設計が複雑になる。巻線Ｎ_４はトランジスタＱ_１０とＱ_３０またはトランジスタＱ_２０とＱ_４０のいずれかのオン時間にのみ短絡するので、図５Ｃのディセーブル回路にはスイッチ期間の固有の遅延があることに留意されたい。ほとんどのアプリケーションでは、これは問題にならないであろう。
【００３８】
他の実施形態では、コンバータの入力側にフォルト条件が検出されると直ちにコントローラ１０４を停止し、ＯＵＴＡとＯＵＴＢをディセーブルするために、図５ＤのｎチャネルＭＯＳＦＥＴとして示されている２つのスイッチＱ_５およびＱ_６を使用してＤＳＰ信号が高レベルのときに巻線Ｎ_４を短絡する。Ｑ_５およびＱ_６のボディ・ダイオードで、それぞれダイオードＤ_５０およびＤ_６０を置き換えることができ、そのため回路がさらに簡素化される。さらに、この回路には、スイッチング期間の半分に相当する固有の遅延がある。
【００３９】
本発明では、巻線Ｎ_４と巻線Ｎ_３のカップリングは最良であるが、巻線Ｎ_２とＮ_１はＰＣＢの上と下に層で配置される。これは、Ｎ_３とＮ_１とＮ_２の間に十分な漏れを実現し、またＮ_４が短絡したときにＮ_１およびＮ_２をＮ_３から減結合するため、好ましい構造である。本発明の駆動トランス内の巻線の他の配列も可能である。
【００４０】
前記の実施形態は本発明の態様を教示することを目的とする例であり、付属の請求項でのみ範囲が定められ、本発明の範囲から逸脱するとみなされていないすべてのバリエーションを包含する。修正および改良は当業者であれば十分行えることであり、また修正および改良は請求項およびその同等の項目の範囲内に含まれることを意図している。
【図面の簡単な説明】
【００４１】
【図１Ａ】制御および駆動回路がコンバータの入力側を基準とするフルブリッジ・コンバータと５つの巻線を含む駆動トランスを使用する本発明の一実施形態の回路図である。
【図１Ｂ】制御および駆動回路がコンバータの入力側を基準とするフルブリッジ・コンバータと５つの巻線を含む駆動トランスを使用する本発明の一実施形態の回路図である。
【図１Ｃ】４つの巻線が駆動トランスにあり２つの底部スイッチを駆動するための２つの外部インダクタンスを備える図１Ａと類似の本発明の一実施形態である。
【図２】図１Ａおよび図１Ｂの回路内の複数の場所で測定した、本発明の一実施形態の目立った波形の図である。
【図３】１つの巻線の漏れインダクタンスが小さい、図１Ａおよび図１Ｂの回路内の一次側スイッチのターンオン波形の図である。
【図４】図１Ａおよび図１Ｂの一次側スイッチのターンオフ波形の図である。
【図５Ａ】制御および駆動回路がコンバータの出力側を基準とするフルブリッジ・コンバータを使用する本発明の一実施形態の回路図である。
【図５Ｂ】制御および駆動回路がコンバータの出力側を基準とするフルブリッジ・コンバータを使用する本発明の一実施形態の回路図である。
【図５Ｃ】コンバータの入力側で感知された状態から、出力を基準とする制御回路のディセーブル操作を容易にする本発明の他の回路実施形態の図である。
【図５Ｄ】図５Ｃと類似の他の回路実施形態の図である。
【図６】バイポーラ・トランジスタを使用する本発明の一実施形態の同期整流器用のドライバを実現するための部分回路図である。
【図７】ＭＯＳＦＥＴを使用する本発明の一実施形態の同期整流器用のドライバを実現するための他の回路図である。
【図８】ＭＯＳＦＥＴを使用する本発明の一実施形態の同期整流器用のドライバを実現するためのさらに他の回路図である。
【図９Ａ】ｎチャネルＭＯＳＦＥＴを使用する上部一次側スイッチ用のドライバを実現するための他の部分回路図である。
【図９Ｂ】ｎチャネルＭＯＳＦＥＴを使用する上部一次側スイッチ用のドライバを実現するための他の部分回路図である。
【図１０Ａ】ｐ−ｎ−ｐバイポーラ・トランジスタを使用する一次側スイッチ用のドライバを実現するための部分回路図である。
【図１０Ｂ】ｐ−ｎ−ｐバイポーラ・トランジスタを使用する一次側スイッチ用のドライバを実現するための部分回路図である。
【図１０Ｃ】ｐ−ｎ−ｐバイポーラ・トランジスタを使用する一次側スイッチ用のドライバを実現するための部分回路図である。
【図１０Ｄ】ｐ−ｎ−ｐバイポーラ・トランジスタを使用する一次側スイッチ用のドライバを実現するための部分回路図である。
【図１１Ａ】コンバータの出力側で感知された状態から、入力側を基準とする制御回路のディセーブル操作を容易にする他の回路実施形態の図である。
【図１１Ｂ】コンバータの出力側で感知された状態から、入力側を基準とする制御回路のディセーブル操作を容易にする他の回路実施形態の図である。

Claims (34)

1. 入力源からの入力電圧を負荷に供給する出力電圧に変換するスイッチモード電力コンバータであって、
   一次巻線と、分割された第１と第２の二次巻線を持つ電源絶縁トランスと、
   フルブリッジ構成を採用する一次側コンバータ回路であって、前記フルブリッジの一方の脚を形成する第１と第２の一次側制御可能電源スイッチ、および前記フルブリッジの第２の脚を形成する第３と第４の一次側制御可能電源スイッチを備え、前記第１および前記第４の一次側制御可能電源スイッチは入力電圧の正の側に接続され、前記第２および前記第３の一次側制御可能電源スイッチは入力電圧の負の側に接続され、前記フルブリッジの各前記脚は入力電圧を前記電源絶縁トランスの前記一次巻線に交互に供給し前記一次巻線内に実質的に対称的な電流を発生するために前記電源トランスの前記一次巻線に接続されている一次側コンバータ回路と、
   前記一次側コンバータ回路から完全に絶縁され、第１および第２の同期整流器を備え、前記同期整流器は個別にスイッチング可能であり、それぞれ前記第１および第２の二次巻線の各１つと負荷の間に接続されている全波二次側コンバータ回路と、
   前記第１、第２、第３、および第４の一次側制御可能電源スイッチの導通を制御する第１、第２、第３、および第４の一次側スイッチ制御回路と、
   前記それぞれの第１および第２の同期整流器の導通を制御する同期整流器制御回路と、
   前記一次側制御可能電源スイッチと前記第１および第２の同期整流器の導通を制御するため２つの出力の実質的に対称的な波形が約１８０度ずれているスイッチ導通制御回路と、
   前記一次側制御可能電源スイッチと前記第１および第２の同期整流器の導通間に必要な遅延を設定し、さらに前記一次側制御可能電源スイッチおよび前記第１および第２の同期整流器を制御するための電力を供給するために使用され、前記一次側スイッチ制御回路と前記同期整流器制御回路との絶縁を行う駆動トランスであって、
   前記スイッチ導通制御回路に接続された第１の駆動トランス巻線と、
   前記第１の一次側スイッチ制御回路に接続され、前記第１の一次側制御可能電源スイッチの導通を制御する第２の駆動トランス巻線と、
   前記第４の一次側スイッチ制御回路に接続され、前記第４の一次側制御可能電源スイッチの導通を制御する第３の駆動トランス巻線を備える駆動トランスとを備えるスイッチモード電力コンバータ。
2. さらに、前記同期整流器制御回路に接続され、前記同期整流器の導通を制御する第４の駆動トランス巻線を備える請求項１に記載の電力コンバータ。
3. 前記スイッチ導通制御回路が前記入力電圧の一端にも接続されている請求項１に記載の電力コンバータ。
4. 前記第２および前記第３の駆動トランス巻線がさらに前記駆動トランス巻線と関連する漏れインダクタンスを持ち、前記第１および前記第４の一次側制御可能電源スイッチのターンオン時に最適な遅延が得られるように前記漏れインダクタンスが慎重に選択され、設計されている請求項２に記載の電力コンバータ。
5. 前記第２および前記第３の一次側スイッチ制御装置が第１および第２のインダクタを通して前記スイッチ導通制御回路に接続され、前記第１および前記第２のインダクタはインダクタンスが前記第２および前記第３の駆動トランス巻線に関連する前記漏れインダクタンスに近いインダクタンスとなるように選択されている請求項１に記載の電力コンバータ。
6. さらに、前記第２および前記第３の一次側スイッチ制御回路に接続され、前記第２および前記第３の一次側制御可能電源スイッチのターンオン時に最適な遅延となるように漏れインダクタンスが慎重に選択、設計されている第５の駆動トランス巻線を備え、前記インダクタンスは前記第２および前記第３の駆動トランス巻線の漏れインダクタンスと一致するように前記第５の駆動トランスに関連付けられている請求項２に記載の電力コンバータ。
7. 前記それぞれの一次側スイッチ制御回路がさらに、
   前記一次側制御可能電源スイッチの制御端子間に接続され、ほとんど等しい導通時間の場合に前記一次側制御可能電源スイッチの短絡を防止できる十分な速さで前記一次側制御可能電源スイッチを効果的に制御しターンオフを行うように構成されている少なくとも１つの制御可能スイッチと、
   前記一次側制御可能電源スイッチの制御およびターンオンを行い、前記制御可能スイッチの制御およびターンオンを行うように構成されているダイオードとを備える請求項１に記載の電力コンバータ。
8. 前記少なくとも１つの制御可能スイッチを物理的に前記第１および第２の一次側制御可能電源スイッチの近くに配置して、前記一次側制御可能電源スイッチのターンオフ機能を高める請求項７に記載の電力コンバータ。
9. それぞれの前記同期整流器制御回路がさらに、
   前記第４のトランス巻線の漏れインダクタンスが前記同期整流器のターンオフの遅延に悪影響を及ぼさないような比較的小さな入力容量を持つそれぞれの前記同期整流器の導通を制御する少なくとも１つの２入力ロジック回路であって、その第１の入力が前記同期整流器制御回路に接続されている前記駆動トランス巻線の一端に接続され、その第２の入力が対応する同期整流器に接続され、前記同期整流器間の電圧が所定の値まで降下する前に前記同期整流器のターンオンの発生を防止する２入力ロジック回路と、
   前記同期整流器の最適なターンオンを行い、最小の遅延で前記同期整流器の最適なターンオフを行う前記それぞれの同期整流器に接続されているドライバ回路とを備える請求項２に記載の電力コンバータ。
10. 前記２入力ロジック回路が前記２つの入力のそれぞれに保護ダイオードを備え、前記２入力ロジック回路のそれぞれの前記入力間に印加される電源電圧よりも高い負および正の電圧を選択的に供給する請求項９に記載の電力コンバータ。
11. 前記２入力ロジック回路は直列抵抗器を前記２つの入力のそれぞれに入れ、電源電圧よりも高い負または正の電圧が前記２入力ロジック回路のそれぞれの前記入力間に印加される場合には必ず前記保護ダイオード内の電流を制限するようにする請求項１０に記載の電力コンバータ。
12. 前記スイッチ導通制御回路が前記電源絶縁トランスの前記入力を基準とする請求項２に記載の電力コンバータ。
13. さらに、出力側で感知された状態から入力側、また出力側で電力コンバータをディセーブルする手段を備える請求項３に記載の電力コンバータ。
14. さらに、出力側で感知された状態から入力側で電力コンバータをイネーブルする手段を備える請求項３に記載の電力コンバータ。
15. さらに、前記スイッチモード電力コンバータの入力側で感知された状態への応答として、前記スイッチモード電力コンバータの出力側からスイッチモード電力コンバータをディセーブルする手段を備える請求項１２に記載の電力コンバータ。
16. 入力源からの入力電圧を負荷に供給する出力電圧に変換するスイッチモード電力コンバータであって、
    一次巻線と、第２の二次巻線を持つ電源絶縁トランスと、
    フルブリッジ構成を採用する一次側コンバータ回路であって、前記フルブリッジの一方の脚を形成する第１と第２の一次側制御可能電源スイッチおよび前記フルブリッジの第２の脚を形成する第３と第４の一次側制御可能電源スイッチを備え、前記第１および前記第４の一次側制御可能電源スイッチは入力電圧の正の側に接続され、前記第２および前記第３の一次側制御可能電源スイッチは入力電圧の負の側に接続され、前記フルブリッジの各前記脚は入力電圧を前記電源絶縁トランスの前記一次巻線に代わりに供給し前記一次巻線内に実質的に対称的な電流を発生するために前記電源トランスの前記一次巻線に接続されている一次側コンバータ回路と、
    前記一次側コンバータ回路から完全に絶縁され、第１および第２の同期整流器を備え、前記同期整流器は個別にスイッチング可能であり、それぞれ前記第１および第２の二次巻線の各端と負荷の間に接続されている全波二次側コンバータ回路と、
    前記第１、第２、第３、および第４の一次側制御可能電源スイッチの導通を制御する第１、第２、第３、および第４の一次側スイッチ制御回路と、
    前記それぞれの第１および第２の同期整流器の導通を制御する同期整流器制御回路と、
    前記一次側制御可能電源スイッチと前記第１および第２の同期整流器の導通を制御するため２つの出力の実質的に対称的な波形が約１８０度ずれているスイッチ導通制御回路と、
    前記一次側制御可能電源スイッチと前記第１および第２の同期整流器の導通間に必要な遅延を設定し、さらに前記一次側制御可能電源スイッチおよび前記第１および第２の同期整流器を制御するための電力を供給するために使用され、前記一次側スイッチ制御回路と前記同期整流器制御回路との絶縁を行う駆動トランスであって、
    前記スイッチ導通制御回路に接続された第１の駆動トランス巻線と、
    前記第１の一次側スイッチ制御回路に接続され、前記第１の一次側制御可能電源スイッチの導通を制御する第２の駆動トランス巻線と、
    前記第４の一次側スイッチ制御回路に接続され、前記第４の一次側制御可能電源スイッチの導通を制御する第３の駆動トランス巻線を備える駆動トランスとを備えるスイッチモード電力コンバータ。
17. さらに、前記同期整流器制御回路に接続され、前記同期整流器の導通を制御する第４の駆動トランス巻線を備える請求項１６に記載の電力コンバータ。
18. 前記スイッチ導通制御回路が前記入力電圧の一端にも接続されている請求項１６に記載の電力コンバータ。
19. 前記第２および前記第３の駆動トランス巻線がさらに前記駆動トランス巻線と関連する漏れインダクタンスを持ち、前記第１および前記第４の一次側制御可能電源スイッチのターンオン時に最適な遅延が得られるように前記漏れインダクタンスが慎重に選択され、設計されている請求項１８に記載の電力コンバータ。
20. 前記第２および前記第３の１６次側スイッチ制御装置が第１および第２のインダクタを通して前記スイッチ導通制御回路に接続され、前記第１および前記第２のインダクタはインダクタンスが前記第２および前記第３の駆動トランス巻線に関連する前記漏れインダクタンスに近いインダクタンスとなるように選択されている請求項１６に記載の電力コンバータ。
21. さらに、前記第２および前記第３の一次側スイッチ制御回路に接続され、前記第２および前記第３の一次側制御可能電源スイッチのターンオン時に最適な遅延となるように漏れインダクタンスが慎重に選択、設計されている第５の駆動トランス巻線を備え、前記インダクタンスは前記第２および前記第３の駆動トランス巻線の漏れインダクタンスと一致するように前記第５の駆動トランス巻線に関連付けられている請求項１７に記載の電力コンバータ。
22. 前記それぞれの一次側スイッチ制御回路がさらに、
    前記一次側制御可能電源スイッチの制御端子間に接続され、ほとんど等しい導通時間の場合に前記一次側制御可能電源スイッチの短絡を防止できる十分な速さで前記一次側制御可能電源スイッチを効果的に制御しターンオフを行うように構成されている少なくとも１つの制御可能スイッチと、
    前記一次側制御可能電源スイッチの制御およびターンオンを行い、前記制御可能スイッチの制御およびターンオンを行うように構成されているダイオードとを備える請求項１６に記載の電力コンバータ。
23. 前記少なくとも１つの制御可能スイッチを物理的に前記第１および第２の一次側制御可能電源スイッチの近くに配置して、前記一次側制御可能電源スイッチのターンオフ機能を高める請求項２２に記載の電力コンバータ。
24. それぞれの前記同期整流器制御回路がさらに、
    前記第４のトランス巻線の漏れインダクタンスが前記同期整流器のターンオフの遅延に悪影響を及ぼさないような比較的小さな入力容量を持つそれぞれの前記同期整流器の導通を制御する少なくとも１つの２入力ロジック回路であって、その第１の入力が前記同期整流器制御回路に接続されている前記駆動トランス巻線の一端に接続され、その第２の入力が対応する同期整流器に接続され、前記同期整流器間の電圧が所定の値まで降下する前に前記同期整流器のターンオンの発生を防止する２入力ロジック回路と、
    前記同期整流器の最適なターンオンを行い、最小の遅延で前記同期整流器の最適なターンオフを行うそれぞれの前記同期整流器に接続されているドライバ回路とを備える請求項１７に記載の電力コンバータ。
25. 前記２入力ロジック回路が前記２つの入力のそれぞれに保護ダイオードを備え、前記２入力ロジック回路のそれぞれの前記入力間に印加される電源電圧よりも高い負および正の電圧を選択的に供給する請求項２４に記載の電力コンバータ。
26. 前記２入力ロジック回路は直列抵抗器を前記２つの入力のそれぞれに有し、電源電圧よりも高い負または正の電圧が前記２入力ロジック回路のそれぞれの前記入力間に印加される場合には必ず前記保護ダイオード内の電流を制限するようにする請求項２５に記載の電力コンバータ。
27. 前記スイッチ導通制御回路が前記電源絶縁トランスの前記出力を基準とする請求項１７に記載の電力コンバータ。
28. さらに、出力側で感知された状態から入力側、また出力側で電力コンバータをディセーブルする手段を備える請求項１８に記載の電力コンバータ。
29. さらに、出力側で感知された状態から入力側で電力コンバータをイネーブルする手段を備える請求項１８に記載の電力コンバータ。
30. さらに、前記スイッチモード電力コンバータの入力側で感知された状態への応答として前記スイッチモード電力コンバータの出力側からスイッチモード電力コンバータをディセーブルする手段を備える請求項２７に記載の電力コンバータ。
31. 一次巻線を持つ電源絶縁トランス、駆動トランス、一次側制御可能電源スイッチ、同期整流器、および制御可能スイッチを備える回路を使用して入力電源からの入力電圧を負荷に供給する出力電圧に変換する方法であって、
    電源絶縁トランスを使用して電力を一方の形式から他方の形式に変換する工程と、
    出力電圧から入力電力を絶縁する工程と、
    一次側制御可能電源スイッチの導通を交互に切り換えて入力電圧を前記電源絶縁トランスの前記一次巻線に交互に供給し入力から出力にエネルギーを伝達する工程と、
    同期整流器の導通を交互に切り換えてｄｃ出力電圧を整流し供給する工程と、
    電力を前記一次側制御可能電源スイッチと前記同期整流器に供給する工程と、
    前記一次側制御可能スイッチのオン、オフを繰り返し行う工程と、
    前記駆動トランスの巻線と関連する漏れインダクタンスおよび一次側制御可能電源スイッチの入力容量を使用して前記一次側制御可能電源スイッチのターンオンを遅延させる工程と、
    前記同期整流器間で感知された電圧が所定の値に降下するまで前記同期整流器のターンオンを遅延させる工程と、
    前記制御可能スイッチのスイッチング遅延が関連する駆動トランス巻線の漏れインダクタンスの影響を受けないように前記一次側制御可能電源スイッチのターンオフの遅延を最小にし、それにより駆動トランス巻線に接続されている前記一次側制御可能電源スイッチのターンオフを高速にする工程と、
    スイッチング遅延が前記同期整流器制御回路に接続されている関連する駆動トランス巻線の漏れインダクタンスの影響を受けないように前記同期整流器のターンオフの遅延を最小にする工程とを含む方法。
32. さらに、スイッチ導通制御回路を使用して前記駆動トランスおよび関連回路に電力を供給し制御する工程を含む請求項３１に記載の方法。
33. 駆動トランス巻線がスイッチ導通制御回路に接続され前記スイッチ導通制御回路が電力コンバータの入力を基準としているスイッチモード電力コンバータを電力コンバータの出力で感知された状態からディセーブルする方法であって、
    電力コンバータの出力で電力コンバータをディセーブルする必要がある状態を感知する工程と、
    電力コンバータの出力側を基準とする回路に接続されている駆動トランス巻線を短絡する工程と、
    電力コンバータの入力側に接続されている前記スイッチ導通制御回路に接続されている駆動トランス巻線間の過剰電流を検出する工程と、
    スイッチ導通制御回路をディセーブルする信号を送信し、コンバータをディセーブルする工程とを含む方法。
34. 駆動トランスおよび電力コンバータの出力を基準としているスイッチ導通制御回路を備えるスイッチモード電力コンバータを電力コンバータの入力で感知された状態からディセーブルする方法であって、
    電力コンバータの入力で電力コンバータをディセーブルする必要がある状態を感知する工程と、
    電力コンバータの入力側を基準とする回路に接続されている駆動トランス巻線を短絡する工程と、
    電力コンバータの出力側に接続されているスイッチ導通制御回路に接続されている駆動トランス巻線間の過剰電流を検出する工程と、
    スイッチ導通制御回路をディセーブルする信号を送信し、コンバータをディセーブルする工程とを含む方法。

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