JP2005094981A - スイッチング電源回路 - Google Patents
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Abstract
【課題】同期整流回路を備える複合共振形コンバータとして、高い電力変換効率を得ることと、回路の簡易化による回路規模の縮小、及び低コスト化を図ることとの両立を図る。
【解決手段】複合共振形コンバータの二次側に巻線電圧検出方式の同期整流回路を備える。そして、絶縁コンバータトランスＰＩＴの結合係数の設定、二次巻線の１ターン（Ｔ）あたりの誘起電圧レベルの設定、及び上記二次巻線のセンタータップと二次側平滑コンデンサとの間に挿入したチョークコイルのインダクタンスの設定により、絶縁コンバータトランスＰＩＴの磁束密度を一定以下に設定し、重負荷の条件でも二次側整流電流を連続モードとする。さらに、上記チョークコイルに生じる逆起電力により整流電流に生じていた逆電流を抑圧し、無効電力のさらなる低減を図る。
【選択図】図７
【解決手段】複合共振形コンバータの二次側に巻線電圧検出方式の同期整流回路を備える。そして、絶縁コンバータトランスＰＩＴの結合係数の設定、二次巻線の１ターン（Ｔ）あたりの誘起電圧レベルの設定、及び上記二次巻線のセンタータップと二次側平滑コンデンサとの間に挿入したチョークコイルのインダクタンスの設定により、絶縁コンバータトランスＰＩＴの磁束密度を一定以下に設定し、重負荷の条件でも二次側整流電流を連続モードとする。さらに、上記チョークコイルに生じる逆起電力により整流電流に生じていた逆電流を抑圧し、無効電力のさらなる低減を図る。
【選択図】図７
Description
本発明は、各種電子機器の電源として備えられるスイッチング電源回路に関する。
スイッチング電源回路として、例えばフライバックコンバータやフォワードコンバータなどの形式のスイッチングコンバータを採用したものが広く知られている。これらのスイッチングコンバータはスイッチング動作波形が矩形波状であることから、スイッチングノイズの抑制には限界がある。また、その動作特性上、電力変換効率の向上にも限界があることがわかっている。
そこで、共振形コンバータによるスイッチング電源回路が各種提案され、実用化されている。共振形コンバータは容易に高電力変換効率が得られると共に、スイッチング動作波形が正弦波状となることで低ノイズが実現される。また、比較的少数の部品点数により構成することができるというメリットも有している。
そこで、共振形コンバータによるスイッチング電源回路が各種提案され、実用化されている。共振形コンバータは容易に高電力変換効率が得られると共に、スイッチング動作波形が正弦波状となることで低ノイズが実現される。また、比較的少数の部品点数により構成することができるというメリットも有している。
図１１の回路図は、従来としての、共振形コンバータを備えるスイッチング電源回路の一例を示している。この図に示す電源回路は、他励式による電流共振形コンバータに対して部分電圧共振回路が組み合わされている。
この図に示す電源回路においては、先ず、商用交流電源ＡＣに対して、ブリッジ整流回路Ｄｉ及び１本の平滑コンデンサＣｉから成る全波整流平滑回路が備えられる。そして、これらブリッジ整流回路Ｄｉ及び平滑コンデンサＣｉの全波整流動作によって、平滑コンデンサＣｉの両端には整流平滑電圧Ｅｉ（直流入力電圧）が得られることになる。この整流平滑電圧Ｅｉは、交流入力電圧ＶACの等倍に対応したレベルとなる。
上記直流入力電圧を入力してスイッチングする電流共振形コンバータとしては、図示するようにして、ＭＯＳ−ＦＥＴによる２本のスイッチング素子Ｑ1，Ｑ2をハーフブリッジ結合により接続している。スイッチング素子Ｑ1，Ｑ2の各ドレイン−ソース間に対しては、図示する方向により、それぞれボディダイオードによるダンパーダイオードＤD1，ＤD2が並列に接続される。
また、スイッチング素子Ｑ2のドレイン−ソース間に対しては、部分共振コンデンサＣｐが並列に接続される。この部分共振コンデンサＣｐのキャパシタンスと一次巻線Ｎ1のリーケージインダクタンスＬ１によっては並列共振回路（部分電圧共振回路）を形成する。そして、スイッチング素子Ｑ1，Ｑ2のターンオフ時にのみ電圧共振する、部分電圧共振動作が得られるようになっている。
この電源回路においては、スイッチング素子Ｑ1，Ｑ2をスイッチング駆動するために、例えば汎用のＩＣによる発振・ドライブ回路２が設けられる。この発振・ドライブ回路２は、発振回路、駆動回路回路を有している。そして、発振回路及び駆動回路によって、所要の周波数によるドライブ信号（ゲート電圧）をスイッチング素子Ｑ1，Ｑ2の各ゲートに対して印加する。これにより、スイッチング素子Ｑ1，Ｑ2は、所要のスイッチング周波数により交互にオン／オフするようにしてスイッチング動作を行う。
絶縁コンバータトランスＰＩＴはスイッチング素子Ｑ1 、Ｑ2のスイッチング出力を二次側に伝送する。この絶縁トランスＰＩＴの一次巻線Ｎ１の一端は、一次側並列共振コンデンサＣ1の直列接続を介して、スイッチング素子Ｑ1のソースとスイッチング素子Ｑ2のドレインとの接続点（スイッチング出力点）に接続されることで、スイッチング出力が伝達されるようになっている。
また、一次巻線Ｎ1の他端は、一次側アースに接続される。
ここで、上記直列共振コンデンサＣ1のキャパシタンスと、一次巻線Ｎ1を含む絶縁コンバータトランスＰＩＴのリーケージインダクタンスＬ1によっては、一次側スイッチングコンバータの動作を電流共振形とするための一次側直列共振回路を形成する。
また、一次巻線Ｎ1の他端は、一次側アースに接続される。
ここで、上記直列共振コンデンサＣ1のキャパシタンスと、一次巻線Ｎ1を含む絶縁コンバータトランスＰＩＴのリーケージインダクタンスＬ1によっては、一次側スイッチングコンバータの動作を電流共振形とするための一次側直列共振回路を形成する。
上記説明によると、この図に示す一次側スイッチングコンバータとしては、一次側直列共振回路（Ｌ1−Ｃ1）による電流共振形としての動作と、前述した部分電圧共振回路（Ｃｐ//Ｌ1）とによる部分電圧共振動作とが得られることになる。
つまり、この図に示す電源回路は、一次側スイッチングコンバータを共振形とするための共振回路に対して、他の共振回路とが組み合わされた形式を採っていることになる。本明細書では、このようなスイッチングコンバータについて、複合共振形コンバータということにする。
つまり、この図に示す電源回路は、一次側スイッチングコンバータを共振形とするための共振回路に対して、他の共振回路とが組み合わされた形式を採っていることになる。本明細書では、このようなスイッチングコンバータについて、複合共振形コンバータということにする。
ここでの図示による説明は省略するが、絶縁コンバータトランスＰＩＴの構造としては、例えばフェライト材によるＥ型コアを組み合わせたＥＥ型コアを備える。そして、一次側と二次側とで巻装部位を分割したうえで、一次巻線Ｎ1と、次に説明する二次巻線（Ｎ2A，Ｎ2B）を、ＥＥ型コアの中央磁脚に対して、巻装している。
絶縁コンバータトランスＰＩＴの二次巻線としては、センタータップが施されたことで２つに分割された二次巻線Ｎ2A，Ｎ2Bが巻装されている。これらの二次巻線Ｎ2A，Ｎ2Bには、一次巻線Ｎ1に伝達されたスイッチング出力に応じた交番電圧が励起される。
この場合、上記二次巻線Ｎ2A，Ｎ2Bのセンタータップは二次側アースに対して接続される。そして、この二次巻線Ｎ2A，Ｎ2Bに対して、図示するようにして整流ダイオードＤO1，ＤO2、及び平滑コンデンサＣOから成る全波整流回路を接続する。これにより、平滑コンデンサＣOの両端電圧として二次側直流出力電圧ＥOが得られる。この二次側直流出力電圧ＥOは、図示しない負荷側に供給されるとともに、次に説明する制御回路１のための検出電圧としても分岐して入力される。
制御回路１は、二次側直流出力電圧ＥOのレベル変化に応じた検出出力を発振・ドライブ回路２に供給する。発振・ドライブ回路２では、入力された制御回路１の検出出力に応じてスイッチング周波数が可変されるようにして、スイッチング素子Ｑ1，Ｑ2を駆動する。このようにしてスイッチング素子Ｑ1，Ｑ2のスイッチング周波数が可変されることで、二次側直流出力電圧のレベルが安定化されることになる。
この図に示す回路構成による電源回路として、低電圧大電流としての負荷条件に対応させた場合の動作波形を、図１２に示す。図１２に示す動作波形は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗの条件で測定を行って得られたものである。また、ここでの低電圧大電流の状態としては、二次側直流電圧Ｅo＝５Ｖで、一次側スイッチングコンバータのスイッチング電流である一次側直列共振電流Ｉo＝２５Ａとなる状態である。
また、図１２に示す動作波形による実験結果を得るのにあたっては、次のような条件と、電源回路における部品素子等の選定を行っている。
先ず、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルが、５Ｖ／Ｔとなるようして、二次巻線Ｎ2A，Ｎ2B及び一次巻線Ｎ1のターン数を設定することとして、具体的には、二次巻線Ｎ2A＝Ｎ2B＝１Ｔ、一次巻線Ｎ1＝３０Ｔとしている。
そして、絶縁コンバータトランスＰＩＴのＥＥ型コアの中央磁脚に対しては1.0mm程度のギャップを形成するようにしている。これによって、一次巻線Ｎ1と二次巻線Ｎ2A，Ｎ2Bとで、０．８５程度の結合係数を得るようにしている。
また、一次側直列共振コンデンサＣ１＝０．０６８μＦ、部分電圧共振コンデンサＣｐ＝３３０ｐＦを選定し、整流ダイオードＤo1，Ｄo2には、５０Ａ／４０Ｖのショットキーダイオードを選定している。
先ず、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルが、５Ｖ／Ｔとなるようして、二次巻線Ｎ2A，Ｎ2B及び一次巻線Ｎ1のターン数を設定することとして、具体的には、二次巻線Ｎ2A＝Ｎ2B＝１Ｔ、一次巻線Ｎ1＝３０Ｔとしている。
そして、絶縁コンバータトランスＰＩＴのＥＥ型コアの中央磁脚に対しては1.0mm程度のギャップを形成するようにしている。これによって、一次巻線Ｎ1と二次巻線Ｎ2A，Ｎ2Bとで、０．８５程度の結合係数を得るようにしている。
また、一次側直列共振コンデンサＣ１＝０．０６８μＦ、部分電圧共振コンデンサＣｐ＝３３０ｐＦを選定し、整流ダイオードＤo1，Ｄo2には、５０Ａ／４０Ｖのショットキーダイオードを選定している。
図１２に示す波形図において、スイッチング素子Ｑ2の両端電圧Ｖ１は、スイッチング素子Ｑ2のオン／オフ状態に対応している。つまり、スイッチング素子Ｑ2がオンとなる期間Ｔ２では０レベルで、オフとなる期間Ｔ１では所定レベルでクランプされた矩形波となる。そして、スイッチング素子Ｑ2//ダンパーダイオードＤD2に流れるスイッチング電流ＩDS2としては、期間Ｔ２に示されるように、ターンオン時においては、ダンパーダイオードＤD2を流れることで負極性となり、これが反転して正極性によりスイッチング素子Ｑ2のドレイン→ソースを流れ、期間Ｔ１でオフとなって０レベルとなる波形が得られる。
また、スイッチング素子Ｑ1は、上記スイッチング素子Ｑ2に対して交互にオン／オフするようにしてスイッチングを行う。このため、スイッチング素子Ｑ1//ダンパーダイオードＤD1に流れるスイッチング電流ＩDS1は、スイッチング電流ＩDS2に対して１８０°位相がシフトした波形となっている。
また、スイッチング素子Ｑ1は、上記スイッチング素子Ｑ2に対して交互にオン／オフするようにしてスイッチングを行う。このため、スイッチング素子Ｑ1//ダンパーダイオードＤD1に流れるスイッチング電流ＩDS1は、スイッチング電流ＩDS2に対して１８０°位相がシフトした波形となっている。
そして、スイッチング素子Ｑ1,Ｑ2のスイッチング出力点と一次側アース間に接続される一次側直列共振回路（Ｃ1−Ｌ1）に流れる一次側直列共振電流Ｉｏは、スイッチング電流ＩDS1とスイッチング電流ＩDS2との合成波形に対応する、一次側直列共振回路（Ｃ1−Ｌ1）の共振電流としての正弦波成分と、一次巻線Ｎ1の励磁インダクタンスにより発生する鋸歯状波成分とが合成された波形となる。
そして、このときの測定条件である、負荷電力Ｐｏ＝１００Ｗは、図１１に示す電源回路が対応する負荷条件としては、最大に近い重負荷の条件となるのであるが、このようにして対応負荷電力範囲において重負荷の傾向となる条件では、二次側の整流電流は不連続モードとなる。
つまり、二次巻線Ｎ2Aに発生する二次巻線電圧Ｖ2は、図１２に示すようにして、一次側直列共振電流Ｉｏが正弦波状で流れる期間のみ、所定の絶対値レベルでクランプされる波形が生じ、その間の一次側直列共振電流Ｉｏとして励磁インダクタンスによる鋸歯状波成分が流れる期間は０レベルとなる。二次巻線Ｎ2Bには、二次巻線電圧Ｖ2を反転させた波形が発生する。
このために、整流ダイオードＤo1を流れる整流電流Ｉ1と、整流ダイオードＤo2を流れる整流電流Ｉ2は、それぞれ、一次側直列共振電流Ｉｏが正弦波状で流れる期間ＤON1、ＤON2においてのみ流れ、これ以外の期間においては共に流れない。つまり、二次側の整流電流は不連続で平滑コンデンサに流入している。
つまり、二次巻線Ｎ2Aに発生する二次巻線電圧Ｖ2は、図１２に示すようにして、一次側直列共振電流Ｉｏが正弦波状で流れる期間のみ、所定の絶対値レベルでクランプされる波形が生じ、その間の一次側直列共振電流Ｉｏとして励磁インダクタンスによる鋸歯状波成分が流れる期間は０レベルとなる。二次巻線Ｎ2Bには、二次巻線電圧Ｖ2を反転させた波形が発生する。
このために、整流ダイオードＤo1を流れる整流電流Ｉ1と、整流ダイオードＤo2を流れる整流電流Ｉ2は、それぞれ、一次側直列共振電流Ｉｏが正弦波状で流れる期間ＤON1、ＤON2においてのみ流れ、これ以外の期間においては共に流れない。つまり、二次側の整流電流は不連続で平滑コンデンサに流入している。
ショットキーダイオードである整流ダイオードＤo1，Ｄo2の順方向電圧降下は０．６Ｖであり、上記したような二次側の動作では、図示もしているように、整流電流Ｉ1，Ｉ2は３５Ａｐという相応に高いレベルとなるので、これらの整流ダイオード素子による導通損が顕著となって電力損失が大きくなる。実際の測定結果として、直流入力電圧（整流平滑電圧Ｅｉ）＝１００ＶのときのDC→DC電力変換効率は８２％程度にとどまる。
そこで、二次側における整流電流の導通損を低減する技術として、低オン抵抗のＭＯＳ−ＦＥＴにより整流を行うようにした、同期整流回路が知られている。このような同期整流回路として、巻線電圧検出方式による構成を例を図１３に示す。
なお、図１３においては、絶縁コンバータトランスＰＩＴの二次側の構成のみを示している。一次側の構成は、図１１と同様であるものとする。また、定電圧制御方式としても、二次側直流出力電圧Ｅoのレベルに応じて、一次側スイッチングコンバータのスイッチング周波数を可変制御するスイッチング周波数制御方式を採る。
また、この図１３に示す二次側の構成を採る電源回路としても、図１１の場合と同様の低電圧大電流（ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗ、Ｅｏ＝５Ｖ、Ｉo＝２５Ａ）の条件に対応するものとされる。
なお、図１３においては、絶縁コンバータトランスＰＩＴの二次側の構成のみを示している。一次側の構成は、図１１と同様であるものとする。また、定電圧制御方式としても、二次側直流出力電圧Ｅoのレベルに応じて、一次側スイッチングコンバータのスイッチング周波数を可変制御するスイッチング周波数制御方式を採る。
また、この図１３に示す二次側の構成を採る電源回路としても、図１１の場合と同様の低電圧大電流（ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗ、Ｅｏ＝５Ｖ、Ｉo＝２５Ａ）の条件に対応するものとされる。
この場合にも、二次巻線としては、同じ巻数の二次巻線Ｎ2A、Ｎ2Bの各一端はセンタータップにより接続されるが、このセンタータップ出力は、平滑コンデンサＣｏの正極端子に接続される。二次巻線Ｎ2Aの他端は、ＮチャネルのＭＯＳ−ＦＥＴＱ3のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。同様にして、二次巻線Ｎ2Bの他端も、ＮチャネルのＭＯＳ−ＦＥＴＱ4のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。つまり、この場合には、二次巻線Ｎ2A、Ｎ2Bの各整流電流経路において、ＭＯＳ−ＦＥＴＱ3，Ｑ4を負極側に直列に挿入した構造となっている。なお、ＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソースに対しては、それぞれ、ボディダイオードＤD3，ＤD4が接続される。
そして、ＭＯＳ−ＦＥＴＱ3を駆動する駆動回路は、二次巻線Ｎ2BとＭＯＳ−ＦＥＴＱ4のドレインとの接続点とＭＯＳ−ＦＥＴＱ3のゲートの間に、ゲート抵抗Ｒg1を接続すると共に、ＭＯＳ−ＦＥＴＱ3のゲートと二次側アースとの間に抵抗Ｒ11を接続して形成される。
同様に、ＭＯＳ−ＦＥＴＱ4を駆動する駆動回路は、二次巻線Ｎ2AとＭＯＳ−ＦＥＴＱ3のドレインとの接続点とＭＯＳ−ＦＥＴＱ4のゲートの間に、ゲート抵抗Ｒg2を接続すると共に、ＭＯＳ−ＦＥＴＱ4のゲートと二次側アースとの間に抵抗Ｒ12を接続して形成される。
同様に、ＭＯＳ−ＦＥＴＱ4を駆動する駆動回路は、二次巻線Ｎ2AとＭＯＳ−ＦＥＴＱ3のドレインとの接続点とＭＯＳ−ＦＥＴＱ4のゲートの間に、ゲート抵抗Ｒg2を接続すると共に、ＭＯＳ−ＦＥＴＱ4のゲートと二次側アースとの間に抵抗Ｒ12を接続して形成される。
ＭＯＳ−ＦＥＴは、ゲートにオン電圧を印加すると、ドレイン−ソース間は、単なる抵抗体と等価となるので、電流は双方向に流れる。これを二次側の整流素子として機能させようとすれば、平滑コンデンサＣｏの正極端子に充電する方向のみに電流を流さなければならない。これとは逆方向に電流が流れると、平滑コンデンサＣｏから絶縁コンバータトランスＰＩＴ側に放電電流が流れて、負荷側に有効に電力を伝達することができなくなる。また、逆電流によるＭＯＳ−ＦＥＴの発熱、ノイズなどが生じて、一次側におけるスイッチング損失も招く。
上記した駆動回路は、二次巻線の電圧を検出することに基づいて、平滑コンデンサＣｏの正極端子に充電する方向にのみ電流が流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するための回路である。
上記した駆動回路は、二次巻線の電圧を検出することに基づいて、平滑コンデンサＣｏの正極端子に充電する方向にのみ電流が流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するための回路である。
図１４の波形図は、上記図１３に示す二次側の構成を採る電源回路（一次側は図１１と同様）として、負荷電力Ｐｏ＝１００Ｗ時の動作を示している。前述もしたように、この場合における負荷電力Ｐｏ＝１００Ｗは、ほぼ最大負荷の条件となる。
この図において、スイッチング素子Ｑ2の両端電圧Ｖ1と、これに応じた二次巻線Ｎ2A−Ｎ2Bの両端に得られる二次巻線電圧Ｖ2は、図１２と同様のタイミングとなっているものである。なお、図１４に示す二次巻線電圧Ｖ2は、二次巻線Ｎ2Aとゲート抵抗Ｒｇ2との接続点側からみた場合の極性となっており、二次巻線Ｎ2Bとゲート抵抗Ｒｇ1との接続点側からみた場合には逆極性となる。
ＭＯＳ−ＦＥＴＱ4の駆動回路は、この図に示す極性の二次巻線電圧Ｖ2が負極性の所定レベルでクランプされる期間に至ると、ＭＯＳ−ＦＥＴＱ4のゲートに対して、ゲート抵抗Ｒg2と抵抗Ｒ12とにより設定されるレベルのオン電圧を印加するように動作することになる。
同様にして、ＭＯＳ−ＦＥＴＱ3の駆動回路（ゲート抵抗Ｒg1，抵抗Ｒ11）は、この図とは反転した極性の二次巻線電圧（Ｖ2）が負極性の所定レベルでクランプされる期間に至ると、ＭＯＳ−ＦＥＴＱ3のゲートに対してオン電圧を印加するように動作することになる。
この図において、スイッチング素子Ｑ2の両端電圧Ｖ1と、これに応じた二次巻線Ｎ2A−Ｎ2Bの両端に得られる二次巻線電圧Ｖ2は、図１２と同様のタイミングとなっているものである。なお、図１４に示す二次巻線電圧Ｖ2は、二次巻線Ｎ2Aとゲート抵抗Ｒｇ2との接続点側からみた場合の極性となっており、二次巻線Ｎ2Bとゲート抵抗Ｒｇ1との接続点側からみた場合には逆極性となる。
ＭＯＳ−ＦＥＴＱ4の駆動回路は、この図に示す極性の二次巻線電圧Ｖ2が負極性の所定レベルでクランプされる期間に至ると、ＭＯＳ−ＦＥＴＱ4のゲートに対して、ゲート抵抗Ｒg2と抵抗Ｒ12とにより設定されるレベルのオン電圧を印加するように動作することになる。
同様にして、ＭＯＳ−ＦＥＴＱ3の駆動回路（ゲート抵抗Ｒg1，抵抗Ｒ11）は、この図とは反転した極性の二次巻線電圧（Ｖ2）が負極性の所定レベルでクランプされる期間に至ると、ＭＯＳ−ＦＥＴＱ3のゲートに対してオン電圧を印加するように動作することになる。
これにより、ＭＯＳ−ＦＥＴＱ3，Ｑ4には、それぞれ、図示するようにして、期間ＤON1，ＤON2において、正極性の整流電流Ｉ1，Ｉ2が流れる。図示する二次巻線電圧Ｖ2が正／負でクランプされる期間に流れる整流電流Ｉ1，Ｉ2は、図１１の回路の場合（図１２の波形図の整流電流Ｉ1,Ｉ2）と同様に、３５Ａｐである。しかしながら、ＭＯＳ−ＦＥＴＱ3，Ｑ4は低オン抵抗であり、ショットキーダイオードによる整流ダイオードＤo1，Ｄo2と比較すれば、整流電流の導通損は著しく低いものとすることができる。また、駆動回路が抵抗素子のみから成ることからも理解されるように、巻線電圧検出方式は、駆動回路系が簡単な構成であることもメリットとなっている。
しかしながら、この図１４に対応する場合のような重負荷（負荷電力Ｐｏ＝１００Ｗ）とされる条件では、この電源回路も二次側整流電流は不連続モードとなる。これは、図１４においても期間ＤON1，ＤON2が不連続であることにより示されている。
この不連続モードでは、整流電流Ｉ1，Ｉ2として、平滑コンデンサＣｏへの充電電流が０レベルになったとしても、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1には同じ方向に電流が流れている。これは、先の図１２の波形図であれば、期間ＤON1，ＤON2以外の期間において、一次側直列共振電流Ｉｏとして、一次巻線Ｎ1の励磁インダクタンス成分がその直前タイミングと同じ極性で流れていることにより示されている。このために、実際としては、二次巻線Ｎ2A，Ｎ2Bに誘起される電圧の極性が反転しないために、その間、ＭＯＳ−ＦＥＴＱ3、Ｑ4は完全にオフにならずにオン状態を維持する。これにより、図示するようにして、期間ＤON1，ＤON2以外では、整流電流Ｉ1，Ｉ2として逆方向の電流が流れてしまう。この期間ＤON1，ＤON2以外における逆方向の整流電流Ｉ1，Ｉ2は、無効電力を生じさせるが、このときの整流電流Ｉ1，Ｉ2のレベルは、８Ａｐと比較的高いために、その無効電力量も相応に大きなものとなる。
このように、同期整流回路として巻線電圧検出方式を採る場合、整流電流の導通損は低減されるものの、上記のようにして無効電力が発生するために、全体として電力変換効率の有効な向上は図ることが難しいというのが現状である。
この不連続モードでは、整流電流Ｉ1，Ｉ2として、平滑コンデンサＣｏへの充電電流が０レベルになったとしても、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1には同じ方向に電流が流れている。これは、先の図１２の波形図であれば、期間ＤON1，ＤON2以外の期間において、一次側直列共振電流Ｉｏとして、一次巻線Ｎ1の励磁インダクタンス成分がその直前タイミングと同じ極性で流れていることにより示されている。このために、実際としては、二次巻線Ｎ2A，Ｎ2Bに誘起される電圧の極性が反転しないために、その間、ＭＯＳ−ＦＥＴＱ3、Ｑ4は完全にオフにならずにオン状態を維持する。これにより、図示するようにして、期間ＤON1，ＤON2以外では、整流電流Ｉ1，Ｉ2として逆方向の電流が流れてしまう。この期間ＤON1，ＤON2以外における逆方向の整流電流Ｉ1，Ｉ2は、無効電力を生じさせるが、このときの整流電流Ｉ1，Ｉ2のレベルは、８Ａｐと比較的高いために、その無効電力量も相応に大きなものとなる。
このように、同期整流回路として巻線電圧検出方式を採る場合、整流電流の導通損は低減されるものの、上記のようにして無効電力が発生するために、全体として電力変換効率の有効な向上は図ることが難しいというのが現状である。
図１５の波形図は、図１３に示した二次側の構成を採る電源回路についての軽負荷とされる条件での動作を示している。
図１３に示す電源回路の実際としても、先に図１１に示した電源回路の構成として説明したようにスイッチング周波数制御による定電圧制御を行うが、軽負荷の条件となって二次側直流出力電圧が上昇すると、スイッチング周波数を高くするようにして二次側直流出力電圧を低下させ、これにより安定化を図るように動作する。
そして、このような軽負荷の状態では、図１５に示すスイッチング素子Ｑ2の両端電圧Ｖ1に対して、二次側巻線電圧Ｖ2はほぼ同じタイミングで反転するようになり、これに応じて、二次側の整流電流Ｉ1、Ｉ2としては、期間ＤON1，ＤON2との間に休止期間が無く平滑コンデンサＣｏに連続して充電されるようにして流れる。つまり、連続モードとなる。このときには、上記図１７の重負荷時の動作として示したような逆方向の整流電流Ｉ1、Ｉ2が流れる期間は存在しなくなって、これに応じた無効電力も生じていない。
このように、二次側整流回路系を巻線電圧検出方式による同期整流回路に置き換えた構成の電源回路も、重負荷時における電力変換効率の低下が依然として問題となる。
図１３に示す電源回路の実際としても、先に図１１に示した電源回路の構成として説明したようにスイッチング周波数制御による定電圧制御を行うが、軽負荷の条件となって二次側直流出力電圧が上昇すると、スイッチング周波数を高くするようにして二次側直流出力電圧を低下させ、これにより安定化を図るように動作する。
そして、このような軽負荷の状態では、図１５に示すスイッチング素子Ｑ2の両端電圧Ｖ1に対して、二次側巻線電圧Ｖ2はほぼ同じタイミングで反転するようになり、これに応じて、二次側の整流電流Ｉ1、Ｉ2としては、期間ＤON1，ＤON2との間に休止期間が無く平滑コンデンサＣｏに連続して充電されるようにして流れる。つまり、連続モードとなる。このときには、上記図１７の重負荷時の動作として示したような逆方向の整流電流Ｉ1、Ｉ2が流れる期間は存在しなくなって、これに応じた無効電力も生じていない。
このように、二次側整流回路系を巻線電圧検出方式による同期整流回路に置き換えた構成の電源回路も、重負荷時における電力変換効率の低下が依然として問題となる。
そこで、上記図１４に示されるような、逆方向の整流電流による無効電力の発生の問題を解消する技術としては、整流電流検出方式による同期整流回路が知られている。この整流電流検出方式は、平滑コンデンサＣｏに充電される整流電流が０レベルになる前にＭＯＳ−ＦＥＴをオフさせる技術である。
この整流電流検出方式による同期整流回路の構成例を、図１６に示す。なお、この図においては、説明を簡単なものとするために、半波整流による構成を示している。
この整流電流検出方式による同期整流回路の構成例を、図１６に示す。なお、この図においては、説明を簡単なものとするために、半波整流による構成を示している。
整流電流検出方式としては、二次巻線Ｎ2に流れる電流を検出するためにカレントトランスＴＲを設ける。カレントトランスの一次巻線Ｎａは、二次巻線Ｎ2の端部と、ＭＯＳ−ＦＥＴＱ4のドレインと接続される。ＭＯＳ−ＦＥＴＱ4のソースは、平滑コンデンサＣｏの負極端子に接続している。
カレントトランスの二次巻線Ｎｂに対しては、抵抗Ｒａが並列に接続されるとともに、相互に順電圧方向が逆となるようにして、ダイオードＤａ、Ｄｂが並列に接続されて並列接続回路を形成する。また、この並列接続回路に対して、コンパレータ２０が接続される。コンパレータ２０の反転入力には、基準電圧Ｖｒｅｆが入力される。なお、基準電圧Ｖｒｅｆとコンパレータ２０の反転入力との接続点には、上記並列接続回路においてダイオードＤａのアノードとダイオードＤｂのカソードが接続されている側の端部と接続される。また、コンパレータ２０の非反転入力には、上記並列接続回路においてダイオードＤａのカソードとダイオードＤｂのアノードが接続されている側の端部が接続される。
この場合、コンパレータ２０の出力は、バッファ２１により増幅されてＭＯＳ−ＦＥＴＱ4のゲートに印加されるようになっている。
カレントトランスの二次巻線Ｎｂに対しては、抵抗Ｒａが並列に接続されるとともに、相互に順電圧方向が逆となるようにして、ダイオードＤａ、Ｄｂが並列に接続されて並列接続回路を形成する。また、この並列接続回路に対して、コンパレータ２０が接続される。コンパレータ２０の反転入力には、基準電圧Ｖｒｅｆが入力される。なお、基準電圧Ｖｒｅｆとコンパレータ２０の反転入力との接続点には、上記並列接続回路においてダイオードＤａのアノードとダイオードＤｂのカソードが接続されている側の端部と接続される。また、コンパレータ２０の非反転入力には、上記並列接続回路においてダイオードＤａのカソードとダイオードＤｂのアノードが接続されている側の端部が接続される。
この場合、コンパレータ２０の出力は、バッファ２１により増幅されてＭＯＳ−ＦＥＴＱ4のゲートに印加されるようになっている。
上記図１６に示す構成による回路の動作を、図１７に示す。
二次巻線Ｎ2に誘起される電圧が、平滑コンデンサＣｏの両端電圧（Ｅｏ）よりも大きくなると、先ず、ＭＯＳ−ＦＥＴＱ4のボディダイオードのアノード→カソードの方向により、平滑コンデンサＣｏへ充電するようにして整流電流Ｉｄが流れ始める。この整流電流Ｉｄは、カレントトランスの一次巻線Ｎａに流れるので、カレントトランスの二次巻線Ｎｂには、一次巻線Ｎａに流れる整流電流Ｉｄに応じた電圧Ｖｎｂが誘起される。コンパレータ２０では、基準電圧Ｖｒｅｆと電圧Ｖｎｂとを比較して、電圧Ｖｎｂが基準電圧Ｖｒｅｆを越えるとＨレベルを出力する。このＨレベルの出力がバッファ２１からオン電圧としてＭＯＳ−ＦＥＴＱ4のゲートに対して印加され、ＭＯＳ−ＦＥＴＱ4をオンさせる。これにより、整流電流ＩｄがＭＯＳ−ＦＥＴＱ4のドレイン→ソース方向により流れることになる。図１７では、正極性により流れる整流電流Ｉｄとして示されている。
二次巻線Ｎ2に誘起される電圧が、平滑コンデンサＣｏの両端電圧（Ｅｏ）よりも大きくなると、先ず、ＭＯＳ−ＦＥＴＱ4のボディダイオードのアノード→カソードの方向により、平滑コンデンサＣｏへ充電するようにして整流電流Ｉｄが流れ始める。この整流電流Ｉｄは、カレントトランスの一次巻線Ｎａに流れるので、カレントトランスの二次巻線Ｎｂには、一次巻線Ｎａに流れる整流電流Ｉｄに応じた電圧Ｖｎｂが誘起される。コンパレータ２０では、基準電圧Ｖｒｅｆと電圧Ｖｎｂとを比較して、電圧Ｖｎｂが基準電圧Ｖｒｅｆを越えるとＨレベルを出力する。このＨレベルの出力がバッファ２１からオン電圧としてＭＯＳ−ＦＥＴＱ4のゲートに対して印加され、ＭＯＳ−ＦＥＴＱ4をオンさせる。これにより、整流電流ＩｄがＭＯＳ−ＦＥＴＱ4のドレイン→ソース方向により流れることになる。図１７では、正極性により流れる整流電流Ｉｄとして示されている。
そして時間経過に応じて整流電流Ｉｄのレベルが低下し、これに応じて、電圧Ｖｎｂが基準電圧Ｖｒｅｆよりも低くなると、コンパレータ２０は出力を反転させる。この反転出力がバッファ２１を介して出力されることで、ＭＯＳ−ＦＥＴＱ4のゲート容量を放電させて、ＭＯＳ−ＦＥＴＱ4をオフとする。なお、この時点で、残りの整流電流ＩｄはボディダイオードＤD4を経由して短時間のうちに流れる。
このような動作とされることで、ＭＯＳ−ＦＥＴＱ4は、整流電流Ｉｄが０レベルとなる前のタイミングでオフされることになる。これにより、図１４に示したように、整流電流が不連続となる期間において、ＭＯＳ−ＦＥＴに逆方向電流が流れることが無くなって無効電力が生じなくなり、その分の電力変換効率は高くなる。
例えば、図１１に示した電源回路の二次側の構成を、上記図１６に示した構成に基づく、全波整流の整流電流検出方式による同期整流回路とした場合のDC→DC電力変換効率としては、先の図１２、図１４などと同様の条件の下で測定したところ、９０％程度にまで向上するという測定結果が得られた。
例えば、図１１に示した電源回路の二次側の構成を、上記図１６に示した構成に基づく、全波整流の整流電流検出方式による同期整流回路とした場合のDC→DC電力変換効率としては、先の図１２、図１４などと同様の条件の下で測定したところ、９０％程度にまで向上するという測定結果が得られた。
しかしながら、上記した整流電流検出方式の同期整流回路では、図１６からも分かるように、１つのＭＯＳ−ＦＥＴに対応して、少なくとも１組のカレントトランスと、このカレントトランスの出力によりＭＯＳ−ＦＥＴを駆動するための比較的複雑な駆動回路系が必要となる。これにより、回路構成が複雑になり、これが製造能率の低下、コストアップ、回路基板サイズの拡大などにつながるという不都合が生じることになる。
特に、図１６に示した一次側のスイッチングコンバータの構成を基本として整流電流検出方式の同期整流回路を二次側に備えることとした場合、二次側には全波整流回路を備える必要がある。従って、上記したカレントトランス及び駆動回路系は、ＭＯＳ−ＦＥＴＱ3，Ｑ4ごとに対応して２組必要とされることになり、上記した問題がさらに大きくなる。
このようにして、巻線電圧検出方式と整流電流検出方式とでは、巻線電圧検出方式のほうが、無効電力により電力変換効率の面で不利ではあるが、回路構成が簡略であるのに対して、整流電流検出方式のほうは、無効電力が生じないので電力変換効率の面では有利であるが、回路構成が複雑になる、というトレードオフの関係にある。
従って、同期整流回路を備える電源回路としては、できるだけ簡略な回路構成でありながら、かつ、無効電力による損失増加が解消されるような構成を採ることが求められている、ということになる。
特に、図１６に示した一次側のスイッチングコンバータの構成を基本として整流電流検出方式の同期整流回路を二次側に備えることとした場合、二次側には全波整流回路を備える必要がある。従って、上記したカレントトランス及び駆動回路系は、ＭＯＳ−ＦＥＴＱ3，Ｑ4ごとに対応して２組必要とされることになり、上記した問題がさらに大きくなる。
このようにして、巻線電圧検出方式と整流電流検出方式とでは、巻線電圧検出方式のほうが、無効電力により電力変換効率の面で不利ではあるが、回路構成が簡略であるのに対して、整流電流検出方式のほうは、無効電力が生じないので電力変換効率の面では有利であるが、回路構成が複雑になる、というトレードオフの関係にある。
従って、同期整流回路を備える電源回路としては、できるだけ簡略な回路構成でありながら、かつ、無効電力による損失増加が解消されるような構成を採ることが求められている、ということになる。
そこで、本発明では以上のような問題点に鑑み、スイッチング電源回路として以下のように構成することとした。
すなわち、先ず、入力された直流入力電圧を断続するようにしてスイッチングを行うスイッチング素子を備えて形成されるスイッチング手段と、上記スイッチング素子をスイッチング駆動する駆動手段と、上記スイッチング手段のスイッチング出力を一次側から二次側に伝送するものであり、少なくとも一次巻線と二次巻線が巻装される絶縁コンバータトランスとを備える。
そして、少なくとも、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分と、自己のキャパシタンスとによって上記スイッチング手段の動作を共振形とするための一次側共振回路を形成するようにして、一次側の所定の部位に接続される一次側共振コンデンサと、上記スイッチング手段を形成するスイッチング素子のうち、少なくとも一方のスイッチング素子に対して並列に接続される部分共振コンデンサのキャパシタンスと、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分によって形成され、上記スイッチング手段を形成するスイッチング素子のターンオフ期間に部分電圧共振動作を行う一次側部分電圧共振回路を備え、さらに上記絶縁コンバータトランスの二次巻線に誘起される交番電圧を全波整流して二次側平滑コンデンサに整流電流を充電することで、上記二次側平滑コンデンサの両端電圧として二次側直流出力電圧を得るようにされた同期整流回路と、を備えるようにする。
そして、このような構成において、先ずは、上記絶縁コンバータトランスの磁束密度を、上記二次側直流電圧に接続される負荷条件の変動にかかわらず、上記全波整流動作により同期整流回路に流れる二次側整流電流が連続モードとなるようにして、所定以下となるように設定する。
さらに、上記同期整流回路としては、上記絶縁コンバータトランスの二次巻線をセンタータップすると共に、
上記二次巻線のセンタータップしていない側の一方の端部と二次側アースとの間に直列接続される第１の電界効果トランジスタと、上記二次巻線のセンタータップしていない側の他方の端部と二次側アースとの間に直列接続される第２の電界効果トランジスタとを備える。
そして、上記第１の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第１の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、上記第２の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第２の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路とを備えるようにする。
その上で、さらに上記二次巻線のセンタータップと上記二次側平滑コンデンサの正極端子との間に、金属系ダスト及び／又はＮｉ−Ｚｎ系フェライト材によるコアの磁脚に対して所要のターン数により巻線が巻装されて、所要以上の飽和磁束密度を有すると共に、所要以下のインダクタンスを有するようにされたチョークコイルの複数による並列接続回路を直列に挿入するようにした。
すなわち、先ず、入力された直流入力電圧を断続するようにしてスイッチングを行うスイッチング素子を備えて形成されるスイッチング手段と、上記スイッチング素子をスイッチング駆動する駆動手段と、上記スイッチング手段のスイッチング出力を一次側から二次側に伝送するものであり、少なくとも一次巻線と二次巻線が巻装される絶縁コンバータトランスとを備える。
そして、少なくとも、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分と、自己のキャパシタンスとによって上記スイッチング手段の動作を共振形とするための一次側共振回路を形成するようにして、一次側の所定の部位に接続される一次側共振コンデンサと、上記スイッチング手段を形成するスイッチング素子のうち、少なくとも一方のスイッチング素子に対して並列に接続される部分共振コンデンサのキャパシタンスと、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分によって形成され、上記スイッチング手段を形成するスイッチング素子のターンオフ期間に部分電圧共振動作を行う一次側部分電圧共振回路を備え、さらに上記絶縁コンバータトランスの二次巻線に誘起される交番電圧を全波整流して二次側平滑コンデンサに整流電流を充電することで、上記二次側平滑コンデンサの両端電圧として二次側直流出力電圧を得るようにされた同期整流回路と、を備えるようにする。
そして、このような構成において、先ずは、上記絶縁コンバータトランスの磁束密度を、上記二次側直流電圧に接続される負荷条件の変動にかかわらず、上記全波整流動作により同期整流回路に流れる二次側整流電流が連続モードとなるようにして、所定以下となるように設定する。
さらに、上記同期整流回路としては、上記絶縁コンバータトランスの二次巻線をセンタータップすると共に、
上記二次巻線のセンタータップしていない側の一方の端部と二次側アースとの間に直列接続される第１の電界効果トランジスタと、上記二次巻線のセンタータップしていない側の他方の端部と二次側アースとの間に直列接続される第２の電界効果トランジスタとを備える。
そして、上記第１の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第１の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、上記第２の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第２の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路とを備えるようにする。
その上で、さらに上記二次巻線のセンタータップと上記二次側平滑コンデンサの正極端子との間に、金属系ダスト及び／又はＮｉ−Ｚｎ系フェライト材によるコアの磁脚に対して所要のターン数により巻線が巻装されて、所要以上の飽和磁束密度を有すると共に、所要以下のインダクタンスを有するようにされたチョークコイルの複数による並列接続回路を直列に挿入するようにした。
上記構成によるスイッチング電源回路において、一次側スイッチングコンバータとしては、共振形コンバータに対して部分電圧共振回路が組み合わされた複合共振形コンバータとしての構成を採り、二次側においては、巻線電圧検出方式による全波整流の同期整流回路を備える。
そして、絶縁コンバータトランスの磁束密度が所定以下となるようにしていることで、負荷変動にかかわらず、二次側整流電流が常に連続モードとなるようにしている。二次側整流電流が連続モードとなれば、巻線電圧検出方式による同期整流回路において問題となる、二次側整流電流の不連続期間において整流電流に逆方向電流が生じることに依る無効電力を低減することができる。
その上で、上記のようにして二次巻線のセンタータップと二次側平滑コンデンサとの間には、所要以下のインダクタンスを有するチョークコイルが直列に挿入される。このチョークコイルによっては、そこに整流電流が流れる際の逆起電力により整流電流に生じる逆方向電流が抑圧される。つまり、これによって整流電流に逆方向電流が生じることによる無効電力についての、さらなる低減を図ることができるものである。
また、上記チョークコイルとしては、金属系ダスト、Ｎｉ−Ｚｎ系フェライト材による、飽和磁束密度の比較的高いコアを用いるようにしていることから、負荷電流レベルの変動によらずそのインダクタンス値が安定するものとなる。
さらに、本発明では、上記のようなチョークコイルを並列接続していることで、例えば１つのチョークコイルを挿入する場合と比較して、その直流抵抗の低減を図ることができる。
そして、絶縁コンバータトランスの磁束密度が所定以下となるようにしていることで、負荷変動にかかわらず、二次側整流電流が常に連続モードとなるようにしている。二次側整流電流が連続モードとなれば、巻線電圧検出方式による同期整流回路において問題となる、二次側整流電流の不連続期間において整流電流に逆方向電流が生じることに依る無効電力を低減することができる。
その上で、上記のようにして二次巻線のセンタータップと二次側平滑コンデンサとの間には、所要以下のインダクタンスを有するチョークコイルが直列に挿入される。このチョークコイルによっては、そこに整流電流が流れる際の逆起電力により整流電流に生じる逆方向電流が抑圧される。つまり、これによって整流電流に逆方向電流が生じることによる無効電力についての、さらなる低減を図ることができるものである。
また、上記チョークコイルとしては、金属系ダスト、Ｎｉ−Ｚｎ系フェライト材による、飽和磁束密度の比較的高いコアを用いるようにしていることから、負荷電流レベルの変動によらずそのインダクタンス値が安定するものとなる。
さらに、本発明では、上記のようなチョークコイルを並列接続していることで、例えば１つのチョークコイルを挿入する場合と比較して、その直流抵抗の低減を図ることができる。
上記本発明によれば、巻線電圧検出方式の同期整流回路を備えながらも、二次側整流電流の不連続期間に対応した無効電力は生じないこととなり、例えば、整流電流検出方式による同期整流回路を備えた場合と同等程度にまで電力変換効率を向上させることができる。そして、なおかつ、同期整流回路の回路構成自体は巻線電圧検出方式であることで、整流電流検出方式よりも簡易な構成を採ることができる。
つまり、本発明によっては、同期整流回路を備える複合共振形コンバータとして、高い電力変換効率を得ることと、回路の簡易化による回路規模の縮小、及び低コスト化を図ることとの両立が図られるものであり、特に、低電圧大電流とされるような条件に電源回路を使用する場合に有利となるものである。
つまり、本発明によっては、同期整流回路を備える複合共振形コンバータとして、高い電力変換効率を得ることと、回路の簡易化による回路規模の縮小、及び低コスト化を図ることとの両立が図られるものであり、特に、低電圧大電流とされるような条件に電源回路を使用する場合に有利となるものである。
また、上記もしたように、二次巻線のセンタータップ平滑コンデンサの間に挿入されるチョークコイルによっては、整流電流に生じる逆方向電流を抑制することができ、これによって無効電力のさらなる低減を図ることができる。
さらに、上述もしたようにこのチョークコイルとしては、飽和磁束密度の比較的高いコア材が用いるようにしたことにより、電流レベル変動によらずそのインダクタンス値が安定して得られるようになる。そして、このように負荷電流レベルの変動によらずインダクタンス値を安定化できれば、例えば軽負荷の条件となって負荷電流レベルが所要以下に低下した場合に、そのインダクタンスが急激に上昇するようなことは無くなり、例えばこのような軽負荷時においても電源回路として安定した動作を保証することができる。
さらに本発明では、上記チョークコイルの複数を並列接続していることで、例えば１つのチョークコイルを挿入する場合と比較して、その直流抵抗の低減を図ることができる。そしてこれによっては、二次側に設けられたチョークコイルによる損失を低減することができ、電力変換効率のさらなる向上を図ることができる。
さらに、上述もしたようにこのチョークコイルとしては、飽和磁束密度の比較的高いコア材が用いるようにしたことにより、電流レベル変動によらずそのインダクタンス値が安定して得られるようになる。そして、このように負荷電流レベルの変動によらずインダクタンス値を安定化できれば、例えば軽負荷の条件となって負荷電流レベルが所要以下に低下した場合に、そのインダクタンスが急激に上昇するようなことは無くなり、例えばこのような軽負荷時においても電源回路として安定した動作を保証することができる。
さらに本発明では、上記チョークコイルの複数を並列接続していることで、例えば１つのチョークコイルを挿入する場合と比較して、その直流抵抗の低減を図ることができる。そしてこれによっては、二次側に設けられたチョークコイルによる損失を低減することができ、電力変換効率のさらなる向上を図ることができる。
図１は、本発明における実施の形態としてのスイッチング電源回路を構成する上での、その基となる構成を例示した回路図である。この図に示す電源回路は、一次側の基本構成として、他励式によるハーフブリッジ結合方式による電流共振形コンバータに対して部分電圧共振回路が組み合わされた構成を採る。
この図１に示す電源回路においては、先ず、商用交流電源ＡＣに対し、フィルタコンデンサＣL、ＣL、及びコモンモードチョークコイルＣＭＣによるノイズフィルタが形成されている。
そして、このようなノイズフィルタの後段に対しては、図のように整流ダイオードＤA，ＤBから成る整流回路部Ｄｉと、２本の平滑コンデンサＣｉ1，Ｃｉ2とから成る倍電圧整流回路が備えられる。この倍電圧整流回路によっては、平滑コンデンサＣｉ1−Ｃｉ2の両端電圧として、交流入力電圧ＶACの２倍に対応したレベル整流平滑電圧Ｅｉ（直流入力電圧）が生成される。
そして、このようなノイズフィルタの後段に対しては、図のように整流ダイオードＤA，ＤBから成る整流回路部Ｄｉと、２本の平滑コンデンサＣｉ1，Ｃｉ2とから成る倍電圧整流回路が備えられる。この倍電圧整流回路によっては、平滑コンデンサＣｉ1−Ｃｉ2の両端電圧として、交流入力電圧ＶACの２倍に対応したレベル整流平滑電圧Ｅｉ（直流入力電圧）が生成される。
この図に示す電源回路のように、負荷が比較的大きな電流を必要とする条件では、一次側スイッチングコンバータ側の回路に流れる電流レベルも増加する。これにより、スイッチング損失などが増加して電力変換効率が低下する。そこで、このようにして、直流入力電圧を生成する整流回路系について倍電圧整流回路とすることで、例えば通常の全波整流により交流入力電圧ＶACの等倍に対応するレベルの整流平滑電圧Ｅｉを供給する場合と比較して、一次側スイッチングコンバータの回路内に流れる電流レベルを約１／２とすることができる。これにより、一次側スイッチングコンバータによるスイッチング損失が低減されるようにしているものである。
上記直流入力電圧を入力してスイッチング（断続）する電流共振形コンバータとしては、図示するようにして、ＭＯＳ−ＦＥＴによる２本のスイッチング素子Ｑ1，Ｑ2をハーフブリッジ結合により接続したスイッチング回路を備える。スイッチング素子Ｑ1，Ｑ2の各ドレイン−ソース間に対しては、ダンパーダイオードＤD1，ＤD2が並列に接続される。ダンパーダイオードＤD1のアノード、カソードは、それぞれスイッチング素子Ｑ1のソース、ドレインと接続される。同様にして、ダンパーダイオードＤD2のアノード、カソードは、それぞれスイッチング素子Ｑ2のソース、ドレインと接続される。ダンパーダイオードＤD1，ＤD2は、それぞれスイッチング素子Ｑ1，Ｑ2が備えるボディダイオードとされる。
また、スイッチング素子Ｑ2のドレイン−ソース間に対しては、部分共振コンデンサＣｐが並列に接続される。この部分共振コンデンサＣｐのキャパシタンスと一次巻線Ｎ1のリーケージインダクタンスＬ１によっては並列共振回路（部分電圧共振回路）を形成する。そして、スイッチング素子Ｑ1，Ｑ2のターンオフ時にのみ電圧共振する、部分電圧共振動作が得られるようになっている。
この電源回路においては、スイッチング素子Ｑ1，Ｑ2をスイッチング駆動するために、発振・ドライブ回路２が設けられる。この発振・ドライブ回路２は、発振回路、駆動回路を有しており、例えば汎用のＩＣを用いることができる。そして、この発振・ドライブ回路２内の発振回路及び駆動回路によって、所要の周波数によるドライブ信号（ゲート電圧）をスイッチング素子Ｑ1，Ｑ2の各ゲートに対して印加する。これにより、スイッチング素子Ｑ1，Ｑ2は、所要のスイッチング周波数により交互にオン／オフするようにしてスイッチング動作を行う。
絶縁コンバータトランスＰＩＴは、スイッチング素子Ｑ1 、Ｑ2のスイッチング出力を二次側に伝送するために設けられる。
この絶縁トランスＰＩＴの一次巻線Ｎ１の一方の端部は、一次側並列共振コンデンサＣ1の直列接続を介して、スイッチング素子Ｑ1のソースとスイッチング素子Ｑ2のドレインとの接続点（スイッチング出力点）に接続されることで、スイッチング出力が伝達されるようになっている。
また、一次巻線Ｎ1の他方の端部は、一次側アースに接続される。
この絶縁トランスＰＩＴの一次巻線Ｎ１の一方の端部は、一次側並列共振コンデンサＣ1の直列接続を介して、スイッチング素子Ｑ1のソースとスイッチング素子Ｑ2のドレインとの接続点（スイッチング出力点）に接続されることで、スイッチング出力が伝達されるようになっている。
また、一次巻線Ｎ1の他方の端部は、一次側アースに接続される。
ここで、絶縁コンバータトランスＰＩＴは、後述する構造により、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1に所要のリーケージインダクタンスＬ１を生じさせる。そして、直列共振コンデンサＣ1のキャパシタンスと、上記リーケージインダクタンスＬ1によっては、一次側スイッチングコンバータの動作を電流共振形とするための一次側直列共振回路を形成する。
上記説明によると、この図に示す一次側スイッチングコンバータとしては、一次側直列共振回路（Ｌ1−Ｃ1）による電流共振形としての動作と、前述した部分電圧共振回路（Ｃｐ//Ｌ1）とによる部分電圧共振動作とが得られることになる。
つまり、この図に示す電源回路は、一次側スイッチングコンバータを共振形とするための共振回路に対して、他の共振回路とが組み合わされた、複合共振形コンバータとしての構成を採っている。
つまり、この図に示す電源回路は、一次側スイッチングコンバータを共振形とするための共振回路に対して、他の共振回路とが組み合わされた、複合共振形コンバータとしての構成を採っている。
絶縁コンバータトランスＰＩＴの二次巻線には一次巻線Ｎ1に伝達されたスイッチング出力に応じた交番電圧が励起される。
図１の回路の場合、絶縁コンバータトランスＰＩＴの二次巻線としては、図のように、それぞれ上記一次巻線Ｎ１と巻方向が同極性とされた二次巻線Ｎ2A，二次巻線Ｎ2Bが備えられる。
これら二次巻線Ｎ２A、Ｎ２Bは、それぞれセンタータップが施されたことで、それぞれ図のように２つの巻線部に分割されている。ここでは、二次巻線Ｎ2Aの巻き始め端部を含む巻線部を巻線部Ｎ２A1とし、巻き終わり端部を含む巻線部は巻線部Ｎ２A2としている。また、二次巻線Ｎ２Bの巻き始め端部を含む巻線部は巻線部Ｎ２B1、巻き終わり端部を含む巻線部は巻線部Ｎ２B2とする。
図１の回路の場合、絶縁コンバータトランスＰＩＴの二次巻線としては、図のように、それぞれ上記一次巻線Ｎ１と巻方向が同極性とされた二次巻線Ｎ2A，二次巻線Ｎ2Bが備えられる。
これら二次巻線Ｎ２A、Ｎ２Bは、それぞれセンタータップが施されたことで、それぞれ図のように２つの巻線部に分割されている。ここでは、二次巻線Ｎ2Aの巻き始め端部を含む巻線部を巻線部Ｎ２A1とし、巻き終わり端部を含む巻線部は巻線部Ｎ２A2としている。また、二次巻線Ｎ２Bの巻き始め端部を含む巻線部は巻線部Ｎ２B1、巻き終わり端部を含む巻線部は巻線部Ｎ２B2とする。
この場合の二次巻線Ｎ2A，Ｎ2Bにおいて、上記巻線部Ｎ２A1、Ｎ２A2、Ｎ２B1、Ｎ２B2は、それぞれ同じ所定のターン数を有する。
そして、この二次巻線Ｎ2A，Ｎ2Bに対しては、整流用素子としてＮチャネルのＭＯＳ−ＦＥＴＱ3，Ｑ4を備える全波整流の同期整流回路が備えられる。これらＭＯＳ−ＦＥＴＱ3，Ｑ4は、例えば低耐圧のトレンチ構造のものを選定することで、低オン抵抗を得るようにされる。
そして、この二次巻線Ｎ2A，Ｎ2Bに対しては、整流用素子としてＮチャネルのＭＯＳ−ＦＥＴＱ3，Ｑ4を備える全波整流の同期整流回路が備えられる。これらＭＯＳ−ＦＥＴＱ3，Ｑ4は、例えば低耐圧のトレンチ構造のものを選定することで、低オン抵抗を得るようにされる。
上記二次巻線Ｎ2A、Ｎ2Bの各センタータップ出力は、図示するように平滑コンデンサＣｏ1の正極端子に接続される。
そして、二次巻線Ｎ2A、Ｎ２Bの各巻き終わり端部は、インダクタＬd1→ＭＯＳ−ＦＥＴＱ3のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏ1の負極端子側）に接続される。
また、二次巻線Ｎ２A、Ｎ２Bの各巻き始め端部は、インダクタＬd2→ＭＯＳ−ＦＥＴＱ4のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏ1の負極端子側）に接続される。
なお、ＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソースに対しては、それぞれ、ボディダイオードＤD3，ＤD4が接続される。
そして、二次巻線Ｎ2A、Ｎ２Bの各巻き終わり端部は、インダクタＬd1→ＭＯＳ−ＦＥＴＱ3のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏ1の負極端子側）に接続される。
また、二次巻線Ｎ２A、Ｎ２Bの各巻き始め端部は、インダクタＬd2→ＭＯＳ−ＦＥＴＱ4のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏ1の負極端子側）に接続される。
なお、ＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソースに対しては、それぞれ、ボディダイオードＤD3，ＤD4が接続される。
このような接続形態によれば、二次巻線Ｎ2A、Ｎ2Bの巻線部Ｎ２A2、巻線部Ｎ２B2を含む整流電流経路においては、ＭＯＳ−ＦＥＴＱ3が直列に挿入される。また、二次巻線Ｎ2A、Ｎ2Bの巻線部Ｎ２A1、巻線部Ｎ２B1を含む整流電流経路においては、ＭＯＳ−ＦＥＴＱ4が直列に挿入された構造となっている。
また、この際、上記巻線部Ｎ２A2、巻線部Ｎ２B2を含む整流電流経路においては、二次巻線Ｎ２A、Ｎ２Bの各巻き終わり端部とＭＯＳ−ＦＥＴＱ3のドレインとの間に、インダクタＬd1が直列に挿入されるものとなる。同様に、上記巻線部Ｎ２A1、巻線部Ｎ２B1を含む整流電流経路においては、二次巻線Ｎ２A、Ｎ２Bの各巻き始め端部とＭＯＳ−ＦＥＴＱ4のドレインとの間にインダクタＬd2が直列に挿入される。
また、この際、上記巻線部Ｎ２A2、巻線部Ｎ２B2を含む整流電流経路においては、二次巻線Ｎ２A、Ｎ２Bの各巻き終わり端部とＭＯＳ−ＦＥＴＱ3のドレインとの間に、インダクタＬd1が直列に挿入されるものとなる。同様に、上記巻線部Ｎ２A1、巻線部Ｎ２B1を含む整流電流経路においては、二次巻線Ｎ２A、Ｎ２Bの各巻き始め端部とＭＯＳ−ＦＥＴＱ4のドレインとの間にインダクタＬd2が直列に挿入される。
また、この図に示される同期整流回路において、ＭＯＳ−ＦＥＴＱ3を駆動する駆動回路は、二次巻線Ｎ2Aの巻き始め端部とＭＯＳ−ＦＥＴＱ3のゲートとの間に、ゲート抵抗Ｒg1を接続して形成される。
同様に、ＭＯＳ−ＦＥＴＱ4を駆動する駆動回路は、二次巻線Ｎ2Bの巻き終わり端部とＭＯＳ−ＦＥＴＱ4のゲートとの間に、ゲート抵抗Ｒg2を接続して形成される。
つまりこの場合、上記ＭＯＳ−ＦＥＴＱ3は、それぞれ巻線部Ｎ２A1、巻線部Ｎ２B1に励起される交番電圧が上記ゲート抵抗Ｒg1により検出されて導通するようにされ、また、ＭＯＳ−ＦＥＴＱ4は、巻線部Ｎ２A2、巻線部Ｎ２B2に励起される交番電圧が上記ゲート抵抗Ｒg2により検出されて導通するようにされているものである。
同様に、ＭＯＳ−ＦＥＴＱ4を駆動する駆動回路は、二次巻線Ｎ2Bの巻き終わり端部とＭＯＳ−ＦＥＴＱ4のゲートとの間に、ゲート抵抗Ｒg2を接続して形成される。
つまりこの場合、上記ＭＯＳ−ＦＥＴＱ3は、それぞれ巻線部Ｎ２A1、巻線部Ｎ２B1に励起される交番電圧が上記ゲート抵抗Ｒg1により検出されて導通するようにされ、また、ＭＯＳ−ＦＥＴＱ4は、巻線部Ｎ２A2、巻線部Ｎ２B2に励起される交番電圧が上記ゲート抵抗Ｒg2により検出されて導通するようにされているものである。
ＭＯＳ−ＦＥＴは、ゲートにオン電圧を印加すると、ドレイン−ソース間は、単なる抵抗体と等価となるので、電流は双方向に流れる。これを二次側の整流素子として機能させようとすれば、二次側平滑コンデンサ（ここでは上記した平滑コンデンサＣｏ1、及び後述する平滑コンデンサＣｏ2）の正極端子に充電する方向のみに電流を流さなければならない。これとは逆方向に電流が流れると、二次側平滑コンデンサから絶縁コンバータトランスＰＩＴ側に放電電流が流れて、負荷側に有効に電力を伝達することができなくなる。また、逆電流によるＭＯＳ−ＦＥＴの発熱、ノイズなどが生じて、一次側におけるスイッチング損失も招く。
上記した駆動回路は、二次巻線の電圧を検出することに基づいて、二次側平滑コンデンサの正極端子に充電する方向（つまり、この場合ではソース→ドレイン方向）の電流のみが流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するための回路である。つまり、この場合における同期整流回路の回路構成としては、巻線電圧検出方式により、整流電流に同期させてＭＯＳ−ＦＥＴＱ3，Ｑ4をオン／オフ駆動する構成を採っているものである。
上記した駆動回路は、二次巻線の電圧を検出することに基づいて、二次側平滑コンデンサの正極端子に充電する方向（つまり、この場合ではソース→ドレイン方向）の電流のみが流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するための回路である。つまり、この場合における同期整流回路の回路構成としては、巻線電圧検出方式により、整流電流に同期させてＭＯＳ−ＦＥＴＱ3，Ｑ4をオン／オフ駆動する構成を採っているものである。
なお、この場合、ＭＯＳ−ＦＥＴＱ3、ＭＯＳ−ＦＥＴＱ4の駆動回路系を形成するとされるゲート抵抗Ｒg1、Ｒg2に対しては、それぞれ並列にショットキーダイオードＤg1、ショットキーダイオードＤg2を図示する方向により接続するようにしている。これらショットキーダイオードＤg1、Ｄg2によっては、後述するようにＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート入力容量の蓄積電荷を、これらのターンオフ時に放電するための経路が形成される。そして、これによってＭＯＳ−ＦＥＴＱ3、Ｑ4を確実にターンオフさせて、良好なスイッチング特性を得るようにしている。
また、この場合、ＭＯＳ−ＦＥＴＱ3のゲート−ソース間に対しては、図のようにツェナーダイオードＤz1、ツェナーダイオードＤz2を挿入し、同様にＭＯＳ−ＦＥＴＱ4のゲート−ソース間にはツェナーダイオードＤz3、ツェナーダイオードＤz4を挿入しているが、これらのツェナーダイオードによってはＭＯＳ−ＦＥＴＱ3、Ｑ4についての過電圧保護回路が形成される。
このようなツェナーダイオードＤzとしては、ツェナー電位（ブレイクダウン電位）としてＭＯＳ−ＦＥＴＱ3、Ｑ4の耐圧レベルに応じた電位のもが選定される。これにより、ＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート−ソース間電位が耐圧レベル以上に上昇するのに応じ、これらツェナーダイオードＤzが導通してＭＯＳ−ＦＥＴＱ3、Ｑ4を保護することができる。
例えば、この場合のツェナーダイオードＤzとしては、ツェナー電位＝±２０Ｖのものが選定される。また、例えばこれらツェナーダイオードＤz1、Ｄz2、及びツェナーダイオードＤz3、Ｄz4は、それぞれＭＯＳ−ＦＥＴＱ3、ＭＯＳ−ＦＥＴＱ4に対して内蔵されるようにして備えられる。
このようなツェナーダイオードＤzとしては、ツェナー電位（ブレイクダウン電位）としてＭＯＳ−ＦＥＴＱ3、Ｑ4の耐圧レベルに応じた電位のもが選定される。これにより、ＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート−ソース間電位が耐圧レベル以上に上昇するのに応じ、これらツェナーダイオードＤzが導通してＭＯＳ−ＦＥＴＱ3、Ｑ4を保護することができる。
例えば、この場合のツェナーダイオードＤzとしては、ツェナー電位＝±２０Ｖのものが選定される。また、例えばこれらツェナーダイオードＤz1、Ｄz2、及びツェナーダイオードＤz3、Ｄz4は、それぞれＭＯＳ−ＦＥＴＱ3、ＭＯＳ−ＦＥＴＱ4に対して内蔵されるようにして備えられる。
また、上述もしたように、この図１に示す電源回路では、二次巻線Ｎ２A、Ｎ２Bの各巻き終わり端部−ＭＯＳ−ＦＥＴＱ3のドレイン間に対し、インダクタＬd1を挿入している。また、同様に二次巻線Ｎ２A、Ｎ２Bの各巻き始め端部−ＭＯＳ−ＦＥＴＱ4のドレイン間に対しては、インダクタＬd2を挿入している。
この場合において、これらインダクタＬd1、Ｌd2としては、例えば０．６μＨ程度の比較的低いインダクタンスを設定するものとしている。
この場合において、これらインダクタＬd1、Ｌd2としては、例えば０．６μＨ程度の比較的低いインダクタンスを設定するものとしている。
ここで、このように低いインダクタンスを得るにあたっては、上記インダクタＬd1、Ｌd2として、次の図３に示すようなビーズコアを用いることとしている。
すなわち、この図３に示されるようにして、例えばアモルファス磁性体若しくはフェライト材等の磁性体が筒形状に形成されたビーズコアによって、リード線を挿通する。そして、このようにリード線を挿通したビーズコアを、１つのインダクタ素子としてプリント基板上に実装するものである。
すなわち、この図３に示されるようにして、例えばアモルファス磁性体若しくはフェライト材等の磁性体が筒形状に形成されたビーズコアによって、リード線を挿通する。そして、このようにリード線を挿通したビーズコアを、１つのインダクタ素子としてプリント基板上に実装するものである。
説明を図１に戻す。
上述した回路構成による同期整流回路によっては、二次側平滑コンデンサに対して全波整流により整流して得られる整流電流を充電する動作が得られる。
すなわち、二次側に励起される交番電圧の一方の半周期には、巻線部Ｎ２A1、Ｎ２B1を流れる電流がそれぞれ二次側平滑コンデンサに対して充電される。また、交番電圧の他方の半周期には、巻線部Ｎ２A2、Ｎ２B2に流れる電流がそれぞれ二次側平滑コンデンサに対して充電される。これによって、上記交番電圧が正／負の期間で二次側平滑コンデンサに充電する全波整流動作が得られるものである。
そして、このような平滑コンデンサの両端電圧として、図のような二次側直流出力電圧Ｅｏが得られる。この二次側直流出力電圧Ｅｏは、図示しない負荷側に供給されるとともに、次に説明する制御回路１のための検出電圧としても分岐して入力される。
上述した回路構成による同期整流回路によっては、二次側平滑コンデンサに対して全波整流により整流して得られる整流電流を充電する動作が得られる。
すなわち、二次側に励起される交番電圧の一方の半周期には、巻線部Ｎ２A1、Ｎ２B1を流れる電流がそれぞれ二次側平滑コンデンサに対して充電される。また、交番電圧の他方の半周期には、巻線部Ｎ２A2、Ｎ２B2に流れる電流がそれぞれ二次側平滑コンデンサに対して充電される。これによって、上記交番電圧が正／負の期間で二次側平滑コンデンサに充電する全波整流動作が得られるものである。
そして、このような平滑コンデンサの両端電圧として、図のような二次側直流出力電圧Ｅｏが得られる。この二次側直流出力電圧Ｅｏは、図示しない負荷側に供給されるとともに、次に説明する制御回路１のための検出電圧としても分岐して入力される。
制御回路１は、二次側直流出力電圧Ｅｏのレベル変化に応じた検出出力を発振・ドライブ回路２に供給する。発振・ドライブ回路２では、入力された制御回路１の検出出力に応じてスイッチング周波数が可変されるようにして、スイッチング素子Ｑ1，Ｑ2を駆動する。スイッチング素子Ｑ1，Ｑ2のスイッチング周波数が可変されることで、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1から二次巻線Ｎ2A，Ｎ2B側に伝送される電力が変化するが、これにより二次側直流出力電圧Ｅｏのレベルを安定化させるように動作する。
例えば重負荷の傾向となって二次側直流出力電圧Ｅｏが低下するのに応じては、上記スイッチング周波数を高くするように制御することで、二次側直流出力電圧Ｅｏを上昇させる。これに対して、軽負荷の傾向となって二次側直流出力電圧Ｅｏが上昇するのに応じては、上記スイッチング周波数を低くするように制御することで、二次側直流出力電圧Ｅｏを低下させる。
例えば重負荷の傾向となって二次側直流出力電圧Ｅｏが低下するのに応じては、上記スイッチング周波数を高くするように制御することで、二次側直流出力電圧Ｅｏを上昇させる。これに対して、軽負荷の傾向となって二次側直流出力電圧Ｅｏが上昇するのに応じては、上記スイッチング周波数を低くするように制御することで、二次側直流出力電圧Ｅｏを低下させる。
また、この場合のスイッチング電源回路においては、上記二次側直流出力電圧Ｅｏのラインに対し、上記した平滑コンデンサＣｏ1、及び平滑コンデンサＣｏ2、及びチョークコイルＬｎによるフィルタ回路が形成される。
このフィルタ回路としては、図示するように平滑コンデンサＣｏ1の正極端子に対して、チョークコイルＬｎの一端を接続する。そして、このチョークコイルＬｎの他端に対して、平滑コンデンサＣｏ2の正極端子を接続し、さらに平滑コンデンサＣｏ2の負極端子を二次側アースに接地して成る。
このような接続形態によれば、平滑コンデンサＣｏ1、平滑コンデンサＣｏ2の並列接続回路が形成され、さらに、これら平滑コンデンサＣｏ1、Ｃｏ2の各正極端子間に対しては、チョークコイルＬｎが挿入されたものとなる。
つまり、この図１に示す回路においては、二次側直流出力電圧Ｅｏのラインに対し、Ｃ、Ｌ、Ｃによる所謂π型フィルタを設けるようにしているものである。
このフィルタ回路としては、図示するように平滑コンデンサＣｏ1の正極端子に対して、チョークコイルＬｎの一端を接続する。そして、このチョークコイルＬｎの他端に対して、平滑コンデンサＣｏ2の正極端子を接続し、さらに平滑コンデンサＣｏ2の負極端子を二次側アースに接地して成る。
このような接続形態によれば、平滑コンデンサＣｏ1、平滑コンデンサＣｏ2の並列接続回路が形成され、さらに、これら平滑コンデンサＣｏ1、Ｃｏ2の各正極端子間に対しては、チョークコイルＬｎが挿入されたものとなる。
つまり、この図１に示す回路においては、二次側直流出力電圧Ｅｏのラインに対し、Ｃ、Ｌ、Ｃによる所謂π型フィルタを設けるようにしているものである。
ここで、このように二次側直流出力電圧Ｅｏのラインに対してフィルタ回路を設けるようにしたのは、以下のような理由による。
先にも説明したように、図１の基本構成においては、ＭＯＳ−ＦＥＴＱ3、Ｑ４の各ゲートに対し、各々ショットキーダイオードＤｇを接続するものとしていた。これによっては、各ＭＯＳ−ＦＥＴのターンオフ時にそれぞれのゲート入力容量の蓄積電荷を強制的に引き抜くようにして、ＭＯＳ−ＦＥＴの良好なターンオフ特性を得ることが可能とされる。
しかしながら、このようにショットキーダイオードＤｇを設けることによっては、ＭＯＳ−ＦＥＴとして良好なターンオフ特性を得ることができる一方で、二次側整流電流経路においてはスイッチングノイズが発生し易いものとされていた。そして、この影響により二次側直流出力電圧Ｅｏにも高周波のノイズが重畳し易くなっていたものである。
先にも説明したように、図１の基本構成においては、ＭＯＳ−ＦＥＴＱ3、Ｑ４の各ゲートに対し、各々ショットキーダイオードＤｇを接続するものとしていた。これによっては、各ＭＯＳ−ＦＥＴのターンオフ時にそれぞれのゲート入力容量の蓄積電荷を強制的に引き抜くようにして、ＭＯＳ−ＦＥＴの良好なターンオフ特性を得ることが可能とされる。
しかしながら、このようにショットキーダイオードＤｇを設けることによっては、ＭＯＳ−ＦＥＴとして良好なターンオフ特性を得ることができる一方で、二次側整流電流経路においてはスイッチングノイズが発生し易いものとされていた。そして、この影響により二次側直流出力電圧Ｅｏにも高周波のノイズが重畳し易くなっていたものである。
そこで図１の回路では、上記したようなπ型フィルタを備えることによって、このように二次側直流出力電圧Ｅｏに生じるノイズの抑制を図るようにしたものである。
なお、この場合の上記フィルタ回路においては、上記平滑コンデンサＣｏ1、平滑コンデンサＣｏ2を、例えばアミジン系アルミ電解コンデンサで構成し、そのキャパシタンスＣとして、例えばＣ＝６８００μＦ、耐圧は６．３Ｖ、ＥＳＲ（等価直列抵抗値）は１５ｍΩ以下となるものを選定している。
さらに、上記チョークコイルＬｎとしては、例えばＤＣＲ（直流抵抗値）＝１ｍΩ程度、インダクタンスＬ＝０．７μＨ程度に設定している。
これによって、二次側直流出力電圧Ｅｏに生じる高周波ノイズのピークレベルを、１００ｍＶ以下に抑制している。
なお、この場合の上記フィルタ回路においては、上記平滑コンデンサＣｏ1、平滑コンデンサＣｏ2を、例えばアミジン系アルミ電解コンデンサで構成し、そのキャパシタンスＣとして、例えばＣ＝６８００μＦ、耐圧は６．３Ｖ、ＥＳＲ（等価直列抵抗値）は１５ｍΩ以下となるものを選定している。
さらに、上記チョークコイルＬｎとしては、例えばＤＣＲ（直流抵抗値）＝１ｍΩ程度、インダクタンスＬ＝０．７μＨ程度に設定している。
これによって、二次側直流出力電圧Ｅｏに生じる高周波ノイズのピークレベルを、１００ｍＶ以下に抑制している。
本実施の形態の基本構成の電源回路としては、これまで説明してきた構成の下で、低電圧、大電流とされる負荷条件に対応させることとしている。ここでの低電圧大電流の状態としては、二次側直流電圧Ｅo＝５Ｖで、一次側スイッチングコンバータのスイッチング電流である一次側直列共振電流Ｉo＝２０Ａとなる状態であるとする。
このような条件を前提として、図１に示す電源回路としては、次のようにして各部所要の部品を構成し、また、選定している。
先ず、絶縁コンバータトランスＰＩＴについては、図２に示す構造を採ることとしている。
この図に示すように、絶縁コンバータトランスＰＩＴは、フェライト材によるＥ型コアＣＲ１、ＣＲ２を互いの磁脚が対向するように組み合わせたＥＥ型コア（ＥＥ字形コア）を備える。
そして、一次側と二次側の巻装部について相互に独立するようにして分割した形状により、例えば樹脂などによって形成される、ボビンＢが備えられる。このボビンＢの一方の巻装部に対して一次巻線Ｎ1を巻装する。また、他方の巻装部に対して二次巻線（Ｎ2A，Ｎ2B）を巻装する。このようにして一次側巻線及び二次側巻線が巻装されたボビンＢを上記ＥＥ型コア（ＣＲ１，ＣＲ２）に取り付けることで、一次側巻線及び二次側巻線とがそれぞれ異なる巻装領域により、ＥＥ型コアの中央磁脚に巻装される状態となる。このようにして絶縁コンバータトランスＰＩＴ全体としての構造が得られる。この場合のＥＥ型コアとしては、例えばＥＥＲ−４０を選定している。
先ず、絶縁コンバータトランスＰＩＴについては、図２に示す構造を採ることとしている。
この図に示すように、絶縁コンバータトランスＰＩＴは、フェライト材によるＥ型コアＣＲ１、ＣＲ２を互いの磁脚が対向するように組み合わせたＥＥ型コア（ＥＥ字形コア）を備える。
そして、一次側と二次側の巻装部について相互に独立するようにして分割した形状により、例えば樹脂などによって形成される、ボビンＢが備えられる。このボビンＢの一方の巻装部に対して一次巻線Ｎ1を巻装する。また、他方の巻装部に対して二次巻線（Ｎ2A，Ｎ2B）を巻装する。このようにして一次側巻線及び二次側巻線が巻装されたボビンＢを上記ＥＥ型コア（ＣＲ１，ＣＲ２）に取り付けることで、一次側巻線及び二次側巻線とがそれぞれ異なる巻装領域により、ＥＥ型コアの中央磁脚に巻装される状態となる。このようにして絶縁コンバータトランスＰＩＴ全体としての構造が得られる。この場合のＥＥ型コアとしては、例えばＥＥＲ−４０を選定している。
ＥＥ型コアの中央磁脚に対しては、図のようにして、例えばギャップ長1.5mm程度のギャップＧを形成するようにしている。これによって、結合係数ｋとしては、例えばｋ＝０．８以下による疎結合の状態を得るようにしている。つまり、従来例として図１１に示した電源回路の絶縁コンバータトランスＰＩＴよりも、さらに疎結合の状態としているものである。なお、ギャップＧは、Ｅ型コアＣＲ１，ＣＲ２の中央磁脚を、２本の外磁脚よりも短くすることで形成することが出来る。
そのうえで、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルとしても、図１１に示した電源回路よりも低くなるように、一次巻線Ｎ1と二次巻線Ｎ2A，Ｎ2Bの巻線数（ターン数）を設定する。例えば、一次巻線Ｎ1＝８０Ｔ、二次巻線Ｎ2A＝Ｎ2B＝６Ｔ（巻線部Ｎ２A1＝Ｎ２A2＝Ｎ２B1＝Ｎ２B2＝３Ｔ）とすることで、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルを、２Ｖ／Ｔ以下としている。
このような絶縁コンバータトランスＰＩＴ及び一次巻線Ｎ1、二次巻線（Ｎ2A，Ｎ2B）の巻線数設定とすることで、絶縁コンバータトランスＰＩＴのコアにおける磁束密度が低下して、図１１に示した電源回路よりも、絶縁コンバータトランスＰＩＴにおけるリーケージインダクタンスは増加する。
また、一次側直列共振コンデンサＣ1には、０．０１５μＦを選定した。また、二次側の同期整流回路を形成するＭＯＳ−ＦＥＴＱ3，Ｑ4については、３０Ａ／２０Ｖを選定しており、そのオン抵抗は５．０ｍΩ以下である。
このような構成による図１に示す電源回路の動作波形を、図４及び図５に示す。図４は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗのときの動作を示し、図５は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝２５Ｗ時の動作を示している。図１に示す電源回路の対応負荷電力範囲において、負荷電力Ｐｏ＝１００Ｗは重負荷とされる条件であり、負荷電力Ｐｏ＝２５Ｗは軽負荷の条件となる。
図４に示す波形図において、スイッチング素子Ｑ2の両端電圧Ｖ１は、スイッチング素子Ｑ2のオン／オフ状態に対応している。つまり、スイッチング素子Ｑ2がオンとなる期間Ｔ２では０レベルで、オフとなる期間Ｔ１では所定レベルでクランプされた矩形波となる。そして、スイッチング素子Ｑ2//ダンパーダイオードＤD2に流れるスイッチング電流ＩDS2としては、期間Ｔ２に示されるように、ターンオン時においては、ダンパーダイオードＤD2を流れることで負極性となり、これが反転して正極性によりスイッチング素子Ｑ2のドレイン→ソースを流れ、期間Ｔ１でオフとなって０レベルとなる波形が得られる。
また、スイッチング素子Ｑ1は、上記スイッチング素子Ｑ2に対して交互にオン／オフするようにしてスイッチングを行う。このため、スイッチング素子Ｑ1//ダンパーダイオードＤD1に流れるスイッチング電流としても、図示はしていないがスイッチング電流ＩDS2に対して１８０°位相がシフトした波形となる。また、スイッチング素子Ｑ1の両端電圧としても、スイッチング素子Ｑ2の両端電圧Ｖ１に対して１８０°位相がシフトした波形となる。
また、スイッチング素子Ｑ1は、上記スイッチング素子Ｑ2に対して交互にオン／オフするようにしてスイッチングを行う。このため、スイッチング素子Ｑ1//ダンパーダイオードＤD1に流れるスイッチング電流としても、図示はしていないがスイッチング電流ＩDS2に対して１８０°位相がシフトした波形となる。また、スイッチング素子Ｑ1の両端電圧としても、スイッチング素子Ｑ2の両端電圧Ｖ１に対して１８０°位相がシフトした波形となる。
そして、スイッチング素子Ｑ1,Ｑ2のスイッチング出力点と一次側アース間に接続される一次側直列共振回路（Ｃ1−Ｌ1）に流れる一次側直列共振電流Ｉｏは、スイッチング電流ＩDS1とスイッチング電流ＩDS2とが合成されたものとなる。これにより、図示するようにして、一次側直列共振電流Ｉｏは正弦波状となる。この波形を、図１１に示した従来の電源回路の一次側直列共振電流Ｉｏの波形（図１２参照）と比較すると、図１の回路の場合の一次側直列共振電流Ｉｏとしては、一次巻線Ｎ1の励磁インダクタンスにより発生する鋸歯状波成分がほとんど含まれていないことが分かる。これは、絶縁コンバータトランスＰＩＴの結合係数をより疎結合な状態としたことで、一次巻線Ｎ1のリーケージインダクタンスＬ１が増加した分、相対的に一次巻線Ｎ1の励磁インダクタンスが小さくなったことに依る。
そして、このような一次側直列共振電流Ｉｏの波形が得られるのに応じて、二次巻線Ｎ2Bの巻線部Ｎ２B2に得られる電圧Ｖ2としては、一次側直列共振電流Ｉｏの周期に応じた波形とされ、且つ二次側直流出力電圧Ｅｏに対応する絶対値レベルでクランプされた波形となる。
なお、この電圧Ｖ２としては、巻線部Ｎ２B2に得られる電位として示したが、二次巻線Ｎ２Aにおける巻線部Ｎ２A2においても同等の波形により電位が生じていることになる。またこの場合、巻線部Ｎ２A１、巻線部Ｎ２B１においても、この電圧Ｖ２と同等の電位が生じるものである。
ここで、図１２に示す電圧Ｖ2と比較して分かるように、この図４に示す電圧Ｖ2は、一次側直列共振電流Ｉｏが０レベルとなるタイミングで、同様に０レベルとなる波形が得られる。つまり、この場合の電圧Ｖ２としては、ゼロクロスタイミングが一次側直列共振電流Ｉｏのゼロクロスタイミングと重なるようになっている（図中時点ｔ１、ｔ２、ｔ３参照）。
なお、この電圧Ｖ２としては、巻線部Ｎ２B2に得られる電位として示したが、二次巻線Ｎ２Aにおける巻線部Ｎ２A2においても同等の波形により電位が生じていることになる。またこの場合、巻線部Ｎ２A１、巻線部Ｎ２B１においても、この電圧Ｖ２と同等の電位が生じるものである。
ここで、図１２に示す電圧Ｖ2と比較して分かるように、この図４に示す電圧Ｖ2は、一次側直列共振電流Ｉｏが０レベルとなるタイミングで、同様に０レベルとなる波形が得られる。つまり、この場合の電圧Ｖ２としては、ゼロクロスタイミングが一次側直列共振電流Ｉｏのゼロクロスタイミングと重なるようになっている（図中時点ｔ１、ｔ２、ｔ３参照）。
そして、電圧検出方式による二次側の同期整流回路では、抵抗Ｒｇ2から成る駆動回路により上記電圧Ｖ2（巻線部Ｎ２A2、Ｎ２B2）を検出し、ＭＯＳ−ＦＥＴＱ4に対してオンレベルのゲート電圧を出力する。
この場合、電圧Ｖ２としては、図示するように時点ｔ１にて正極性のピークレベルとなり、以降はそのレベルを低下させていき時点ｔ２にて０レベルとなるような波形とされている。ＭＯＳ−ＦＥＴＱ4のゲート−ソース間に生じるゲート−ソース間電圧ＶGS4は、この電圧Ｖ２が、Ｑ4のゲート−ソース間電位として定められた所定のレベルに対応したレベル以上を保つ期間（図中期間ｔ１〜ｔd1）において、オン電圧を発生させる。つまり、この期間ｔ１〜ｔd1が、ＭＯＳ−ＦＥＴＱ4のオン期間ＤON2となる。
そして、この期間ＤON2が終了する時点ｔd1から時点ｔ２までは、ＭＯＳ−ＦＥＴＱ4のデットタイムであり、このデットタイムである期間ｔd1〜ｔ２ではＱ4のボディダイオードＤD4を介して整流電流が流れる。このことは、図示するゲート−ソース間電圧ＶGS4における期間ｔd1−ｔ２の電位によっても示されている。
これによって、ＭＯＳ−ＦＥＴＱ4を介して流される整流電流Ｉ4としては、図示するように時点ｔ１〜ｔ２の期間にわたって流れるようになる。つまり、この整流電流Ｉ4としては、これら時点ｔ１、ｔ２において、一次側直列共振電流Ｉｏと０レベルになるタイミングが重なるようにされ、これによって一次側直列共振電流と連続するものとなる。
この場合、電圧Ｖ２としては、図示するように時点ｔ１にて正極性のピークレベルとなり、以降はそのレベルを低下させていき時点ｔ２にて０レベルとなるような波形とされている。ＭＯＳ−ＦＥＴＱ4のゲート−ソース間に生じるゲート−ソース間電圧ＶGS4は、この電圧Ｖ２が、Ｑ4のゲート−ソース間電位として定められた所定のレベルに対応したレベル以上を保つ期間（図中期間ｔ１〜ｔd1）において、オン電圧を発生させる。つまり、この期間ｔ１〜ｔd1が、ＭＯＳ−ＦＥＴＱ4のオン期間ＤON2となる。
そして、この期間ＤON2が終了する時点ｔd1から時点ｔ２までは、ＭＯＳ−ＦＥＴＱ4のデットタイムであり、このデットタイムである期間ｔd1〜ｔ２ではＱ4のボディダイオードＤD4を介して整流電流が流れる。このことは、図示するゲート−ソース間電圧ＶGS4における期間ｔd1−ｔ２の電位によっても示されている。
これによって、ＭＯＳ−ＦＥＴＱ4を介して流される整流電流Ｉ4としては、図示するように時点ｔ１〜ｔ２の期間にわたって流れるようになる。つまり、この整流電流Ｉ4としては、これら時点ｔ１、ｔ２において、一次側直列共振電流Ｉｏと０レベルになるタイミングが重なるようにされ、これによって一次側直列共振電流と連続するものとなる。
また、同様に抵抗Ｒｇ1から成る駆動回路では、上記電圧Ｖ2と同等とされる巻線部Ｎ２A1、Ｎ２B1に生じる電圧を検出し、ＭＯＳ−ＦＥＴＱ3に対してオンレベルのゲート電圧を出力するようにされる。
つまり、この場合、ＭＯＳ−ＦＥＴＱ3のゲート−ソース間に生じるゲート−ソース間電圧ＶGS3は、巻線部Ｎ２A1、Ｎ２B1側に生じる電圧Ｖ２がゲート−ソース間電位としての所定のレベルに対応したレベル以上を保つ期間（図中期間ｔ２〜ｔd2）において、オン電圧を発生させ、これによってこの期間ｔ２〜ｔd2がＭＯＳ−ＦＥＴＱ3のオン期間ＤON1となる。
そして、同様にこの期間ＤON1が終了する時点ｔd2から時点ｔ３までは、ＭＯＳ−ＦＥＴＱ3のデットタイムであり、この期間ｔd2〜ｔ３ではＱ3のボディダイオードＤD3を介して整流電流が流れる。
これによって、ＭＯＳ−ＦＥＴＱ3を介して流れる整流電流Ｉ3としても、図示するように一次側直列共振電流Ｉｏのゼロクロスタイミングである時点ｔ２と時点ｔ３との間にわたって流れるようになり、一次側直列共振電流Ｉｏと連続して流れるものとなる。
つまり、この場合、ＭＯＳ−ＦＥＴＱ3のゲート−ソース間に生じるゲート−ソース間電圧ＶGS3は、巻線部Ｎ２A1、Ｎ２B1側に生じる電圧Ｖ２がゲート−ソース間電位としての所定のレベルに対応したレベル以上を保つ期間（図中期間ｔ２〜ｔd2）において、オン電圧を発生させ、これによってこの期間ｔ２〜ｔd2がＭＯＳ−ＦＥＴＱ3のオン期間ＤON1となる。
そして、同様にこの期間ＤON1が終了する時点ｔd2から時点ｔ３までは、ＭＯＳ−ＦＥＴＱ3のデットタイムであり、この期間ｔd2〜ｔ３ではＱ3のボディダイオードＤD3を介して整流電流が流れる。
これによって、ＭＯＳ−ＦＥＴＱ3を介して流れる整流電流Ｉ3としても、図示するように一次側直列共振電流Ｉｏのゼロクロスタイミングである時点ｔ２と時点ｔ３との間にわたって流れるようになり、一次側直列共振電流Ｉｏと連続して流れるものとなる。
各平滑コンデンサ（平滑コンデンサＣｏ1、Ｃｏ2）への充電電流Ｉｃとしては、これら整流電流Ｉ3、Ｉ4が合成された図のような波形により流れるものとなる。つまり、整流動作としては、二次巻線Ｎ２A、Ｎ２Bに生じる電圧が正／負となる各期間で平滑コンデンサＣｏに対して充電する、全波整流動作が得られていることがわかる。
そして、前述したように、この場合の二次巻線に生じる電圧Ｖ2は、一次側直列共振電流Ｉｏが０レベルとなるのに応じ０レベルとなるから、電圧Ｖ２は一次側直列共振電流と連続するものとなる。さらに、このように電圧Ｖ２が連続することによって、上記説明のようにして整流電流Ｉ3、整流電流Ｉ4も連続することになり、従って、平滑コンデンサＣｏに対する充電電流Ｉｃも連続して流れることになる。
つまり、図１の回路では、重負荷とされてスイッチング周波数が低くなるようにして制御されているときにも、二次側整流電流としては連続モードが得られていることになる。なお、この場合、整流電流Ｉ3，Ｉ4としては２８Ａｐとなっており、例えば従来の図１２に示した整流電流Ｉ1，Ｉ2よりも低減している。これは、例えば、同等のスイッチング周波数に対応する周期内において、整流電流の導通期間が従来よりも拡大したことに依るものである。
そして、前述したように、この場合の二次巻線に生じる電圧Ｖ2は、一次側直列共振電流Ｉｏが０レベルとなるのに応じ０レベルとなるから、電圧Ｖ２は一次側直列共振電流と連続するものとなる。さらに、このように電圧Ｖ２が連続することによって、上記説明のようにして整流電流Ｉ3、整流電流Ｉ4も連続することになり、従って、平滑コンデンサＣｏに対する充電電流Ｉｃも連続して流れることになる。
つまり、図１の回路では、重負荷とされてスイッチング周波数が低くなるようにして制御されているときにも、二次側整流電流としては連続モードが得られていることになる。なお、この場合、整流電流Ｉ3，Ｉ4としては２８Ａｐとなっており、例えば従来の図１２に示した整流電流Ｉ1，Ｉ2よりも低減している。これは、例えば、同等のスイッチング周波数に対応する周期内において、整流電流の導通期間が従来よりも拡大したことに依るものである。
このようにして、重負荷の条件でも連続モードが得られているのは、これまでの説明から理解されるように、ギャップ長の設定により絶縁コンバータトランスＰＩＴの結合係数を０．８程度までに低下させてより疎結合の状態とし、また、例えば二次巻線の１ターンあたりの誘起電圧レベルが２Ｖ／Ｔ程度に低下するようにして一次巻線Ｎ1と二次巻線Ｎ2A（巻線部Ｎ２A1、Ｎ２A2），二次巻線Ｎ2B（巻線部Ｎ２B1、Ｎ２B2）の巻数（ターン数）設定を行い、これにより、絶縁コンバータトランスＰＩＴのコアに生じる磁束密度を所要以下にまで低下させたことにより得られるものである。
また、この図４において、この場合の整流電流Ｉ3、Ｉ4としては、図１２に示した従来の整流電流Ｉ1、Ｉ2と比較してわかるように、逆方向電流が流されていないことがわかる。
つまり、従来において、整流電流Ｉ1、Ｉ2には８Ａｐによる逆方向電流が流れ、これが電力損失を生じさせていたが、図１の回路ではこのような整流電流に生じていた逆方向電流が発生しないものである。
この場合において、整流電流Ｉ3、Ｉ4にこのような逆方向電流が発生しないのは、図１に示したようにして、各整流電流経路にインダクタＬd1、Ｌd2を挿入するようにしたことによる。
このように各整流電流経路に対して各インダクタを挿入することによっては、整流電流が流れた際に、このインダクタに逆起電力が発生するようになる。そして、このように逆起電力が発生することに伴って、ＭＯＳ−ＦＥＴＱ3、Ｑ4のターンオフ時に生じるとされていた逆方向電流が抑圧されるようになるものである。
先にも述べたように、図１に示した回路の場合、これらインダクタＬd1、Ｌd2として０．６μＨ程度を設定し、これによって整流電流Ｉ3、Ｉ4における逆方向電流の発生を防止することが可能とされる。
つまり、従来において、整流電流Ｉ1、Ｉ2には８Ａｐによる逆方向電流が流れ、これが電力損失を生じさせていたが、図１の回路ではこのような整流電流に生じていた逆方向電流が発生しないものである。
この場合において、整流電流Ｉ3、Ｉ4にこのような逆方向電流が発生しないのは、図１に示したようにして、各整流電流経路にインダクタＬd1、Ｌd2を挿入するようにしたことによる。
このように各整流電流経路に対して各インダクタを挿入することによっては、整流電流が流れた際に、このインダクタに逆起電力が発生するようになる。そして、このように逆起電力が発生することに伴って、ＭＯＳ−ＦＥＴＱ3、Ｑ4のターンオフ時に生じるとされていた逆方向電流が抑圧されるようになるものである。
先にも述べたように、図１に示した回路の場合、これらインダクタＬd1、Ｌd2として０．６μＨ程度を設定し、これによって整流電流Ｉ3、Ｉ4における逆方向電流の発生を防止することが可能とされる。
ここで、従来でも述べたように、同期整流回路は、低オン抵抗で低耐圧のＭＯＳ−ＦＥＴを整流用素子として用いるために、整流用素子にダイオード素子を用いる場合よりも導通損を低減することができる。
しかしながら、二次側整流電流が不連続モードで流れる場合において、同期整流回路として巻線電圧検出方式を採る場合、平滑コンデンサＣｏへの充電電流が０レベルとなっても逆方向電流が流れ、これが無効電力を生じていた。
この無効電力を解消しようとすれば、整流電流検出方式の同期整流回路を採用することになる。しかしながら、整流電流検出方式では、カレントトランス及びコンパレータを備える駆動回路系などが必要であり、回路構成が複雑で大規模化する。
しかしながら、二次側整流電流が不連続モードで流れる場合において、同期整流回路として巻線電圧検出方式を採る場合、平滑コンデンサＣｏへの充電電流が０レベルとなっても逆方向電流が流れ、これが無効電力を生じていた。
この無効電力を解消しようとすれば、整流電流検出方式の同期整流回路を採用することになる。しかしながら、整流電流検出方式では、カレントトランス及びコンパレータを備える駆動回路系などが必要であり、回路構成が複雑で大規模化する。
これに対して図１の回路では、重負荷時においても二次側整流電流を連続モードとしていることで、電圧検出方式による同期整流回路であっても、上記のような電流不連続期間の無効電力を低減できる。さらに、この場合は、上述のように二次側の整流電流経路に対してインダクタＬd1、Ｌd2をそれぞれ挿入することにより、整流電流に逆方向電流が発生しないようにして無効電力のさらなる低減を図っている。
このことから図１の基本構成としては、同期整流回路として電圧検出方式による構成を採ることで、簡単な回路構成として回路規模の拡大を抑制し、さらにコストアップを避けるようにしていながら、なおかつ、電流不連続期間の無効電力による電力変換効率の低下の問題を解消していることになるものである。
このことから図１の基本構成としては、同期整流回路として電圧検出方式による構成を採ることで、簡単な回路構成として回路規模の拡大を抑制し、さらにコストアップを避けるようにしていながら、なおかつ、電流不連続期間の無効電力による電力変換効率の低下の問題を解消していることになるものである。
また、図４においては、二次側直流出力電圧Ｅｏに生じるリップル成分ΔＥｏが示されている。
この場合のリップル成分ΔＥｏとしては、図示するように二次側直流出力電圧Ｅｏの出力レベルである５Ｖを中心として、０．０５Ｖの範囲で生じている。また、この図からもわかるように、この場合の二次側直流出力電圧Ｅｏとしては、ＭＯＳ−ＦＥＴＱ3、Ｑ4のターンオフ時に対応した期間に生じるノイズ成分が、０．１Ｖｐのレベルにより発生している。
ここで、この図４では、平滑コンデンサＣｏ1の両端電圧Ｅ1のリップル成分ΔＥ1の波形も示されているが、このΔＥ1の波形からもわかるように、平滑コンデンサＣｏ1の両端電圧Ｅ1には、ＭＯＳ−ＦＥＴＱ3、Ｑ4のターンオフ時に対応した期間に生じるノイズ成分が、０．３Ｖｐのレベルにより生じている。つまりこれは、二次側直流出力電圧Ｅｏのラインに対してπ型フィルタの前段では（すなわちπ型フィルタを設けないとした場合には）、二次側直流出力電圧に０．３Ｖｐのレベルによるノイズが生じるということが示されているものである。
このようなことからも、二次側直流出力電圧Ｅｏのラインに対してπ型フィルタを設けた図１の回路では、二次側直流出力電圧Ｅｏに生じるとされていた、上記のような０．３Ｖｐのレベルによるノイズ成分を、０．１Ｖｐ（１００ｍＶｐ）にまで低減できることが理解できる。
この場合のリップル成分ΔＥｏとしては、図示するように二次側直流出力電圧Ｅｏの出力レベルである５Ｖを中心として、０．０５Ｖの範囲で生じている。また、この図からもわかるように、この場合の二次側直流出力電圧Ｅｏとしては、ＭＯＳ−ＦＥＴＱ3、Ｑ4のターンオフ時に対応した期間に生じるノイズ成分が、０．１Ｖｐのレベルにより発生している。
ここで、この図４では、平滑コンデンサＣｏ1の両端電圧Ｅ1のリップル成分ΔＥ1の波形も示されているが、このΔＥ1の波形からもわかるように、平滑コンデンサＣｏ1の両端電圧Ｅ1には、ＭＯＳ−ＦＥＴＱ3、Ｑ4のターンオフ時に対応した期間に生じるノイズ成分が、０．３Ｖｐのレベルにより生じている。つまりこれは、二次側直流出力電圧Ｅｏのラインに対してπ型フィルタの前段では（すなわちπ型フィルタを設けないとした場合には）、二次側直流出力電圧に０．３Ｖｐのレベルによるノイズが生じるということが示されているものである。
このようなことからも、二次側直流出力電圧Ｅｏのラインに対してπ型フィルタを設けた図１の回路では、二次側直流出力電圧Ｅｏに生じるとされていた、上記のような０．３Ｖｐのレベルによるノイズ成分を、０．１Ｖｐ（１００ｍＶｐ）にまで低減できることが理解できる。
なお、この図４において、ゲート−ソース間電圧ＶGS３、ＶGS４としては、それぞれＭＯＳ−ＦＥＴＱ3、Ｑ4をターンオフとするタイミングで、この場合は−９Ｖによる負の電位が生じているが、これは、先に説明したようにしてＭＯＳ−ＦＥＴＱ3、Ｑ4の各ゲートと二次巻線との間に、それぞれ抵抗Ｒg1、Ｒg2と並列にショットキーダイオードＤg1、Ｄg2を挿入していることによる。
このようにショットキーダイオードＤg1、Ｄg2を挿入することによっては、ＭＯＳ−ＦＥＴＱ3、Ｑ4のターンオフ時に、これらＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート入力容量（Ｃiss）の蓄積電荷を、これらショットキーダイオードＤg1、Ｄg2を介して引き抜くようにして流すことができる。
つまりこの場合、ゲート入力容量の電荷は、それぞれショットキーダイオードＤg（Ｄg1、Ｄg2）→二次巻線Ｎ２→平滑コンデンサＣｏの経路により放電されることになる。そして、このように入力容量の電荷が放電されることにより、ＭＯＳ−ＦＥＴＱ3、Ｑ4におけるターンオフ時の電圧降下時間を減少させることができる。
このようにして、ＭＯＳ−ＦＥＴのターンオフ時の電圧降下時間を減少させることができれば、これらＭＯＳ−ＦＥＴＱ3、Ｑ4を確実にオフとさせて良好なスイッチング特性を得ることができる。
このようにショットキーダイオードＤg1、Ｄg2を挿入することによっては、ＭＯＳ−ＦＥＴＱ3、Ｑ4のターンオフ時に、これらＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート入力容量（Ｃiss）の蓄積電荷を、これらショットキーダイオードＤg1、Ｄg2を介して引き抜くようにして流すことができる。
つまりこの場合、ゲート入力容量の電荷は、それぞれショットキーダイオードＤg（Ｄg1、Ｄg2）→二次巻線Ｎ２→平滑コンデンサＣｏの経路により放電されることになる。そして、このように入力容量の電荷が放電されることにより、ＭＯＳ−ＦＥＴＱ3、Ｑ4におけるターンオフ時の電圧降下時間を減少させることができる。
このようにして、ＭＯＳ−ＦＥＴのターンオフ時の電圧降下時間を減少させることができれば、これらＭＯＳ−ＦＥＴＱ3、Ｑ4を確実にオフとさせて良好なスイッチング特性を得ることができる。
また、図５には、図１に示す回路における軽負荷時（Ｐｏ＝２５Ｗ時）の動作が示されている。
図１に示す電源回路では、これまでの説明から理解されるように、二次側直流出力電圧Ｅoの安定化のために、スイッチング周波数制御による定電圧制御を行う。この定電圧制御は、軽負荷の条件となって二次側直流出力電圧が上昇すると、スイッチング周波数を高くするようにして二次側直流出力電圧を低下させ、これにより安定化を図るように動作する。
このような軽負荷の状態では、図示するスイッチング素子Ｑ2の両端電圧Ｖ1に対して、二次側巻線電圧Ｖ2はほぼ同じタイミングで得られるようになり、これに応じて、二次側の充電電流Ｉｃ（整流電流Ｉ3、Ｉ4）としても、図のように休止期間が無く平滑コンデンサＣｏに連続して充電されるようにして流れる。
このことから、図１に示した電源回路では、軽負荷時においても連続モードとなることが理解できる。
図１に示す電源回路では、これまでの説明から理解されるように、二次側直流出力電圧Ｅoの安定化のために、スイッチング周波数制御による定電圧制御を行う。この定電圧制御は、軽負荷の条件となって二次側直流出力電圧が上昇すると、スイッチング周波数を高くするようにして二次側直流出力電圧を低下させ、これにより安定化を図るように動作する。
このような軽負荷の状態では、図示するスイッチング素子Ｑ2の両端電圧Ｖ1に対して、二次側巻線電圧Ｖ2はほぼ同じタイミングで得られるようになり、これに応じて、二次側の充電電流Ｉｃ（整流電流Ｉ3、Ｉ4）としても、図のように休止期間が無く平滑コンデンサＣｏに連続して充電されるようにして流れる。
このことから、図１に示した電源回路では、軽負荷時においても連続モードとなることが理解できる。
続いて、図６には、これまでに説明した構成による図１に示す電源回路の負荷電力変動に対するAC→DC電力変換効率（ηAC→DC）の特性を示す。なお、この図では交流入力電圧ＶAC＝１００Ｖで一定とした場合の実験結果を示している。
この図６によると、図１に示す回路のAC→DC電力変換効率（ηAC→DC）は、負荷電力Ｐｏ＝１２．５Ｗ〜１００Ｗの範囲にわたってηAC→DC＝８５％以上となる結果が得られている。そして、負荷電力Ｐｏ＝１００Ｗ時には、ηAC→DC＝８６．５％程度となり、先の図１１に示した従来の回路よりも約４．５％向上する結果が得られた。
この図６によると、図１に示す回路のAC→DC電力変換効率（ηAC→DC）は、負荷電力Ｐｏ＝１２．５Ｗ〜１００Ｗの範囲にわたってηAC→DC＝８５％以上となる結果が得られている。そして、負荷電力Ｐｏ＝１００Ｗ時には、ηAC→DC＝８６．５％程度となり、先の図１１に示した従来の回路よりも約４．５％向上する結果が得られた。
このような図６に示される電力変換効率の特性は、図１１に示す一次側の構成に対して、二次側に整流電流検出方式の同期整流回路を採用した場合（図１６参照）と同等となる。つまり、先にも述べたように、図１６の整流電流検出方式を採用した場合のAC→DC電力変換効率はηAC→DC＝９０％程度であるのに対し、本例ではηAC→DC＝８６．５％と、およそ同等のAC→DC電力変換効率が得られるものである。
しかしながら先に説明したように、図１に示す電源回路では、同期整流回路の構成としては巻線電圧検出方式を採っていることで、回路構成はより簡略なものとすることができるものである
しかしながら先に説明したように、図１に示す電源回路では、同期整流回路の構成としては巻線電圧検出方式を採っていることで、回路構成はより簡略なものとすることができるものである
以上では、本実施の形態のスイッチング電源回路が基とする回路構成について説明したが、上述もしたように図１に示した本例の基本構成の電源回路においては、絶縁コンバータトランスＰＩＴが所要以下の磁束密度となるように設定したことで、重負荷の条件においても連続モードとすることが可能とされる。そして、このように連続モードの拡大が図られることにより、整流電流の逆方向電流が抑制されて、無効電力の低減が図られて良好なAC→DC電力変換効率が得られるようになったものである。
また、図１の回路においては、先にも説明したように各整流電流経路に対してインダクタＬｄを挿入することで、整流電流の逆方向電流がさらに抑制される。そして、これによってさらなる無効電力の低減が図れている。
また、図１の回路においては、先にも説明したように各整流電流経路に対してインダクタＬｄを挿入することで、整流電流の逆方向電流がさらに抑制される。そして、これによってさらなる無効電力の低減が図れている。
ところで、先にも説明したように図１の回路では、上記ようなインダクタＬdとして、例えばアモルファス磁性体等によるビーズコアを使用するものとしていたが、このようなビーズコアとしては、ギャップがゼロとされていることから、その直流重畳特性より、軽負荷の条件となって負荷電流レベルが所定以下となるのに応じてインダクタンス値が急激に上昇する傾向となる。
例えば図１の回路において、インダクタＬd1、Ｌd2のインダクタンスは、負荷電力Ｐｏ＝１２．５Ｗ以下となるのに応じ、０．３μＨ程度から急激に０．６μＨ程度に上昇する。そして、これに伴い図１の回路においては、負荷電力Ｐｏ＝１２．５Ｗ以下では異常発振動作となり、二次直流出力電圧Ｅｏに数ｋHz程度のリップル電圧が発生するものとされていた。
例えば図１の回路において、インダクタＬd1、Ｌd2のインダクタンスは、負荷電力Ｐｏ＝１２．５Ｗ以下となるのに応じ、０．３μＨ程度から急激に０．６μＨ程度に上昇する。そして、これに伴い図１の回路においては、負荷電力Ｐｏ＝１２．５Ｗ以下では異常発振動作となり、二次直流出力電圧Ｅｏに数ｋHz程度のリップル電圧が発生するものとされていた。
また、図１の基本構成の回路では、抵抗Ｒg1、Ｒg2に対して並列に設けたショットキーダイオードＤｇ1、Ｄｇ2によって、ＭＯＳ−ＦＥＴＱ3、Ｑ4の良好なターンオフ特性を得るようにされていた。
但し、上述もしたようにこれらショットキーダイオードＤｇを設けることによっては、二次側直流出力電圧Ｅｏに高周波のスイッチングノイズが発生し易いものとされていた。このため、先にも説明したように図１の回路では、二次側直流出力電圧Ｅｏのラインに対して平滑コンデンサＣｏ1、Ｃｏ2、及びチョークコイルＬｎによるπ型フィルタを挿入して、このような高周波ノイズの抑制を図るように構成していた。
但し、上述もしたようにこれらショットキーダイオードＤｇを設けることによっては、二次側直流出力電圧Ｅｏに高周波のスイッチングノイズが発生し易いものとされていた。このため、先にも説明したように図１の回路では、二次側直流出力電圧Ｅｏのラインに対して平滑コンデンサＣｏ1、Ｃｏ2、及びチョークコイルＬｎによるπ型フィルタを挿入して、このような高周波ノイズの抑制を図るように構成していた。
しかしながら、二次側直流出力電圧Ｅｏのラインに対して設けられたπ型フィルタによっては、上記したチョークコイルＬｎにおける巻線の銅損、コアの鉄損、及び平滑コンデンサＣｏ2のＥＳＲに起因して、この場合は約１．５Ｗの電力損失が生じる。
ここで、このようなπ型フィルタを削除した場合における図１の回路の電力変換効率を、先の図６の特性図において破線で示したが、この場合、図示するようにπ型フィルタ（平滑コンデンサＣo2、チョークコイルＬｎ）を削除した方が、負荷電力Ｐｏ＝１２．５Ｗ〜１００Ｗの範囲にわたって高い電力変換効率が得られるのがわかる。
そして、実験によれば、π型フィルタとしての平滑コンデンサＣo2、チョークコイルＬｎを削除した場合、AC→DC電力変換効率はηAC→DC＝８８％程度となる結果が得られた。先にも述べたように、π型フィルタを設けた図１の回路の場合のAC→DC電力変換効率としてはηAC→DC＝８６．５％程度であったことから、この場合は約１．５％のロスが生じていることがわかる。
ここで、このようなπ型フィルタを削除した場合における図１の回路の電力変換効率を、先の図６の特性図において破線で示したが、この場合、図示するようにπ型フィルタ（平滑コンデンサＣo2、チョークコイルＬｎ）を削除した方が、負荷電力Ｐｏ＝１２．５Ｗ〜１００Ｗの範囲にわたって高い電力変換効率が得られるのがわかる。
そして、実験によれば、π型フィルタとしての平滑コンデンサＣo2、チョークコイルＬｎを削除した場合、AC→DC電力変換効率はηAC→DC＝８８％程度となる結果が得られた。先にも述べたように、π型フィルタを設けた図１の回路の場合のAC→DC電力変換効率としてはηAC→DC＝８６．５％程度であったことから、この場合は約１．５％のロスが生じていることがわかる。
また、図１の基本構成において、各ＭＯＳ−ＦＥＴのドレイン−ソース間には、各ドレイン−ソース間の静電容量（coss）によって、それぞれターンオフ時にスパイク電圧が発生するものとなる。
このことは、先の図４の波形図にも示すように、二次巻線に生じる電圧Ｖ２として、これら各ＭＯＳ−ＦＥＴがターンオフとなるタイミングで２８Ｖｐによるピーク電圧が発生していることからも理解できる。
このことは、先の図４の波形図にも示すように、二次巻線に生じる電圧Ｖ２として、これら各ＭＯＳ−ＦＥＴがターンオフとなるタイミングで２８Ｖｐによるピーク電圧が発生していることからも理解できる。
そこで、このようなことを考慮して、本発明の実施の形態では、スイッチング電源回路を次の図７に示すようにして構成することとしている。
なお、この図では、既に図１において説明した部分については同一の符号を付して説明を省略する。
この図７に示されるようにして、本実施の形態では、図１の回路において各整流電流経路に対して挿入するようにして設けられていた、ビーズコアによるインダクタＬd1、インダクタＬd2は削除するものとしている。
また、先に述べたようにπ型フィルタを設ける要因とされていたショットキーダイオードＤｇ1、ショットキーダイオードＤｇ2も削除するものとしている。
その上で、このようなπ型フィルタを削除した構成を採る。
なお、この図では、既に図１において説明した部分については同一の符号を付して説明を省略する。
この図７に示されるようにして、本実施の形態では、図１の回路において各整流電流経路に対して挿入するようにして設けられていた、ビーズコアによるインダクタＬd1、インダクタＬd2は削除するものとしている。
また、先に述べたようにπ型フィルタを設ける要因とされていたショットキーダイオードＤｇ1、ショットキーダイオードＤｇ2も削除するものとしている。
その上で、このようなπ型フィルタを削除した構成を採る。
そしてこの場合、上記インダクタＬd1、Ｌd2に代えては、図示するように二次巻線のセンタータップと、平滑コンデンサＣｏの正極端子との間に、チョークコイルＬｏ、Ｌｏによる並列接続回路を直列に挿入するものとしている。
つまり本実施の形態のスイッチング電源回路においては、このようなチョークコイルＬｏ、Ｌｏに生じる逆起電力によって、整流電流の逆方向電流を防止する構成とするものである。
つまり本実施の形態のスイッチング電源回路においては、このようなチョークコイルＬｏ、Ｌｏに生じる逆起電力によって、整流電流の逆方向電流を防止する構成とするものである。
但しこの場合、上記のようなチョークコイルＬｏとして、負荷電流レベルの変動に対するインダクタンス値の変化特性について考慮されなければ、先の図１の回路の場合のインダクタＬdと同様に、軽負荷時に急激にインダクタンス値が上昇して異常発振動作となってしまう可能性がある。
これを防止するため、本実施の形態としては、上記チョークコイルＬoとして次の図８に示すように構成するものとしている。
これを防止するため、本実施の形態としては、上記チョークコイルＬoとして次の図８に示すように構成するものとしている。
図８は、本実施の形態の電源回路で用いる、チョークコイルＬoの構造を示す分解斜視図である。
先ず、この場合のチョークコイルＬoとしては、図示するように平角線５ａを所定ターン数巻回した、平角線コイル５を用いるものとしている。この平角線コイル５としては、断面形状が方形とされた上記平角線５ａをその幅方向に巻回した、所謂エッジワイズ巻き（縦巻き）のものが採用される。
そして、このような平角線コイル５の両端部は、図示するようにこの平角線５を載置する側のプレート型コアＣＲ６に設けられた、外部端子６に対してそれぞれ半田付け等により接続される。
さらに、このように平角線コイル５が載置されたプレート型コアＣＲ６に対して、図示する形状によるポット型コアＣＲ５が嵌合されることによって、チョークコイルＬoが形成される。つまり、図示するように上記ポット型コアＣＲ５側に形成された、図のような円形磁脚７を、上記平角線コイル５の内側に形成される円形の空洞領域に挿通させるようにして、プレート型コアＣＲ６に対してポット型コアＣＲ５を嵌合するものである。
先ず、この場合のチョークコイルＬoとしては、図示するように平角線５ａを所定ターン数巻回した、平角線コイル５を用いるものとしている。この平角線コイル５としては、断面形状が方形とされた上記平角線５ａをその幅方向に巻回した、所謂エッジワイズ巻き（縦巻き）のものが採用される。
そして、このような平角線コイル５の両端部は、図示するようにこの平角線５を載置する側のプレート型コアＣＲ６に設けられた、外部端子６に対してそれぞれ半田付け等により接続される。
さらに、このように平角線コイル５が載置されたプレート型コアＣＲ６に対して、図示する形状によるポット型コアＣＲ５が嵌合されることによって、チョークコイルＬoが形成される。つまり、図示するように上記ポット型コアＣＲ５側に形成された、図のような円形磁脚７を、上記平角線コイル５の内側に形成される円形の空洞領域に挿通させるようにして、プレート型コアＣＲ６に対してポット型コアＣＲ５を嵌合するものである。
この図８に示すチョークコイルＬｏにおいて、上記ポット型コアＣＲ５の材質としては、金属系ダストを採用している。また、上記プレート型コアＣＲ６としては、Ｎｉ−Ｚｎ系のフェライト材を採用するものとしている。
本実施の形態において、このようにチョークコイルＬｏのコア材として金属系ダスト、及び／又はＮｉ−Ｚｎ系のフェライトを選定することによっては、例えば一般的なマンガン系のフェライトを使用する場合よりも飽和磁束密度が向上するものとなり、その分チョークコイルＬoとして、電流レベルの変動に対するインダクタンス変化特性を向上することができる。
実験によれば、このような構成による本例のチョークコイルＬｏの２つを並列接続した図７の回路では、チョークコイルＬｏ個々のインダクタンス値をそれぞれＬｏ＝０．７μＨに設定した場合に、負荷電流（電流Ｉc）の３０Ａ〜０Ａの変動に対し、インダクタンス値を０．３５μＨでほぼ一定とすることができた。
本実施の形態において、このようにチョークコイルＬｏのコア材として金属系ダスト、及び／又はＮｉ−Ｚｎ系のフェライトを選定することによっては、例えば一般的なマンガン系のフェライトを使用する場合よりも飽和磁束密度が向上するものとなり、その分チョークコイルＬoとして、電流レベルの変動に対するインダクタンス変化特性を向上することができる。
実験によれば、このような構成による本例のチョークコイルＬｏの２つを並列接続した図７の回路では、チョークコイルＬｏ個々のインダクタンス値をそれぞれＬｏ＝０．７μＨに設定した場合に、負荷電流（電流Ｉc）の３０Ａ〜０Ａの変動に対し、インダクタンス値を０．３５μＨでほぼ一定とすることができた。
さらに、図８のチョークコイルＬoにおいては、上記のように巻線として平角線５ａを用いることで、例えば断面が円形とされる一般的な銅線を使用する場合と比べて、巻線の断面積が増加してＤＣＲ（直流抵抗値）を低減させることができる。また、上述のようにＮｉ−Ｚｎ系のフェライトを使用することによって、コアの鉄損の低減も図られている。
これらのことより、この場合のチョークコイルＬｏとしては、その直流抵抗値が１．１ｍΩ程度とされる。
そしてこの場合は、このようなチョークコイルＬoを並列接続していることから、直流抵抗値を約半分の０．５ｍΩ程度に低減することができる。
これらのことより、この場合のチョークコイルＬｏとしては、その直流抵抗値が１．１ｍΩ程度とされる。
そしてこの場合は、このようなチョークコイルＬoを並列接続していることから、直流抵抗値を約半分の０．５ｍΩ程度に低減することができる。
また、図７の回路において、この場合の絶縁コンバータトランスＰＩＴの二次巻線としては、図示するようにセンタータップを境として巻き始め側とされる二次巻線Ｎ２Aと、巻き終わり側とされる二次巻線Ｎ２Bとによる１組を巻装するものとしている。そして、このような二次巻線に対しては、図示するように抵抗ＲSとコンデンサＣSによる直列接続回路を並列に接続するようにしている。
このような接続形態によれば、この場合の電源回路の二次側においては、ＭＯＳ−ＦＥＴＱ3−Ｑ4の直列接続回路に対して並列に、上記抵抗ＲS−コンデンサＣSの直列接続回路によるスナバ回路が挿入されたものとなる。
このような接続形態によれば、この場合の電源回路の二次側においては、ＭＯＳ−ＦＥＴＱ3−Ｑ4の直列接続回路に対して並列に、上記抵抗ＲS−コンデンサＣSの直列接続回路によるスナバ回路が挿入されたものとなる。
なお、この場合、図示するようにＭＯＳ−ＦＥＴＱ3、Ｑ4の各ゲート−ソース間に対しては、それぞれ抵抗Ｒ1、Ｒ2を挿入するようにしている。そして、これによって、ＭＯＳ−ＦＥＴＱ3、Ｑ4の各ゲート−ソース間電圧のレベルを、図１の場合よりも低下させるようにしている。
本例において、このように図１の場合よりも各ＭＯＳ−ＦＥＴのゲート−ソース間電圧のレベルを低下させるようにしているのは、図１の場合よりも各ＭＯＳ−ＦＥＴとして耐圧レベルの低い素子を選定しているからである。
つまり、ここでは上記のように抵抗Ｒ１、Ｒ２を挿入しておくことによって、ゲート−ソース間電位を低下させて、この場合の各ＭＯＳ−ＦＥＴの耐圧に合わせたゲート−ソース間電圧ＶGSを得るようにしているものである。
例えば、先の図１の場合では、図４の波形図にも示したように各ＭＯＳ−ＦＥＴのゲート−ソース間電圧ＶGSとしては１２Ｖ程度を得るものとしていたが、本例では抵抗Ｒ１、Ｒ２の挿入によって、後述するようにゲート−ソース間電圧ＶGSとして１０Ｖ程度を得るようにしている。
本例において、このように図１の場合よりも各ＭＯＳ−ＦＥＴのゲート−ソース間電圧のレベルを低下させるようにしているのは、図１の場合よりも各ＭＯＳ−ＦＥＴとして耐圧レベルの低い素子を選定しているからである。
つまり、ここでは上記のように抵抗Ｒ１、Ｒ２を挿入しておくことによって、ゲート−ソース間電位を低下させて、この場合の各ＭＯＳ−ＦＥＴの耐圧に合わせたゲート−ソース間電圧ＶGSを得るようにしているものである。
例えば、先の図１の場合では、図４の波形図にも示したように各ＭＯＳ−ＦＥＴのゲート−ソース間電圧ＶGSとしては１２Ｖ程度を得るものとしていたが、本例では抵抗Ｒ１、Ｒ２の挿入によって、後述するようにゲート−ソース間電圧ＶGSとして１０Ｖ程度を得るようにしている。
ところで、上記のような構成による図７のスイッチング電源回路において、先に説明したようにしてチョークコイルＬoを絶縁コンバータトランスＰＩＴの二次巻線の各センタータップに接続されるようにして挿入することによっては、このチョークコイルＬｏによる漏洩インダクタンスによって、絶縁コンバータトランスＰＩＴにおける漏洩インダクタンスも増加するものとなる。つまり、このようにチョークコイルＬoを挿入することによっては、絶縁コンバータトランスＰＩＴにおける磁束密度が変化するようになるものである。
ここで、前述のとおり、図１の回路では、絶縁コンバータトランスＰＩＴにおけるギャップ長（漏洩インダクタンス）と、二次巻線の巻数の設定（１Ｔあたりの誘起電圧の設定）とによって、その磁束密度を所定以下とし、負荷変動に関わらず連続モードとしていたものである。
このことを踏まえると、図７の回路の絶縁コンバータトランスＰＩＴでは、上記チョークコイルＬｏの挿入により漏洩インダクタンスが増加する分、ギャップ長を縮める、及び／又は二次巻線の巻数を減少させても、連続モードとするための所定以下の磁束密度を得ることが可能となるものである。
このことを踏まえると、図７の回路の絶縁コンバータトランスＰＩＴでは、上記チョークコイルＬｏの挿入により漏洩インダクタンスが増加する分、ギャップ長を縮める、及び／又は二次巻線の巻数を減少させても、連続モードとするための所定以下の磁束密度を得ることが可能となるものである。
このことから、本実施の形態の電源回路においては、絶縁コンバータトランスＰＩＴの二次巻線Ｎ２A、二次巻線Ｎ２Bとして、図１の回路の場合よりも巻数を少なく選定し、さらにギャップ長も短くするものとしている。
例えばこの場合は、上述のようにして各チョークコイルＬoのインダクタンス値を０．７μＨ程度に設定する（つまりチョークコイルＬo、Ｌoによる並列接続回路としては０．３５μＨを設定する）ことで、二次巻線Ｎ２A＝二次巻線Ｎ２B＝２Ｔに設定するものとしている。
また、この場合の絶縁コンバータトランスＰＩＴのギャップ長としては、先の図１の場合のＧ＝１．５mmから、ギャップ長Ｇ＝１．０mmに短縮するものとしている。
例えばこの場合は、上述のようにして各チョークコイルＬoのインダクタンス値を０．７μＨ程度に設定する（つまりチョークコイルＬo、Ｌoによる並列接続回路としては０．３５μＨを設定する）ことで、二次巻線Ｎ２A＝二次巻線Ｎ２B＝２Ｔに設定するものとしている。
また、この場合の絶縁コンバータトランスＰＩＴのギャップ長としては、先の図１の場合のＧ＝１．５mmから、ギャップ長Ｇ＝１．０mmに短縮するものとしている。
二次巻線の巻数を少なくすることができれば、その分二次巻線における直流抵抗成分を低減することが可能となる。
また、ギャップ長が短ければ、その分ギャップ形成のための研磨工程が省略できるというメリットがある。
また、ギャップ長が短ければ、その分ギャップ形成のための研磨工程が省略できるというメリットがある。
図９は、上記構成による図７の回路の各部の動作波形を示した波形図である。
なお、この図９では、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗの条件下での測定結果を示している。
また、この図に示す実験結果を得るにあたっては、各部を以下のように選定するものとした。
・絶縁コンバータトランスＰＩＴ
一次巻線Ｎ１＝７０Ｔ、二次巻線Ｎ２A＝Ｎ２B＝２Ｔ
・チョークコイルＬo＝０．７μＨ
・平滑コンデンサＣｏ
キャパシタンスＣ＝６８００μＦ、耐圧６．３Ｖ、ＥＳＲ＝１６ｍΩ
・ＭＯＳ−ＦＥＴＱ3、Ｑ4
耐圧３０Ａ／１０Ｖ、オン抵抗ＲON＝２．５ｍΩ
・抵抗ＲS＝４７Ω
・コンデンサＣS＝４７００ＰＦ
・ゲート抵抗Ｒｇ１＝ゲート抵抗Ｒｇ２＝４７Ω
・抵抗Ｒ１＝Ｒ２＝１００Ω
なお、この図９では、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗの条件下での測定結果を示している。
また、この図に示す実験結果を得るにあたっては、各部を以下のように選定するものとした。
・絶縁コンバータトランスＰＩＴ
一次巻線Ｎ１＝７０Ｔ、二次巻線Ｎ２A＝Ｎ２B＝２Ｔ
・チョークコイルＬo＝０．７μＨ
・平滑コンデンサＣｏ
キャパシタンスＣ＝６８００μＦ、耐圧６．３Ｖ、ＥＳＲ＝１６ｍΩ
・ＭＯＳ−ＦＥＴＱ3、Ｑ4
耐圧３０Ａ／１０Ｖ、オン抵抗ＲON＝２．５ｍΩ
・抵抗ＲS＝４７Ω
・コンデンサＣS＝４７００ＰＦ
・ゲート抵抗Ｒｇ１＝ゲート抵抗Ｒｇ２＝４７Ω
・抵抗Ｒ１＝Ｒ２＝１００Ω
先ず、この図９においても、スイッチング素子Ｑ2の両端電圧Ｖ１、及びスイッチング素子Ｑ2//ダンパーダイオードＤD2に流れるスイッチング電流ＩDS2が示されている。
これら電圧Ｖ１、スイッチング電流ＩDS2としては、先の図４の場合と比較してわかるように、図１の回路の場合と同等の波形が得られている。
また、この図９においては、一次側直列共振電流Ｉｏの波形も示されている。この場合の一次側直列共振電流Ｉｏとしても、図のように略正弦波状の波形とされた上で、時点ｔ１、ｔ２、ｔ３においてゼロクロスする波形が得られる。つまり、このような一次側直列共振電流Ｉｏとしても、先の図４の場合と同等の波形が得られているものである。
これらのことから、図７の回路の一次側においては、先の図１の回路の場合と同等の動作が得られていることがわかる。
これら電圧Ｖ１、スイッチング電流ＩDS2としては、先の図４の場合と比較してわかるように、図１の回路の場合と同等の波形が得られている。
また、この図９においては、一次側直列共振電流Ｉｏの波形も示されている。この場合の一次側直列共振電流Ｉｏとしても、図のように略正弦波状の波形とされた上で、時点ｔ１、ｔ２、ｔ３においてゼロクロスする波形が得られる。つまり、このような一次側直列共振電流Ｉｏとしても、先の図４の場合と同等の波形が得られているものである。
これらのことから、図７の回路の一次側においては、先の図１の回路の場合と同等の動作が得られていることがわかる。
そして、ＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート−ソース間に生じるゲート−ソース間電圧ＶGS3、ＶGS4としては、先の図４の場合と比較して、この場合は略正弦波状の波形により得られるものとなる。またこの場合、図４の場合ではＭＯＳ−ＦＥＴＱ3、Ｑ4がターンオフするタイミングで生じていた負の電位は生じないものとなっている。
これは、先の図７にて説明したように、本例ではショットキーダイオードＤｇ1、Ｄｇ2が省略されたことにより、各ＭＯＳ−ＦＥＴのゲート入力容量の蓄積電荷を放電する経路を形成しないようにしたことによるものである。
これは、先の図７にて説明したように、本例ではショットキーダイオードＤｇ1、Ｄｇ2が省略されたことにより、各ＭＯＳ−ＦＥＴのゲート入力容量の蓄積電荷を放電する経路を形成しないようにしたことによるものである。
また、この場合における、二次巻線Ｎ２B（Ｎ２A）に生じる電圧Ｖ２としては、上記のようにゲート−ソース間電圧ＶGS3、ＶGS4として異なる波形が得られることからもわかるように、図４の場合とは異なる波形が得られる。
つまり、図４の場合の電圧Ｖ２としては、ゲート−ソース間電圧ＶGS3、ＶGS4の負の電位が生じることによって、ＭＯＳ−ＦＥＴのデットタイムの終了時点（時点ｔ２）にて、急峻に０レベルに落ち込む波形とされていたが、ここでは、図示するようにゲート−ソース間電圧ＶGS3、ＶGS4のレベル低下に応じて徐々に０レベルに低下していく波形が得られるものである。
そして、このような電圧Ｖ２としては、この場合もそのゼロクロスタイミングが、一次側直列共振電流Ｉｏのゼロクロスタイミングと重なるものとなっている（時点ｔ１、ｔ２、ｔ３参照）。
つまり、図４の場合の電圧Ｖ２としては、ゲート−ソース間電圧ＶGS3、ＶGS4の負の電位が生じることによって、ＭＯＳ−ＦＥＴのデットタイムの終了時点（時点ｔ２）にて、急峻に０レベルに落ち込む波形とされていたが、ここでは、図示するようにゲート−ソース間電圧ＶGS3、ＶGS4のレベル低下に応じて徐々に０レベルに低下していく波形が得られるものである。
そして、このような電圧Ｖ２としては、この場合もそのゼロクロスタイミングが、一次側直列共振電流Ｉｏのゼロクロスタイミングと重なるものとなっている（時点ｔ１、ｔ２、ｔ３参照）。
また、この場合の整流電流Ｉ3、Ｉ4としても、上記のように電圧Ｖ２が一次側直列共振電流Ｉｏと連続することによって、そのゼロクロスタイミングが、一次側直列共振電流Ｉｏのゼロクロスタイミングと重なる波形として得られる。そして、このように整流電流Ｉ3、Ｉ4が、一次側直列共振電流Ｉｏと連続して流れるようになることにより、平滑コンデンサＣｏへの充電電流Ｉｃとしても、同様に一次側直列共振電流Ｉｏと連続して流れることになる。
このようなことから、図７に示した本例の回路においても、重負荷とされてスイッチング周波数が低くなるようにして制御されているときに、二次側整流電流として連続モードが得られていることがわかる。
なお、この場合も、上記整流電流Ｉ3，Ｉ4としては、図示するようにそのピークレベルが２８Ａｐとなり、図１の場合と同様に従来の図１２に示した整流電流Ｉ1，Ｉ2よりも低減する結果が得られている。
このようなことから、図７に示した本例の回路においても、重負荷とされてスイッチング周波数が低くなるようにして制御されているときに、二次側整流電流として連続モードが得られていることがわかる。
なお、この場合も、上記整流電流Ｉ3，Ｉ4としては、図示するようにそのピークレベルが２８Ａｐとなり、図１の場合と同様に従来の図１２に示した整流電流Ｉ1，Ｉ2よりも低減する結果が得られている。
また、図９において、この場合も、上記整流電流Ｉ3、Ｉ4には逆方向電流が流されていないことがわかる。この場合において、整流電流Ｉ3、Ｉ4に逆方向電流が発生しないのは、先にも説明したように、二次巻線のセンタータップと平滑コンデンサＣｏの正極端子との間に、チョークコイルＬo、Ｌoによる並列接続回路を挿入するようにしたことによるものである。
なお、本例の場合、このようなチョークコイルＬoの個々のインダクタンス値としては、上述もしたように０．７μＨ程度を設定し、チョークコイルＬo、Ｌoによる並列接続回路のインダクタンス値として０．３５μＨを得ることで、整流電流Ｉ3、Ｉ4における逆方向電流の発生を防止することが可能とされている。
なお、本例の場合、このようなチョークコイルＬoの個々のインダクタンス値としては、上述もしたように０．７μＨ程度を設定し、チョークコイルＬo、Ｌoによる並列接続回路のインダクタンス値として０．３５μＨを得ることで、整流電流Ｉ3、Ｉ4における逆方向電流の発生を防止することが可能とされている。
また、図９においては、二次側直流出力電圧Ｅｏに生じるリップル成分ΔＥｏが示されている。
この図９に示されるリップル成分ΔＥｏと、先の図４に示したリップル成分ΔＥｏを比較してわかるように、図７の回路のリップル成分ΔＥｏとしては、ΔＥｏ＝０．０５Ｖｐ（５０ｍＶｐ）と、二次側直流出力電圧Ｅｏのラインにπ型フィルタを設けた図１の回路の場合と同程度に抑制されるものとなる。これは、図７に示したようにして、本例ではチョークコイルＬoを平滑コンデンサＣｏの正極端子と接続されるようにして挿入していることによる。
つまり、このようにチョークコイルＬoを平滑コンデンサＣｏの正極端子と接続されるようにして挿入したことにより、このチョークコイルＬoによるインダクタンスと平滑コンデンサＣｏのキャパシタンスによるフィルタ回路が形成され、これによって二次側直流出力電圧Ｅｏに生じるリップル成分が抑制されるものである。
この図９に示されるリップル成分ΔＥｏと、先の図４に示したリップル成分ΔＥｏを比較してわかるように、図７の回路のリップル成分ΔＥｏとしては、ΔＥｏ＝０．０５Ｖｐ（５０ｍＶｐ）と、二次側直流出力電圧Ｅｏのラインにπ型フィルタを設けた図１の回路の場合と同程度に抑制されるものとなる。これは、図７に示したようにして、本例ではチョークコイルＬoを平滑コンデンサＣｏの正極端子と接続されるようにして挿入していることによる。
つまり、このようにチョークコイルＬoを平滑コンデンサＣｏの正極端子と接続されるようにして挿入したことにより、このチョークコイルＬoによるインダクタンスと平滑コンデンサＣｏのキャパシタンスによるフィルタ回路が形成され、これによって二次側直流出力電圧Ｅｏに生じるリップル成分が抑制されるものである。
また、このリップル成分ΔＥｏの波形により示されるように、この場合の二次側直流出力電圧Ｅｏにおける、ＭＯＳ−ＦＥＴＱ3、Ｑ4のターンオフ時に対応した期間に生じるノイズ成分のレベルとしても、図１の回路の場合と同様に０．１Ｖｐ程度に抑制されている。
このように二次側直流出力電圧Ｅｏに生じるノイズ成分が低減されているのは、先にも説明したようにショットキーダイオードＤｇ1、Ｄｇ2を省略するようにしたからである。
また、このような二次側直流出力電圧Ｅｏに生じるノイズ成分は、チョークコイルＬoのインピーダンス成分によっても抑制されるものと考えられる。
このように二次側直流出力電圧Ｅｏに生じるノイズ成分が低減されているのは、先にも説明したようにショットキーダイオードＤｇ1、Ｄｇ2を省略するようにしたからである。
また、このような二次側直流出力電圧Ｅｏに生じるノイズ成分は、チョークコイルＬoのインピーダンス成分によっても抑制されるものと考えられる。
また、この図９に示されるように、この場合の二次巻線に生じる電圧Ｖ２では、図中ピークレベルＡと示したスパイク電圧の波形部分が、先の図１の場合の電圧Ｖ２（図４参照）のスパイク電圧の波形部分と比較して平滑されていることがわかる。これは、図７に示したようにして、本例ではＭＯＳ−ＦＥＴＱ3−Ｑ4の直列接続回路に対して並列に、抵抗ＲS−コンデンサＣSによるスナバ回路を挿入するようにしたことによる。つまり、このようなＲＣスナバ回路が、ＭＯＳ−ＦＥＴＱ3−Ｑ4の直列接続回路に対して並列に挿入されることで、各ＭＯＳ−ＦＥＴのドレイン−ソース間の静電容量（coss）によって各ＭＯＳ−ＦＥＴのターンオフ時に生じていたスパイク電圧波形が平滑されるようになり、そのピークレベルが抑制されるようになったものである。
このようにして、各ＭＯＳ−ＦＥＴのドレイン−ソース間電圧のピークレベルを低減することができれば、その分各ＭＯＳ−ＦＥＴの耐圧を下げることができるというメリットがある。
なお、この場合の電圧Ｖ２における、スパイク電圧のピークレベルＡは２２Ｖｐであり、先の図１の回路の場合の２８Ｖｐから６Ｖ低減する。
このようにして、各ＭＯＳ−ＦＥＴのドレイン−ソース間電圧のピークレベルを低減することができれば、その分各ＭＯＳ−ＦＥＴの耐圧を下げることができるというメリットがある。
なお、この場合の電圧Ｖ２における、スパイク電圧のピークレベルＡは２２Ｖｐであり、先の図１の回路の場合の２８Ｖｐから６Ｖ低減する。
また、この図９に示すように、この場合の各ＭＯＳ−ＦＥＴのゲート−ソース間電位（ＶGS3、ＶCS4）としては、そのピークレベルが１０Ｖとされている。これは、先にも説明したように、図７の回路では各ＭＯＳ−ＦＥＴのゲート−ソース間に対して、抵抗Ｒ１、抵抗Ｒ２を挿入するようにしたことによるものである。
なお、確認のために述べておくと、この場合としても、軽負荷時（Ｐｏ＝２５Ｗ時）の動作としては、先の図４の場合と同様にスイッチング素子Ｑ2の両端電圧Ｖ1に対して二次側巻線電圧Ｖ2はほぼ同じタイミングで得られ、連続モードとなる。
図１０には、図７に示した本例の電源回路と、先の図１に示した基本構成との比較として、負荷電力変動に対するAC→DC電力変換効率（ηAC→DC）の特性を示す。ここでは、本例の電源回路の特性を実線で示し、図１の回路の特性を破線で示す。
この図１０によると、AC→DC電力変換効率（ηAC→DC）は、本例の回路の方が図１に示した回路に対して、負荷電力Ｐｏ＝２５Ｗ〜１００Ｗの範囲にわたって高くなっていることが分かる。
先にも説明したように、図１に示した基本構成では、負荷電力Ｐｏ＝１００Ｗ時にはηAC→DC＝８６．５％程度であったのに対して、図７の本例の電源回路では、負荷電力Ｐｏ＝１００Ｗ時にηAC→DC＝９０．３％と、約３．８％向上する結果が得られている。
この図１０によると、AC→DC電力変換効率（ηAC→DC）は、本例の回路の方が図１に示した回路に対して、負荷電力Ｐｏ＝２５Ｗ〜１００Ｗの範囲にわたって高くなっていることが分かる。
先にも説明したように、図１に示した基本構成では、負荷電力Ｐｏ＝１００Ｗ時にはηAC→DC＝８６．５％程度であったのに対して、図７の本例の電源回路では、負荷電力Ｐｏ＝１００Ｗ時にηAC→DC＝９０．３％と、約３．８％向上する結果が得られている。
このような電力変換効率の向上は、これまでの説明からも理解されるように、図１の回路に備えられていた二次側のπ型フィルタを削除するようにしたことによる。つまりこの場合は、先の図１の構成から少なくとも平滑コンデンサＣｏ2が削除されたものとなるから、このような平滑コンデンサＣｏ2のＥＳＲ（例えば図１の場合では１５ｍΩ）分の損失を低減することができるものである。
また、さらにこのような電力変換効率の向上は、チョークコイルＬoを設けたことで、絶縁コンバータトランスＰＩＴの二次巻線（Ｎ２A、Ｎ２B）の巻数を、図１の場合よりも少なくすることができたことによるものでもある。
すなわち、先にも述べたように、この場合は二次巻線の巻数として、図１の場合の６Ｔから２Ｔに減らすことができたことで、その分二次巻線の線材の要する長さを短くしてＤＣＲを低減することができる。そして、これによって、二次巻線において生じる電力損失を低減することが可能となり、この結果として電力変換効率の向上が図られているものである。
すなわち、先にも述べたように、この場合は二次巻線の巻数として、図１の場合の６Ｔから２Ｔに減らすことができたことで、その分二次巻線の線材の要する長さを短くしてＤＣＲを低減することができる。そして、これによって、二次巻線において生じる電力損失を低減することが可能となり、この結果として電力変換効率の向上が図られているものである。
また、この場合は、上記のようなチョークコイルＬoの２つを並列接続し、これらチョークコイルＬo//ＬoにおけるＤＣＲを低減していることも、電力変換効率の向上に起因している。
つまり、図１の基本構成では、π型フィルタを構成するチョークコイルＬｎのＤＣＲは１．０ｍΩ程度とされていたが、ここではチョークコイルＬo//ＬoのＤＣＲを０．５ｍΩ程度に低減していることで、その分図１の場合よりも無効電力の低減を図ることができるものである。
つまり、図１の基本構成では、π型フィルタを構成するチョークコイルＬｎのＤＣＲは１．０ｍΩ程度とされていたが、ここではチョークコイルＬo//ＬoのＤＣＲを０．５ｍΩ程度に低減していることで、その分図１の場合よりも無効電力の低減を図ることができるものである。
以上のようにして、本実施の形態のスイッチング電源回路では、図１の回路では各整流電流経路に対して挿入されていた、ビーズコアによるインダクタＬd1、Ｌd2を削除し、これに代えて二次巻線のセンタータップと平滑コンデンサＣｏの正極端子との間に、チョークコイルＬｏ//Ｌoの並列接続回路を挿入するようにしている。
そして、これと共に、ゲート抵抗Ｒｇ1、Ｒｇ2にそれぞれ並列に接続されていたショットキーダイオードＤｇ1、Ｄｇ2を削除し、さらに、二次側直流出力電圧Ｅｏのラインに設けられていたπ型フィルタを削除するようにもしている。
そして、これと共に、ゲート抵抗Ｒｇ1、Ｒｇ2にそれぞれ並列に接続されていたショットキーダイオードＤｇ1、Ｄｇ2を削除し、さらに、二次側直流出力電圧Ｅｏのラインに設けられていたπ型フィルタを削除するようにもしている。
このような実施の形態のスイッチング電源回路によれば、上記のようにして二次巻線のセンタータップと平滑コンデンサＣｏとの間に挿入されたチョークコイルＬｏ//Ｌoの逆起電力によって、整流電流に逆方向電流が発生することを防止することが可能となる。
そして、上記のようにしてショットキーダイオードＤｇ1、Ｄｇ2を削除したことによって、二次側直流出力電圧Ｅｏに重畳するとされる高周波のスイッチングノイズを抑制することができる。
そして、上記のようにしてショットキーダイオードＤｇ1、Ｄｇ2を削除したことによって、二次側直流出力電圧Ｅｏに重畳するとされる高周波のスイッチングノイズを抑制することができる。
また、上記のように本実施の形態では、二次側のπ型フィルタ（平滑コンデンサＣｏ2）が削除されることにより、このπ型フィルタによって生じていた分の電力損失（平滑コンデンサＣｏ2のＥＳＲによる損失）をなくすことができる。
さらに、本実施の形態では、上記もしたようにチョークコイルＬｏを二次巻線のセンタータップに接続されるようにして挿入していることから、絶縁コンバータトランスＰＩＴにおいて、重負荷時にも連続モードとするために所定以下の磁束密度を設定するにあたっての、二次巻線の巻数を少なくすることができる。そして、これによって、先にも説明したように二次巻線のＤＣＲを低減することができる。
さらに、この場合はチョークコイルＬoの２つを並列接続することによって、二次側に設けられたチョークコイルにおけるＤＣＲを、図１の基本構成の場合よりも低減することができる。
このようにして各部のＤＣＲが低減されることによって、電力変換効率の向上が図られる。
またこの際、上記のように二次巻線のＤＣＲが低減されることによっては、二次巻線の発熱も低減することができる。
さらに、本実施の形態では、上記もしたようにチョークコイルＬｏを二次巻線のセンタータップに接続されるようにして挿入していることから、絶縁コンバータトランスＰＩＴにおいて、重負荷時にも連続モードとするために所定以下の磁束密度を設定するにあたっての、二次巻線の巻数を少なくすることができる。そして、これによって、先にも説明したように二次巻線のＤＣＲを低減することができる。
さらに、この場合はチョークコイルＬoの２つを並列接続することによって、二次側に設けられたチョークコイルにおけるＤＣＲを、図１の基本構成の場合よりも低減することができる。
このようにして各部のＤＣＲが低減されることによって、電力変換効率の向上が図られる。
またこの際、上記のように二次巻線のＤＣＲが低減されることによっては、二次巻線の発熱も低減することができる。
また、本実施の形態では、上記チョークコイルＬoのコア材として、磁束密度の比較的高い金属系ダスト、Ｎｉ−Ｚｎ系フェライトを選定したことにより、チョークコイルＬoのインダクタンス値を電流レベルの変動に対して安定化することができる。
そして、これによって、例えば軽負荷の条件となる等して、急激にそのインダクタンス値が変化して異常発振動作が生じるような自体を防止することができ、先の図１の回路の場合のように、軽負荷時における二次側直流出力電圧Ｅｏにリップルが生じることがなくなる。
そして、これによって、例えば軽負荷の条件となる等して、急激にそのインダクタンス値が変化して異常発振動作が生じるような自体を防止することができ、先の図１の回路の場合のように、軽負荷時における二次側直流出力電圧Ｅｏにリップルが生じることがなくなる。
また、本実施の形態では、ＭＯＳ−ＦＥＴＱ3−Ｑ4の直列接続回路に対して並列に、抵抗ＲS−コンデンサＣSによるスナバ回路を挿入するようにしている。これによっては、各ＭＯＳ−ＦＥＴがターンオフするタイミングで生じていた、ドレイン−ソース間のスパイク電圧が抑制され、各ＭＯＳ−ＦＥＴのドレイン−ソース間の耐圧を下げることができるようになる。
なお、本発明としては、これまでに説明した電源回路の構成に限定されるものではない。
例えば、本発明に基づいた巻線電圧検出方式の同期整流回路の細部の構成については適宜変更されてよい。また、例えば一次側スイッチングコンバータのスイッチング素子としては、ＩＧＢＴ(Insulated Gate Bipolar Transistor)など、他励式に使用可能な素子であれば、ＭＯＳ−ＦＥＴ以外の素子が採用されて構わない。また、先に説明した各部品素子の定数なども、実際の条件等に応じて変更されて構わない。
また、本発明としては、自励式による電流共振形コンバータを備えて構成することも可能とされる。この場合には、スイッチング素子として例えばバイポーラトランジスタを選定することができる。さらには、４石のスイッチング素子をフルブリッジ結合した電流共振形コンバータにも適用できる。
また、商用交流電源を入力して直流入力電圧を得る整流回路としても、例えば倍電圧整流回路以外の構成とすることが考えられる。
例えば、本発明に基づいた巻線電圧検出方式の同期整流回路の細部の構成については適宜変更されてよい。また、例えば一次側スイッチングコンバータのスイッチング素子としては、ＩＧＢＴ(Insulated Gate Bipolar Transistor)など、他励式に使用可能な素子であれば、ＭＯＳ−ＦＥＴ以外の素子が採用されて構わない。また、先に説明した各部品素子の定数なども、実際の条件等に応じて変更されて構わない。
また、本発明としては、自励式による電流共振形コンバータを備えて構成することも可能とされる。この場合には、スイッチング素子として例えばバイポーラトランジスタを選定することができる。さらには、４石のスイッチング素子をフルブリッジ結合した電流共振形コンバータにも適用できる。
また、商用交流電源を入力して直流入力電圧を得る整流回路としても、例えば倍電圧整流回路以外の構成とすることが考えられる。
１ 制御回路、２ 発振・ドライブ回路、Ｄｉ ブリッジ整流回路、Ｃｉ 平滑コンデンサ、Ｑ1，Ｑ2 スイッチング素子、ＤD1，ＤD2 ダンパーダイオード、Ｃ1 一次側直列共振コンデンサ、Ｃｐ 部分電圧共振コンデンサ、ＰＩＴ 絶縁コンバータトランス、Ｎ1 一次巻線、Ｎ2A，Ｎ2B 二次巻線、Ｎ２A1、Ｎ２A2、Ｎ２B1、Ｎ２B2 巻線部、Ｑ3，Ｑ4 ＭＯＳ−ＦＥＴ、ＤD3，ＤD4 ボディダイオード、Ｃｏ （二次側）平滑コンデンサ、Ｌo チョークコイル、ＣＲ５ ポット型コア、ＣＲ６ プレート型コア、５ 平角線コイル、５ａ 平角線、６ 外部端子、７ 円形磁脚、ＲS 抵抗、ＣS コンデンサ
Claims (7)
- 入力された直流入力電圧を断続するようにしてスイッチングを行うスイッチング素子を備えて形成されるスイッチング手段と、
上記スイッチング素子をスイッチング駆動する駆動手段と、
上記スイッチング手段のスイッチング出力を一次側から二次側に伝送するものであり、少なくとも一次巻線と二次巻線が巻装される絶縁コンバータトランスと、
少なくとも、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分と、自己のキャパシタンスとによって上記スイッチング手段の動作を共振形とするための一次側共振回路を形成するようにして、一次側の所定の部位に接続される一次側共振コンデンサと、
上記スイッチング手段を形成するスイッチング素子のうち、少なくとも一方のスイッチング素子に対して並列に接続される部分共振コンデンサのキャパシタンスと、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分によって形成され、上記スイッチング手段を形成するスイッチング素子のターンオフ期間に部分電圧共振動作を行う一次側部分電圧共振回路と、
上記絶縁コンバータトランスの二次巻線に誘起される交番電圧を全波整流して二次側平滑コンデンサに整流電流を充電することで、上記二次側平滑コンデンサの両端電圧として二次側直流出力電圧を得るようにされた同期整流回路と、を備えるものとされ、
上記絶縁コンバータトランスの磁束密度は、上記二次側直流電圧に接続される負荷条件の変動にかかわらず、上記全波整流動作により同期整流回路に流れる二次側整流電流が連続モードとなるようにして、所定以下となるように設定されると共に、
上記同期整流回路は、
上記絶縁コンバータトランスの二次巻線をセンタータップすると共に、
上記二次巻線のセンタータップしていない側の一方の端部と二次側アースとの間に直列接続される第１の電界効果トランジスタと、
上記二次巻線のセンタータップしていない側の他方の端部と二次側アースとの間に直列接続される第２の電界効果トランジスタと、
上記第１の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第１の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、
上記第２の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第２の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路と、を備え、
さらに、上記二次巻線のセンタータップと上記平滑コンデンサの正極端子との間に対して、金属系ダスト及び／又はＮｉ−Ｚｎ系フェライト材によるコアの磁脚に対して所要のターン数により巻線が巻装されて、所要以上の飽和磁束密度を有すると共に、所要以下のインダクタンスを有するようにされたチョークコイルの複数による並列接続回路を直列に挿入するようにした、
ことを特徴とするスイッチング電源回路。 - 上記絶縁コンバータトランスの磁束密度を一定以下とするために、絶縁コンバータトランスに形成するギャップ長を所定以上とすることで、一次側と二次側の結合係数を所定以下に設定している、
ことを特徴とする請求項１に記載のスイッチング電源回路。 - 上記絶縁コンバータトランスの磁束密度を一定以下とするために、上記二次巻線における１ターンあたりの誘起電圧レベルが所要以下となるように、上記一次巻線と、上記二次巻線のターン数を設定している、
ことを特徴とする請求項１に記載のスイッチング電源回路。 - 上記絶縁コンバータトランスの磁束密度を一定以下とするために、上記チョークコイルの漏洩インダクタンスが一定以上となるように上記チョークコイルのインダクタンスを設定している、
ことを特徴とする請求項１に記載のスイッチング電源回路。 - 上記二次側直流出力電圧のレベルに応じて、上記スイッチング手段のスイッチング周波数を可変制御することで、上記二次側直流出力電圧についての定電圧制御を行うようにされた定電圧制御手段をさらに備える、
ことを特徴とする請求項１に記載のスイッチング電源回路。 - 上記チョークコイルの巻線には、平角線が選定されることを特徴とする請求項１に記載のスイッチング電源回路。
- 上記第１の電界効果トランジスタと第２の電界効果トランジスタとによる直列接続回路に対して、並列に、抵抗素子とコンデンサ素子とによるスナバ回路を接続したことを特徴とする請求項１に記載のスイッチング電源回路。
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| JP2003328686A JP2005094981A (ja) | 2003-09-19 | 2003-09-19 | スイッチング電源回路 |
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|---|---|---|---|---|
| US9071155B2 (en) | 2011-08-04 | 2015-06-30 | Murata Manufacturing Co., Ltd. | Switching power supply apparatus including a plurality of outputs |
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- 2003-09-19 JP JP2003328686A patent/JP2005094981A/ja active Pending
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