JP2005110486A - スイッチング電源回路 - Google Patents

Abstract

【課題】同期整流回路を備える複合共振形コンバータとして、高い電力変換効率を得ることと、回路の簡易化による回路規模の縮小、及び低コスト化を図ることとの両立を図る。
【解決手段】複合共振形コンバータの二次側に巻線電圧検出方式の同期整流回路を備える。そして、絶縁コンバータトランスＰＩＴのギャップ長を1.5mm程度として結合係数を0.8程度にまで低下させると共に、二次巻線の１ターン（Ｔ）あたりの誘起電圧レベルが2V/Tとなるように一次巻線Ｎ1、二次巻線Ｎ2A，Ｎ2Bのターン数を設定する。これにより、絶縁コンバータトランスＰＩＴのコアの磁束密度が一定以下となることで、重負荷の条件でも二次側整流電流を連続モードとすることができる。
【選択図】図１

Description

本発明は、各種電子機器に電源として備えられるスイッチング電源回路に関するものである。

スイッチング電源回路として、例えばフライバックコンバータやフォワードコンバータなどの形式のスイッチングコンバータを採用したものが広く知られている。これらのスイッチングコンバータはスイッチング動作波形が矩形波状であることから、スイッチングノイズの抑制には限界がある。また、その動作特性上、電力変換効率の向上にも限界があることがわかっている。
そこで、共振形コンバータによるスイッチング電源回路が各種提案され、実用化されている。共振形コンバータは容易に高電力変換効率が得られると共に、スイッチング動作波形が正弦波状となることで低ノイズが実現される。また、比較的少数の部品点数により構成することができるというメリットも有している。

図２４の回路図は、従来としての、共振形コンバータを備えるスイッチング電源回路の一例を示している。この図に示す電源回路は、他励式による電流共振形コンバータに対して部分電圧共振回路が組み合わされている。

この図に示す電源回路においては、先ず、商用交流電源ＡＣに対して、ブリッジ整流回路Ｄｉ及び１本の平滑コンデンサＣｉから成る全波整流平滑回路が備えられる。そして、これらブリッジ整流回路Ｄｉ及び平滑コンデンサＣｉの全波整流動作によって、平滑コンデンサＣｉの両端には整流平滑電圧Ｅｉ（直流入力電圧）が得られることになる。この整流平滑電圧Ｅｉは、交流入力電圧ＶACの等倍に対応したレベルとなる。

上記直流入力電圧を入力してスイッチングする電流共振形コンバータとしては、図示するようにして、ＭＯＳ−ＦＥＴによる２本のスイッチング素子Ｑ1，Ｑ2をハーフブリッジ結合により接続している。スイッチング素子Ｑ1，Ｑ2の各ドレイン−ソース間に対しては、図示する方向により、それぞれボディダイオードによるダンパーダイオードＤD1，ＤD2が並列に接続される。

また、スイッチング素子Ｑ2のドレイン−ソース間に対しては、部分共振コンデンサＣｐが並列に接続される。この部分共振コンデンサＣｐのキャパシタンスと一次巻線Ｎ1のリーケージインダクタンスＬ１によっては並列共振回路（部分電圧共振回路）を形成する。そして、スイッチング素子Ｑ1，Ｑ2のターンオフ時にのみ電圧共振する、部分電圧共振動作が得られるようになっている。

この電源回路においては、スイッチング素子Ｑ1，Ｑ2をスイッチング駆動するために、例えば汎用のＩＣによる発振・ドライブ回路２が設けられる。この発振・ドライブ回路２は、発振回路、駆動回路回路を有している。そして、発振回路及び駆動回路によって、所要の周波数によるドライブ信号（ゲート電圧）をスイッチング素子Ｑ1，Ｑ2の各ゲートに対して印加する。これにより、スイッチング素子Ｑ1，Ｑ2は、所要のスイッチング周波数により交互にオン／オフするようにしてスイッチング動作を行う。

絶縁コンバータトランスＰＩＴはスイッチング素子Ｑ1 、Ｑ2のスイッチング出力を二次側に伝送する。この絶縁トランスＰＩＴの一次巻線Ｎ１の一端は、一次側並列共振コンデンサＣ1の直列接続を介して、スイッチング素子Ｑ1のソースとスイッチング素子Ｑ2のドレインとの接続点（スイッチング出力点）に接続されることで、スイッチング出力が伝達されるようになっている。
また、一次巻線Ｎ1の他端は、一次側アースに接続される。
ここで、上記直列共振コンデンサＣ1のキャパシタンスと、一次巻線Ｎ1を含む絶縁コンバータトランスＰＩＴのリーケージインダクタンスＬ1によっては、一次側スイッチングコンバータの動作を電流共振形とするための一次側直列共振回路を形成する。

上記説明によると、この図に示す一次側スイッチングコンバータとしては、一次側直列共振回路（Ｌ1−Ｃ1）による電流共振形としての動作と、前述した部分電圧共振回路（Ｃｐ//Ｌ1）とによる部分電圧共振動作とが得られることになる。
つまり、この図に示す電源回路は、一次側スイッチングコンバータを共振形とするための共振回路に対して、他の共振回路とが組み合わされた形式を採っていることになる。本明細書では、このようなスイッチングコンバータについて、複合共振形コンバータということにする。

ここでの図示による説明は省略するが、絶縁コンバータトランスＰＩＴの構造としては、例えばフェライト材によるＥ型コアを組み合わせたＥＥ型コアを備える。そして、一次側と二次側とで巻装部位を分割したうえで、一次巻線Ｎ1と、次に説明する二次巻線（Ｎ2A，Ｎ2B）を、ＥＥ型コアの中央磁脚に対して、巻装している。

絶縁コンバータトランスＰＩＴの二次巻線としては、センタータップが施されたことで２つに分割された二次巻線Ｎ2A，Ｎ2Bが巻装されている。これらの二次巻線Ｎ2A，Ｎ2Bには、一次巻線Ｎ1に伝達されたスイッチング出力に応じた交番電圧が励起される。

この場合、上記二次巻線Ｎ2A，Ｎ2Bのセンタータップは二次側アースに対して接続される。そして、この二次巻線Ｎ2A，Ｎ2Bに対して、図示するようにして整流ダイオードＤO1，ＤO2、及び平滑コンデンサＣOから成る全波整流回路を接続する。これにより、平滑コンデンサＣOの両端電圧として二次側直流出力電圧ＥOが得られる。この二次側直流出力電圧ＥOは、図示しない負荷側に供給されるとともに、次に説明する制御回路１のための検出電圧としても分岐して入力される。

制御回路１は、二次側直流出力電圧ＥOのレベル変化に応じた検出出力を発振・ドライブ回路２に供給する。発振・ドライブ回路２では、入力された制御回路１の検出出力に応じてスイッチング周波数が可変されるようにして、スイッチング素子Ｑ1，Ｑ2を駆動する。このようにしてスイッチング素子Ｑ1，Ｑ2のスイッチング周波数が可変されることで、二次側直流出力電圧のレベルが安定化されることになる。

この図に示す回路構成による電源回路として、低電圧大電流としての負荷条件に対応させた場合の動作波形を、図２５に示す。図２５に示す動作波形は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１２５Ｗの条件で測定を行って得られたものである。また、ここでの低電圧大電流の状態としては、二次側直流電圧Ｅo＝５Ｖで、一次側スイッチングコンバータのスイッチング電流である一次側直列共振電流Ｉo＝２５Ａとなる状態である。

また、図２５に示す動作波形による実験結果を得るのにあたっては、次のような条件と、電源回路における部品素子等の選定を行っている。
先ず、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルが、５Ｖ／Ｔとなるようして、二次巻線Ｎ2A，Ｎ2B及び一次巻線Ｎ1のターン数を設定することとして、具体的には、二次巻線Ｎ2A＝Ｎ2B＝１Ｔ、一次巻線Ｎ1＝３０Ｔとしている。
そして、絶縁コンバータトランスＰＩＴのＥＥ型コアの中央磁脚に対しては1.0mm程度のギャップを形成するようにしている。これによって、一次巻線Ｎ1と二次巻線Ｎ2A，Ｎ2Bとで、０．８５程度の結合係数を得るようにしている。
また、一次側直列共振コンデンサＣ１＝０．０６８μＦ、部分電圧共振コンデンサＣｐ＝３３０ｐＦを選定し、整流ダイオードＤo1，Ｄo2には、５０Ａ／４０Ｖのショットキーダイオードを選定している。

図２５に示す波形図において、スイッチング素子Ｑ2の両端電圧Ｖ１は、スイッチング素子Ｑ2のオン／オフ状態に対応している。つまり、スイッチング素子Ｑ2がオンとなる期間Ｔ２では０レベルで、オフとなる期間Ｔ１では所定レベルでクランプされた矩形波となる。そして、スイッチング素子Ｑ2//ダンパーダイオードＤD2に流れるスイッチング電流ＩDS2としては、期間Ｔ２に示されるように、ターンオン時においては、ダンパーダイオードＤD2を流れることで負極性となり、これが反転して正極性によりスイッチング素子Ｑ2のドレイン→ソースを流れ、期間Ｔ１でオフとなって０レベルとなる波形が得られる。
また、スイッチング素子Ｑ1は、上記スイッチング素子Ｑ2に対して交互にオン／オフするようにしてスイッチングを行う。このため、スイッチング素子Ｑ1//ダンパーダイオードＤD1に流れるスイッチング電流ＩDS1は、スイッチング電流ＩDS2に対して１８０°位相がシフトした波形となっている。

そして、スイッチング素子Ｑ1,Ｑ2のスイッチング出力点と一次側アース間に接続される一次側直列共振回路（Ｃ1−Ｌ1）に流れる一次側直列共振電流Ｉｏは、スイッチング電流ＩDS1とスイッチング電流ＩDS2との合成波形に対応する、一次側直列共振回路（Ｃ1−Ｌ1）の共振電流としての正弦波成分と、一次巻線Ｎ1の励磁インダクタンスにより発生する鋸歯状波成分とが合成された波形となる。

そして、このときの測定条件である、負荷電力Ｐｏ＝１２５Ｗは、図２４に示す電源回路が対応する負荷条件としては、最大に近い重負荷の条件となるのであるが、このようにして対応負荷電力範囲において重負荷の傾向となる条件では、二次側の整流電流は不連続モードとなる。
つまり、二次巻線Ｎ2Aに発生する二次巻線電圧Ｖ2は、図２５に示すようにして、一次側直列共振電流Ｉｏが正弦波状で流れる期間のみ、所定の絶対値レベルでクランプされる波形が生じ、その間の一次側直列共振電流Ｉｏとして励磁インダクタンスによる鋸歯状波成分が流れる期間は０レベルとなる。二次巻線Ｎ2Bには、二次巻線電圧Ｖ2を反転させた波形が発生する。
このために、整流ダイオードＤo1を流れる整流電流Ｉ1と、整流ダイオードＤo2を流れる整流電流Ｉ2は、それぞれ、一次側直列共振電流Ｉｏが正弦波状で流れる期間ＤON1、ＤON2においてのみ流れ、これ以外の期間においては共に流れない。つまり、二次側の整流電流は不連続で平滑コンデンサに流入している。

ショットキーダイオードである整流ダイオードＤo1，Ｄo2の順方向電圧降下は０．６Ｖであり、上記したような二次側の動作では、図示もしているように、整流電流Ｉ1，Ｉ2は３５Ａｐという相応に高いレベルとなるので、これらの整流ダイオード素子による導通損が顕著となって電力損失が大きくなる。実際の測定結果として、直流入力電圧（整流平滑電圧Ｅｉ）＝１３０ＶのときのDC→DC電力変換効率は８６％程度にとどまる。

そこで、二次側における整流電流の導通損を低減する技術として、低オン抵抗のＭＯＳ−ＦＥＴにより整流を行うようにした、同期整流回路が知られている。このような同期整流回路として、巻線電圧検出方式による構成を例を図２６に示す。
なお、図２６においては、絶縁コンバータトランスＰＩＴの二次側の構成のみを示している。一次側の構成は、図２４と同様であるものとする。また、定電圧制御方式としても、二次側直流出力電圧Ｅoのレベルに応じて、一次側スイッチングコンバータのスイッチング周波数を可変制御するスイッチング周波数制御方式を採る。
また、この図２６に示す二次側の構成を採る電源回路としても、図２４の場合と同様の低電圧大電流（ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１２５Ｗ、Ｅｏ＝５Ｖ、Ｉo＝２５Ａ）の条件に対応するものとされる。

この場合にも、二次巻線としては、同じ巻数の二次巻線Ｎ2A、Ｎ2Bの各一端はセンタータップにより接続されるが、このセンタータップ出力は、平滑コンデンサＣｏの正極端子に接続される。二次巻線Ｎ2Aの他端は、ＮチャネルのＭＯＳ−ＦＥＴＱ3のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。同様にして、二次巻線Ｎ2Bの他端も、ＮチャネルのＭＯＳ−ＦＥＴＱ4のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。つまり、この場合には、二次巻線Ｎ2A、Ｎ2Bの各整流電流経路において、ＭＯＳ−ＦＥＴＱ3，Ｑ4を負極側に直列に挿入した構造となっている。なお、ＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソースに対しては、それぞれ、ボディダイオードＤD3，ＤD4が接続される。

そして、ＭＯＳ−ＦＥＴＱ3を駆動する駆動回路は、二次巻線Ｎ2BとＭＯＳ−ＦＥＴＱ4のドレインとの接続点とＭＯＳ−ＦＥＴＱ3のゲートの間に、ゲート抵抗Ｒg1を接続すると共に、ＭＯＳ−ＦＥＴＱ3のゲートと二次側アースとの間に抵抗Ｒ11を接続して形成される。
同様に、ＭＯＳ−ＦＥＴＱ4を駆動する駆動回路は、二次巻線Ｎ2AとＭＯＳ−ＦＥＴＱ3のドレインとの接続点とＭＯＳ−ＦＥＴＱ4のゲートの間に、ゲート抵抗Ｒg2を接続すると共に、ＭＯＳ−ＦＥＴＱ4のゲートと二次側アースとの間に抵抗Ｒ12を接続して形成される。

ＭＯＳ−ＦＥＴは、ゲートにオン電圧を印加すると、ドレイン−ソース間は、単なる抵抗体と等価となるので、電流は双方向に流れる。これを二次側の整流素子として機能させようとすれば、平滑コンデンサＣｏの正極端子に充電する方向のみに電流を流さなければならない。これとは逆方向に電流が流れると、平滑コンデンサＣｏから絶縁コンバータトランスＰＩＴ側に放電電流が流れて、負荷側に有効に電力を伝達することができなくなる。また、逆電流によるＭＯＳ−ＦＥＴの発熱、ノイズなどが生じて、一次側におけるスイッチング損失も招く。
上記した駆動回路は、二次巻線の電圧を検出することに基づいて、平滑コンデンサＣｏの正極端子に充電する方向（つまり、ドレイン→ソース方向）にのみ電流が流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するための回路である。

図２７の波形図は、上記図２６に示す二次側の構成を採る電源回路（一次側は図２４と同様）として、負荷電力Ｐｏ＝１２５Ｗ時の動作を示している。前述もしたように、この場合における負荷電力Ｐｏ＝１２５Ｗは、ほぼ最大負荷の条件となる。
この図において、スイッチング素子Ｑ2の両端電圧Ｖ1と、これに応じた二次巻線Ｎ2A−Ｎ2Bの両端に得られる二次巻線電圧Ｖ2は、図２４と同様のタイミングとなっているものである。なお、図２７に示す二次巻線電圧Ｖ2は、二次巻線Ｎ2Aとゲート抵抗Ｒｇ2との接続点側からみた場合の極性となっており、二次巻線Ｎ2Bとゲート抵抗Ｒｇ1との接続点側からみた場合には逆極性となる。
ＭＯＳ−ＦＥＴＱ4の駆動回路は、この図に示す極性の二次巻線電圧Ｖ2が負極性の所定レベルでクランプされる期間に至ると、ＭＯＳ−ＦＥＴＱ4のゲートに対して、ゲート抵抗Ｒg2と抵抗Ｒ12とにより設定されるレベルのオン電圧を印加するように動作することになる。
同様にして、ＭＯＳ−ＦＥＴＱ3の駆動回路（ゲート抵抗Ｒg1，抵抗Ｒ11）は、この図とは反転した極性の二次巻線電圧（Ｖ2）が負極性の所定レベルでクランプされる期間に至ると、ＭＯＳ−ＦＥＴＱ3のゲートに対してオン電圧を印加するように動作することになる。

これにより、ＭＯＳ−ＦＥＴＱ3，Ｑ4には、それぞれ、図示するようにして、期間ＤON1，ＤON2において、正極性の整流電流Ｉ1，Ｉ2が流れる。この整流電流Ｉ1，Ｉ2は、図２４の回路の場合（図２５の波形図の整流電流Ｉ1,Ｉ2）と同様に、３５Ａｐである。しかしながら、ＭＯＳ−ＦＥＴＱ3，Ｑ4は低オン抵抗であり、ショットキーダイオードによる整流ダイオードＤo1，Ｄo2と比較すれば、整流電流の導通損は著しく低いものとすることができる。また、駆動回路が抵抗素子のみから成ることからも理解されるように、巻線電圧検出方式は、駆動回路系が簡単な構成であることもメリットとなっている。

しかしながら、この図２７に対応する場合のような重負荷（負荷電力Ｐｏ＝１２５Ｗ）とされる条件では、この電源回路も二次側整流電流は不連続モードとなる。これは、図２７においても期間ＤON1，ＤON2が不連続であることにより示されている。
この不連続モードでは、整流電流Ｉ1，Ｉ2として、平滑コンデンサＣｏへの充電電流が０レベルになったとしても、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1には同じ方向に電流が流れている。これは、先の図２５の波形図において、期間ＤON1，ＤON2以外の期間において、一次側直列共振電流Ｉｏとして、一次巻線Ｎ1の励磁インダクタンスによる鋸歯状波の電流成分がその直前タイミングと同じ極性で流れていることを指している。このために、実際としては、二次巻線Ｎ2A，Ｎ2Bに誘起される電圧の極性が反転しないために、その間、ＭＯＳ−ＦＥＴＱ3、Ｑ4は完全にオフにならずにオン状態を維持する。これにより、図示するようにして、期間ＤON1，ＤON2以外では、整流電流Ｉ1，Ｉ2として逆方向の電流が流れてしまう。この期間ＤON1，ＤON2以外における逆方向の整流電流Ｉ1，Ｉ2は、無効電力を生じさせるが、このときの整流電流Ｉ1，Ｉ2のレベルは、８Ａｐと比較的高いために、その無効電力量も相応に大きなものとなる。
このように、同期整流回路として巻線電圧検出方式を採る場合、整流電流の導通損は低減されるものの、上記のようにして無効電力が発生するために、全体として電力変換効率の有効な向上は図ることが難しいというのが現状である。

図２８の波形図は、図２６に示した二次側の構成を採る電源回路についての軽負荷とされる条件での動作を示している。
図２６に示す電源回路の実際としても、先に図２４に示す電源回路の構成として説明したようにスイッチング周波数制御による定電圧制御を行うが、軽負荷の条件となって二次側直流出力電圧が上昇すると、スイッチング周波数を高くするようにして二次側直流出力電圧を低下させ、これにより安定化を図るように動作する。
そして、このような軽負荷の状態では、図２８に示すようにして、スイッチング素子Ｑ2の両端電圧Ｖ1に対して、二次側巻線電圧Ｖ2はほぼ同じタイミングで反転するようになり、これに応じて、二次側の整流電流Ｉ1、Ｉ2としては、期間ＤON1，ＤON2との間に休止期間が無く平滑コンデンサＣｏに連続して充電されるようにして流れる。つまり、連続モードとなる。このときには、上記図２７の重負荷時の動作として示したような逆方向の整流電流Ｉ1、Ｉ2が流れる期間は存在しなくなって、これに応じた無効電力も生じていない。
このように、二次側整流回路系を巻線電圧検出方式による同期整流回路に置き換えた構成の電源回路も、重負荷時における電力変換効率の低下が依然として問題となる。

そこで、上記図２７に示されるような、逆方向の整流電流による無効電力の発生の問題を解消する技術としては、整流電流検出方式による同期整流回路が知られている。この整流電流検出方式は、平滑コンデンサＣｏに充電される整流電流が０レベルになる前にＭＯＳ−ＦＥＴをオフさせる技術である。
この整流電流検出方式による同期整流回路の構成例を、図２９に示す。なお、この図においては、説明を簡単なものとするために、半波整流による構成を示している。

整流電流検出方式としては、二次巻線Ｎ2に流れる電流を検出するためにカレントトランスＴＲを設ける。カレントトランスの一次巻線Ｎａは、二次巻線Ｎ2の端部と、ＭＯＳ−ＦＥＴＱ4のドレインと接続される。ＭＯＳ−ＦＥＴＱ4のソースは、平滑コンデンサＣｏの負極端子に接続している。
カレントトランスの二次巻線Ｎｂに対しては、抵抗Ｒａが並列に接続されるとともに、相互に順電圧方向が逆となるようにして、ダイオードＤａ、Ｄｂが並列に接続されて並列接続回路を形成する。また、この並列接続回路に対して、コンパレータ２０が接続される。コンパレータ２０の反転入力には、基準電圧Ｖｒｅｆが入力される。なお、基準電圧Ｖｒｅｆとコンパレータ２０の反転入力との接続点には、上記並列接続回路においてダイオードＤａのアノードとダイオードＤｂのカソードが接続されている側の端部と接続される。また、コンパレータ２０の非反転入力には、上記並列接続回路においてダイオードＤａのカソードとダイオードＤｂのアノードが接続されている側の端部が接続される。
この場合、コンパレータ２０の出力は、バッファ２１により増幅されてＭＯＳ−ＦＥＴＱ4のゲートに印加されるようになっている。

上記図２９に示す構成による回路の動作を、図３０に示す。
二次巻線Ｎ2に誘起される電圧が、平滑コンデンサＣｏの両端電圧（Ｅｏ）よりも大きくなると、先ず、ＭＯＳ−ＦＥＴＱ4のボディダイオードのアノード→カソードの方向により、平滑コンデンサＣｏへ充電するようにして整流電流Ｉｄが流れ始める。この整流電流Ｉｄは、カレントトランスの一次巻線Ｎａに流れるので、カレントトランスの二次巻線Ｎｂには、一次巻線Ｎａに流れる整流電流Ｉｄに応じた電圧Ｖｎｂが誘起される。コンパレータ２０では、基準電圧Ｖｒｅｆと電圧Ｖｎｂとを比較して、電圧Ｖｎｂが基準電圧Ｖｒｅｆを越えるとＨレベルを出力する。このＨレベルの出力がバッファ２１からオン電圧としてＭＯＳ−ＦＥＴＱ4のゲートに対して印加され、ＭＯＳ−ＦＥＴＱ4をオンさせる。これにより、整流電流ＩｄがＭＯＳ−ＦＥＴＱ4のドレイン→ソース方向により流れることになる。図３０では、正極性により流れる整流電流Ｉｄとして示されている。

そして時間経過に応じて整流電流Ｉｄのレベルが低下し、これに応じて、電圧Ｖｎｂが基準電圧Ｖｒｅｆよりも低くなると、コンパレータ２０は出力を反転させる。この反転出力がバッファ２１を介して出力されることで、ＭＯＳ−ＦＥＴＱ4のゲート容量を放電させて、ＭＯＳ−ＦＥＴＱ4をオフとする。なお、この時点で、残りの整流電流ＩｄはボディダイオードＤD4を経由して短時間のうちに流れる。

このような動作とされることで、ＭＯＳ−ＦＥＴＱ4は、整流電流Ｉｄが０レベルとなる前のタイミングでオフされることになる。これにより、図２７に示したように、整流電流が不連続となる期間において、ＭＯＳ−ＦＥＴに逆方向電流が流れることが無くなって無効電力が生じなくなり、その分の電力変換効率は高くなる。
例えば、図２４に示した電源回路の二次側の構成を、上記図２９に示した構成に基づく、全波整流の整流電流検出方式による同期整流回路とした場合のDC→DC電力変換効率としては、先の図２５、図２７などと同様の条件の下で測定したところ、９０％程度にまで向上するという測定結果が得られた。

特開平１１−３３２２３３号公報

しかしながら、上記した整流電流検出方式の同期整流回路では、図２９からも分かるように、１つのＭＯＳ−ＦＥＴに対応して、少なくとも１組のカレントトランスと、このカレントトランスの出力によりＭＯＳ−ＦＥＴを駆動するための比較的複雑な駆動回路系が必要となる。これにより、回路構成が複雑になり、これが製造能率の低下、コストアップ、回路基板サイズの拡大などにつながるという不都合が生じることになる。
特に、図２４に示した一次側のスイッチングコンバータの構成を基本として整流電流検出方式の同期整流回路を二次側に備えることとした場合、二次側には両波整流回路を構成する必要がある。従って、上記したカレントトランス及び駆動回路系は、ＭＯＳ−ＦＥＴＱ3，Ｑ4ごとに対応して２組必要とされることになり、上記した問題がさらに大きくなる。
このようにして、巻線電圧検出方式と整流電流検出方式とでは、巻線電圧検出方式のほうが、無効電力により電力変換効率の面で不利ではあるが、回路構成が簡略であるのに対して、整流電流検出方式のほうは、無効電力が生じないので電力変換効率の面では有利であるが、回路構成が複雑になる、というトレードオフの関係にある。
従って、同期整流回路を備える電源回路としては、できるだけ簡略な回路構成でありながら、かつ、無効電力による損失増加が解消されるような構成を採ることが求められている、ということになる。

そこで本発明は上記した課題を考慮して、スイッチング電源回路として次のように構成することとした。
つまり、入力された直流入力電圧を断続するようにしてスイッチングを行うスイッチング素子を備えて形成されるスイッチング手段と、上記スイッチング素子をスイッチング駆動する駆動手段を備える。
また、スイッチング手段のスイッチング出力を一次側から二次側に伝送するものであり、少なくとも一次巻線と二次巻線が巻装される絶縁コンバータトランスを備える。
また、少なくとも、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分と、自己のキャパシタンスとによって上記スイッチング手段の動作を共振形とするための一次側共振回路を形成するようにして、一次側の所定の部位に接続される一次側共振コンデンサと、スイッチング手段を形成するスイッチング素子のうち、少なくとも一方のスイッチング素子に対して並列に接続される部分共振コンデンサのキャパシタンスと、絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分によって形成され、上記スイッチング手段を形成するスイッチング素子のターンオフ期間に部分電圧共振動作を行う一次側部分電圧共振回路とを備える。
また、上記絶縁コンバータトランスの二次巻線に誘起される交番電圧についての整流動作を行って二次側平滑コンデンサに整流電流を充電することで、上記二次側平滑コンデンサの両端電圧として二次側直流出力電圧を得るようにされた同期整流回路と、上記二次側直流出力電圧のレベルに応じて、上記スイッチング手段のスイッチング周波数を可変制御することで、上記二次側直流出力電圧についての定電圧制御を行うようにされた定電圧制御手段とを備える。
そして、上記同期整流回路としては、上記二次巻線の一方の端部と、上記二次側平滑コンデンサの負極端子との間に挿入される第１の電界効果トランジスタと、上記二次巻線の他方の端部と、上記二次側平滑コンデンサの負極端子との間に挿入される第２の電界効果トランジスタとを備える。
また、上記第１の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第１の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、上記第２の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第２の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路とを備えて成る。
その上で、上記絶縁コンバータトランスの磁束密度は、上記二次側直流電圧に接続される負荷条件の変動にかかわらず、上記整流動作により同期整流回路に流れる二次側整流電流が連続モードとなるようにして、所定以下となるように設定した、

上記構成によるスイッチング電源回路としては、一次側スイッチングコンバータとしては、共振形コンバータに対して部分電圧共振回路が組み合わされた複合共振形コンバータとしての構成を採り、二次側においては、巻線電圧検出方式による同期整流回路を備える。
そのうえで、絶縁コンバータトランスの磁束密度が所定以下となるようにしていることで、負荷変動にかかわらず、二次側整流電流が常に連続モードとなるようにしている。二次側整流電流が連続モードとなれば、巻線電圧検出方式による同期整流回路において問題となる、二次側整流電流の不連続期間において電界効果トランジスタに逆方向電流が流れることに依る無効電力は生じないことになる。

このことから、本発明としては、巻線電圧検出方式の同期整流回路を備えながらも、二次側整流電流の不連続期間に対応した無効電力は生じないこととなり、例えば、整流電流検出方式による同期整流回路を備えた場合と同等程度にまで電力変換効率を向上させることができる。そして、なおかつ、同期整流回路の回路構成自体は巻線電圧検出方式であることで、整流電流検出方式よりも簡易な構成を採ることができる。
つまり、本発明によっては、同期整流回路を備える複合共振形コンバータとして、高い電力変換効率を得ることと、回路の簡易化による回路規模の縮小、及び低コスト化を図ることとの両立が図られるものであり、特に、定電圧大電流とされるような条件に電源回路を使用する場合に有利となるものである。

図１は、本発明を実施するための最良の形態（以下、実施の形態とする）のうちの、第１の実施の形態としてのスイッチング電源回路の構成例を示している。
この図に示す電源回路は、基本構成として、他励式によるハーフブリッジ結合方式による電流共振形コンバータに対して部分電圧共振回路が組み合わされた構成を採る。

この図に示す電源回路においては、商用交流電源ＡＣに対して、整流回路部Ｄｉとしてのブリッジ整流回路と、１本の平滑コンデンサＣｉとから成る全波整流平滑回路が接続される。この全波整流平滑回路が商用交流電源ＡＣを入力して全波整流動作を行うことによって、平滑コンデンサＣｉの両端には整流平滑電圧Ｅｉ（直流入力電圧）が得られる。この場合の整流平滑電圧Ｅｉは、交流入力電圧ＶACの等倍に対応したレベルとなる。

上記直流入力電圧を入力してスイッチング（断続）する電流共振形コンバータとしては、図示するようにして、ＭＯＳ−ＦＥＴによる２本のスイッチング素子Ｑ1，Ｑ2をハーフブリッジ結合により接続したスイッチング回路を備える。スイッチング素子Ｑ1，Ｑ2の各ドレイン−ソース間に対しては、ダンパーダイオードＤD1，ＤD2が並列に接続される。ダンパーダイオードＤD1のアノード、カソードは、それぞれスイッチング素子Ｑ1のソース、ドレインと接続される。同様にして、ダンパーダイオードＤD2のアノード、カソードは、それぞれスイッチング素子Ｑ2のソース、ドレインと接続される。ダンパーダイオードＤD1，ＤD2は、それぞれスイッチング素子Ｑ1，Ｑ2が備えるボディダイオードとされる。

また、スイッチング素子Ｑ2のドレイン−ソース間に対しては、部分共振コンデンサＣｐが並列に接続される。この部分共振コンデンサＣｐのキャパシタンスと一次巻線Ｎ1のリーケージインダクタンスＬ１によっては並列共振回路（部分電圧共振回路）を形成する。そして、スイッチング素子Ｑ1，Ｑ2のターンオフ時にのみ電圧共振する、部分電圧共振動作が得られるようになっている。

この電源回路においては、スイッチング素子Ｑ1，Ｑ2をスイッチング駆動するために、発振・ドライブ回路２が設けられる。この発振・ドライブ回路２は、発振回路、駆動回路を有しており、例えば汎用のＩＣを用いることができる。そして、この発振・ドライブ回路２内の発振回路及び駆動回路によって、所要の周波数によるドライブ信号（ゲート電圧）をスイッチング素子Ｑ1，Ｑ2の各ゲートに対して印加する。これにより、スイッチング素子Ｑ1，Ｑ2は、所要のスイッチング周波数により交互にオン／オフするようにしてスイッチング動作を行う。

絶縁コンバータトランスＰＩＴは、スイッチング素子Ｑ1 、Ｑ2のスイッチング出力を二次側に伝送するために設けられる。
この絶縁トランスＰＩＴの一次巻線Ｎ１の一方の端部は、一次側並列共振コンデンサＣ1の直列接続を介して、スイッチング素子Ｑ1のソースとスイッチング素子Ｑ2のドレインとの接続点（スイッチング出力点）に接続されることで、スイッチング出力が伝達されるようになっている。
また、一次巻線Ｎ1の他方の端部は、一次側アースに接続される。

ここで、絶縁コンバータトランスＰＩＴは、後述する構造により、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1に所要のリーケージインダクタンスＬ１を生じさせる。そして、直列共振コンデンサＣ1のキャパシタンスと、上記リーケージインダクタンスＬ1によっては、一次側スイッチングコンバータの動作を電流共振形とするための一次側直列共振回路を形成する。

上記説明によると、この図に示す一次側スイッチングコンバータとしては、一次側直列共振回路（Ｌ1−Ｃ1）による電流共振形としての動作と、前述した部分電圧共振回路（Ｃｐ//Ｌ1）とによる部分電圧共振動作とが得られることになる。
つまり、この図に示す電源回路は、一次側スイッチングコンバータを共振形とするための共振回路に対して、他の共振回路とが組み合わされた、複合共振形コンバータとしての構成を採っている。

絶縁コンバータトランスＰＩＴの二次巻線には一次巻線Ｎ1に伝達されたスイッチング出力に応じた交番電圧が励起される。この場合の二次巻線としては、センタータップが施されたことで２つに分割された二次巻線Ｎ2A，Ｎ2Bが設けられる。この場合、二次巻線Ｎ2A，Ｎ2Bは同じ所定のターン数を有する。そして、この二次巻線Ｎ2A，Ｎ2Bに対しては、整流用素子としてＮチャネルのＭＯＳ−ＦＥＴＱ3，Ｑ4を備える同期整流回路が備えられる。これらＭＯＳ−ＦＥＴＱ3，Ｑ4は、例えば低耐圧のトレンチ構造のものを選定することで、低オン抵抗を得るようにされる。

二次巻線Ｎ2A、Ｎ2Bの各一方の端部を接続したセンタータップ出力は、平滑コンデンサＣｏの正極端子に接続される。二次巻線Ｎ2Aの他方の端部は、ＭＯＳ−ＦＥＴＱ3のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。同様にして、二次巻線Ｎ2Bの他方の端部も、ＭＯＳ−ＦＥＴＱ4のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。
このような接続形態によれば、上記ＭＯＳ−ＦＥＴＱ3は、二次巻線Ｎ２全体での一方の端部（二次巻線Ｎ2Aが形成される側）と平滑コンデンサＣｏの負極端子の間に挿入され、ＭＯＳ−ＦＥＴＱ4は二次巻線Ｎ２の他方の端部（二次巻線Ｎ2Bが形成される側）と平滑コンデンサＣｏの負極端子の間に挿入されているものとなる。
そして、このようにして挿入されたＭＯＳ−ＦＥＴＱ3，Ｑ4としては、二次巻線Ｎ2A、Ｎ2Bを含む各整流電流経路に対して直列に挿入されたものとなる。
なお、ＭＯＳ−ＦＥＴＱ3，Ｑ4のドレイン−ソースに対しては、それぞれ、ボディダイオードＤD3，ＤD4が接続される。

そして、ＭＯＳ−ＦＥＴＱ3を駆動する駆動回路は、二次巻線Ｎ2BとＭＯＳ−ＦＥＴＱ4のドレインとの接続点とＭＯＳ−ＦＥＴＱ3のゲートの間に、ゲート抵抗Ｒg1を接続すると共に、ＭＯＳ−ＦＥＴＱ3のゲートと二次側アースとの間に抵抗Ｒ11を接続して形成される。
同様に、ＭＯＳ−ＦＥＴＱ4を駆動する駆動回路は、二次巻線Ｎ2AとＭＯＳ−ＦＥＴＱ3のドレインとの接続点とＭＯＳ−ＦＥＴＱ4のゲートの間に、ゲート抵抗Ｒg2を接続すると共に、ＭＯＳ−ＦＥＴＱ4のゲートと二次側アースとの間に抵抗Ｒ12を接続して形成される。

ＭＯＳ−ＦＥＴは、ゲートにオン電圧を印加すると、ドレイン−ソース間は、単なる抵抗体と等価となるので、電流は双方向に流れる。これを二次側の整流素子として機能させようとすれば、平滑コンデンサＣｏの正極端子に充電する方向のみに電流を流さなければならない。これとは逆方向に電流が流れると、平滑コンデンサＣｏから絶縁コンバータトランスＰＩＴ側に放電電流が流れて、負荷側に有効に電力を伝達することができなくなる。また、逆電流によるＭＯＳ−ＦＥＴの発熱、ノイズなどが生じて、一次側におけるスイッチング損失も招く。
上記した駆動回路は、二次巻線の電圧を検出することに基づいて、平滑コンデンサＣｏの正極端子に充電する方向（つまり、ドレイン→ソース方向）にのみ電流が流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するための回路である。つまり、この場合における同期整流回路の回路構成としては、巻線電圧検出方式により、整流電流に同期させてＭＯＳ−ＦＥＴＱ3，Ｑ4をオン／オフ駆動する構成を採っているものである。

上記した回路構成による同期整流回路によっては、平滑コンデンサＣｏに対して両波整流により整流して得られる整流電流を充電する動作が得られ、これにより、平滑コンデンサＣｏの両端電圧として二次側直流出力電圧Ｅｏが得られる。この二次側直流出力電圧Ｅｏは、図示しない負荷側に供給されるとともに、次に説明する制御回路１のための検出電圧としても分岐して入力される。

制御回路１は、二次側直流出力電圧Ｅｏのレベル変化に応じた検出出力を発振・ドライブ回路２に供給する。発振・ドライブ回路２では、入力された制御回路１の検出出力に応じてスイッチング周波数が可変されるようにして、スイッチング素子Ｑ1，Ｑ2を駆動する。スイッチング素子Ｑ1，Ｑ2のスイッチング周波数が可変されることで、絶縁コンバータトランスＰＩＴの一次巻線Ｎ1から二次巻線Ｎ2A，Ｎ2B側に伝送される電力が変化するが、これにより二次側直流出力電圧Ｅｏのレベルを安定化させるように動作する。
例えば重負荷の傾向となって二次側直流出力電圧Ｅｏが低下するのに応じては、上記スイッチング周波数を高くするように制御することで、二次側直流出力電圧Ｅｏを上昇させる。これに対して、軽負荷の傾向となって二次側直流出力電圧Ｅｏが上昇するのに応じては、上記スイッチング周波数を低くするように制御することで、二次側直流出力電圧Ｅｏを低下させる。

第１の実施の形態としては、この図に示す電源回路の回路構成の下で、低電圧、大電流とされる負荷条件に対応させることとしている。ここでの低電圧大電流の状態としては、二次側直流電圧Ｅo＝５Ｖで、一次側スイッチングコンバータのスイッチング電流である一次側直列共振電流Ｉo＝２５Ａとなる状態であるとする。

このような条件を前提として、図１に示す電源回路としては、次のようにして各部所要の部品を構成し、また、選定している。
先ず、絶縁コンバータトランスＰＩＴについては、図２に示す構造を採ることとしている。
この図に示すように、絶縁コンバータトランスＰＩＴは、フェライト材によるＥ型コアＣＲ１、ＣＲ２を互いの磁脚が対向するように組み合わせたＥＥ型コアを備える。
そして、一次側と二次側の巻装部について相互に独立するようにして分割した形状により、例えば樹脂などによって形成される、ボビンＢが備えられる。このボビンＢの一方の巻装部に対して一次巻線Ｎ1を巻装する。また、他方の巻装部に対して二次巻線（Ｎ2A，Ｎ2B）を巻装する。このようにして一次側巻線及び二次側巻線が巻装されたボビンＢを上記ＥＥ型コア（ＣＲ１，ＣＲ２）に取り付けることで、一次側巻線及び二次側巻線とがそれぞれ異なる巻装領域により、ＥＥ型コアの中央磁脚に巻装される状態となる。このようにして絶縁コンバータトランスＰＩＴ全体としての構造が得られる。この場合のＥＥ型コアのサイズは例えばＥＥＲ−３５としている。

ＥＥ型コアの中央磁脚に対しては、図のようにして、例えばギャップ長1.5mm程度のギャップＧを形成するようにしている。これによって、結合係数ｋとしては、例えばｋ＝０．８以下による疎結合の状態を得るようにしている。つまり、従来例として図２４に示した電源回路の絶縁コンバータトランスＰＩＴよりも、さらに疎結合の状態としているものである。なお、ギャップＧは、Ｅ型コアＣＲ１，ＣＲ２の中央磁脚を、２本の外磁脚よりも短くすることで形成することが出来る。

そのうえで、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルとしても、図２４に示した電源回路よりも低くなるように、一次巻線Ｎ1と二次巻線Ｎ2A，Ｎ2Bの巻線数（ターン数）を設定する。例えば、一次巻線Ｎ1＝６０Ｔ、二次巻線Ｎ2A＝Ｎ2B＝６Ｔとすることで、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルを、２Ｖ／Ｔ以下としている。

このような絶縁コンバータトランスＰＩＴ及び一次巻線Ｎ1、二次巻線（Ｎ2A，Ｎ2B）の巻線数設定とすることで、絶縁コンバータトランスＰＩＴのコアにおける磁束密度が低下して、図２４に示す電源回路よりも、絶縁コンバータトランスＰＩＴにおけるリーケージインダクタンスは増加する。

また、一次側直列共振コンデンサＣ1には、０．０３３μＦを選定した。また、二次側の同期整流回路を形成するＭＯＳ−ＦＥＴＱ3，Ｑ4については、３０Ａ／２０Ｖを選定しており、そのオン抵抗は５ｍΩである。

このような構成による図１に示す電源回路の動作波形を、図３及び図４に示す。図３は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１２５Ｗのときの動作を示し、図４は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝２５Ｗ時の動作を示している。図１に示す電源回路の対応負荷電力範囲において、負荷電力Ｐｏ＝１２５Ｗは重負荷とされる条件であり、負荷電力Ｐｏ＝２５Ｗは軽負荷の条件となる。

図３に示す波形図において、スイッチング素子Ｑ2の両端電圧Ｖ１は、スイッチング素子Ｑ2のオン／オフ状態に対応している。つまり、スイッチング素子Ｑ2がオンとなる期間Ｔ２では０レベルで、オフとなる期間Ｔ１では所定レベルでクランプされた矩形波となる。そして、スイッチング素子Ｑ2//ダンパーダイオードＤD2に流れるスイッチング電流ＩDS2としては、期間Ｔ２に示されるように、ターンオン時においては、ダンパーダイオードＤD2を流れることで負極性となり、これが反転して正極性によりスイッチング素子Ｑ2のドレイン→ソースを流れ、期間Ｔ１でオフとなって０レベルとなる波形が得られる。
また、スイッチング素子Ｑ1は、上記スイッチング素子Ｑ2に対して交互にオン／オフするようにしてスイッチングを行う。このため、スイッチング素子Ｑ1//ダンパーダイオードＤD1に流れるスイッチング電流ＩDS1は、スイッチング電流ＩDS2に対して１８０°位相がシフトした波形となる。また、図示してはいないが、スイッチング素子Ｑ1の両端電圧としても、スイッチング素子Ｑ2の両端電圧Ｖ１に対して１８０°位相がシフトした波形となる。

そして、スイッチング素子Ｑ1,Ｑ2のスイッチング出力点と一次側アース間に接続される一次側直列共振回路（Ｃ1−Ｌ1）に流れる一次側直列共振電流Ｉｏは、スイッチング電流ＩDS1とスイッチング電流ＩDS2とが合成されたものとなる。これにより、図示するようにして、一次側直列共振電流Ｉｏは正弦波状となる。この波形を、図２４に示した従来の電源回路の一次側直列共振電流Ｉｏの波形（図２５参照）と比較すると、本実施の形態の一次側直列共振電流Ｉｏとしては、一次巻線Ｎ1の励磁インダクタンスにより発生する鋸歯状波成分がほとんど含まれていないことが分かる。これは、絶縁コンバータトランスＰＩＴの結合係数をより疎結合な状態としたことで、一次巻線Ｎ1のリーケージインダクタンスＬ１が増加した分、相対的に一次巻線Ｎ1の励磁インダクタンスが小さくなったことに依る。

そして、このような一次側直列共振電流Ｉｏの波形が得られるのに応じて、二次巻線Ｎ2A−Ｎ2Bの電圧Ｖ2としては、一次側直列共振電流Ｉｏが正極性／負極性で反転するのに応じて同様に反転し、二次側直流出力電圧Ｅｏに対応する絶対値レベルでクランプされた波形となる。
ここで、図２５に示す電圧Ｖ2と比較して分かるように、この図３に示す電圧Ｖ2は、０レベルの区間を挟むことなく正／負で反転する波形となっていることが分かる。

そして、電圧検出方式による二次側の同期整流回路では、抵抗Ｒｇ1−Ｒ11、及び抵抗Ｒｇ2−Ｒ12から成る各駆動回路により上記電圧Ｖ2を検出し、それぞれＭＯＳ−ＦＥＴＱ3，Ｑ4に対してオンレベルのゲート電圧を出力することになる。これにより、ＭＯＳ−ＦＥＴＱ3，Ｑ4の各ゲート−ソース間に生じるゲート−ソース間電圧ＶGS3,ＶGS4は、それぞれ、電圧Ｖ2が正／負となるパルス期間に応じてオン電圧レベルを生じる。
ＭＯＳ−ＦＥＴＱ3は、ゲート−ソース間電圧ＶGS3が正極性で立ち上がる期間ＤON1においてオンとなって、整流電流Ｉ1を平滑コンデンサＣｏに充電させる。同様に、ＭＯＳ−ＦＥＴＱ4は、ゲート−ソース間電圧ＶGS4が正極性で立ち上がる期間ＤON2においてオンとなって、整流電流Ｉ2を平滑コンデンサＣｏに充電させる。

このことから、整流動作としては、二次巻線電圧Ｖ2が正／負となる各期間で平滑コンデンサＣｏに対して充電する両波整流動作が得られていることがわかる。
そして、前述したように、二次巻線電圧Ｖ2が０レベルとなる期間を挟むことなく正／負で反転するのに応じて、ゲート−ソース間電圧ＶGS3，ＶGS4がそれぞれオン電圧として正極性となる期間も連続することになり、従って、平滑コンデンサＣｏに対する充電電流としての整流電流Ｉ1，Ｉ2も連続して流れることになる。
つまり、本実施の形態としては、重負荷とされてスイッチング周波数が低くなるようにして制御されているときにも、二次側整流電流としては連続モードが得られていることになる。なお、この場合、整流電流Ｉ1，Ｉ2としては３０Ａｐとなっており、例えば従来の図２５に示した整流電流Ｉ1，Ｉ2よりも低減している。これは、例えば、同等のスイッチング周波数に対応する周期内において、整流電流の導通期間が従来よりも拡大したことに依るものである。

このようにして、重負荷の条件でも連続モードが得られているのは、これまでの説明から理解されるように、ギャップ長の設定により絶縁コンバータトランスＰＩＴの結合係数を０．８程度までに低下させてより疎結合の状態とし、また、例えば二次巻線の１ターンあたりの誘起電圧レベルが２Ｖ／Ｔ程度に低下するようにして一次巻線Ｎ1と二次巻線Ｎ2A，Ｎ2Bの巻数（ターン数）設定を行い、これにより、絶縁コンバータトランスＰＩＴのコアに生じる磁束密度を所要以下にまで低下させたことにより得られるものである。

従来でも述べたように、同期整流回路は、低オン抵抗で低耐圧のＭＯＳ−ＦＥＴを整流用素子として用いるために、整流用素子にダイオード素子を用いる場合よりも導通損を低減することができる。
しかしながら、二次側整流電流が不連続モードで流れる場合において、同期整流回路として巻線電圧検出方式を採る場合、平滑コンデンサＣｏへの充電電流が０レベルとなってもＭＯＳ−ＦＥＴがオン状態を維持して逆方向電流が流れ、これが無効電力を生じていた。
この無効電力を解消しようとすれば、整流電流検出方式の同期整流回路を採用することになる。しかしながら、整流電流検出方式では、カレントトランス及びコンパレータを備える駆動回路系などが必要であり、回路構成が複雑で大規模化する。

これに対して本実施の形態では、重負荷時においても二次側整流電流を連続モードとしていることで、電圧検出方式による同期整流回路であっても、上記のような電流不連続期間の無効電力が生じることはない。
このことから本実施の形態としては、同期整流回路として電圧検出方式による構成を採ることで、簡単な回路構成として回路規模の拡大を抑制し、さらにコストアップを避けるようにしていながら、なおかつ、電流不連続期間の無効電力による電力変換効率の低下の問題を解消していることになる。

また、図４には、図３と同一部位についての軽負荷時（Ｐｏ＝２５Ｗ時）の動作が示されている。
図１に示す電源回路では、これまでの説明から理解されるように、二次側直流出力電圧Ｅoの安定化のために、スイッチング周波数制御による定電圧制御を行う。この定電圧制御は、軽負荷の条件となって二次側直流出力電圧が上昇すると、スイッチング周波数を高くするようにして二次側直流出力電圧を低下させ、これにより安定化を図るように動作する。
このような軽負荷の状態では、図示するスイッチング素子Ｑ2の両端電圧Ｖ1に対して、二次側巻線電圧Ｖ2はほぼ同じタイミングで反転するようになり、これに応じて、二次側の整流電流Ｉ1、Ｉ2としては、期間ＤON1，ＤON2との間に休止期間が無く平滑コンデンサＣｏに連続して充電されるようにして流れる。つまり、連続モードとなる。

図５は、これまでに説明した構成による図１に示す電源回路と、従来例である図２４の電源回路との比較として、負荷電力変動に対する、AC→DC電力変換効率（ηAC→DC）、一次側直列共振電流レベルＩo、スイッチング周波数ｆｓの特性を示している。図１の電源回路の特性を実線で示し、図２４の電源回路の特性を破線で示す。

図５によると、先ず、スイッチング周波数としては、図１及び図２４の回路とで共に、負荷電力の増加に応じて低くなるようにして変化しており、何れの回路においても、スイッチング周波数制御による安定化動作が得られていることが示されている。
また、AC→DC電力変換効率（ηAC→DC）は、図１に示す回路のほうが図２４に示す電源回路に対して、負荷電力Ｐｏ＝０Ｗ〜１２５Ｗの範囲にわたって高くなっていることが分かる。図２４に示す回路では、負荷電力Ｐｏ＝１２５Ｗ時にはηAC→DC＝８５．３％、Ｐｏ＝２５Ｗ時には７７．５％であるのに対して、図１に示す電源回路では、負荷電力Ｐｏ＝１２５Ｗ時にはηAC→DC＝８９．５％、Ｐｏ＝２５Ｗ時には９０．５％である。つまり、AC→DC電力変換効率（ηAC→DC）として、負荷電力Ｐｏ＝１２５Ｗ時には４．２％向上し、負荷電力Ｐｏ＝２５Ｗ時には１３％向上している。また、これに応じた交流入力電力としては、負荷電力Ｐｏ＝１２５Ｗ時には６．９Ｗ低減し、負荷電力Ｐｏ＝２５Ｗ時には４．７Ｗ低減する。
このような電力変換効率の向上は、図５に示す一次側直列共振電流Ｉｏのレベルについて、図１に示す回路のほうが、図２４に示す回路に対して、負荷電力Ｐｏ＝０Ｗ〜１２５Ｗの範囲にわたって低減されていることによっても示されている。

また、この図５に示される電力変換効率の特性は、図２４に示す一次側の構成に対して、二次側に整流電流検出方式の同期整流回路を採用した場合と同等となるものである。しかしながら、先に説明したように、図１に示す電源回路では、同期整流回路の構成としては巻線電圧検出方式を採っていることで、回路構成はより簡略なものとなっている。

続いて、次の図６には、図１に示した回路の構成を基本として、さらに重負荷の条件に対応するとした場合の構成例を示す。
なお、図６において、既に図１にて説明した部分については同一の符号を付して説明を省略する。
先ず、この図に示す電源回路においては、商用交流電源ＡＣに対し、フィルタコンデンサＣL、ＣL、及びコモンモードチョークコイルＣＭＣによるノイズフィルタが形成されている。
そして、このようなノイズフィルタの後段に対して、この場合には整流ダイオードＤA，整流ダイオードＤBから成る整流回路部Ｄｉと、２本の平滑コンデンサＣｉ1，平滑コンデンサＣｉ2とから成る倍電圧整流回路が備えられる。この倍電圧整流回路によっては、平滑コンデンサＣｉ1−Ｃｉ2の両端電圧として、交流入力電圧ＶACの２倍に対応したレベル整流平滑電圧Ｅｉ（直流入力電圧）が生成される。

ここで、上記もしているようにこの図に示される電源回路の場合は、図１に示した回路の場合よりも重負荷の条件に対応するものとされる。
より重負荷の条件とされ、比較的大きな負荷電流を必要とする条件となれば、一次側スイッチングコンバータ側の回路に流れる電流レベルも増加することになる。そして、これによれば、スイッチング損失などが増加して電力変換効率が低下する。
そこで、図６の回路の場合では、直流入力電圧を生成する整流回路系について倍電圧整流回路とすることで、図１に示したような全波整流により交流入力電圧ＶACの等倍に対応するレベルの整流平滑電圧Ｅｉを供給する場合よりも、一次側スイッチングコンバータの回路内に流れる電流レベルを約１／２に低減可能としている。つまりこれによって、一次側スイッチングコンバータによるスイッチング損失が低減されるようにしているものである。

上記直流入力電圧を入力してスイッチング（断続）する電流共振形コンバータとしては、この場合もＭＯＳ−ＦＥＴによる２本のスイッチング素子Ｑ1，Ｑ2をハーフブリッジ結合により接続したスイッチング回路を備える。
また、スイッチング素子Ｑ2のドレイン−ソース間に対しては、この場合も部分共振コンデンサＣｐを並列に接続している。さらに、スイッチング素子Ｑ1，Ｑ2をスイッチング駆動するための発振・ドライブ回路２を設ける。
また、この場合も絶縁コンバータトランスＰＩＴの一次巻線Ｎ１に対しては、直列に一次側直列共振コンデンサＣ１を接続し、これによって複合共振型コンバータとしての構成を採っている。

そして、この場合は、絶縁コンバータトランスＰＩＴの二次巻線として、図示するように二次巻線Ｎ２A，二次巻線Ｎ２B、二次巻線Ｎ２Cの３つの巻線を巻装するものとしている。
これら二次巻線Ｎ２A、Ｎ２B、Ｎ２Cは、それぞれセンタータップが施されたことで、それぞれ図のように２つの巻線部に分割されている。ここでは、二次巻線Ｎ２Aの巻き始め端部を含む巻線部を巻線部Ｎ２A1とし、巻き終わり端部を含む巻線部は巻線部Ｎ２A2としている。また、二次巻線Ｎ２Bの巻き始め端部を含む巻線部は巻線部Ｎ２B1、巻き終わり端部を含む巻線部は巻線部Ｎ２B2とする。さらに、二次巻線Ｎ２Cの巻き始め端部を含む巻線部は巻線部Ｎ２C1、巻き終わり端部を含む巻線部は巻線部Ｎ２C2とする。

このような二次巻線Ｎ２A，Ｎ２B、Ｎ２Cにおいて、上記巻線部Ｎ２A1、Ｎ２A2、Ｎ２B1、Ｎ２B2、Ｎ２C1、Ｎ２C2は、それぞれ同じ所定のターン数を有する。
そして、これら二次巻線Ｎ２A，Ｎ２B、Ｎ２Cに対し、ＭＯＳ−ＦＥＴＱ3，Ｑ4による同期整流回路を備える。

この場合、上記二次巻線Ｎ２A、Ｎ２B、Ｎ２Cの各センタータップ出力は、平滑コンデンサＣｏの正極端子に接続される。
そして、二次巻線Ｎ2A、Ｎ２B、Ｎ２Cの各巻き終わり端部は、この場合はインダクタＬd1と、ＭＯＳ−ＦＥＴＱ3のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。
また、二次巻線Ｎ２A、Ｎ２B、Ｎ２Cの各巻き始め端部は、インダクタＬd2と、ＭＯＳ−ＦＥＴＱ4のドレイン→ソースを介して、二次側アース（平滑コンデンサＣｏの負極端子側）に接続される。

このような接続形態によれば、ＭＯＳ−ＦＥＴＱ3とＭＯＳ−ＦＥＴＱ4は、それぞれ各二次巻線Ｎ2A、Ｎ２B、Ｎ２Cの一方の端部と平滑コンデンサＣｏの負極端子との間、各二次巻線Ｎ2A、Ｎ２B、Ｎ２Cの他方の端部と平滑コンデンサＣｏの負極端子との間に挿入されているものとなる。
そして、これによると二次巻線Ｎ２A、Ｎ２B、Ｎ２Cの巻線部Ｎ２A1、巻線部Ｎ２B1、Ｎ２C1を含む整流電流経路においては、ＭＯＳ−ＦＥＴＱ4が直列に挿入される。また、巻線部Ｎ２A2、巻線部Ｎ２B2、Ｎ２C2を含む整流電流経路においては、ＭＯＳ−ＦＥＴＱ3が直列に挿入される。

また、この際、上記巻線部Ｎ２A1、Ｎ２B1、Ｎ２C1を含む整流電流経路においては、二次巻線Ｎ２A、Ｎ２B、Ｎ２Cの各巻き始め端部とＭＯＳ−ＦＥＴＱ4のドレインとの間に、インダクタＬd2が直列に挿入されるものとなる。同様に、上記巻線部Ｎ２A2、Ｎ２B2、Ｎ２C2を含む整流電流経路においては、二次巻線Ｎ２A、Ｎ２B、Ｎ２Cの各巻き終わり端部とＭＯＳ−ＦＥＴＱ3のドレインとの間にインダクタＬd1が直列に挿入される。

そして、ＭＯＳ−ＦＥＴＱ3を駆動する駆動回路は、二次巻線Ｎ2A、Ｎ２B、Ｎ２Cの各巻き始め端部とＭＯＳ−ＦＥＴＱ3のゲートとの間に、ゲート抵抗Ｒg1を接続して形成される。同様に、ＭＯＳ−ＦＥＴＱ4を駆動する駆動回路は、二次巻線Ｎ2A、Ｎ２B、Ｎ２Cの巻き終わり端部とＭＯＳ−ＦＥＴＱ4のゲートとの間に、ゲート抵抗Ｒg2を接続して形成される。
これにより、上記ＭＯＳ−ＦＥＴＱ3は、それぞれ巻線部Ｎ２A1、巻線部Ｎ２B1、巻線部Ｎ２C1に励起される交番電圧が上記ゲート抵抗Ｒg1により検出されて導通するようにされる。また、ＭＯＳ−ＦＥＴＱ4は、巻線部Ｎ２A2、巻線部Ｎ２B2、巻線部Ｎ２C2に励起される交番電圧が上記ゲート抵抗Ｒg2により検出されて導通するようにされている。
つまり、この場合も上記駆動回路は、平滑コンデンサＣｏの正極端子に充電する方向の電流のみが流れるように、ＭＯＳ−ＦＥＴＱ3，Ｑ4をスイッチング駆動するようにされている。
このような構成による二次側の同期整流回路によっても、図１の場合と同様に平滑コンデンサＣｏに対して両波整流により整流して得られる整流電流を充電する動作が得られる。

なお、この場合、ＭＯＳ−ＦＥＴＱ3、ＭＯＳ−ＦＥＴＱ4の駆動回路系を形成するとされるゲート抵抗Ｒg1、Ｒg2に対しては、それぞれ並列にショットキーダイオードＤg1、ショットキーダイオードＤg2を図示する方向により接続するようにしている。これらショットキーダイオードＤg1、Ｄg2によっては、後述するようにＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート入力容量の蓄積電荷を、これらのターンオフ時に放電するための経路が形成される。

また、この場合、ＭＯＳ−ＦＥＴＱ3のゲート−ソース間に対しては、図のようにツェナーダイオードＤz1、ツェナーダイオードＤz2を挿入し、同様にＭＯＳ−ＦＥＴＱ4のゲート−ソース間にはツェナーダイオードＤz3、ツェナーダイオードＤz4を挿入しているが、これらのツェナーダイオードによってはＭＯＳ−ＦＥＴＱ3、Ｑ4についての過電圧保護回路が形成される。
このようなツェナーダイオードＤzとしては、ツェナー電位（ブレイクダウン電位）としてＭＯＳ−ＦＥＴＱ3、Ｑ4の耐圧レベルに応じた電位のもが選定される。これにより、ＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート−ソース間電位が耐圧レベル以上に上昇するのに応じ、これらツェナーダイオードＤzが導通してＭＯＳ−ＦＥＴＱ3、Ｑ4を保護することができる。
例えば、この場合のツェナーダイオードＤzとしては、ツェナー電位＝±２０Ｖのものが選定される。また、例えばこれらツェナーダイオードＤz1、Ｄz2、及びツェナーダイオードＤz3、Ｄz4は、それぞれＭＯＳ−ＦＥＴＱ3、ＭＯＳ−ＦＥＴＱ4に対して内蔵されるようにして備えられる。

また、上述もしたように、この図６に示す電源回路では、二次巻線Ｎ２A、Ｎ２B、Ｎ２Cの各巻き終わり端部−ＭＯＳ−ＦＥＴＱ3のドレイン間に対し、インダクタＬd1を挿入している。また、同様に二次巻線Ｎ２A、Ｎ２B、Ｎ２Cの各巻き始め端部−ＭＯＳ−ＦＥＴＱ4のドレイン間に対しては、インダクタＬd2を挿入している。
図６において、これらインダクタＬd1、Ｌd2としては、例えば１．０μＨ以下の比較的低いインダクタンスを設定するものとしている。

なお、このように低いインダクタンスを得るにあたっては、上記インダクタＬd1、Ｌd2として、例えばアモルファス磁性体若しくはフェライト材等の磁性体が筒形状に形成されたビーズコアを用いることが考えられる。例えば、このようなビーズコアを、ＭＯＳ−ＦＥＴＱ3、Ｑ4のドレイン電極端子としてのリード線を挿通するようにして設ければ、上記インダクタＬd1、Ｌd2としての部品をプリント基板上に実装するスペースを省略することが可能となる。
或いは、プリント基板における、ＭＯＳ−ＦＥＴＱ3、Ｑ4のドレイン電極に配線されるべき銅箔パターンを螺旋状に形成し、この螺旋形状により上記インダクタＬd１、Ｌd2としての低インダクタンスを得ることも可能である。このようにすれば、プリント配線基板の製造と同時にインダクタＬdを形成できるというメリットがある。

ここで、図６の回路としても、低電圧、大電流とされる負荷条件に対応させるものとしている。ここでの低電圧大電流の状態としては、二次側直流電圧Ｅo＝５Ｖで、一次側スイッチングコンバータのスイッチング電流である一次側直列共振電流Ｉo＝３０Ａとなる状態であるとする。

このような条件を前提として、図６に示す電源回路としては、次のようにして各部所要の部品を構成し、また、選定している。
先ず、絶縁コンバータトランスＰＩＴについては、図７に示す構造を採ることとしている。
図７において、図７（ａ）は、絶縁コンバータトランスＰＩＴの断面図を示している。この図７（ａ）に示すように、この場合の絶縁コンバータトランスＰＩＴとしては、先の図２に示した構造に基づいた上で、二次側の巻装部に対しては二次巻線Ｎ２A、Ｎ２B、Ｎ２Cを巻装するようにされたものとなる。

その上で、この場合もＥＥ型コアの中央磁脚に対しては、例えばギャップ長1.5mm程度のギャップＧを形成するようにしている。これによって、結合係数ｋとしてこの場合もｋ＝０．８以下による疎結合の状態を得るようにしている。

また、図７（ｂ）には、絶縁コンバータトランスＰＩＴ内のボビンＢに対して巻装される各巻線の断面を示している。
この図７（ｂ）にも示されるように、上記ボビンＢに対しては、一方の巻装部に対して一次巻線Ｎ1が巻装される。この場合の一次巻線Ｎ1としては、例えば８０Ｔのターン数によりガラ巻きで巻装される。
また、ボビンＢの他方の巻装部に対して巻装される二次巻線Ｎ２A、Ｎ２B、Ｎ２Cとしては、図のように内側から外側にかけて、巻線部Ｎ２A1→Ｎ２A2→Ｎ２B1→Ｎ２B2→Ｎ２C1→Ｎ２C2の順で所定ターン数ずつ巻装されるものとなる。

この場合、これら二次巻線Ｎ２の各巻線部の線材としては、例えば後の図１１にも示すようなリッツ線１０を選定するものとしている。つまり、図１１に示されるリッツ線１０として、例えばポリウレタン被膜等の絶縁被覆処理の施された銅線等による素線１０ａが、図のように複数本束ねられて撚り合わされたものを使用する。周知のように二次巻線の線材としてリッツ線を選定することによっては、例えば高周波の整流電流が各二次巻線に流れる際に生じるとされる、いわゆる表皮効果を低減することができるメリットがある。
そして、この場合は、図７（ｂ）に示されるようにして、このようなリッツ線とされた巻線部Ｎ２A1、Ｎ２A2、Ｎ２B1、Ｎ２B2、Ｎ２C1、Ｎ２C2を、ボビンＢの同軸に対してガラ巻きにより巻装するようにされている。
ここでは、Ｎ２A1＝Ｎ２A2＝Ｎ２B1＝Ｎ２B2＝Ｎ２C1＝Ｎ２C2＝３Ｔ（ターン）を施すものとしている。また、ここでは上記リッツ線として、例えば図１１に示される線径Ｘ＝０．１ｍφの素線１０ａを、１００束撚り合わせたものを使用するものとしている。例えば、このようなリッツ線１０としては、線径ｄ＝１．０ｍφ、断面積ｓ＝０．７８５mm２相当の仕様のものとなる。

図６に示す回路としても、上記した一次巻線Ｎ1、二次巻線（Ｎ2A，Ｎ2B、Ｎ2C）の巻線数の設定により、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルとして、先の図２４に示した電源回路よりも低くなるようにしている。つまり、上記のようにして一次巻線Ｎ1＝８０Ｔ、二次巻線Ｎ２A＝Ｎ２B＝Ｎ２C＝６Ｔ（巻線部Ｎ2A1＝Ｎ2A2＝Ｎ2B1＝Ｎ2B2＝Ｎ2C1＝Ｎ2C2＝３Ｔ）とすることで、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルを、例えば２Ｖ／Ｔ以下に低下させている。
つまり、この場合としても、上述のようにしてギャップ長として1.5mm程度により結合係数ｋ＝０．８以下による疎結合の状態を得ると共に、二次側巻線の１Ｔ（ターン）あたりの誘起電圧レベルを２Ｖ／Ｔ以下に低下させ、磁束密度の低下を図っているものである。

図８及び図９には、このような図６の電源回路の動作波形を示す。図８は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１５０Ｗのときの動作を示し、図９は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝２５Ｗ時の動作を示している。図６に示す電源回路の対応負荷電力範囲において、負荷電力Ｐｏ＝１５０Ｗは重負荷とされる条件であり、負荷電力Ｐｏ＝２５Ｗは軽負荷の条件となる。

図８に示す波形図において、この場合もスイッチング素子Ｑ2の両端電圧Ｖ１はスイッチング素子Ｑ2のオン／オフ状態に対応している。つまり、スイッチング素子Ｑ2がオンとなる期間Ｔ２では０レベルで、オフとなる期間Ｔ１では所定レベルでクランプされた矩形波となる。そして、スイッチング素子Ｑ2//ダンパーダイオードＤD2に流れるスイッチング電流ＩDS2としても、ターンオン時においてはダンパーダイオードＤD2を流れることで負極性となり、これが反転して正極性によりスイッチング素子Ｑ2のドレイン→ソースを流れ、期間Ｔ１でオフとなって０レベルとなる波形が得られる。

そして、この場合の一次側直列共振回路（Ｃ1−Ｌ1）に流れる一次側直列共振電流Ｉｏとしても、図示するようにして正弦波状となる。これは、図６の回路としても、絶縁コンバータトランスＰＩＴの結合係数をより疎結合な状態としたことで、一次巻線Ｎ1のリーケージインダクタンスＬ１が増加した分、相対的に一次巻線Ｎ1の励磁インダクタンスが小さくなったことに依る。

そして、このような一次側直列共振電流Ｉｏの波形が得られるのに応じて二次巻線Ｎ2Cの巻線部Ｎ２C2に得られる電圧Ｖ2としては、一次側直列共振電流Ｉｏの周期に応じた波形とされ、且つ二次側直流出力電圧Ｅｏに対応する絶対値レベルでクランプされた波形となる。
なお、この電圧Ｖ２としては、巻線部Ｎ２C2に得られる電位として示したが、二次巻線Ｎ２Bにおける巻線部Ｎ２B2、二次巻線Ｎ２Aにおける巻線部Ｎ２A2においても同等の波形により電位が生じていることになる。またこの場合、巻線部Ｎ２A1、巻線部Ｎ２B1、巻線部Ｎ２C1においても、この電圧Ｖ２と同等の電位が生じるものである。
このような電圧Ｖ2は、一次側直列共振電流Ｉｏが０レベルとなるタイミングで、同様に０レベルとなる波形が得られる。つまり、この場合の電圧Ｖ２としては、ゼロクロスタイミングが一次側直列共振電流Ｉｏのゼロクロスタイミングと重なるようになっている（図中時点ｔ１、ｔ２、ｔ３参照）。

そして、電圧検出方式による二次側の同期整流回路では、抵抗Ｒｇ2から成る駆動回路により上記電圧Ｖ2（巻線部Ｎ２A2、Ｎ２B2、Ｎ２C2に生じる電圧）を検出し、ＭＯＳ−ＦＥＴＱ4に対してオンレベルのゲート電圧を出力する。
この場合、電圧Ｖ２としては、図示するように時点ｔ１にて正極性のピークレベルとなり、以降はそのレベルを低下させていき時点ｔ２にて０レベルとなるような波形とされている。ＭＯＳ−ＦＥＴＱ4のゲート−ソース間に生じるゲート−ソース間電圧ＶGS4は、この電圧Ｖ２が、Ｑ4のゲート−ソース間電位として定められた所定のレベルに対応したレベル以上を保つ期間（図中期間ｔ１〜ｔd1）において、オン電圧を発生させる。つまり、この期間ｔ１〜ｔd1が、ＭＯＳ−ＦＥＴＱ4のオン期間ＤON2となる。
そして、この期間ＤON2が終了する時点ｔd1から時点ｔ２までは、ＭＯＳ−ＦＥＴＱ4のデットタイムであり、このデットタイムである期間ｔd1〜ｔ２ではＱ4のボディダイオードＤD4を介して整流電流が流れる。このことは、図示するゲート−ソース間電圧ＶGS4における期間ｔd1−ｔ２の電位によっても示されている。
これによって、ＭＯＳ−ＦＥＴＱ4を介して流される整流電流Ｉ4としては、図示するように時点ｔ１〜ｔ２の期間にわたって流れるようになる。つまり、この整流電流Ｉ4としては、これら時点ｔ１、ｔ２において、一次側直列共振電流Ｉｏと０レベルになるタイミングが重なるようにされ、これによって一次側直列共振電流と連続するものとなる。

また、同様に抵抗Ｒｇ1から成る駆動回路では、上記電圧Ｖ2と同等とされる巻線部Ｎ２A1、Ｎ２B1、Ｎ２C1に生じる電圧を検出し、ＭＯＳ−ＦＥＴＱ3に対してオンレベルのゲート電圧を出力するようにされる。
つまり、この場合、ＭＯＳ−ＦＥＴＱ3のゲート−ソース間に生じるゲート−ソース間電圧ＶGS3は、巻線部Ｎ２A1、Ｎ２B1、Ｎ２C1側に生じる電圧Ｖ２がゲート−ソース間電位としての所定のレベルに対応したレベル以上を保つ期間（図中期間ｔ２〜ｔd2）において、オン電圧を発生させ、これによってこの期間ｔ２〜ｔd2がＭＯＳ−ＦＥＴＱ3のオン期間ＤON1となる。
そして、同様にこの期間ＤON1が終了する時点ｔd2から時点ｔ３までは、ＭＯＳ−ＦＥＴＱ3のデットタイムであり、この期間ｔd2〜ｔ３ではＱ3のボディダイオードＤD3を介して整流電流が流れる。
これによって、ＭＯＳ−ＦＥＴＱ3を介して流れる整流電流Ｉ3としても、図示するように一次側直列共振電流Ｉoのゼロクロスタイミングである時点ｔ２と時点ｔ３との間にわたって流れるようになり、一次側直列共振電流Ｉoと連続して流れるものとなる。

平滑コンデンサへの充電電流Ｉｃとしては、これら整流電流Ｉ3、Ｉ4が合成された図のような波形により流れるものとなる。つまり、整流動作としては、二次巻線Ｎ２A、Ｎ２B、Ｎ２Cに生じる電圧が正／負となる各期間で平滑コンデンサＣｏに対して充電する、両波整流動作が得られていることがわかる。
そして、上記のようにして整流電流Ｉ3、整流電流Ｉ4は、一次側直列共振電流Ｉoと連続して流れるものとなるから、平滑コンデンサＣｏに対する充電電流Ｉｃも連続して流れることになる。
これにより、図６の回路としても、重負荷とされてスイッチング周波数が低くなるようにして制御されているときにも、二次側整流電流としては連続モードが得られていることが理解できる。

この場合においても重負荷の条件で連続モードが得られているのは、先の図７において説明したようにギャップ長の設定により絶縁コンバータトランスＰＩＴの結合係数を０．８程度までに低下させてより疎結合の状態とし、また、例えば二次巻線の１ターンあたりの誘起電圧レベルが２Ｖ／Ｔ程度に低下するようにして一次巻線Ｎ1と、二次巻線Ｎ2A、Ｎ２B、Ｎ２Cとの巻数（ターン数）設定を行い、これにより、絶縁コンバータトランスＰＩＴのコアに生じる磁束密度を所要以下にまで低下させたことによる。

また、この図８において、この場合の整流電流Ｉ3、Ｉ4としては、逆方向電流が流されていないことがわかる。
つまり、従来において、整流電流には８Ａｐ程度による逆方向電流が流れ、これが電力損失を生じさせていた。また、先の図４の結果からもわかるように、図１の回路においても、従来との比較ではこのような逆方向電流の抑制は図られるのもののその完全な防止は図られていないが、図６の回路ではこのような整流電流に生じていた逆方向電流が発生しないものである。

この場合において、整流電流Ｉ3、Ｉ4にこのような逆方向電流が発生しないのは、図６に示したようにして各整流電流経路にインダクタＬd1、Ｌd2を挿入するようにしたことによる。
つまり、このように整流電流経路に対してインダクタを挿入することによっては、整流電流が流れた際に、このインダクタに逆起電力が発生するようになる。そして、このように逆起電力が発生することに伴って、ＭＯＳ−ＦＥＴＱ3、Ｑ4のターンオフ時に生じるとされていた逆方向電流が抑圧されるようになるものである。
先にも述べたように、図６の回路ではこれらインダクタＬd1、Ｌd2として１．０μＨ以下の低インダクタンスを設定し、これによって整流電流Ｉ3、Ｉ4における逆方向電流の発生を防止することが可能とされる。

なお、この図８において、ゲート−ソース間電圧ＶGS３、ＶGS４としては、それぞれＭＯＳ−ＦＥＴＱ3、Ｑ4をターンオフとするタイミングで負の電位が生じているが、これは、先に説明したようにしてＭＯＳ−ＦＥＴＱ3、Ｑ4の各ゲートと二次巻線との間に、それぞれ抵抗Ｒg1、Ｒg2と並列にショットキーダイオードＤg1、Ｄg2を挿入していることによる。
このようにショットキーダイオードＤg1、Ｄg2を挿入することによっては、ＭＯＳ−ＦＥＴＱ3、Ｑ4のターンオフ時に、これらＭＯＳ−ＦＥＴＱ3、Ｑ4のゲート入力容量（Ｃiss）の蓄積電荷を、これらショットキーダイオードＤg1、Ｄg2を介して引き抜くようにして流すことができる。
つまりこの場合、ゲート入力容量の電荷は、それぞれショットキーダイオードＤg（Ｄg1、Ｄg2）→二次巻線Ｎ２→平滑コンデンサＣｏの経路により放電されることになる。そして、このように入力容量の電荷が放電されることにより、ＭＯＳ−ＦＥＴＱ3、Ｑ4におけるターンオフ時の電圧降下時間を減少させることができる。
このようにして、ＭＯＳ−ＦＥＴのターンオフ時の電圧降下時間を減少させることができれば、これらＭＯＳ−ＦＥＴＱ3、Ｑ4を確実にオフとさせてより良好なスイッチング特性を得ることができる。

また、図９には、図６に示す回路における軽負荷時（Ｐｏ＝２５Ｗ時）の動作が示されているが、この場合も軽負荷時に対応してスイッチング周波数が高く制御されている状態では、図示するスイッチング素子Ｑ2の両端電圧Ｖ1に対して、二次側巻線電圧Ｖ2はほぼ同じタイミングで得られるようになり、これに応じて、二次側の充電電流Ｉｃ（整流電流Ｉ3、Ｉ4）としても、図のように休止期間が無く平滑コンデンサＣｏに連続して充電されるようにして流れる。つまり、図６に示した電源回路としても、軽負荷時には連続モードとなることが理解できる。

このようにして図６に示したスイッチング電源回路としても、絶縁コンバータトランスＰＩＴを疎結合とし、二次巻線の１ターンあたりの誘起電圧レベルを低下させて磁束密度を所要以下にまで低下させたことによって、重負荷時においても連続モードとすることが可能とされる。
これによって、従来のように不連続モードとされたことで生じていた逆方向電流を低減して無効電力の低減を図ることができる。さらに、上記もしたように図６の回路の場合では、各整流電流経路に対してインダクタＬd1、Ｌd2を挿入するようにしたことにより、整流電流に逆方向電流が発生してしまうことが防止される。つまり、このようなインダクタＬd1、Ｌd2によってさらなる無効電力の低減が図られているものである。そして、このように無効電力が低減されれば、AC→DC電力変換効率の向上が図られる。
なお、実験によれば、図６の電源回路におけるAC→DC電力変換効率（ηAC→DC）としては、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１５０Ｗ時において、ηAC→DC＝８８％程度となる結果が得られた。
これは、従来例として先の図２４に示した回路のηAC→DC＝８２％程度（交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１００Ｗ時）に対して、約６％向上しているものである。

また、このような図６の回路の電力変換効率の特性は、図２４に示した一次側の構成に対して、二次側に整流電流検出方式の同期整流回路を採用した場合（図２９参照）と同等となる。つまり、先にも述べたように、図２９の整流電流検出方式を採用した場合のAC→DC電力変換効率はηAC→DC＝９０％程度であるのに対し、本例ではηAC→DC＝８８％と、およそ同等のAC→DC電力変換効率が得られるものである。
しかしながら、図６に示す電源回路としても、同期整流回路の構成としては巻線電圧検出方式を採っていることで、回路構成はより簡略なものとすることができる。

続いて、図１０には、図１の回路の構成を基としてより重負荷の条件に対応するとした場合の、他の構成例を示す。
なお、図１０においては、二次側の構成のみについて示し、一次側の構成は先の図６の場合と同等となることからここでの説明は省略する。また図１０において、既に図６にて説明した部分についても同一の符号を付して説明を省略する。

図１０に示される回路としても、絶縁コンバータトランスＰＩＴの二次巻線としては、二次巻線Ｎ２A、Ｎ２B、Ｎ２Cの３つの巻線を巻装するものとしている。但しこの場合は、これら二次巻線Ｎ２にセンタータップは施されず、また、図６の回路における各整流電流経路に挿入されるようにして設けられていたインダクタＬd1、Ｌd2は省略される。
図１０に示す回路の場合、二次巻線Ｎ２A、Ｎ２B、Ｎ２Cの各巻き終わり端部は、ＭＯＳ−ＦＥＴＱ3のドレインと接続される。そして、このＭＯＳ−ＦＥＴＱ3のドレインが、図示するインダクタＬo1を介して平滑コンデンサＣoの正極端子と接続される。
また、二次巻線Ｎ２A、Ｎ２B、Ｎ２Cの各巻き始め端部としても、この場合はＭＯＳ−ＦＥＴＱ4のドレインと接続された上で、ＭＯＳ−ＦＥＴＱ4のドレインがインダクタＬo2を介して平滑コンデンサＣoの正極端子と接続される。
その上で、平滑コンデンサＣｏの負極端子が、ＭＯＳ−ＦＥＴＱ3とＭＯＳ−ＦＥＴＱ4の各ソースの接続点に対して接続され、さらにこの各ソースの接続点と平滑コンデンサＣｏの負極端子の接続点に対して、二次側アースが接続されている。
このような接続形態により、この場合もＭＯＳ−ＦＥＴＱ3とＭＯＳ−ＦＥＴＱ4は、各二次巻線Ｎ2A、Ｎ２B、Ｎ２Cの一方の端部と平滑コンデンサＣｏの負極端子との間と、各二次巻線Ｎ2A、Ｎ２B、Ｎ２Cの他方の端部と平滑コンデンサＣｏの負極端子との間に挿入されるものとなる。

ここで、上記のような二次側の同期整流回路の構成によると、二次側に励起される交番電圧の一方の半周期においては、ＭＯＳ−ＦＥＴＱ3がオンとなるのに応じて、整流電流は、各二次巻線Ｎ２（Ｎ２A、Ｎ２B、Ｎ２C）→インダクタＬo2→平滑コンデンサＣo→ＭＯＳ−ＦＥＴＱ3→各二次巻線Ｎ２の経路により流れる。また、この場合、整流電流は分岐して、ＭＯＳ−ＦＥＴＱ3→インダクタＬo1→平滑コンデンサＣoのループ経路によっても流れる。
また、ＭＯＳ−ＦＥＴＱ3がオフとなって、ＭＯＳ−ＦＥＴＱ4がオンとなる他方の半周期において、整流電流は、各二次巻線Ｎ２→インダクタＬo1→平滑コンデンサＣo→ＭＯＳ−ＦＥＴＱ4→各二次巻線Ｎ２の経路により流れる。そしてこの場合も、整流電流は分岐して、ＭＯＳ−ＦＥＴＱ4→インダクタＬo2→平滑コンデンサＣoのループ経路によっても流れるものとなる。

このようにして、図１０に示す回路の二次側の整流回路としては、二次巻線Ｎ２A、Ｎ２B、Ｎ２Cの交番電圧が一方の極性となる期間においては、ＭＯＳ−ＦＥＴＱ3がオン駆動されて整流を行って平滑コンデンサＣｏに充電し、二次巻線Ｎ２A、Ｎ２B、Ｎ２Cの交番電圧が他方の極性となる期間においては、ＭＯＳ−ＦＥＴＱ4がオン駆動されて整流を行って平滑コンデンサＣｏに充電する動作が得られていることが分かる。つまり、同期整流回路として、この場合も両波整流動作が得られていることが分かる。
また、上記した整流電流経路からも分かるように、二次側の整流電流は、二次巻線Ｎ２A、Ｎ２B、Ｎ２Cに励起される交番電圧が正極性／負極性となる期間の各々において、インダクタＬo1を含むループ経路と、インダクタＬo2を含むループ経路とに分岐して流れ、さらに、一方の経路においては、二次巻線Ｎ２A、Ｎ２B、Ｎ２Cに分岐して流れるようになっている。従って、二次巻線Ｎ２A、Ｎ２B、Ｎ２Cに流れる整流電流（二次巻線電流）の量は、平滑コンデンサＣｏに充電電流として流れる整流電流量に対して所定割合分にまで低減されているものとなっている。つまり、図１０に示す二次側の構成によっては、いわゆる倍電流整流回路としての動作が得られているものである。

また、この図１０に示す回路においては、上記したように二次側整流電流経路に対して、インダクタＬo1、インダクタＬo2を挿入するようにしている。
図１０の回路に設けられるこれらインダクタＬo1、インダクタＬo2としても、先の図６の場合に挿入されたインダクタＬｄと同様、１．０μＨ以下の低インダクタンスが設定される。このようなインダクタＬo1、インダクタＬo2が設けられることにより、この場合も図６の回路におけるインダクタＬd１、Ｌd2と同等の作用により、整流電流の逆方向電流を抑制する効果が得られる。
さらに、この場合は、これらインダクタＬo1、Ｌo2を、それぞれ平滑コンデンサＣｏの正極端子に対して接続するようにしたことから、二次側直流出力電圧Ｅｏに生じるとされる高周波成分（リップル）を抑制することが可能となる。つまり、これらインダクタＬo1、Ｌo2の有するインピーダンス成分（交流抵抗成分）によって、二次側直流出力電圧Ｅｏに重畳する高周波成分を低減させることができるものである。

このような図１０の回路としても、絶縁コンバータトランスＰＩＴを疎結合とし、二次巻線の１ターンあたりの誘起電圧レベルを低下させて磁束密度を所要以下にまで低下させていることによって、重負荷時においても連続モードとすることが可能とされる。
そして、この場合としても、上記のようにして整流電流経路に対してインダクタＬo1、Ｌo2を挿入したことにより、整流電流の逆方向電流を防止して、さらなる無効電力の低減を図ることが可能とされる。

ところで、これまでに説明してきた図６、図１０の電源回路においては、絶縁コンバータトランスＰＩＴの二次側において、それぞれ並列に接続した複数の二次巻線Ｎ２を巻装するようにしている。
このように複数の二次巻線を並列に接続して巻装することによっては、先の図１に示した回路のように二次巻線Ｎ２を１つのみ巻装するとした場合よりも、二次巻線Ｎ２の無効電力を低減できるメリットがある。つまり、図１の回路と図６の回路との比較において、二次巻線Ｎ２全体として同等の巻数を得るとした場合には、１つの二次巻線Ｎ２により巻装する場合よりも、二次巻線Ｎ２を並列に複数巻装した場合の方が各二次巻線Ｎ２での直流抵抗値を低下させることができる分、二次巻線Ｎ２全体での無効電力を低減できるものである。

ここで、このような二次巻線Ｎ２の無効電力の低減を図るにあたり、例えば図６に示した電源回路においては、先の図７（ｂ）にも示したようにこれら複数の二次巻線Ｎ２を、絶縁コンバータトランスＰＩＴのボビンＢの巻装部の同軸に対し、巻線部Ｎ２A1→Ｎ２A2→Ｎ２B1→Ｎ２B2→Ｎ２C1→Ｎ２C2の順により、それぞれを同ターン数（３Ｔ）によりガラ巻きで施すようにされている。
また、図示による説明は省略したが、図１０に示した回路における二次巻線としても、ボビンＢの巻装部の同軸に対し、二次巻線Ｎ２A→Ｎ２B→Ｎ２Cの順でそれぞれを同ターン数（この場合は６Ｔ）によりガラ巻きで施すようにされる。

しかしながら、このようにして二次巻線Ｎ２の各巻線部を、ボビンＢの巻装部の同軸に対して同ターン数ずつ巻装していくことによっては、外側に巻装される巻線部ほど、内側に巻装される巻線部よりもその長さが長くなるようにされる。
つまり、二次巻線全体において、例えば図６の回路の場合では、二次巻線Ｎ２Aの巻き始め端部を含む巻線部Ｎ２A1はその長さが最も短くなるようにされ、以下に続く巻線部Ｎ２A2→Ｎ２B1→Ｎ２B2→Ｎ２C1→Ｎ２C2の順に従って、その長さがより多く必要とされるものである。

このようにして、外側に巻装される巻線ほどその長さが必要となることから、二次巻線においては、外側に巻装される巻線ほどその直流抵抗値が増大するものとなる。
実験によれば、図６の回路における各巻線部の直流抵抗値としては、巻線部Ｎ２A1＝４．８ｍΩ、巻線部Ｎ２A2＝５．３ｍΩ、巻線部Ｎ２B1＝５．８ｍΩ、巻線部Ｎ２B2＝６．３ｍΩ、巻線部Ｎ２C1＝６．８ｍΩ、巻線部Ｎ２C2＝７．３ｍΩであった。
そして、二次巻線Ｎ２において、それぞれ並列の関係にある巻線部Ｎ２A1、Ｎ２B1、Ｎ２C1の組の合成直流抵抗値をＲｏ1とし、同じく並列関係にある巻線部Ｎ２A2、Ｎ２B2、Ｎ２C2の組による合成直流抵抗値をＲｏ2とすると、
合成直流抵抗値Ｒｏ1は、１／Ｒｏ1＝１／４．８＋１／５．８＋１／６．８により、およそ１．９ｍΩ程度となる。
また、合成直流抵抗値Ｒｏ2としては、１／Ｒｏ2＝１／５．３＋１／６．３＋１／７．３により、およそ２．１ｍΩ程度となる。
このような直流抵抗が生じていることで、絶縁コンバータトランスＰＩＴの二次巻線においては相応の電力損失が生じることになる。
例えばこの際の二次巻線における電力損失としては、先の図６の回路の低電圧、大電流の条件として二次巻線に３０Ａの整流電流が流される場合、
３０２×（１．９＋２．１）×１０−３／２
により、１．８Ｗ程度の損失が生じることとなる。

また、これに加え、図６、図１０に示した構成によるスイッチング電源回路において、絶縁コンバータトランスＰＩＴの二次巻線には、一次側のスイッチング出力に応じた比較的高周波の整流電流が流れることになる。
このように二次巻線に高周波の電流が流されることによっては、二次巻線の線材として用いられるリッツ線において、渦電流損が生じることがわかっている。さらに、このような渦電流損に伴って、各巻線部の発熱が増加することになる。

このような渦電流損を抑制するための手法の１つとしては、リッツ線を形成する素線１本あたりの線径を細くすることが知られている。つまり、リッツ線の各素線の線径を細くし、その分束数を増加させて対応するものである。

但し、このようにリッツ線として素線が細くその束数が多いものを使用することによっては、以下のようなことが問題となる。
先ず、二次巻線の各巻線部の、絶縁コンバータトランスＰＩＴへの実際の巻装としては、巻線部としてのリッツ線内部の素線の各々の被膜を剥がす等して内部の銅線を表出させた上で、これら銅線を束ねたものを例えば絶縁コンバータトランスＰＩＴの対応するピン端子に巻き付けて半田付けするようにされるのが一般的とされている。先の図６、１０の回路としても、このような手法により、各巻線部の絶縁コンバータトランスＰＩＴへの取り付けを行うものとされる。
しかしながら、このように素線を束ねた上でピン端子に巻き付けるといった場合において、上述のようにして素線を細くしてその束数を増加させてしまうと、ピン端子へのリッツ線の巻き付けもその分困難となってしまうものである。

例えば、先にも説明したように図６、図１０の回路では、リッツ線として素線１０ａの線径Ｘ＝０．１ｍφ／１００束の仕様のものを用いるようにされていたが、これは、上記のような絶縁コンバータトランスＰＩＴの製造上の問題を考慮してのものでもある。つまりこの場合、絶縁コンバータトランスＰＩＴの製造にあたっては、上記のような素線の線径Ｘ＝０．１ｍφ／１００束が、作業効率や経済性を考慮した上での限界とされ、これ以上線径の細い素線によるリッツ線を用いることは現実的に不可能に近いものとされていた。
そしてこのようなことから、図６、図１０に示した回路としては、素線１０ａの線径を細くして渦電流損の低減を図るといったことが著しく困難とされていたものである。

そこで、本発明としては、第２の実施の形態として、これら図６、図１０に示した接続形態による回路を基本構成とした上で、絶縁コンバータトランスＰＩＴの二次巻線（各巻線部）を以下に説明するようにして構成する。
なお、以下の図１１〜図１４においては、先の図６に示した二次巻線をセンタータップする構成を基とした場合における、絶縁コンバータトランスＰＩＴの二次巻線の構成について示す。

先ず、第１の実施の形態としても、絶縁コンバータトランスＰＩＴの二次巻線の線材としては、図１１に示すようなリッツ線を用いるものとしている。
この場合のリッツ線１０としては、線径Ｘ＝０．０６ｍφの素線１０ａを２５０束撚り合わせたものを用いる。このような本実施の形態が用いるリッツ線１０としては、例えば線径ｄ＝０．９５ｍφ、断面積ｓ＝０．７０６５ｍｍ２相当の仕様のものとされる。

そして、次の図１２に示すようにして、このようなリッツ線１０の４本を２組用意し、一方の組の４本を図示するように長さＹ1で統一し、他方の４本の組を、この長さＹ1よりも長いＹ2の長さで統一する。例えば、この場合の長さＹ1、Ｙ2としては、ボビンサイズに対応させてＹ1＝２０cm、Ｙ2＝２２cmを設定する。
その上で、長さＹ1により統一された４本のリッツ線１０を、図示するように平行に並べて整列させた状態で、その両端に対してそれぞれ予備半田１１を行う。これによって、長さＹ１による４本のリッツ線１０を整列させた、第１リッツ線帯１２を形成する。
また、他方の長さＹ2により統一された４本のリッツ線１０としても、同様に平行に整列させた状態でその両端に対してそれぞれ予備半田１１を行う。これにより、長さＹ2のリッツ線１０を４本整列させた第２リッツ線帯１３を形成する。
なお、この場合の予備半田１１としては、例えば半田ディップ層に対してリッツ線帯の各端部を所要時間にわたって浸漬させるようにして施せばよい。

このようにして形成された、長さＹ1による第１リッツ線帯１２は、先の図６に示した絶縁コンバータトランスの二次巻線における、各巻き始め端部から各センタータップまでの巻線部（巻線部Ｎ２A1、Ｎ２B1、Ｎ２C1）に相当する二次巻線Ｎ21の線材として用いる。
また、一方の長さＹ2による第２リッツ線帯１３としては、同じく図６に示した絶縁コンバータトランスＰＩＴの二次巻線における、各センタータップから各巻き終わり端部までの巻線部（巻線部Ｎ２A2、Ｎ２B2、Ｎ２C2）に相当する二次巻線Ｎ22の線材として用いるものとする。

なお、この場合において、上記第１リッツ線帯１２（二次巻線Ｎ21）、第２リッツ線帯１３（二次巻線Ｎ22）として、それぞれリッツ線１０を４本整列させているのは、例えば図６に示した回路と同等の動作を得るにあたり、二次巻線の全体の総断面積（導体部分）を同等とするためのである。
つまり、これまでの説明からもわかるように、この場合のリッツ線１０としては、図６の場合よりも断面積ｓが小さいものとされるから、その分用いる本数は多くなるものである。

図１２に示したようにして、二次巻線Ｎ21としての第１リッツ線帯１２、二次巻線Ｎ22としての第２リッツ線帯１３を形成した上で、第２の実施の形態では、これら第１リッツ線帯１２、第２リッツ線帯１３を、次に説明するようにして絶縁コンバータトランスＰＩＴに対して巻装する。
先ず、図１３に示すようにして、これら第１リッツ線帯１２、第２リッツ線帯１３における、それぞれ予備半田１１が施された各両端部に対し、各々リード線１４を半田付けする。
そして、このように各端部に対してそれぞれリード線１４を半田付けした第１リッツ線帯１２、第２リッツ線帯１３のうち、先ずは第１リッツ線帯１２から、絶縁コンバータトランスＰＩＴにおけるボビンＢの二次側巻装部に対して所定のターン数を巻装する。その上で、第２リッツ線帯１３を、このように巻装した第１リッツ線帯１２の外側に所定のターン数巻装する。

図１４の断面図は、このような第２の実施の形態の場合における、絶縁コンバータトランスＰＩＴへの各巻線の巻装状態を示したものである。
この場合、上記第１リッツ線帯１２は、図示するようにボビンＢの巻装部にて、４本のリッツ線１０の整列が維持された状態で巻装されるものとなる。同様に上記第２リッツ線帯１３としても、図のようにボビンＢの巻装部にて４本のリッツ線１０の整列が維持された状態で巻装される。
そしてこの場合は、図示しているように上記第１リッツ線帯１２（二次巻線Ｎ21）として、３ターンを施すものとしている。同様に、上記第２リッツ線帯１３（二次巻線Ｎ22）としても３ターンを施すようにされる。

なお、ここでの図示による説明は省略するが、この場合において、上記のようにしてボビンＢに対して巻装される第１リッツ線帯１２は、図１３に示したようにその両端部に半田付けされたリード線１４、１４を、それぞれ絶縁コンバータトランスＰＩＴにおける所定のピン端子に対して巻き付けた上で、半田付けされる。また、第２リッツ線帯１３としても、同様にその両端部に半田付けされたリード線１４、１４を、各々所定のピン端子に対して巻き付けた上で半田付けする。

このような第２の実施の形態によれば、例えば図６に示した各巻線部が、平行に並べられた状態で巻装されたのと同等の状態が得られる。すなわち、第１リッツ線帯１２が巻装されることで、巻線部Ｎ２A1、Ｎ２B1、Ｎ２C1が平行に並べられたのと同等の状態が得られる。さらに、第２リッツ線帯１３が巻装されることで、巻線部Ｎ２A2、Ｎ２B2、Ｎ２C2が平行に並べられたのと同等の状態が得られる。

このことから、第１リッツ線帯１２、第２リッツ線帯１３として二次巻線を巻装した第２の実施の形態では、先に説明したように各々並列関係にある各巻線部の間で、直流抵抗値に差が生じてしまうといったことを防止できる。
そして、このように各巻線部間の直流抵抗値の差をなくして、それぞれのリッツ線１０で生じる直流抵抗を同等の値とすることができれば、各巻線（二次巻線Ｎ21、二次巻線Ｎ22）での合成直流抵抗値を、先の図６の場合（二次巻線Ｎ２A、Ｎ２B）よりも低減することができるようになる。

さらにこの場合、先の図１４にも示したように、本例では二次巻線としてのリッツ線１０の複数を、ボビンＢに対して整列させた状態で巻装するようにしたことから、図６の回路の場合（図７（ｂ）参照）のようにリッツ線１０（巻線）をガラ巻きにより施す場合よりも、巻回されるリッツ線１０の間に隙間を生じさせないようにすることができる。つまり、この場合は、図６の回路の場合よりも巻線間の隙間がより詰められるようにして巻装された状態とすることができるから、巻回されるリッツ線１０の長さとしても短くすることができるものである。
このようにリッツ線１０（巻線）の長さが短くされていることによっても、図６の回路の場合よりも二次巻線の合成直流抵抗値の低減が図られるものである。

実験によれば、第２の実施の形態の場合の二次巻線における直流抵抗値として、第１リッツ線帯１２による二次巻線Ｎ21の合成直流抵抗値は、Ｒｏ21＝１．３ｍΩとなり、第２リッツ線帯１３による二次巻線Ｎ22の合成直流抵抗値は、Ｒｏ22＝１．４ｍΩとなる結果が得られた。つまり、先の図６の回路の場合の合成直流抵抗値Ｒｏ1＝１．９ｍΩ、Ｒｏ2＝２．１ｍΩよりも低減される結果が得られたものである。
そして、このように二次巻線の合成直流抵抗値が低減されることにより、先の図６の回路と同様に３０Ａの整流電流が流されるとした場合における、第２の実施の形態のスイッチング電源回路の二次巻線に生じる電力損失としては、
３０２×（１．３＋１．４）×１０−３／２
により、１．２Ｗとすることができる。
これは、図６の回路の場合の損失電力１．８Ｗよりも大幅に低減されているものである。

また、上記もしたように、第２の実施の形態の場合は、第１リッツ線帯１２、第２リッツ線帯１３として、その両端に予備半田１１を施した上で、ここにリード線１４を半田付けするようにしている。そして、このように半田付けした各リード線１４を、絶縁コンバータトランスＰＩＴのピン端子に対して巻き付けた上で半田付けするようにしたものである。
つまり、このようにすることで、先の図６、図１０の回路の場合のように、リッツ線１０内の複数の素線１０ａを束ねてピン端子に巻き付ける工程を不要とすることができたものである。

このように、素線１０ａを束ねてピン端子に巻き付ける工程が不要となれば、リッツ線１０として、素線１０ａの束数、及び素線１０ａの線径Ｘを制限する必要がなくなる
そして、これによって第２の実施の形態では、上記もしたようにリッツ線１０として、先の図６、図１０の回路の場合の素線径＝０．１ｍφよりも細い、０．０６ｍφの素線径によるリッツ線１０を選定することができたものである。
このようにリッツ線１０の素線１０ａの線径を細くできることで、高周波の整流電流が流れることによる渦電流損を低減させることができ、同時にこの渦電流損による二次巻線の発熱も抑制することができる。

このようにして第２の実施の形態の電源回路としては、二次巻線を整列させた状態で巻装したことにより絶縁コンバータトランスＰＩＴの二次巻線における電力損失（銅損）が減少し、さらにリッツ線１０の素線１０ａの線径を細くして渦電流損が低減されることにより、図６の回路よりも電力変換効率の向上を図ることができる。
例えば、先にも示したように図６の回路の場合のAC→DC電力変換効率は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１５０Ｗの条件下においてηAC→DC＝８８％程度であった。これに対し、同条件下における、本実施の形態の電源回路によるAC→DC電力変換効率は、ηAC→DC＝８９．６％程度となり、図６の回路よりも約１．６％向上する実験結果が得られた。
また、この場合における交流入力電力としては、図６の回路と比較して３．０Ｗ低減する結果が得られた。

また、さらにこの場合は、リッツ線１０を整列させた状態により巻装したことで、絶縁コンバータトランスＰＩＴに巻装する二次巻線を、図６の場合では３組に分けていたものを２組の巻線により巻装したものとすることができる。
ここで、上記説明による第２の実施の形態のスイッチング電源回路の二次側の構成を、図１５の回路図に示すが、この図１５に示されるように第２の実施の形態によれば、先の図６の場合では巻線部Ｎ２A1、Ｎ２B1、Ｎ２C1の３つ巻線部に分けて巻装していたものを、二次巻線Ｎ21としての１つの巻線により巻装することができる。同様に、巻線部Ｎ２A2、Ｎ２B2、Ｎ２C2の３つ巻線部に分けて巻装していたものを、二次巻線Ｎ22としての１つの巻線により巻装することができる。

このようにして、絶縁コンバータトランスＰＩＴの二次巻線を２つとすることができることで、この場合の絶縁コンバータトランスＰＩＴのピン端子数としては、図６の場合は９個とされていたものを、４つに減らすことが可能となる。
そして、このようにピン端子数を減らすことが可能となることで、絶縁コンバータトランスＰＩＴの基板への実装面積を削減することができる。
また、上記のように二次巻線の数が減少することによっては、各巻線の接続のために線材を巻き付ける箇所も減ることになるから、その分絶縁コンバータトランスＰＩＴの製造が容易になるというメリットもある。

なお、ここでは第２の実施の形態のスイッチング電源回路として、主に図６に示した電源回路を基とした場合の構成について説明したが、図１０に示した回路を基本構成とする場合も、二次巻線を先の図１２〜図１４にて説明した構成と同様とすることで、同様の効果を得ることができる。
すなわち、この場合は図１０に示した二次巻線Ｎ２A、Ｎ２B、Ｎ２Cを整列させた１本の巻線としての、先の図１２に示したようなリッツ線帯を１つ形成する。そして、この１つのリッツ線帯を絶縁コンバータトランスＰＩＴのボビンＢに対して、この場合は６Ｔターン施すようにするものである。

これによって、図１０に示した回路を基とした場合の、第２の実施の形態のスイッチング電源回路としては、次の図１６の回路図に示されるように、絶縁コンバータトランスＰＩＴの二次巻線Ｎ２が１つのみで構成されるものとなる。
そして、この場合も、並列関係にあった各巻線間の直流抵抗の値を同等とすることができるので、これに伴って二次巻線Ｎ２全体の合成直流抵抗値を、図１０の場合よりも低減することができるようになる。

また、この場合としても、二次巻線Ｎ２としてのリッツ線帯を予備半田し、そこに絶縁コンバータトランスＰＩＴのピン端子へのリード線１４を半田付けするようにすれば、素線径Ｘがより細いリッツ線１０を使用することが可能となって、渦電流損を低減することが可能となる。
さらに、この場合は、二次巻線Ｎ２を１つとすることができることで、図１６の回路図にも示されるように絶縁コンバータトランスＰＩＴのピン端子を２つとすることができ、図１０の回路の場合よりも絶縁コンバータトランスＰＩＴの基板への実装スペースを削減することができる。

続いては、次の図１７〜図１９を参照して、本発明の第３の実施の形態について説明する。
第３の実施の形態としても、先の図６、図１０に示した電源回路の構成を基とした上で、絶縁コンバータトランスＰＩＴにおける二次巻線の構成のみを変更するようにしたものである。なお、この場合においても、図１７〜図１９においては、先の図６に示した二次巻線をセンタータップする構成を基とした場合についての、絶縁コンバータトランスＰＩＴの二次巻線の構成について示す。

先ず、第３の実施の形態としても、二次巻線の線材としては先の図１１に示したようなリッツ線１０を用いるものとしている。但し、第３の実施の形態で用いるリッツ線１０としては、素線径Ｘ＝０．１０ｍφ×２００束であって、断面積ｓ＝１．５７０mm２相当のものを選定している。

そして、この場合は、上記のようなリッツ線１０の３本を、それぞれ交互に編み込んで形成した平編線を用意する。
第３の実施の形態では、次の図１７に示すように、このように３本のリッツ線１０を交互に編み込んだ平編線として、それぞれ長さが異なるようにされた２本を用意する。
ここでは、図のように長さＹ１とした平編線を第１平編線１５とし、この長さＹ１よりも長い長さＹ２とした平編線を第２平編線１６とする。そして、このように形成した第１平編線１５、第２平編線１６の両端に対しては、この場合もそれぞれ予備半田１１を施すようにしている。

この図１７にも示されるように、第３の実施の形態においても、長さが短くなるようにされた第１平編線１５の方を、先の図６に示した絶縁コンバータトランスの二次巻線における、各巻き始め端部から各センタータップまでの巻線部（巻線部Ｎ２A1、Ｎ２B1、Ｎ２C1）に相当する二次巻線Ｎ21の線材として用いる。
また、長さが長くなるようにされた第２平編線１６の方を、各センタータップから各巻き終わり端部までの巻線部（巻線部Ｎ２A2、Ｎ２B2、Ｎ２C2）に相当する二次巻線Ｎ22の線材として用いるものとする。
なお、この場合、上記第１平編線１５の長さＹ１、第２平編線１６の長さＹ２は、それぞれＹ１＝２５cm、Ｙ２＝３０cmに設定している。
また、この場合としても、図６に示した回路と同等の動作を得るために、二次巻線の全体の総断面積（導体部分）を図６の場合と同等とするように第１平編線１５、第２平編線１６が設定されている。

さらに、第３の実施の形態としても、次の図１８に示すようにして、上記第１平編線１５、第２平編線１６の予備半田された両端部に対しては、それぞれ絶縁コンバータトランスＰＩＴへのリード線１４を半田付けするようにされる。
そして、このように各端部に対してそれぞれリード線１４が半田付けされた、先ずは第１平編線１５から、絶縁コンバータトランスＰＩＴにおけるボビンＢの二次側巻装部に対して所定のターン数を巻装する。その上で、第２平編線１６を、このように巻装した第１平編線１５の外側に所定のターン数巻装する。

この場合における、絶縁コンバータトランスＰＩＴへの各巻線の巻装状態を、次の図１９の断面図により示すが、第１平編線１５は、図示するようにボビンＢの巻装部に対して３ターンが施される。そして、このように巻装された第１平編線１５に続けて、外側に第２平編線１６が同様に３ターン施される。
なお、図示による説明は省略しているが、この場合も、上記のようにしてボビンＢに対して巻装される第１平編線１５は、両端部に半田付けされたリード線１４、１４を、それぞれ絶縁コンバータトランスＰＩＴにおける所定のピン端子に対して巻き付けた上で、半田付けされる。また、第２平編線１６としても、同様にその両端部に半田付けされたリード線１４、１４を、各々所定のピン端子に対して巻き付けた上で半田付けする。
これによって、絶縁コンバータトランスＰＩＴの二次巻線としては、巻き始め側に第１平編線１５としての二次巻線Ｎ21が巻装され、巻き終わり側に第２平編線１６としての二次巻線Ｎ22が巻装された状態が得られる。

このような第３の実施の形態の構成によっても、図６に示した各巻線部が、平行に並べられた状態で巻装されたのと同等の状態が得られるようになるから、各巻線部の間で直流抵抗値に差が生じてしまうといったことを防止できる。つまりこの場合も、各巻線（二次巻線Ｎ21、二次巻線Ｎ22）での合成直流抵抗値を、先の図６の場合（二次巻線Ｎ２A、Ｎ２B）よりも低減することができるものである。

実験によれば、第３の実施の形態の場合の二次巻線における直流抵抗値として、第１平編線１５による二次巻線Ｎ21の合成直流抵抗値は、Ｒｏ21＝０．９ｍΩとなり、第２平編線１６による二次巻線Ｎ22の合成直流抵抗値は、Ｒｏ22＝１．１ｍΩとなる結果が得られた。つまりこの場合も、図６の回路の場合の合成直流抵抗値Ｒｏ1＝１．９ｍΩ、Ｒｏ2＝２．１ｍΩよりも低減される結果が得られたものである。
そして、図６の回路と同様に３０Ａの整流電流が流されるとした場合における、この場合のスイッチング電源回路の二次巻線に生じる電力損失としては、
３０２×（０．９＋１．１）×１０−３／２
により、０．９Ｗとすることができる。

また、第３の実施の形態の場合では、二次巻線の線材として、先の図１７において説明したように複数のリッツ線１０を交互に編み込んだ第１平編線１５、第２平編線１６を用いるものとしている。このようにして、複数のリッツ線１０が交互に編み込まれていることにより、第３の実施の形態では、各リッツ線１０における渦電流損が低減されるようになる。
つまり、このように二次巻線の線材として平編線を用いるようにした第３の実施の形態においても、高周波の整流電流が二次巻線に流れることによって生じるとされる渦電流損を低減させることができ、この渦電流損による二次巻線の発熱も抑制することができるものである。

なお、実験によれば、このような第３の実施の形態の電源回路におけるAC→DC電力変換効率は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１５０Ｗの条件下においてηAC→DC＝９１．０％となる結果が得られた。従って、この場合は、同条件下における図６の回路の場合のηAC→DC＝８８％^程度と比較して約３．０％の向上が図られているものである。
また、この場合における交流入力電力としては、先の図６の回路と比較して５．６Ｗ低減する結果が得られた。

また、この場合においても、先の第２の実施の形態の場合と同様にリッツ線１０を整列させたに等しい状態により巻装できるから、絶縁コンバータトランスＰＩＴに巻装する二次巻線を２つの巻線により巻装したものとすることができる。すなわち、この場合もスイッチング電源回路の構成としては、先の図１５に示したものとすることができ、絶縁コンバータトランスＰＩＴのピン端子数としても、先の第２の実施の形態と同様の４つに減らすことが可能となる。
このようにピン端子数を減らすことが可能となることで、先にも説明したように絶縁コンバータトランスＰＩＴの基板への実装面積を削減することができる。また、これと共に、絶縁コンバータトランスＰＩＴの製造が容易となる。

なお、ここでも第３の実施の形態のスイッチング電源回路として、主に図６に示した構成を基とした場合の構成について説明したが、図１０に示した回路を基とする場合も、二次巻線を先の図１７〜図１９にて説明した構成と同様とすることで、同様の効果を得ることができる。そして、その場合の二次側の回路構成としても、先の図１６に示したものとなる。

さらに、図２０〜図２３を参照して、本発明における第４の実施の形態について説明する。
第４の実施の形態としても、先の図６、図１０の回路をに基とした上で、絶縁コンバータトランスＰＩＴにおける二次巻線の構成のみを変更するようにしたものである。
この場合においても、図２０〜図２３においては、図６の二次巻線をセンタータップする構成を基とした場合についての絶縁コンバータトランスＰＩＴの二次巻線の構成について示す。

第４の実施の形態としては、絶縁コンバータトランスＰＩＴの二次巻線の線材として、先の第２、第３の実施の形態の場合とは異なり、次の図２０に示すような銅箔フィルム１７を用いるようにしたものである。
この銅箔フィルム１７としては、図２０に示されるように銅箔板１７ａを絶縁被膜１７ｂにより被覆した、板状の銅線を用いるものとしている。
なお、上記絶縁被膜１７ｂとしては、例えばポリウレタン被膜やポリエステルテープとされればよい。また、この場合の銅箔フィルム１７においては、内部の銅箔板１７ａの図示する厚さＴｔ、幅Ｗとして、Ｔｔ＝０．０７５mm、Ｗ＝２０mmに設定している。従ってこの場合、銅箔フィルム１７の断面積ｓ（導体部分）は、ｓ＝１．５０mm２とされる。

第４の実施の形態では、このような銅箔フィルム１７として、次の図２１に示すようにそれぞれ長さが異なるようにされた８枚を用意する。この場合、これら８枚のうち１枚を、先ずは図のように長さＹａとし、この長さＹａに対して例えば＋１ｍｍ、＋２ｍｍ、＋３mmとする等、ボビンＢに巻装された際外側に位置するようにされる銅箔フィルム１７となるに従って長くなるようにした計４枚の銅箔フィルム１７を用意する。
さらに、この場合は、図示するようにＹａ＋３mmよりも長い、長さＹｂとした銅箔フィルム１７と、さらに例えばＹｂ＋１ｍｍ、Ｙｂ＋２ｍｍ、Ｙｂ＋３ｍｍとした銅箔フィルム１７の４枚を用意する。
そして、これら計８枚の銅箔フィルム１７の各両端部に対し、図のように予備半田１１を施すようにする。
なお、この場合の上記長さＹａ、ＹｂはそれぞれＹａ＝２５cm、Ｙｂ＝３０cmに設定している。

このような銅箔フィルム１７を用意した上で、次の図２２に示されるように、銅箔フィルム１７の各４枚ずつを積層し、それぞれ第１層帯１８、第２層帯１９を形成する。
この場合、上記第１層帯１８としては、図２１に示した長さＹａ、Ｙａ＋１ｍｍ、Ｙａ＋２ｍｍ、Ｙａ＋３mmとなる４枚の銅箔フィルム１７を、同順で積層することによって形成する。また、第２層帯１９としては、Ｙｂ、Ｙｂ＋１ｍｍ、Ｙｂ＋２ｍｍ、Ｙｂ＋３mmとなる４枚の銅箔フィルム１７を同順で積層することによって形成する。
そして、この場合としても、長さが短くなるようにされた第１層帯１８を、図６に示した二次巻線の各巻き始め端部から各センタータップまでの巻線部（巻線部Ｎ２A1、Ｎ２B1、Ｎ２C1）に相当する二次巻線Ｎ21の線材として用いる。
また、長さが長くなるようにされた第２層帯１９を、各センタータップから各巻き終わり端部までの巻線部（巻線部Ｎ２A2、Ｎ２B2、Ｎ２C2）に相当する二次巻線Ｎ22の線材として用いる。
なお、この場合もこれら第１層帯１８、第２層帯１９の両端部に対しては、絶縁コンバータトランスＰＩＴのピン端子へのリード線１４を半田付けするようにされる。
また、図６に示した回路と同等の動作を得るために、二次巻線の全体の総断面積（導体部分）を図６の場合と同等とするように第１層帯１８、第２層帯１９の断面積（つまり銅箔板１７ａの断面積）が設定される。

そしてこの場合は、次の図２３の断面図にも示されるように、絶縁コンバータトランスＰＩＴのボビンＢに対して、先ずは上記第１層帯１８を、図のようにその平面が重なるようにして巻装する。さらに、このように巻装される第１層帯１８の外側に対して、同様にその平面が重なるようにして第２層帯１９を巻装する。
この場合も、これら第１層帯１８（二次巻線Ｎ21）、第２層帯１９（二次巻線Ｎ22）としては、共に３ターンを施すものとしている。

このような第４の実施の形態の構成によっても、図６に示した各巻線部が、平行に並べられた状態で巻装されたのと同等の状態が得られるようになるから、各巻線部の間で直流抵抗値に差が生じてしまうといったことを防止できる。つまりこの場合も、各巻線（二次巻線Ｎ21、二次巻線Ｎ22）での合成直流抵抗値を、先の図６の場合（二次巻線Ｎ２A、Ｎ２B）よりも低減することができる。
実験によれば、第４の実施の形態の場合の二次巻線における直流抵抗値として、第１層帯１８による二次巻線Ｎ21の合成直流抵抗値は、Ｒｏ21＝０．７５ｍΩとなり、第２層帯１９による二次巻線Ｎ22の合成直流抵抗値は、Ｒｏ22＝０．９ｍΩとなる結果が得られた。つまりこの場合も図６の回路の場合の合成直流抵抗値Ｒｏ1＝１．９ｍΩ、Ｒｏ2＝２．１ｍΩよりも低減される結果が得られる。
そして、図６の回路と同様に３０Ａの整流電流が流されるとした場合における、この場合のスイッチング電源回路の二次巻線に生じる電力損失としては、
３０２×（０．７５＋０．９）×１０−３／２
により、０．７５Ｗに低減することができる。

また、第４の実施の形態の場合では、二次巻線の線材として銅箔フィルム１７を用いるものとし、さらにこの銅箔フィルム１７内の銅箔板１７ａとして、例えば厚さＴｔ＝０．０７５mmを設定している。これは、図６の場合のリッツ線１０の線径Ｘ＝０．１０ｍφと比較して相当に小さい数値となっている。
このことから、第４の実施の形態において、このような銅箔フィルム１７（銅箔板１７ａ）に生じる渦電流損は、図６の場合よりも大幅に低減されるものとなり、またこれによって渦電流損による二次巻線の発熱も抑制することができる。

実験によれば、第４の実施の形態の電源回路におけるAC→DC電力変換効率は、交流入力電圧ＶAC＝１００Ｖ、負荷電力Ｐｏ＝１５０Ｗの条件下においてηAC→DC＝９１．５％となる結果が得られた。つまり、同条件下における図６の回路の場合のηAC→DC＝８８％程度と比較して約３．５％の向上が図られている。
また、この場合における交流入力電力としては、先の図６の回路と比較して６．５Ｗ低減する結果が得られた。

また、この場合においても、先の第２の実施の形態の場合と同様に、絶縁コンバータトランスＰＩＴに巻装する二次巻線を２つとすることができる。つまり、この場合も、スイッチング電源回路の構成は先の図１５に示したものとすることができ、絶縁コンバータトランスＰＩＴのピン端子数としても、先の第２の実施の形態と同様の４つに減らすことが可能となる。
このようにピン端子数を減らすことが可能となることで絶縁コンバータトランスＰＩＴの基板への実装面積を削減することができ、また、絶縁コンバータトランスＰＩＴの製造が容易となる。

なお、第４の実施の形態のスイッチング電源回路として、図１０に示した回路を基本構成とする場合も、二次巻線を先の図２０〜図２２にて説明した構成と同様とすることで、同様の効果を得ることができる。また、その場合の回路図としても、先の図１６に示したものとなる。

なお、本発明としては、これまでに説明した電源回路の構成に限定されるものではない。
例えば、本発明に基づいた巻線電圧検出方式の同期整流回路の細部の構成については適宜変更されてよい。また、例えば一次側スイッチングコンバータのスイッチング素子としては、ＩＧＢＴ(Insulated Gate Bipolar Transistor)など、他励式に使用可能な素子であれば、ＭＯＳ−ＦＥＴ以外の素子が採用されて構わない。また、先に説明した各部品素子の定数なども、実際の条件等に応じて変更されて構わない。
また、本発明としては、自励式による電流共振形コンバータを備えて構成することも可能とされる。この場合には、スイッチング素子として例えばバイポーラトランジスタを選定することができる。さらには、４石のスイッチング素子をフルブリッジ結合した電流共振形コンバータにも適用できる。

本発明における第１の実施の形態としてのスイッチング電源回路の構成例を示す回路図である。 第１の実施の形態としての絶縁コンバータトランスの構造例を示す図である。 図１に示す電源回路の重負荷時の動作を示す波形図である。 図１に示す電源回路の軽負荷時の動作を示す波形図である。 図１に示す電源回路の負荷変動に対する、スイッチング周波数、一次側直列共振電流レベル、AC→DC電力変換効率の特性を示す図である。 図１に示す電源回路を基として構成することのできる電源回路の構成を例示した回路図である。 図６に示す電源回路における、絶縁コンバータトランスの構造例を示す図である。 図６に示す電源回路の重負荷時の動作を示す波形図である。 図６に示す電源回路の軽負荷時の動作を示す波形図である。 図１に示す電源回路を基として構成することのできる電源回路の他の構成を例示した回路図である。 本発明における第２の実施の形態、及び第３の実施の形態としてのスイッチング電源回路において、絶縁コンバータトランスの二次巻線の線材として用いられるリッツ線の構造例を示す図である。 第２の実施の形態としての電源回路が備える絶縁コンバータトランスの二次巻線の構成例について説明するための図である。 同じく、第１の実施の形態としての電源回路が備える絶縁コンバータトランスの二次巻線の構成例について説明するための図である。 第１の実施の形態としての電源回路が備える絶縁コンバータトランスの二次巻線の巻装状態について説明するための図である。 本発明における第２、第３、第４の実施の形態としてのスイッチング電源回路の構成として、図６の構成に基づいた場合の二次側の構成を示した回路図である。 本発明における第２、第３、第４の実施の形態としてのスイッチング電源回路の構成として、図１０の構成に基づいた場合の二次側の構成を示した回路図である。 第３の実施の形態としての電源回路が備える絶縁コンバータトランスの二次巻線の構成例について説明するための図である。 同じく、第３の実施の形態としての電源回路が備える絶縁コンバータトランスの二次巻線の構成例について説明するための図である。 第３の実施の形態としての電源回路が備える絶縁コンバータトランスの二次巻線の巻装状態について説明するための図である。 第４の実施の形態としてのスイッチング電源回路において、絶縁コンバータトランスの二次巻線の線材として用いられるフィルム状導体の構造例を示す図である。 第４の実施の形態としての電源回路が備える絶縁コンバータトランスの二次巻線の構成例について説明するための図である。 同じく、第４の実施の形態としての電源回路が備える絶縁コンバータトランスの二次巻線の構成例について説明するための図である。 第４の実施の形態としての電源回路が備える絶縁コンバータトランスの二次巻線の巻装状態について説明するための図である。 従来例としての電源回路の構成を示す回路図である。 図２４に示す電源回路の重負荷時の動作を示す波形図である。 図２４に示す電源回路として巻線電圧検出方式の同期整流回路を備えた場合の二次側の構成を示す回路図である。 図２６に示す二次側の構成を採った場合の、重負荷時の動作を示す波形図である。 図２６に示す二次側の構成を採った場合の、軽負荷時の動作を示す波形図である。 整流電流検出方式による同期整流回路の基本構成例を示す回路図である。 図２９に示す同期整流回路の動作を示す波形図である。

符号の説明

１ 制御回路、２ 発振・ドライブ回路、Ｄｉ 整流回路部、ＤA、ＤB 整流ダイオード、Ｃｉ 平滑コンデンサ、Ｑ1，Ｑ2 スイッチング素子、ＤD1，ＤD2 ダンパーダイオード、Ｃ1 一次側直列共振コンデンサ、Ｃｐ 部分電圧共振コンデンサ、ＰＩＴ 絶縁コンバータトランス、Ｎ1 一次巻線、Ｎ2A，Ｎ2B、Ｎ2C、Ｎ21、Ｎ22 二次巻線、Ｎ２A1、Ｎ２A2、Ｎ２B1、Ｎ２B2、Ｎ２C1、Ｎ２C2 巻線部、Ｑ3，Ｑ4 ＭＯＳ−ＦＥＴ、ＤD3，ＤD4 ボディダイオード、Ｒｇ1，Ｒｇ2 ゲート抵抗、Ｒ11，Ｒ12 抵抗、Ｄｇ1、Ｄｇ2 ショットキーダイオード、Ｃｏ （二次側）平滑コンデンサ、Ｌo１、Ｌo2、Ｌd1、Ｌd2 インダクタ、１０、リッツ線、１０ａ 素線、１１ 予備半田、１２ 第１リッツ線帯、１３ 第２リッツ線帯、１４ リード線、１５ 第１平編線、１６ 第２平編線、１７ 銅箔フィルム、１７ａ 銅箔板、１７ｂ 絶縁被膜、１８ 第１層帯、１９ 第２層帯

Claims (9)

1. 入力された直流入力電圧を断続するようにしてスイッチングを行うスイッチング素子を備えて形成されるスイッチング手段と、
   上記スイッチング素子をスイッチング駆動する駆動手段と、
   上記スイッチング手段のスイッチング出力を一次側から二次側に伝送するものであり、少なくとも一次巻線と二次巻線が巻装される絶縁コンバータトランスと、
   少なくとも、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分と、自己のキャパシタンスとによって上記スイッチング手段の動作を共振形とするための一次側共振回路を形成するようにして、一次側の所定の部位に接続される一次側共振コンデンサと、
   上記スイッチング手段を形成するスイッチング素子のうち、少なくとも一方のスイッチング素子に対して並列に接続される部分共振コンデンサのキャパシタンスと、上記絶縁コンバータトランスの一次巻線の漏洩インダクタンス成分によって形成され、上記スイッチング手段を形成するスイッチング素子のターンオフ期間に部分電圧共振動作を行う一次側部分電圧共振回路と、
   上記絶縁コンバータトランスの二次巻線に誘起される交番電圧についての整流動作を行って二次側平滑コンデンサに整流電流を充電することで、上記二次側平滑コンデンサの両端電圧として二次側直流出力電圧を得るようにされた同期整流回路と
   上記二次側直流出力電圧のレベルに応じて、上記スイッチング手段のスイッチング周波数を可変制御することで、上記二次側直流出力電圧についての定電圧制御を行うようにされた定電圧制御手段と、を備え、
   上記同期整流回路は、
   上記二次巻線の一方の端部と、上記二次側平滑コンデンサの負極端子との間に挿入される第１の電界効果トランジスタと、
   上記二次巻線の他方の端部と、上記二次側平滑コンデンサの負極端子との間に挿入される第２の電界効果トランジスタと、
   上記第１の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第１の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第１の駆動回路と、
   上記第２の電界効果トランジスタが整流電流を流すべき半波の期間に対応する二次巻線電圧を抵抗素子により検出して、上記第２の電界効果トランジスタをオンとするためのゲート電圧を出力するようにされた第２の駆動回路と、から成り、
   上記絶縁コンバータトランスの磁束密度は、上記二次側直流電圧に接続される負荷条件の変動にかかわらず、上記整流動作により同期整流回路に流れる二次側整流電流が連続モードとなるようにして、所定以下となるように設定した、
   ことを特徴とするスイッチング電源回路。
2. 上記絶縁コンバータトランスの磁束密度を一定以下とするために、絶縁コンバータトランスに形成するギャップ長を所定以上とすることで、一次側と二次側の結合係数を所定以下に設定している、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
3. 上記絶縁コンバータトランスの磁束密度を一定以下とするために、上記二次巻線における１ターンあたりの誘起電圧レベルが所要以下となるように、上記一次巻線と、上記二次巻線のターン数を設定している、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
4. 上記絶縁コンバータトランスの二次巻線として、所要以下の線径とされた素線を有するリッツ線の複数を整列して帯状としたリッツ線帯を巻装するようにされる、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
5. 上記絶縁コンバータトランスの二次巻線として、所要以下の線径とされた素線を有するリッツ線の複数を平編みした平編線を巻装するようにした、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
6. 上記絶縁コンバータトランスの二次巻線として、絶縁フィルムによって被覆された、所要以下の断面積を有する複数のフィルム状導体の複数を積層して形成される積層フィルム帯を巻装するようにした、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
7. 上記リッツ線帯、上記平編線、上記積層フィルム帯の両端部は、予備半田された上で、それぞれリード線に対して半田付けされる、
   ことを特徴とする請求項４、請求項５、請求項６に記載のスイッチング電源回路。
8. さらに、上記二次巻線の一方の端部と上記第１の電界効果トランジスタとの間と、上記二次巻線の他方の端部と上記第２の電界効果トランジスタとの間のそれぞれに対して、所要のインダクタンスによるインダクタが挿入される、
   ことを特徴とする請求項１に記載のスイッチング電源回路。
9. 上記二次側平滑コンデンサの正極端子に対して直列に、所要のインダクタンスによるインダクタが接続される、
   ことを特徴とする請求項１に記載のスイッチング電源回路。

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