KR20050084773A

KR20050084773A - 자기 메모리 장치

Info

Publication number: KR20050084773A
Application number: KR1020047012564A
Authority: KR
Inventors: 요시히로 가또; 가쯔미 오까야마; 가오루 고바야시; 데쯔야 야마모또; 미노루 이까라시
Original assignee: 소니 가부시끼 가이샤
Priority date: 2002-12-16
Filing date: 2003-12-12
Publication date: 2005-08-29
Also published as: US20050226030A1; EP1575088A1; EP1575088A4; TWI240274B; JP4096302B2; WO2004055888A1; US20080197434A1; JP2004200185A; TW200506934A

Abstract

큰 외부 자계에 대해서도 충분히 MRAM 소자를 자기적으로 실드하고, MRAM 소자가 적용되는 환경으로부터의 자계에 대하여 문제가 없는 동작을 보증할 수 있는 자기 메모리 장치이다. 자화 방향이 고정된 자화 고정층(4, 6)과, 자화 방향의 변화가 가능한 자성층(기억층)(2)이 적층되어 이루어지는 TMR 소자(10)로 이루어지는 자기 랜덤 액세스 메모리(MRAM)(30)가 DRAM 등의 다른 소자(38)와 함께 기체 상에 혼재되어 있고, MRAM 소자(30)가 차지하는 면적 영역에 자기 실드층(33, 34)을 형성하거나, 혹은/및 자기 실드층(33, 34)의 대향 변 사이의 거리(특히 길이 또는 폭)을 15㎜ 이하로 한다.

Description

자기 메모리 장치{MAGNETIC MEMORY DEVICE}

자화 방향이 고정된 자화 고정층과, 자화 방향의 변화가 가능한 자성층이 적층되어 이루어진 메모리 소자로 이루어지는 자기 랜덤 액세스 메모리, 소위 불휘발성 메모리인 MRAM(Magnetic Random Access Memory)으로서 구성된 자기 메모리 장치, 또는 자화 가능한 자성층을 갖는 메모리 소자로 이루어지는 자기 메모리 장치에 관한 것이다.

정보 통신 기기, 특히 휴대 단말기 등의 개인용 소형 기기의 비약적인 보급에 수반하여, 이것을 구성하는 메모리나 로직 등의 소자에는, 고집적화, 고속화, 저전력화 등, 한층 더 고성능화가 요구되고 있다.

특히 불휘발성 메모리는, 유비쿼터스 시대에 필요 불가결한 것으로 생각된다. 전원의 소모나 트러블이 발생한 경우나, 서버와 네트워크가 어떠한 장해에 의해 차단된 경우에도, 불휘발성 메모리는 개인 정보를 포함시킨 중요한 정보를 보호할 수 있다. 또한, 최근의 휴대 기기는 불필요한 회로 블록을 스탠바이 상태로 하여 될 수 있는 한 소비 전력을 억제하도록 설계되어 있지만, 고속의 워크 메모리와 대용량 스토리지 메모리를 겸할 수 있는 불휘발성 메모리를 실현할 수 있으면, 소비 전력과 메모리의 낭비를 없앨 수 있다. 또한, 고속의 대용량 불휘발성 메모리를 실현할 수 있으면, 전원을 넣으면 순간적으로 기동할 수 있는 "인스턴트 온" 기능도 가능해진다.

불휘발성 메모리로서는, 반도체를 이용한 플래시 메모리나, 강유전체를 이용한 FRAM(Ferroelectric Random Access Memory) 등도 예를 들 수 있다.

그러나, 플래시 메모리는 기입 속도가 μ초의 오더로 느리다는 결점이 있다. 한편, FRAM에서는, 재기입 가능 횟수가 10¹²∼10¹⁴로, 완전히 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)으로 치환하기 위해서는 지구력(Endurance)이 작고, 또한 강유전체 캐패시터의 미세 가공이 어렵다고 하는 문제가 지적되고 있다.

이들 결점을 갖지 않고, 고속, 대용량(고집적화), 저소비 전력의 불휘발성 메모리로서 주목받고 있는 것이, 예를 들면 Wang et al., IEEE Trans. Magn. 33 (1997), 4498에 기재되어 있는, MRAM이라고 불리는 자기 메모리로서, 최근 TMR(Tunnel Magnetoresistance) 재료의 특성 향상에 의해, 주목을 모으고 있다.

MRAM은 나노 자성체 특유의 스핀 의존 전도 현상에 기초한 자기 저항 효과를 이용한 반도체 자기 메모리로서, 외부로부터 전력을 공급하지 않고 기억을 유지할 수 있는 불휘발성 메모리이다.

더구나, MRAM은 구조가 단순하기 때문에 고집적화가 용이하며, 또한 자기 모멘트의 회전에 의해 기록을 행하기 때문에 재기입 가능 횟수가 많고, 액세스 시간도 매우 고속인 것이 예상되어, 이미 100㎒에서 동작 가능한 것이 R.Scheuerlein et al., ISSCC Digest of Technical Papers, pp.128-129, Feb.2000에 보고되어 있다. 최근에는, k.Inomata, 제26회 응용 자기 학회 학술 강연 개요집 18aA-1 등의 보고와 같이, 차세대 불휘발성 메모리의 주역으로서의 역할이 기대되고 있다.

이러한 MRAM에 대하여 더 상세히 설명하면, 도 9에 예시한 바와 같이, MRAM의 메모리 셀의 기억 소자가 되는 TMR 소자(10)는, 지지 기판(9) 상에 형성된, 자화가 비교적 용이하게 회전하는 기억층(2)과 자화 고정층(4, 6)을 포함한다.

자화 고정층은 제1 자화 고정층(4)과 제2 자화 고정층(6)의 2개의 자화 고정층을 갖고, 이들 사이에는, 이들 자성층이 반강자성적으로 결합하는 도체층(5)이 배치되어 있다. 기억층(2)과 자화 고정층(4, 6)에는, 니켈, 철 또는 코발트 혹은 이들의 합금으로 이루어지는 강자성체가 이용되고, 또한 도체층(5)의 재료로서는, 루테늄, 구리, 크롬, 금, 은 등이 사용 가능하다. 제2 자화 고정층(6)은 반강자성체층(7)과 접하고 있고, 이들의 층간에 기능하는 교환 상호 작용에 의해서, 제2 자화 고정층(6)은 강한 한 방향의 자기 이방성을 갖게 된다. 반강자성체층(7)의 재료로서는, 철, 니켈, 백금, 이리듐, 로듐 등의 망간 합금, 코발트나 니켈 산화물 등을 사용할 수 있다.

또한, 자성층인 기억층(2)과 제1 자화 고정층(4) 사이에는, 알루미늄, 마그네슘, 실리콘 등의 산화물 또는 질화물 등으로 이루어지는 절연체에 의한 터널 배리어층(3)이 협지되어 있고, 기억층(2)과 자화 고정층(4)의 자기적 결합을 차단함과 함께, 터널 전류를 흘리기 위한 역할을 담당한다. 이들 자성층 및 도체층은 주로 스퍼터링법에 의해 형성되지만, 터널 배리어층(3)은, 스퍼터링으로 형성된 금속막을 산화 혹은 질화시킴으로써 얻을 수 있다. 톱 코트층(1)은 TMR 소자(10)와 이 TMR 소자에 접속되는 배선의 상호 확산 방지, 접촉 저항 저감 및 기억층(2)의 산화 방지라는 역할이 있고, 통상은 Cu, Ta, TiN 등의 재료를 사용할 수 있다. 기초 전극층(8)은 TMR 소자와 직렬로 접속되는 스위칭 소자와의 접속에 이용된다. 기초 전극층(8)은 반강자성체층(7)을 겸해도 된다.

이와 같이 구성된 메모리 셀에서는, 후술하는 바와 같이, 자기 저항 효과에 의한 터널 전류 변화를 검출하여 정보를 판독하지만, 그 효과는 기억층과 자화 고정층의 상대 자화 방향에 의존한다.

도 10은 일반적인 MRAM의 일부를 간략화하여 도시하는 확대 사시도이다. 여기서는, 간략화를 위해 판독 회로 부분은 생략하고 있으며, 예를 들면 9개의 메모리 셀을 포함하여, 서로 교차하는 비트선(11) 및 기입용 워드선(12)을 갖는다. 이들의 교점에는 TMR 소자(10)가 배치되어 있고, TMR 소자(10)로의 기입은 비트선(11) 및 기입용 워드선(12)에 전류를 흘리고, 이들로부터 발생하는 자계의 합성 자계에 의해서, 비트선(11)과 기입용 워드선(12)의 교점에 있는 TMR 소자(10)의 기억층(2)의 자화 방향을 자화 고정층에 대하여 평행 또는 반평행하게 하여 기입을 행한다.

도 11은 메모리 셀의 단면을 모식적으로 도시하고, 예를 들면 p형 실리콘 반도체 기판(13) 내에 형성된 p형 웰 영역(14) 내에 형성된 게이트 절연막(15), 게이트 전극(16), 소스 영역(17), 드레인 영역(18)으로 이루어지는 n형의 판독용 전계 효과형 트랜지스터(19)가 배치되어 있고, 그 상부에 기입용 워드선(12), TMR 소자(10), 비트선(11)이 배치되어 있다. 소스 영역(17)에는 소스 전극(20)을 통하여 감지 라인(21)이 접속되어 있다. 전계 효과형 트랜지스터(19)는 판독을 위한 스위칭 소자로서 기능하고, 워드선(12)과 TMR 소자(10) 사이로부터 인출된 판독용 배선(22)이 드레인 전극(23)을 통하여 드레인 영역(18)에 접속되어 있다. 또, 트랜지스터(19)는 n형 또는 p형 전계 효과형 트랜지스터이어도 되지만, 이러한 트랜지스터 대신에, 다이오드, 바이폴라 트랜지스터, MESFET(Metal Semiconductor Field Effect Transistor) 등, 각종 스위칭 소자도 사용할 수 있다.

도 12는 MRAM의 등가 회로도를 도시하지만, 예를 들면 6개의 메모리 셀을 포함하고, 서로 교차하는 비트선(11) 및 기입용 워드선(12)을 갖고, 이들 기입선의 교점에는, TMR 소자(10)와 함께, TMR 소자(10)에 접속되어 판독 시에 소자 선택을 행하는 전계 효과형 트랜지스터(19) 및 감지 라인(21)을 갖는다. 감지 라인(21)은 감지 증폭기(27)에 접속되어, 기억된 정보를 검출한다. 또, 도 12의 참조 부호 24는 쌍방향 기입용 워드선 전류 구동 회로, 참조 부호 25는 비트선 전류 구동 회로이다.

도 13은 MRAM의 기입 조건을 도시한 아스테로이드 곡선으로, 인가된 자화 용이축 방향 자계 H_EA 및 자화 곤란축 방향 자계 H_HA에 의한 기억층 자화 방향의 반전 임계값을 나타내고 있다. 이 아스테로이드 곡선 외부에, 큰 합성 자계 벡터가 발생하면, 자계 반전이 발생하지만, 아스테로이드 곡선의 내부의 합성 자계 벡터는, 그 전류쌍 안정 상태의 한쪽에서부터 셀을 반전시키지는 않는다. 또한, 전류를 흘리고 있는 워드선 및 비트선의 교점 이외의 셀에서도, 워드선 또는 비트선 단독으로 발생하는 자계가 인가되기 때문에, 이들 크기가 한방향 반전 자계 H_K 이상인 경우에는, 교점 이외의 셀의 자화 방향도 반전하게 되기 때문에, 합성 자계가 도 13의 회색의 영역에 있는 경우에만, 선택된 셀을 선택 기입이 가능해지도록 해둔다.

이와 같이, MRAM에서는 비트선과 워드선의 2개의 기입선을 사용함으로써, 아스테로이드 자화 반전 특성을 이용하여, 지정된 메모리 셀만이 자성 스핀의 반전에 의해 기입하는 것이 일반적이다. 단일 기억 영역에서의 합성 자계는 그것에 인가된 자화 용이축 방향 자계 H_EA와 자화 곤란축 방향 자계 H_HA와의 벡터 합성에 의해 결정된다. 비트선을 흐르는 기입 전류는 셀에 자화 용이축 방향 자계 H_EA를 인가하고, 또한 워드선을 흐르는 전류는 셀에 자화 곤란축 방향의 자계 H_HA를 인가한다.

도 14는 MRAM의 판독 동작을 설명하는 것이다. 여기서는, TMR 소자(10)의 층 구성을 개략 도시하고 있고, 상기한 자화 고정층을 단일층(26)으로서 도시하며, 기억층(2) 및 터널 배리어층(3) 이외는 도시를 생략한다.

즉, 상기한 바와 같이, 정보의 기입은, 매트릭스 형상으로 배선한 비트선(11)과 워드선(12)의 교점의 합성 자계에 의해서 셀의 자성 스핀을 반전시켜, 그 방향을 "1", "0"의 정보로서 기록한다. 또한, 판독은 자기 저항 효과를 응용한 TMR 효과를 이용하여 행하지만, TMR 효과란, 자성 스핀의 방향에 따라 저항값이 변화하는 현상으로, 자성 스핀이 반평행한 저항이 높은 상태와, 자성 스핀이 평행한 저항이 낮은 상태에 의해, 정보 "1", "0"을 검출한다. 이 판독은 워드선(12)과 비트선(11) 사이에 판독 전류(터널 전류)를 흘리고, 상기한 저항의 고저에 따른 출력을 상기한 판독용 전계 효과형 트랜지스터(19)를 통하여 감지 라인(21)에 판독함으로써 행한다.

상기한 바와 같이, MRAM은 고속이며 또한 불휘발성의 대용량 메모리로서 기대되지만, 기억의 유지에 자성체를 이용하고 있기 때문에, 외부 자계의 영향에 의해서 정보가 소거되거나, 혹은 재기록되게 된다는 문제가 있다. 도 13에서 설명한 자화 용이축 방향의 반전 자계 및 자화 곤란축 방향의 반전 자계 H_SW는 재료에도 의하지만 20∼200에르스테드(Oe)이고, 전류로 환산하면 수㎃(R. H. Koch et al., Phys. Rev. Lett. 84, 5419(2000), J. Z. Sun et al., 2001 8^th Joint Magnetism and Magnetic Material 참조)로 작기 때문이다. 더구나, 기입 시의 보자력(Hc)은 예를 들면 수 Oe∼10Oe 정도이기 때문에, 그 이상의 외부 자계에 의한 내부 누설 자계가 작용하면, 소정의 메모리 셀에 선택적으로 기입을 행하는 것이 불가능하게 되는 경우가 있다.

따라서, MRAM의 실용화로의 단계로서, 외부 자기 대책, 즉 소자를 외부의 전자파로부터 실드하는 자기 실드 구조의 확립이 요구되고 있다.

MRAM이 실장되어 사용되는 환경은, 주로 고밀도 실장 기판 상으로, 전자 기기 내부이다. 전자 기기의 종류에도 의하지만, 최근의 고밀도 실장의 발달에 의해, 고밀도 실장 기판 위에는 반도체 소자나 통신용 소자, 초소형 모터 등이 고밀도로 실장되어 있고, 또한 전자 기기 내부에는 안테나 소자나 각종 메카니컬 부품, 전원 등이 고밀도 실장되어, 1개의 기기를 구성하고 있다.

이와 같이 혼재가 가능한 것은, 불휘발성 메모리로서의 MRAM의 특징의 하나이지만, MRAM 주위에는 직류, 저주파수부터 고주파수에 걸친 넓은 주파수 범위의 자계 성분이 혼재하는 환경으로 되어 있기 때문에, MRAM의 기록 유지의 신뢰성 확보를 위해서는, MRAM 자신의 실장 방법이나 실드 구조를 연구함으로써 외부 자계로부터의 내성을 향상시키는 것이 요구되고 있다.

이러한 외부 자계의 크기로서는, 예를 들면 크레디트 카드나 은행의 캐쉬 카드와 같은 자기 카드에서는, 500∼600Oe의 자계에 대하여 내성을 갖게 하는 것이 규정되어 있다. 이 때문에, 자기 카드의 분야에서는 Co 피복 γ-Fe₂O₃이나 Ba 페라이트 등의 보자력이 큰 자성 재료를 이용하여 대응하고 있다. 또한, 선불 카드의 분야에서도 350∼600Oe와 같은 자계에 대하여 내성을 가질 필요가 있다. MRAM 소자는 전자 기기 케이싱 내에 실장되어, 운반하는 것도 상정되는 디바이스이기 때문에, 자기 카드류와 동등한 강한 외부 자계로부터의 내성을 갖게 할 필요가 있고, 특히 상기한 이유에서 내부(누설) 자계의 크기를 20Oe 이하, 바람직하게는 10Oe 이하로 억제할 필요가 있다.

MRAM의 자기 실드 구조로서는, MRAM 소자의 패시베이션막에 절연성의 페라이트(MnZn 및 NiZn 페라이트)층을 사용함으로써 자기 실드 특성을 갖게 하는 제안이 이루어져 있다(미국 특허 제5,902,690호 명세서 및 도면(제5란, 도 1 및 도 3) 참조). 또한, 퍼멀로이와 같은 고투자율 자성체를 패키지 위 및 아래로부터 부착함으로써 자기 실드 효과를 갖게 하여, 내부 소자에의 자속의 침입을 방지하는 제안이 이루어져 있다(미국 특허 제5,939,772호 명세서 및 도면(제2란, 도 1 및 도 2) 참조). 또한, 연철 등의 자성 재료에 의해 소자에 실드 덮개를 씌우는 구조가 개시되어 있다(일본 특개 2001-250206호 공보(제5페이지 우측란, 도 6) 참조).

MRAM의 메모리 셀로의 외부 자속의 침입을 방지하기 위해서는, 높은 투자율을 갖는 자성 재료를 소자의 주위에 둘러싸, 자속을 내부로 침입시키지 않는 자로를 형성하는 것이 가장 중요하다.

그러나, 미국 특허 제5,902,690호와 같이 소자의 패시베이션막을 페라이트로 형성하면, 페라이트 자신의 포화 자화가 낮기 때문에(일반적인 페라이트 재료는 0.2∼0.5테슬라(T)), 외부 자계의 침입을 완전히 방지하는 것이 불가능하다. 페라이트 자신의 포화 자화는 NiZn 페라이트에서는 0.2∼0.35T, MnZn 페라이트에서는 0.35∼0.47T 정도이지만, MRAM 소자로 침입하는 외부 자계의 크기는 수 100Oe로 크기 때문에, 페라이트 정도의 포화 자화에서는 페라이트의 자기 포화에 의해 투자율은 거의 1이 되어, 기능하지 않게 된다. 또한, 미국 특허 제5,902,690호에는, 막 두께에 대한 내용은 기술되어 있지 않지만, 통상 패시베이션막은 겨우 0.1㎛ 정도이기 때문에, 자기 실드층으로서는 지나치게 얇기 때문에, 효과를 거의 기대할 수 없다. 더구나, 페라이트를 패시베이션막에 이용하는 경우, 페라이트는 산화물 자성체이기 때문에, 스퍼터법에 의해 성막할 때에는 산소 결손이 발생하기 쉽고, 완전한 페라이트를 패시베이션막으로서 이용하는 것은 곤란하다.

또한, 미국 특허 제5,939,772호에서는, 패키지의 상하를 퍼멀로이층으로 피복하는 구조가 기술되어 있고, 퍼멀로이를 이용함으로써 페라이트 패시베이션막보다도 높은 실드 성능이 얻어진다. 그러나, 미국 특허 제5,939,772호에 개시되어 있는 뮤(μ) 메탈의 투자율은 μi=100,000 정도로 매우 높지만, 포화 자화는 0.7∼0.8T로 낮고, 용이하게 외부 자계에 대하여 포화하여 μ=1로 되게 되기 때문에, 완전한 자기 차폐 효과를 얻기 위해서는 실드층의 두께는 꽤 두꺼워야만 한다는 결점이 있다. 따라서, 실용 상, 수 100Oe의 자계를 침입시키지 않기 위한 구조로는, 퍼멀로이의 포화 자화가 지나치게 작고, 및 그 두께가 지나치게 얇은 양 측면에서, 자기 실드층으로서 불완전하다.

또한, 일본 특개 2001-250206호에서는, 연철 등을 이용한 자기 실드 구조가 개시되어 있지만, 이것은 소자 상부를 피복할 뿐이기 때문에 자기 실드가 불완전해짐과 함께, 연철의 포화 자화는 1.7T, 투자율은 μi에서 300 정도로, 자기 특성이 불충분하다. 따라서, 일본 특개 2001-250206호 공보에 기술되어 있는 구조로써 자기 실드를 행한다고 해도, 외부 자계의 침입을 완전하게 방지하는 것은 매우 곤란하다.

본 발명은, 상기와 같은 실정을 감안하여 이루어진 것으로, 그 목적은 큰 외부 자계에 대해서도 충분히 MRAM 소자를 자기적으로 실드하여, MRAM 소자가 적용되는 환경에서의 자계에 대하여 문제가 없는 동작을 보증하는 것을 가능하게 하는 것에 있다.

<발명의 개시>

즉, 본 발명은 자화 방향이 고정된 자화 고정층과, 자화 방향의 변화가 가능한 자성층이 적층되어 이루어진 메모리 소자로 이루어지는 자기 랜덤 액세스 메모리(MRAM)가, 다른 소자와 함께 기체 상에 혼재되어 있는 자기 메모리 장치에서, 또는 자화 가능한 자성층을 갖는 메모리 소자가, 다른 소자와 함께 기체 상에 혼재되어 있는 자기 메모리 장치에서, 상기 메모리 소자가 차지하는 면적 영역에, 상기 메모리 소자를 자기 실드하기 위한 자기 실드층이 형성되어 있는 것을 특징으로 하는 자기 메모리 장치(이하, 본 발명의 제1 자기 메모리 장치라고 칭함)에 관한 것이다.

또한, 본 발명은, 자화 방향이 고정된 자화 고정층과, 자화 방향의 변화가 가능한 자성층이 적층되어 이루어진 메모리 소자로 이루어지는 자기 랜덤 액세스 메모리로서 구성된 자기 메모리 장치에서, 또는 자화 가능한 자성층을 갖는 메모리 소자로 이루어지는 자기 메모리 장치에서, 상기 메모리 소자를 자기 실드하기 위한 자기 실드층이 대향 변 사이의 거리 15㎜ 이하(특히, 길이 또는 폭 15㎜ 이하의 사이즈)로 형성되어 있는 것을 특징으로 하는 자기 메모리 장치(이하, 본 발명의 제2 자기 메모리 장치라고 칭함)도 제공하는 것이다.

본 발명자는, MRAM 등의 자기 메모리 장치에서 메모리 소자에 대한 자기 실드에 대하여 검토를 행한 결과, 다음과 같은 인식을 갖기에 이르렀다. 자기 실드 효과는, 자기 실드층을 형성하는 자성 재료의 자기 포화와 함께 감쇠해가지만, 판형 등의 형상을 갖는 자기 실드층의 자화 포화는, 반자계가 최소가 되는 장소, 즉 엣지부에서 가장 떨어져 있는 부분부터 시작되기 때문에, 패키지에 자기 실드층을 실시한 경우, 가장 실드 효과가 약한 부분은 패키지 중심부가 된다.

그런데, 이미 상술한 종래의 기술 중 어디에도, 패키지의 크기, 및 자기 실드층의 크기에 관한 지견은 나타나 있지 않다. 통상, 자기 실드에서는, 외부 자계에 대하여 자기 실드 재료가 자기적으로 포화하지 않는 것이 필수이지만, Fe-Ni계 연자성 합금과 같이 보자력이 작은(다시 말해서, 이방성 자계가 작은) 자성 재료는, 근소한 자계로 자기 포화에 이르기 때문에, MRAM 소자에서와 같은 큰 외부 자계를 차폐하기 위해서는 적합하지 않다. 특히, 자기 실드층이 대면적이 되면, 자기 실드층의 중심부에서는 형상 이방성에 의해서 자신의 자기 모멘트가 용이하게 면 내에 배향하는 상태가 되어, 실제로는 실드 효과가 감소하기 때문에, 실드 면적에도 주의가 필요하다.

본 발명자는, 이러한 인식 하에 예의 검토한 결과, 자기 메모리 장치, 특히 MRAM에서, 메모리 소자가 DRAM 등의 다른 소자와 함께 기체 상에 혼재되어 있는 경우에는, 메모리 소자가 차지하는 면적 영역에 메모리 소자를 자기 실드하기 위한 자기 실드층을 형성함으로써, 자기 실드층의 사이즈를 메모리 소자의 점유 면적 상당분으로 작게 하여 자기 실드층의 엣지부에서 중심부까지의 거리를 짧게 하고, 중심부에서의 자기 포화를 충분히 억제하여 자기 실드 효과를 향상시켜, 자기 메모리 장치의 동작 보증이 가능하게 되는 것을 발견하여, 본 발명의 제1 자기 메모리 장치에 이르게 되었다.

또한, 자기 메모리 장치, 특히 MRAM에서 메모리 소자를 자기 실드하기 위한 자기 실드층의 대향 변 사이의 거리(특히 길이 또는 폭)를 15㎜ 이하로 함으로써, 자기 실드층의 엣지부에서 중심부까지의 거리를 짧게 하고, 중심부에서의 자기 포화를 충분히 억제하여 자기 실드 효과를 향상시키고, 자기 메모리 장치의 동작 보증이 가능하게 되는 것도 발견하여, 본 발명의 제2 자기 메모리 장치에 이르게 되었다.

여기서, 자기 실드층은 MRAM 소자의 점유 면적 영역과 동일 사이즈이어도 되지만, 실질적으로 동일 사이즈이면 어느 정도 크게 하거나 또는 작게 해도 되고, MRAM 소자의 사이즈나 형상에 따라 사이즈나 형상을 변화시켜도 되고, 또한 그 대향 변 사이의 거리는, 서로 평행한(혹은 평행하지 않지만 대향하고 있는) 2변 사이의 거리를 의미하여, 예를 들면 정방형이면 그 한변의 길이, 장방형이면 긴 변의 길이이다.

도 1A, 도 1B는 본 발명의 실시예에 따른 MRAM 혼재 패키지의 개략 단면도와 그 상세한 평면도.

도 2는 다른 MRAM 혼재 패키지의 개략 단면도.

도 3은 다른 MRAM 혼재 패키지의 개략 단면도.

도 4A, 도 4B는 자기 실드 층간의 내부 자계 강도 측정 시의 개략 단면도, 및 시료 패키지의 개략 단면도.

도 5는 QFP160PIN 패키지에 자기 실드층(퍼멀로이판)을 상하로 배치했을 때의 패키지 내부의 자계 강도 분포도.

도 6은 패키지 상하 양쪽에 자기 실드층을 배치했을 때의 내부 자계의 크기를, 패키지단으로부터의 거리를 횡축에서 플롯한 자계 강도 분포도.

도 7은 본 발명의 실시예에 따른 다른 MRAM 혼재 패키지의 개략 단면도.

도 8은 또 다른 MRAM 혼재 패키지의 개략 단면도.

도 9는 MRAM의 TMR 소자의 개략 사시도.

도 10은 MRAM의 메모리 셀부의 일부의 개략 사시도.

도 11은 MRAM의 메모리 셀의 개략 단면도.

도 12는 MRAM의 등가 회로도.

도 13은 MRAM의 기입 시의 자계 응답 특성도.

도 14는 MRAM의 판독 동작 원리도.

<발명을 실시하기 위한 최량의 형태>

본 발명의 제1 및 제2 자기 메모리 장치에서는, 상기 자기 실드층이 그 자기 실드 효과를 유효하게 발휘하기 위해서는, 상기 메모리 소자의 패키지의 상부 및/또는 하부, 혹은/및, 상기 메모리 소자의 패키지 내에서 상기 메모리 소자의 상부 및/또는 하부에 배치되어 있는 것이 바람직하다.

또한, 상기 자기 실드층을 형성하는 연자성 재료가, Fe, Co 및 Ni 중 적어도1종을 포함하는 고포화 자화, 고투자율의 연자성체, 예를 들면 Fe, FeCo, FeCoV, FeNi, FeSiAl, FeSiB, FeAl 등의 고포화 자화, 고투자율의 연자성체로 이루어지는 것이 바람직하다.

또한, 본 발명의 제2 자기 메모리 장치에서도, 상기 메모리 소자가 DRAM 등의 다른 소자와 함께 기체 상에 혼재되어 있는 경우, 특히 상기 메모리 소자가 차지하는 면적 영역에, 대향 변 사이의 거리 15㎜ 이하에 상기 자기 실드층이 형성되어 있는 것이 바람직하다.

본 발명은 MRAM에 적합하지만, 이러한 MRAM은 상기 자화 고정층과 상기 자성층 사이에 절연체층 또는 도전체층이 협지되고, 상기 메모리 소자의 상면 및 하면에 형성된 비트선 및 워드선으로서의 배선에 각각 전류를 흘림으로써 유기되는 자계로 상기 자성층을 소정 방향으로 자화하여 정보를 기입하고, 이 기입 정보를 상기 배선 간에서의 터널 자기 저항 효과(TMR 효과)에 의해서 판독하도록 구성되는 것이 바람직하다.

이하, 본 발명의 바람직한 실시예를 도면 참조 하에 구체적으로 설명한다.

도 1A 내지 도 3은 본 실시예에 따른 각종 자기 실드 구조를 갖는, MRAM 소자와 다른 소자를 혼재한 패키지(MRAM 소자 혼재 패키지)를 각각 예시하는 것이다.

이들 예에서는, 도 9 내지 도 11에 도시한 MRAM 소자(메모리 셀부 및 주변 회로부도 포함시킨 칩)(30)와, DRAM, MPU(Micro Processing Unit), DSP(Digital Signal Processor), RF(Radio Frequency) 소자 등의 다른 소자(38)가 다이 패드(40) 상에 형성되고, 실장 기판(도시하지 않음)에 접속되는 외부 리드(31)를 제외하여 몰드 수지(예를 들면 에폭시 수지) 등의 밀봉재(32)에 의해서 밀봉되어 있다(여기서는, MRAM 소자(30)는 이미 상술한 MRAM과 마찬가지의 구조 및 동작 원리를 갖기 때문에, 그 설명은 생략하고, 또한 다이 패드(40)를 포함하는 리드 프레임은 간략하게 도시한다).

그리고, 본 발명에 기초하여 퍼멀로이(FeNi) 등으로 이루어지는 자기 실드층(33, 34)이, 밀봉재(32)의 상면 및 하면에 접하여 MRAM 소자(30)의 점유 면적 영역에 상당하는 면적 영역에 각각 형성된 예(도 1A, 도 1B: 도 1A는 도 1B의 X-X선 단면도), 자기 실드층(33)이 밀봉재(32)의 상면에만 마찬가지로 형성된 예(도 2), 및 자기 실드층(41)이 밀봉재(32) 내에서 MRAM 소자(30)와는 반대측의 다이패드(40) 하면에 배치된 예(도 3)를 도시한다.

자기 실드층(33, 34)은 밀봉재(32)에 의한 밀봉 후에 밀봉재(32) 상에 접착하거나, 혹은 밀봉 시에 미리 다이 패드(40) 하에 접착해두거나 혹은 금형 내에 배치해두면 된다. 도 1A, 도 1B의 경우에는 MRAM 소자(30)가, 자기 실드층(33, 34) 사이에 배치된 샌드위치 구조를 이루고 있지만, 상기한 어느 구조라도, MRAM의 패키지와 일체화되어 있어, 실장 기판(회로 기판)으로의 실장을 고려하면 바람직한 구조이다.

도 1A 내지 도 3에 도시한 어느 하나의 자기 실드 구조에서도, 자기 실드층(33, 34)이 실질적으로 MRAM 소자(30)의 점유 면적 영역에만 형성되어 있기 때문에, 자기 실드층의 사이즈가 특히 15㎜ 이하로 작아지고, 그 중심부에서는 외부 자계에 의한 자기 포화가 발생하기 어렵게 되어 있어, MRAM 소자(30)를 외부 인가 자계로부터 충분히 자기 실드하는 효과를 갖는다. 이 경우, 자기 실드층(33, 34)은 외부와의 사이에서 닫힌 자기 회로를 형성하지 않았지만, 이것으로도 외부 인가 자계를 효과적으로 모아서 자기 실드할 수 있다. 또한, 자기 실드층(33, 34)은 MRAM 소자(30)의 위, 아래에 각각 존재하는 것이 바람직하지만, 적어도 한쪽에 존재하여도 실드 효과는 발휘된다.

또, MRAM 소자(30)는 통상, QFP(Quad Flat Package, SOP(Small Outline Package) 등의 패키지에 수지 밀봉되고나서 기판 위로 실장되어, 실용적이 된다. 그 크기는 핀 수에 의해 거의 규격으로 정해져 있어, 예를 들면 핀수가 48개 있는 것으로는 QFP-48PIN 등으로 칭하고 있다. MRAM 소자는 불휘발성 메모리 소자이고, 다핀의 패키지가 필요해지고, 1Mbit 클래스의 기억 용량을 갖는 MRAM 소자의 경우, 패키지로서는 QFP160PIN 혹은 QFP208PIN 정도의 패키지를 이용할 필요가 있다. 도 1B에는, 예를 들면 QFP160PIN 패키지(50)를 도시하고 있다.

본 발명자는 MRAM 소자의 정상적인 동작을 보증하기 위해서, 최대 50Oe의 큰 직류 외부 자계가 인가되어도, 내부(MRAM 소자부)에는 20Oe 이하, 바람직하게는 10Oe 이하가 되는 성능을 얻는 것을 목적으로 하여 실험을 행하였다. 도 4A에는, 그 실험 시의 개략도를 도시하며, 예를 들면 길이 L28㎜×L28㎜, 두께 t=200㎛의 2매의 퍼멀로이의 자기 실드층(33, 34)을 3.45㎜의 간격 d로 배치하고, 그 중심부(공동부)에 가우스미터(37)를 배치하여, 500Oe의 직류 자계를 자기 실드층과 평행하게 인가하고, 가우스미터(37)를 자기 실드층과 평행하게 이동시킴으로써, 단부로부터 중심부까지의 내부 자계 강도(자기 실드층으로부터의 누설 자계 강도)를 측정하여, 효과적인 자기 실드 재료를 검토하였다.

도 5는 도 4A에 도시한 방법에 의해서 측정한 결과를 도시하지만, 이것은 28㎜×28㎜, 3.45㎜ 두께의 QFP160PIN 패키지에 퍼멀로이판을 상하로 배치한 구조에서의 패키지 내부의 자계 강도 분포에 상당하는 것이다. 즉, 외부 인가 자계 강도는 500Oe이고, QFP160PIN 패키지는 도 4B에 도시한 바와 같이 한변이 약 28㎜, 두께가 3.45㎜이고, MRAM 소자(30')만이 중심부에 배치되어 있다.

도 5에서 명백해진 바와 같이, 자기 실드층 단부에서는 약 500Oe의 자계 강도이고, 그 자기 실드층 단부로부터 내부로 약 1.5㎜ 정도 들어간 부분의 내부 자계 강도는 약 370Oe이다. 그러나, 그 이상으로 내부로 들어간 부분에서도 내부 자계 강도는 작아지지 않고, 370∼400Oe의 자계 강도가 존재한다. 이 자계 강도는, MRAM 소자(30')의 기억 동작에 지장이 있는 크기를 초과하고 있어, 자기 실드로서는 의미는 없다. 이것은 자기 실드층 중심부에서는 형상 이방성을 위해 외부 자계가 인가되기 전부터 이미 자기 모멘트가 면 내에 배향하고 있기 때문이며, 자기 실드로서는 도움이 되지 않는다.

통상, MRAM의 기억 동작을 보증하기 위해서는, 적어도 MRAM 소자부에서 20Oe 이하, 바람직하게는 10Oe 이하의 자계 강도로 저감시키는 것이 필요하다.

그래서, 본 발명자는 자기 실드층의 한변의 길이가 어느 정도이면 자기 포화를 방지할 수 있는지를 상세히 검토하였다. 도 6에는, 패키지 상하 양쪽에 자기 실드층을 제작했을 때의 내부 자계의 크기를 도 4A에 도시한 방법으로 측정하여, 패키지단으로부터의 거리를 횡축에 플롯한 결과를 도시한다. 자기 실드 재료로서, 포화 자화 Ms=2.3T, 초기 투자율 μi=1000의 FeCoV를 이용하고, 그 두께를 200㎛로 하였다. 또한, 자기 실드층의 한변의 크기가 10, 15, 20, 28㎜로 4종의 시료에 대하여 외부 인가 자계 강도 500Oe로 측정하였다.

도 6의 결과에서 알 수 있듯이, 한변이 20㎜, 28㎜에서는, 내부에서 자기 포화하고 있기 때문에, 중심부에서의 자계 강도가 커지게 된다. 이것에 대하여, 한변이 15㎜, 10㎜이면, 중심부의 자계 강도는 현저히 저감하여, 20Oe 이하, 바람직하게는 10Oe 이하가 된다. 따라서, 자기 실드층으로서 FeCoV를 이용했을 때, 500Oe 이상의 높은 자계 강도를 차폐하는 경우에는, 자기 실드층의 한변(또는 대향 변 사이의 거리)을 15㎜ 이하로 억제할 필요가 있다. 단, 자기 실드층의 한변이 너무 짧으면 오히려 자기 실드 효과가 부족해지기 때문에, 그 한변(또는 대향 변 사이의 거리)은 MRAM 소자의 사이즈도 고려하면 3㎜ 이상, 나아가서는 5㎜ 이상으로 하는 것이 바람직하다.

MRAM 소자는 1Mbit 클래스라도 통상 사이즈가 수㎜각인 경우가 많고, 자기 실드층의 한변이 10㎜이면, 그 유효한 자기 실드 영역은 한변이 약 8㎜가 되기 때문에, 문제없이 자기 실드되는 것을 알 수 있다. 따라서, 상술한 미국 특허 제5,939,772호에 기재되어 있듯이, 패키지의 거의 모두를 피복하는 구조는 자기 실드 성능을 열화시키게 되지만, 본 발명에 기초하여 실질적으로 MRAM 소자(30)의 점유 면적 영역에만 자기 실드층을 형성하면, 이 자기 실드층의 사이즈는 한변이 15㎜ 이하, 바람직하게는 10㎜ 이하가 되어, 자기 실드층의 자기 포화를 효과적으로 억제하여 자기 실드 효과를 크게 향상시킬 수 있다.

특히, 도 1A, 도 1B에 도시한 바와 같이, MRAM 소자(30)는 DRAM 등의 다른 소자(38)와 함께 혼재되어, MRAM 소자 단독으로 사용되는 경우보다도 다른 IC와 함께 실장되어 사용되는 경우가 많지만, 이러한 MRAM 소자 혼재 패키지에서, 본 발명에 기초하여 실질적으로 MRAM 소자(30)의 점유 면적 영역에만 자기 실드층(33, 34)을 형성함으로써, 자기 실드 효과가 크게 향상하는 것은 상기한 결과에서 명백해진다(이것은 도 2, 도 3, 그 밖의 후술한 예에 대해서도 마찬가지이다).

이상으로 설명한 바와 같이, 도 6에 도시한 바와 같이, 자기 실드층의 한변의 길이가 15㎜ 이하이면, 두께 200㎛의 실드재로써 자기 차폐 효과를 기대할 수 있고, 또한 한변이 10㎜인 자기 실드층에서는, 동일한 효과를 두께 약 150㎛의 자기 실드층에서 기대할 수 있다.

이와 같이, MRAM 소자의 자기 실드에는, 자성 재료의 특성, 두께, 한변의 길이로 정해지는 유효한 실드 범위가 있어, 예를 들면 FeCoV 합금으로 이루어지는 자기 실드층의 두께가 200㎛인 실드 구조에서는, 한변의 길이가 10㎜인 스페이스에 MRAM 소자를 고밀도로 실장할 필요가 있는 것을 알 수 있다.

또한, MRAM 소자는 단체(單體)로 이용되는 경우도 있지만, 많게는 MPU, DSP, RF 소자 등과 함께 MRAM 혼재 소자로서 하나의 패키지에 이용되어, 멀티칩 모듈, SIP(System in Package)로서 실장되는 경우가 많다. 이 때, MRAM 소자가 차지하는 면적이 수 ㎜각인 것을 고려하면, 패키지 상하부 전면에 자기 실드층을 배치하는 것은 아니고, 도 1A 내지 도 3에 도시한 바와 같이 패키지 상하부에서 MRAM 소자(30)의 점유 면적에 상당하는 위치에 자기 실드층을 형성함으로써, 자기 실드층의 한변 및 면적을 작게 할 수 있어, 양호한 자기 실드 효과를 얻을 수 있다. 또한, 이 구조에 의해, 자기 실드의 재료비도 대폭 삭감할 수 있어, 제품의 비용 절감도 실현할 수 있다.

본 발명에 기초한 자기 실드 구조는, 작은 면적의 자기 실드층을 이용하여, 자기 실드층의 설치 위치를 고려함으로써, 양호한 MRAM의 자기 실드를 실현하는 것이다. 이 때문에, 본 발명은 도 1A 내지 도 3에 도시한 구조에 한하지 않고, 예를 들면 패키지 하부에만 형성한 자기 실드 구조, 또한 도 7에 도시한 바와 같이, 패키지 내부에서 MRAM 소자(30)의 상면 및/또는 다이 패드(40) 하면에 각각 접하여 자기 실드층(33, 34)을 배치하거나, 도 8에 도시한 바와 같이 패키지 내부에서 MRAM 소자(30)의 상부 및/또는 하부에 비접촉으로 자기 실드층(33, 34)을 배치하여도, 자기 실드 효과가 마찬가지로 얻어진다.

이상으로 설명한 실시예는, 본 발명의 기술적 사상에 기초하여 여러가지의 변형이 가능하다.

예를 들면, 상술한 자기 실드 재료의 조성, 종류, 자기 실드층의 두께나 배치, MRAM의 구조 등은 여러가지로 변화시켜도 된다. 자기 실드층의 사이즈는 MRAM 소자의 점유 면적 영역과 동일 또는 실질적으로 동일하면 되고, 실질적으로 동일한 경우에는 MRAM 소자보다도 어느 정도 크게 하거나 또는 작게 해도 되고, 또한 한변이 15㎜ 이내이면 여러가지로 변화시켜도 된다. 자기 실드층은 MRAM 소자 또는 패키지의 상부 및 하부의 쌍방뿐만 아니라, 패키지 중 MRAM 소자의 상부 및/또는 하부, 혹은/및 MRAM 소자의 패키지의 상부 및/또는 하부에 배치되어도 된다.

또한, 본 발명은 MRAM에 적합하지만, 자화 가능한 자성층을 갖는 메모리 소자로 이루어지는 다른 자기 메모리 장치에도 적용 가능하다.

본 발명은, 상술한 바와 같이 자기 메모리 장치, 특히 MRAM에서, 메모리 소자가 DRAM 등의 다른 소자와 함께 기체 상에 혼재되어 있는 경우에는, 메모리 소자가 차지하는 면적 영역에, 메모리 소자를 자기 실드하기 위한 자기 실드층을 형성하고 있기 때문에, 자기 실드층의 사이즈를 메모리 소자의 점유 면적 상당분으로 작게 하여 자기 실드층의 엣지부에서 중심부까지의 거리를 짧게 하고, 중심부에서의 자기 포화를 충분히 억제하여 자기 실드 효과를 향상시켜서, 자기 메모리 장치의 동작 보증이 가능하게 된다.

또한, 자기 필드층의 대향 변 사이의 거리(특히 길이 또는 폭)를 15㎜ 이하로 하고 있기 때문에, 자기 필드층의 엣지부에서 중심부까지의 거리를 짧게 하고, 중심부에서의 자기 포화를 충분히 억제하여 자기 실드 효과를 향상시켜서, 자기 메모리 장치의 동작 보증이 가능하게 된다.

Claims

자화 방향이 고정된 자화 고정층과 자화 방향의 변화가 가능한 자성층이 적층되어 이루어진 메모리 소자로 이루어지는 자기 랜덤 액세스 메모리가 다른 소자와 함께 기체 상에 혼재되어 있는 자기 메모리 장치에서, 상기 메모리 소자가 차지하는 면적 영역에, 상기 메모리 소자를 자기 실드하기 위한 자기 실드층이 형성되어 있는 것을 특징으로 하는 자기 메모리 장치.
자화 가능한 자성층을 갖는 메모리 소자가 다른 소자와 함께 기체 상에 혼재되어 있는 자기 메모리 장치에서, 상기 메모리 소자가 차지하는 면적 영역에, 상기 메모리 소자를 자기 실드하기 위한 자기 실드층이 형성되어 있는 것을 특징으로 하는 자기 메모리 장치.
자화 방향이 고정된 자화 고정층과 자화 방향의 변화가 가능한 자성층이 적층되어 이루어진 메모리 소자로 이루어지는 자기 랜덤 액세스 메모리로서 구성된 자기 메모리 장치에서, 상기 메모리 소자를 자기 실드하기 위한 자기 필드층이 대향 변 사이의 거리 15㎜ 이하로 형성되어 있는 것을 특징으로 하는 자기 메모리 장치.
자화 가능한 자성층을 갖는 메모리 소자로 이루어지는 자기 메모리 장치에서, 상기 메모리 소자를 자기 실드하기 위한 자기 실드층이 대향 변 사이의 거리 15㎜ 이하로 형성되어 있는 것을 특징으로 하는 자기 메모리 장치.
제3항 또는 제4항에 있어서,

상기 메모리 소자가 다른 소자와 함께 기체 상에 혼재되어 있고, 상기 메모리 소자가 차지하는 면적 영역에, 상기 자기 실드층이 형성되어 있는 자기 메모리 장치.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 자기 실드층이, 상기 메모리 소자의 패키지의 상부 및/또는 하부, 혹은/및, 상기 메모리 소자의 패키지 내에서 상기 메모리 소자의 상부 및/또는 하부에 배치되어 있는 자기 메모리 장치.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 자기 실드층을 형성하는 연자성 재료가, Fe, Co 및 Ni 중 적어도 1종을 포함하는 고포화 자화, 고투자율의 연자성체로 이루어지는 자기 메모리 장치.
제1항 또는 제3항에 있어서,

상기 자화 고정층과 상기 자성층 사이에 절연체층 또는 도전체층이 협지되고, 상기 메모리 소자의 상면 및 하면에 형성된 배선에 각각 전류를 흘림으로써 유기되는 자계로 상기 자성층을 소정 방향으로 자화하여 정보를 기입하고, 이 기입 정보를 상기 배선 간에서의 터널 자기 저항 효과에 의해서 판독하도록 구성된 자기 메모리 장치.