KR20050040069A - ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체 및 이에적용되는 ｐ-형 전극 - Google Patents

ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체 및 이에적용되는 ｐ-형 전극 Download PDF

Info

Publication number
KR20050040069A
KR20050040069A KR1020030075219A KR20030075219A KR20050040069A KR 20050040069 A KR20050040069 A KR 20050040069A KR 1020030075219 A KR1020030075219 A KR 1020030075219A KR 20030075219 A KR20030075219 A KR 20030075219A KR 20050040069 A KR20050040069 A KR 20050040069A
Authority
KR
South Korea
Prior art keywords
layer
compound semiconductor
group
iii
gan
Prior art date
Application number
KR1020030075219A
Other languages
English (en)
Other versions
KR100647278B1 (ko
Inventor
곽준섭
성태연
남옥현
송준오
임동석
Original Assignee
삼성전자주식회사
광주과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 광주과학기술원 filed Critical 삼성전자주식회사
Priority to KR1020030075219A priority Critical patent/KR100647278B1/ko
Priority to US10/953,282 priority patent/US7285857B2/en
Priority to EP04256575A priority patent/EP1536481B1/en
Priority to CNB2004100879956A priority patent/CN100490078C/zh
Priority to JP2004312883A priority patent/JP5128755B2/ja
Publication of KR20050040069A publication Critical patent/KR20050040069A/ko
Application granted granted Critical
Publication of KR100647278B1 publication Critical patent/KR100647278B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Led Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Lasers (AREA)

Abstract

질화갈륨계 화합물 반도체에 관한 것으로서 특히 p-형 전극 및 이를 적용하는 III-V 족 화합물반도체에 관해 개시한다. 본 발명의 p-전극은 III-V족 질화물 화합물 반도체층에 형성되는 것으로 아연에 용질원소가 포함된 아연계 물질에 의한 제 1 층; 그리고 상기 제 1 층 상부에 적층되는 것으로 {Au, Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb, Al, ITO, ZnO }로 구성되는 그룹에서 선택된 적어도 하나의 물질에 의한 제 2 층을 포함한다. 아연계 p-형 전극은 우수한 전기, 광학 및 열적 특성을 나타내 보인다.

Description

ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체 및 이에 적용되는 ｐ-형 전극{GaN-based III - V group compound semiconductor and p-typed electrode for the semiconductor}
본 발명은 III - V 족 GaN 계 화합물 반도체 및 이에 적용되는 p 형 전극에 관한 것이다.
질화갈륨(GaN)계 화합물 반도체를 이용한 발광다이오드 및 레이저다이오드와 같은 광 디바이스를 구현하기 위해서는 반도체층과 전극 간에 고품질의 오믹접촉을 형성하는 것이 매우 중요하다. p형 GaN 반도체층에 대한 오믹콘택층으로서는 니켈(Ni)을 기본으로 하는 금속박막구조, 즉 니켈(Ni)/금(Au)의 투명금속박막이 사용될 수 있다(USP 5,877,558; USP 6,008,539 참조).
니켈(Ni)을 기본으로 하는 금속박막은 산소(O2) 분위기에서 열처리되었을 때 10-3～10-4Ωcm2 정도의 낮은 비접촉저항을 갖는 오믹접촉을 형성하는 것으로 알려져 있다. 이러한 낮은 비접촉저항에 따르면, 500℃-600℃의 산소(O2) 분위기에서 열처리 시 질화갈륨(GaN)과 니켈(Ni)의 계면에 p형 반도체 산화물인 니켈 산화물(NiO)이 섬(island) 모양의 금(Au)박막 사이와 그 위에 형성됨으로써 쇼트키 장벽의 높이(Schottky barrier height : HBT)가 감소된다. 따라서 쇼트키장벽의 높이 감소에 의해, 질화갈륨(GaN) 표면부근에 다수 캐리어인 홀(hole)을 용이하게 공급하여 질화갈륨계 표면 부근에서의 실효 캐리어 농도(effective carrier concentration)가 증가된다. 한편, 니켈(Ni)/금(Au)을 p형 질화갈륨계 반도체층에 접촉 시킨 후, 열처리하면 Mg-H 금속 간 화합물(complex)을 제거하여 반도체층 표면에서 마그네슘(Mg) 도판트(dopant) 농도를 증가시키는 재활성화(reactivation) 가 발생하며 이를 통해서 반도체층 표면에서 이러한 실효 캐리어 농도가 1019 / cm3 이상으로 높아 짐으로써 반도체층과 전극층(산화 니켈) 사이에 터널링 전도를 일으켜 오믹전도 특성을 보이게 된다. 그러나, 니켈(Ni)/금(Au) 금속박막의 경우, 더 낮은 오믹접촉 저항이 요구되는 LDs로의 응용은 아직 만족스럽지 못하고 따라서 낮은 비접촉 저항값을 갖는 새로운 오믹접촉 물질이 요구된다.
본 발명은 질화갈륨계 반도체 층에 대해 우수한 전기적, 광학적 및 열적인 특성을 가지는 오믹접촉계를 제공한다.
따라서 본 발명의 목적은 질화갈륨계 반도체를 광소자에 응용하기 위한 기초 단계로서 p형 질화갈륨계 반도체의 금속전극 제작에 필수적인 요소인 우수한 전기, 광학 및 열적인 특성을 갖는 투명박막전극의 오믹접촉계 (Ohmic contact metal system)을 제공하는 것이다.
본 발명의 한 유형에 따르면, p-형 III-V 족 질화물 화합물 반도체층에 형성되는 것으로 아연에 소정의 용질원소가 포함된 아연계 물질에 의한 제 1 층; 그리고 상기 제 1 층 상부에 적층되는 것으로 {Au, Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb, Al, ITO, ZnO }로 구성되는 그룹에서 선택된 적어도 하나의 물질에 의한 제 2 층을 포함하는 것을 특징으로 하는 전극 및 이를 적용한 III - V 족 GAN 계 화합물 반도체가 제공된다.
본 발명의 실시예들에 따르면, 상기 제 1 층의 아연계 물질은 합금 또는 아연계 고용체(Zn-based solid solution) 이다.
구체적인 한 실시예에 따르면, 상기 아연계 물질은 {Ni, Mg, Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb} 로 이루어지는 그룹에서 선택된 적어도 어느 하나의 용질 원소를 포함한다.
또한, 본 발명의 다른 실시예에 따르면, 상기 제 1 층과 제 2 층 사이에 {Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb} 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질에 의한 중간층이 개재된다.
본 발명의 바람직한 실시예에 따르면, 상기 아연계물질에 포함되는 용질원소의 성분의 양은 0.1 ~ 49.9 atomic % 로 결정되며, 제 1 층, 제 2 층 및 중간층은 0.1 nm ~ 100 nm 의 두께를 가지도록 설계된다.
본 발명의 다른 유형에 따른 구체적인 실시예는 GaN 계 반도체 물질로서 GaN 또는 AlxInyGazN (0〈x+y+z〈1) 물질에 의한 반도체 소자, 예를 들어 LD 또는 LED 로서 실현된다.
본 발명의 p-형 GaN 계 반도체층(이하 p형 반도체층)의 고품위 오믹접촉을 형성하기 위해서는 p-형 반도체층의 캐리어 농도는 적어도 1×1017 /cm3이상이 되어야 한다.
또한 p형 GaN 계 반도체층의 오믹 접촉을 형성시키기 위해서는 GaN계 반도체 내의 질소(N)보다는 갈륨(Ga)과 반응성이 우선적인 금속을 사용해야 한다. p형 반도체 내의 갈륨(Ga)과 접촉 금속의 반응은 p형 반도체층 표면에 Ga 공공(vacancy)을 형성하게 된다. p형 반도체에서 이러한 Ga 공공은 p형 도판트로 작용하므로 GaN 계 반도체와 접촉 금속과의 반응은 GaN 계 반도체 표면의 실효 p형 캐리어 농도 (effective p-type carrier concentration)를 증가시키게 된다. 또한 공정상 p형 반도체층 표면 위에 잔류하고 있으며 전극물질/반도체층 간의 계면에서 캐리어 흐름에 장해물 역할을 하는 자연산화층인 갈륨 산화물(Ga2O3)을 환원하여 쇼트키(Schottky) 장벽을 감소시킬 수 있는 금속물질이 필요하다. 앞서 언급한 p형 반도체층 표면 위에 갈륨(Ga) 공공(vacancy) 형성 및 자연 산화층의 환원기술은 p형 반도체층과 접촉금속전극의 계면에서 터널링(Tunneling) 전도현상을 발생시킬 수 있다.
본 발명에서 아연계 합금(Zn-based alloy) 또는 아연계 고용체(Zn-based solid solution)) 등의 전극물질에 의한 p형 전극은 산화능이 우수하여 자연 산화층을 환원시킬 수 있는 금속이면서, 동시에 p형 반도체층에서 도판트 역할을 하여 반도체층 표면 부근의 실효 홀 농도를 증가시킬 수 있다. 또한 공기 및 산소 분위기에서 열처리 시 형성되는 아연 산화물(ZnO)과 아연계 전극물질에 첨가된 용질 금속의 산화물의 일함수값이 질화갈륨과 거의 같아서 p형 질화갈륨과 접촉시 쇼트키 장벽의 높이(Schottky barrier height : HBT)를 낮추어 오믹접촉 특성 향상에 기여할 것으로 보인다.
발광 다이오드나 레이저 다이오드 등의 반도체 소자의 최상층으로 사용되는 전극물질로는, 반도체 소자 제작공정 중의 고온(300℃～600℃) 공정에서 발생되는 표면퇴화(surface degradation)현상 방지와 산화에 안정하며 와이어 접착성이 좋고 우수한 투명성을 갖는 금(Au) 및 은(Ag) 등의 물질이 사용해야 한다.
본 발명에서 전극물질로 사용하는 아연계 전극물질은 광학적으로 투명하다.
도 1a는 본 발명에 따른 전극을 갖는 GaN 계 III-V 족 반도체 LED의 한 실시예를 보이는 개략적 단면도이다.
사파이어 등의 절연기판 상에 n-형 III-V 족 질화물 화합물 반도체 적층(2)이 형성되고 그 위에 p-형 화합물 반도체 적층(3)이 형성되어 있다.
상기 p-형 화합물 반도체 적층(3) 위에는 본 발명을 특징지우는 아연계 물질에 의한 전극물질층을 가지는 복수층 구조의 p-형 전극(4)이 마련되어 있고, p-형 전극(4) 위에는 전기적 연결을 위한 본딩 패드(5)가 형성되어 있다. 상기 p-형 전극(4)에 대해서는 별도로 설명된다. 본 발명의 다른 실시예에 따르면 본 발명에 따른 LED는 위에서 설명된 바와는 다른 적층 구조를 가지며, 다만 p-형 반도체층 위에 상기 본 발명을 특징지우는 p-형 전극(4)이 마련된다.
도 1b는 본 발명에 따른 GaN 계 III-V 족 반도체 레이저 다이오드의 한 실시예를 보이는 단면도이다.
도 1b를 참조하면, 사파이어 기판(11) 상에 n-GaN 하부 콘택트층(12)이 적층되어 있다. 이러한 하부 콘택트층(12) 위에 다중층의 반도체물질층이 메사 구조체(mesa structure)로서 존재한다. 즉, n-GaN 하부 콘택트층(12)의 상면에 n-GaN/AlGaN 하부 클래드층(13), n-GaN 하부 도파층(14), InGaN 활성층(15), p-GaN 상부 도파층(16), p-GaN/AlGaN 상부 클래드층(17)이 순차적으로 적층되어 있다. 여기서, n- 및 p-GaN/AlGaN 하부 및 상부 클래드층(13, 17)의 굴절률은 n- 및 p-GaN 하부 및 상부 도파층(14, 16)보다 작고 n- 및 p-GaN 하부 및 상부 도파층(14, 16)의 굴절률은 활성층(15)의 굴절률보다 작다. 상기 메사 구조물에서, p-GaN/AlGaN 상부 클래드층(17)의 상부 가운데 부분에는 릿지 웨이브 가이드 구조를 제공하는 소정 폭의 돌출된 릿지(17a)가 형성되어 있고, 릿지(17a)의 정상면에는 p-GaN 상부 콘택트층(18)이 형성되어 있다. 상기 p-GaN/AlGaN 상부 클래드층(17)의 위에는 콘택트홀(19a)를 가지는 패시베이션층으로서의 매립층(19)이 형성되어 있다. 상기 매립층(19)의 콘택트홀(19a)은 상기 릿지(17a)의 상면에 형성된 상부 콘택트층(18)의 정상부분에 대응하며, 콘택트홀(19a)의 가장자리 부분은 상부 콘택트층(34) 상면의 가장자리 부분에 겹쳐져 있다.
상기 매립층(19) 위에는 본 발명을 특징지우는 아연계 물질에 의한 적층을 포함하는 복수층 구조의 p형 전극(20)이 형성되어 있다. p형 전극(20)은 상기 매립층(19)의 콘택트홀(19a)을 통해 상기 상부 콘택트층(18)에 접촉된다. 상부 하부 콘택트층(12)의 일측에 형성된 단차부에는 n-형 전극(21)이 형성되어 있다. 이와 같은 상부 클래드층(17)에 마련된 릿지 웨이브 가이드 구조는 활성층(15)으로 주입되는 전류를 제한하여 활성층(15)에서의 레이저 발진을 위한 공진 영역 폭을 제한하여 횡모드(transverse mode)를 안정화시키고 그리고 동작 전류를 낮춘다.
이러한 일반적인 질화물반도체레이저소자의 제조과정은, 사파이어 기판에 다층 구조의 GaN 계 반도체물질층을 형성한 후 건식 에칭에 의해 전류주입영역에 대응하는 릿지를 형성하고, 그리고 n-GaN 하부콘택트층의 노출과 공진면을 형성시키기 위한 n-GaN 하부 콘택트층 상부의 메사 구조물이 형성된다. 이러한 메사 구조물은 사파이어 등의 기판 상에 어레이의 형태로 제조되며, 최종적으로 스크라이빙 등에 의해 단위 소자로 분리된다.
도 2a 및 도 2b는 상기 p-형 전극의 실시예들을 보이는 개략적 단면도이다.
먼저 도 2a를 참조하면 본 발명에 따른 p-형 전극(4, 20)은 기본적으로 2개의 층(41, 42)을 갖춘다. 제1전극층(41)은 III-V족 GaN 계 화합물 반도체층에 접촉되는 아연계 물질이며, 그 위는 예를 들어 본딩 패드가 형성되는 금속 또는 투명성 산화물도전층에 의한 제2전극층(42)이다.
상기 제1전극층(41)을 형성하는 아연계 물질은 아연 합금(Zn-based Alloy) 또는 아연을 호스트 물질로 하는 고용체(Zn-based solid solution)이다. 상기 아연계 물질은 호스트 물질인 아연에 {Ni, Mg, Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb, Ag } 로 이루어지는 그룹에서 선택된 적어도 어느 하나의 용질 원소를 포함된 것이다.
상기 제2전극층(42)은 {Au, Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb, Al, ITO, ZnO }으로 이루어지는 그룹에서 선택된 적어도 하나의 물질로 형성된다.
도 2b는 상기 제1층(41)과 제2층(42)의 사이에 중간층(43)이 개재된 본 발명에 따른 p-전극의 다른 실시예를 보이는 단면도이다.
도 2b에 도시된 바와 같이, 상기 제 1 층과 제 2 층 사이에 중간층(43)이 개재되어 있다. 중간층(43)은 {Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb} 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질로 형성된다.
도 2a 및 도 2b에 도시된 본 발명에 따른 III - V 족 GaN 계 화합물 반도체의 p-형 전극에서, 제1층(41)의 아연계물질에 포함되는 용질원소의 성분의 양은 0.1 ~ 49.9 atomic % 로 결정되는 것이 바람직하다. 또한 상기 제 1 층(41), 제 2 층(42) 및 중간층(43)은 0.1 nm ~ 100 nm 의 두께를 가지는 것이 바람직하다.
이러한 투명성 아연계 물질에 의한 LED 또는 LD에서의 p형 전극의 오믹특성에 대해 상세히 설명한다.
도 3은 4 ~ 5 x 1017/cm3의 캐리어 농도를 갖는 p형 GaN 반도체 기판에 아연-니켈 합금 또는 고용체/금(Au)을 증착시킨 후 공기(Air) 분위기에서 열처리하여 얻은 전극의 전기적 측정 결과를 나타낸 것이다. (a)는 열처리 전(as-deposited)의 정류성(rectifying) 거동을 의미하는 비선형의 전류-전압 특성( I-V characteristics)을 나타낸 것이며, (b)는 증착 후 550 ℃에서 1분간 공기(air) 분위기 하에서 열처리하여 얻은 오믹 접촉 거동을 의미하는 선형의 전류-전압 특성( I-V characteristics)을 나타낸 것으로 10-6 Ωcm2 수준의 비접촉저항을 얻었다.
도 4는 4 ~ 5 x 1017/cm3의 캐리어 농도를 갖는 p형 GaN 기판에 아연-니켈 합금 또는 고용체/니켈(Ni)/금(Au)을 증착시킨 후 공기(Air) 분위기에서 350-550 ℃에서 각각 열처리하여 전기적 측정 결과를 나타낸 것이다. (a)는 열처리 전(as-deposited)의 정류성(rectifying) 거동을 의미하는 비선형의 전류-전압 특성( I-V characteristics)을 나타낸 것이며, (b), (c) 및 (d)는 모두 오믹접촉 거동을 의미하는 선형의 전류-전압 특성( I-V characteristics)을 나타낸 것으로 10-5 ~ 10-6 Ωcm2 수준의 비접촉저항을 얻었다.
도 5는 p형 GaN 기판에 아연-니켈 합금 또는 고용체/금(Au)을 증착시킨 후 공기(Air) 분위기에서, 열처리 전(as-deposited)과 후의 XPS depth profiles 결과를 보여준다. (b)에서 알 수 있듯이 공기(Air) 상태에서 열처리를 하면 외부의 산소(oxygen)이 공급되어 아연을 아연 산화물 및 니켈을 니켈 산화물로 상변태를 일으킨다. 또한 니켈 산화물과 금은 확산되어 p형 반도체층 표면과의 직접적인 접촉으로 인하여 고품질의 오믹접촉을 형성하는 것으로 사료된다.
도 6은 GaN 계 반도체로서 녹색(Green) InGaN LED의 p-형 전극물질로 일반적으로 사용되는 니켈(Ni)/금(Au) 및 Zn-Ni 합금 또는 고용체/금(Au)을 증착시킨 후 공기(Air) 분위기에서 열처리하여 얻은 전기적인 특성인 I-V 측정 결과를 나타낸 것이다. 니켈(Ni)/금(Au) 구조와 Zn-Ni 합금 또는 고용체(Zn-Ni alloy or solid solution)/금(Au) 구조는 각각 20 mA에서 3.65와 3.34 V의 구동전압을 갖는다.
도 7은 녹색 InGaN LED 의 p-형 전극물질로 아연-니켈 합금 또는 고용체(Zn-Ni alloy or solid solution)/니켈(Ni)/금(Au)을 증착시킨 후 공기(Air) 분위기에서 열처리하여 얻은 전기적인 특성인 I-V 측정 결과를 나타낸 것이다. 물론 다른 아연계 합금 또는 고용체를 이용한 오믹접촉계에서 얻은 바와 같이 20 mA에서 약 3.4 V 정도의 우수한 구동전압을 갖고 있음을 알 수 있다.
도 8은 고품위 전극으로 갖추어야 할 빛 투과도를 측정하고자, 고온용 석영(Quartz) 위에 일반적인 오믹계(ohmic system)인 니켈(Ni)/금(Au)와 아연-니켈 합금 또는 고용체(Zn-Ni alloy or solid solution)/금(Au)을 증착한 다음, 열처리하여 얻은 빛 투과도 결과를 나타낸 것이다. 결과에서 알 수 있듯이, 본 발명에 따른 아연계 합금 또는 고용체 오믹계는 거의 니켈(NI)/금(Au)에 상응하는 빛 투과도를 지니고 있음을 알 수 있다.
도 9는 4 ~ 5 x 1017/cm3의 캐리어 농도를 갖는 p형 반도체 기판에 아연-마그네슘 합금 또는 고용체(Zn-Mg alloy or solid solution)/금(Au)을 증착시킨 후 공기(Air) 분위기에서 열처리하여 전기적 측정 결과를 나타낸 것이다. (a)는 열처리 전(as-deposited)의 정류성(rectifying) 거동을 의미하는 비선형의 전류-전압 특성( I-V characteristics)을 나타낸 것이며, (b)는 증착 후 열처리하여 얻은 오믹접촉 거동을 의미하는 선형의 전류-전압 특성( I-V characteristics)을 나타낸 것으로 10-5 Ωcm2 수준의 비접촉저항을 얻었다.
도 10은 녹색 InGaN LED 의 p-형 전극물질로 아연-마그네슘 합금 또는 고용체/금(Au)을 증착시킨 후 공기(Air) 분위기에서 열처리하여 얻은 전기적인 특성인 I-V 측정 결과를 나타낸 것이다. 두께가 8nm/8nm이하에서는 이들 열처리 된 시편의 20 mA에서 모두 3.5 V 이하의 우수한 특성을 나타냄을 알 수 있다.
이하에서는 본 발명에 따른 전극의 제조방법의 실시예가 설명된다.
제조방법의 실시예 1
1) p-형 반도체층을 포함하는 GaN 계 반도체결정층이 형성된 기판(시료)을 트리클로로에틸렌, 아세톤, 메탄올, 증류수로 초음파 세척기(ultrasonic bath) 안에서 60℃ 온도로 각각 5 분씩 표면 세척한 후, 시료에 남아 있는 수분을 제거하기 위하여 100 ℃에서 10분 동안 하드 베이킹(hard baking)을 한다.
2) 이에 이어 반도체의 표면에 포토레지스트(photoresist)를 p형 반도체층 위에 4,500 rpm에서 스핀코팅(spin coating)한 후 85℃에서 15분 동안 소프트 베이킹 (soft baking)한다.
3) 상기 포토레지스트를 소정 패턴으로 노광하기 위하여 노광용 마스크와 기판을 일치(align) 시킨 다음에 22.8 mW의 강도의 UV(자외선)에 15초 동안 노출시키고, 그리고 현상액과 증류수의 비를 1:4로 혼합한 용액 속에 시료를 침지시켜 25초 정도에서 현상한다.
4) 현상 완료 후, 기판에 잔류하는 오염물질을 제거하기 위하여 기판을 BOE 용액에 5분간 침지 시킨다.
5) 기판으로부터 오염물질이 제거된 후 전자빔 증착기(electron-beam evaporator)를 이용하여 본 발명에 따른 아연계 전극 물질(5nm)/금(5nm)을 전면 증착한 다음 아세톤으로 리프트 오프(lift-off) 공정을 거침으로써 상기 전극을 패터닝한다.
6) 패터닝이 완료된 후 급속 가열로 (rapid thermal annealing : RTA)안에 시료를 넣어 공기 분위기 하에서 550 ℃ 에서 1분 동안 열처리하여 오믹접촉 형성을 이용한 투명 전극을 상기 기판의 p형 반도체층의 표면에 형성한다.
제조방법의 실시예 2
1) 전술한 실시예 1의 1) 에서 4) 단계를 동일하게 수행한다.
2) 전자빔 증착기를 이용하여 본 발명에 따른 아연-니켈 합금(10nm)/금(10nm)을 전면 증착한 다음 아세톤으로 리프트 오프(lift-off) 공정을 거침으로써 상기 전극을 패터닝한다.
3) 리프트 오프 후 급속 가열로 (rapid thermal annealing : RTA)안에 시료를 넣어 공기 분위기 하에서 350 내지 550 ℃ 에서 1분 동안 열처리하여 상기 기판의 p형 반도체층의 표면에 완성된 투명 전극을 얻는다.
제조방법의 실시예 3
1) 전술한 실시예 1의 1) 에서 4) 단계를 동일하게 수행한다.
2) 전자빔 증착기를 이용하여 본 발명에 따른 아연-니켈 합금(3nm)/니켈(2nm)/금(5nm) 증착한 다음 아세톤으로 상기 마스크를 제거함으로써 리프트 오프(lift-off) 공정을 수행한다.
3) 리프트 오프 후 급속 가열로 (rapid thermal annealing : RTA)안에 시료를 넣어 공기 분위기 하에서 350 내지 550 ℃ 에서 1분 동안 열처리하여 상기 기판의 p형 반도체층의 표면에 완성된 투명 전극을 얻는다.
본 발명에 의한 오믹접촉 형성은 p형 질화갈륨(GaN) 반도체를 이용한 발광다이오드 및 레이저다이오드의 상업화를 위한 핵심 기술들 중의 하나인 오믹전극공정 기술을 제공함으로써 질화갈륨(GaN) 반도체의 상업화를 가속화시킬 것으로 기대되며, 오믹접촉 형성 시 표면 상태가 매우 양호하게 나타나므로 디바이스 패키징(packaging) 시 외부선 연결(wire bonding)을 좋게 하여 디바이스의 수율을 높이는데 매우 큰 기여를 할 것으로 기대된다. 또한 낮은 비접촉 저항과 우수한 전류-전압 특성과 같은 매우 우수한 전기적 특성으로 인한 전기적 손실의 감소로 광학적 효과도 매우 우수할 것으로 기대되기 때문에, 발광다이오드 및 레이저다이오드의 개발에 이용될 수 있다. 특히, 실시예 2는 기존의 일반적인 Top-emitting LEDs보다 발광 효율이 더욱 더 우수한 고품위 플립칩(Flip-chip) LEDs를 실현화하는데 유용하리라 사료된다.
이에 본 발명자들은 p형 질화갈륨(GaN) 반도체 발광다이오드와 레이저다이오드의 연속파장(continuous wave) 모드에서 발생하는 근본적인 문제들 중의 하나가 오믹접촉 성능에 있고, 또한 이러한 오믹접촉의 전기, 광학 및 열적인 특성이 매우 중요함에 착안하여 지금까지 보고된 p형 오믹접촉 모델에서 제시된 바 없는 아연계 합금 또는 고용체(Zn- based alloy or solid solution)를 이용하여, 기존에 발표된 것과 비교할 때 전기적 특성이 우수하며 빛 투과도는 일반적인 니켈(Ni)/금(Au) 구조에서 얻은 결과에 상응하는 고품위 오믹접촉계 발명을 완성하였다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.
도 1a는 본 발명에 따른 GaN 계 III-V 족 화합물 반도체 LED의 한 실시예를 보이는 개략적 단면도이다.
도 1b는 본 발명에 따른 GaN 계 III-V 족 화합물 반도체 LD의 한 실시예를 보이는 개략적 단면도이다.
도 2a는 본 발명에 따른 III - V 족 GaN 계 화합물 반도체의 p-형 전극의 제1실시예를 보이는 개략적 단면도이다.
도 2b는 본 발명에 따른 III - V 족 GaN 계 화합물 반도체의 p-형 전극의 제2실시예를 보이는 개략적 단면도이다.
도 3은 4 ~ 5 x 1017/cm3의 캐리어 농도를 갖는 p형 GaN 상부에 아연-니켈 합금 또는 고용체(Zn-Ni alloy or solid solution)/금(Au)을 증착시킨 후 공기(Air) 분위기에서 열처리 전(as-deposited)과 후(annealed)에서 얻은 전기적 측정 결과를 나타낸 것으로서, (a)는 열처리 전의 전류-전압 특성(I-V characteristics)을 나타낸 것이며, (b)는 증착 후 550℃에서 1분간 공기(Air) 분위기 하에서 열처리하여 얻은 전류-전압 특성( I-V characteristics)을 나타낸 것이다.
도 4는 4 ~ 5 x 1017/cm3의 캐리어 농도를 갖는 p형 GaN 상부에 아연-니켈 합금 또는 고용체(Zn-Ni alloy or solid solution)/니켈(Ni)/금(Au)을 증착시킨 후 공기(Air) 분위기에서 열처리 전(as-deposited)과 후(annealed)에 얻은 전기적 측정 결과를 나타낸 것으로서, (a)는 열처리 전(as-deposited)의 전류-전압 특성( I-V characteristics)을 나타낸 것이며, (b), (c) 및 (d)는 350, 450, 550℃에서 각각 1분간씩 공기(Air) 분위기 하에서 열처리하여 얻은 전류-전압 특성( I-V characteristics)을 나타낸 것이다.
도 5는 4 ~ 5 x 1017/cm3의 캐리어 농도를 갖는 p형 GaN 상부에 아연-니켈 합금 또는 고용체(Zn-Ni alloy or solid solution)/금(Au)을 증착시킨 후, 열처리 전(as-deposited)과 후(annealed)의 계면에 전극 성분들의 확산 및 반응을 알고자 XPS depth profiles 결과를 나타낸 것으로서, (a)와 (b)는 각각 열처리 전과 후의 결과를 나타내고 있다.
도 6은 녹색 InGaN LED 의 p-형 전극물질로 아연-니켈 합금 또는 고용체(Zn-Ni alloy or solid solution)/금 (Au)을 증착시킨 후 공기(Air) 분위기에서 열처리하여 얻은 전기적인 특성인 I-V 측정 결과를 나타낸 것으로서, (a)는 일반적으로 현재 널리 사용되어지고 있는 종래 니켈(Ni)/금(Au) 구조에 대한 결과를 보이며, (b)는 아연-니켈 합금 또는 고용체(Zn-Ni alloy or solid solution)/금(Au) 구조에 대한 결과를 보인다.
도 7는 Green InGaN LED 의 p-형 전극물질로 아연-니켈 합금 또는 고용체(Zn-Ni alloy or solid solution)/니켈(Ni)/금(Au)을 증착시킨 후 공기(Air) 분위기에서 열처리하여 얻은 전기적인 특성인 I-V 측정 결과를 나타낸 것이다.
도 8은 고품위 전극으로 갖추어야 할 빛 투과도를 측정하고자, 고온용 Quartz 위에 아연-니켈 합금 또는 고용체(Zn-Ni alloy or solid solution)/금 (Au)을 층착한 다음, 열처리하여 얻은 빛 투과도 결과를 나타낸 것이다.
도 9는 4 ~ 5 x 1017/cm3의 캐리어 농도를 갖는 p형 GaN 상부에 아연-마그네슘 합금 또는 고용체(Zn-Mg alloy or solid solution)/금(Au)을 증착시킨 후 공기(Air) 분위기에서 열처리 전(as-deposited)과 후(annealed)에서 얻은 전기적 측정 결과를 나타낸 것이다.
도 10은 녹색 InGaN LED 의 p-형 전극물질로 아연-마그네슘 합금 또는 고용체(Zn-Mg alloy or solid solution)/금 (Au)을 증착시킨 후 공기(Air) 분위기에서 열처리하여 얻은 전기적인 특성인 I-V 측정 결과를 나타낸 것이다.

Claims (28)

  1. III-V족 질화물 화합물 반도체층에 형성되는 것으로 아연에 용질원소가 포함된 아연계 물질에 의한 제 1 층; 그리고 상기 제 1 층 상부에 적층되는 것으로 {Au, Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb, Al, ITO, ZnO }로 구성되는 그룹에서 선택된 적어도 하나의 물질에 의한 제 2 층을 포함하는 것을 특징으로 하는 III - V 족 GAN 계 화합물 반도체의 전극.
  2. 제 1 항에 있어서,
    제 1 층의 아연계 물질은 합금 및 고용체(solid solution) 중의 어느 하나 인 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체의 전극.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 아연계 물질은 {Ni, Mg, Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb, Ag} 로 이루어지는 그룹에서 선택된 적어도 어느 하나의 용질 원소를 포함하는 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체의 전극.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 층과 제 2 층 사이에 {Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb} 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질에 의한 중간층이 개재되어 있는 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체의 전극.
  5. 제 3 항에 있어서,
    상기 제 1 층과 제 2 층 사이에 {Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb} 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질에 의한 중간층이 개재되어 있는 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체의 전극.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 아연계물질에 포함되는 용질원소의 성분의 양은 0.1 ~49.9 atomic % 인 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체의 전극.
  7. 제 3 항에 있어서,
    상기 아연계물질에 포함되는 용질원소의 성분의 양은 0.1 ~ 49.9 atomic % 인 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체의 전극..
  8. 제 4 항에 있어서,
    상기 아연계물질에 포함되는 용질원소의 성분의 양은 0.1 ~ 49.9 atomic % 인 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체의 전극..
  9. 제 5 항에 있어서,
    상기 아연계물질에 포함되는 용질원소의 성분의 양은 0.1 ~ 49.9 atomic % 인 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체의 전극.
  10. 제 1 항 또는 제 2 항에 있어서,
    제 1 층 및 제 2 층은 0.1 nm ~ 100 nm 의 두께를 가지는 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체의 전극.
  11. 제 4 항에 있어서,
    제 1 층, 제 2 층 및 이 들 사이의 중간층은 0.1 nm ~ 100 nm 의 두께를 가지는 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체의 전극.
  12. 제 5 항에 있어서,
    제 1 층, 제 2 층 및 이 들 사이의 중간층은 0.1 nm ~ 100 nm 의 두께를 가지는 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체의 전극.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체층은 GaN 또는 AlxInyGazN (0〈x+y+z〈1) 인 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체의 전극.
  14. 제 1 항에 있어서,
    상기 제1층 및 제2층이 적어도 산소가 포함된 분위기에서 열처리된 것을 특징으로 하는 화합물 반도체 전극.
  15. 발광을 위한 활성층을 포함하는 다중 적층에 의한 GaN 계 화합물 반도체층;
    상기 GaN 계 화합물반도체층 상에 형성되는 p-형 반도체층;
    상기 p-형 반도체층 상에 형성되는 p-형 전극층을 포함하는 III - V 족 GaN 계 화합물 반도체에 있어서,
    상기 전극층은:
    상기 p형 반도체층에 형성되는 것으로 아연에 용질원소가 포함된 아연계 물질에 의한 제 1 층과; 상기 제 1 층 상부에 적층되는 것으로 {Au, Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb, Al, ITO, ZnO }로 구성되는 그룹에서 선택된 적어도 하나의 물질에 의한 제 2 층을;
    포함하는 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체.
  16. 제 15 항에 있어서,
    상기 제 1 층의 아연계 물질은 합금 및 고용체(solid solution) 중의 어느 하나 인 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 아연계 물질은 {Ni, Mg, Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb} 로 이루어지는 그룹에서 선택된 적어도 어느 하나의 용질 원소를 포함하는 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체.
  18. 제 15 항 또는 제 16 항에 있어서,
    상기 제 1 층과 제 2 층 사이에 {Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb} 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질에 의한 중간층이 개재되어 있는 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체.
  19. 제 17 항에 있어서,
    상기 제 1 층과 제 2 층 사이에 {Co, Pd, Pt, Ru, Rh, Ir, Ta, Cr, Mn, Mo, Tc, W, Re, Fe, Sc, Ti, Sn, Ge, Sb} 이루어지는 그룹에서 선택된 적어도 어느 하나의 물질에 의한 중간층이 개재되어 있는 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체.
  20. 제 15 항 또는 제 16 항에 있어서,
    상기 아연계물질에 포함되는 용질원소의 성분의 양은 0.1 ~49.9 atomic % 인 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체.
  21. 제 17 항에 있어서,
    상기 아연계물질에 포함되는 용질원소의 성분의 양은 0.1 ~ 49.9 atomic % 인 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체.
  22. 제 18 항에 있어서,
    상기 아연계물질에 포함되는 용질원소의 성분의 양은 0.1 ~ 49.9 atomic % 인 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체.
  23. 제 19 항에 있어서,
    상기 아연계물질에 포함되는 용질원소의 성분의 양은 0.1 ~ 49.9 atomic % 인 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체.
  24. 제 18 항 또는 제 19 항에 있어서,
    제 1 층 및 제 2 층은 0.1 nm ~ 100 nm 의 두께를 가지는 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체.
  25. 제 20 항에 있어서,
    제 1 층, 제 2 층 및 이 들 사이의 중간층은 0.1 nm ~ 100 nm 의 두께를 가지는 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체.
  26. 제 21 항에 있어서,
    제 1 층, 제 2 층 및 이 들 사이의 중간층은 0.1 nm ~ 100 nm 의 두께를 가지는 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체.
  27. 제 15항 또는 제 16 항에 있어서,
    상기 반도체층은 GaN 또는 AlxInyGazN (0〈x+y+z〈1) 인 것을 특징으로 하는 III - V 족 GaN 계 화합물 반도체.
  28. 제 15 항에 있어서,
    상기 전극층은 적어도 산소가 포함된 분위기에서 열처리된 것을 특징으로 하는 화합물 반도체.
KR1020030075219A 2003-10-27 2003-10-27 ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체 및 이에적용되는 ｐ-형 전극 KR100647278B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020030075219A KR100647278B1 (ko) 2003-10-27 2003-10-27 ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체 및 이에적용되는 ｐ-형 전극
US10/953,282 US7285857B2 (en) 2003-10-27 2004-09-30 GaN-based III—V group compound semiconductor device and p-type electrode for the same
EP04256575A EP1536481B1 (en) 2003-10-27 2004-10-25 GaN-based III-V group compound semiconductor device and p-type electrode for this device
CNB2004100879956A CN100490078C (zh) 2003-10-27 2004-10-26 GaN基III-V主族化合物半导体器件和p型电极
JP2004312883A JP5128755B2 (ja) 2003-10-27 2004-10-27 ＩＩＩ−Ｖ族ＧａＮ系化合物半導体及びそれに適用されるｐ型電極

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030075219A KR100647278B1 (ko) 2003-10-27 2003-10-27 ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체 및 이에적용되는 ｐ-형 전극

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020050115061A Division KR100634553B1 (ko) 2005-11-29 2005-11-29 ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체 및 이에 적용되는ｐ-형 전극

Publications (2)

Publication Number Publication Date
KR20050040069A true KR20050040069A (ko) 2005-05-03
KR100647278B1 KR100647278B1 (ko) 2006-11-17

Family

ID=34464730

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030075219A KR100647278B1 (ko) 2003-10-27 2003-10-27 ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체 및 이에적용되는 ｐ-형 전극

Country Status (5)

Country Link
US (1) US7285857B2 (ko)
EP (1) EP1536481B1 (ko)
JP (1) JP5128755B2 (ko)
KR (1) KR100647278B1 (ko)
CN (1) CN100490078C (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7960746B2 (en) * 2004-01-06 2011-06-14 Samsung Led Co., Ltd. Low resistance electrode and compound semiconductor light emitting device including the same
JP4476912B2 (ja) * 2005-09-29 2010-06-09 株式会社東芝 半導体発光素子およびその製造方法
CN101427388B (zh) 2006-04-24 2010-08-18 旭硝子株式会社 发光装置
EP2023408A4 (en) 2006-05-18 2011-06-29 Asahi Glass Co Ltd PROCESS FOR MANUFACTURING AN ILLUMINATING ELEMENT AND LIGHTING ELEMENT
JP5202897B2 (ja) * 2007-07-25 2013-06-05 住友電工デバイス・イノベーション株式会社 電界効果トランジスタおよびその製造方法
US8686412B2 (en) * 2007-07-31 2014-04-01 Hewlett-Packard Development Company, L.P. Microelectronic device
JP2009049267A (ja) * 2007-08-22 2009-03-05 Toshiba Corp 半導体発光素子及びその製造方法
WO2009036642A1 (fr) * 2007-09-21 2009-03-26 Podium Photonics (Guangzhou) Ltd. Couche conductrice transparente de puce del a base de gan et procede de fabrication associe
JP2009129943A (ja) * 2007-11-20 2009-06-11 Mitsubishi Electric Corp 窒化物半導体装置とその製造方法
JP4952534B2 (ja) * 2007-11-20 2012-06-13 三菱電機株式会社 窒化物半導体発光素子の製造方法
US7932541B2 (en) * 2008-01-14 2011-04-26 International Business Machines Corporation High performance collector-up bipolar transistor
JP4977158B2 (ja) * 2009-03-23 2012-07-18 株式会社東芝 情報記録再生装置
JP4659926B2 (ja) 2009-04-02 2011-03-30 パナソニック株式会社 窒化物系半導体素子およびその製造方法
WO2010113238A1 (ja) * 2009-04-03 2010-10-07 パナソニック株式会社 窒化物系半導体素子およびその製造方法
DE102009030045B3 (de) 2009-06-22 2011-01-05 Universität Leipzig Transparente gleichrichtende Metall-Metalloxid-Halbleiterkontaktstruktur und Verfahren zu seiner Herstellung und Verwendung
WO2011125289A1 (ja) * 2010-04-01 2011-10-13 パナソニック株式会社 窒化物系半導体素子およびその製造方法
CN102214762A (zh) * 2010-04-06 2011-10-12 尚安品有限公司 发光二极管芯片及其封装结构
DE102010027070A1 (de) * 2010-07-13 2012-01-19 Eberhard-Karls-Universität Tübingen Gas-Sensor und Verfahren zu seiner Herstellung
CN102181826B (zh) * 2011-03-28 2012-07-04 扬州大学 镓钼共掺杂铟锡氧化物陶瓷靶、透明导电薄膜及制备方法
CN102169944B (zh) * 2011-04-06 2012-11-07 上海大学 Ag/ITO/氧化锌基复合透明电极的发光二极管及其制备方法
CN103493225A (zh) 2011-07-06 2014-01-01 松下电器产业株式会社 氮化物半导体发光元件及其制造方法
US10043942B2 (en) * 2013-10-17 2018-08-07 Luminus Devices, Inc. Vertical multi-junction light emitting diode
JP6652069B2 (ja) * 2015-02-03 2020-02-19 ソニー株式会社 発光ダイオード
US9799747B2 (en) 2015-03-12 2017-10-24 International Business Machines Corporation Low resistance contact for semiconductor devices
KR102367248B1 (ko) * 2015-05-12 2022-02-25 삼성디스플레이 주식회사 터치 스크린 패널
US9846277B1 (en) * 2016-07-28 2017-12-19 Hewlett Packard Enterprise Development Lp Semiconductor devices
US20210257463A1 (en) * 2018-06-20 2021-08-19 Lawrence Livermore National Security, Llc Field assisted interfacial diffusion doping through heterostructure design
WO2021055599A1 (en) * 2019-09-18 2021-03-25 The Regents Of The University Of California Methods of hole injection in indium aluminum gallium nitride light-emitting diodes
CN112071768B (zh) * 2020-09-04 2022-09-20 晶能光电（江西）有限公司 P面工艺监测结构及方法、晶圆结构
CN113488531A (zh) * 2021-07-14 2021-10-08 南方科技大学 P型氮化镓基器件、其欧姆接触系统、及其电极制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5585060A (en) * 1978-12-21 1980-06-26 Mitsubishi Electric Corp Forming method of ohmic electrode to p-type 3-5 group compound semiconductor
JP2748818B2 (ja) * 1993-05-31 1998-05-13 日亜化学工業株式会社 窒化ガリウム系化合物半導体発光素子
EP1450415A3 (en) * 1993-04-28 2005-05-04 Nichia Corporation Gallium nitride-based III-V group compound semiconductor device
US5708301A (en) * 1994-02-28 1998-01-13 Sumitomo Chemical Company, Limited Electrode material and electrode for III-V group compound semiconductor
JP3620926B2 (ja) * 1995-06-16 2005-02-16 豊田合成株式会社 ｐ伝導形３族窒化物半導体の電極及び電極形成方法及び素子
US5760423A (en) * 1996-11-08 1998-06-02 Kabushiki Kaisha Toshiba Semiconductor light emitting device, electrode of the same device and method of manufacturing the same device
JPH10173226A (ja) * 1996-12-06 1998-06-26 Rohm Co Ltd 半導体発光素子
JP3737226B2 (ja) 1996-12-24 2006-01-18 ローム株式会社 半導体発光素子
US6185238B1 (en) * 1997-02-21 2001-02-06 Kabushiki Kaisha Toshiba Nitride compound semiconductor laser and its manufacturing method
JPH10270758A (ja) 1997-03-26 1998-10-09 Toyoda Gosei Co Ltd 窒化ガリウム系化合物半導体素子
US6268618B1 (en) * 1997-05-08 2001-07-31 Showa Denko K.K. Electrode for light-emitting semiconductor devices and method of producing the electrode
JP3736181B2 (ja) 1998-05-13 2006-01-18 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体発光素子
JP3654037B2 (ja) * 1999-03-25 2005-06-02 住友電気工業株式会社 オーミック電極とその製造方法、および半導体装置
CN1171329C (zh) 1999-12-17 2004-10-13 三菱电机株式会社 电池及便携式仪器
JP4024994B2 (ja) * 2000-06-30 2007-12-19 株式会社東芝 半導体発光素子
JP3767496B2 (ja) * 2002-03-01 2006-04-19 セイコーエプソン株式会社 面発光型発光素子およびその製造方法、光モジュール、光伝達装置
KR100612832B1 (ko) 2003-05-07 2006-08-18 삼성전자주식회사 고성능의 질화갈륨계 광소자 구현을 위한 니켈계 고용체를 이용한 오믹 접촉 형성을 위한 금속박막 및 그 제조방법
KR100624411B1 (ko) 2003-08-25 2006-09-18 삼성전자주식회사 질화물계 발광소자 및 그 제조방법

Also Published As

Publication number Publication date
JP2005136415A (ja) 2005-05-26
JP5128755B2 (ja) 2013-01-23
US7285857B2 (en) 2007-10-23
CN100490078C (zh) 2009-05-20
US20050087758A1 (en) 2005-04-28
EP1536481A2 (en) 2005-06-01
EP1536481A3 (en) 2006-10-18
EP1536481B1 (en) 2011-06-08
CN1612300A (zh) 2005-05-04
KR100647278B1 (ko) 2006-11-17

Similar Documents

Publication Publication Date Title
KR100647278B1 (ko) ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체 및 이에적용되는 ｐ-형 전극
KR100612832B1 (ko) 고성능의 질화갈륨계 광소자 구현을 위한 니켈계 고용체를 이용한 오믹 접촉 형성을 위한 금속박막 및 그 제조방법
KR102083837B1 (ko) 자외선 반사성 접촉부
US9112115B2 (en) Nitride semiconductor ultraviolet light-emitting element
JP5715686B2 (ja) 窒化物半導体紫外線発光素子
US7994519B2 (en) Semiconductor chip and method for producing a semiconductor chip
KR100682870B1 (ko) 다층전극 및 이를 구비하는 화합물 반도체 발광소자
KR100624411B1 (ko) 질화물계 발광소자 및 그 제조방법
US20060099806A1 (en) Method of forming electrode for compound semiconductor device
JP2005223326A (ja) 電極層、それを具備する発光素子及び電極層の製造方法
KR20060020331A (ko) 반사전극 및 이를 구비하는 화합물 반도체 발광소자
JP2005286307A (ja) ＩＩＩ−Ｖ族ＧａＮ系化合物半導体発光素子及びその製造方法
JP5085369B2 (ja) 窒化物半導体発光装置及びその製造方法
KR100634553B1 (ko) ＩＩＩ - Ｖ 족 ＧａＮ 계 화합물 반도체 및 이에 적용되는ｐ-형 전극
JP5130436B2 (ja) ＧａＮ系半導体発光素子及びその製造方法
KR20040043047A (ko) ＧａＮ계 화합물 반도체가 사용된 발광소자의 제조방법
JP2000101134A (ja) 窒化物半導体素子の製造方法および窒化物半導体素子
KR100764458B1 (ko) 전극층, 이를 구비하는 발광소자 및 전극층 제조방법
KR100978234B1 (ko) 화합물 반도체 발광소자의 저저항 전극 및 이를 이용한화합물 반도체 발광소자
KR101136230B1 (ko) 반도체 레이저 다이오드 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121016

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 13