KR102083837B1 - 자외선 반사성 접촉부 - Google Patents

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Abstract

오믹층 및 오믹층 상에 위치된 반사층을 포함하는 접촉부가 제공된다. 오믹층은 목표 파장을 갖는 방사에 대해 투명하며, 반면 반사층은 목표 파장을 갖는 방사의 적어도 약 80%를 반사한다. 목표 파장은, 예를 들어, 약 260 내지 약 360 나노미터 사이의 파장 범위 내의 파장을 갖는 자외선 광일 수 있다.

Description

자외선 반사성 접촉부{ULTRAVIOLET REFLECTIVE CONTACT}
관련 출원들의 참조
본 출원은, 본 명세서에 참조로써 포함된, "Ultraviolet Reflective Contact"라는 명칭으로 2011년 12월 12일에 출원되고 함께-계류중인 미국 가특허출원 제61/569,416호에 대한 우선권을 주장한다.
기술분야
본 발명은 전반적으로 반도체 디바이스들에 대한 접촉부들에 관한 것으로, 보다 구체적으로, 자외선 반사성 접촉부에 관한 것이다.
III족 질화물-기반 반도체들이 효율적인 청색 및 자외선 발광 다이오드들, 레이저들, 자외선 검출기들, 및 필드 효과 트랜지스터들에 널리 사용된다. 넓은 밴드-갭(band-gap)에 기인하여, III족 질화물 반도체 재료들은 원자외선 발광 다이오드(deep ultraviolet light emitting diode: DUV LED)들에 대한 최고의 선택들 중 하나이다. 최근 DUV LED들에 대하여 효율성에 있어 상당한 개선들이 이루어졌지만, 이러한 디바이스들의 전체 효율성들은 여전히 낮게 남아있다. 예를 들어, III족 질화물 반도체 재료들의 넓은 밴드-갭은 반도체 층들에 대한 양호한 오믹(ohmic) 접촉부를 형성하는 것을 어렵게 만들며, 이는 접촉부 접합에서 저항성 손실들을 야기한다.
DUV LED 디바이스들은 흔히 DUV LED 디바이스들의 광 추출 및 열 관리를 제어하기 위해 플립-칩(flip-chip) 기술을 채택한다. 예를 들어, 도 1은 종래 기술에 따른 플립-칩 LED(2)의 전형적인 설계를 도시한다. 이러한 설계에 있어, 활성 영역(4)에서 생성된 광의 대부분이 투명 기판을 통해 추출된다. 플립-칩 LED(2)의 효율성은 반도체 층들의 투명 속성들에 크게 의존한다. 그러나, 플립-칩 LED(2)가 높은 효율성을 갖게 하기 위하여, p-형 접촉부(6) 및 n-형 접촉부(8)의 각각이 오믹 및 반사성이며 그럼으로써 각각의 접촉부(6, 8)가 전극뿐만 아니라 활성 영역(4)에 의해 방출되는 광을 반사하기 위한 미러(mirror)로서도 역할하는 것이 또한 바람직하다. 추가적으로, 접촉부들(6, 8)은 디바이스의 동작 동안뿐만 아니라 패키징시의 열 사이클링(thermal cycling) 동안 안정성을 가져야만 한다. 알루미늄이 양호한 반사성 금속이지만, 그러나, 이는 오믹 접촉부를 생성하지 않으며 패키징 동안 불안정하다.
몇몇 유형들의 금속성 접촉부들이 반도체 층들에 대한 오믹 접촉부들을 개선하기 위해 제안되었다. 이러한 접촉부들은, 예를 들어: 니켈/금(Ni/Au), 코발트/금(Co/Au), 팔라듐/금(Pd/Au), 로듐(Rh)-기반, 팔라듐/백금/금(Pd/Pt/Au), Pt/Ni/Au, Ni/Pt/Au, Ni/Pd/Au, 및 티타늄/백금/금(Ti/Pt/Au) 금속성 층들로 형성된다. Pd/Ni 접촉부들의 열적 안정성이 Pd 갈라이드(gallide)들의 형성에 기인하여 향상된다. 추가적으로, Pd/Ni 접촉부들은 접촉 저항의 감소를 야기할 수 있다. Ni-기반 접촉부들에 대하여, Ni는 섭씨 400도 이상에서 쉽게 산화되며, 오믹 접촉부들이 섭씨 500도 이상의 온도에서 악화된다.
하나의 접근방식은 3 나노미터(nm)/2 nm/ 150 nm/ 20 nm/ 30 nm의 대응하는 두께들을 갖는 층들을 구비한, 접촉부에 대한 Pd/Ni/Al/Ti/Au 금속화(metallization) 기법을 제안하였다. 접촉부는 양호한 열적 안정성, 수직 입사각에서 370 nm의 파장을 갖는 방사에 대한 62%의 반사율, 및 질소 가스(N2) 내에서 섭씨 300도에서의 어닐링(annealing) 후의 양호한 오믹 특성들을 나타냈다. Pd 및 Ni의 조합이 양호한 오믹 접촉부를 야기하는 반면, Ni가 없는 접촉부는 더 큰 저항 및 비-선형 거동을 야기한다는 것을 또한 주목되어야 한다. 다른 접근방식은 더 양호한 오믹 속성들을 달성하기 위하여 Ni 증착을 사용하여 갈륨 질화물(GaN) 표면으로부터 잔여 산화물을 제거한다.
지금까지, 대부분의 접촉부 공학기술은 가시 LED들 또는 근자외선(near UV) LED들 위한 것이었었다. 예를 들어, 하나의 접근방식은 405 nm의 파장을 갖는 방사에 대해 75%의 반사율을 갖는 이리듐/은(Ir/Ag) p-형 접촉부에 대한 양호한 오믹 속성들을 발견했다. 동일한 방사 파장에 대하여, 인듐-도핑된(doped) 산화 아연/은(ZnO/Ag) 접촉부는 82.3%의 반사율을 가졌다. 이들은 단지 근자외선 파장의 방사에 대해 제안된 다수의 접촉부 기법들의 예시일 뿐이다. 산화 인듐 주석(ITO) 및 ZnO 접촉부가 또한 근 UV 또는 UVA 파장들에서 동작되는 LED들에 대해 제안되었다. 그러나, UV LED들에 대하여, 높은 반사성 UV 미러들을 제공하기 위해서 상이한 접촉부들이 요구된다.
쇼트키 장벽(Schottky barrier)의 저항을 낮추기 위하여, 금속 및 반도체의 일 함수(work function) 사이의 차이가 감소될 수 있다. 불행히도, III족 질화물 반도체들에 대하여, 밴드 갭이 크며, p-형 반도체들에 대한 결과적인 일 함수 또한 크다. 금속성 접촉부 및 알루미늄 질화 갈륨(AlGaN)의 일 함수만이 p-형 반도체의 쇼트키 접합의 거동을 결정하는 것이 아님이 이해되어야 한다. 공유결합 반도체들에 대한 고밀도 표면 준위(surface state)들의 존재가 계면에서의 페르미 준위(Fermi level)를 고정한다. 이와 무관하게, 오믹 접촉부가 금속 일 함수에 민감하다는 것이 관찰되었다. 예를 들어, 대략 4 전자 볼트(electron volt: eV)의 낮은 일 함수를 갖는 알루미늄은 오믹 접촉부를 야기하지 않는다. 그러나, 각기 5 eV를 넘는 일 함수를 갖는 Pd 및 Ni는 반도체 재료들에 대한 양호한 오믹 접촉부들을 형성한다.
접근방식은, p-형 화합물 반도체 층과의 오믹 접촉부를 형성하는, 은 또는 은-합금으로 형성된 오믹 접촉층을 포함하는 것으로서의 반도체 발광 디바이스에 대한 반사성 전극을 설명한다. 은-합금은, 마그네슘(Mg), Zn, 스칸듐(Sc), 하프늄(Hf), 지르코늄(Zr), 텔루륨(Te), 셀레늄(Se), 탄탈룸(Ta), 텅스텐(W), 니오븀(Nb), 구리(Cu), 실리콘(Si), Ni, Co, 몰리브덴(Mo), 크롬(Cr), 망간(Mn), 수은(Hg), 및 프라세오디뮴(Pr)과 같은 재료들의 그룹 및 은의 합금일 수 있다. 접촉부는, 0.1 내지 500 nm 범위 내의 두께를 가질 수 있는, Ni 또는 Ni-합금으로 구성된 층을 포함할 수 있다. 접촉부는 또한, Ni, Ni-합금, Zn, Zn-합금, Cu, Cu-합금, 루테늄(Ru), IR 및 Rh로부터 선택된 재료로 형성되는 층으로서, 오믹 접촉층 또는 Ni 층 상에 위치된 층 및 광 반사성 재료로 형성된 그 다음 층을 포함한다. 반사성 재료는 Ag, Ag-합금, Al, Al-합금 또는 Rh일 수 있으며, 10 내지 5000 nm 사이의 두께를 가질 수 있다. 전극은, 추가 층이 존재하지 않는 반사성 재료의 표면 상에서 발생할 수 있는 어닐링 프로세스 동안의 응집 현상을 방지하기 위해, 광 반사성 재료 상에 다른 층을 더 포함할 수 있다. 그 층은: Cu, Cu/Ru, Cu/Ir, Cu-합금, Cu-합금/Ru 및 Cu-합금/Ir로부터 선택된 재료로 형성될 수 있다.
본 발명자는, 이상에서 설명된 접촉부들이 근 UV 및 UVA LED들에 대해 최적일 수 있지만, DUV LED에 대한 p-형 III족 반도체에 대한 접촉부가 UV 방출 범위에서의 더 높은 효율성을 달성하기 위해 개선될 수 있다는 것을 발견하였다.
본 발명의 측면들은 오믹층 및 오믹층 상에 위치된 반사층을 포함하는 접촉부를 제공한다. 오믹층은 목표 파장을 갖는 방사에 대해 투명하며, 반면 반사층은 목표 파장을 갖는 방사의 적어도 약 80%를 반사한다. 목표 파장은, 예를 들어, 약 260 내지 약 360 나노미터 사이의 파장 범위 내의 파장을 갖는 자외선 광일 수 있다.
본 발명의 제 1 측면은: 목표 파장을 갖는 방사에 대해 투명한 오믹층; 및 목표 파장을 갖는 방사의 적어도 약 80%를 반사하는 오믹층 상에 위치된 반사층을 포함하며, 목표 파장이 약 260 내지 약 360 나노미터 사이의 파장 범위 내에 있는, 접촉부를 제공한다.
본 발명의 제 2 측면은: 제 1 반도체 층; 및 제 1 반도체 층에 대한 접촉부로서, 상기 접촉부는: 목표 파장을 갖는 방사에 대해 투명한 오믹층; 및 목표 파장을 갖는 방사의 적어도 약 80%를 반사하는 오믹층 상에 위치된 반사층을 포함하며, 목표 파장이 약 260 내지 약 360 나노미터 사이의 파장 범위 내에 있는, 상기 접촉부를 포함하는, 디바이스를 제공한다.
본 발명의 제 3 측면은: 제 1 III족 질화물 반도체 층; 제 1 반도체 층 상에 위치된 제 2 III족 질화물 반도체층으로서, 제 2 반도체 층은 제 1 반도체 층의 밴드 갭보다 더 협소한 밴드 갭을 갖고, 약 50 nm 미만의 두께를 갖는, 상기 제 2 III족 질화물 반도체층; 및 제 2 반도체 층 상에 위치된 접촉부를 포함하며, 상기 접촉부는: 목표 파장을 갖는 방사에 대해 투명한 오믹층; 및 목표 파장을 갖는 방사의 적어도 약 80%를 반사하는 오믹층 상에 위치된 반사층을 포함하며, 목표 파장이 약 260 내지 약 360 나노미터 사이의 파장 범위 내에 있는, 디바이스를 제공한다.
본 발명의 예시적인 측면들은 본 명세서에서 설명된 문제점들 중 하나 이상 및/또는 논의되지 않은 하나 이상의 문제점들을 해결하기 위해 설계된다.
본 발명의 이러한 그리고 다른 특징들이 본 발명의 다양한 측면들을 묘사한 첨부된 도면들과 함께 취해진 본 발명의 다양한 측면들의 다음의 상세한 설명으로부터 보다 더 용이하게 이해될 것이다.
도 1은 종래기술에 따른 플립-칩 LED의 전형적인 설계를 도시한다.
도 2는 일 실시예에 따른 예시적인 다중-층 접촉부를 도시한다.
도 3a 및 도 3b는 일 실시예에 따른 어닐링 전 및 후의 2개의 금속들의 농도의 개략도를 각기 도시한다.
도 4는 일 실시예에 따른 예시적인 접촉부 구성들의 시뮬레이션된 및 측정된 반사 계수들을 도시한다.
도 5는 일 실시예에 따른 예시적인 디바이스의 일 부분을 도시한다.
도 6은 다른 실시예에 따른 예시적인 디바이스의 일 부분을 도시한다.
도 7은 일 실시예에 따른 방사의 다양한 파장들에 대한 접촉부의 반사율에 대한 오믹층의 두께의 영향의 예시적인 그래프를 도시한다.
도 8은 일 실시예에 따른 제조 회로에 대한 예시적인 순서도를 도시한다.
도면들이 축척을 맞추지 않을 수 있다는 것을 주목해야 한다. 도면들은 본 발명의 전형적인 측면들만을 묘사하도록 의도되며, 따라서 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다. 도면들 내에서, 동일한 도면부호들은 도면들 사이에서 동일한 구성요소들을 나타낸다.
이상에서 기술된 바와 같이, 본 발명의 측면들은 오믹층 및 오믹층 상에 위치된 반사층을 포함하는 접촉부를 제공한다. 오믹층은 목표 파장을 갖는 방사에 대해 투명하며, 반면 반사층은 목표 파장을 갖는 방사의 적어도 약 80%를 반사한다. 목표 파장은, 예를 들어, 약 260 내지 약 360 나노미터 사이의 파장 범위 내의 파장을 갖는 자외선 광일 수 있다. 달리 언급되지 않으면, 본 명세서에서 사용되는 바와 같은 용어 "세트(set)"는 하나 이상(즉, 적어도 하나)을 의미하며, 구절 "임의의 해법"은 현재 알려진 또는 이후에 개발되는 임의의 해법을 의미한다.
또한, 2개의 층들 사이에 형성된 접촉부는, 접촉부의 전체 저항이 다음의 2개의 저항들 중 더 큰 것보다 크지 않을 때 "오믹(ohmic)" 또는 "전도성(conducting)"인 것으로 간주된다는 것이 이해되어야 한다: 접촉부-반도체 접합에서의 전압 강하가 2 볼트 이하가 되도록 하는 접촉 저항; 및 접촉부를 포함하는 디바이스의 최대 저항성 엘러먼트 또는 층의 저항보다 적어도 5배 작은 접촉 저항. 일 실시예에 있어, 최대 저항성 엘러먼트는 대응하는 디바이스의 활성 영역이다(예를 들어, 도 1에 도시된 LED의 활성 영역(4)의 저항). 본 명세서에서 사용되는 바와 같은, 층/재료가 방사 파장들의 대응하는 범위에서 전자기 방사의 적어도 약 10%를 통과하게 하는 경우, 층/재료가 "투명"한 것으로 간주된다. 유사하게, 층/재료가 방사 파장들의 대응하는 범위에서 전자기 방사의 적어도 약 10%를 반사하는 경우, 층/재료가 "반사성"인 것으로 간주된다.
도면들로 돌아오면, 도 2는 일 실시예에 따른 예시적인 다중-층 접촉부(10)를 도시한다. 접촉부(10)는 반도체 디바이스에 대한 p-형 또는 n-형 접촉부로서 구현될 수 있다. 일 실시예에 있어, 접촉부(10)는 종래의 LED 또는 초발광 다이오드(super luminescent LED)와 같은 발광 디바이스 상에 구현된다. 대안적으로, 방출 디바이스는 레이저 다이오드(laser diode: LD)로서 동작하도록 구성될 수 있다. 예를 들어, 접촉부(10)는 LED(2)(도 1)와 유사하게 구성된 플립-칩 LED 상에, 예를 들어, 그 위에 도시된 접촉부들(6, 8) 중 하나 또는 둘 모두의 위치에 형성될 수 있다. 그러나, 플립-칩 LED는 이에 대해 접촉부들(10) 중 하나 이상이 사용될 수 있는 다양한 유형들의 반도체 디바이스들 중 단지 예시일뿐이라는 것이 이해되어야 한다.
본 발명의 측면들인 전반적으로 본 명세서에서 방출 디바이스로부터의 광 추출을 개선하는 것에 관해 도시되고 설명되지만, 본 발명의 측면들이 다양한 대안적인 실시예들을 더 제공한다는 것이 이해되어야 한다. 예를 들어, 본 발명의 측면들은, 예를 들어, 레이저 광 생성 구조의 광 펌핑부(optical pumping)의 부분, 레이저 펄스를 사용하는 캐리어(carrier)의 여기부(excitation), 및/또는 이와 유사한 것으로서, 디바이스 내에서의 광의 전달을 용이하게 하도록 구현될 수 있다. 유사하게, 본 발명의 일 실시예는 광센서 또는 광검출기와 같은 센싱 디바이스와 함께 구현될 수 있다. 각각의 경우에 있어, 본 명세서에서 설명되는 접촉부가 희망되는 방향으로의 광의 반사를 용이하게 하기 위하여 포함될 수 있다.
본 명세서에서 설명되는 접촉부를 포함하는 디바이스에 의해 방출되거나 또는 센싱되는 전자기 방사는 가시광, 자외선 방사, 적외선 광, 및/또는 이와 유사한 것을 포함하는 파장들의 임의의 범위 내의 피크 파장을 포함할 수 있다. 일 실시예에 있어, 디바이스는 자외선 스펙트럼 내의 피크 파장을 갖는 방사를 생성하기나 및/또는 센싱하도록 구성된다(예를 들어, 자외선 디바이스). 보다 더 구체적인 실시예에 있어, 자외선 디바이스는 원자외선 방사 스펙트럼 내의 피크 파장을 갖는 방사를 방출하거나 및/또는 검출하도록 구성된다.
일 실시예에 있어, 방출 또는 센싱 디바이스는, 그 안의 다양한 층들의 일부 또는 전부가 III-V족 재료 시스템으로부터 선택된 원소들로 형성된 III-V족 재료들 기반 디바이스이다. 보다 더 구체적이고 예시적인 실시예에 있어, 디바이스의 다양한 층들은 III족 질화물 기반 재료들로 형성된다. III족 질화물 재료들은 하나 이상의 III족 원소들(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In)) 및 질소(N)를 포함하며, 그 결과 BWAlXGaYInZN이고, 여기에서 0 ≤ W, X, Y, Z ≤ 1, 및 W+X+Y+Z = 1이다. 예시적인 III족 질화물 재료들은, III족 원소들의 임의의 몰분율을 갖는 AlN, GaN, InN, BN, AlGaN, AlInN, AlBN, AlGaInN, AlGaBN, AlInBN, 및 AlGaInBN과 같은, 2원, 3원 및 4원 합금들을 포함한다.
임의의 이벤트에 있어, 접촉부(10)는 오믹층(12)을 포함할 수 있으며, 이는 디바이스 헤테로구조의 반도체 층의 표면 상에 위치된다. 오믹층(12)은, 그 위에 접촉부(10)가 위치되는 반도체 층에 대한 양호한 오믹 접촉부를 만드는 임의의 유형의 재료로 형성될 수 있다. 또한, 자외선 디바이스 상에 구현될 때, 오믹층(12)은 목표 파장을 갖는 자외선 방사에 대해 투명(투과성)할 수 있다. 예를 들어, 오믹층(12)은 대략 80% 또는 그 이상의 자외선을 전달할 수 있다. 일 실시예에 있어, 오믹층(12)은 2개 또는 그 이상의 금속 서브-층들로 형성되며, 이들은 증착 동안 급격한 계면을 가질 수 있다. 일 실시예에 있어, 오믹층(12)의 서브-층들이 부분적으로 합금화된다. 금속들 중 하나 이상은, 예를 들어: 코발트(Co), 니켈(Ni), 팔라듐(Pd), 철(Fe), 및 백금(Pt)일 수 있다. 추가적으로, 금속들 중 하나 이상은: Pd, 로듐(Rh), 루테늄(Ru), 오스뮴(Os), 이리듐(Ir), 토륨(Th), 및 붕소(B)일 수 있으며, 이들은 약 1021 cm-3에 이르는 최대 농도를 갖는 칼슘(Ca), 마그네슘(Mg), 베릴륨(Be), 망간(Mn), 또는 주석(Sn) 중 하나 이상을 포함할 수 있다. 예를 들어, 오믹층(12)은: 접착제로서 기능할 수 있는 대략 1 내지 2 nm 두께를 갖는 Co/Mg/Ni의 서브-층; 양호한 오믹 접촉부를 제공할 수 있는 2 내지 5 nm의 팔라듐의 서브-층; 및 대략 150 옹스트롬의 두께를 갖는 로듐의 서브-층을 포함할 수 있다.
일 실시예에 있어, 오믹층(12)은 2개 또는 그 이상의 금속층들의 형성(예를 들어, 증착) 후 어닐링될 수 있다. 어닐링은 델타 조성 프로파일(delta composition profile)을 갖는 단계화된(graded) 오믹층(12)을 형성할 수 있다. 이러한 정도로, 도 3a 및 도 3b는 일 실시예에 따른 어닐링 전 및 후의 오믹층(12)(도 2)을 형성하는 제 1 금속(12A) 및 제 2 금속(12B)의 농도의 개략도들을 각기 도시한다. 도 3a에 예시된 바와 같이, 금속층들 형성 후 그리고 어닐링 전에, 급격한(sharp) 계면이 2개의 금속들(12A, 12B) 사이에 존재한다. 그러나, 도 3b에 도시된 바와 같이 어닐링 후, 오믹층(12) 내의 2개의 금속들(12A, 12B) 사이의 상대 농도가 델타 농도 프로파일을 형성한다. 유사하게, 델타 조성 프로파일은, 예를 들어, 열 증착, 이-빔(e-beam) 증착, 마그네트론 스퍼터링(magnetron sputtering), 레이저 빔에 의한 증착, 및/또는 이와 유사한 것을 사용하여 금속들의 공동-증착(co-deposition) 또는 단계화된 얇은 층들의 증착에 의해 형성될 수 있다. 형성은 또한, 섭씨 450-800도의 온도에서 질소, 아르곤, 산소, 또는 이와 유사한 것을 포함하는 분위기(ambient)에서의 어닐링을 포함할 수 있다.
도 2로 돌아오면, 접촉부(10)는 또한 오믹층(12) 상에 직접적으로 위치된 오믹 보호층(14)을 포함하는 것으로 도시된다. 오믹 보호층(14)은 오믹층(12) 내로의 반사층(16)과 같은 그 다음 층의 확산을 방지하기 위해 최소 두께를 가질 수 있으며 그리고 임의의 유형의 재료를 포함할 수 있다. 일 실시예에 있어, 오믹 보호층(14)은 대략 수십 nm의 두께를 갖는 금속성 층이다. 또한, 오믹 보호층(14)은 목표 파장을 갖는 자외선 방사에 대해 높은 반사율을 가질 수 있다. 일 실시예에 있어, 오믹 보호층(14)은 목표 파장을 갖는 자외선 방사에 대해 적어도 대략 60%의 반사율을 갖는다. 보다 더 구체적인 실시예에 있어, 오믹 보호층은 로듐으로 형성된다. 그러나, 이것이 단지 예시적이라는 것이 이해되어야 한다. 이러한 정도로, 오믹 보호층(14)은: Pt, 레늄(Re), Pd, Rh, Ru, Os, Ir, 또는 이와 유사한 것과 같은 금속; 산화 인듐 주석(ITO), 산화 아연(ZnO), 또는 이와 유사한 것과 같은 산화물; 및/또는 이와 유사한 것으로 형성될 수 있다.
일 실시예에 있어, 오믹 보호층(14)은 자외선 방사의 적어도 일부분이 이를 통해 전달될 수 있도록 충분히 얇다. 결과적으로, 오믹 보호층(14)은 목표 파장을 갖는 자외선 방사에 대해 반(semi)-투명 및 반(semi)-반사성일 수 있다. 이러한 정도로, 접촉부(10)는 오믹 보호층(14) 상에 직접 위치된 반사층(16)을 포함할 수 있다. 반사층(16)은 목표 파장을 갖는, 자외선 방사와 같은 방사에 대해 반사성인 임의의 유형의 재료로 형성될 수 있으며, 방사의 최소 목표량을 반사하기에 충분한 두께를 가질 수 있다. 일 실시예에 있어, 반사층(16)은 목표 파장을 갖는 자외선 방사의 적어도 대략 80%를 반사하는 재료로 형성된다. 보다 더 구체적인 실시예에 있어, 오믹 보호층은 알루미늄(Al)으로 형성된다. 그러나 이것이 단지 예시적이라는 것이 이해되어야 한다. 이러한 정도로, 반사층(16)은: Mg, Al, Be, B, 스칸듐(Sc), Rh, Ir, Os, Pt, Pd, Re, 또는 그들의 합금들, 예컨대, Al/Be 합금, Al/Mg 합금, 및/또는 이와 유사한 것으로 형성될 수 있다.
추가적으로, 접촉부(10)는 반사층(16) 상에 직접 위치되는 반사체(reflector) 보호층(18)을 포함할 수 있다. 반사체 보호층(18)는, 반사층(16)과 전도성 층(20)과 같은 그 다음 층 사이의 혼합(intermix)을 방지하기 위해 최소 두께를 가질 수 있고 그리고 임의의 유형의 재료를 포함할 수 있다. 반사체 보호층(18)은: 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 텅스텐(W), Pd, Rh, Ru, Os, Ir, 바나듐(V), 크롬(Cr), Pt, 또는 그들의 합금들과 같은 임의의 적절한 재료로 형성될 수 있다.
전도성 층(20)은 반사체 보호층(18) 상에 직접적으로 위치될 수 있으며, 그리고 높은 전기 전도도(예를 들어, 대응 디바이스의 동작 온도들에서 적어도 106 S/m(Siemens per meter)의 전도도)를 갖는 임의의 유형의 재료의 층을 포함할 수 있다. 추가적으로, 전도성 층(20)은 높은 열 전도도를 가질 수 있다. 예를 들어, 전도성 층(20)은 낮은 경도(hardness)를 갖는 두꺼운 금속층일 수 있다. 전도성 층(20)에 대한 예시적인 금속들은: 구리(Cu), 은(Ag), 금(Au), 니켈(Ni), 또는 그들의 합금들을 포함한다. 일 실시예에 있어, 전도성 층(20)은 금을 포함한다.
접촉부(10)는 또한 전도성 층(20) 상에 직접적으로 위치된 유전체 접착층(22)을 포함할 수 있다. 유전체 접착층(22)은 접촉부(10)에 대한 절연 유전체 필름(예를 들어, 이산화 실리콘)의 접착을 증진시킬 수 있는 임의의 유형의 재료의 층을 포함할 수 있다. 절연 유전체 필름은, 예를 들어, 접촉 패드의 구역(area)(예를 들어, 접촉부(10)가 플립-칩 디바이스의 부분으로서 구현될 때)의 하나 이상의 영역들 상에, 증착될 수 있다. 일 실시예에 있어, 유전체 접착층(22)은 Ti, Ni, Zr, Pd, 및/또는 이와 유사한 것과 같은 금속의 얇은(예를 들어, 대략 300 옹스트롬) 층이다. 일 실시예에 있어, 유전체 접착층(22)은 적어도 대략 100 옹스트롬의 두께를 갖는다. 그 후 절연 유전체 필름이 임의의 해법(예를 들어, 증착)을 사용하여 유전체 접착층(22)의 상부 표면의 일 부분 상에 형성될 수 있다.
접촉부(10)의 다양한 층들이 임의의 해법을 사용하여 형성될 수 있다. 예를 들어, 접촉부(10)의 층이 열 증착, 이-빔 증착, 마그네트론 스퍼터링, 레이저 빔에 의한 증착, 및/또는 이와 유사한 것을 사용해 형성될 수 있다. 실시예에 있어, 반도체 구조가 획득(예를 들어, 성장됨)되며 그리고 구조의 표면 상에 위치될 하나 이상의 접촉부들에 대한 위치(들)가 식별된다. 포토레지스트가 표면 상에 위치될 수 있으며, 식별된 위치(들)에서 개구부(opening)들을 포함할 수 있다. 그 다음, 오믹층(12), 및 오믹 보호층(14)이 임의의 해법(예를 들어, 아세톤 또는 이와 유사한 것을 사용하는 포토레지스트의 후속 제거가 뒤따르는 이-빔 증착을 사용하여 층들(12, 14)을 성장시킴에 의한)을 사용하여 개구부들 내에 형성될 수 있다. 구조가 불활성 가스로 채워진 챔버 내에 위치되어 있는 동안, 층들(12, 14)이 빠른 열적 어닐링(예를 들어, 구조를 섭씨 600도까지 가열하고 그 다음 대략 초당 섭씨 8도의 레이트로 구조를 냉각시킴)을 겪을 수 있다. 그 후, 반사층(16), 반사체 보호층(18), 전도성 층(20), 및 유전체 접착층(22)과 같은 나머지 층들이 임의의 해법(예를 들어, 포토레지스트 및 후속 성장 또는 이와 유사한 것을 사용하여)을 사용하여 형성될 수 있다.
본 명세서에서 논의된 바와 같이, 접촉부(10)는 목표 파장을 갖는 방사를 반사하도록 구성될 수 있다. 이러한 정도로, 본 명세서에서 설명된 예시적인 접촉부 구성들이 그들의 반사율에 대해 시뮬레이션되고 측정되었다. 도 4는 일 실시예에 따른 시뮬레이션된 그리고 측정된 예시적인 접촉부 구성들의 반사 계수들을 도시한다. 제 1 구성(경우 (a))에 있어, 오믹층(12) 및 오믹 보호층(14)을 포함하는 접촉부에 대한 반사율이 대략 240 nm 내지 400 nm 사이의 방사 파장들의 범위에 걸쳐 시뮬레이션되고 측정되었다. 제 2 구성(경우 (b))에 있어, 어닐링된 오믹층(12) 및 오믹 보호층(14)을 포함하는 접촉부에 대한 반사율이 방사 파장들의 동일한 범위에 걸쳐 시뮬레이션되고 측정되었다. 마지막으로, 제 3 구성(경우 (c))에 있어, 도 2에 도시된 6개의 모든 층들을 포함하는 접촉부(어닐링된 층들(12 및 14)을 갖는)에 대한 반사율이 방사 파장들의 동일한 범위에 걸쳐 시뮬레이션되고 측정되었다.
예시된 바와 같이, 각각의 접촉부 구성(경우들 (a~c))은 대략 260 내지 대략 360 nm 사이의 자외선 스펙트럼의 파장을 갖는 방사에 대해 적어도 대략 45%의 반사율(예를 들어, 진공-대(to)-접촉부 계면에 대해 측정된 것으로서)을 갖는다. 또한, 본 명세서에서 설명된 바와 같이 층들(12 및 14)을 어닐링하는 것이 반사율에서 주목할만한 개선을 제공하였으며, 이와 동시에 반사층(16)(및 그 다음 층들)의 부가가 접촉부의 전체 반사율을 크게 증가시켰다. 대략 260 내지 대략 360 nm 사이의 자외선 스펙트럼 범위의 파장을 갖는 방사에 대하여, 경우 (c)의 접촉부 구성의 반사율이 대략 70%와 대략 80% 사이였다.
목표 파장을 갖는 방사(예를 들어, 자외선 방사)에 관한 접촉부(10)의 특정 실시예를 고려하면: 오믹층(12)은 니켈/코발트/팔라듐으로 형성되며, 100 옹스트롬 미만의 총 두께, 및 적어도 60%의 투과율을 가지며; 오믹 보호층(14)은 로듐으로 형성되고, 20 내지 500 옹스트롬 사이의 범위의 두께, 및 적어도 40%의 반사율을 가지고; 반사층(16)은 알루미늄으로 형성되고, 적어도 80%의 반사율, 및 적어도 200 nm의 두께를 가지며; 반사체 보호층(18)은 적어도 300 옹스트롬의 두께를 가지고; 전도성 층(20)은 적어도 500 옹스트롬의 두께를 갖는 높은 열적 및 전기적 전도성의 낮은 경도의 층이며; 및 유전체 접착층(22)은 적어도 100 옹스트롬의 두께를 갖는다. 각각의 경우에 있어, 반사율이 진공 대 재료 계면에서 측정된다.
접촉부의 형성 이전에, 접촉부의 하나 이상의 측면들을 개선하기 위하여 반도체 구조가 프로세싱될 수 있다. 이러한 정도로, 도 5는 일 실시예에 따른 예시적인 디바이스 구조(30)의 일 부분을 도시한다. 디바이스 구조(30)는 반도체 층(32)에 대한 접촉부(10A)를 포함한다. 일 실시예에 있어, 재료의 얇은 층(34)이 접촉부(10A)의 형성 이전에 반도체 층(32) 상에 증착된다. 층(34)은 층(32)의 밴드 갭보다 더 협소한 밴드 갭을 가질 수 있다. 층들(32, 34)은 디바이스 구조(30)에 대응하는 디바이스의 하나 이상의 목표 속성들에 기초하여 임의의 적절한 재료로 형성될 수 있다. 일 실시예에 있어, 층들(32, 34)은 III족 질화물 층들과 같은 III-V족 반도체 층들이다. 보다 더 구체적인 실시예에 있어, 층(32)은 AlGaN으로 형성되고, 층(34)은 GaN으로 형성된다. 층(34)은, 대략 50 nm 미만, 예를 들어, 대략 수 nm 또는 그 이하의 두께를 가질 수 있다. 또한, 층(34)이 도핑될 수 있다. 도핑은 p-형 또는 n-형일 수 있다. 일 실시예에 있어, 층(34)이 분극 도핑(polarization doped)되며, 이는 반도체 층(32)과의 더 양호한 오믹 접촉을 가능하게 할 수 있다. 예를 들어, 층(34)은 n-형 또는 p-형 중 어느 하나이며 80%를 넘는 갈륨 함량을 갖는 고농도로 도핑된 GaN의 얇은 층을 포함할 수 있다. 대안적으로, 층(34)은 InxAlyGa1 -x-yN으로 형성될 수 있으며, 여기에서 0 ≤ x, y ≤ 1, 및 x+y ≤ 1이다. 추가적으로, 층(32)은 단계화된 GaN-AlGaN 영역을 포함할 수 있다.
일 실시예에 있어, 본 명세서에서 설명된 접촉부 및/또는 디바이스의 층들 중 하나 이상이 측면으로 비균질(inhomogeneous) 구조를 가질 수 있다. 이러한 정도로, 층(32)이 측면으로 비균질일 수 있으며, 예를 들어, 이는 측면 방향에서 층(34)에 대한 비균질 전도성 및/또는 투명 속성들을 제공할 수 있다. 추가적으로, 접촉부(10A)가 측면으로 비균질 오믹층을 포함하는 것으로 도시된다. 구체적으로, 오믹층은 복수의 오믹 아일랜드(island)들(12A-12F)로 형성된다. 오믹 아일랜드들(12A-12F)은 랜덤하게 위치되거나 또는 패턴화된다. 반도체 층(32)의 비균질 영역들 위의 오믹 아일랜드들(12A-12F)의 정렬은, 예를 들어, 반도체 층의 패턴화 및 과성장(overgrowth), 오믹층의 패턴화, 및/또는 이와 유사한 것을 통해 미리 결정되거나 또는 랜덤할 수 있다.
일 실시예에 있어, 오믹층 재료가 증착되고, 그 후 오믹 보호층(14A)과 함께 어닐링되며, 이는 오믹 보호층(14A) 내에 내장되는 랜덤하게 위치된 아일랜드들(12A-12F)을 형성한다. 대안적으로, 오믹층 재료가 오믹 보호층(14A)의 증착 전에 어닐링될 수 있다. 이러한 경우에 있어, 오믹 아일랜드들(12A-12F)은 오믹 보호층(14A)(또는 다른 오믹층)의 증착을 위한 핵생성 사이트(nucleation site)들로서 역할할 수 있다. 오믹 아일랜드들(12A-12F)은 아래에 놓인(underlying) 반도체 층(34)과의 오믹 접촉 속성들 및 투명 속성들을 가질 수 있으며, 이들 중 하나 또는 둘 다는 오믹 아일랜드들(12A-12F) 사이의 단속적(intermittent) 영역들에서의 전도성 및 투명 속성들과 상이할 수 있다.
대안적으로, 오믹 아일랜드들(12A-12F)이 패턴화될 수 있다. 예를 들어, 오믹 아일랜드들(12A-12F)은 광 결정(photonic crystal)을 형성할 수 있다. 유사하게, 아래에 놓인 반도체 층(34)이 패턴화될 수 있다. 일 실시예에 있어, 패턴의 특징 크기(characteristic size)는 나노-스케일일 수 있다. 오믹 아일랜드들(12A-12F) 및/또는 반도체 층(34)의 패턴화는 오믹 아일랜드들(12A-12F) 사이의 상대적 거리, 위치, 크기 및/또는 이와 유사한 것에 대한 제어를 제공할 수 있다. 오믹 아일랜드들(12A-12F) 및/또는 반도체 층(34)은 에칭, 마스킹, 및/또는 이와 유사한 것과 같은 임의의 해법을 사용하여 패턴화될 수 있다. 일 실시예에 있어, 오믹층은, 예를 들어, 오믹층의 증착 동안 반도체 층(34)을 가열함으로써, 부분적으로 반도체 층(34)을 관통한다.
일 실시예에 있어, 오믹층의 하나 이상의 측면들이 층(34)과 접촉부(10A) 사이의 계면에 대한 전기 속성들의 목표 세트에 기초하여 구성될 수 있다. 예를 들어, 오믹 아일랜드들(12A-12F)이 어닐링 동안 형성될 때, 어닐링 전에 증착되는 오믹층 재료의 두께는, 어닐링 후, 오믹 아일랜드들(12A-12F)이 신뢰할 수 있고 동작적으로 안정적인 오믹 접촉부(10A)를 제공하기 위하여 반도체 층(34)의 충분한 면적(area)을 커버하면서, 오믹 아일랜드들(12A-12F) 사이의 평균 거리가 아래에 놓인 반도체 층(34)의 전류 확산(spreading) 길이 보다 작거나 또는 이에 비할 수 있도록 선택될 수 있다. 또한, 오믹 아일랜드들(12A-12F)의 특징 면적 및 오믹 아일랜드들(12A-12F) 사이의 특징 간격(D)은, 오믹 아일랜드들(12A-12F)의 특징 면적에 의해 나누어진 단위 면적당 접촉부(10A)의 접촉 저항이 인접 오믹 아일랜드들(12A-12F) 사이의 특징 간격(D)에 의해 곱해지고 그리고 오믹 아일랜드들(12A-12F)의 특징 폭에 의해 나누어진 반도체 층(34)의 시트(sheet) 저항과 10배 미만으로 상이하도록 하기 위한 것일 수 있다.
다른 실시예에 있어, 다른 오믹 금속층, 예를 들어, 팔라듐의 층이 오믹 보호층(14A) 대신 오믹층과 함께 어닐링된다. 대안적으로, 접촉부는, 아래에 놓인 반도체 층과의 쇼트키 접촉을 형성하는 다른 금속층에 의해 단속되는(intermitted) 오믹 아일랜드들을 포함할 수 있다. 이러한 정도로, 도 6은 다른 실시예에 따른 예시적인 디바이스 구조(40)의 일 부분을 도시한다. 디바이스 구조(40)는 그 위에 접촉부(10B)가 위치되는 III족 질화물 반도체 층과 같은 반도체 층(42)을 포함한다. 접촉부(10B)는 연속적이거나 또는 불연속적일 수 있는 아일랜드들(46A-46C)의 다른 세트에 의해 단속되는 오믹 아일랜드들(44A-44C)의 세트를 포함한다. 일 실시예에 있어, 아일랜드들(44A-44C, 46A-46C)의 둘 모두의 세트들은 상이한 유형들의 금속들, 예를 들어, 코발트 및 니켈로 형성된다. 추가 실시예에 있어, 아일랜드들(46A-46C)의 세트는 티타늄과 같은 낮은 일 함수를 갖는 금속을 포함할 수 있으며, 반도체 층(42)과의 쇼트키 접촉을 형성할 수 있다.
본 명세서에서 논의된 바와 같이, 도 5의 오믹 아일랜드들(12A-12F) 또는 도 6의 오믹 아일랜드들(44A-44C)과 같은 오믹 아일랜드들의 반사 속성들은 오믹 보호층(14A) 또는 아일랜드들(46A-46C)의 세트와 같은 재료의 점재층(interspersed layer)의 반사 속성들과 상이할 수 있다. 일 실시예에 있어, 재료의 점재층은 목표 파장을 갖는 방사(예를 들어, 자외선 방사)를 많이 반사할 수 있으며, 반면 오믹 아일랜드들은 목표 파장을 갖는 방사에 대해 실질적으로 투과성이거나 흡수성이다. 예를 들어, 재료의 점재층은 목표 파장을 갖는 자외선 방사에 대해 대략 60%( 진공 대 층 계면에서 측정되는 것으로서)보다 더 높은 반사율을 가질 수 있다. 이와 무관하게, 재료의 점재층은 오믹층을 부분적으로 오버랩하거나, 오믹층과 합금되거나, 오믹층 바로 위에 있거나, 오믹층의 아일랜드들 사이에 있거나, 또는 이들의 임의의 조합일 수 있다.
본 명세서에서 설명된 바와 같이, 본 명세서에서 설명된 접촉부들의 오믹층은 접촉부에 대한 합리적인 낮은 접촉 저항을 제공하면서 목표 파장의 방사(예를 들어, 자외선 방사)의 미미한 흡수를 제공하도록 충분히 얇을 수 있다. 도 7은 일 실시예에 따른 방사의 다양한 파장들에 대한 접촉부 반사율 상의 오믹층의 두께의 영향의 예시적인 그래프를 도시한다. 이러한 경우에 있어, 오믹층은 니켈로 형성되었다. 예시된 바와 같이, 200 내지 400 nm 사이의 임의의 파장의 방사에 대하여 적어도 50%의 반사율을 보장하기 위해, 오믹층이 대략 50 옹스트롬(A) 미만의 두께를 가져야만 한다.
일 실시예에 있어, 본 발명은 본 명세서에서 설명된 바와 같이 설계되고 제조되는 디바이스들 중 하나 이상을 포함하는 회로(예를 들어, 본 명세서에서 설명된 바와 같이 구성된 하나 이상의 접촉부들을 포함하는)의 설계 및/또는 제조 방법을 제공한다. 이러한 정도로, 도 8은 일 실시예에 따른 회로(126)를 제조하기 위한 예시적인 순서도를 도시한다. 처음에, 사용자는 본 명세서에서 설명된 바와 같은 반도체 디바이스에 대한 디바이스 설계(112)를 생성하기 위하여 디바이스 설계 시스템(110)을 사용할 수 있다. 디바이스 설계(112)는, 디바이스 설계(112)에 의해 정의된 특징들에 따라 물리적인 디바이스들(116)의 세트를 생성하기 위해 디바이스 제조 시스템(114)에 의해 사용될 수 있는 프로그램 코드를 포함할 수 있다. 유사하게, 디바이스 설계(112)는, 사용자가 회로 설계(122)를 생성하기 위해 사용할 수 있는(예를 들어, 하나 이상의 입력들 및 출력들을 회로 내에 포함된 다양한 디바이스들에 연결함에 의해), 회로 설계 시스템(120)에 제공될 수 있다(예를 들어, 회로들 내에서 사용이 가능한 컴포넌트로서). 회로 설계(122)는 본 명세서에서 설명된 바와 같이 설계된 디바이스를 포함하는 프로그램 코드를 포함할 수 있다. 어떠한 경우에도, 회로 설계(122) 및/또는 하나 이상의 물리적 디바이스들(116)이 회로 설계(122)에 따라 물리적 회로(126)를 생성할 수 있는 회로 제조 시스템(124)에 제공될 수 있다. 물리적 회로(126)는 본 명세서에서 설명된 바와 같이 설계된 하나 이상의 디바이스들(116)을 포함할 수 있다.
다른 실시예에 있어, 본 발명은, 본 명세서에서 설명된 바와 같은 반도체 디바이스(116)를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 제공한다. 이러한 경우에 있어, 시스템(110, 114)은 본 명세서에서 설명된 바와 같은 반도체 디바이스(116)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다. 유사하게, 본 발명의 일 실시예는, 본 명세서에서 설명된 바와 같이 설계 및/또는 제조된 적어도 하나의 디바이스(116)를 포함하는 회로(126)를 제조하기 위한 회로 제조 시스템(124) 및/또는 설계하기 위한 회로 설계 시스템(120)을 제공한다. 이러한 경우에 있어, 시스템(120, 124)은 본 명세서에서 설명된 바와 같은 적어도 하나의 반도체 디바이스(116)를 포함하는 회로(126)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다.
또 다른 실시예에 있어, 본 발명은, 실행될 때, 컴퓨터 시스템이 본 명세서에서 설명된 바와 같은 반도체 디바이스를 설계 및/또는 제조하는 방법을 구현하도록 컴퓨터 시스템을 인에이블(enable)하는, 적어도 하나의 컴퓨터-판독가능 매체 에 심어진(fixed) 컴퓨터 프로그램을 제공한다. 예를 들어, 컴퓨터 프로그램은 본 명세서에서 설명된 바와 같은 디바이스 설계(112)를 생성하도록 디바이스 설계 시스템(110)을 인에이블할 수 있다. 이러한 정도로, 컴퓨터-판독가능 매체는, 컴퓨터 시스템에 의해 실행될 때 본 명세서에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드를 포함한다. 용어 "컴퓨터-판독가능 매체"는, 이로부터 프로그램 코드의 저장된 카피가 컴퓨팅 디바이스에 의해 인지되거나, 재생되거나, 또는 달리 통신될 수 있는, 현재 공지된 또는 향후 개발될 표현의 유형의 매체의 임의의 유형 중 하나 이상을 포함한다는 것이 이해되어야 한다.
다른 실시예에 있어, 본 발명은 컴퓨터 시스템에 의해 실행될 때 본 명세서에서 설명된 프로세스들 중 전부 또는 일부를 구현하는 프로그램의 카피를 제공하기 위한 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템은, 제 2의 별개의 장소에서의 수신을 위해, 그것의 특성 세트 중 하나 이상을 가지며 및/또는 프로그램 코드를 데이터 신호들의 세트로 인코딩하기 위하여 이러한 방식으로 변경되는 데이터 신호들의 세트를 생성 및 송신하기 위하여, 프로그램 코드의 카피를 프로세싱할 수 있다. 유사하게, 본 발명의 일 실시예는, 본 명세서에서 설명된 데이터 신호들의 세트를 수신하고, 데이터 신호들의 세트를 적어도 하나의 컴퓨터-판독가능 매체에 심어진 컴퓨터 프로그램의 카피로 해석하는 컴퓨터 시스템을 포함하는, 본 명세에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드의 카피를 획득하는 방법을 제공한다. 어느 경우에든, 데이터 신호들의 세트가 임의의 유형의 통신 링크를 사용하여 송신/수신될 수 있다.
또 다른 실시예에 있어, 본 발명은 본 명세서에서 설명된 바와 같은 반도체 디바이스를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 생성하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템이 획득될 수 있고(예를 들어, 생성되거나, 유지되거나, 이용가능하게 만들어지거나, 등) 및 본 명세서에서 설명된 프로세스를 수행하기 위한 하나 이상의 컴포넌트들이 획득될 수 있으며(예를 들어, 생성되거나, 구매되거나, 사용되거나, 수정되거나, 등), 컴퓨터 시스템에 활용될 수 있다. 이러한 정도로, 활용(deployment)은 다음 중 하나 이상을 포함할 수 있다: (1) 컴퓨팅 디바이스에 프로그램 코드를 설치하는 것; (2) 하나 이상의 컴퓨팅 및/또는 I/O 디바이스들을 컴퓨터 시스템에 부가하는 것; (3) 본 명세서에서 설명된 프로세스를 수행하도록 컴퓨터 시스템을 인에블하기 위해 컴퓨터 시스템을 통합 및/또는 수정하는 것; 및/또는 이와 유사한 것.
본 발명의 다양한 측면들에 대한 이상의 설명은 예시 및 설명의 목적을 위해 제공되었다. 이는, 개시된 것을 정확하게 형성하기 위하여, 철저하거나 또는 본 발명을 한정하도록 의도되지 않았으며, 명백히, 다수의 수정예들 및 변형예들이 가능하다. 당업자에게 자명할 수 있는 이러한 수정예들 및 변형예들은 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 범위 내에 속한다.

Claims (21)

  1. 접촉부(contact)로서:
    목표 파장을 갖는 방사에 대해 투명한 오믹층(ohmic layer)으로서, 상기 오믹층은 반도체 층과 접촉하는 복수의 아일랜드(island)들을 포함하며, 상기 복수의 아일랜드들 사이의 평균 거리는 상기 접촉부에 인접한 상기 반도체 층의 전류 확산 길이보다 더 작은, 상기 오믹층;
    상기 오믹층 상에 위치된 반사층으로서, 상기 반사층은 상기 목표 파장을 갖는 방사의 적어도 80%를 반사하며, 상기 목표 파장은 파장들의 자외선 범위 내에 있는, 상기 반사층; 및
    상기 반사층 상에 위치된 전도성 층으로서, 상기 전도성 층은 상기 접촉부에 대한 동작 온도들에서 적어도 106 S/m(Siemens per meter)의 전기 전도도를 갖는 재료로 형성되는, 상기 전도성 층을 포함하는, 접촉부.
  2. 청구항 1에 있어서,
    상기 오믹층과 상기 반사층 사이에 위치된 오믹 보호층을 더 포함하며,
    상기 오믹 보호층은 상기 오믹층 내로의 상기 반사층의 확산(diffusion)을 방지하도록 구성되는, 접촉부.
  3. 청구항 2에 있어서,
    상기 오믹 보호층은 로듐(rhodium)을 포함하는, 접촉부.
  4. 청구항 1에 있어서,
    상기 오믹층은 100 옹스트롬 미만의 두께를 갖는, 접촉부.
  5. 청구항 1에 있어서,
    상기 반사층과 상기 전도성 층 사이에 위치된 반사체(reflector) 보호층을 더 포함하며,
    상기 반사체 보호층은 상기 반사층 내로의 상기 전도성 층의 확산을 방지하도록 구성되는, 접촉부.
  6. 청구항 1에 있어서,
    상기 전도성 층 상에 위치되는 유전체 접착층을 더 포함하며,
    상기 유전체 접착층은 상기 접촉부에 대한 절연 유전체 필름의 접착을 증진시키도록 구성되는, 접촉부.
  7. 청구항 1에 있어서,
    상기 오믹층은 적어도 2개의 금속들로 형성되는, 접촉부.
  8. 청구항 7에 있어서,
    상기 오믹층은 델타 조성 프로파일(delta composition profile)을 갖는, 접촉부.
  9. 디바이스로서:
    제 1 반도체 층; 및
    상기 제 1 반도체 층에 대한 접촉부를 포함하며,
    상기 접촉부는:
    목표 파장을 갖는 방사에 대해 투명하며, 상기 제 1 반도체 층을 부분적으로 관통(penetrate)하는 오믹층;
    상기 오믹층 상에 위치된 반사층으로서, 상기 반사층은 상기 목표 파장을 갖는 방사의 적어도 80%를 반사하며, 상기 목표 파장은 파장들의 자외선 범위 내에 있는, 상기 반사층; 및
    상기 반사층 상에 위치된 전도성 층으로서, 상기 전도성 층은 상기 디바이스에 대한 동작 온도들에서 적어도 106 S/m(Siemens per meter)의 전기 전도도를 갖는 재료로 형성되는, 상기 전도성 층을 포함하는, 디바이스.
  10. 청구항 9에 있어서,
    상기 접촉부는 상기 오믹층과 상기 반사층 사이에 위치된 오믹 보호층을 더 포함하며,
    상기 오믹 보호층은 상기 오믹층 내로의 상기 반사층의 확산을 방지하도록 구성되는, 디바이스.
  11. 청구항 9에 있어서,
    상기 목표 파장은 260 내지 360 nm 사이의 파장 범위 내인, 디바이스.
  12. 청구항 9에 있어서,
    상기 오믹층은 적어도 하나의 금속 층으로 형성되는, 디바이스.
  13. 청구항 9에 있어서,
    상기 오믹층은 상기 제 1 반도체 층과 접촉하는 복수의 아일랜드들을 포함하며, 상기 복수의 아일랜드들 사이의 평균 거리는 상기 오믹층에 바로 인접한 반도체 층의 전류 확산 길이보다 더 작은, 디바이스.
  14. 청구항 9에 있어서,
    상기 오믹층은, 제 1 금속의 제 1 서브-층(sub-layer) 및 상기 제 1 금속과는 다른 제 2 금속의 제 2 서브-층으로 형성되는, 디바이스.
  15. 청구항 9에 있어서,
    상기 제 1 반도체 층과 상기 접촉부 사이에 위치되는 제 2 반도체 층을 더 포함하며,
    상기 제 2 반도체 층은 상기 제 1 반도체 층의 밴드 갭(band gap) 보다 더 좁은 밴드 갭을 가지고, 상기 제 2 반도체 층은 50 nm 미만의 두께를 갖는, 디바이스.
  16. 청구항 15에 있어서,
    상기 제 1 및 제 2 반도체 층들은 III족 질화물 재료들로 형성되며, 상기 제 2 반도체 층은 적어도 80%의 갈륨 함량을 갖는, 디바이스.
  17. 청구항 9에 있어서,
    상기 접촉부 아래의 상기 반도체 층의 표면이 패턴화되며, 상기 패턴은 나노스케일의 특징 크기(characteristic size)를 갖는, 디바이스.
  18. 청구항 9에 있어서,
    상기 제 1 반도체 층은: 측면으로의 비균질(inhomogeneous) 전기 전도도 또는 측면으로의 비균질 반사율 중 적어도 하나는 갖는, 디바이스.
  19. 디바이스로서:
    측면으로의 비균질(inhomogeneous) 전기 전도도 또는 측면으로의 비균질 반사율 중 적어도 하나는 갖는 제 1 III족 질화물 반도체 층;
    상기 제 1 반도체 층 상에 위치된 제 2 III족 질화물 반도체 층으로서, 상기 제 2 반도체 층은 상기 제 1 반도체 층의 밴드 갭 보다 더 좁은 밴드 갭을 가지며, 상기 제 2 반도체 층은 50 nm 미만의 두께를 갖는, 상기 제 2 III족 질화물 반도체 층; 및
    상기 제 2 반도체 층 상에 위치된 접촉부를 포함하며,
    상기 접촉부는:
    목표 파장을 갖는 방사에 대해 투명한 오믹층으로서, 상기 오믹층은 상기 제 2 반도체 층과 접촉하는 복수의 아일랜드들을 포함하며, 상기 복수의 아일랜드들 사이의 평균 거리는 상기 제 2 반도체 층의 전류 확산 길이보다 더 작은, 상기 오믹층;
    상기 오믹층 상에 위치된 반사층으로서, 상기 반사층은 상기 목표 파장을 갖는 방사의 적어도 80%를 반사하며, 상기 목표 파장은 파장들의 자외선 범위 내에 있는, 상기 반사층; 및
    상기 반사층 상에 위치된 전도성 층으로서, 상기 전도성 층은 상기 디바이스에 대한 동작 온도들에서 적어도 106 S/m(Siemens per meter)의 전기 전도도를 갖는 재료로 형성되는, 상기 전도성 층을 포함하는, 디바이스.
  20. 청구항 19에 있어서,
    상기 목표 파장은 260 내지 360 nm 사이의 파장 범위 내인, 디바이스.
  21. 청구항 19에 있어서,
    상기 디바이스는 원자외선(deep ultraviolet) 발광 디바이스로서 동작하도록 구성되는, 디바이스.
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