KR20050031397A - 광 반도체 집적 회로 장치의 제조 방법 - Google Patents

광 반도체 집적 회로 장치의 제조 방법 Download PDF

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Abstract

종래의 광 반도체 집적 회로 장치에서는, 반사 방지막의 실리콘 질화막은 절연막을 에칭할 때의 에칭 스토퍼막으로서 이용되어, 웨트 에칭에 의해 한번에 절연막을 제거하였다. 그 때문에, 가공 정밀도가 뒤떨어진다고 하는 문제가 있었다. 본 발명의 광 반도체 집적 회로 장치에서는, 실리콘 기판(24) 상면에 다층의 배선층을 형성한 후, 포토다이오드(21)의 반사 방지막 상면의 절연층을 드라이 에칭에 의해 제거하고 있다. 이 때, 다결정 실리콘막(51)을 에칭 스토퍼막으로서 이용하고 있다. 따라서, 본 발명의 포토다이오드에서는 드라이 에칭을 이용하지만, 반사 방지막인 실리콘 질화막을 오버 에칭하지 않기 때문에, 그 막 두께의 변동을 방지할 수 있다. 그 결과, 본 발명의 포토다이오드에서는 입사광의 감도의 향상을 실현할 수 있고, 미세화 구조를 실현할 수 있다.

Description

광 반도체 집적 회로 장치의 제조 방법{MANUFACTURING METHOD OF OPTICAL SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 포토다이오드를 갖는 광 반도체 집적 회로 장치의 제조 방법에 관한 것으로, 포토다이오드 위에 적층되는 절연막 두께의 변동을 해소하여, 포토다이오드의 감도를 향상시키는 것을 목적으로 한다.
블루 레이저용 포토다이오드에서는, 투명 패키지에서 입사광의 에너지를 흡수하여, 패키지가 타버린다. 따라서, IC 패키지에 중공(中空) 패키지를 채용해야 한다. 그 결과, 포토다이오드 형성 영역 위의 절연막은 중공 패키지의 공기에 노출되기 때문에, 절연막 표면에서의 입사광의 반사가 발생하고, 이것이 절연막의 막 두께에 의존성을 가지기 때문에, 결과적으로 포토다이오드의 감도가 절연막의 변동에 의해서 변동된다는 문제가 알려져 있다.
그래서 절연막의 막 두께 변동에 의한 감도 변동 대책을 위해 표면 보호막으로서 실리콘 질화막의 단층막만을 포토다이오드 형성 영역 위에 피복하는 기술이 있다(특허 문헌 1 참조).
특허 문헌 1 : 일본 특개 2001-320078호 공보
특허 문헌 1의 발명에서는, 상기 실리콘 질화막은 절연막을 에칭할 때의 에칭 스토퍼막으로서 이용되고, 웨트 에칭에 의해, 한번에 절연막을 제거하였다. 그 때문에, 에칭 제거할 때에, 기판 표면에 대하여 수평 방향으로도 에칭이 진행되어, 원하는 구조로 에칭하는 것이 곤란하여, 가공 정밀도가 뒤떨어진다는 문제가 있었다.
본 발명은, 상술한 각 사정을 감안하여 이루어진 것으로, 본 발명의 광 반도체 집적 회로 장치의 제조 방법에서는, 반도체 기판을 준비하고, 상기 반도체 기판 위에 반도체층을 형성하고, 상기 반도체층에 포토다이오드를 형성하는 공정과, 상기 포토다이오드 형성 영역의 상기 반도체층 표면에 실리콘 질화막을 형성한 후, 상기 실리콘 질화막 위에 실리콘 산화막을 형성하는 공정과, 상기 실리콘 산화막 위에 다결정 실리콘막을 형성하는 공정과, 상기 다결정 실리콘막 상면에 절연층을 적층하는 공정과, 상기 절연층 표면으로부터 드라이 에칭에 의해 상기 포토다이오드 형성 영역의 상기 절연층을 제거하는 공정과, 상기 실리콘 산화막과 상기 다결정 실리콘막을 제거하고, 상기 실리콘 질화막을 노출시키는 공정을 포함하는 것을 특징으로 한다. 따라서, 본 발명의 광 반도체 집적 회로 장치의 제조 방법에서는, 포토다이오드 형성 영역 위에 형성된 절연층을 제거할 때에, 드라이 에칭에 의해, 상기 절연층을 제거한다. 따라서, 에칭에 의한 가공 정밀도를 향상시키고, 미세화 프로세스를 실현할 수 있다.
본 발명의 광 반도체 집적 회로 장치의 제조 방법에서, 상기 절연층을 제거하는 공정에서는, 상기 다결정 실리콘막을 에칭 스토퍼막으로서 이용하고, 상기 드라이 에칭에 의해 상기 절연층을 제거하는 것을 특징으로 한다. 따라서, 본 발명의 광 반도체 집적 회로 장치의 제조 방법에서는, 포토다이오드 형성 영역 위에 형성된 절연층을 제거할 때에, 다결정 실리콘막을 에칭 스토퍼막으로서 이용한다. 따라서, 본 발명에서는 드라이 에칭에 의해 포토다이오드 형성 영역 위의 절연층을 제거하는 것이 가능하다.
본 발명의 광 반도체 집적 회로 장치의 제조 방법에서, 상기 다결정 실리콘막을 제거하는 공정에서는, 상기 실리콘 산화막을 에칭 스토퍼막으로서 이용하고, 드라이 에칭에 의해 상기 다결정 실리콘막을 제거하고, 상기 실리콘 산화막을 제거하는 공정에서는, 상기 실리콘 질화막을 에칭 스토퍼막으로서 이용하여, 웨트 에칭에 의해 상기 실리콘 산화막을 제거하는 것을 특징으로 한다. 따라서, 본 발명의 광 반도체 집적 회로 장치의 제조 방법에서는, 다결정 실리콘막을 드라이 에칭으로 제거한다. 그리고 실리콘 산화막을 웨트 에칭으로 제거한다. 따라서, 포토다이오드 상면에, 반사 방지막으로서의 실리콘 질화막만을 배치할 수 있다.
<실시예>
이하에, 본 발명의 일 실시예인 광 반도체 집적 회로 장치의 제조 방법에 대하여, 도 1∼도 12를 참조로 상세히 설명한다.
우선, 도 1에 도시한 바와 같이, P형의 단결정 실리콘 기판(24)에 포토레지스트(58)를 마스크로 하여 붕소(B)를 이온 주입한다. 그리고, N2 가스로 약 1180℃의 열 처리를 4시간 정도 가하여 P형의 단결정 실리콘 기판(24) 표면에 제1 분리 영역(31)을 형성하는 붕소(B)를 확산한다.
다음으로, 도 2에 도시한 바와 같이, P형의 단결정 실리콘 기판(24)에 비도핑의 제1 에피택셜층(25)을 비저항 100 Ωㆍ㎝ 이상, 두께 15㎛로 형성한다.
다음으로, 도 3에 도시한 바와 같이, 제1 에피택셜층(25) 표면을 약 1100℃의 열 산화로 약 6700Å의 실리콘 산화막을 성장시켜, 선택 마스크를 형성한다. 그리고, NPN 트랜지스터의 N+형 매립층(41)과 용량 소자의 N+형 매립층(40)을 형성하는 안티몬을 확산한다.
다음으로, 도 4에 도시한 바와 같이, 선택 마스크로서 이용한 실리콘 산화막을 HF계의 에칭제를 이용하여 제거하고, 제2 분리 영역(32)을 형성하는 붕소(B)를 포토레지스트를 마스크로 하여 이온 주입한다. 그리고, P형의 단결정 실리콘 기판(24) 전체에 N2 가스로 약 1180℃의 열 처리를 4 시간 정도 가하여, 제1과 제2 분리 영역(31,32)을 확산함으로써 양자를 연결한다. 그것에 의해 분리 영역(27)을 형성한다.
다음으로, 도 5에 도시한 바와 같이, 제1 에피택셜층(25) 위에 비저항 1.2 Ωㆍ㎝, 막 두께 7㎛의 인도핑의 제2 에피택셜층(26)을 형성한다. 그리고, 제2 에피택셜층(26) 표면을 열 산화한다. 그 후, N2 가스로 약 1180℃의 열 처리를 2 시간 정도 가하여 분리 영역을 재차 확산시킨다. 이 열 처리에 의해, 제2 분리 영역(32)이 실리콘 표면측에 확산되기 때문에, 그 만큼 후술하는 제3 분리 영역(33)을 얕게 확산시킬 수 있다. 따라서, 제3 분리 영역(33)의 가로 방향 확산을 억제할 수 있고, 제3 분리 영역(33)의 표면 점유 면적을 축소 가능하다. 그 결과, 집적도를 향상시킬 수 있다. 그리고, 실리콘 산화막을 포토 에치하여 선택 마스크로 한다. 그 후, 제3 분리 영역(33)을 형성하는 붕소(B)를 확산시킨다. 제1과 제2 에피택셜층(25,26)은 양자를 완전히 관통하는 P+형 분리 영역(27)에 의해서 포토다이오드(21)를 형성하는 제1 아일랜드 영역(28)과, 용량 소자(22)를 형성하는 제2 아일랜드 영역(29)과, NPN 트랜지스터(23)를 형성하는 제3 아일랜드 영역(30)으로 전기적으로 분리된다. 그리고, 베이스에 이온 주입하여, N2 가스로 약 1100℃의 열 처리를 1 시간 정도 가하여 베이스 확산을 행하여 NPN 트랜지스터의 베이스 영역(42)을 형성한다.
다음으로, 도 6에 도시한 바와 같이, 에미터에 인(P)을 이온 주입하고, N2 가스로 약 900℃의 열 처리를 40분 정도 가하여 에미터 확산을 행하여 NPN 트랜지스터의 에미터 영역(43)과 콜렉터 컨택트 영역(44)을 형성한다. 그리고 동시에, 용량 소자의 하부 전극 영역(37)과, 포토다이오드의 N+형 확산 영역(34)을 형성한다.
다음으로, 도 7에 도시한 바와 같이, N+형 확산 영역(34)과 하부 전극 영역(37) 위의 실리콘 산화막(35)을 제거하고, CVD법에 의해서 900Å 정도의 막 두께의 실리콘 질화막을 퇴적하고, 포토 에칭함으로써 포토다이오드의 표면 보호막(36)과 용량 소자의 유전체 피막(38)을 형성한다.
다음으로, 도 8에 도시한 바와 같이, CVD법에 의해 비도핑의 실리콘 산화막(50)을 500Å∼1200Å 정도 퇴적하고, 다결정 실리콘막(51)을 2000Å 정도 퇴적한다. 그리고, 포토다이오드부 이외의 다결정 실리콘막(51)을 포토 에치하여 제거한다. 그 때의 에칭은 CF4+O2계의 가스를 이용한 드라이 에칭을 채용한다.
다음으로, 도 9에 도시한 바와 같이, 실리콘 산화막(52)을 6000Å∼10000Å 정도 퇴적한다.
그리고, 용량 소자(22) 상부 전극용 개구를 형성하기 위해서 용량 소자(22) 위의 비도핑의 실리콘 산화막(50)과 실리콘 산화막(52)을 포토 에치한다. 그 때의 에칭은 HF계의 에칭제를 이용한 웨트 에칭을 채용한다. 그 후, 컨택트 홀을 개구한다. 본 실시예에서 컨택트 홀은 NPN 트랜지스터(23)의 전극 추출용으로 형성된다. 또한, 도시하지는 않았지만, 용량 소자(22)나 포토다이오드(21)의 전극 추출용으로도 형성된다. 컨택트 홀 형성 시의 에칭은 우선 HF계의 에칭제를 이용한 웨트 에칭을 행하여, 도중까지 컨택트 홀을 개구한다. 그 후, 드라이 에칭을 행하여, 컨택트 홀을 완전히 개구한다. 도중까지 웨트 에칭을 행하는 목적은 사이드 에치에 의해, 컨택트 홀의 상단이 넓어짐으로써 그 후의 공정에서 퇴적되는 Al의 스텝 커버리지를 향상시켜, Al의 단선을 방지하기 위해서이다.
그 후, Al-Si 합금을 약 1.2㎛ 퇴적하고, 포토 에치에 의해 제1 Al을 형성한다. 그 때의 에칭은 드라이 에칭을 채용한다. 제1 Al에 의해 용량 소자(22) 상에는 용량 소자 상부 전극(39)을 형성한다. 동시에 NPN 트랜지스터(23) 상에는 전극(46)을 형성한다.
다음으로, 도 10에 도시한 바와 같이, 포토다이오드(21) 위의 실리콘 산화막(52)을 포토 에치에 의해 제거한다. 그 때의 에칭은 CHF3+O2계의 가스를 이용한 드라이 에칭을 채용한다. 에칭 시에 다결정 실리콘막(51)을 에칭 스토퍼막으로서 이용한다. 따라서, 상기 가스는, 실리콘 산화막(52)의 다결정 실리콘막(51)에 대한 선택비가 10∼20 정도가 되도록 선택된다. 다결정 실리콘막(51)이 에칭 스토퍼막으로서 이용됨으로써 오버에치에 의해 반사 방지막인 실리콘 질화막(36)이 연삭되는 것을 방지하여, 그 막 두께의 변동을 방지할 수 있다.
다음으로, 도 11에 도시한 바와 같이, 포토다이오드(21) 위의 다결정 실리콘막(51)을 포토 에치에 의해 제거한다. 그 때의 에칭은 CF4+O2계의 가스를 이용한 드라이 에칭을 채용한다. 에칭 시에는 실리콘 산화막(50)을 에칭 스토퍼막으로서 이용한다. 따라서, 상기 가스는 다결정 실리콘막(51)의 실리콘 산화막(50)에 대한 선택비가 15∼25 정도가 되도록 선택된다.
그리고, 포토다이오드(21) 위의 실리콘 산화막(50)을 포토 에치에 의해 제거한다. 그 때의 에칭은 HF계의 에칭제를 이용한 웨트 에칭을 채용한다. 에칭 시에는 실리콘 질화막(36)을 에칭 스토퍼막으로서 이용한다. 따라서, 상기 에칭제는 실리콘 산화막(50)의 실리콘 질화막(36)에 대한 선택비가 10, 바람직하게는 20 정도가 되도록 선택된다. 에칭 후의 형상은 실리콘 산화막(50)에 편측 약 1200Å 정도의 사이드 에치가 들어가기 때문에, 그 위의 다결정 실리콘막(51)이 그 만큼만 가로로 돌출되는 형상으로 되지만, 디바이스적인 문제는 없다. 그리고, 패시베이션 피막(48)의 형성에 의해 광 반도체 장치의 구조가 된다.
다음으로, 포토다이오드(21)의 구조와 작용을 설명한다. 우선, 구조에 대한 것이지만, 상술한 바와 같이 제1 에피택셜층(25)은 비도핑으로 형성되어 있고, 제2 에피택셜층(26)은 인 도핑으로 형성되어 있다. 이 구조에서, N+형의 확산 영역(34)은 캐소드 영역으로서 이용된다. 그리고, P형의 단결정 실리콘 기판(24)은 애노드 영역으로서 이용되고 있다.
또한, 본 실시예에서는, N+형의 확산 영역(34)의 표면에는, 반사 방지막인 실리콘 질화막(36)이 형성되어 있다. 그리고, N+형 분리 영역(34)의 실리콘 질화막(36)을 일부 제거한 부분에는 캐소드 전극(도시하지 않음)이 배치되고, 분리 영역(27)의 표면에 애노드 전극(도시하지 않음)이 배치된다.
다음으로, 포토다이오드(21)의 작용을 이후에 도시한다. 포토다이오드(21)는 캐소드 전극에 +5V와 같은 Vcc 전위를, 애노드 전극에 GND 전위를 인가한 역 바이어스 상태로 동작시킨다. 이러한 역 바이어스 상태를 제공하면, 포토다이오드(21)의 제1과 제2 에피택셜층(25,26)에 공핍층이 넓어지고, 제1 에피택셜층(25)이 높은 비저항층이기 때문에 특히 제1 에피택셜층(25) 내로 크게 넓어진다. 그 공핍층은 P형의 단결정 실리콘 기판(24)에 도달할 때까지 용이하게 넓어져, 매우 두꺼운 공핍층을 얻을 수 있다. 그 때문에, 포토다이오드(21)의 접합 용량을 저감하여, 고속 응답을 가능하게 한다.
본 발명의 광 반도체 집적 회로 장치의 제조 방법에서는, 포토다이오드의 반사 방지막 상면에 형성된 절연층을 제거할 때에, 드라이 에칭에 의해 제거할 수 있다. 즉, 본 발명에서는 실리콘 질화막 상면의 다결정 실리콘막을 드라이 에칭의 에칭 스토퍼막으로서 이용함으로써, 소자의 가공 정밀도를 향상시켜서, 미세화 프로세스를 실현할 수 있다.
본 발명의 광 반도체 집적 회로 장치의 제조 방법에서는, 포토다이오드의 반사 방지막인 실리콘 질화막 상면에 실리콘 산화막을 형성하고, 실리콘 산화막 위에 다결정 실리콘막을 형성한다. 그리고, 절연층을 드라이 에칭할 때에, 다결정 실리콘막을 에칭 스토퍼막으로서 이용한다. 또한, 다결정 실리콘막을 드라이 에칭할 때에, 실리콘 산화막을 에칭 스토퍼막으로서 이용한다. 그에 따라, 본 발명의 포토다이오드에서는 드라이 에칭을 이용하지만, 반사 방지막인 실리콘 질화막을 오버 에칭하지 않기 때문에, 그 막 두께의 변동을 방지할 수 있다. 그 결과, 본 발명의 포토다이오드에서는 입사광의 감도의 향상을 실현할 수 있고, 미세화 구조를 실현할 수 있다.
도 1은 본 발명의 실시예에서의 광 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 실시예에서의 광 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 실시예에서의 광 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 실시예에서의 광 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 실시예에서의 광 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 6은 본 발명의 실시예에서의 광 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 실시예에서의 광 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 8은 본 발명의 실시예에서의 광 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 9는 본 발명의 실시예에서의 광 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 10은 본 발명의 실시예에서의 광 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 실시예에서의 광 반도체 집적 회로 장치의 제조 방법을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 포토다이오드
23 : NPN 트랜지스터
22 : 용량 소자
51 : 다결정 실리콘막
50 : 비도핑의 실리콘 산화막
52 : 실리콘 산화막

Claims (3)

  1. 반도체 기판을 준비하고, 상기 반도체 기판 위에 반도체층을 형성하고, 상기 반도체층에 포토다이오드를 형성하는 공정과,
    상기 포토다이오드 형성 영역의 상기 반도체층 표면에 실리콘 질화막을 형성한 후, 상기 실리콘 질화막 위에 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막 위에 다결정 실리콘막을 형성하는 공정과,
    상기 다결정 실리콘막 상면에 절연층을 적층하는 공정과,
    상기 절연층 표면으로부터 드라이 에칭에 의해 상기 포토다이오드 형성 영역의 상기 절연층을 제거하는 공정과,
    상기 실리콘 산화막과 상기 다결정 실리콘막을 제거하여, 상기 실리콘 질화막을 노출시키는 공정을 포함하는 것을 특징으로 하는 광 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 절연층을 제거하는 공정에서는, 상기 다결정 실리콘막을 에칭 스토퍼막으로서 이용하여, 상기 드라이 에칭에 의해 상기 절연층을 제거하는 것을 특징으로 하는 광 반도체 집적 회로 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 다결정 실리콘막을 제거하는 공정에서는, 상기 실리콘 산화막을 에칭 스토퍼막으로서 이용하여, 드라이 에칭에 의해 상기 다결정 실리콘막을 제거하고,
    상기 실리콘 산화막을 제거하는 공정에서는, 상기 실리콘 질화막을 에칭 스토퍼막으로서 이용하여, 웨트 에칭에 의해 상기 실리콘 산화막을 제거하는 것을 특징으로 하는 광 반도체 집적 회로 장치의 제조 방법.
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