JP2008300789A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】同一半導体基板上にフォトダイオードとトランジスタとを混載した半導体装置の動作速度の更なる高速化と、フォトダイオードにおけるパルスの応答遅延の改善を図る。
【解決手段】第一導電型の半導体基板と、この半導体基板上に形成された第一導電型のエピタキシャル層と、第一導電型のエピタキシャル層上に形成された第二導電型のエピタキシャル層と、第一導電型のエピタキシャル層内に形成された第二導電型のコレクタ領域を有するトランジスタと、第一導電型のエピタキシャル層上に第二導電型の半導体領域を形成してなるフォトダイオードとを有する半導体装置において、コレクタ領域の下方における半導体基板表面の不純物濃度を、コレクタ領域と第一導電型のエピタキシャル層との接合により生じる空乏層の下端が半導体基板に達する不純物濃度とし、フォトダイオードの下方における半導体基板に、トラップ準位を形成した。
【選択図】図１

Description

本発明は、半導体装置、特に、同一半導体基板上にフォトダイオードとトランジスタとを混載した半導体装置及び、同半導体装置の製造方法に関するものである。

従来より、同一半導体基板上に、受光素子であるフォトダイオードと、バイポーラトランジスタとを混載した半導体装置が広く知られている。

この半導体装置は、光ディスク装置等に設けられ、光ディスクに出射したレーザ光の反射光を受光して光ディスクに記録されているデータを読み出すビームディテクタ等として用いられるものである。

このような同一の半導体基板上にフォトダイオードやトランジスタ等といった複数の半導体素子を混載した半導体装置では、年々高集積化が進んでいるが、半導体装置の高集積化を行う場合には、ラッチアップ対策が不可欠であった。

すなわち、半導体装置において複数の微細な半導体素子を複数集積すると、導電型が異なる半導体領域の境界部分に、本来設計していないダイオードやサイリスタ等が形成されることがあり、この半導体装置に動作電圧以上の電圧が印加された場合、これらのダイオードやサイリスタがオンして、設計していない領域に電流が流れるラッチアップ現象が発生するおそれがあった。

このラッチアップ現象の発生を抑制する半導体装置として、フォトダイオードとバイポーラトランジスタとを形成する半導体基板の表面に、P型の不純物であるB（ボロン）を高濃度にイオン注入することによって、ラッチアップの発生を抑制可能に構成した半導体装置が考案されていた（たとえば、特許文献１参照。）。

図3に示すように、この半導体装置100は、P型の半導体基板101の表面全体にBをイオン注入することによって形成した比較的不純物濃度の高いP＋型半導体層102と、このP＋型半導体層102上に形成したP型のエピタキシャル層103と、このP型のエピタキシャル層103上に形成したN型のエピタキシャル層104とを備えていた。

そして、この半導体装置100では、上記P型のエピタキシャル層103内にバイポーラトランジスタのN型の埋込コレクタ領域105を形成すると共に、この埋込コレクタ領域105上のN型のエピタキシャル層104内にP型のベース領域106を形成し、このベース領域106上にN型のエミッタ領域107を形成して、NPN型のバイポーラトランジスタ108を形成していた。

また、この半導体装置100では、バイポーラトランジスタ108の形成領域の周囲におけるP型のエピタキシャル層103にBを選択的にイオン注入することによって比較的不純物濃度の高い素子分離領域109を形成し、この素子分離領域109を挟んだバイポーラトランジスタ108の形成領域外におけるN型のエピタキシャル層104に、N型の不純物をイオン注入して比較的不純物濃度の高いN＋領域110を形成することによって、フォトダイオード111を形成していた。なお、図中の符号112は、同一の半導体基板101上に形成されたポリシリコン抵抗、符号113は、同一の半導体基板101上に形成されたMIS（metal-insulator-semiconductor）容量、符号114は、同一の半導体基板101上に形成された保護ダイオードである。

また、この半導体装置100では、フォトダイオード111及びバイポーラトランジスタ108下方以外のP型のエピタキシャル層103にBをイオン注入して、比較的不純物濃度の高いP＋エピタキシャル層115を設けることによっても、ラッチアップ現象の発生を抑制していた。

このように、この半導体装置100では、P型の半導体基板101の表面全体に比較的不純物濃度の高いP＋型半導体層102を設け、バイポーラトランジスタ108の形成領域とフォトダイオード111の形成領域との間におけるP型のエピタキシャル層103にP型の不純物をイオン注入することによって形成した比較的不純物濃度の高い素子分離領域109を設けると共に、ポリシリコン抵抗112、MIS容量113、保護ダイオード114の各形成領域におけるP型のエピタキシャル層103に、P型の不純物をイオン注入して形成したP＋エピタキシャル層115を設けることによって、ラッチアップの発生を抑制するように構成されていた。
特開平１０−２０９４１１号公報

ところが、上記従来の半導体装置100では、ラッチアップ現象の発生を抑制するために、P型の半導体基板101の表面全体にP＋型半導体層102を形成していたため、半導体装置100の動作速度を高速化することが困難であった。

すなわち、上記従来の半導体装置100では、バイポーラトランジスタ108のN型の埋込コレクタ領域105とP型のエピタキシャル層103との接合面に空乏層が形成され、この空乏層の形成部が寄生容量として作用することとなり、バイポーラトランジスタ108の動作の高速化の妨げとなっていた。

この空乏層の幅を拡大すれば、寄生容量を低減することができ、バイポーラトランジスタ108の動作の更なる高速化を図ることができるが、上記半導体装置100では、P型の半導体基板101の表面全体にP型の不純物濃度が高いP＋型半導体層102が形成されていたため、この空乏層の幅を拡大することが困難であり、バイポーラトランジスタ108の動作を更に高速化することが困難であった。

また、上記従来の半導体装置100では、フォトダイオードに、hν（H：プランク定数、ν：光の振動数）のエネルギーを有する光が入射すると、電子と正孔との対が発生する。その際、電子は逆バイアスのかかっているPN接合に引き寄せされ、これがパルス波形のTailとして検出され、特にCD（Compact Disc）の再生等に用いる長波長レーザを検出する際に、パルスの応答遅延（Slow Tail）が起こるおそれがあった。

そこで、請求項１に係る本発明では、第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記第一導電型のエピタキシャル層上に形成された第二導電型のエピタキシャル層と、前記第一導電型のエピタキシャル層内に形成された第二導電型のコレクタ領域を有するトランジスタと、前記第一導電型のエピタキシャル層上に第二導電型の半導体領域を形成してなるフォトダイオードとを有する半導体装置において、前記コレクタ領域の下方における前記半導体基板表面の不純物濃度を、前記コレクタ領域と前記第一導電型のエピタキシャル層との接合により生じる空乏層の下端が前記半導体基板に達する不純物濃度とし、前記フォトダイオードの下方における前記半導体基板に、トラップ準位を形成したことを特徴とする。

また、請求項２に係る本発明では、請求項１に記載の半導体装置において、前記トラップ準位は、前記半導体基板における前記フォトダイオードの形成位置へ選択的に、第一導電型の不純物イオン、又は、第一導電型の不純物イオンと不活性イオンとをイオン注入することにより形成したことを特徴とする。

また、請求項３に係る本発明では、請求項１又は請求項２に記載の半導体装置において、前記トランジスタと前記フォトダイオードとを電気的に分離する素子分離領域を有し、前記素子分離領域は、第一導電型の不純物濃度が前記コレクタ領域の下方における前記半導体基板表面の不純物濃度よりも高濃度であることを特徴とする。

また、請求項４に係る本発明では、請求項１〜３に記載の半導体装置において、前記第二導電型のエピタキシャル層上に絶縁膜を介して形成された半導体抵抗素子を有し、前記半導体抵抗素子の下方における前記半導体基板表面の不純物濃度が、前記コレクタ領域の下方における前記半導体基板表面の不純物濃度と等しいことを特徴とする。

また、請求項５に係る本発明では、請求項１〜４のいずれか１項に記載の半導体装置において、前記第二導電型のエピタキシャル層上に、半導体容量素子を有し、前記半導体容量素子の下方における前記半導体基板表面の不純物濃度が、前記コレクタ領域の下方における前記半導体基板表面の不純物濃度と等しいことを特徴とする。

また、請求項６に係る本発明では、請求項１〜５のいずれか１項に記載の半導体装置において、前記第二導電型のエピタキシャル層上に、第一導電型の半導体領域を形成してなる保護ダイオードを有し、前記保護ダイオードの下方における前記半導体基板表面の不純物濃度が、前記コレクタ領域の下方における前記半導体基板表面の不純物濃度と等しいことを特徴とする。

また、請求項７に係る本発明では、第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記第一導電型のエピタキシャル層上に形成された第二導電型のエピタキシャル層と、前記第一導電型のエピタキシャル層内に形成された第二導電型のコレクタ領域を有するトランジスタと、前記第一導電型のエピタキシャル層上に第二導電型の半導体領域を形成してなるフォトダイオードとを有する半導体装置の製造方法において、前記コレクタ領域の下方における前記半導体基板表面の不純物濃度を、予め前記コレクタ領域と前記第一導電型のエピタキシャル層との接合により生じる空乏層の下端が前記半導体基板に達する不純物濃度とする工程と、前記フォトダイオードの下方における前記半導体基板に、トラップ準位を形成する工程とを有することを特徴とする。

本発明では、第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記第一導電型のエピタキシャル層上に形成された第二導電型のエピタキシャル層と、前記第一導電型のエピタキシャル層内に形成された第二導電型のコレクタ領域を有するトランジスタと、前記第一導電型のエピタキシャル層上に第二導電型の半導体領域を形成してなるフォトダイオードとを有する半導体装置の動作速度の更なる高速化を図ることができる。

また、フォトダイオード下方の半導体基板にトラップ準位を形成したことによって、フォトダイオードに光が入射した際に発生する電子は、トラップ準位に吸収されて消滅するので、パルス波形のTailが検出されることがなくなり、パルスの応答遅延を改善することができる。

以下、本発明に係る半導体装置の一実施形態について、図面を参照して具体的に説明する。図１は、本実施形態に係る半導体装置を示す説明図であり、図２は、本実施形態に係る半導体装置の製造方法を示す説明図である。

図１に示すように、本実施形態に係る半導体装置1は、第一導電型であるP型不純物を比較的低濃度に含有したP-型半導体基板2と、このP-型半導体基板2上に形成された第一導電型であるP型の不純物を比較的低濃度に含有したP-型エピタキシャル層6と、このP-型エピタキシャル層6上に形成された第二導電型であるN型の不純物を比較的低濃度に含有したN-型エピタキシャル層10と、P-型エピタキシャル層6内の所定位置に形成された第二導電型であるN型の不純物を含有した埋込コレクタ領域13を有するNPN型バイポーラトランジスタ17と、P-型エピタキシャル層6上の所定位置に第二導電型であるN型の不純物を含有した半導体領域からなる受光部19を形成して構成したフォトダイオード21とを備えている。

特に、本実施形態では、埋込コレクタ領域13の下方におけるP-型半導体基板2表面の不純物濃度を、埋込コレクタ領域13とP-型エピタキシャル層6との接合により生じる空乏層の下端がP-型半導体基板2に達するような不純物濃度となるように構成している。

具体的には、このP-型半導体基板2表面近傍において、P型の不純物であるB（ボロン）の濃度が1.5E15/cm^３となるように構成している。

このように、P-型半導体基板2の表面におけるP型の不純物濃度を構成することによって、NPN型バイポーラトランジスタ17の埋込コレクタ領域13とP-型エピタキシャル層6との間に生じる空乏層の幅を、その下端がP-型半導体基板2に達するまで可及的に拡大することができるため、NPN型バイポーラトランジスタ17とP-型半導体基板2との間に形成される寄生容量を大幅に低減することができ、これにより、NPN型バイポーラトランジスタ17の動作速度をより一層高速化することができる。

しかも、この半導体装置1は、フォトダイオード21の下方におけるP-型半導体基板2の表面に、選択的に第一導電型の不純物イオン、又は、第一導電型の不純物イオンと不活性イオンとをイオン注入することにより形成したトラップ準位5を備えている。

このように、フォトダイオード21下方におけるP-型半導体基板2にトラップ準位を設けることによって、フォトダイオード21に光が入射した際に生じる電子を、このトラップ準位5により吸収して消滅させることによって、フォトダイオード21により光を検出する場合に、パルス波形のTailが検出されることがなくなり、パルスの応答遅延（Slow Tail）を改善することができる。

また、本実施形態では、上記トラップ準位を形成する際にイオン注入する不純物イオンとしてBを用いるようにしており、不活性イオンとしては、シリコン、アルゴン、ゲルマニウム、ヘリウム、ネオン、クリプトン、キセノン等を用いるようにしている。

さらに、この半導体装置1は、上記NPN型バイポーラトランジスタ17、フォトダイオード21、後述のポリシリコン抵抗23、MIS容量26、保護ダイオード30といった同一基板上に形成する各半導体素子をそれぞれ電気的に分離する素子分離領域を備えている。

そして、この素子分離領域は、図１に示すように、第一素子分離領域4と第二素子分離領域8とからなり、これら第一素子分離領域4及び第二素子分離領域8は、P-型半導体基板2、P-型エピタキシャル層6、N-型エピタキシャル層10におけるNPN型バイポーラトランジスタ17、フォトダイオード21、のポリシリコン抵抗23、MIS容量26、保護ダイオード30の各形成領域の間に、Bを選択的にイオン注入することによって形成したものである。

なお、第一素子分離領域4は、上記トラップ準位5を形成する際のイオン注入により、トラップ準位5と同時に形成するようにしている。

特に、本実施形態では、素子分離領域（第一素子分離領域4及び第二素子分離領域8）におけるP型の不純物濃度を、NPN型バイポーラトランジスタ17の埋込コレクタ領域13の下方におけるP-型半導体基板2表面の不純物濃度よりも高濃度となるように構成しており、具体的には、P型の不純物濃度が1.0E18/cm^３と比較的高濃度になるようにしている。

このように、同一のP-型半導体基板2上に形成する複数の半導体素子の間に、P型不純物濃度が比較的高い第一素子分離領域4及び第二素子分離領域8を形成することによって、同一のP-型半導体基板2上に複数の半導体素子を形成した場合のラッチアップ現象の発生を防止するようにしている。

また、この半導体装置1は、上記NPN型バイポーラトランジスタ17及びフォトダイオード21を形成しているP-型半導体基板2と同一のP-型半導体基板2上におけるN-型エピタキシャル層10上の所定位置に絶縁膜となるLOCOS酸化膜14を介して形成された半導体抵抗素子であるポリシリコン抵抗23を備えている。

そして、このポリシリコン抵抗23の下方におけるP-型半導体基板2表面のP型の不純物濃度が、NPN型バイポーラトランジスタ17の埋込コレクタ領域13の下方におけるP-型半導体基板2表面のP型の不純物濃度と等しくなるように構成している。

そのため、このポリシリコン抵抗23の下方には、N-型エピタキシャル層10とP-型エピタキシャル層6とのPN接合による寄生容量が形成され、この寄生容量と、ポリシリコン抵抗23直下のLOCOS酸化膜14からなる寄生容量とが直列接続することとなり、ポリシリコン抵抗23下方のP-型半導体基板2に対する寄生容量を低減して、この半導体装置1の動作速度の更なる高速化を図ることができる。

また、この半導体装置1は、上記NPN型バイポーラトランジスタ17、フォトダイオード21、ポリシリコン抵抗23を形成しているP-型半導体基板2と同一のP-型半導体基板2上におけるN-型エピタキシャル層10上の所定位置に、半導体容量素子であるMIS容量26を備えている。

しかも、このMIS容量26の下方におけるP-型半導体基板2表面のP型の不純物濃度が、NPN型バイポーラトランジスタ17の埋込コレクタ領域13の下方におけるP-型半導体基板2表面のP型の不純物濃度と等しくなるように構成している。

そのため、このMIS容量26の下方において、N-型エピタキシャル層10とP-型エピタキシャル層6とのPN接合による生じる空乏層の幅を、その下端がP-型半導体基板2に達するまで拡大することができるので、MIS容量26下方において、P-型半導体基板2に対する寄生容量を可及的に低減することができ、半導体装置1の動作速度を更に高速化することができる。

また、この半導体装置1は、上記NPN型バイポーラトランジスタ17、フォトダイオード21、ポリシリコン抵抗23、MIS容量26を形成しているP-型半導体基板2と同一のP-型半導体基板2上におけるN-型エピタキシャル層10上の所定位置に、第一導電型であるP型の半導体領域からなるP型領域27を形成することにより構成した保護ダイオード30を備えている。

しかも、この保護ダイオード30の下方におけるP-型半導体基板2表面のP型の不純物濃度が、NPN型バイポーラトランジスタ17の埋込コレクタ領域13の下方におけるP-型半導体基板2表面のP型の不純物濃度と等しくなるように構成している。

そのため、この保護ダイオード30の下方において、N-型エピタキシャル層10とP-型エピタキシャル層6とのPN接合による生じる空乏層の幅を、その下端がP-型半導体基板2に達するまで拡大することができるので、保護ダイオード30下方において、P-型半導体基板2に対する寄生容量を可及的に低減することができ、半導体装置1の動作速度を更に高速化することができる。

以下、本実施形態に係る半導体装置の製造方法について説明する。図2（ａ）に示すように、本実施形態に係る半導体装置1を製造する際には、まず、P型の不純物濃度が比較的低くなるように予め構成したP-型半導体基板2を用意する。

特に、本実施形態では、このP-型半導体基板2におけるP型の不純物濃度を、後にこのP-型半導体基板2上に形成するP-型エピタキシャル層6と、このP-型エピタキシャル層6内に形成するN型の埋込コレクタ領域13との接合により生じる空乏層の下端が、P-型半導体基板2に達する濃度となるように構成しており、具体的には、P型の不純物であるB（ボロン）の濃度が1.5E15/cm^３となるように構成している。

このように、P-型半導体基板2の表面におけるP型の不純物濃度を構成することによって、NPN型バイポーラトランジスタ17の埋込コレクタ領域13とP-型エピタキシャル層6との間に生じる空乏層の幅を、その下端がP-型半導体基板2に達するまで可及的に拡大することができるため、NPN型バイポーラトランジスタ17とP-型半導体基板2との間に形成される寄生容量を大幅に低減することができ、これにより、NPN型バイポーラトランジスタ17の動作速度をより一層高速化することができる。

次に、このP-型半導体基板2の表面に所定のパターニングを施したレジストマスク3を形成し、P型の不純物であるB又は、Bと不活性イオンのイオン注入を行う。

このとき形成するレジストマスク3は、後にこのP-型半導体基板2上方に形成されるNPN型バイポーラトランジスタ17、フォトダイオード21、ポリシリコン抵抗23、MIS容量26、保護ダイオード30の各形成領域の境界部分と、フォトダイオード21の形成領域以外の部分を被覆するようにパターニングを行うようにしている。

そして、このレジストマスク3を介してP型の不純物であるB、又はBと不活性イオンをイオン注入することによって、NPN型バイポーラトランジスタ17、フォトダイオード21、ポリシリコン抵抗23、MIS容量26、保護ダイオード30の各形成領域の境界部分に、P型の不純物濃度が比較的高い第一素子分離領域4を形成すると共に、フォトダイオード21の形成領域にP型の不純物濃度が比較的高いトラップ準位5を形成し、その後、レジストマスク3を剥離する。

特に、ここでは、第一素子分離領域4となる部分と、トラップ準位5となる部分にのみ、選択的にP型の不純物であるB又はBと不活性イオンとをイオン注入することによって、第一素子分離領域4及びトラップ準位5におけるP型の不純物濃度が1.0E18/cm^３と比較的高濃度になるようにしている。

このように、同一のP-型半導体基板2上に形成する複数の半導体素子の形成領域間に、P型不純物濃度が比較的高い第一素子分離領域4を形成することによって、同一のP-型半導体基板2上に複数の半導体素子を形成した場合のラッチアップの発生を防止するようにしている。

また、フォトダイオード21の形成領域に、P型不純物濃度が比較的高いトラップ準位5を形成することによって、後に形成されるフォトダイオード21の受光部に光が入射した際に生じる電子を、このトラップ準位5に吸収させて消滅させることができるので、パルスの応答遅延が発生することを防止することができ、フォトダイオード21の動作速度をより一層高速化することができる。

次に、図2（b）に示すように、P-型半導体基板2、第一素子分離領域4、トラップ準位5の上面全体に、比較的低濃度にP型の不純物を含有させたP-型エピタキシャル層6を形成し、その後、このP-型エピタキシャル層6の表面に所定のパターニングを施したレジストマスク7を形成する。

このとき形成するレジストマスク7は、各第一素子分離領域4の上面と、フォトダイオード21の形成領域におけるアノード引出領域9となる部分の上面以外を被覆するようにパターニングを行うようにしている。

そして、このレジストマスク7を介してP型の不純物であるBをイオン注入することによって、各第一素子分離領域4上に第二素子分離領域8を形成すると共に、フォトダイオード21のアノード引出領域9を形成し、その後、レジストマスク7を剥離する。

このように、同一のP-型半導体基板2上に形成する複数の半導体素子の形成領域間に、P型不純物濃度が比較的高い第二素子分離領域8を形成することによって、同一のP-型半導体基板2上に複数の半導体素子を形成した場合のラッチアップの発生を防止するようにしている。

次に、図２（c）に示すように、NPN型バイポーラトランジスタ17の形成領域におけるP-型エピタキシャル層6に、N型の不純物をイオン注入することによって、NPN型バイポーラトランジスタ17の埋込コレクタ領域13を形成する。

その後、これらの表面全体に比較的低濃度にN型の不純物を含有させたN型の不純物濃度が比較的低いN-型エピタキシャル層10を形成する。

次に、NPN型バイポーラトランジスタ17の形成領域におけるN-型エピタキシャル層10の所定位置に、N型の不純物を選択的にイオン注入することによって、NPN型バイポーラトランジスタ17のコレクタ引出領域13aを形成する。

その後、アノード引出領域9上のN-型エピタキシャル層10にP型の不純物を選択的にイオン注入することによって、フォトダイオード21のアノード引出部12を形成する。このとき同時に、各第二素子分離領域8上のN-型エピタキシャル層10にもP型の不純物を選択的にイオン注入することによって、第三素子分離領域11を形成する。

その後、これらの上面における所定位置に、選択的にLOCOS（local oxidation of silicon）酸化膜14を形成する。

具体的には、各第二素子分離領域8の上部と、コレクタ引出領域13aの両側におけるN-型エピタキシャル層10の上部と、アノード引出部12の両側におけるN-型エピタキシャル層10の上部と、ポリシリコン抵抗23の形成領域におけるN-型エピタキシャル層10の上部と、MIS容量26の形成領域におけるN-型エピタキシャル層10上の所定位置とに、それぞれLOCOS酸化膜14を形成する。

その後、各半導体素子の形成領域に、NPN型バイポーラトランジスタ17、フォトダイオード21、ポリシリコン抵抗23、MIS容量26、保護ダイオード30をそれぞれ形成する。

ここでは、これら各半導体素子を形成する際、公知の製造工程を用いて形成するため、詳細な説明を省略し、簡単に説明を行う。

NPN型バイポーラトランジスタ17を形成する際には、先に形成した埋込コレクタ領域13上のＮ-型エピタキシャル層10にP型の不純物を選択的にイオン注入することによって、NPN型バイポーラトランジスタ17のベース領域15を形成し、その後、このベース領域15の所定位置にN型の不純物を選択的にイオン注入することによって、NPN型バイポーラトランジスタ17のエミッタ領域16を形成し、最後にコレクタ引出領域13a、ベース領域15、エミッタ領域16上にそれぞれ電極31を形成することによって、図1に示すようなNPN型バイポーラトランジスタ17を形成する。

また、フォトダイオード21を形成する際には、フォトダイオードの形成領域におけるN-型エピタキシャル層10の表面に反射防止膜（図示略）を形成し、この反射防止膜越しにN-型エピタキシャル層10へN型の不純物をイオン注入することによって、N型の不純物濃度が比較的高い受光部19形成し、その後、アノード引出部12上にP型の不純物をイオン注入することによって、P型の不純物濃度が比較的高いP型シリコン膜20を形成し、最後に、このP型シリコン膜20上と、P型シリコン膜20と受光部19との間に形成されているN型シリコン膜18上に電極31を形成して、図1に示すようなフォトダイオード21を形成する。

また、ポリシリコン抵抗23を形成する際には、ポリシリコン抵抗23の形成領域におけるLOCOS酸化膜14上に、抵抗値が所望の値となるように不純物濃度を調整したポリシリコン膜22を形成し、このポリシリコン膜22の両端に電極31を形成することによって、図1に示すようなポリシリコン抵抗23を形成する。

また、MIS容量26を形成する際には、MIS容量26におけるN-型エピタキシャル層10に、MIS容量26の静電容量が所望の値となるようにN型の不純物をイオン注入することによって、容量領域24を形成し、この容量領域24上の所定位置に、比較的高濃度に不純物（N型又はP型の不純物）を含有した不純物膜25を形成し、最後に、この不純物膜25上に複数の電極31を形成すると共に、不純物膜25が形成されていない部分の容量領域24上に電極31を形成することによって、図1に示すようなMIS容量26を形成する。

また、保護ダイオード30を形成する際には、保護ダイオード30の形成領域におけるN-型エピタキシャル層10の所定位置に、P型の不純物を選択的にイオン注入することによって、保護ダイオード30のP型領域27を形成し、このP型領域27を形成していない部分のN−型エピタキシャル層10に、N型の不純物を選択的にイオン注入することによって、保護ダイオード30のN型領域28を形成し、最後に、これらP型領域27及びN型領域28上にそれぞれ電極31を形成することによって、図1に示すような保護ダイオード30を形成する。

本発明に係る半導体装置を示す説明図である。 本発明に係る半導体装置の製造方法を示す説明図である。 従来の半導体装置を示す説明図である。

符号の説明

1 半導体装置
2 P-型半導体基板
6 P-型エピタキシャル層
10 N-型エピタキシャル層
5 トラップ準位
4 第一素子分離領域
8 第二素子分離領域
13 埋込コレクタ領域
17 NPN型バイポーラトランジスタ
21 フォトダイオード
23 ポリシリコン抵抗
26 MIS容量
30 保護ダイオード

Claims (7)

1. 第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記第一導電型のエピタキシャル層上に形成された第二導電型のエピタキシャル層と、前記第一導電型のエピタキシャル層内に形成された第二導電型のコレクタ領域を有するトランジスタと、前記第一導電型のエピタキシャル層上に第二導電型の半導体領域を形成してなるフォトダイオードとを有する半導体装置において、
   前記コレクタ領域の下方における前記半導体基板表面の不純物濃度を、前記コレクタ領域と前記第一導電型のエピタキシャル層との接合により生じる空乏層の下端が前記半導体基板に達する不純物濃度とし、
   前記フォトダイオードの下方における前記半導体基板に、トラップ準位を形成したことを特徴とする半導体装置。
2. 前記トラップ準位は、前記半導体基板における前記フォトダイオードの形成位置へ選択的に、第一導電型の不純物イオン、又は、第一導電型の不純物イオンと不活性イオンとをイオン注入することにより形成したことを特徴とする請求項１に記載の半導体装置。
3. 前記トランジスタと前記フォトダイオードとを電気的に分離する素子分離領域を有し、
   前記素子分離領域は、第一導電型の不純物濃度が前記コレクタ領域の下方における前記半導体基板表面の不純物濃度よりも高濃度であることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記第二導電型のエピタキシャル層上に絶縁膜を介して形成された半導体抵抗素子を有し、
   前記半導体抵抗素子の下方における前記半導体基板表面の不純物濃度が、前記コレクタ領域の下方における前記半導体基板表面の不純物濃度と等しいことを特徴とする請求項１〜３に記載の半導体装置。
5. 前記第二導電型のエピタキシャル層上に、半導体容量素子を有し、
   前記半導体容量素子の下方における前記半導体基板表面の不純物濃度が、前記コレクタ領域の下方における前記半導体基板表面の不純物濃度と等しいことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記第二導電型のエピタキシャル層上に、第一導電型の半導体領域を形成してなる保護ダイオードを有し、
   前記保護ダイオードの下方における前記半導体基板表面の不純物濃度が、前記コレクタ領域の下方における前記半導体基板表面の不純物濃度と等しいことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記第一導電型のエピタキシャル層上に形成された第二導電型のエピタキシャル層と、前記第一導電型のエピタキシャル層内に形成された第二導電型のコレクタ領域を有するトランジスタと、前記第一導電型のエピタキシャル層上に第二導電型の半導体領域を形成してなるフォトダイオードとを有する半導体装置の製造方法において、
   前記コレクタ領域の下方における前記半導体基板表面の不純物濃度を、予め前記コレクタ領域と前記第一導電型のエピタキシャル層との接合により生じる空乏層の下端が前記半導体基板に達する不純物濃度とする工程と、
   前記フォトダイオードの下方における前記半導体基板に、トラップ準位を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。

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