KR20040075708A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR20040075708A
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Abstract

본 발명은 트렌치 형성용 레지스트 패턴의 치수 제어성을 향상시키는 것을 과제로 한다. 이를 위해, Cu 배선(1)을 피복하는 층간 절연막(2) 내에, Cu 배선(1)에 접속하는 비아 홀(3)을 형성한다. 전기 분해에 의해 비아 홀(3) 내에 도전성 고분자(4)를 매립한다. 층간 절연막(2) 상에 사진 제판에 의해 레지스트 패턴(5)을 형성하고, 레지스트 패턴(5)을 마스크로 한 에칭에 의해 비아 홀(3)에 접속하는 트렌치(6)를 형성한다. 그 후, 레지스트 패턴(5) 및 도전성 고분자(4)를 제거한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 듀얼 다마신(dual damascene) 구조의 형성 방법에 관한 것이다.
최근, 비아 홀(접속 구멍)과 트렌치(배선홈)를 일체로 형성하는 듀얼 다마신 프로세스에 의해, 반도체 디바이스의 배선 구조가 형성되어 있다. 트렌치보다도 먼저 비아 홀을 개구하는 비아 퍼스트(via-first)법에서는 트렌치 퍼스트(trench-first)법에 비해, 비아 홀에 대한 트렌치의 중첩이 어긋난 경우의 개구 마진을 확보할 수 있다는 장점이 있다(예를 들면, 일본 특허 공개 제2002-203898호 공보에 기재되어 있는 바와 같이).
그러나, 비아 퍼스트법에서는, 트렌치 형성용 에칭에 의해 Cu 배선이 에칭 손상을 입지 않도록 하기 위해, 이하와 같이 비아 홀을 레지스트, 유기 ARC 등의 매립재로 매립할 필요가 있다.
도 5는 종래의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 5의 (a)에 도시한 바와 같이, Cu 배선(1)을 피복하도록 층간 절연막(2)을 형성한다. 다음으로, 도 5의 (b)에 도시한 바와 같이, 사진 제판과 에칭에 의해 층간 절연막(2) 내에 비아 홀(3)을 형성한다. 그리고, 도 5의 (c)에 도시한 바와 같이, 비아 홀(3) 내를 포함하는 층간 절연막(2) 상에 매립재(21)를 회전 도포법 등에 의해 형성한다.
다음으로, 도 5의 (d)에 도시한 바와 같이, 매립재(21)의 에치백을 행한다. 그리고, 도 5의 (e)에 도시한 바와 같이, 층간 절연막(2) 상에 레지스트 패턴(22)을 형성한다. 또한, 도 5의 (f)에 도시한 바와 같이, 레지스트 패턴(22)을 마스크로 한 에칭에 의해 트렌치(23)를 형성한다.
다음으로, 도 5의 (g)에 도시한 바와 같이, 레지스트 패턴(22)과 매립재(21)를 제거한다. 그 후, 트렌치(23) 및 비아 홀(3) 내에 Cu 등의 배선 재료를 매립함으로써, 배선 구조를 형성하고 있었다.
상기 종래의 방법에서는, 매립재(21)를 회전 도포법에 의해 형성하고 있었기 때문에, 매립재(21)의 에치백을 행할 필요가 있었다.
그러나, 에치백 공정에서의 매립재(21)의 막 두께 제어를 높은 정밀도로 행하는 것은 어려워서, 도 6의 (a)에 도시한 바와 같이, 기판면 내에서 매립재(21)의 높이가 변하게 되어, 이것에 수반하여 트렌치 형성용 레지스트(22)의 높이가 변하게 된다는 문제가 있었다.
이 상태에서 사진 제판을 행하면, 도 6의 (b)에 도시한 바와 같이, 레지스트 패턴(22)의 개구 폭 A에 차가 발생하게 되어, 이에 따라 트렌치 배선의 치수가 변동한다는 문제가 있었다.
본 발명은 상기 종래의 과제를 해결하기 위해 이루어진 것으로, 트렌치 형성용 레지스트 패턴의 치수 제어성을 향상시키는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 2는 본 발명의 제1 실시예의 변형예를 설명하기 위한 공정 단면도.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 5는 종래의 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도 6은 종래의 제조 방법에서의 레지스트 패턴의 치수 변동을 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 기초 배선(Cu 배선)
2 : 층간 절연막
3 : 비아 홀
4 : 도전성 고분자
5 : 레지스트 패턴
6 : 트렌치
8 : 유기 ARC
9 : 도전성 고분자
11, 12 : 기초 배선(Cu 배선)
13, 14 : 비아 홀
15 : 마스크(레지스트 패턴)
16 : 도전성 고분자
17 : 레지스트 패턴
18 : 트렌치
본 발명에 따른 반도체 장치의 제조 방법은, 듀얼 다마신 구조를 갖는 반도체 장치의 제조 방법으로서, 기초 배선을 피복하는 층간 절연막 내에, 상기 기초 배선에 접속하는 비아 홀을 형성하는 공정과, 상기 비아 홀 내에 전기 분해에 의해 도전성 고분자를 형성하는 공정과, 상기 도전성 고분자를 형성한 후, 상기 층간 절연막 상에 레지스트 패턴을 형성하는 공정과, 상기 레지스트 패턴을 마스크로 한 에칭에 의해 상기 비아 홀에 접속하는 트렌치를 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 도면 중, 동일하거나 또는 유사한 부분에는 동일한 부호를 붙이고 그 설명을 간략화 내지 생략하도록 한다.
<제1 실시예>
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다. 상세히 설명하자면, 비아 퍼스트법을 이용한 듀얼 다마신 구조의 형성 방법을 설명하기 위한 도면이다.
먼저, 도 1의 (a)에 도시한 바와 같이, 기판(도시 생략) 상에 기초 배선(하층 배선)(1)인 Cu 배선을 형성하고, Cu 배선(1)을 피복하도록 기판 전체에 층간 절연막(2)을 형성한다.
다음으로, 도 1의 (b)에 도시한 바와 같이, 층간 절연막(2) 상에 사진 제판에 의해 레지스트 패턴(도시 생략)을 형성한 후, 이 레지스트 패턴을 마스크로 한 에칭에 의해, 층간 절연막(2) 내에 Cu 배선(1) 상면에 접속하는 비아 홀(3)을 형성한다. 그 후, 레지스트 패턴을 제거한다.
다음으로, 도 1의 (c)에 도시한 바와 같이, 전기 분해에 의해 도전성 고분자(4)를 비아 홀(3) 내에만 형성한다. 이 전기 분해의 시간을 조절함으로써, 도전성 고분자(4)의 매립을 층간 절연막(2)의 상면에서 스톱시킨다. 여기서, 도전성 고분자(4)는 예를 들면, 아닐린(aniline)계, 피롤(pyrrole)계 또는 티오펜(thiophene)계의 폴리머와 같은 도전성 폴리머이다. 피롤계의 폴리머는 0.14mol/l의 피롤 모노머(pyrrole monomer)와 0.05mol/l의 p-톨루엔 술폰산염(toluen sulfonate)을 전해액인 프로필렌 카보네이트 용액 속에서 전기 분해함으로써 형성된다.
다음으로, 도 1의 (d)에 도시한 바와 같이, 층간 절연막(2) 상에, 사진 제판에 의해 트렌치 형성용 레지스트 패턴(5)을 형성한다. 이 때, 층간 절연막(2) 상면과 도전성 고분자(4) 상면은 동일한 높이이며, 기판면 내에서 도전성 고분자(4) 상면의 높이는 동일하기 때문에, 종래와 같이 에치백을 행할 필요는 없다. 이 때문에, 도전성 고분자(4) 상면의 높이 제어 곤란성에 기인하여, 레지스트 막 두께가 변한다는 문제나, 레지스트 패턴의 치수가 변동한다는 문제는 발생하지 않는다.
그리고, 도 1의 (e)에 도시한 바와 같이, 레지스트 패턴(5)을 마스크로 하여 층간 절연막(2) 및 도전성 고분자(4)를 에칭함으로써, 상층 배선용 트렌치(6)를 형성한다.
다음으로, 도 1의 (f)에 도시한 바와 같이, 레지스트 패턴(5)과 도전성 고분자(4)를 제거한다. 그 후, 트렌치(6) 및 비아 홀(3) 내에 Cu 등의 배선 재료를 매립함으로써, 듀얼 다마신 구조가 형성된다.
이상 설명한 바와 같이, 본 발명의 제1 실시예에서는 비아 홀(3)의 형성 후에, 상기 비아 홀(3) 내에 전기 분해에 의해 도전성 고분자(4)를 매립하도록 하였다. 도전성 고분자(4)는 비아 홀(3) 내에만 매립되며, 층간 절연막(2) 상에 형성되지 않기 때문에, 종래와 같이 매립재의 에칭을 행할 필요가 없다. 따라서, 종래보다도 제조 공정수를 줄일 수 있어서, 반도체 장치의 제조 비용을 저감할 수 있다.
또한, 도전성 고분자(4)의 에치백량의 제어가 불필요해지기 때문에, 에칭량의 불균일성에 기인하는 트렌치 형성용 레지스트 패턴(5)의 치수 변동을 저감할 수 있다. 즉, 트렌치 형성용 레지스트 패턴(5)의 치수 제어성이 향상된다. 본 발명자에 의해, 0.14㎛의 라인/스페이스 패턴 중 라인 패턴의 치수 변동이 종래의 0.14±0.02㎛로부터 0.14±0.01㎛로 저감할 수 있음을 확인했다. 이 치수 제어성이 우수한 레지스트 패턴(5)을 이용함으로써, 트렌치(6)의 패턴을 높은 정밀도로 형성할 수가 있어서, 고정밀도로 듀얼 다마신 구조를 형성할 수 있다.
또, 본 발명의 제1 실시예에서는 층간 절연막(2) 상면과 도전성 고분자(4) 상면이 동일면(동일한 높이)으로 되도록 비아 홀(3) 내에 도전성 고분자(4)를 매립했지만, 전기 분해 시간 등의 조건을 제어함으로써 도전성 고분자(4)의 상면 위치(매립 높이)를 용이하게 제어할 수 있다.
또한, 전기 분해에 의해 얻어진 도전성 고분자(4)를 에치백하여, 비아 홀(3)에서의 도전성 고분자(4)의 매립 높이를 용이하게 낮추는 것도 가능하다.
다음으로, 본 발명의 제1 실시예의 변형예에 대하여 설명한다.
도 2는 본 발명의 제1 실시예의 변형예를 설명하기 위한 공정 단면도이다.
본 변형예와 제1 실시예는 개략적으로 동일하지만, 본 변형예에서는 도 2의 (c)에 도시한 바와 같이, 비아 홀(3) 내에 도전성 고분자(4)를 전기 분해에 의해 형성한 후, 도 2의 (d)에 도시한 바와 같이 층간 절연막(2) 및 도전성 고분자(4) 상에 유기 ARC(anti-reflective coating)(8)를 형성한다. 그 후, 도 2의 (e)에 도시한 바와 같이, 유기 ARC(8) 상에 트렌치 형성용 레지스트 패턴(5)을 형성한다. 이 때, 유기 ARC(8)를, 사진 제판에 의해 레지스트 패턴(5)을 형성할 때의 반사 방지막으로서 이용할 수 있다. 이 때문에, 제1 실시예보다도 더 레지스트 패턴(5)의 치수 제어성을 향상시킬 수 있어서, 트렌치(6) 패턴을 높은 정밀도로 형성할 수 있다.
<제2 실시예>
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 상술한 제1 실시예의 제조 방법과 마찬가지로 하여, Cu 배선(1) 상에 층간 절연막(2)을 형성하고, 이 층간 절연막(2) 내에 비아 홀(3)을 형성한다(도 3의 (a), (b) 참조).
다음으로, 도 3의 (c)에 도시한 바와 같이, 비아 홀(3) 내 및 층간 절연막(2) 상에 반사 방지막의 기능을 갖는 도전성 고분자(9)를 형성한다. 여기서, 도전성 고분자(9)는 예를 들면, 안트라센 유도체와 같은 KrF 엑시머 레이저의 파장을 흡수하는 것이다.
다음으로, 도 3의 (d)에 도시한 바와 같이, 예를 들면 KrF 엑시머 레이저를 광원으로서 이용한 사진 제판에 의해, 도전성 고분자(9) 상에 레지스트 패턴(5)을 형성한다. 여기서, 사진 제판을 행할 때에, 레지스트 하층에 반사 방지막으로서 기능하는 도전성 고분자(9)가 존재함으로써, 레지스트 패턴(5)의 치수 제어성이 향상된다. 또한, 전기 분해에 의해 형성된 도전성 고분자(9)는 우수한 평탄성을 갖고 있기 때문에, 종래와 같이 에칭을 필요로 하지 않는다.
그리고, 도 3의 (e)에 도시한 바와 같이, 레지스트 패턴(5)을 마스크로 하여 층간 절연막(2) 및 도전성 고분자(9)를 에칭함으로써, 상층 배선용 트렌치(6)를 형성한다.
다음으로, 도 3의 (f)에 도시한 바와 같이, 레지스트 패턴(5)과 도전성 고분자(9)를 제거한다. 그 후, 트렌치(6) 및 비아 홀(3) 내에 Cu 등의 배선 재료를 매립함으로써, 듀얼 다마신 구조가 형성된다.
이상 설명한 바와 같이, 본 발명의 제2 실시예에서는 전기 분해 시간 등을 제어함으로써 비아 홀(3) 내 및 층간 절연막(2) 상에 도전성 고분자(9)를 형성하여, 이 도전성 고분자(9)에 반사 방지막의 기능을 갖게 하였다. 이것에 의해, 도전성 고분자(9)를 트렌치 형성용 레지스트 패턴(5)을 형성할 때의 반사 방지막으로서 이용할 수 있다. 따라서, 레지스트 패턴(5)의 치수 제어성을 향상시킬 수 있다. 또한, 종래와 같이 매립재를 에치백할 필요가 없기 때문에 제조 공정 수를 줄일 수 있어서, 반도체 장치의 제조 비용을 저감할 수 있다.
<제3 실시예>
도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 4의 (a)에 도시한 바와 같이, 기판 위에 복수의 Cu 배선(11, 12)을 형성하고, 이들 Cu 배선(11, 12)을 피복하도록 기판 전체에 층간 절연막(2)을 형성한다. 그리고, 사진 제판 및 에칭에 의해, Cu 배선(11, 12)에 접속하는 비아 홀(13, 14)을 형성한다. 계속해서, 비아 홀(13) 내를 포함하는 듀얼 다마신 구조를 형성하지 않는 영역을 피복하며, 또한 듀얼 다마신 구조를 형성하는 영역에 개구를 갖는 마스크(15)로서의 레지스트 패턴을 형성한다.
다음으로, 도 4의 (b)에 도시한 바와 같이, 레지스트 패턴(15)으로 피복되어 있지 않은 비아 홀(14) 내에만 전기 분해에 의해 도전성 고분자(16)를 형성한다.
다음으로, 도 4의 (c)에 도시한 바와 같이, 유기 용매를 이용하여 레지스트 패턴(15)을 제거한다. 여기서, 이 유기 용매에 대하여 도전성 고분자(16)는 불용성이기 때문에, 레지스트 패턴(15)만이 선택적으로 제거된다.
다음으로, 도 4의 (d)에 도시한 바와 같이, 비아 홀(14) 내를 포함하는 층간 절연막(2) 상에, 사진 제판에 의해 트렌치 형성용 레지스트 패턴(17)을 형성한다.
다음으로, 도 4의 (e)에 도시한 바와 같이, 레지스트 패턴(17)을 마스크로 하여 층간 절연막(2) 및 도전성 고분자(16)를 에칭함으로써, 상층 배선용 트렌치(18)를 형성한다. 그리고, 레지스트 패턴(17)과 도전성 고분자(16)를 제거한다. 그 후, 비아 홀(13) 및 트렌치(18) 및 비아 홀(14) 내에 Cu 등의 배선 재료를 매립함으로써, 배선 구조가 형성된다.
이상 설명한 바와 같이, 본 발명의 제3 실시예에서는 복수의 비아 홀(13, 14) 중에 트렌치를 형성하지 않은 비아 홀(13)을 레지스트 패턴(15)으로 피복한 후에, 상기 레지스트 패턴(15)으로 피복되어 있지 않은 비아 홀(14) 내에 전기 분해에 의해 도전성 고분자(16)를 형성했다. 따라서, 복수의 비아 홀 중에서 매립재의 매립이 필요한 비아 홀에, 마스크를 이용하여 선택적으로 도전성 고분자를 매립할 수 있다.
또, 본 발명의 제3 실시예에서는 비아 홀이 2개 형성된 경우에 대해 설명하였지만, 그 이상 형성되어 있어도 된다.
본 발명에 따르면, 트렌치 형성용 레지스트 패턴의 치수 제어성을 향상시킬수 있다.

Claims (3)

  1. 듀얼 다마신 구조를 갖는 반도체 장치의 제조 방법에 있어서,
    기초 배선을 피복하는 층간 절연막 내에, 상기 기초 배선에 접속하는 비아 홀을 형성하는 공정과,
    상기 비아 홀 내에 전기 분해에 의해 도전성 고분자를 형성하는 공정과,
    상기 도전성 고분자를 형성한 후, 상기 층간 절연막 상에 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴을 마스크로 한 에칭에 의해, 상기 비아 홀에 접속하는 트렌치를 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 도전성 고분자를 형성한 후, 상기 층간 절연막 및 상기 도전성 고분자상에 반사 방지막을 형성하는 공정을 더 포함하며,
    상기 반사 방지막 상에 상기 레지스트 패턴을 형성하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 비아 홀을 형성하는 공정에서는 복수의 비아 홀이 형성되고,
    상기 도전성 고분자의 형성에 앞서, 상기 복수의 비아 홀 중 상기 도전성 고분자를 형성하지 않는 비아 홀을 마스크하는 공정을 더 포함하는 반도체 장치의 제조 방법.
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