KR20040030105A

KR20040030105A - 웨이퍼 생성 반도체 소자에 오버레이어 패턴을 사용한전류 제어 제공방법

Info

Publication number: KR20040030105A
Application number: KR10-2004-7002234A
Authority: KR
Inventors: 하지-세이크마이클제이.; 비아드제임스알.; 허킨스로버트엠.; 군터제임스케이.
Original assignee: 허니웰 인터내셔널 인코포레이티드
Priority date: 2001-08-13
Filing date: 2002-08-12
Publication date: 2004-04-08
Also published as: CA2457690A1; EP1421396A2; AU2002356039A1; CN1568433A; KR20040030103A; US8129253B2; CN1568429A; JP2005500686A; ATE414911T1; US7662650B2; AU2002331069A1; WO2003017335A3; US7190184B2; EP1417501A2; KR100780059B1; JP2005500688A; WO2003017335A2; AU2002323125A1; CN100533165C; KR20040030107A

Abstract

기판(1240), 적어도 하나의 활성층(1240) 및 적어도 하나의 표면층(1240)을 갖는 반도체 웨이퍼에 웨이퍼 기생 전류 제어를 제공하는 방법 및 시스템이 개시된다. 전류 제어는 접촉 주위의 패턴(1240)의 형성를 통해 이루어진다. 상기 패턴(1240)은 상기 접촉(1215)에 의해 나타나는 활성 소자 사이에 형성되는 절연성 임플란트 및/또는 희생층을 포함한다. 상기 접촉(1215) 및 활성 소자와 연결된 활성 영역(1260)을 통해 전류가 흐른다. 또한, 반도체 소자의 웨이퍼 단계 번인(WLBI) 방법 및 시스템이 개시된다. WLBI 방법 및 시스템을 사용할 때, 웨이퍼 단계에서 전류 제어는 중요하다.

Description

웨이퍼 생성 반도체 소자에 오버레이어 패턴을 사용한 전류 제어 제공방법{PROVIDING CURRENT CONTROL OVER WAFER BORNE SEMICONDUCTOR DEVICES USING OVERLAYER PATTERNS}

오늘날 고체 상태 반도체 소자는 대부분의 전자 기기에서 사용된다. 예를 들어, 반도체 레이저는 광전 통신 시스템 및 고속 인쇄 시스템과 같은 응용 분야에서 중요한 소자이다. 일반적으로, 단일 웨이퍼 상에 60,000개 이상의 반도체 레이저가제작된다.

VCSELs에 대한 관심이 지속적으로 증대되고 있다. 일반적으로, VCSELs는 기판 물질 상에 반사 물질로 이루어진 수개의 층을 성장시킴으로써 형성된다. VCSELs는 반도체 제조 기술에 의해 기판 상면에 형성되는 제1 미러 스택과, 상기 제1 미러 스택 상면에 형성되는 활성 영역과, 상기 활성 영역 상면에 형성되는 제2 미러 스택을 포함한다. 상기 제2 미러 스택 상면에 제1 접촉을 제공하고 상기 기판 배면에 제2 접촉을 제공함으로써, 전류는 상기 활성 영역을 통해 인가되고 VCSELs을 구동한다. VCSELs은 갈륨, 비소, 질소, 알루미늄, 안티몬, 인 및/또는 인듐의 화합물을 일반적인 GaAs 기판 내 또는 주변에 제작/성장시킬 수 있다.

종래에, 반도체의 제조는 매우 복잡하고 고비용이 소모되는 다단계 공정이었다. 일반적으로, 반도체 소자의 번인(burn-in)은 새로이 제작되는 반도체 소자를 열적 및/또는 전기적으로 테스트하는 공정을 말한다. 번인은 많은 배치(batch)에서 발생하는 불량 소자의 개별적인 인식을 가능하게 한다. 현재, 소자들은 "패키지 단계(package level)"에서 번인된다. 이는 개별 패키지된 소자가 웨이퍼로부터 분리된 이후에 테스트된다는 의미이다. 각 소자는, 패키지된 유닛으로 번인되거나 배어 다이(bare die)로 테스트되도록 소켓 내에서 테스트되고 위치한다. 다이(die) 또는 패키지 단계 번인은 노동 집약적이기 때문에 생산자에게 많은 비용을 발생시킨다. 각 소자들은 많은 인간의 개입을 요구하는 테스트가 이루어져야 한다.

현재, 웨이퍼 단계 번인(Wafer Level Burn-In : WLBI, 이하 WLBI라 함) 방법 및 시스템이 반도체 산업에서 연구되고 있으나 제안되는 시스템 및 방법은 일반적으로 복수개의 프로브(prove)가 웨이퍼 상에서 복수개의 전기적 접촉을 필요로 한다. 이와 같은 시스템은 복잡하며 프로브 및 접촉 정렬에 대한 부가적인 주의를 필요로 할 수 있다. 예를 들어, 나카타 등에 의해 발행된 미국 특허 번호 6,339,329호(명칭 : 다중 반도체 집적 회로의 전기적 특성을 동시 측정하는 방법)는 WLBI에 대한 기술분야에서 일반적인 기술 방향을 제시한다. 상기 나카타 등의 특허는, 웨이퍼 상의 복수개의 반도체 집적 회로 요소와 각각 연결된 복수개의 테스트 전극에 복수개의 브로브 단자가 접촉시키고, 복수개의 양(positive) 온도계수 요소를 통해 공통 전압 공급 라인으로부터 상기 테스트 전극 각가에 전압을 제공함으로써, 복수개의 반도체 집적 회로 요소의 동시 측정 방법을 개시한다.

반도체 제조 산업은 현재 소자 번인을 수행하는데 요구되는 비용 및 관련 노동력을 감소시킬 수 있는 방법 및 시스템을 필요로 한다. 더하여, 반도체 산업은, VCSELs, 다이오드, LED 및 다른 반도체 소자와 같이 전후 접촉을 갖는 반도체 소자의 제조 및 테스트에 사용될 수 있는 WLBI 방법 및 시스템을 요구하고 있다.

본 발명자들은 소자의 WLBI를 수행하는 방법 및 시스템을 기술함으로써 전류 번인 방법을 개선하는 것이 유용하다는 것을 인식하였다. 그러나, WLBI를 수행중에, 본 발명자들은 단일 웨이퍼에서 제작된 소자들 사이에 전류 및/또는 광자 제어의 부족이 부정확한 번인 및/또는 소자의 손상을 발생시키는 문제를 일으킬 수 있다는 점을 발견하였다. 이에, 본 발명자들은 웨이퍼 단계 번인 공정이 진행되는 동안 웨이퍼에서 제작된 전자 소자들 사이에 전류의 흐름을 제어하는 시스템 및 방법을 발명하였다. 따라서, 본 발명은 현재 WLBI 공정에서 발견되는 문제점을 처리하는 새로운 시스템 및 방법을 기술하고 제시한다.

본 발명은 2001년 8월 13일 가출원된 미국 특허출원번호 60/311,916호(명칭 : 전자 소자의 웨이퍼 단계 번인(burn-in) 방법 및 시스템)를 우선권 주장한다.

본 발명은 반도체 웨이버 기반 소자에 관한 것으로, 보다 상세하게는 단일 반도체 웨이퍼 상에 제작된 반도체 소자에 전류 제어를 제공하는데 관한 것이다. 또한, 본 발명은 전류 제어 설계를 이용한 수직공동표면발광레이저(Vertical Cavity Surface Emitting Lasers : VCSELs, 이하 VCSELs라 함)와 같은 반도체의 웨이퍼 단계 번인(burn-in)에 관한 것이다.

첨부되는 도면은 동일하거나 기능적으로 유사한 요소들에 동일한 참조 번호를 부여하며, 본 명세서에 포함되며 본 명세의 일부를 형성한다. 첨부되는 도면은 본 발명의 상세한 설명과 함께 본 발명을 보다 상세하게 설명하기 위한 것으로 본 발명의 원리를 설명하는데 사용된다.

도 1은 상부층 및 하부층에 전기 접촉을 갖는 종래의 반도체 소자의 확대도 및 상기 확대도에 나타난 것과 같은 소자를 복수개 포함하는 종래 웨이퍼의 도면이다.

도 2는 웨이퍼에 전기 및 열 접촉을 제공할 수 있으며, 자가 조정 상부 접촉 어셈블리를 이용하여 압력의 물리적인 인가를 제어할 수 있으며, 열교환기를 이용하여 온도를 조정할 수 있는 웨이퍼 단계 번인(WLBI) 시스템의 도면이다.

도 3은 상부 및 하부 접촉 어셈블 리가 웨이퍼의 전기 접촉과 접촉하고, 전체 어셈블리를 통해 열이 흐르고, 열교환기에 의해 설정 온도에서 열이 조절되는 WLBI 시스템의 도면이다.

도 4는 웨이퍼 상의 반도체에 대한 공통 전기 접촉 및 웨이퍼(웨이퍼의 하부측이 강조되어 도시됨)의 표면(소자측)을 덮는 물질을 제공하는데 사용되도록 웨이퍼와 유사한 형상으로 형성되고 도전성을 갖는 연성 웨이퍼 접촉 물질의 도면이다.

도 5는 전기 절연/장벽 수단이 각각의 양(+) 및 음(-) 전위 어셈블리 사이에제공되는 방식으로 에셈블리를 접촉하는 웨이퍼를 지지하는 프레임 구조물과, 열교환기 및 열 및 전기 테스트(또는 웨이퍼 단계 번인)가 진행중인 웨이퍼가 도시된 WLBI 시스템의 도면이다.

도 6은 전력원, 열원과 서모커플(thermocouple) 및 온도 측정 장치가 시스템의 상하부 어셈블리에 연결되고, 열교환기를 통해 온도 제어를 제공하는 선택적 수단이 연결되는 WLBI 시스템의 도면이다.

도 7은 상부 접촉판을 상하 이동시키는 메커니즘이 도시된 WLBI 시스템의 도면이다. 상기 메커니즘은 유압식, 공기 실린더, 기압식이거나 또는 다른 방식으로 제어될 수 있다.

도 8은 본 발명에 따른 WLBI 시스템에 사용되는 기계적, 전기적인 측정 요소를 도시한 것이다.

도 9는 본 발명에 따른 WLBI를 수행하기 위한 방법 단계의 블록도이다.

도 10은 양극 및 음극 영역을 형성하는데 사용될 수 있는 전자 소자 웨이퍼 표면상에 형성되는 확산 패턴을 도시한 것이다.

도 11은 전자 소자 웨이퍼 표면상에 선택 영역에서 형성되는 금속화(metallization) 패턴을 도시한 것이다.

도 12는 비도전 영역을 형성하는 전기 소자 웨이퍼 표면에 부가되는 임플란트(implant) 패턴을 도시한 것이다.

도 13은 전기 소자 웨이퍼 표면상에 형성될 수 있는 유전체 패턴을 도시한 것이다.

도 14는 웨이퍼에 의해 생성되는 반도체 소자 사이의 전류 흐름을 제어하기 위해 선택층 및 웨이퍼 표면 영역에 에칭되거나 밀링(milling)되거나 새겨지는 트렌치(trench)를 도시한 것이다.

도 15는 웨이퍼에 수직 및/또는 수평으로 형성될 수 있으며 접촉 사이의 전류 흐름을 제어할 수 있는 산화 패턴을 도시한 것이다.

도 16은 웨이퍼에 형성될 수 있으며 활성 영역의 외부에 위치하는 접촉 사이의 전기 흐름을 최소화하기 위해 임플란트로 채워질 수 있는 트렌치를 도시한 것이다.

도 17은 VCSELs 소자의 활성 영역 외부로의 광자 흐름을 최소화하기 위해 사용될 수 있는 트렌치를 도시한 것이다.

본 발명에 대한 이하의 설명은 본 발명의 고유한 혁신적인 특징의 일부에 대한 이해를 돕기 위해 제공되는 것이며, 본 발명의 전부를 기술하고자 하는 것은 아니다. 본 발명에 대한 다양한 관점에서의 전체적인 이해는, 명세서 전체, 청구범위, 도면 및 요약을 전체적으로 고려함으로써 얻을 수 있다. 본 발명에 대한 부가적인 목적 및 효과는 본 명세서의 숙독을 통해 당 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다.

웨이퍼 단계 번인(WLBI) 방법 및 시스템은 패키지 단계 번인에서의 요구사항을 감소시킬 수 있으며 전체적인 소자 생산비용을 절감할 수 있다. 여기에서 기술되는 WLBI 시스템은, 웨이퍼에서 제작되는 복수개의 반도체 소자에 대해 전후 전기 접촉을 갖게 하는 웨이퍼의 각 면에 전기 바이어스의 인가를 위한 두 개의 개별 전극을 갖는다. 또한, 냉각 시스템은, 번인이 진행되는 웨이퍼에 일정한 온도를 제공할 수 있다. 그러나, 웨이퍼에서 제작되는 소자를 통한 전류 및/또는 광자의 흐름 제어가 일반적으로 필요하며, 단지 소자 단계에서 직접 제공될 수 있다.

WLBI 접촉은 전자 소자, 웨이퍼 소자 접촉 및 기판 표면의 전체 영역에 바이어스를 인가한다. 때때로, 전류 및/또는 광자의 누설이 웨이퍼 상의 이웃한 소자 사이에 발생할 수 있다. 본 발명은, 각 소자의 고유한 활성 영역에 바이어스 전류가 흐를 때 동일한 웨이퍼 상에 형성된 전자 소자에서 단락 발생을 방지할 수 있다. 소정 영역의 외부로 흐르는 기생 전류의 제어가 일부 설계의 실행을 통해 제어될 수 있다.

본 발명의 목적은 하나의 반도체 웨이퍼에 생성되는 반도체 소자 사이의 전류 흐름을 제어하는 수단을 제공하는 것이다. 이러한 제어는 반도체 소자의 WLBI를 수행하는 방법 및 장치를 보장하는데 유용하다.

종래 기술의 단점을 해결하기 위해, 본 발명은 기생 전류 제어 수단을 이용한 웨이퍼 단계에서 전자 소자의 번인 또는 WLBI를 위한 방법 및 시스템이 제공된다.

본 발명의 다른 특징은 반도체 소자에 대한 WLBI를 수행하는 방법을 제공한다는 것이다. 이로 인해, 반도체 소자를 포함하는 웨이퍼를 제작하고, WLBI를 수행하고, 개별 소자가 WLBI로부터 분리되고, 작동 소자가 사용(예를 들어, 선적 또는 최종 사용자)을 위해 이용될 수 있게 된다.

본 발명의 다른 특징은 WLBI 공정 동안 전력 및 열 파워(thermal power)를 지속적으로 웨이퍼에 형성된 소자에 제공하는 WLBI 방법을 제공한다는 것이다.

본 발명이 다른 특징은, WLBI 공정 동안 열 파워를 지속적으로 웨이퍼에 형성된 소자에 제공하는 WLBI 방법을 제공한다는 것이다.

본 발명의 관점에 따르면, 전자 소자 웨이퍼 표면상에서 확산 패턴이 양극 및 음극 영역을 생성할 수 있다.

본 발명의 관점에 따르면, 전자소자 웨이퍼 표면상에 금속화(metallization) 패턴이 전류 흐름을 가능하게 한다.

본 발명의 관점에 따르면, 전자소자 웨이퍼 표면상에 임플란트(implant) 패턴(예를 들어, 희생층(sacrificial layer)이 비도전(nonconductive) 영역을 형성할 수 있다.

본 발명의 관점에 따르면, 활성층에 의해 제공되는 소자 사이에서 웨이퍼의표면에 에칭되거나 밀링(milling)되거나 새겨지는 트렌치(trench)가 광자의 흐름을 제어할 수 있다.

본 발명의 관점에 따르면, 임플란트로 채워지는 트렌치가 소자들에 연결된 활성 영역의 외부로의 전기 또는 광자의 흐름을 최소화할 수 있다.

본 발명의 관점에 따르면, 웨이퍼 상에 수직 및/또는 수평으로 형성되는 산화 패턴이 광자의 흐름을 제어할 수 있다(이 구조는 수직 트렌치로부터의 수평 산화를 포함할 수 있으나 이에 한정되지 않는다).

본 발명의 관점에 따르면, 트렌치를 포함하나 이에 한정되지 않는 광학 장벽(optical barriers)이, 측면 광자 전파 및 소정 영역의 외부의 측면 영역에서의 광생성 전류 흐름을 방지하기 위해 전자 소자 웨이퍼 표면에 패턴 형성될 수 있다.

본 발명의 관점에 따르면, 유전체 패턴이 전자 소자 웨이퍼 표면에 형성될 수 있다.

본 발명의 관점에 따르면, 유전체 물질은 질화물, 산화물, 폴리아미드 및 포토레지스트를 포함할 수 있으나, 이에 한정되지 않는다.

본 발명의 고유한 특징은 이하의 설명을 상세한 설명에 제시된 실시예를 통해 당 기술분야에서 통상의 지식을 가진 자에게 자명해 지거나 본 발명의 실시에 의해 습득될 수 있을 것이다. 그러나, 이하의 설명 및 청구범위로부터 본 발명의 범위 내에서 다양한 변경 및 개조는 당 기술분야에서 통상의 지식을 가진 자에게 자명할 것이기 때문에, 본 발명에 대한 상세한 설명 및 제시되는 특정 예시들은 본 발명의 특정 실시형태를 나타내는 것이나 단지 설명의 목적으로 제공되는 것이다.

여기에 설명될 웨이퍼 단계 번인(WLBI) 시스템은 부품 또는 소자 단계에서의번인 공정을 훨씬 저비용으로 번인 결과를 얻을 수 있는 새로운 방법 및 시스템으로 대체한다. 일반적으로 한번에 하나의 다이/부품의 처리를 요구하는, 당 기술분야에서 알려진 전류 처리를 사용하기 보다는, 본 발명은 소자들이 웨이퍼에 통합되어 있는 동안 동시에 많은 웨이퍼 기반 소자들을 번인하는 방법을 제시한다. 종래의 방법은 일반적으로 보다 노동 집약적이다. 더하여, WLBI는 종래의 웨이퍼 번인 실행에서 야기되는 소자의 파손을 실질적으로 감소시킬 수 있다.

도 1 내지 9는 웨이퍼 단계 번인 시스템을 사용하여 WLBI가 실행되는 방법을 도시한다. 나머지 도 10 내지 도 17은 본 발명에 따른 새로운 WLBI 방법 및 시스템을 사용하는 동안 웨이퍼 단계에서 전류 제어를 도시한 것이다.

도 1을 참조하면, 종래의 반도체 소자의 일례가 웨이퍼(100)상의 위치를 확대 도시하여나타난다. 확대된 부분에서 도시된 소자는 VCSELs 또는 LED와 같은 능동 소자의 일례를 나타낸다. 소자(예를 들어, VCSEL)의 활성 영역(120)은 소자 표면의 윈도우 또는 개방부를 통해 방출(115)되는 빛을 생성하고 증폭시킨다. 일반적으로 소자 및 웨이퍼의 하부에 위치하고 소자의 음 전위가 인가되는데 사용되는 공통 접촉(105)에서 소자에 전위가 인가된다. 일반적으로 공통 접촉(105)은 웨이퍼(100)의 기판(107)에 연결된다. 일반적으로 장치의 양 전위가 인가되는데 사용되는 제2 접촉(110)은 소자의 최상층(109)으로 위치하게 된다. 소자가 제조되는 동안, 확대 도시된 소자는 웨이퍼(100)로부터 절단된다. 본 발명의 이전에는, 패키징 이전 또는 이후에 개별 웨이퍼를 번인하는 것이 일반적으로 실행된다. 본 발명에서는, 모든 소자가 웨이퍼로부터 분리되지 않은 상태에서 번인 테스트(열 및 전기적으로)를 실행하게 된다.

도 2를 참조하면, 본 발명의 중효한 실시형태에서 사용되는 주된 요소들이 도시된다. WLBI 시스템(200)에서, 웨이퍼(100)는 상부 접촉판(210)과 하부 접촉판(215) 사이에 배치된 것으로 나타난다. 다른 전기 접촉이 본 발명에서 사용될 수도 있으나, 본 시스템은 단지 두 개의 전기 접촉판 즉, 접촉판(210, 215)을 포함한다. 또한, 본 시스템은 반도체 웨이퍼를 수직으로 수용할 수 있다. 이 경우, 상부 접촉판(210)은 제1 접촉판으로 나타낼 수 있고 하부 접촉판(215)은 제2 접촉판으로 나타낼 수 있다. 본 설명의 목적을 달성하기 위해, WLBI 시스템은 중력을 이용하는 것으로 한다. 즉, 수평으로 동작하는 것으로 한다. 따라서, 상부 접촉판(210)과 하부 접촉판(215)이 양 및 음 전위를 웨이퍼(100)에 공급하는데 사용된다. 앞서 도 1에 도시된 것과 같이, 공통 접촉판(105)(웨이퍼의 기판일 수 있는)은 하부 접촉판(215)에 의해 전기 접촉을 제공한다. 상부 접촉판(210)은 소자 각각의 표면 접촉(110)을 통해 웨이퍼(100)상에 형성된 각 소자에 직접 전기 접촉을 제공할 수 있다.

웨이퍼(100)의 상면(또는 소자측)에 변형이 웨이퍼의 생성/처리되는 과정에서 발생할 수 있다. 또는, 상부 접촉판(210) 표면에서 변형이 발생할 수 있다. 이러한 변형은 웨이퍼 상의 모든 소자에 전위가 인가되지 않게 할 수 있다. 상부 접촉판(210)으로부터 모든 소자가 전위를 인가 받도록 하기 위해서, 연성 도전층(220)이 상부 접촉판(210)과 웨이퍼(100) 사이에 공통 접촉(110)을 통해 삽입될 수 있다. 또한, 연성 도전층(220)은 웨이퍼(100)의 소자측 상에 기계적인 압력을 제거할 수 있다. 또한, 연성 도전층(220)은 선택적으로 하부 접촉판(215)와 웨이퍼(100) 사이에 삽입될 수 있다. 상부 접촉판(210)은 제어기(230)에 의해 제어될 수 있다. 상기 제어기는 상부 접촉판(210)의 표면이 소자 접촉(110)의 표면 또는 연성 도전물질(220)(사용되는 경우에)에 대해 적절하게 위치하도록 한다. 상기 제어기는 상부 접촉판(210)의 X-Y-Z 위치를 제공할 수 있다.

번인 공정 동안, 열 에너지(240)가 상부 접촉판(210)을 통해 웨이퍼(100)의 표면에 형성된 모든 소자 접촉(110)에 제공될 수 있다. 선택적인 연성 도전층(220)이 사용되는 경우, 상기 연성 도전층(220)을 통과하여 열 에너지는 웨이퍼(100)로 충분히 전달되어야 한다. 공정이 진행되는 동안 웨이퍼에 일정한 번인 온도를 유지하기 위해, 열교환기(225)가 사용될 수 있다. 상기 열교환기(225)는 하부 접촉판(215)을 통해 웨이퍼(100)로 냉각 작용을 제공할 수 있다. 웨이퍼(100)에서 일정한 온도를 조절하기 위해, 상기 열교환기(225)는 열싱크 물질, 수냉, 공냉 및 당 기술분야에 알려진 다른 열 전달 방법을 포함할 수 있다.

도 3을 참조하면, 작동 중에 관찰될 수 있는 도 2에 나타나는 시스템 요소의배치가 나타난다. 번인 테스트가 진행되는 동안, 시스템의 상부 접촉부(310)는 웨이퍼(100)의 상면(예를 들어, 개별 소자의 접촉(110)) 또는 연성 도전층(220)의 상면과 접촉하여 위치한다. 웨이퍼(100)의 표면에 대해 상부 접촉부(310)의 적절한 배치를 위해, 연성 도전층(220)이 사용되는 경우라도, 상부 조정 메커니즘(330)이 웨이퍼 표면에 대해 상부 접촉판(210)을 움직이거나 "높이를 맞출(level)" 수 있다. 연성 도전층(220)은 웨이퍼(100) 상의 소자 접촉과 전기적으로 접촉하도록 사용될 수 있을 뿐만 아니라, 웨이퍼 또는 웨이퍼 상에 개별 소자를 손상시킬 수 있는 상부 접촉부(310)로부터 인가되는 기계적인 압력을 방지할 것이다. 웨이퍼 또는 웨이퍼 상의 개별 소자 상에 발생하는 파손과 같은 손상은 연성 도전층(220)의 유연성에 의해 감소되거나 방지될 수 있다. 열 에너지(340)가 상부 접촉부(310)를 통해 인가되는 동안 열 조절(350)이 하부 접촉부(320)를 통해 수행될 수 있다.

도 4를 참조하면, 연성 도전층(220) 및 웨이퍼(100)가 도시된다. 번인 처리가 진행되는 웨이퍼(100)는, 웨이퍼 표면(410)이 위쪽으로 도 2의 상부 접촉판(210)을 향하도록 도 2에서와 같이 하부 접촉판(215)의 상부에 위치한다. 이어, 연성 도전층(220)은 웨이퍼 표면(410)의 상부에 위치한다. 상기 연성 도전층(220)은 일반적으로 웨이퍼의 외경보다 약간 큰 디스크 형태가 되도록 절단 또는 형성되는 것이 바람직하다. 연성 도전층(220) 및 웨이퍼 배면(420)의 결합이 도 4에 도시된다. 도 4는 웨이퍼(100)의 직경보다 큰 직경을 갖는 연성 도전층(220)을 도시한다.

연성 도전층(220)이 사용될 때, 상기 연성 도전층(220)은 전기적으로 도전성이고, 열적으로 전도성이며, 기계적으로 압축될 수 있는 중간 접촉 물질로서 작용한다. 상기 연성 도전층(220)은 웨이퍼(100)를 통해 다이(die)에서 다이로 흐르는 전류 흐름의 변동을 최소화 시키기 위해 충분한 전기적 저항을 번인 회로에 부가해야 한다. 또한, 상기 연성 도전층(220)은 반도체 웨이퍼로/로부터 열 흐름을 전할다기 위해 열 연도성을 가져야 한다. 상기 연성 도전층(220)은 균일하지 않은 웨이퍼 및 전극 표면에 균일한 접촉을 보장하고, 반도체 웨이퍼 표면(상부 및/또는 하부)의 손상을 방지하기 위해 기계적으로 압축될 수 있어야 한다. 사용될 수 있는 일부 물질은 z-축 엘라스토머(elastomer), 도전성 엘라스토머, 도전성 고무, 금속 필름, 금속 주입 폴리머 필름, 그래파이트 디스크 및 희생 패턴 금속(sacrificial patterned metal)을 포함할 수 있으나 이에 한정되지 않는다. 예를 들어, 생산자이자 배포자인 오레건주 트라우트데일의 토요 탄소 유에스에이(Toyo Tanso USA)사의 퍼마 호일(PERMA FOIL)과 같은 그래파이트 호일 디스크는 고순도 그래파이트 시트로부터 절취될 수 있다. 퍼마 호일의 특성은 다음과 같다:

온도 범위 : -200℃ 내지 +3,300℃

압축성(표면에 수직으로) : 45%

열 전도성(표면에 수평으로) : 120Kcal/m.Hr℃

열 전도성(표면에 수직으로) : 4Kcal/m.Hr℃

특성 전기 저항(표면에 수평으로) : 900uΩ-cm

특성 전기 저항(표면에 수직으로) : 250,000uΩ-cm

열팽창계수(표면에 수평으로) : 5×10-61℃

열팽창계수(표면에 수직으로) : 2×10-41℃

도 5를 참조하면, 본 발명에 따른 웨이퍼 단계 번인에 유용한 시스템(500)의 도면이 도시된다. 웨이퍼(100) 및 선택적인 연성 도전층(220)이 번인 위치에 나타난다. 도 3에서 도시된 상부 접촉부(310)의 제어가 예를 들어 수동 제어기(510)에 의해 이루어질 수 있다. 예를 들어, 시계 방향 또는 반시계 방향으로 회전시키는 기계적 조정 메커니즘은 상부 접촉부(310)를 각각 상하로 이동시키게 된다. 시스템(500)의 상부 어셈블리(540) 및 하부 어셈블리(550)에서의 전위는 어셈블리(540, 550) 사이에 위치할 수 있는 절연체(530)에 의해 얻어진다. 물론, 전기 절연이 시스템(500)의 다른 위치에서 이루어질 수 있다는 것은 당 기술분야에서 통상의 지식을 가진 자에게 자명할 것이다. 도 5에 도시된 바와 같이, 하부 어셈블리(550)는 열교환기(520)를 포함할 수 있다.

도 6을 참조하면, 전력, 열, 측정 및 웨이퍼 단계 번인 공정이 진행되는 동안의 제어 특징을 제공하는 요소가 통합된 본 발명에 따른 WLBI 시스템(600)의 도면이 도시된다. 전력은 전력 생성기(610)에 의해 상부 및 하부 접촉 어셈블리(615, 620)에 제공된다. 열 파워는, 도 6에 도시된 상부 접촉판(615)의 상부에 직접 접촉하여 위치할 수 있는 열 커플링(coupling)(640)에 의해 상부 접촉 어셈블리에 제공될 수 있다. 온도는 서모커플(thermocouple)(650)에 의해 관찰된다. 서모커플(650)은, 열 커플링(640) 및 열교환기(660)와 함께 웨이퍼 상에 일정한 온도를 유지하기 위해 열 파워 생성기(630) 및 열교환기(660)와 함께 사용될 수 있다. 전력은 전력 생성기(610) 또는 당 기술 분야에 알려진 다른 전기 기구에 의해 유지될 수 있다. 도 6에 도시된 것과 같이, 열교환기(660)는 액체, 공기, 열싱크 물질 또는 열 제어 수단 및 그 동등물의 조합을 통해 열 제어를 제공할 수 있다.

도 7을 참조하면, 본 발명의 다른 실시형태가 도시된다. 본 실시형태에서, WLBI 시스템(700)은 상부 접촉판(705)을 상하로 이동시키기 위한 메커니즘(710)을 포함한다. 상기 메커니즘(710)은 유압, 에어 실린더, 기압 또는 제어되는 다른 것일 수 있다. 또한, 전기 생성기로부터 전기 케이블을 고정시킬 수 있는 전기 접촉점(720, 730)이 도 7에 도시된다. 전기 절연체(740)의 다른 선택적인 위치가 열 교환기(750)의 하부 시스템(700)의 베이스(760) 근처에 위치한 것으로 도시된다.

도 8은 본 발명에 따른 WLBI 시스템(800)에 사용되는 기계적(810), 전기적(820) 제어(830) 및 측정(840) 요소를 도시한다. 시스템(800)은 VCSEL 웨이퍼의 번인시 성공적으로 테스트될 수 있었다.

이하, 본 발명에 따른 WLBI를 수행하기 위한 방법을 설명한다. 단계, 시간, 전기/열의 양 및 다른 파라미터들의 변경이 주어진 다른 반도체 웨이퍼에서 가능할것이다. 이하의 일례에서 VCSEL의 사용 또는 정확한 방법, 단계, 시간 및 전기/열의 양은 본 발명의 방법 및 시스템에 대한 한정으로써 해석되어서는 안된다.

도 9를 참조하면, 본 발명에 따른 제공받은 웨이퍼 로트(lot)에 대한 웨이퍼 단계 번인 공정을 설명하는 흐름도가 도시된다. 번인 공정 이전에, 웨이퍼, 그래파이트 디스크 및 접촉판이 단계(905)에서 세척되어야 한다. 단계(910)에서 하부 접촉판 상에 VCSEL 웨이퍼와 그래파이트 디스크(연성 도전층(220))가 로딩되기 이전에, 일반적으로 웨이퍼의 상면 외부의 모서리에 기입되는 웨이퍼 번호가 확인 및 기록되어야 한다. 웨이퍼의 배면은 하부 접촉판에 맞닿고 접촉하도록 하부 접촉판 상에 위치해야 한다. 이어, 연성 도전층(220)이 사용된다면 연성 도전층(220)은 웨이퍼의 상면(소자측)에 위치할 수 있다. 이어, 단계(915)에서, 접촉판들이 낮은 접촉력(웨이퍼 손상을 방지하기 위해)으로 닫힌다. 이어, 접촉판들과 전기적으로 접촉하는 전원 공급 바이어스 전류가 선택된 번인 설정으로 결정되고, 단계(920)에서 바이어스 전류가 동작레벨까지 점진적으로 증가한다. 이어, 열교환기(예를 들어, 냉각팬) 및 히터와 같은 열원은 단계(925)에서 적절한 번인 설정에 따라 작동을 시작한다.

번인 공정이 시작되면, 번인 시작 정보 및 설정의 기록이 단계(930)에서 번인 로그(log)/폼(form)에 저장된다. 웨이퍼 번인 전류 및 온도는 각 웨이퍼에 대한 번인이 진행되는 동안 단계(935)에서 감시된다. 번인 공정은 장치 또는 애플리케이션에 따라 수시간 또는 수일이 소요될 수 있다.

번인 공정의 소요시간이 완료된 이후, 단계(940)에서, 웨이퍼에 공급되는 바이어스 전류는 점진적으로 감소하여 차단되고, 히터가 작동을 중지한다. 단계(945)에서 번인 중지 시간 및 다른 관찰 정보의 기록이 정보 로그에 저장된다. 일반적으로, 단계(950)에서 웨이퍼는 30℃ 미만으로 냉각된다. 냉각 시간 이후, 단계(955)에서 열교환기(전원에 의해 작동하는 팬을 포함하는 냉각 장치)가 동작을 정지한다(그리고, 다른 장비들도 안전 및 정전기 방출을 이유로 정지되어야 한다). 이어, 단계(960)에서 접촉판이 열린다. 이어, 단계(965)에서 웨이퍼 및 연성 디스크 물질이 제거??. 이어, 단계(970)에서, 그래파이트(또는 다른 연성 도전층(220)) 입자를 제거하기 위해 웨이퍼가 세척되며, 단계(975)에서 웨이퍼는 공정 로트로 돌아간다. 이어, 다른 VCSEL 웨이퍼가 로트로부터 시스템으로 로딩될 수 있다. 로트가 완료된 경우에는 상기 로트는 다음 공정(예를 들면, 확인 테스트 또는 소자 어셈블리)으로 진행할 수 있다.

이하의 설명은 VCSEL 웨이퍼 번인을 고려한 것으로 그 원리는 다른 반도체 웨이퍼에 적용될 수 있다. 일반적으로 VCSEL 웨이퍼 제품의 일례는 라운드부에서 3인치 직경(직선부에서 2.9 인치 직경)을 갖는 갈륨비소(GaAs) 반도체 웨이퍼로 통상 0.008 내지 0.014 인치의 두께를 갖는다. 웨이퍼는 상부측에 금속화 패턴을 갖도록 처리되며 하부측에 전체 표면의 금속화가 이루어진다. 웨이퍼 단계 번인 공정은, 통상 대기에서 20시간동안 125℃(일부 제품에 대해서는 85 내지 150℃, +/-5℃로 제어됨)에서 웨이퍼 상의 각 소자에 약 2볼트가 인가되는, 통상 20mA 직류(일부 제품에 대해서는 5 내지 20mA 직류)의 제한된 전류를 제공하는 전력이 공급되는 번인이다. 각 웨이퍼(소자 형식에 따라)는 24000 내지 58000개의 소자를 포함할 것이므로, 0 내지 5 볼트의 범위의 공급 전압을 갖는 120 내지 1,200 암페어의 전체 번인 전원 공급 전류가 필요하다.

통상적인 VCSEL 웨이퍼 전력 소모는 소자 카운트/웨이퍼 및 바이어스 전류/장치에 따라 200와트 내지 2,000와트의 범위일 것이다. 본 발명의 번인 시스템은 금속 전극을 제공한다. 상기 금속전극은 제어되는 압력(+/-5psi의 범위로 제어될 수 있는 10 내지 100psi)으로 웨이퍼의 양면에 압력을 가하며 로딩/언로딩시 개방된다. VCSEL 웨이퍼와 형상이 거의 일치하며 약 0.015 인치의 두께를 갖는 것으로 알려진 그래파이트 호일(즉, 연성 도전층(220))이 전기적 열역 도전성을 갖는 완충층을 제공하기 위해 VCSEL 웨이퍼의 패턴형성된 상면 상에 삽입될 수 있다. 번인이 진행되는 동안 상기 그래파이트 호일 및 웨이퍼의 결합에 의해 상당한 열이 발생할 것이다. 상기 발생하는 열은, 대상 웨이퍼 의 하부면 온도를 유지하기 위해 번인 시스템의 의해 열적으로 관리되어야 한다. 공기 및/또는 액체 냉각이 발생하는 열을 관리하기 위해 사용된다.

본 발명자는 공기 냉각방식이며 1,200 와트까지 상승할 때 125℃로유지하는(1,400 와트까지 상승할 때 140℃ 웨이퍼 온도에서 제어하는) 웨이퍼 단계 번인 시스템을 개발하였다. 초대 전력 소모에 대해 목표 성능은 1,600 와트 전력 소모시 125℃의 웨이퍼 온도를 유지한다. WLBI 시스템은 웨이퍼 상에 700 파운드의 힘까지 인가할 수 있는 공기 실린더 클램프를 사용한다. 서모커플은 제어 박스에 웨이퍼 기판 온도를 제공한다. 상기 제어 박스는 하부 접속판의 중심에서 목표온도에서 +/-5℃ 이내로 유지하기 위해 냉각 팬을 가동/중지시킨다. 온도 하부 구리판을 통과한 온도 프로파일은 중심부보다 가장자리에서 약 10℃ 떨어진다. 일반적으로, 열 경로는 하부 구리 접속판에서 아래로 향해 공기가 인가되는 냉각 핀을 갖는 대형 구리 열 싱크로 들어간다. 600cfm 용량을 갖는 프로펠러 팬이 사용된다. 저전류 웨이퍼 제품에 열을 주입하기 위해 보조 히터가 상부 접속판에 연결된다.

VCSEL 웨이퍼 번인을 실행하는데 사용되는 시스템은, 웨이퍼에 접촉압력을 균일하게 제공해야 한다. 상기 압력은 3인치 직경 웨이퍼에 10 내지 100 psi의 목표값으로 조정된다.이는 3인치 직경 웨이퍼 상에 총 70 내지 700 파운드의 압착력에 해당한다. 상기 압력은 +/-5 psi로 제어되어야 한다. 20시간 동안 0 내지 5 볼트 범위에서 조정 가능한 120 내지 1,200 암페어의 직류 전류가 웨이퍼 및 웨이퍼 상에 형성된 소자에 제공된다. 전압의 제어는 +/-1% 이내이어야 한다.

예를 들어 3인치 직경 웨이퍼에 대해 20시간의 번인 시간동안, 2000 와트까지의 열이 +/-5℃의 온도 허용치에서 85 내지 150℃ 범위의 목표값으로 웨이퍼 온도를 제어하기 위해 소모되어야 한다. 접촉 압력, 바이어스 전류/전압 및 웨이퍼 온도 가열/냉각은 번인이 시작/종료되는 동안 제어되고 조정할 수 있는 방법으로 점진적으로 증가/감소되어야 한다. 접촉 압력, 바이어스 전류, 웨이퍼 접속판 사이의 바이어스 전압 및 웨이퍼(하부 접속판) 온도는, 번인이 진행되고 점진적으로 증가하고 점진적으로 감소하는 동안 감시되고 데이터 기록된다.

WLBI 시스템의 기계부에서 채택되는 재료는 알루미늄 및 구리와 다른 종류의 금속을 포함한다. 기계의 지지부(support) 는 알루미늄인 것이 바람직하며, 갈륨 비소 VCSEL 웨이퍼로 구리가 이동하는 것을 차단하고 구리 산화 및 기생 저항/열 생성을 방지하기 위해 모든 높은 전류 경로 물질은 금/니켈 도금 접촉을 갖는 구리인 것이 바람직하다.

바람직하게, 상부/하부 접속판(210 및 215)은 약 0.003 인치로 자체 조정한다. 그래파이트 디스크(연성 도전층(220))는 일부 웨이퍼/판의 평행 변동을 보상하도록 약 0.003인치로 압착될 수 있다. 시스템은 VCSEL에 대한 20시간의 번인이 진행되는 동안 지속적으로 작동할 수 있어야 한다. 시스템의 사용은 4시간의 로드/언로드 시간으로 주당 6일 이상 작동하는 것으로 간주될 수 있다.

VCSEL 웨이퍼는 바람직하게는 웨이퍼의 파손없이, 제어된 시간주기 동안 제어된 압력 접촉, 제어된 바이어스 전류 및 제어된 온도로 번인(burned-in)되어야한다. 램프 업 및 램프 다운 공정이 제어될 수 있어야 한다. 상기 접촉판 영역은 바람직하게는, 웨이퍼 파손을 일으킬 수 있는 불규칙한 표면을 보호하도록 평편하고, 부드럽고 깨끗해야 한다. 센서 장치를 구비한 PC 기반의 로깅 시스템은 감시의 자동화 및 주기적 판독의 제공을 위해 사용될 수 있다. PC 기반 시스템은 램프 업 및 램프 다운 동안 매분마다 접촉 압력, 바이어스 전류, 접촉 판 바이어스 전압, 바닥 접촉 판 온도, 상부 접촉 판 온도 및 로그 데이터를 감시할 수 있다. 그래서 이는 20 시간의 번인 주기 동안에 매 5분마다 가능하다. 각 시스템/웨이퍼 번인 묶음에서의 데이터 기록은 네트워크 서버 위치에 업로드될 수 있는 데이터 파일로 공급될 수 있다.

감시의 경우, 전원 공급은 측정될 수 있고 바이어스 전류에 신호를 공급할 수 있다. 전압 측정기는 접촉 판 바이어스 전압을 측정할 수 있다. 열전대가 상부/하부 접촉 판 내에 삽입되어 온도를 측정할 수 있다.

온도 상승 경보는 바이어스 전원 공급을 차단하게 되어 열 발생 원인을 제거할 것이다. 만약 시스템 공기압의 손실이 발생하게 되면 웨이퍼 접촉력은 상실될 것이며 이로써 시스템 경보가 발생하게 된다. 무정정 전원공급장치(UPS)는 110V AC 전원의 손실의 경우에 시스템을 보호하도록 예비의 110V AC 제어 전자를 지원하도록 사용되어야 한다. 만약, 3상 전원의 손실이 발생하게 되면, 시스템 경보가 발생되고 상기 웨이퍼 및 시스템을 보호하기 위한 교정적 측정이 이루어져야 한다.

PC 제어 및 자동화된 데이터 로깅 시스템 내에 사용되는 소프트웨어는 수개의 VLBI 시스템을 동시에 제어 및 감시할 수 있다; 바람직하게는 상기 소프트웨어는 네트워크 서버 위치에 업로드될 수 있고 마이크로소프트사의 호환성의 소프트웨어(예를 들어, 엑셀 등)로 보여질 수 있는 데이터 로그 파일 출력물이다. 이더넷과 같은 네트워크 인터페이스는 필요한 네트워크 링크 및 기구적 제어를 원격적으로 제공할 수 있다.

각 WLBI 시스템은 바람직하게는 전원 공급용으로 3상 208V AC 20A를 사용하고, 제어 박스 전자용으로 단상 110V AC 20A를 사용한다.

통상적으로, 반도체 웨이퍼는 정전 방전(ESD) 고려사항으로 취급되어야 한다. 반도체 웨이퍼 및 장치를 취급하는 시간동안에는 항상 적절한 청정도와, 비 정적인 장비, 처리 및 재료가 사용되어야 한다. 상기 시스템은 웨이퍼 취급시 사용자를 위한 정전 방전(ESD) 보호 연결을 제공해야 한다. 웨이퍼 접속 판은 전원 공급 단자에 전기적으로 연결되어 ESD를 방지할 것이다.

현재의 번인 공정은, 설정된 시간동안 측정된 온도 및 직류 전류로 웨이퍼 기반의 장치를 작동함으로써 VCSEL 구현을 "안정화시키는" 실험을 통해 이미 공지되어 있다. 성분 번인은 125℃의 온도, 20mA의 전류 및 20시간의 지속시간에서 성공적으로 테스트 되었다. 웨이퍼 기반의 테스트 성분은, 개개의 테스트 성분이 번인 웨이퍼에서 제거된 이후에 형성된 후 "안정화"되는 것으로 증명되었다. 그리고 각 장치에 대한 광 전원 출력의 변화가 14시간의 "동작중인" 번인 동안 추적되었다.

테스트 도중, 상기 WLBI 시스템은, 1600 와트의 전체 전력 손실에 대한 1.6V의 전위 전압 강하에서 50K 다이/웨이퍼를 가질 수 있고, 20mA/다이에서 1000암페어/웨이퍼를 끌어낼 수 있는 "다이수축" 웨이퍼로 작동하도록 요구되었다. 이러한 웨이퍼의 VF ×IF 전력 손실은 열발생기로 작용하여 상기 웨이퍼의 온도를 125℃까지 올리게 된다. 이후 상기 시스템은 125℃를 유지하기 위하여 제어된 방법으로 열을 제거해야만 했었다. 본 발명은 최대 1000A 용량에서 동작되며, 2100 와트까지 손실 용량을 갖는 것으로 나타났다. 적당한 델타 PO(optical power output)의 안정화를 증명하기 위하여 전체 웨이퍼 상에서의 WLBI 테스트는 몇 가지 흥미로운 효과들이 나타나게 되었다. 양자 및 산화물 VCSELs은 다르게 동작하였으며, 전류가 상기 웨이퍼들을 통해 흐르는 방식을 보다 넓게 이해하기에 이르렀다. WLBI는 상기 성분 번인 과정에 의해 얻어지는 안정화에 거의 근접하는 것으로 증명되었다. 본 발명에서, WLBI는 870 암페어 어레이 VCSEL 제품으로 완성될 수 있으며, 상기 웨이퍼의 전면, 후면 또는 다른 표면에 전기적 접촉점을 갖는 다른 반도체 제품(예를 들어, LEDs)과 함께 사용되도록 결합될 수 있다.

여러 가지 열교환기가 본 발명에 따라 번인되는 웨이퍼의 열관리 제공을 위해 사용할 수 있다. 하기에서는 이와 같이 다양한 열 관리 선택이 논의될 것이다.

본 발명인들은 예를 들어, 두 개의 판이 어프로치되는 것을 도시한 도 2에서와 같이, 웨이퍼의 전 표면에 접촉될 때 웨이퍼 레벨 번인에서의 전류 흐름에 대한 제어를 개시하고 있으며, 이는 예를 들어, 와이어 본딩된 상부 접촉을 갖는 개개의 다이에서 종래 성분 번인이 불필요한 일부 장치 설계가 고려되어야 한다.

도 3, 5 및 6에 도시된 바와 같이, 상기 WLBI 접촉 시스템 및 방법은, 후면 및 전면, 상기 웨이퍼의 장치 측면 상에 위치한 장치 측면 접촉/접촉 표면 등 전자 장치 웨이퍼(100)의 표면의 전 영역에 바이어스를 인가한다. 만약, 전자 장치 웨이퍼(100)가 웨이퍼 레벨 번인 동안 상기 웨이퍼(100)상에 위치한 각 장치의 특정 활성 영역(120)에 바이어스 전류를 흐르게 한다면, 본 발명에서 도움이 될 것이다.

본 발명에서는, 기생전류가 설정된 영역의 외부로 흐르는 방식이 하기에 설명하는 방식 또는 변화, 또는 그들의 결합에 의해 제어될 수 있다:

- 양극 및 음극 영역을 생성하는 전자 장치 웨이퍼 표면상에 형성된 확산패턴.

- 상기 전자 장치 웨이퍼 표면상에 형성된 금속화 패턴.

- 비전도성 영역을 생성하는 상기 전자 장치 웨이퍼 표면상에 형성된 임플란트 패턴.

- 비전도성 영역을 생성하는 상기 전자 장치 웨이퍼 표면상에 형성되고, 번인 공정 이후에 제거될 수 있는 포토레지스트와 같은 희생층.

- 상기 전자 장치 웨이퍼 표면상에 형성된 유전체 패턴. 여기서, 유전체 물질은 질화물, 산화물, 다형체 및 포토레지스트를 포함할 수 있으며, 이에 한정되는 것은 아니다.

- 전류 흐름을 제어하기 위하여 상기 표면에 에칭, 밀링 또는 다른 방식으로 새겨진 트렌치.

- 활성 영역의 외부에 전기적 또는 광자적 흐름을 최소화하는 임플란트로 충진된 트렌치.

- 전류 흐름을 제어하고 수직 및/또는 수평으로 형성된 산화 패턴. 상기 산화 패턴은 인용참증, 미국 특허번호 US 5,903,588호 '선택적으로 변화되는 전류 제한층을 갖는 레이저'에 개시된 수직 트렌치로부터 수평으로 형성된 산화물을 포함하며, 이에 한정되는 것은 아니다.

- 측면으로의 광자 전파 및 설정된 영역외의 측면 영영으로 광자생성 전류가 흐르는 것을 방지하도록 상기 전자 장치 웨이퍼 표면에 패턴화된 트렌치를 포함(이에 한정되는 것은 아님)하는 광 장벽.

단일 웨이퍼상에 형성된 반도체 장치로 흐르는 기생전류 제어의 목적은 바이어스 전류(통상적으로 장치당 5-20mA)를 활성화 접합 영역을 통해 흐르게 하여 성분 번인 경우를 이중으로 하기 위한 것이다. 여기서, 상기 "기생전류제어"는 상기 활성화 접합 영역의 외부에 발생되는 전류 흐름을 지칭하는 것으로 해석되어야 한다. 본 발명인들은 수직 트렌치 및 표면 유전체 패턴의 결합이 상기 측면, 광자생성 전류 흐름을 방해한다는 것을 발견했다.

하기에서, 직접회로, LEDs, VCSELs 및 다른 장치를 포함하여, 공정에서 웨이퍼 번인을 실행하는 다양한 반도체 장치에서 기생전류의 흐름을 제어할 수 있는 방법 및 장치에 대하여 설명한다.

도 10을 참조하면, 전자 장치 웨이퍼(1000)의 상부 표면(1010) 상에 형성된 확산패턴(1040)은 양극 및 음극 영역을 형성하는데 이용될 수 있다. 도 10에 도시된 바와 같이, 예를 들어 기판(1020)을 갖는 반도체 웨이퍼(1000)에 의해 형성된 VCSEL 장치는 성분 층(1065) 및 상부 표면층(1010)을 활성화한다. 원하는 극성 표면상에 확산패턴(1040)을 형성함으로써, 접촉(1005) 및 접촉(1015)을 통해 원하지 않는 영역(1050)으로 전류를 흘리는데 필요한 전위가 원하는 영역(1060)으로 전류를 흘리는데 필요한 전위 이상으로 증가될 수 있다. 실제, 상기 확산패턴(1040)은 상기 원하지 않는 영역(1050)에서 역바이어스 다이오드를 추가함으로써 큰 전압 강하를 발생시킨다. 상기 전류는, 높은 전위를 갖는 확산된 영역(1050)(활성화 영역(1060)으로부터 파선에 의해 분리된 바와 같이 웨이퍼(1000) 상에서 다중 장치를 분리하는 영역)이 아니라 낮은 전위를 갖는 비확산된 영역(1060)(일반적으로 상기 장치의 경우 활성화 영역을 포함)으로 흐르게 된다.

확산패턴을 형성하는 상기 방법은 반도체 산업분야에서 일반적으로 공지된 기술이다; 그러나, 본 상세한 설명에 기재된 바와 같이, 웨이퍼 레벨 번인에서의 제어 전류 흐름에 적용되는 경우에는 신규성이 있다. 본 발명에 따른 확산패턴(1040)은 상기 웨이퍼(1000)상의 선택 영역을 커버하는 층으로, 또는 선택 영역, 예를 들어, 반도체 분야에서 공지된 방법에 의해 순차적으로 에칭될 수 있도록 전도성이 더 낮은 (원하지 않는)영역(1050)과 같은 영역에서 상기 웨이퍼의 표면에 얇은 확산층으로 영구적으로 추가될 수도 있다.

도 11을 참조하면, 금속화패턴(1140)도 전자 장치 웨이퍼의 표면(1110)상에 선택 영역(예를 들어, 원하지 않는 또는 비전도성 영역(1150))에 형성될 수 있다. 상기한 확산패턴에서와 같이, 상기 웨이퍼의 표면(1110)상에 전도성이 더 낮은 금속화패턴(1140)을 추가함으로써 원하지 않는 영역(1150)(예를 들어, 전도성이 더 낮은 영역)으로 전류를 인가하는데 필요한 전위가 원하는 (예를 들어, 전도성) 영역(1160)의 경우보다 더 높게 설정될 수 있다. 도 11에서 파선들 사이에 도시된 바와 같이, 상기 원하지 않는 영역(1150)에 결합된 높은 저항의 비 옴(non-ohmic) 접촉(1140)을 위치시킴으로써, 상기 층들 간에 절연효과가 발생하는 것과는 달리, 상기 상부층(1110), 활성층(1065) 및 원하는 영역(1160)에 결합된 영역을 통해 더 낮은 저항의 옴 접촉이 초기에 형성될 수 있도록 전도성이 매우 높은 금속패턴(예를들어, 접촉(1115))이 원하는 영역(1060)(예를 들어, 활성화 영역으로 지칭될 수도 있음)에 추가될 수 있다. n형 및 p형 접촉이 반드시 상기 웨이퍼(1000)의 상부 표면상에 있는 경우에 응용이 가능할 것이다. 그러나, 번인 동안 상기 p헝 접촉으로 모든 전류가 흐르는 것이 바람직하다. 만약, 상기 p형 접촉이 옴 접촉이고, 상기 n형 접촉이 쇼트키라면, 전류는 통상적으로 원하는 영역으로 흐르게 될 것이다. 급속 열 소둔 또는 이온 주입과 같은 후속 조치로 상기 n형 접촉 옴을 만들 수 있을 것이다. 만약, 상기 결합된 전도성 영역(1260)이 번인 전도체를 갖는 더 낮은 전위 강하 접촉을 형성하는 경우, 높은 저항의 비 옴(non-ohmic) 금속패턴은, 더 낮은 저항 비금속패턴 영역, 즉 상기 결합된 전도성 영역(1260)으로 전류가 흐르도록 원하지 않는 영역(1150)내의 상기 상부 층(1110)에 선택적으로 추가될 수 있다.

도 12를 참조하면, 임플란트 패턴(1240)은 전자 장치 웨이퍼(1200)의 표면(1210)에 추가되어 비전도성 영역(1250)을 생성할 수 있다. 임플란트 층(1240)은 희생 층과 유사한 기능을 수행한다. 상기한 확산 층에 대한 기재에서와 같이, 이식은 비전도성 영역(1250)과 결합된 상부 표면(1210) 영역상에 반 절연 또는 절연 물질의 패턴을 형성할 수 있다. 따라서, 수직 전류는 상부층(1210), 활성층(1265), 기판(1220) 및 전도성이 더 높은 비 이식성 영역(1260)과 결합된 다른 층을 통해 접촉(1205) 및 접촉(1215) 간에 쉽게 흐르게 된다. 임플란트(1240)는 영구적일 수 있고, 또는 얇게 제작되어 희생 층과 같이 순차적으로 제거될 수 있다. 임플란트(1240)의 최적화는 광전도성이 지배적인 메커니즘인 경우라도 적용될수 있다.

도 13을 참조하면, 유전체 패턴(1340)은 절연 영역(1350)과 결합된 영역 내 상기 전자 장치 웨이퍼(1300)의 상부 표면(1310)상에 형성될 수 있다. 유전체 물질은 질화물, 산화물, 다형체 및 포토레지스트를 포함할 수 있으며, 이에 한정되는 것은 아니다. 실리콘 이산화물은 열적으로 성장하고 사진 석판술로 패턴화되는 반도체 본래의 산화물 표면 유전체로 잘 알려져 있다. 반도체 분야에서 사용되며 석판기술로 패턴화되고 선택적으로 에칭 또는 제거되는 증착 유전체의 예로서, 실리콘 질화물(VCSEL 공정에서 자주 사용됨), 실리콘 산화물(통상적으로 적용되는 CVD 증착), 다형체(스핀 코팅 증착) 및 포토레지스트(역시 스핀 코팅 증착) 등이 있다.

도 13을 다시 참조하면, 유전체 패턴(1340)은 상기 상부 층(1310)상에 하나의 층으로서 영구적으로 추가되거나 또는 상기 웨이퍼 레벨 번인 공정 동안 적용되는 희생 층으로 사용되어, 실질적으로 절연 영역(1360)을 통한 전류의 흐름을 방지하는 방식으로 전류의 흐름을 제어 및/또는 방향을 설정할 수 있다. 이로써 상기 유전체 패턴(1340)은 상기 웨이퍼 레벨 번인 기생 전류 흐름에 대한 제어가 완료된 후에 제거(희생)될 수 있다. 나아가, 직접회로의 경우 패턴화된 금속과 함께 하는 증착 유전체의 결합을 이용하여 상기한 바와 같이 두 판의 웨이퍼 레벨 번인(예를 들어, WLBI) 방법을 구현할 수 있다. 여기서, Vcc 바이어스는 상기 웨이퍼의 최상부 접촉(1315)면(예를 들어, 상기 웨이퍼에서의 패턴화된 면)에 인가되고, 접지 바이어스는 상기 웨이퍼의 바닥 접촉(1305)면(예를 들어, 금속화된 전 표면)에 인가된다. 따라서, 수직 전류는 상기 상부층(1310), 활성층(1365), 기판(1320) 및/또는 전도성이 더 높은 활성 영역(1360)과 결합된 다른 층을 통해 접촉(1305) 및 접촉(1315) 간에 흐르게 된다.

도 14를 참조하면, 트렌치(1420)는 에칭, 압연될 수 있고 또는 웨이퍼(1400)의 상부 표면(1410)으로부터 선택 층(1420) 및 영역(1450)에 다른 방식으로 새겨질 수 있고, 이로써 상기 웨이퍼(1400)에 의해 형성된 활성 층(1465)(예를 들어, VCSEL 활성 영역)에 표시된 반도체 장치 사이에서의 전류 흐름을 제어하도록 할 수 있다. 도 14에는 비록 단지 하나의 트렌치(1420)가 도시되어 있으나, 본 발명에서는 다수개의 트렌치가 적용될 수도 있다는 것에 유의해야 한다. 수직 트렌치(1420)를 절단, 밀링, 상기 표면(1410) 및 상기 표면(1410)의 아래에 놓인 전위적으로 다른 층(예를 들어, 활성 층(1465))내로의 수직 에칭을 실시함으로써, 접촉(1415) 및 접촉(1405) 사이의 전류 흐름은 트렌치(1420)를 가로지르는 수평흐름으로부터 물리적으로 방해될 수 있고 상기 활성화 영역(1460)으로 적절히 집중될 수 있다. 이로써, 상기 상부층(1410), 활성층(1465), 기판(1420) 및 상기 전도성이 더 높은 활성 영역(1260)과 결합된 다른 층의 일부를 통해 전류가 흐를 수 있게 된다.

도 15를 참조하면, 웨이퍼(1500) 상에 수직적(1530) 및/또는 수평적(1540)으로 형성된 산화 패턴은 접촉(1515) 및 접촉(1505) 사이의 전류 흐름을 제어할 수있다. 이러한 산화 패턴은 상기 웨이퍼(1500)의 표면(1510)상에 수평으로 또는 수직 트렌치(1520)내에 수직으로 형성된 산화물을 포함할 수 있으며, 이에 한정되는 것은 아니다. 평면 반도체 기술에 통상적으로 사용되는 표면 비전도성 산화물 패턴은 접촉(1505) 및 접촉(1515) 사이의 수직 전류가, 상기 웨이퍼에 의해 형성된 반도체 장치를 나타내는 활성 영역(1560)(예를 들어, 상부층(1510), 활성층(1565), 기판(1520) 등의 결합된 부분)으로 흐르도록 한다. 수직 트렌치(1520)내에 형성된 산화물 층(1530)은 또한 활성 영역(1560)으로 수직 전류를 흐르게 하거나 아니면 그 영역(1560)으로 전류의 방향을 바꾸게 한다. 이로써 실질적으로 절연 영역(1550)은 피하게 된다. Ⅲ-Ⅴ반도체에서, 이러한 산화물은 통상적으로 알루미늄 산화물일 수 있다. 즉, 실리콘 반도체에서 통상적으로 SiO2일 수 있다.

기생 전류 흐름은 상기한 방법들을 몇 가지로 조합함으로써 최소화 할 수 있다. 예를 들어, 상기한 바와 같이 수평 산화물 패턴을 갖는 수직 트렌치는 상기 트렌치 영역(1550) 내로 정상적으로 전류를 흐르게 할 수 있고 이로써, 비 산화물 지역의 내부 대신에 활성 영역(1565)으로 흐르게 할 수 있다. 표면 유전체 층은 또한 표면 접촉 및 상기 비 트렌치된 활성 영역(1560)의 외부 영역으로의 전류 흐름을 방해하도록 사용될 수 있다.

도 16을 참조하면, 웨이퍼(1600)에 형성된 트렌치(1620)는, 상기 웨이퍼에서 생성된 반도체 장치를 나타내는 활성 영역(1660)(예를 들어, 상부층(1510), 활성층(1565), 기판(1520) 등의 결합부분)의 외부에서 접촉(1615) 및 접촉(1605) 간의 전기적 흐름을 최소화하는 임플란트(1630)로 충진될 수 있다. 예를 들어, 상기 트렌치 층에 대하여 도 4에 도시된 그래파이트 펠트 패드(즉, 연성 층(220))와 같은 표면 접촉 물질의 전기적 접촉은 비 전도성 물질(1630)로 수직 트렌치 영역(1650)을 충진함으로써 더욱 더 최소화된다.

도 17을 참조하면, 비활성 또는 비전도성 영역(1750)으로 규정되는 트렌치(1720)는 또한 광자(예를 들어, VCSEL)장치에 결합된 활성화 영역(1760)의 외부로 광자가 흐르는 것을 최소화 하는데 사용될 수 있다. 나아가, 상기 트렌치가 반도체 웨이퍼(1700)상에 광학 장치 또는 어레이의 제작에 사용되는 경우, 광학 흡수 물질(1730)로 수직 트렌치(1720)를 충진하는 것은, 상부 접촉(1715), 표면 층(1710), 활성 층(1765) 및 상기 웨이퍼의 기판층(1720)과 공통 접촉(1705) 상에 형성된 다른 층에 의해 표시된 활성 광학 장치 간에 수평적 광자 흐름을 더욱 더 방지, 최소화 또는 줄일 수 있게 된다. 상기 장치의 표면(1710) 내로 패턴화되고, 그리고 상기 표면(1710)으로부터 패턴화된 수직 트렌치(1720)는 높은/낮은 유전체 상수 인터페이스에서 내부 반사를 통한(Snell의 굴절 법칙에 따라) 측면 광자 전파를 줄일 수 있다. 이로써, 공기 또는 다른 적당한 충진물질(1730)을 갖는 상기 수직 트렌치(1720)는 낮은 유전체 상수(공기의 경우 n=1.0) 인터페이스를 높은 반도체(GaAs의 경우 n=3.6)에 제공하게 된다. 이렇게 함으로써, 절연 또는 반 절연 물질 내에서도 광자생성 반송파 및/또는 전류 흐름의 흡수가 발생되어 활성 성분층(1765) 및 상기 트렌치(1720)에 의해 결정 및 분리된 결합 활성 영역(1760)의 외부로 광자가 흐르는 것을 방지 또는 크게 줄이게 된다. 상기 트렌치 아래의 비 전도성 영역(1750)을 통한 광자의 흐름은 활성화 장치 상에 또는 상기 활성화 장치 간에 무시할 정도의 영향을 줄 것이다.

이곳에서 제시된 실시예 및 예시들은 본 발명과 그 실제적인 응용예를 최상으로 설명하며, 따라서 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 제작 및 활용할 수 있도록 제공된 것이다. 그러나 당업자는 앞에서 제시된 상세한 설명 및 예시들은 오직 예시 및 설명을 위한 목적으로 제공된 것임을 인식할 것이다. 본 발명에 대한 다른 실시예 및 변형은 당업자에게 자명할 것이며, 이러한 다른 실시예 및 변형을 모두 포괄하는 것이 첨부된 청구의 범위가 의도하는 바이다. 제시되 상세한 설명은 본 발명의 범위를 소멸하거나 제한하기 위한 것이 아니다. 다음의 청구항의 범위를 벗어나지 않더라도 상기 교시된 내용의 견지에서 많은 변형 및 다양화가 가능할 것이다. 본 발명의 사용은 다른 특성을 갖는 구성요소를 포함할 수 있다는 것이 고려될 수 있다. 여기에 첨부된 청구항에 의하여 정의된 본 발명의 범위는 모든 관점에서의 균등물에 대한 충분한 인식을 제공한다.

Claims

반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법에 있어서,

각각이 기판(1220)에 연결된 복수개의 도전 영역(1260), 적어도 하나의 활성층(1265), 상기 적어도 하나의 활성층(1265) 상에 형성되는 표면층(1210) 및 상기 복수개의 도전 영역(1260)에 연결된 적어도 하나의 접촉(1215)을 갖는 반도체 웨이퍼(1200)를 제공하는 단계; 및

상기 적어도 하나의 접촉(1215) 주변의 상기 표면층 상에 패턴(1240)을 형성하는 단계를 포함하며,

상기 패턴은 상기 반도체 웨이퍼(1200)에 의해 생성된 전자 소자에 직접 전류 흐름의 제어를 제공하며, 상기 적어도 하나의 접촉(1215)과 연결되고, 전류는 상기 적어도 하나의 접촉(1215) 사이의 전류 흐름 영역으로 정의되는 도전 영역(1265)을 통해 흐르고, 상기 적어도 하나의 활성층(1265) 통해 상기 기판(1220) 측을 향해 공통 접촉(1205)으로 흐르며, 상기 적어도 하나의 접촉(1215)과 상기 공통 접촉(1205)에 전압이 인가될 때 흐르고, 상기 패턴(1240) 아래에 정의된 비도전 영역(1250)으로부터 멀어지는 방향으로 흐르는 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
제1항에 있어서,

상기 패턴은(1240)은 확산 패턴인 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
제1항에 있어서,

상기 패턴(1240)은 금속화 패턴인 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
제1항에 있어서,

상기 패턴(1240)은 임플란트 패턴인 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
제1항에 있어서,

상기 패턴(1240)은 희생 물질인 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
제1항에 있어서,

상기 패턴(1240)은 유전체 패턴을 포함하는 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
제6항에 있어서, 상기 유전체 패턴(1240)은,

질화물, 산화물, 폴리이미드, 포토레지스트 및 상기 물질의 화합물으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
제1항에 있어서,

상기 반도체 웨이퍼(1200) 및 상기 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 단계 번인(900)을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법에 있어서,

기판(1220), 활성층(1265), 표면층(1210) 상에 형성되는 적어도 두 개의 접촉(1215)을 갖는 상기 반도체 웨이퍼(1200)를 제공하는 단계;

상기 적어도 두 개의 접촉(1215) 사이의 상기 표면층(1210) 상에 패턴을 형성하는 단계; 및

상기 웨이퍼(1200) 상에 웨이퍼 단계 번인(900)을 실행하는 단계를 포함하고,

적어도 하나의 활성 반도체 소자는 접촉(1215) 및 상기 적어도 두 개의 접촉(1215)과 상기 기판(1220) 사이에 형성되는 반도체층에 의해 정의되며, 상기적어도 두 개의 접촉(1215) 및 공통 접촉(1205)에 인가될 때, 상기 패턴은, 전류 방향을 결정함으로써 상기 반도체 웨이퍼(1200)를 통해 전류 제어가, 상기 적어도 두 개의 접촉(1215)으로부터 연결된 활성층(1265) 및 상기 기판(1220)을 통해 상기 공통 접촉(1205)까지의 영역으로 정의된 도전 영역(1260) 내로 흐르게 하는 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
제9항에 있어서,

상기 패턴(1240)은 확산 패턴인 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
제9항에 있어서,

상기 패턴(1240)은 금속화 패턴인 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
제9항에 있어서,

상기 패턴(1240)은 임플란트 패턴인 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
제9항에 있어서,

상기 패턴(1240)은 희생 물질을 포함하는 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
제9항에 있어서,

상기 패턴(1240)은 유전체 패턴을 포함하는 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
제14항에 있어서, 상기 유전체 패턴(1240)은,

질화물, 산화물, 폴리이미드, 포토레지스트 및 상기 물질의 화합물으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 웨이퍼에 의해 생성되는 전자 소자에 웨이퍼 전류 제어를 제공하는 방법.
하나 이상의 전자 소자를 생성하고 기생 전류 제어에 대해 최적화된 반도체 웨이퍼에 있어서,

기판(1220);

상기 반도체 웨이퍼(1200)의 상기 기판(1220) 상에 형성되는 적어도 하나의 활성층(1265) 내에 형성되는 전자소자;

상기 적어도 하나의 활성층(1565) 상에 형성되는 표면층(1510);

상기 표면층(1510) 상에 형성되며 하나의 상기 전자소자 각각과 연결되는 적어도 하나의 접촉(1515); 및

상기 적어도 하나의 접촉(1215) 주위에 위치한, 상기 반도체 웨이퍼(1200)의 상기 표면층(1210) 상에 형성되는 절연 희생층(1240)을 포함하는 반도체 웨이퍼.
제16항에 있어서,

상기 패턴(1240)은 확산 패턴인 것을 특징으로 하는 시스템.
제16항에 있어서,

상기 패턴(1240)은 금속화 패턴인 것을 특징으로 하는 시스템.
제16항에 있어서,

상기 패턴(1240)은 임플란트 패턴인 것을 특징으로 하는 시스템.
제16항에 있어서,

상기 패턴(1240)은 희생 물질을 포함하는 것을 특징으로 하는 시스템.
제16항에 있어서,

상기 패턴(1240)은 유전체 패턴을 포함하는 것을 특징으로 하는 시스템.
제16항에 있어서, 상기 유전체 패턴(1240)은,

질화물, 산화물, 폴리이미드, 포토레지스트 및 상기 물질의 화합물으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 시스템.