JPH04262551A - ウェハ試験方法及びこれによって試験された半導体装置 - Google Patents
ウェハ試験方法及びこれによって試験された半導体装置Info
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- JPH04262551A JPH04262551A JP3023090A JP2309091A JPH04262551A JP H04262551 A JPH04262551 A JP H04262551A JP 3023090 A JP3023090 A JP 3023090A JP 2309091 A JP2309091 A JP 2309091A JP H04262551 A JPH04262551 A JP H04262551A
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、半導体ウェハのスク
リーニング方法(潜在的不良品選別方法)のひとつであ
るバーンイン試験(高温通電エージング試験)等の方法
に関するものである。
リーニング方法(潜在的不良品選別方法)のひとつであ
るバーンイン試験(高温通電エージング試験)等の方法
に関するものである。
【0002】
【従来の技術】従来、半導体集積回路のスクリーニング
方法であるバーンイン試験は、パッケージングした後の
完成品の状態で、ソケットにセットして実施されていた
。
方法であるバーンイン試験は、パッケージングした後の
完成品の状態で、ソケットにセットして実施されていた
。
【0003】図5は、実使用状態での経過時間と故障率
との関係である故障率曲線(バスタブカーブ)を示す。 初期故障期間Aは、製造時の欠陥に起因した潜在的不良
による期間であり、この製造時の潜在的不良はバーンイ
ン試験によって取り除かれるべきものである。偶発故障
期間Bは、潜在的不良がスクリーニングされた後の正常
な製品が偶発的に起こす故障の期間であり、故障率は最
も低く安定したものとなる。摩耗故障期Cは、正常な製
品が老朽劣化によって時間経過とともに故障率が増す期
間である。
との関係である故障率曲線(バスタブカーブ)を示す。 初期故障期間Aは、製造時の欠陥に起因した潜在的不良
による期間であり、この製造時の潜在的不良はバーンイ
ン試験によって取り除かれるべきものである。偶発故障
期間Bは、潜在的不良がスクリーニングされた後の正常
な製品が偶発的に起こす故障の期間であり、故障率は最
も低く安定したものとなる。摩耗故障期Cは、正常な製
品が老朽劣化によって時間経過とともに故障率が増す期
間である。
【0004】バーンイン試験は、初期故障期間Aである
製造工程中に発生した潜在的不良をもつ製品をスクリー
ニング(選別)によって除去し、出荷品の信頼性を確保
するために実施される。図6に従来行われていたバーン
イン試験方法の様子を示す。
製造工程中に発生した潜在的不良をもつ製品をスクリー
ニング(選別)によって除去し、出荷品の信頼性を確保
するために実施される。図6に従来行われていたバーン
イン試験方法の様子を示す。
【0005】組み立て工程後の半導体集積回路1は、ソ
ケット2にセットされており、その全体を高温槽3の内
部に設置した状態で、電圧印加装置4に接続される。電
圧印加装置4は、実使用条件よりも高い電源電圧を半導
体集積回路1に印加し、高温槽3は、実使用条件よりも
高い雰囲気温度を与えて、エージング(加齢)を行う。 このように実使用条件よりも厳しい条件下で試験を行う
のは、エージングを加速することによって(加速寿命)
、短時間で初期故障を発見してスクリーニングするため
である。
ケット2にセットされており、その全体を高温槽3の内
部に設置した状態で、電圧印加装置4に接続される。電
圧印加装置4は、実使用条件よりも高い電源電圧を半導
体集積回路1に印加し、高温槽3は、実使用条件よりも
高い雰囲気温度を与えて、エージング(加齢)を行う。 このように実使用条件よりも厳しい条件下で試験を行う
のは、エージングを加速することによって(加速寿命)
、短時間で初期故障を発見してスクリーニングするため
である。
【0006】
【発明が解決しようとする課題】しかしながら、初期故
障に係る潜在的不良は、組み立て工程中に発生するとい
うものではなく、そのほとんどがウェハプロセスにおい
て発生しているものであることが判っている。例えば、
MOSFETを代表とするMIS(MetalInsu
lator Semiconductor:金属絶縁
膜半導体)の集積回路の絶縁膜の破壊は、ウェハプロセ
スにおいて発生する。
障に係る潜在的不良は、組み立て工程中に発生するとい
うものではなく、そのほとんどがウェハプロセスにおい
て発生しているものであることが判っている。例えば、
MOSFETを代表とするMIS(MetalInsu
lator Semiconductor:金属絶縁
膜半導体)の集積回路の絶縁膜の破壊は、ウェハプロセ
スにおいて発生する。
【0007】ところが、従来のバーンイン試験方法にお
いては、上記のように組み立て工程を経た後の半導体集
積回路1に対して実施されていた。つまり、ウェハプロ
セスのときにすでに欠陥を含んでいた潜在的不良チップ
であっても、次工程である組み立て工程を完了した後で
なければ、バーンイン試験による欠陥の発見ができなか
ったのである。
いては、上記のように組み立て工程を経た後の半導体集
積回路1に対して実施されていた。つまり、ウェハプロ
セスのときにすでに欠陥を含んでいた潜在的不良チップ
であっても、次工程である組み立て工程を完了した後で
なければ、バーンイン試験による欠陥の発見ができなか
ったのである。
【0008】しかし、このように組み立て工程の後に行
ったバーンイン試験で初めて欠陥が発見されるのであれ
ば、ウェハプロセス後の組み立て工程自体が無駄になっ
てスループットが悪化し、また、その組み立てに用いた
各種の材料も無駄になるため、全体としてコスト面で非
常に不利な状況にあった。
ったバーンイン試験で初めて欠陥が発見されるのであれ
ば、ウェハプロセス後の組み立て工程自体が無駄になっ
てスループットが悪化し、また、その組み立てに用いた
各種の材料も無駄になるため、全体としてコスト面で非
常に不利な状況にあった。
【0009】さらに、不良解析やウェハプロセスへのフ
ィードバックすなわちプロセスラインでの異常発見、メ
ンテナンスなどの対策がどうしても遅くなりがちとなり
、歩留まり低下を余儀無くされるという問題点があった
。このことはまた、新製品開発にも良くない影響を及ぼ
している。
ィードバックすなわちプロセスラインでの異常発見、メ
ンテナンスなどの対策がどうしても遅くなりがちとなり
、歩留まり低下を余儀無くされるという問題点があった
。このことはまた、新製品開発にも良くない影響を及ぼ
している。
【0010】さて、バーンイン試験ではないが、従来に
おいて、ウェハプロセスの完了後にウェハ状態で通電を
行うウェハテスト(機能試験)が知られている。図7は
ウェハテストの様子を示す斜視図、図8はその側面図で
ある。
おいて、ウェハプロセスの完了後にウェハ状態で通電を
行うウェハテスト(機能試験)が知られている。図7は
ウェハテストの様子を示す斜視図、図8はその側面図で
ある。
【0011】5は半導体ウェハ、5aは半導体ウェハ5
の主面、5bは主面5a上に形成されたチップ、6はチ
ップ5bにおける複数のボンディングパッドのそれぞれ
に接触させた金属プローブである。なお、ボンディング
パッドとは、周知のとおり、組み立て工程において半導
体ウェハ上の回路素子と外部電極端子とを接続するため
のボンディングワイヤの接合領域のことである。ある金
属プローブ6を介して電圧または信号を印加し、別の金
属プローブ6で電圧または信号を取り出してウェハテス
トを行う。
の主面、5bは主面5a上に形成されたチップ、6はチ
ップ5bにおける複数のボンディングパッドのそれぞれ
に接触させた金属プローブである。なお、ボンディング
パッドとは、周知のとおり、組み立て工程において半導
体ウェハ上の回路素子と外部電極端子とを接続するため
のボンディングワイヤの接合領域のことである。ある金
属プローブ6を介して電圧または信号を印加し、別の金
属プローブ6で電圧または信号を取り出してウェハテス
トを行う。
【0012】ところで、チップ5bのボンディングパッ
ドに複数の金属プローブ6を接触させるのに、各金属プ
ローブ6を斜めにした状態で接触させている。これは、
ボンディングパッドに対する金属プローブ6の接触圧を
均一化するのが容易であるからである。
ドに複数の金属プローブ6を接触させるのに、各金属プ
ローブ6を斜めにした状態で接触させている。これは、
ボンディングパッドに対する金属プローブ6の接触圧を
均一化するのが容易であるからである。
【0013】しかし、このように金属プローブ6を斜め
にしていると、1回のウェハテストでは1つのチップ5
bしかテストすることはできず、同時に複数のチップ5
bに対してテストすることが不可能であった。1つのチ
ップ5bに対するウェハテストは数十時間の通電を要す
るため、チップ5bが数十ある1枚の半導体ウェハ5全
体のテストにはきわめて多大な時間がかかり実用的では
ない。
にしていると、1回のウェハテストでは1つのチップ5
bしかテストすることはできず、同時に複数のチップ5
bに対してテストすることが不可能であった。1つのチ
ップ5bに対するウェハテストは数十時間の通電を要す
るため、チップ5bが数十ある1枚の半導体ウェハ5全
体のテストにはきわめて多大な時間がかかり実用的では
ない。
【0014】そこで、図9に示すように、金属プローブ
6を主面5aに垂直にした状態でボンディングパッドに
接触させることを考えてみる。この場合には、すべての
チップ5bに対して同時に電圧印加を行えることができ
そうである。
6を主面5aに垂直にした状態でボンディングパッドに
接触させることを考えてみる。この場合には、すべての
チップ5bに対して同時に電圧印加を行えることができ
そうである。
【0015】しかし、近年においてはマイクロプロセッ
サやゲートアレイなどの半導体集積回路は大規模化がま
すます進められ、1つのチップにおけるボンディングパ
ッドの数が100を超すようになっており、半導体ウェ
ハ5上のすべてのチップ5bにおいて、すべてのボンデ
ィングパッドに金属プローブ6を一定圧力で精度良く接
触させることは物理的に不可能である。
サやゲートアレイなどの半導体集積回路は大規模化がま
すます進められ、1つのチップにおけるボンディングパ
ッドの数が100を超すようになっており、半導体ウェ
ハ5上のすべてのチップ5bにおいて、すべてのボンデ
ィングパッドに金属プローブ6を一定圧力で精度良く接
触させることは物理的に不可能である。
【0016】この発明は、上記のような問題点を解消す
るために創案されたものであって、1チップ当たりのボ
ンディングパッド数が多くても、ウェハ状態でバーンイ
ン試験等を行うことができるようにすることを目的とす
る。
るために創案されたものであって、1チップ当たりのボ
ンディングパッド数が多くても、ウェハ状態でバーンイ
ン試験等を行うことができるようにすることを目的とす
る。
【0017】
【課題を解決するための手段】この発明に係るウェハ状
態バーンイン等のウェハ試験方法は、半導体ウェハの主
面に異方性導電膜を接触させ、前記主面上に形成された
複数のチップそれぞれのボンディングパッド群に対して
前記異方性導電膜を介して電圧を印加することを特徴と
するものである。
態バーンイン等のウェハ試験方法は、半導体ウェハの主
面に異方性導電膜を接触させ、前記主面上に形成された
複数のチップそれぞれのボンディングパッド群に対して
前記異方性導電膜を介して電圧を印加することを特徴と
するものである。
【0018】そして、ウェハ状態バーンイン試験方法と
しては、半導体ウェハの裏面にヒータを密着させるか、
または、半導体ウェハ及び異方性導電膜を高温槽内に設
置したうえ、高温通電エージングを行う。
しては、半導体ウェハの裏面にヒータを密着させるか、
または、半導体ウェハ及び異方性導電膜を高温槽内に設
置したうえ、高温通電エージングを行う。
【0019】
【作用】異方性導電膜を半導体ウェハ主面の全面に接触
させると、その接触圧は全面にわたって均一となる。し
たがって、複数あるすべてのチップに対してはもとより
、各チップのすべてのボンディングパッドに対しても均
一な接触圧で接することになる。このような異方性導電
膜を介して各チップのボンディングパッド群に電圧を印
加するようにしたので、組み立て工程の完了後ではなく
、それ以前のウェハプロセスの完了後においてバーンイ
ン試験を実施することが可能となる。
させると、その接触圧は全面にわたって均一となる。し
たがって、複数あるすべてのチップに対してはもとより
、各チップのすべてのボンディングパッドに対しても均
一な接触圧で接することになる。このような異方性導電
膜を介して各チップのボンディングパッド群に電圧を印
加するようにしたので、組み立て工程の完了後ではなく
、それ以前のウェハプロセスの完了後においてバーンイ
ン試験を実施することが可能となる。
【0020】
【実施例】図1は、半導体ウェハ10と異方性導電膜2
0と電圧印加基板30の密着構造を示している。半導体
ウェハ10の主面10aには複数のチップ10bが形成
されており、図1の一部を拡大した図2に示すように、
個々のチップ10bには多数のボンディングパッド10
cが形成され、全面が表面保護膜10dで被覆されてい
る。
0と電圧印加基板30の密着構造を示している。半導体
ウェハ10の主面10aには複数のチップ10bが形成
されており、図1の一部を拡大した図2に示すように、
個々のチップ10bには多数のボンディングパッド10
cが形成され、全面が表面保護膜10dで被覆されてい
る。
【0021】ウェハプロセス完了後の半導体ウェハ10
の主面10aの全面に異方性導電膜20を接触させる。 異方性導電膜20は薄く柔軟で可撓性があるので主面1
0aに密着する。
の主面10aの全面に異方性導電膜20を接触させる。 異方性導電膜20は薄く柔軟で可撓性があるので主面1
0aに密着する。
【0022】図2に示すように、異方性導電膜20は、
母材としての絶縁材であるシリコーンゴム20a内にき
わめて多数の導電繊維20b(金属細線)を肉厚方向に
配向した状態で埋め込んだものである。そのため、肉厚
方向には電気的に導通するが、面方向には導電性をもた
ない。
母材としての絶縁材であるシリコーンゴム20a内にき
わめて多数の導電繊維20b(金属細線)を肉厚方向に
配向した状態で埋め込んだものである。そのため、肉厚
方向には電気的に導通するが、面方向には導電性をもた
ない。
【0023】電圧印加基板30は、絶縁板30aの表面
に電極パッド30b群をすべてのチップ10bのボンデ
ィングパッド10c群に丁度位置対応する状態に形成し
たものである。このような電圧印加基板30を、その電
極パッド30bがボンディングパッド10cに対して位
置ずれ無しに対向する状態で異方性導電膜20に密着さ
せてある。ボンディングパッド10cとこれに異方性導
電膜20を挟んで対向する電極パッド30bとは、肉厚
方向に導電性をもつ導電繊維20bによって電気的に接
続された状態となる。その電気的接続の状態は、半導体
ウェハ10と電圧印加基板30との間で全面にわたって
均一に一定の圧縮荷重をかけることで、いずれのボンデ
ィングパッド10c,電極パッド30bにおいても均一
なものとなる。
に電極パッド30b群をすべてのチップ10bのボンデ
ィングパッド10c群に丁度位置対応する状態に形成し
たものである。このような電圧印加基板30を、その電
極パッド30bがボンディングパッド10cに対して位
置ずれ無しに対向する状態で異方性導電膜20に密着さ
せてある。ボンディングパッド10cとこれに異方性導
電膜20を挟んで対向する電極パッド30bとは、肉厚
方向に導電性をもつ導電繊維20bによって電気的に接
続された状態となる。その電気的接続の状態は、半導体
ウェハ10と電圧印加基板30との間で全面にわたって
均一に一定の圧縮荷重をかけることで、いずれのボンデ
ィングパッド10c,電極パッド30bにおいても均一
なものとなる。
【0024】以上のように、ウェハプロセス完了後の半
導体ウェハ10に異方性導電膜20と電圧印加基板30
とを積層した後、バーンイン試験(高温通電エージング
)を行うために加熱する。その加熱の方法に、図3と図
4に示す2通りがある。
導体ウェハ10に異方性導電膜20と電圧印加基板30
とを積層した後、バーンイン試験(高温通電エージング
)を行うために加熱する。その加熱の方法に、図3と図
4に示す2通りがある。
【0025】図3では、半導体ウェハ10の裏面10d
に薄板式の電気ヒータ40を密着させてある。電圧印加
基板30に電圧を印加し、電極パッド30bと異方性導
電膜20の導電繊維20bとを介して半導体ウェハ10
のボンディングパッド10cに電圧を供給しながら、ヒ
ータ40に通電して半導体ウェハ10を裏面10d側か
ら加熱し高温通電エージングを行う。
に薄板式の電気ヒータ40を密着させてある。電圧印加
基板30に電圧を印加し、電極パッド30bと異方性導
電膜20の導電繊維20bとを介して半導体ウェハ10
のボンディングパッド10cに電圧を供給しながら、ヒ
ータ40に通電して半導体ウェハ10を裏面10d側か
ら加熱し高温通電エージングを行う。
【0026】図4では、半導体ウェハ10、異方性導電
膜20および電圧印加基板30の積層体を、温度調整が
可能で一定温度に保持できる高温槽50内に設置してあ
る。上記と同様にボンディングパッド10cに電圧を供
給しながら、高温槽50によって積層体を加熱し高温通
電エージングを行う。
膜20および電圧印加基板30の積層体を、温度調整が
可能で一定温度に保持できる高温槽50内に設置してあ
る。上記と同様にボンディングパッド10cに電圧を供
給しながら、高温槽50によって積層体を加熱し高温通
電エージングを行う。
【0027】なお、上記実施例では、異方性導電膜20
としてシリコーンゴム20aに導電繊維20bを肉厚方
向に埋め込んだものを用いたが、これに代えて、カーボ
ン繊維を並行配列したものや、金属粒子を分散させたよ
うなものであってもよい。また、電極30bを異方性導
電膜20の上に一体形成してもよく、このようにすれば
、電圧印加基板30の省略も可能である。
としてシリコーンゴム20aに導電繊維20bを肉厚方
向に埋め込んだものを用いたが、これに代えて、カーボ
ン繊維を並行配列したものや、金属粒子を分散させたよ
うなものであってもよい。また、電極30bを異方性導
電膜20の上に一体形成してもよく、このようにすれば
、電圧印加基板30の省略も可能である。
【0028】
【発明の効果】以上説明したように、この発明によれば
、ボンディングパッド群に対する通電体として金属プロ
ーブに比べて半導体ウェハ主面への密着性が良好な異方
性導電膜を用いているから、複数チップの全ボンディン
グパッドに対して均一な接触圧で接触させることができ
る。また、この試験方法によれば、組み立て工程よりも
早い段階のウェハプロセスの完了後にウェハ状態でバー
ンイン試験を行うことができる。半導体ウェハ裏面に密
着させたヒータや半導体ウェハを収納させた高温槽によ
って高温通電エージングを行うことができる。
、ボンディングパッド群に対する通電体として金属プロ
ーブに比べて半導体ウェハ主面への密着性が良好な異方
性導電膜を用いているから、複数チップの全ボンディン
グパッドに対して均一な接触圧で接触させることができ
る。また、この試験方法によれば、組み立て工程よりも
早い段階のウェハプロセスの完了後にウェハ状態でバー
ンイン試験を行うことができる。半導体ウェハ裏面に密
着させたヒータや半導体ウェハを収納させた高温槽によ
って高温通電エージングを行うことができる。
【0029】そして、組み立て工程の前段階で潜在的不
良チップを発見してそれを取り除くスクリーニングが可
能であるから、潜在的不良チップのまま組み立てる場合
に比べて工数面および材料面でのコストダウンを図るこ
とができる。また、不良解析が早くなり、ウェハプロセ
スへのフィードバックも早くなるので、プロセスライン
でのメンテナンスが充実し、歩留まりやスループットの
向上を期待できる。さらに、新製品開発のスピードアッ
プにも好影響を与えることができる。
良チップを発見してそれを取り除くスクリーニングが可
能であるから、潜在的不良チップのまま組み立てる場合
に比べて工数面および材料面でのコストダウンを図るこ
とができる。また、不良解析が早くなり、ウェハプロセ
スへのフィードバックも早くなるので、プロセスライン
でのメンテナンスが充実し、歩留まりやスループットの
向上を期待できる。さらに、新製品開発のスピードアッ
プにも好影響を与えることができる。
【図1】本発明のウェハ状態バーンイン試験方法におけ
る半導体ウェハ、異方性導電膜および電圧印加基板の積
層体の構造を示す側面図である。
る半導体ウェハ、異方性導電膜および電圧印加基板の積
層体の構造を示す側面図である。
【図2】上記の積層体の一部を拡大した断面図である。
【図3】ヒータを用いた場合のバーンイン試験の状態の
説明図である。
説明図である。
【図4】高温槽を用いた場合のバーンイン試験の状態の
説明図である。
説明図である。
【図5】故障率曲線の特性図である。
【図6】従来行われていたバーンイン試験方法の様子を
示す説明図である。
示す説明図である。
【図7】従来のウェハテストの様子を示す斜視図である
。
。
【図8】ウェハテストの様子を示す側面図である。
【図9】ウェハテストに係る比較例を示す側面図である
。
。
10 半導体ウェハ
10a 半導体ウェハの主面
10b 半導体ウェハ上のチップ10c
ボンディングパッド 10d 半導体ウェハの裏面 20 異方性導電膜 20a シリコーンゴム 20b 導電繊維 30 電圧印加基板 30a 絶縁板 30b 電極パッド 40 ヒータ 50 高温槽
ボンディングパッド 10d 半導体ウェハの裏面 20 異方性導電膜 20a シリコーンゴム 20b 導電繊維 30 電圧印加基板 30a 絶縁板 30b 電極パッド 40 ヒータ 50 高温槽
Claims (4)
- 【請求項1】 肉厚方向には電気的な導通性を有し、
面方向には電気的な絶縁性を有する異方性導電膜を、半
導体ウェハの主面に接触させたうえ、前記主面上に形成
された複数のチップそれぞれのボンディングパッド群に
対して前記異方性導電膜を介して電圧を印加することを
特徴とするウェハ試験方法。 - 【請求項2】 請求項1において、半導体ウェハの裏
面にヒータを密着させるか、または、半導体ウェハ及び
異方性導電膜を高温槽内に設置したうえ、高温通電エー
ジングを行うことを特徴とするウェハ試験方法。 - 【請求項3】 請求項1または請求項2において、異
方性導電膜は、絶縁材中に多数の導電体を埋め込んで形
成したものであることを特徴とするウェハ試験方法。 - 【請求項4】 半導体ウェハの主面に異方性導電膜を
接触させたうえ、前記主面上に形成された複数のチップ
それぞれのボンディングパッド群に対して前記異方性導
電膜を介して電圧を印加して試験されたことを特徴とす
る半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3023090A JPH04262551A (ja) | 1991-02-18 | 1991-02-18 | ウェハ試験方法及びこれによって試験された半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3023090A JPH04262551A (ja) | 1991-02-18 | 1991-02-18 | ウェハ試験方法及びこれによって試験された半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04262551A true JPH04262551A (ja) | 1992-09-17 |
Family
ID=12100732
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3023090A Pending JPH04262551A (ja) | 1991-02-18 | 1991-02-18 | ウェハ試験方法及びこれによって試験された半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04262551A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08162508A (ja) * | 1994-12-01 | 1996-06-21 | Nec Corp | シリコン・テスタの測定装置 |
US5701666A (en) * | 1994-08-31 | 1997-12-30 | Motorola, Inc. | Method for manufacturing a stimulus wafer for use in a wafer-to-wafer testing system to test integrated circuits located on a product wafer |
US6040706A (en) * | 1996-11-07 | 2000-03-21 | Matsushita Electronics Corporation | Contactor and semiconductor device inspecting method |
JP2005500688A (ja) * | 2001-08-13 | 2005-01-06 | ハネウェル・インターナショナル・インコーポレーテッド | 電子デバイスのウェハレベルバーンイン用システム |
US7700379B2 (en) | 2001-08-13 | 2010-04-20 | Finisar Corporation | Methods of conducting wafer level burn-in of electronic devices |
US8039277B2 (en) | 2001-08-13 | 2011-10-18 | Finisar Corporation | Providing current control over wafer borne semiconductor devices using overlayer patterns |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0232239A (ja) * | 1988-07-21 | 1990-02-02 | Sumitomo Electric Ind Ltd | 触針式半導体検査装置 |
JPH0338850A (ja) * | 1989-07-06 | 1991-02-19 | Nippon Eng Kk | 半導体チップの選別装置 |
-
1991
- 1991-02-18 JP JP3023090A patent/JPH04262551A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0232239A (ja) * | 1988-07-21 | 1990-02-02 | Sumitomo Electric Ind Ltd | 触針式半導体検査装置 |
JPH0338850A (ja) * | 1989-07-06 | 1991-02-19 | Nippon Eng Kk | 半導体チップの選別装置 |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5701666A (en) * | 1994-08-31 | 1997-12-30 | Motorola, Inc. | Method for manufacturing a stimulus wafer for use in a wafer-to-wafer testing system to test integrated circuits located on a product wafer |
US6411116B1 (en) * | 1994-08-31 | 2002-06-25 | Motorola, Inc. | Method for testing a product integrated circuit wafer using a stimulus integrated circuit wafer |
US6577148B1 (en) | 1994-08-31 | 2003-06-10 | Motorola, Inc. | Apparatus, method, and wafer used for testing integrated circuits formed on a product wafer |
JPH08162508A (ja) * | 1994-12-01 | 1996-06-21 | Nec Corp | シリコン・テスタの測定装置 |
US6040706A (en) * | 1996-11-07 | 2000-03-21 | Matsushita Electronics Corporation | Contactor and semiconductor device inspecting method |
US6340604B1 (en) | 1996-11-07 | 2002-01-22 | Matsushita Electric Industrial Co., Ltd. | Contactor and semiconductor device inspecting method |
JP2005500688A (ja) * | 2001-08-13 | 2005-01-06 | ハネウェル・インターナショナル・インコーポレーテッド | 電子デバイスのウェハレベルバーンイン用システム |
JP2005510044A (ja) * | 2001-08-13 | 2005-04-14 | フィニザー コーポレイション | 電子デバイスのウェハレベルバーンインを実施する方法 |
US7662650B2 (en) | 2001-08-13 | 2010-02-16 | Finisar Corporation | Providing photonic control over wafer borne semiconductor devices |
US7700379B2 (en) | 2001-08-13 | 2010-04-20 | Finisar Corporation | Methods of conducting wafer level burn-in of electronic devices |
US8039277B2 (en) | 2001-08-13 | 2011-10-18 | Finisar Corporation | Providing current control over wafer borne semiconductor devices using overlayer patterns |
US8129253B2 (en) | 2001-08-13 | 2012-03-06 | Finisar Corporation | Providing current control over wafer borne semiconductor devices using trenches |
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