JPH0338850A - 半導体チップの選別装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体チップの選別方法および装置に関する
ものである。

従来の技術 半導体チップからなるメモリ、ＬＳＩロック等のＩＣ素
子の製造は、ウェハーと呼ばれるシリコン上に写真印刷
およびそれのエツチング等各種の工程を経て多数の半導
体チップを形成し、個々の半導体チップにダイシングし
、パッケージングする等して製造されるものである。現
在では、ウェハー上には、２００個から３００個の半導
体チップが配列されている。一般の製造工程では、出来
上がったウェハーを、ウェハープローバーとテスターの
組合せで、ウェハー上の半導体チップを１つＩつテスト
し、このステージで規格からはずれた半導体チップには
、インキでマーキングし、不良とみなし、以後の工程に
は入らずに、その不良半導体チップとして廃棄していた
。このステージで良品とされた半導体チップは、ウェハ
ーのダイシングにより１つ１つの半導体チップとして切
り離され、半導体チップの各端子に必要な接続用ピンを
ボンディングにより接続して後モールドによりパッケー
ジングしてＩＣ素子とされる。

このようにして形成されたＩＣ素子は、エージングされ
る。もし、エージングをしないで出荷してしまうと、最
終テストで良品と判定されたＩＣ素子でも、はぼ１００
０時間作動させると初期不良を起こすものが多数生じて
しまって問題となるから、このように出荷前にエージン
グをしておく必要があるのである。このエージングは、
ＩＣ素子を高温状態（１２５℃）にして約２４時間直流
電圧を印加する等の方法で行われている。このようなエ
ージングの後に、最終テストを行って、規格に合格した
ものを最終製品として出荷している。

発明が解決しようとする課題 前述したようなＩＣ素子の製造方法では、エジング後の
最終テストにて不良品とされるＩＣ素子がかなりの数に
のぼり、これら不良ＩＣ素子は、製品とされずに廃棄し
なければならなかったのである。これら廃棄されてしま
う不良ＩＣ素子でも、ダイシングされた半導体チップに
接続用ピンをボンディングしたりモールドによるパッケ
ージングしたりする工程を経てきたものであるから、こ
れを廃棄してしまうのでは、このような工程に費やされ
た時間と労力と費用が全くの無駄となってしまうことに
なっていた。

そこで、もし、ウェハー上に多数の半導体チップが配列
された状態において、前述したようなエージングを行い
、その後においてウェハープローバーとテスターとの組
合せでテストし、良品と判定されたものだけをダイシン
グにより個々の半導体チップとして、接続用ピンのボン
ディング、パッケージングをしてＩＣ素子とするように
すれば、前述したような無駄をなくすることができるも
のと考えられる。

ところが、現在行われているエージングには、大別して
次のような３種類のものがある。

（１）　　半導体チップを高温（例えば、１２５℃）状
態にして、直流電圧を印加するＤＣエージング。

（２）前記（１）のＤＣエージングに加えて、必要な接
続用ピンにパルスを印加するグイナミックエージング。

（３）　　出力ピンから読み出してモニター（テスト）
するモニタードエージング又はテストエージング。

このようなエージングを、ウェハー上に配列された多数
の半導体チップに対して行うには、各半導体チップの各
端子に、必要な直流電圧やパルスを印加する必要がある
。これを、ウェハー上の半導体チップについて１つずつ
行うのでよいならば、従来のウェハープローバーという
機器でチップの端子とテスターとを接続することにより
可能であり、現在でも行われている。しかしながら、ウ
ェハー上に２００から３００個もある多数の半導体チッ
プを、このように１つずつエージングするのでは、時間
と手間が掛かり過ぎ実際的ではない。

本発明の目的は、前述したような従来の技術の問題点を
解消しうるような半導体チップの選別方法および装置を
提供することである。

課題を解決するための手段 本発明による半導体チップの選別方法は、ウェハー上に
配列された多数の半導体チップを並列的にエージングし
、テスティングすることにより、ウェハー状態にて半導
体チップの選別を行うことを特徴とする。

また、本発明による半導体チップの選別装置は、選別す
べき半導体チップを配列したウェハーを載置するための
基台と、該基台上に載置された前記ウェハーの上に重ね
られ所定の弾性的圧縮力を受けるときにその部分が電気
的に導通ずる弾性的導通部材と、該弾性的導通部材の上
に積層される複数のプリント基板層からなる端子取出し
手段と、前記弾性的導通部材および端子取出し手段を前
記ウェハーに対して押圧するための押圧手段と、前記端
子取出し手段をエージングおよびテスティング装置に接
続するための接続手段とを備えており、前記端子取出し
手段の前記複数のプリント基板層のうち前記弾性的導通
部材に最も近いプリント基板層の面には、エージングま
たはテスティングのために取り出す必要のある半導体チ
ップの端子の総数に等しい数の導電性凸部が各端子に対
応する位置に設けられており、各プリント基板層には、
導電性の配線パターンおよびスルーホールが設けられて
おり、前記配線パターンおよびスルーホールは、前記半
導体チップの端子の各々を、前記弾性的導通部材および
前記各導電性凸部を介して、前記複数のプリント基板層
に分散させつつ前記接続手段へと取り出しうるように配
設されていることを特徴とする。

実施例 次に、添付図面に基づいて、本発明の実施例について本
発明をより詳細に説明する。

第１図は、本発明による半導体チップの選別装置の一実
施例の構成を示す概略図である。第１図に示されるよう
に、この実施例の装置は、選別すべき半導体チップ１１
．１２．１３等を配列したウェハー１０を載置するため
の基台１と、この基台１上に載置されたウェハー１０の
上に重ねられ所定の弾性的圧縮力を受けるときにその部
分が電気的に導通する弾性的導通部材としての導電ゴム
シー）２０と、この導電ゴムシート２０の上に積層され
る９枚のプリント基板層３１〜３９からなる端子取出し
手段３０と、導電ゴムシート２０および端子取出し手段
３０をウェハー１０に対して押圧するための押圧板４０
と、端子取出し手段３０をエージングおよびテスティン
グ装置（図示していない）に接続するための接続手段と
してのエツジコネクタ５０とを備えている。

最下層のプリント基板層３１の下面には、エージングま
たはテスティングのために取り出す必要のある半導体チ
ップの端子の総数に等しい数の導電性凸部３１１が各端
子に対応する位置に設けられており、各プリント基板層
には、後述するように、導電性の配線パターンおよびス
ルーホールが設けられている。

次に、各プリント基板層に設けられる導電性の配線パタ
ーンおよびスルーホールの配置例について説明する。

第２図に部分的に拡大して示すように、ウェハ−１０の
上に配列された半導体チップ１１．１２、弘１３．１４
．１５、・・・・には、それぞれ周辺部に端子１１１．
１２１、・・・・が出されている。これら各半導体チッ
プの周辺部に設けられた端子は、例えば、第２図におい
て端子番号１から２０を付して示されるように、２０個
ある。このような半導体チップがウェハー１０上に、通
常、２００〜３００個あり、各端子の配列間隔は、数■
０ミクロンから数１００ミクロンである。一方、本発明
の半導体チップの選別方法によれば、ウェハー」二に配
列された多数の半導体チップを並列的にエージングし、
テスティングすることにより、非常に短時間に簡単な操
作にて、半導体チップの選別を行うことができる。しか
し、このような並列的なエージングを行うためには、ウ
ェハー１０上の２００から３００個の半導体チップの各
端子に同時に直流電圧なり、パルス電圧を印加しなけれ
ばならない。そして、このためには、各半導体チップの
各端子をエージングおよびテスティング装置へと接続で
きるように取り出すことが必要で０ ある。数１０ミクロンから数１００ミクロンという狭い
間隔でウェハーｌＯ上に配列されている半導体チップの
多数の端子に対して直接的に接続用接触子を立てること
は難しい。そこで、第１図に示した本発明の選別装置の
実施例では、導電ゴムシート２０と、９枚のプリント基
板層からなる端子取出し手段３０とを用いて、半導体チ
ップの端子の各々を、その９枚のプリント基板層３１か
ら３９に分散させつつエツジコネクタ５０へと取り出し
うるようにしている。

すなわち、ウェハー１０上に配列された半導体チップの
端子の全てを、−層面にて出すことはできないので次の
ような方法をとっている。

第３図は、ウェハー上に配列された半導体チップを９つ
のグループに分け、各半導体チップにそれが属するグル
ープの番号を付して示したものである。第３図において
、番号１を付して示されるグループの半導体チップの端
子は、プリント基板層３１を用いて取り出し、番号２を
付して示されるグループの半導体チップの端子は、プリ
ント基板層３２を用いて取り出し、番号３を付して示さ
れるグループの半導体チップの端子は、プリント基板層
３３を用いて取り出し、番号４を付して示されるグルー
プの半導体チップの端子は、プリント基板層３４を用い
て取り出し、番号５を付して示されるクループの半導体
チップの端子は、プリント基板層３５を用いて取り出し
、番号６を付して示されるグループの半導体チップの端
子は、プリント基板層３６を用いて取り出し、番号７を
付して示されるグループの半導体チップの端子は、プリ
ント基板層３７を用いて取り出し、番号８を付して示さ
れるグループの半導体チップの端子は、プリント基板層
３８を用いて取り出し、番号９を付して示されるグルー
プの半導体チップの端子は、プリント基板層３９を用い
て取り出すようにする。

ＤＣエージングの場合には、プリント基板層３１に設け
る導電性の配線パターンおよびスルホールは、第４図に
平面的に略示するようにすることができる。第４図にお
いて、このプリント基板層３１の下にくるウェハー上の
半導体チップは、２ 点線で示されている。このプリント基板層３１の下面に
は、第１図に示されるように、ウェハ１０上の半導体チ
ップの端子のうちの取り出す必要のある端子に対応する
位置に導電性凸部３１１がもうけられており、これら導
電性凸部３１１の位置からプリント基板層３１の上面へ
と抜ける導電性のスルーホール３１２が設けられており
、第４図によく示されるように、プリント基板層３１の
上面には、各スルーホール３１２を相互接続するような
導電性の配線パターン３１３が設けられている。これら
配線パターン３１３は、プリント基板層のエツジ部に設
けられる接続端子３３３で終わっている。同様に、プリ
ント基板層３２から３９にも、グループ番号２から９の
半導体チップの取り出しを要する端子に接続するための
スルホールおよび配線パターンがそれぞれ設けられてい
る。プリント基板層３１から３９の間の電気的接続は、
各プリント基板層に適当に配置したスルーホールを介し
て行うようにする。そして、ウェハー１０上の全ての半
導体チップの取り出しを必３ 要とする端子は、最下層のプリント基板層３１の下面の
エツジ部に配設された必要数の接続端子３３３と、最上
層のプリント基板層３９の上面のエツジ部に配設された
必要数の接続端子３９３とへと取り出されることになる
。

第１図に示すように、前述したような構成の端子取出し
手段３０の左側のエツジ部に対してエツジコネクタ５０
を嵌合させると、エツジコネクタ５０のハウジング５１
内に配設された各対応する接触子５３および５４がそれ
ぞれ各対応する接続端子３３３および３９３にそれぞれ
接触する。エツジコネクタ５０の各接触子５３および５
４には、電気ケーブル５２が結線されており、この電気
ケーブル５２によって、エージングおよびテスティング
装置へと接続される。

第１図に示したような状態において、押圧板４０を矢印
Ｐで示すように、下方へ押圧すると、最下層のプリント
基板層３１の下面に配置された導電性凸部３１１によっ
て、導電ゴムシート２０の対応部分が弾性的に圧縮され
、このように所定４ の圧縮力にて弾性的に圧縮された導電ゴムシートの部分
は、導電性となる。したがって、ウェハー１０上の各半
導体チップ１１．１２、・・・の各対応する端子１１１
．１２１、・・・・は、導電ゴムシート２０の圧縮部分
、導電性凸部３１１、各プリント基板層３１から３９に
適当に配置された導電性スルーホール３１２および配線
パターン３１３等を通して、接続端子３３３および３９
３へと電気的に接続されることになる。エージング装置
から電気ケーブル５２およびエツジコネクタ５０を介し
てエージング用の適当なりＣ電圧を接続端子３３３およ
び３９３に印加することにより、ウェハー１０上の全て
の半導体チップのエージングを並列的に行うことができ
る。

また、例えば、メモリーのエージングで、グイナミック
エージングおよびモニタードエージングするような場合
でも、前述したようなプリント基板層に設ける導電性の
配線パターンおよびスルホールの配置を適当に設計する
ことにより、各同一ピンをパラレルに結線し、パルスを
その端子に５ 印加することにより、すべての半導体チップを同時にエ
ーシングすることができる。

さらにまた、テストしながらのモニタードエジングも、
同様の方法にて簡単に行うことができる。

発明の効果 前述したような本発明の半導体チップの選別方法および
装置によれば、ウェハー上の半導体チップの各種エージ
ングおよびモニタードエージングを、ウェハー上にある
状態にて、短時間に非常に簡単に行うことができるので
、ＩＣの製造コストを大幅に低減するとかできる。その
上、ウェハー上にある状態で不良と判定された半導体チ
ップは、その時点で廃棄し、不良となる半導体チップを
、接続ピンのボンディングやパッケージングの工程にか
けるというような無駄をなくすることができるので、Ｉ
Ｃ製造の歩留まりをさらに上げることができ、製造コス
トをさらに低減させることができる。

【図面の簡単な説明】

第１図は、本発明による半導体チップの選別装置の一実
施例の構成を示す概略図、第２図は、ウェハー上の半導
体チップを部分的に拡大して示す概略図、第３図は、ウ
エノ＼−上の半導体チップのグループ分けを説明するた
めの概略図、第４図は、第１図の半導体チップの選別装
置に使用するプリント基板層の一例を示す概略平面図で
ある。 １・・・・・・基台、１０・・・・・・ウエノ＼−１１
，１２，１３，１４，１５・・・・・・半導体チップ、
２０・・・・・・導電ゴムシート、 ３０・・・・・・端子取出し手段、 ３１〜３９・・・・・・プリント基板層、４０・・・・
・・押圧板、５０・・・・・・エツジコネクタ、１１１
．１．２１１３１・・・・・・端子、３１１・・・・・
導電性凸部、 ３１２・・・・・・スルーホール、 ３１３・・・・・・配線パターン、 ３３３．３９３・・・・・・接続端子。 ７ 第こ ０回国円 田田円円 口円ロロ 円困円円 円田円困 Ｅｌ［］田円 田囚ＯＢ 第４ １図 困困円囚 日円円円 円円口口 ＥＩＥＩＥＩ困 Ｅ１円円田 円日日円 円日口口 図

Claims (2)

【特許請求の範囲】
1. （１）ウエハー上に配列された多数の半導体チップを並
   列的にエージングし、テスティングすることにより、ウ
   エハー状態にて半導体チップの選別を行うことを特徴と
   する半導体チップの選別方法。
2. （２）選別すべき半導体チップを配列したウエハーを載
   置するための基台と、該基台上に載置された前記ウエハ
   ーの上に重ねられ所定の弾性的圧縮力を受けるときにそ
   の部分が電気的に導通する弾性的導通部材と、該弾性的
   導通部材の上に積層される複数のプリント基板層からな
   る端子取出し手段と、前記弾性的導通部材および端子取
   出し手段を前記ウエハーに対して押圧するための押圧手
   段と、前記端子取出し手段をエージングおよびテスティ
   ング装置に接続するための接続手段とを備えており、前
   記端子取出し手段の前記複数のプリント基板層のうち前
   記弾性的導通部材に最も近いプリント基板層の面には、
   エージングまたはテスティングのために取り出す必要の
   ある半導体チップの端子の総数に等しい数の導電性凸部
   が各端子に対応する位置に設けられており、各プリント
   基板層には、導電性の配線パターンおよびスルーホール
   が設けられており、前記配線パターンおよびスルーホー
   ルは、前記半導体チップの端子の各々を、前記弾性的導
   通部材および前記各導電性凸部を介して、前記複数のプ
   リント基板層に分散させつつ前記接続手段へと取り出し
   うるように配設されていることを特徴とする半導体チッ
   プ選別装置。