JPH0338850A - 半導体チップの選別装置 - Google Patents
半導体チップの選別装置Info
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- JPH0338850A JPH0338850A JP17526389A JP17526389A JPH0338850A JP H0338850 A JPH0338850 A JP H0338850A JP 17526389 A JP17526389 A JP 17526389A JP 17526389 A JP17526389 A JP 17526389A JP H0338850 A JPH0338850 A JP H0338850A
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Landscapes
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体チップの選別方法および装置に関する
ものである。
ものである。
従来の技術
半導体チップからなるメモリ、LSIロック等のIC素
子の製造は、ウェハーと呼ばれるシリコン上に写真印刷
およびそれのエツチング等各種の工程を経て多数の半導
体チップを形成し、個々の半導体チップにダイシングし
、パッケージングする等して製造されるものである。現
在では、ウェハー上には、200個から300個の半導
体チップが配列されている。一般の製造工程では、出来
上がったウェハーを、ウェハープローバーとテスターの
組合せで、ウェハー上の半導体チップを1つIつテスト
し、このステージで規格からはずれた半導体チップには
、インキでマーキングし、不良とみなし、以後の工程に
は入らずに、その不良半導体チップとして廃棄していた
。このステージで良品とされた半導体チップは、ウェハ
ーのダイシングにより1つ1つの半導体チップとして切
り離され、半導体チップの各端子に必要な接続用ピンを
ボンディングにより接続して後モールドによりパッケー
ジングしてIC素子とされる。
子の製造は、ウェハーと呼ばれるシリコン上に写真印刷
およびそれのエツチング等各種の工程を経て多数の半導
体チップを形成し、個々の半導体チップにダイシングし
、パッケージングする等して製造されるものである。現
在では、ウェハー上には、200個から300個の半導
体チップが配列されている。一般の製造工程では、出来
上がったウェハーを、ウェハープローバーとテスターの
組合せで、ウェハー上の半導体チップを1つIつテスト
し、このステージで規格からはずれた半導体チップには
、インキでマーキングし、不良とみなし、以後の工程に
は入らずに、その不良半導体チップとして廃棄していた
。このステージで良品とされた半導体チップは、ウェハ
ーのダイシングにより1つ1つの半導体チップとして切
り離され、半導体チップの各端子に必要な接続用ピンを
ボンディングにより接続して後モールドによりパッケー
ジングしてIC素子とされる。
このようにして形成されたIC素子は、エージングされ
る。もし、エージングをしないで出荷してしまうと、最
終テストで良品と判定されたIC素子でも、はぼ100
0時間作動させると初期不良を起こすものが多数生じて
しまって問題となるから、このように出荷前にエージン
グをしておく必要があるのである。このエージングは、
IC素子を高温状態(125℃)にして約24時間直流
電圧を印加する等の方法で行われている。このようなエ
ージングの後に、最終テストを行って、規格に合格した
ものを最終製品として出荷している。
る。もし、エージングをしないで出荷してしまうと、最
終テストで良品と判定されたIC素子でも、はぼ100
0時間作動させると初期不良を起こすものが多数生じて
しまって問題となるから、このように出荷前にエージン
グをしておく必要があるのである。このエージングは、
IC素子を高温状態(125℃)にして約24時間直流
電圧を印加する等の方法で行われている。このようなエ
ージングの後に、最終テストを行って、規格に合格した
ものを最終製品として出荷している。
発明が解決しようとする課題
前述したようなIC素子の製造方法では、エジング後の
最終テストにて不良品とされるIC素子がかなりの数に
のぼり、これら不良IC素子は、製品とされずに廃棄し
なければならなかったのである。これら廃棄されてしま
う不良IC素子でも、ダイシングされた半導体チップに
接続用ピンをボンディングしたりモールドによるパッケ
ージングしたりする工程を経てきたものであるから、こ
れを廃棄してしまうのでは、このような工程に費やされ
た時間と労力と費用が全くの無駄となってしまうことに
なっていた。
最終テストにて不良品とされるIC素子がかなりの数に
のぼり、これら不良IC素子は、製品とされずに廃棄し
なければならなかったのである。これら廃棄されてしま
う不良IC素子でも、ダイシングされた半導体チップに
接続用ピンをボンディングしたりモールドによるパッケ
ージングしたりする工程を経てきたものであるから、こ
れを廃棄してしまうのでは、このような工程に費やされ
た時間と労力と費用が全くの無駄となってしまうことに
なっていた。
そこで、もし、ウェハー上に多数の半導体チップが配列
された状態において、前述したようなエージングを行い
、その後においてウェハープローバーとテスターとの組
合せでテストし、良品と判定されたものだけをダイシン
グにより個々の半導体チップとして、接続用ピンのボン
ディング、パッケージングをしてIC素子とするように
すれば、前述したような無駄をなくすることができるも
のと考えられる。
された状態において、前述したようなエージングを行い
、その後においてウェハープローバーとテスターとの組
合せでテストし、良品と判定されたものだけをダイシン
グにより個々の半導体チップとして、接続用ピンのボン
ディング、パッケージングをしてIC素子とするように
すれば、前述したような無駄をなくすることができるも
のと考えられる。
ところが、現在行われているエージングには、大別して
次のような3種類のものがある。
次のような3種類のものがある。
(1) 半導体チップを高温(例えば、125℃)状
態にして、直流電圧を印加するDCエージング。
態にして、直流電圧を印加するDCエージング。
(2)前記(1)のDCエージングに加えて、必要な接
続用ピンにパルスを印加するグイナミックエージング。
続用ピンにパルスを印加するグイナミックエージング。
(3) 出力ピンから読み出してモニター(テスト)
するモニタードエージング又はテストエージング。
するモニタードエージング又はテストエージング。
このようなエージングを、ウェハー上に配列された多数
の半導体チップに対して行うには、各半導体チップの各
端子に、必要な直流電圧やパルスを印加する必要がある
。これを、ウェハー上の半導体チップについて1つずつ
行うのでよいならば、従来のウェハープローバーという
機器でチップの端子とテスターとを接続することにより
可能であり、現在でも行われている。しかしながら、ウ
ェハー上に200から300個もある多数の半導体チッ
プを、このように1つずつエージングするのでは、時間
と手間が掛かり過ぎ実際的ではない。
の半導体チップに対して行うには、各半導体チップの各
端子に、必要な直流電圧やパルスを印加する必要がある
。これを、ウェハー上の半導体チップについて1つずつ
行うのでよいならば、従来のウェハープローバーという
機器でチップの端子とテスターとを接続することにより
可能であり、現在でも行われている。しかしながら、ウ
ェハー上に200から300個もある多数の半導体チッ
プを、このように1つずつエージングするのでは、時間
と手間が掛かり過ぎ実際的ではない。
本発明の目的は、前述したような従来の技術の問題点を
解消しうるような半導体チップの選別方法および装置を
提供することである。
解消しうるような半導体チップの選別方法および装置を
提供することである。
課題を解決するための手段
本発明による半導体チップの選別方法は、ウェハー上に
配列された多数の半導体チップを並列的にエージングし
、テスティングすることにより、ウェハー状態にて半導
体チップの選別を行うことを特徴とする。
配列された多数の半導体チップを並列的にエージングし
、テスティングすることにより、ウェハー状態にて半導
体チップの選別を行うことを特徴とする。
また、本発明による半導体チップの選別装置は、選別す
べき半導体チップを配列したウェハーを載置するための
基台と、該基台上に載置された前記ウェハーの上に重ね
られ所定の弾性的圧縮力を受けるときにその部分が電気
的に導通ずる弾性的導通部材と、該弾性的導通部材の上
に積層される複数のプリント基板層からなる端子取出し
手段と、前記弾性的導通部材および端子取出し手段を前
記ウェハーに対して押圧するための押圧手段と、前記端
子取出し手段をエージングおよびテスティング装置に接
続するための接続手段とを備えており、前記端子取出し
手段の前記複数のプリント基板層のうち前記弾性的導通
部材に最も近いプリント基板層の面には、エージングま
たはテスティングのために取り出す必要のある半導体チ
ップの端子の総数に等しい数の導電性凸部が各端子に対
応する位置に設けられており、各プリント基板層には、
導電性の配線パターンおよびスルーホールが設けられて
おり、前記配線パターンおよびスルーホールは、前記半
導体チップの端子の各々を、前記弾性的導通部材および
前記各導電性凸部を介して、前記複数のプリント基板層
に分散させつつ前記接続手段へと取り出しうるように配
設されていることを特徴とする。
べき半導体チップを配列したウェハーを載置するための
基台と、該基台上に載置された前記ウェハーの上に重ね
られ所定の弾性的圧縮力を受けるときにその部分が電気
的に導通ずる弾性的導通部材と、該弾性的導通部材の上
に積層される複数のプリント基板層からなる端子取出し
手段と、前記弾性的導通部材および端子取出し手段を前
記ウェハーに対して押圧するための押圧手段と、前記端
子取出し手段をエージングおよびテスティング装置に接
続するための接続手段とを備えており、前記端子取出し
手段の前記複数のプリント基板層のうち前記弾性的導通
部材に最も近いプリント基板層の面には、エージングま
たはテスティングのために取り出す必要のある半導体チ
ップの端子の総数に等しい数の導電性凸部が各端子に対
応する位置に設けられており、各プリント基板層には、
導電性の配線パターンおよびスルーホールが設けられて
おり、前記配線パターンおよびスルーホールは、前記半
導体チップの端子の各々を、前記弾性的導通部材および
前記各導電性凸部を介して、前記複数のプリント基板層
に分散させつつ前記接続手段へと取り出しうるように配
設されていることを特徴とする。
実施例
次に、添付図面に基づいて、本発明の実施例について本
発明をより詳細に説明する。
発明をより詳細に説明する。
第1図は、本発明による半導体チップの選別装置の一実
施例の構成を示す概略図である。第1図に示されるよう
に、この実施例の装置は、選別すべき半導体チップ11
.12.13等を配列したウェハー10を載置するため
の基台1と、この基台1上に載置されたウェハー10の
上に重ねられ所定の弾性的圧縮力を受けるときにその部
分が電気的に導通する弾性的導通部材としての導電ゴム
シー)20と、この導電ゴムシート20の上に積層され
る9枚のプリント基板層31〜39からなる端子取出し
手段30と、導電ゴムシート20および端子取出し手段
30をウェハー10に対して押圧するための押圧板40
と、端子取出し手段30をエージングおよびテスティン
グ装置(図示していない)に接続するための接続手段と
してのエツジコネクタ50とを備えている。
施例の構成を示す概略図である。第1図に示されるよう
に、この実施例の装置は、選別すべき半導体チップ11
.12.13等を配列したウェハー10を載置するため
の基台1と、この基台1上に載置されたウェハー10の
上に重ねられ所定の弾性的圧縮力を受けるときにその部
分が電気的に導通する弾性的導通部材としての導電ゴム
シー)20と、この導電ゴムシート20の上に積層され
る9枚のプリント基板層31〜39からなる端子取出し
手段30と、導電ゴムシート20および端子取出し手段
30をウェハー10に対して押圧するための押圧板40
と、端子取出し手段30をエージングおよびテスティン
グ装置(図示していない)に接続するための接続手段と
してのエツジコネクタ50とを備えている。
最下層のプリント基板層31の下面には、エージングま
たはテスティングのために取り出す必要のある半導体チ
ップの端子の総数に等しい数の導電性凸部311が各端
子に対応する位置に設けられており、各プリント基板層
には、後述するように、導電性の配線パターンおよびス
ルーホールが設けられている。
たはテスティングのために取り出す必要のある半導体チ
ップの端子の総数に等しい数の導電性凸部311が各端
子に対応する位置に設けられており、各プリント基板層
には、後述するように、導電性の配線パターンおよびス
ルーホールが設けられている。
次に、各プリント基板層に設けられる導電性の配線パタ
ーンおよびスルーホールの配置例について説明する。
ーンおよびスルーホールの配置例について説明する。
第2図に部分的に拡大して示すように、ウェハ−10の
上に配列された半導体チップ11.12、弘13.14
.15、・・・・には、それぞれ周辺部に端子111.
121、・・・・が出されている。これら各半導体チッ
プの周辺部に設けられた端子は、例えば、第2図におい
て端子番号1から20を付して示されるように、20個
ある。このような半導体チップがウェハー10上に、通
常、200〜300個あり、各端子の配列間隔は、数■
0ミクロンから数100ミクロンである。一方、本発明
の半導体チップの選別方法によれば、ウェハー」二に配
列された多数の半導体チップを並列的にエージングし、
テスティングすることにより、非常に短時間に簡単な操
作にて、半導体チップの選別を行うことができる。しか
し、このような並列的なエージングを行うためには、ウ
ェハー10上の200から300個の半導体チップの各
端子に同時に直流電圧なり、パルス電圧を印加しなけれ
ばならない。そして、このためには、各半導体チップの
各端子をエージングおよびテスティング装置へと接続で
きるように取り出すことが必要で0 ある。数10ミクロンから数100ミクロンという狭い
間隔でウェハーlO上に配列されている半導体チップの
多数の端子に対して直接的に接続用接触子を立てること
は難しい。そこで、第1図に示した本発明の選別装置の
実施例では、導電ゴムシート20と、9枚のプリント基
板層からなる端子取出し手段30とを用いて、半導体チ
ップの端子の各々を、その9枚のプリント基板層31か
ら39に分散させつつエツジコネクタ50へと取り出し
うるようにしている。
上に配列された半導体チップ11.12、弘13.14
.15、・・・・には、それぞれ周辺部に端子111.
121、・・・・が出されている。これら各半導体チッ
プの周辺部に設けられた端子は、例えば、第2図におい
て端子番号1から20を付して示されるように、20個
ある。このような半導体チップがウェハー10上に、通
常、200〜300個あり、各端子の配列間隔は、数■
0ミクロンから数100ミクロンである。一方、本発明
の半導体チップの選別方法によれば、ウェハー」二に配
列された多数の半導体チップを並列的にエージングし、
テスティングすることにより、非常に短時間に簡単な操
作にて、半導体チップの選別を行うことができる。しか
し、このような並列的なエージングを行うためには、ウ
ェハー10上の200から300個の半導体チップの各
端子に同時に直流電圧なり、パルス電圧を印加しなけれ
ばならない。そして、このためには、各半導体チップの
各端子をエージングおよびテスティング装置へと接続で
きるように取り出すことが必要で0 ある。数10ミクロンから数100ミクロンという狭い
間隔でウェハーlO上に配列されている半導体チップの
多数の端子に対して直接的に接続用接触子を立てること
は難しい。そこで、第1図に示した本発明の選別装置の
実施例では、導電ゴムシート20と、9枚のプリント基
板層からなる端子取出し手段30とを用いて、半導体チ
ップの端子の各々を、その9枚のプリント基板層31か
ら39に分散させつつエツジコネクタ50へと取り出し
うるようにしている。
すなわち、ウェハー10上に配列された半導体チップの
端子の全てを、−層面にて出すことはできないので次の
ような方法をとっている。
端子の全てを、−層面にて出すことはできないので次の
ような方法をとっている。
第3図は、ウェハー上に配列された半導体チップを9つ
のグループに分け、各半導体チップにそれが属するグル
ープの番号を付して示したものである。第3図において
、番号1を付して示されるグループの半導体チップの端
子は、プリント基板層31を用いて取り出し、番号2を
付して示されるグループの半導体チップの端子は、プリ
ント基板層32を用いて取り出し、番号3を付して示さ
れるグループの半導体チップの端子は、プリント基板層
33を用いて取り出し、番号4を付して示されるグルー
プの半導体チップの端子は、プリント基板層34を用い
て取り出し、番号5を付して示されるクループの半導体
チップの端子は、プリント基板層35を用いて取り出し
、番号6を付して示されるグループの半導体チップの端
子は、プリント基板層36を用いて取り出し、番号7を
付して示されるグループの半導体チップの端子は、プリ
ント基板層37を用いて取り出し、番号8を付して示さ
れるグループの半導体チップの端子は、プリント基板層
38を用いて取り出し、番号9を付して示されるグルー
プの半導体チップの端子は、プリント基板層39を用い
て取り出すようにする。
のグループに分け、各半導体チップにそれが属するグル
ープの番号を付して示したものである。第3図において
、番号1を付して示されるグループの半導体チップの端
子は、プリント基板層31を用いて取り出し、番号2を
付して示されるグループの半導体チップの端子は、プリ
ント基板層32を用いて取り出し、番号3を付して示さ
れるグループの半導体チップの端子は、プリント基板層
33を用いて取り出し、番号4を付して示されるグルー
プの半導体チップの端子は、プリント基板層34を用い
て取り出し、番号5を付して示されるクループの半導体
チップの端子は、プリント基板層35を用いて取り出し
、番号6を付して示されるグループの半導体チップの端
子は、プリント基板層36を用いて取り出し、番号7を
付して示されるグループの半導体チップの端子は、プリ
ント基板層37を用いて取り出し、番号8を付して示さ
れるグループの半導体チップの端子は、プリント基板層
38を用いて取り出し、番号9を付して示されるグルー
プの半導体チップの端子は、プリント基板層39を用い
て取り出すようにする。
DCエージングの場合には、プリント基板層31に設け
る導電性の配線パターンおよびスルホールは、第4図に
平面的に略示するようにすることができる。第4図にお
いて、このプリント基板層31の下にくるウェハー上の
半導体チップは、2 点線で示されている。このプリント基板層31の下面に
は、第1図に示されるように、ウェハ10上の半導体チ
ップの端子のうちの取り出す必要のある端子に対応する
位置に導電性凸部311がもうけられており、これら導
電性凸部311の位置からプリント基板層31の上面へ
と抜ける導電性のスルーホール312が設けられており
、第4図によく示されるように、プリント基板層31の
上面には、各スルーホール312を相互接続するような
導電性の配線パターン313が設けられている。これら
配線パターン313は、プリント基板層のエツジ部に設
けられる接続端子333で終わっている。同様に、プリ
ント基板層32から39にも、グループ番号2から9の
半導体チップの取り出しを要する端子に接続するための
スルホールおよび配線パターンがそれぞれ設けられてい
る。プリント基板層31から39の間の電気的接続は、
各プリント基板層に適当に配置したスルーホールを介し
て行うようにする。そして、ウェハー10上の全ての半
導体チップの取り出しを必3 要とする端子は、最下層のプリント基板層31の下面の
エツジ部に配設された必要数の接続端子333と、最上
層のプリント基板層39の上面のエツジ部に配設された
必要数の接続端子393とへと取り出されることになる
。
る導電性の配線パターンおよびスルホールは、第4図に
平面的に略示するようにすることができる。第4図にお
いて、このプリント基板層31の下にくるウェハー上の
半導体チップは、2 点線で示されている。このプリント基板層31の下面に
は、第1図に示されるように、ウェハ10上の半導体チ
ップの端子のうちの取り出す必要のある端子に対応する
位置に導電性凸部311がもうけられており、これら導
電性凸部311の位置からプリント基板層31の上面へ
と抜ける導電性のスルーホール312が設けられており
、第4図によく示されるように、プリント基板層31の
上面には、各スルーホール312を相互接続するような
導電性の配線パターン313が設けられている。これら
配線パターン313は、プリント基板層のエツジ部に設
けられる接続端子333で終わっている。同様に、プリ
ント基板層32から39にも、グループ番号2から9の
半導体チップの取り出しを要する端子に接続するための
スルホールおよび配線パターンがそれぞれ設けられてい
る。プリント基板層31から39の間の電気的接続は、
各プリント基板層に適当に配置したスルーホールを介し
て行うようにする。そして、ウェハー10上の全ての半
導体チップの取り出しを必3 要とする端子は、最下層のプリント基板層31の下面の
エツジ部に配設された必要数の接続端子333と、最上
層のプリント基板層39の上面のエツジ部に配設された
必要数の接続端子393とへと取り出されることになる
。
第1図に示すように、前述したような構成の端子取出し
手段30の左側のエツジ部に対してエツジコネクタ50
を嵌合させると、エツジコネクタ50のハウジング51
内に配設された各対応する接触子53および54がそれ
ぞれ各対応する接続端子333および393にそれぞれ
接触する。エツジコネクタ50の各接触子53および5
4には、電気ケーブル52が結線されており、この電気
ケーブル52によって、エージングおよびテスティング
装置へと接続される。
手段30の左側のエツジ部に対してエツジコネクタ50
を嵌合させると、エツジコネクタ50のハウジング51
内に配設された各対応する接触子53および54がそれ
ぞれ各対応する接続端子333および393にそれぞれ
接触する。エツジコネクタ50の各接触子53および5
4には、電気ケーブル52が結線されており、この電気
ケーブル52によって、エージングおよびテスティング
装置へと接続される。
第1図に示したような状態において、押圧板40を矢印
Pで示すように、下方へ押圧すると、最下層のプリント
基板層31の下面に配置された導電性凸部311によっ
て、導電ゴムシート20の対応部分が弾性的に圧縮され
、このように所定4 の圧縮力にて弾性的に圧縮された導電ゴムシートの部分
は、導電性となる。したがって、ウェハー10上の各半
導体チップ11.12、・・・の各対応する端子111
.121、・・・・は、導電ゴムシート20の圧縮部分
、導電性凸部311、各プリント基板層31から39に
適当に配置された導電性スルーホール312および配線
パターン313等を通して、接続端子333および39
3へと電気的に接続されることになる。エージング装置
から電気ケーブル52およびエツジコネクタ50を介し
てエージング用の適当なりC電圧を接続端子333およ
び393に印加することにより、ウェハー10上の全て
の半導体チップのエージングを並列的に行うことができ
る。
Pで示すように、下方へ押圧すると、最下層のプリント
基板層31の下面に配置された導電性凸部311によっ
て、導電ゴムシート20の対応部分が弾性的に圧縮され
、このように所定4 の圧縮力にて弾性的に圧縮された導電ゴムシートの部分
は、導電性となる。したがって、ウェハー10上の各半
導体チップ11.12、・・・の各対応する端子111
.121、・・・・は、導電ゴムシート20の圧縮部分
、導電性凸部311、各プリント基板層31から39に
適当に配置された導電性スルーホール312および配線
パターン313等を通して、接続端子333および39
3へと電気的に接続されることになる。エージング装置
から電気ケーブル52およびエツジコネクタ50を介し
てエージング用の適当なりC電圧を接続端子333およ
び393に印加することにより、ウェハー10上の全て
の半導体チップのエージングを並列的に行うことができ
る。
また、例えば、メモリーのエージングで、グイナミック
エージングおよびモニタードエージングするような場合
でも、前述したようなプリント基板層に設ける導電性の
配線パターンおよびスルホールの配置を適当に設計する
ことにより、各同一ピンをパラレルに結線し、パルスを
その端子に5 印加することにより、すべての半導体チップを同時にエ
ーシングすることができる。
エージングおよびモニタードエージングするような場合
でも、前述したようなプリント基板層に設ける導電性の
配線パターンおよびスルホールの配置を適当に設計する
ことにより、各同一ピンをパラレルに結線し、パルスを
その端子に5 印加することにより、すべての半導体チップを同時にエ
ーシングすることができる。
さらにまた、テストしながらのモニタードエジングも、
同様の方法にて簡単に行うことができる。
同様の方法にて簡単に行うことができる。
発明の効果
前述したような本発明の半導体チップの選別方法および
装置によれば、ウェハー上の半導体チップの各種エージ
ングおよびモニタードエージングを、ウェハー上にある
状態にて、短時間に非常に簡単に行うことができるので
、ICの製造コストを大幅に低減するとかできる。その
上、ウェハー上にある状態で不良と判定された半導体チ
ップは、その時点で廃棄し、不良となる半導体チップを
、接続ピンのボンディングやパッケージングの工程にか
けるというような無駄をなくすることができるので、I
C製造の歩留まりをさらに上げることができ、製造コス
トをさらに低減させることができる。
装置によれば、ウェハー上の半導体チップの各種エージ
ングおよびモニタードエージングを、ウェハー上にある
状態にて、短時間に非常に簡単に行うことができるので
、ICの製造コストを大幅に低減するとかできる。その
上、ウェハー上にある状態で不良と判定された半導体チ
ップは、その時点で廃棄し、不良となる半導体チップを
、接続ピンのボンディングやパッケージングの工程にか
けるというような無駄をなくすることができるので、I
C製造の歩留まりをさらに上げることができ、製造コス
トをさらに低減させることができる。
第1図は、本発明による半導体チップの選別装置の一実
施例の構成を示す概略図、第2図は、ウェハー上の半導
体チップを部分的に拡大して示す概略図、第3図は、ウ
エノ\−上の半導体チップのグループ分けを説明するた
めの概略図、第4図は、第1図の半導体チップの選別装
置に使用するプリント基板層の一例を示す概略平面図で
ある。 1・・・・・・基台、10・・・・・・ウエノ\−11
,12,13,14,15・・・・・・半導体チップ、
20・・・・・・導電ゴムシート、 30・・・・・・端子取出し手段、 31〜39・・・・・・プリント基板層、40・・・・
・・押圧板、50・・・・・・エツジコネクタ、111
.1.21131・・・・・・端子、311・・・・・
導電性凸部、 312・・・・・・スルーホール、 313・・・・・・配線パターン、 333.393・・・・・・接続端子。 7 第こ 0回国円 田田円円 口円ロロ 円困円円 円田円困 El[]田円 田囚OB 第4 1図 困困円囚 日円円円 円円口口 EIEIEI困 E1円円田 円日日円 円日口口 図
施例の構成を示す概略図、第2図は、ウェハー上の半導
体チップを部分的に拡大して示す概略図、第3図は、ウ
エノ\−上の半導体チップのグループ分けを説明するた
めの概略図、第4図は、第1図の半導体チップの選別装
置に使用するプリント基板層の一例を示す概略平面図で
ある。 1・・・・・・基台、10・・・・・・ウエノ\−11
,12,13,14,15・・・・・・半導体チップ、
20・・・・・・導電ゴムシート、 30・・・・・・端子取出し手段、 31〜39・・・・・・プリント基板層、40・・・・
・・押圧板、50・・・・・・エツジコネクタ、111
.1.21131・・・・・・端子、311・・・・・
導電性凸部、 312・・・・・・スルーホール、 313・・・・・・配線パターン、 333.393・・・・・・接続端子。 7 第こ 0回国円 田田円円 口円ロロ 円困円円 円田円困 El[]田円 田囚OB 第4 1図 困困円囚 日円円円 円円口口 EIEIEI困 E1円円田 円日日円 円日口口 図
Claims (2)
- (1)ウエハー上に配列された多数の半導体チップを並
列的にエージングし、テスティングすることにより、ウ
エハー状態にて半導体チップの選別を行うことを特徴と
する半導体チップの選別方法。 - (2)選別すべき半導体チップを配列したウエハーを載
置するための基台と、該基台上に載置された前記ウエハ
ーの上に重ねられ所定の弾性的圧縮力を受けるときにそ
の部分が電気的に導通する弾性的導通部材と、該弾性的
導通部材の上に積層される複数のプリント基板層からな
る端子取出し手段と、前記弾性的導通部材および端子取
出し手段を前記ウエハーに対して押圧するための押圧手
段と、前記端子取出し手段をエージングおよびテスティ
ング装置に接続するための接続手段とを備えており、前
記端子取出し手段の前記複数のプリント基板層のうち前
記弾性的導通部材に最も近いプリント基板層の面には、
エージングまたはテスティングのために取り出す必要の
ある半導体チップの端子の総数に等しい数の導電性凸部
が各端子に対応する位置に設けられており、各プリント
基板層には、導電性の配線パターンおよびスルーホール
が設けられており、前記配線パターンおよびスルーホー
ルは、前記半導体チップの端子の各々を、前記弾性的導
通部材および前記各導電性凸部を介して、前記複数のプ
リント基板層に分散させつつ前記接続手段へと取り出し
うるように配設されていることを特徴とする半導体チッ
プ選別装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17526389A JP2883637B2 (ja) | 1989-07-06 | 1989-07-06 | 半導体チップの選別方法および装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17526389A JP2883637B2 (ja) | 1989-07-06 | 1989-07-06 | 半導体チップの選別方法および装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0338850A true JPH0338850A (ja) | 1991-02-19 |
JP2883637B2 JP2883637B2 (ja) | 1999-04-19 |
Family
ID=15993097
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17526389A Expired - Lifetime JP2883637B2 (ja) | 1989-07-06 | 1989-07-06 | 半導体チップの選別方法および装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2883637B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04262551A (ja) * | 1991-02-18 | 1992-09-17 | Mitsubishi Electric Corp | ウェハ試験方法及びこれによって試験された半導体装置 |
JPH08148533A (ja) * | 1994-11-15 | 1996-06-07 | Nec Corp | 半導体ウェハの試験装置及び試験方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101007309B (zh) * | 2006-01-26 | 2010-06-23 | 深圳振华富电子有限公司 | 一种片式电感器的筛选方法 |
-
1989
- 1989-07-06 JP JP17526389A patent/JP2883637B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04262551A (ja) * | 1991-02-18 | 1992-09-17 | Mitsubishi Electric Corp | ウェハ試験方法及びこれによって試験された半導体装置 |
JPH08148533A (ja) * | 1994-11-15 | 1996-06-07 | Nec Corp | 半導体ウェハの試験装置及び試験方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2883637B2 (ja) | 1999-04-19 |
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