JPH08167637A - 半導体ウエハーのバーンイン及びテスト方法およびそれに使用するバーンインボード - Google Patents

Abstract

(57)【要約】 【構成】 半導体ウエハーをそこに形成された集積回路
のうちのいくつかを含む被検体ブロックに分割し、また
は、１つ１つの集積回路を含む１つ１つのダイに分割
し、分割に当り各分割された被検体ブロックまたはダイ
にに含まれた集積回路が元のウエハーのどの部分に位置
したものであるかを示す位置情報を記録し、ＩＤコード
を付与したキャリアをそれぞれ嵌合離脱自在とした複数
のソケットを配列したバーンインボードを用意し、被検
体ブロックの各々を、または、分割されたダイのいくつ
かを詰め合わせて、各キャリアに載せ、このように被検
体ブロックまたはいくつかのダイを載せたキャリアをそ
れぞれ対応するソケットへと嵌合させて、バーンイン及
びテストを行なう。 【効果】 得られたテスト結果と、各被検体ブロック又
はダイの位置情報と、各キャリアに付与されたＩＤコー
ドとから半導体ウエハーの欠陥分析を行うことができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体ウエハーのバー
ンイン及びテスト方法およびそれに使用するバーンイン
ボードに関するものである。

【０００２】

【従来の技術】半導体集積回路からなるメモリ、ＬＳＩ
ロジック等のＩＣ素子の製造は、ウエハーと呼ばれるシ
リコン上に写真印刷およびそれのエッチング等各種の工
程を経て多数の半導体集積回路を形成し、そして各半導
体集積回路毎にダイシングし、パッケージングする等し
て製造されるものである。現在では、ウエハー上には３
００個から４００個の半導体集積回路が配列されてい
る。従来の一般的な製造工程では、出来上がったウエハ
ーを、ウエハープローバーとテスターの組み合わせで、
ウエハー上の半導体集積回路を１つ１つテストし、この
ステージで規格からはずれた半導体集積回路には、イン
キでマーキングし、不良とみなし、以後の工程には入ら
ずに、不良半導体集積回路として廃棄していた。このス
テージで良品とされた半導体集積回路は、ウエハーのダ
イシングにより１つ１つ半導体チップとして切り離さ
れ、半導体チップの各端子に必要な接続用ピンをボンデ
ィングにより接続して後モールドによりパッケージンし
てＩＣ素子とされている。

【０００３】このようにして形成されたＩＣ素子は、エ
ージングされる。もし、エージングをしないで出荷して
しまうと、最終テストで良品と判断されたＩＣ素子で
も、ほぼ１０００時間動作させると初期不良を起こすも
のが多数生じてしまって問題となるから、このようにあ
らかじめエージングをしておく必要がある。このエージ
ングは、ＩＣ素子を高温状態（１２５°Ｃ）にして約１
００時間直流電圧を印加する等の方法で行われている。
このようなエージングの後に、最終テストを行って、規
格に合格したものを最終製品として出荷している。

【０００４】前述したようなＩＣ素子の製造方法では、
エージング後の最終テストにて不良品とされるＩＣ素子
がかなりの数にのぼり、これら不良ＩＣ素子は、製品と
されずに廃棄しなければならなかったのである。これら
廃棄されてしまう不良ＩＣ素子でも、ダイシングされた
半導体チップに接続用ピンをボンディングしたりモール
ドによるパッケージングしたりする工程を経てきたもの
であるから、これを廃棄してしまうのでは、このような
工程に費やされた時間と労力と費用が全く無駄となって
しまうことになっていた。

【０００５】そこで、もし、ウエハー上に多数の半導体
集積回路が配列された状態において、前述したようなエ
ージングを行ない、その後においてウエハープローバと
テスターとの組合せでテストし、良品と判定されたもの
だけをダイシングにより個々の半導体チップとして、接
続用ピンのボンディング、パッケージングをしてＩＣ素
子とするようにすれば、前述したような無駄をなくする
ことができると考えられる。また、ダイシングした半導
体チップにボンディング、パッケージング等を施す前
の、いわゆるベヤー状態の半導体チップに対して、前述
したようなエージングを行ない、その後においてウエハ
ープローバとテスターとの組合せでテストし、良品と判
定されたものだけを最終製品として使用するようにすれ
ば、前述したような無駄をなくすることができると考え
られる。

【０００６】

【発明が解決しようとする課題】ところが、このような
エージングを、ウエハー上に配列された多数の半導体チ
ップに対して行うには、各半導体チップの各端子に、必
要な直流電圧やパルスを印加する必要がある。これを、
ウエハー上の半導体チップについて１つずつ行うのでよ
いならば、従来のウエハープローバーという機器でチッ
プ端子とテスターとを接続することにより可能であり、
従来から行われている。しかしながら、ウエハー上に３
００から４００個もある多数の半導体チップを、このよ
うに１つずつエージングするのでは、時間と手間が掛か
り過ぎ実際的ではない。

【０００７】そこで、近年においては、ウエハー上に配
列された多数の半導体集積回路を同時にエージングした
りテストしながらモニタードエージングしたりすること
ができるようにした、いわゆるウエハーバーンイン装置
の開発が要望されている。この様なウエハーバーンイン
装置によれば、ウエハー上の半導体集積回路の各種エー
ジングおよびモニタードエージングを、ウエハー上にあ
る状態にて、短時間に非常に簡単に行うことができるの
で、ＩＣの製造コストを大幅に低減することができる。
その上、ウエハー上にある状態で不良となる半導体集積
回路を、接続ピンのボンディングやパッケージングの工
程にかけるというような無駄をなくすることができるの
で、ＩＣ製造の歩留りを下げることができ、製造コスト
をさらに低減することができる。

【０００８】しかしながら、この様なウエハーバーンイ
ン装置は、エージングおよびテスティングのためにウエ
ハー上の非常に多数の半導体チップの配列パッド（端
子）を、複数のプリント基板層を用いて分散して取り出
す等、その装置構成が非常に複雑なものとされていた。

【０００９】ウエハー上に配列された半導体チップの数
が増大するにつれて、取り出すべき配列パッドの数も増
大し、必要とされるプリント基板の枚数も増大して、そ
れら相互間の位置合わせがそれだけ難しくなるなどの問
題もでてくる。また、プリント基板に形成しうる接点端
子の配列密度にも限度があるので、エージングすべきＩ
Ｃウエハーの配列パッドの配列密度によっては、対応し
きれないという問題もあった。

【００１０】また、１個１個の半導体集積回路にダイシ
ングして、パッケージングする前の裸の半導体チップ、
いわゆるベアダイに対して、ファンクションテスト、バ
ーンイン、選別等をパッケージングの済んだデバイスと
変わらない環境で実施できるようなようにしたバーンイ
ン装置も開発されてきている。

【００１１】この種のシステムは、キャリアとこのキャ
リアを嵌合離脱自在としたソケットとを備えており、個
々の半導体集積回路にダイシングされてなるベヤダイを
キャリアに載せると、そのキャリアのもつ自己整列機能
により、ベヤダイの各パッドが対応するキャリアの導体
端子と電気的に接続され、このキャリアをソケットに嵌
合させることにより、このソケットを介してバーンイン
およびテスト装置に対してそのキャリアに載せられたベ
ヤダイが電気的に正しく接続されるように構成されたも
のである。

【００１２】この種のシステムは、個々のベヤダイをキ
ャリアを介してソケットに嵌合させていくだけでよいの
で、ウエハー全体に配列された多数の集積回路に対する
電気的接続を行う必要のあるウエハーバーンイン装置に
比較して、電気的接続の複雑さを回避できる点では利点
がある。しかし、ベヤダイを１つ１つキャリアへ装着し
たり離脱させたりしなければならず、そのための作業に
時間がかかるという問題がある。

【００１３】その上、従来のこの種のバーンイン装置に
おいては、ダイシングにより、ウエハーから個々に分割
されてしまったベヤダイが元のウエハーのどの位置を占
めていたものであるかを知る手段を全くもっていなかっ
た。したがって、各ベヤダイに対するバーンイン及びテ
ストの結果が得られても、その結果から、ウエハーのど
の部分にどんな欠陥が生じ易いか等欠陥原因の分析等を
行うには不便なものであった。

【００１４】本発明の目的は、前述したような従来の技
術の問題点を解消しうるような半導体ウエハーのバーン
イン及びテスト方法およびそれに使用するバーンインボ
ードを提供することである。

【００１５】

【課題を解決するための手段】本発明の１つの特徴によ
れば、多数の集積回路を形成した半導体ウエハーのバー
ンイン及びテスト方法において、前記集積回路のうちの
いくつかを含む被検体ブロックに前記半導体ウエハーを
分割し、該分割に当り各分割された被検体ブロックに含
まれた集積回路が前記半導体ウエハーのどの部分に位置
したものであるかを示す位置情報を記録し、ＩＤコード
を付与したキャリアをそれぞれ嵌合離脱自在とした複数
のソケットを配列したバーンインボードを用意し、前記
被検体ブロックの各々を各キャリアに載せ、このように
被検体ブロックを載せたキャリアをそれぞれ対応するソ
ケットへと嵌合させて、バーンイン及びテストを行な
い、これによって得られたテスト結果と、前記各被検体
ブロックの前記記録した位置情報と、前記各キャリアに
付与されたＩＤコードとから前記半導体ウエハーの欠陥
分析を行えるようにする。

【００１６】本発明の別の特徴によれば、多数の集積回
路を形成した半導体ウエハーのバーンイン及びテスト方
法において、前記集積回路の各々を含む１つ１つのダイ
に前記半導体ウエハーを分割し、該分割に当り各分割さ
れたダイにに含まれた集積回路が前記半導体ウエハーの
どの部分に位置したものであるかを示す位置情報を記録
し、ＩＤコードを付与したキャリアをそれぞれ嵌合離脱
自在とした複数のソケットを配列したバーンインボード
を用意し、前記ダイのいくつかを各キャリアに詰合せて
載せ、このようにダイを載せたキャリアをそれぞれ対応
するソケットへと嵌合させて、バーンイン及びテストを
行ない、これによって得られたテスト結果と、前記各ダ
イの前記記録した位置情報と、前記各キャリアに付与さ
れたＩＤコードとから前記半導体ウエハーの欠陥分析を
行えるようにする。

【００１７】本発明のもう１つ別の特徴によれば、多数
の集積回路を形成した半導体ウエハーのバーンイン及び
テストにおいて使用するバーンインボードにおいて、複
数のソケットを配列し且つバーンイン及びテストを行う
主装置との電気的接続を行うための複数の端子およびこ
れら各対応する端子とし前記各ソケットの各対応する接
触子との間の電気的接続を行う電気導体を有したプリン
ト基板と、前記半導体ウエハーから分割された複数の集
積回路を含む被検体ブロックを載せて前記プリント基板
上の前記ソケットのそれぞれに嵌合離脱自在とされた複
数のキャリアとを備えており、前記キャリアの各々に
は、ＩＤコードが付与されている。

【００１８】本発明のさらに別の特徴によれば、多数の
集積回路を形成した半導体ウエハーのバーンイン及びテ
ストにおいて使用するバーンインボードにおいて、複数
のソケットを配列し且つバーンイン及びテストを行う主
装置との電気的接続を行うための複数の端子およびこれ
らの各対応する端子と前記各ソケットの各対応する接触
子との間の電気的接続を行う電気導体を有したプリント
基板と、前記半導体ウエハーから分割された１つ１つの
集積回路を含むダイのいくつかを詰め合わせて載せて前
記プリント基板上の前記ソケットのそれぞれに嵌合離脱
自在とされた複数のキャリアとを備えており、前記キャ
リアの各々には、ＩＤコードが付与されている。

【００１９】本発明の好ましい実施態様によれば、前記
位置情報の記録は、各被検体ブロックに目視可能な表示
を付することによって行われ、前記キャリアに付与され
るＩＤコードは、目視可能または電気的に読み取り可能
なものである。

【００２０】

【実施例】次に、添付図面に基づいて、本発明の実施例
について本発明をより詳細に説明する。

【００２１】本発明の半導体ウエハーのバーンイン及び
テスト方法の一実施例においては、先ず、多数の半導体
集積回路を形成した半導体ウエハーを、それら集積回路
のうちのいくつかを含む被検体ブロックに分割し、この
分割に当り各分割された被検体ブロックにその被検体ブ
ロックに含まれた集積回路がその半導体ウエハーのどの
部分に位置したものであるかを示す位置情報を記録す
る。図１は、その被検体ブロックへの分割と位置情報の
記録との一例について説明するための図である。

【００２２】図１は、１枚の５インチウエハーに5.００
mm×5.８０mmのダイ（集積回路）を形成する場合におけ
る、有効なダイの位置を例示するため、クロスハッチン
グを付してウエハーの平面を示している。実際に有効な
ダイは、クロスハッチングの内部側のようになる。この
図１において、実線内が１つのダイになる部分であり、
破線内が１つの被検体ブロックとなる部分である。本発
明によれば、破線にそって半導体ウエハーをダイシング
して、４４個の被検体ブロックに分割する。図１から分
かるように、各被検体ブロックは、主として、３×３の
９個のダイを含むものとされる。そして、このように分
割される被検体ブロックの各々に、位置情報としてブロ
ック番号を付与する。図１において示された数字は、そ
のブロック番号を示している。記録する位置情報は、こ
の実施例のように、目視可能なようなものであるのが好
ましいが、場合によっては被検体ブロックを実装したキ
ャリアのＩＤとの対応表をコンピュータのメモリに記録
しても良い。

【００２３】次に、このように半導体ウエハーを複数の
被検体ブロックに分割して、バーンイン及びテストを行
う本発明の方法の一実施例について、図２から図５を参
照して順に説明する。先ず、図２に概略斜視図にて示す
ように、バーンインおよびテストを行おうとする１バッ
チにて製造された分の半導体ウエハー２をウエハーカセ
ット１に収納した状態で洗浄処理等を行う。次に、ウエ
ハーカセット１から各半導体ウエハー２を取り出して、
図３に示すように、図１に示した破線にそってダイシン
グして、幾つかの被検体ブロック３に分割する。この例
では、前述したように、半導体ウエハーの周辺部に相当
するものを除いて、各被検体ブロック３は、３×３＝９
個のダイを含む。

【００２４】図４は、分割された被検体ブロック３の１
つを拡大して示す平面図である。この被検体ブロック３
は、Ａ１、Ａ２、Ａ３、Ｂ１、Ｂ２、Ｂ３、Ｃ１、Ｃ
２、Ｃ３の符号を付して示された３×３＝９個のダイ４
を有しており、各ダイ４には、パッド４Ａが設けられて
いる。符号Ａ１を付されたダイ４のパッド４Ａは、符号
Ａ１−０１から３３を付して示されている。本発明によ
れば、このような被検体ブロック３の各々に対して、図
１に示したようなブロック番号が付与されるのである。

【００２５】次に、本発明のバーンイン及びテスト方法
を実施するのに使用するバーンインボードの構成とその
使用方法について、図５を特に参照して説明する。図５
は、従来のバーンイン装置に使用するバーンインボード
を平面的に示し、このバーンインボードに配列された一
般的なソケットに対して、嵌合離脱自在とされたキャリ
アベースおよびキャリア蓋からなるキャリアの１つを拡
大して分解斜視図的に示している。この実施例では、バ
ーンインボード８には、２０個のソケット７が配列され
ている。これらソケット７は、従来のＩＣソケットであ
ってよく、このバーンインボード８も、従来のものでよ
く、バーンイン及びテストを行う主装置との電気的接続
を行うための複数の端子（図示していない）およびこれ
ら各対応する端子とし各ソケット７の各対応する接触子
との間の電気的接続を行う電気導体（図示していない）
を有したプリント基板である。

【００２６】各キャリアベース６は、被検体ブロック３
の各ダイ４のパッド４Ａに対応した位置に接点バンプ
（図示していない）を設けた薄膜上にパターンニングさ
れたプリント基板（ＦＰＣ）を使用して被検体ブロック
３の各ダイのパッドに電気信号を接続できるようにした
ものである。キャリア蓋５は、キャリアベース６の所定
位置に被検体ブロック３を載せた後に、その被検体ブロ
ック３の上からキャリアベース６に対して結合されて、
この被検体ブロック３をその位置に固定することができ
るようになったものである。このキャリアは、そこに載
せられる被検体ブロックに対する自己整列機能を有して
おり、このキャリアのもつ自己整列機能により、被検体
ブロック３の各ダイ４の各パッド４Ａが対応するキャリ
アの導体端子と電気的に接続される。そして、このキャ
リア５および６を、バーンインボード８上の対応するソ
ケット７に嵌合させることにより、このソケット７を介
してバーンインおよびテスト装置に対してそのキャリア
５および６に載せられた被検体ブロック３の各ダイ４の
各パッド４Ａが電気的に正しく接続される。

【００２７】これら各キャリアベース６またはキャリア
蓋５の適所には、本発明により、各キャリアを区別しう
るＩＤコード（図示していない）が付与されている。こ
れらＩＤコードは、目視可能または電気的に読み取り可
能なものである。このようにキャリア５または６にＩＤ
コードが付与されているので、キャリアに装着された被
検体ブロック３のブロック番号との対応がつくようにし
ておけば、キャリアがどの工程にあってもダイ・レベル
での位置迄トレースすることが可能である。

【００２８】このようにして、各被検体ブロック３を各
キャリアに載せて、それらキャリアをバーンインボード
８の各対応するソケット７に嵌合させていき、そのバー
ンインボード８上のすべてのソケット７に嵌合させた
後、このバーンインボード８をバーンイン装置へと装着
することにより、バーンインを行う。その後、バーンイ
ンボード８上の各ソケット７から各キャリアを離脱させ
て、それらキャリアをＩＣテスタのＩＣソケットに装着
して特性テストを行うことができる。このように、被検
体ブロックは、１つのキャリアに装着された後は、試験
等の全工程が終了するまで、別のキャリアに移し変える
必要はない。したがって、このキャリアを接続すること
が可能なＩＣソケットを有した機器類（ＩＣテスタ、バ
ーンイン装置等）とは、そのままで１個のＩＣまたは複
数個のＩＣの集合体として処理することができる。

【００２９】このように、本発明のこの実施例によれ
ば、既存のバーンインボード上にＩＣソケットを２０個
程度実装し、所定の電気配線を構成し、バーンイン装置
に接続してバーンインできる装置を実現できるので、互
換性を維持でき、有用である。また、ソフトウエアもそ
のまま流用できる。また、６インチウエハーに対応する
には約３枚のバーンインボードがあれば良い。

【００３０】本発明のこの実施例によれば、前述したよ
うなバーンインおよびテストにおいて得られた測定結果
と、各被検体ブロックのブロック番号と、各キャリアに
付与されたＩＤコードとから、半導体ウエハーの欠陥分
析を行うことができる。すなわち、測定の結果から良、
不良データを測定装置内に収納でき、また電算機処理に
より元のウエハーの上での配置または位置情報を再現で
き、しかも、測定データを処理することにより、ウエハ
ーの各部分の性能比較ができる装置を提供することがで
きる。

【００３１】前述の実施例では、半導体ウエハーを、例
えば、３×３＝９個のダイを含む被検体ブロックに分割
して、これら分割した各被検体ブロックをキャリアに載
せて、それらキャリアにてバーンイン及びテストを行な
うようにしている。しかし、本発明によれば、半導体ウ
エハーに形成されたダイのすべてを１つ１つのダイに最
初に分割してしまい、１つ１つに分割してしまったダイ
のいくつかを、例えば、９個のダイを１つのキャリア
に、ダイの切り代を詰め合わせた状態にて並べて載せ
て、そのキャリアにて、前述の実施例におけると同様に
して、バーンイン及びテストを行なうようにしてもよ
い。

【００３２】このように最初にすべてのダイを１つ１つ
のダイに分割してしまう方法をとると、前述の実施例の
如くいくつかのダイを含む被検体ブロックに分割してキ
ャリアに載せてバーンイン及びテストを行なう方法に比
較して、次の点でより有利である。すなわち、先ず第一
に、いくつかのダイを含む被検体ブロックに分割する方
法は、キャリアへの搭載の手間は簡単であるが、バーン
イン及びテストした後に、その被検体ブロックをさらに
１つ１つのダイへと分割する必要がある。このため、半
導体ウエハーから１つ１つのダイへと分割するまでに、
まず被検体ブロックへと分割する手間と、被検体ブロッ
クから各ダイへと分割する手間との２度手間がかかって
しまうことになる。このような分割の２度手間は、実際
的には、相当やっかいなものとなり、それが全体として
みても製造コストを増大させてしまうような結果となる
こともある。

【００３３】第二に、図１を参照すると容易に理解しう
るように、例えば、３×３＝９個のダイを含む被検体ブ
ロックに分割する場合には、半導体ウエハーの端の部分
から分割される被検体ブロックには、９個のダイが含ま
れていないことがある。例えば、図１の半導体ウエハー
の左上の端部分から分割された被検体ブロック（位置情
報としてのブロック番号1.２を付したもの）には、有効
なダイは３個しか含まれていない。このような半端な数
のダイしか含まない被検体ブロックでも、１つのキャリ
アに載せてバーンインおよびテストを行っていくので、
それだけ無駄があり、バーンイン及びテストすべきダイ
の個数に比較して、より多くのキャリアが必要とされる
ことになる。

【００３４】本発明によって、半導体ウエハーに形成さ
れたダイのすべてを１つ１つのダイに最初に分割してし
まい、１つ１つに分割してしまったダイのいくつかを、
例えば、９個のダイを１つのキャリアに、ダイの切り代
を詰め合わせた状態にて並べて載せて、そのキャリアに
て、バーンイン及びテストを行なうようにする場合に
は、それぞれ初めに分割される各ダイに、位置情報とし
て、ダイ番号を付与しておくとよい。この場合において
も、被検体ブロックに付与したブロック番号と同様に、
記録する位置情報としては、目視可能なようなものであ
ってもよいが、そのダイを実装したキャリアのＩＤとの
対応表をコンピュータのメモリに記録しておくこともで
きる。勿論、各ダイにダイ番号を付与しておかなくと
も、分割したダイをブロック順にて順番にキャリアへと
詰め合わせていくようにすれば、各ダイの半導体ウエハ
ー上にあった位置を容易に特定することができる。

【００３５】通常、多数のダイを形成した１枚の半導体
ウエハーにおいては、それら各ダイの間に、２０ミクロ
ンから１００ミクロン幅のダイシングパスが設けられて
いる。そして、これらダイシング路には、最終製品には
必要とされないが、その製造過程において必要な種々な
データを記録しておくようなことが行われている。この
ような最終製品には不要なデータがダイシングパスに記
録されている場合には、各ダイへの分割時にこれらデー
タの記録部分も切り捨てられるようにして、ダイシング
が行われる。したがって、ダイシングによる切り代分が
比較的に大きくなる場合があるが、キャリアへの各ダイ
の詰め込みに際して、この切り代分を詰めるようにして
いけばよい。こうして、分割されたダイを３列３行にて
合計９個のダイを一つのキャリアへ詰め込む場合には、
そのキャリアの詰め込み部分の面積は、３×３＝９個の
ダイを含む被検体ブロックを載せるようなものに比較し
て小さなものとなるが、キャリアをそれに応じて設計し
ておくことにより、前述の実施例の場合と同様にして、
いくつかのダイを一括して一つのキャリアにてバーンイ
ン及びテストを行なうことが可能である。このようなキ
ャリアの設計は、比較的に容易にできる。

【００３６】このように最初に１つ１つのダイに分割し
てしまったダイでも、それらのいくつかをまとめて１つ
のキャリアへ載せてバーンイン及びテストを行なう方
が、ダイ１つ１つを別々のキャリアへと載せてバーンイ
ンおよびテストを行なうのに比べれば、そのための手間
は、非常に簡単なものとなる。その上、使用するキャリ
アの価格も割安なものとすることができるので、有利で
ある。例えば、９個のダイを詰め込めるキャリアの価格
は、１個のダイのみを載せるためのキャリアの価格の３
倍程度に抑えることができる。

【００３７】最初に１つ１つのダイに分割してしまう方
法によれば、ダイシングが１回ですむので、手間がかか
らず、実際的にはコスト低減となる場合がある。また、
キャリアへ所定個数のダイを詰め込むことができるの
で、所定個数より少ないダイしか含まないような半導体
ウエハーの端の部分から分割された被検体ブロックも１
つのキャリアに載せなければならないような前述の実施
例のものに比較して、半導体ウエハー当たりに使用する
キャリアの数は少なくてすみ、それだけコストを低減で
きる。

【００３８】前述したような本発明の各実施例におい
て、使用するＩＤの内容例としては、その半導体ウエハ
ーが製造されたロット番号、ウエハー番号、ブロック番
号、ダイ番号、その他の有用と認められるデータが使用
されうる。また、ＩＤの付与方式の具体例としては、配
線パターンの特定エリヤにおいて配線の接断を含む引回
しや、接続抵抗の値や、半導体ダイオードの有無や、不
揮発性メモリ等が考えられる。

【００３９】

【発明の効果】半導体ウエハーをいくつかに分割した被
検体ブロックを単位として、または、半導体ウエハーか
ら個々に分割されたダイのいくつかをまとめて一つの単
位として取り扱うので、半導体ウエハー上に形成される
集積回路の数が増大して、その配列パッドの配列密度が
増大した場合でも、十分に対応でき、主装置への電気的
配線等のための構造もそれほど複雑なものとしないです
む。一方、被検体ブロックは、いくつかの集積回路をま
とめて含むものであり、または、いくつかのダイをまと
めて扱うようにするので、１個１個の集積回路（ベヤダ
イ）を扱う場合に比較して、バーンイン装置のバーンイ
ンボードのソケットへの装着や、ＩＣテスタのＩＣソケ
ットへの装着等のための手数を少なくすることができ
る。

【００４０】半導体ウエハーをいくつかの被検体ブロッ
クまたは１つ１つのダイに分割するのであるが、各被検
体ブロックまたはダイの位置情報を記録し、各キャリア
にＩＤコードが付与されているので、テスト結果と、そ
れら位置情報およびＩＤコードとから、欠陥のあるダイ
が半導体ウエハーのどの部分に位置していたものである
か等、欠陥原因の分析も容易に行うことができる。

【００４１】また、半導体ウエハーを被検体ブロックへ
と分割したことにより、または、１つ１つに分割したダ
イのいくつかのみをまとめて扱うようにしたので、各ダ
イのパッド位置ずれの絶対値が小さくなるので、キャリ
アの接点バンプとの熱膨張係数の差等による位置ずれの
絶対値の影響を軽減できる。

【図面の簡単な説明】

【図１】本発明の一実施例によって半導体ウエハーを被
検体ブロックに分割する仕方の一例を説明するための概
略平面図である。

【図２】半導体ウエハーをウエハーカセットに収納した
状態を示す概略斜視図である。

【図３】１枚の半導体ウエハーをいくつかの被検体ブロ
ックに分割する行程を説明するための概略図である。

【図４】半導体ウエハーから分割された１つの被検体ブ
ロックの一例を拡大して示す平面図である。

【図５】本発明において使用するバーンインボードと被
検体ブロックを装着するキャリアとの関係を説明するた
めの概略図である。

【符号の説明】

１ ウエハーカセット ２ 半導体ウエハー ３ 被検体ブロック ４ ダイ ４Ａ パッド ５ キャリア蓋 ６ キャリアベース ７ バーンイン用ＩＣソケット ８ バーンインボード

Claims (6)

【特許請求の範囲】
1. 【請求項１】 多数の集積回路を形成した半導体ウエハ
   ーのバーンイン及びテスト方法において、前記集積回路
   のうちのいくつかを含む被検体ブロックに前記半導体ウ
   エハーを分割し、該分割に当り各分割された被検体ブロ
   ックに含まれた集積回路が前記半導体ウエハーのどの部
   分に位置したものであるかを示す位置情報を記録し、Ｉ
   Ｄコードを付与したキャリアをそれぞれ嵌合離脱自在と
   した複数のソケットを配列したバーンインボードを用意
   し、前記被検体ブロックの各々を各キャリアに載せ、こ
   のように被検体ブロックを載せたキャリアをそれぞれ対
   応するソケットへと嵌合させて、バーンイン及びテスト
   を行ない、これによって得られたテスト結果と、前記各
   被検体ブロックの前記記録した位置情報と、前記各キャ
   リアに付与されたＩＤコードとから前記半導体ウエハー
   の欠陥分析を行えるようにすることを特徴とする半導体
   ウエハーのバーンイン及びテスト方法。
2. 【請求項２】 前記位置情報の記録は、各被検体ブロッ
   クに目視可能な表示を付することによって行われる請求
   項１記載の半導体ウエハーのバーンイン及びテスト方
   法。
3. 【請求項３】 前記キャリアに付与されるＩＤコード
   は、目視可能または電気的に読み取り可能なものである
   請求項１または２記載の半導体ウエハーのバーンイン及
   びテスト方法。
4. 【請求項４】 多数の集積回路を形成した半導体ウエハ
   ーのバーンイン及びテスト方法において、前記集積回路
   の各々を含む１つ１つのダイに前記半導体ウエハーを分
   割し、該分割に当り各分割されたダイに含まれた集積回
   路が前記半導体ウエハーのどの部分に位置したものであ
   るかを示す位置情報を記録し、ＩＤコードを付与したキ
   ャリアをそれぞれ嵌合離脱自在とした複数のソケットを
   配列したバーンインボードを用意し、前記ダイのいくつ
   かを各キャリアに詰合せて載せ、このようにダイを載せ
   たキャリアをそれぞれ対応するソケットへと嵌合させ
   て、バーンイン及びテストを行ない、これによって得ら
   れたテスト結果と、前記各ダイの前記記録した位置情報
   と、前記各キャリアに付与されたＩＤコードとから前記
   半導体ウエハーの欠陥分析を行えるようにすることを特
   徴とする半導体ウエハーのバーンイン及びテスト方法。
5. 【請求項５】 多数の集積回路を形成した半導体ウエハ
   ーのバーンイン及びテストにおいて使用するバーンイン
   ボードにおいて、複数のソケットを配列し且つバーンイ
   ン及びテストを行う主装置との電気的接続を行うための
   複数の端子およびこれらの各対応する端子と前記各ソケ
   ットの各対応する接触子との間の電気的接続を行う電気
   導体を有したプリント基板と、前記半導体ウエハーから
   分割された複数の集積回路を含む被検体ブロックを載せ
   て前記プリント基板上の前記ソケットのそれぞれに嵌合
   離脱自在とされた複数のキャリアとを備えており、前記
   キャリアの各々には、ＩＤコードが付与されていること
   を特徴とするバーンインボード。
6. 【請求項６】 多数の集積回路を形成した半導体ウエハ
   ーのバーンイン及びテストにおいて使用するバーンイン
   ボードにおいて、複数のソケットを配列し且つバーンイ
   ン及びテストを行う主装置との電気的接続を行うための
   複数の端子およびこれらの各対応する端子と前記各ソケ
   ットの各対応する接触子との間の電気的接続を行う電気
   導体を有したプリント基板と、前記半導体ウエハーから
   分割された１つ１つの集積回路を含むダイのいくつかを
   詰め合わせて載せて前記プリント基板上の前記ソケット
   のそれぞれに嵌合離脱自在とされた複数のキャリアとを
   備えており、前記キャリアの各々には、ＩＤコードが付
   与されていることを特徴とするバーンインボード。