JPH11145213A - 半導体装置およびその検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 ウェハ一括型測定検査に際して、多数のチッ
プが同じタイミングで動作する場合に瞬時的に流れる電
流を低減する。 【解決手段】 メモリセルアレイ５０と、アドレスデコ
ーダ４７、４８を備えた半導体装置において、セルフバ
ーンイン信号を受け取る端子４２と、セルフバーンイン
信号がセルフバーンインモードにあることを指示する場
合に内部クロック信号を生成するバーンイン用タイマ回
路４１とを備えている。リフレッシュアドレスカウンタ
４６は内部クロックに同期してアドレスを生成し、アド
レスデコーダ４７に与える。この結果、セルフバーンイ
ンモードが選択されると、ウェハ内に含まれる各チップ
ごとに独立したタイミングで動作が実行され、ウェハ一
括型バーンイン時にウェハに流れる電流ピークが分散さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その検査方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置（以後、「半
導体装置」と称する。）を搭載した電子機器の小型化及
び低価格化の進展は目ざましく、これに伴って、半導体
装置に対する小型化及び低価格化の要求が強くなってい
る。

【０００３】通常、半導体装置は、半導体チップとリー
ドフレームとがボンディングワイヤによって電気的に接
続された後、半導体チップ及びリードフレームが樹脂又
はセラミクスにより封止された状態で供給され、プリン
ト基板に実装される。ところが、電子機器の小型化の要
求から、半導体装置を半導体ウエハから切り出したまま
の状態（以後、この状態の半導体装置をベアチップと称
する。）で回路基板に直接実装する方法が開発され、品
質が保証されたベアチップを低価格で供給することが望
まれている。

【０００４】ベアチップに対して品質保証を行なうため
には、半導体装置に対してウェハ状態でバーンイン等の
検査をする必要がある。ところが、半導体ウェハ上に形
成されている複数のベアチップに対して１個又は数個づ
つ何度にも分けて検査を行なうことは多くの時間を要す
るので、時間的にもコスト的にも現実的ではない。そこ
で、全てのベアチップに対してウェハ状態で一括してバ
ーンイン等の検査を行なうことが要求される。

【０００５】ベアチップに対してウェハ状態で一括して
検査を行なうには、半導体ウェハ上に形成された複数の
半導体チップの電極に電源電圧や信号を同時に印加し、
該複数の半導体チップを動作させる必要がある。このた
めには、非常に多く（通常、数千個以上）のプローブ針
を持つプローブカードを用意する必要があるが、このよ
うにするには、従来のニードル型プローブカードではピ
ン数の点からも価格の点からも対応できない。

【０００６】そこで、ウェハ上の多数のパッド電極に対
してプローブ電極を一括的にコンタクトできるプローブ
カードが提案されている（特開平７−２３１０１９号公
報）。この技術によれば、プローブカードに多数のバン
プを形成し、これらのバンプをプローブ電極として用い
る。

【０００７】

【発明が解決しようとする課題】ウェハ一括型のプロー
ブカードを用いてバーンイン検査を行う場合、各ウェハ
に含まれる多数のチップを同時に動作させることにな
る。多数のチップについて、その動作を同時に開始する
と、チップ動作の最初に瞬時的に大量の電流をウェハに
供給する必要が生じる。計算では、そのような大量の電
流をウェハに供給しようとすると、プローブカード上の
配線が耐えきれず断線するおそれがある。

【０００８】本発明は上記問題に鑑みてなされたもので
あり、その目的とするところは、選択された複数のチッ
プが動作を開始する時点で各チップに流れる電流のピー
クを分散させることのできる半導体装置およびその検査
方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明の半導体装置は、
内部回路と、バーンインモードにおける前記内部回路の
動作にとって必要なバーンイン用内部クロック信号を生
成するバーンイン用タイマ回路とを備え、前記バーンイ
ンモードにおいて、前記バーンイン用タイマ回路から出
力された前記バーンイン用内部クロックに同期して前記
内部回路の動作を制御する。なお、本願明細書では、内
部タイマーを用いて自動的にバーンインの周期を決定
し、その周期でバーンイン動作を実行することを「セル
フバーンイン」と称することとする。

【００１０】本発明の他の半導体装置は、内部回路と、
セルフバーンイン信号を受け取る端子と、前記端子に入
力された前記セルフバーンイン信号がセルフバーンイン
モードにあることを指示する場合、前記内部回路の動作
に必要な内部クロック信号を生成するバーンイン用タイ
マ回路と、前記バーンイン用タイマ回路から出力された
前記内部クロックに同期して前記内部回路の動作を制御
する回路と、前記端子に入力された前記セルフバーンイ
ン信号が前記セルフバーンインモードにないことを指示
する場合、前記内部回路の動作に必要な信号を外部から
前記内部回路に与える制御信号入力回路とを備えてい
る。

【００１１】本発明の更に他の半導体装置は、メモリセ
ルアレイと、前記メモリセルアレイからメモリセルを選
択するためのアドレスデコーダを備えた半導体装置であ
って、更に、セルフバーンイン信号を受け取る端子と、
前記端子電極に入力された前記セルフバーンイン信号が
セルフバーンインモードにあることを指示する場合、内
部クロック信号を生成するバーンイン用タイマ回路と、
前記バーンイン用タイマ回路から出力された前記内部ク
ロックに同期してアドレスを生成し、前記アドレスを前
記アドレスデコーダに与えるアドレスカウンタと、前記
端子に入力された前記セルフバーンイン信号が前記セル
フバーンインモードにないことを指示する場合、外部か
ら入力されたアドレスを前記アドレスデコーダに与える
アドレス入力回路とを備えている。

【００１２】前記バーンイン用タイマ回路は、リングオ
シレータ回路を有していることが好ましい。

【００１３】本発明の半導体装置の測定方法は、請求項
１記載の半導体装置の測定方法であって、前記バーンイ
ン用タイマ回路を使ってバーンイン工程を行う。

【００１４】本発明の他の半導体装置の測定方法は、請
求項２記載の半導体装置の測定方法であって、前記セル
フバーンインモードにあることを指示する信号を前記端
子に入力し、前記バーンイン用タイマ回路に前記内部ク
ロック信号を生成させる工程と、前記内部クロックに同
期して前記内部回路を動作させながらバーンインを行う
工程とを包含する。

【００１５】本発明の更に他の半導体装置の測定方法
は、請求項３記載の半導体装置の測定方法であって、前
記セルフバーンインモードにあることを指示する信号を
前記端子に入力し、前記バーンイン用タイマ回路に前記
内部クロック信号を生成させる工程と、前記アドレスカ
ウンタによって前記内部クロックに同期して前記アドレ
スを生成させ、前記アドレスを前記アドレスデコーダに
与えながら、バーンインを行う工程と包含する。

【００１６】本発明の更に他の半導体装置の検査方法
は、各々がバーンイン用タイマ回路を備えた複数の半導
体装置を含むウェハに対して、ウェハ一括型検査測定用
プローブカードを用いてバーンイン検査を行う半導体装
置の検査方法であって、前記ウェハ内の各半導体装置に
含まれる前記バーンイン用タイマ回路を動作させる工程
と、前記バーンイン用タイマ回路の出力する内部クロッ
ク信号に応じて各半導体装置を動作させながら、各半導
体装置のバーンインを行う工程とを包含する。

【００１７】本発明の更に他の半導体装置の検査方法
は、複数の半導体装置を含むウェハに対して、ウェハ一
括型検査測定用プローブカードを用いてバーンイン検査
を行う半導体装置の検査方法であって、前記ウェハ内に
は複数のバーンイン用タイマ回路が形成されており、前
記バーンイン用タイマ回路を動作させる工程と、前記複
数のバーンイン用タイマ回路の出力する内部クロック信
号の何れかに応じて前記複数の半導体装置の各々を動作
させながら、各半導体装置のバーンインを行う工程とを
包含する前記プローブカードは、二次元的に配列された
複数のプローブ電極と、前記複数のプローブ電極に電気
的に接続された多層配線基板とを備えたウェハ一括型測
定検査用のプローブカードであることが好ましい。

【００１８】前記プローブ電極はバンプ電極であること
が好ましい。

【００１９】前記プローブ電極と前記多層配線基板との
間において、前記プローブ電極を前記多層配線基板に電
気的に接続するための導電性ゴムを備えていることが好
ましい。

【００２０】前記プローブ電極は剛性リングに張力を持
った状態で張られた薄膜上に形成されていることが好ま
しい。

【００２１】前記プローブ電極は前記多層配線基板の配
線の少なくとも一部から形成されていてもよい。

【００２２】本発明の更に他の半導体装置の測定方法
は、ウェハ一括型プローブカードを用いて行う半導体装
置の検査方法であって、測定対象のウェハに含まれる各
チップに対して電源電圧を供給する際に、第１のレベル
の電圧をバーンイン検査開始直後の一定期間だけ供給
し、その後、前記第１のレベルよりも高い第２のレベル
の電圧を供給する。

【００２３】前記プローブカードは、二次元的に配列さ
れた複数のプローブ電極と、前記複数のプローブ電極に
電気的に接続された多層配線基板とを備えたウェハ一括
型測定検査用のプローブカードであることが好ましい。

【００２４】前記プローブ電極はバンプ電極であること
が好ましい。

【００２５】前記プローブ電極と前記多層配線基板との
間において、前記プローブ電極を前記多層配線基板に電
気的に接続するための導電性ゴムを備えていることが好
ましい。

【００２６】前記プローブ電極は剛性リングに張力を持
った状態で張られた薄膜上に形成されていることが好ま
しい。

【００２７】前記プローブ電極は前記多層配線基板の配
線の少なくとも一部から形成されていてもよい。

【００２８】

【発明の実施の形態】まず、本発明の理解を容易にする
ため、本発明が適用されるウェハ一括型測定・検査技術
を説明する。

【００２９】図１には、ウェハ上の多数のパッド電極に
対してプローブ電極を一括的にコンタクトできるプロー
ブカード１が示されている。測定・検査の対象となる素
子・回路が形成されたウェハ（例えば直径２００ｍｍの
シリコンウェハ）２は、チップ状に分割されることな
く、そのままの状態でウェハトレイ３上に載置される。
測定・検査に際して、ウェハ２はプローブカード１とウ
ェハトレイ３との間に挟まれる。プローブカード１とウ
ェハトレイ３との間にできる僅かな空間は、シールリン
グ４によって大気からシールされる。その空間を真空バ
ルブ５を介して減圧する（例えば大気圧に比べて２００
ミリトール程度減圧する）ことにより、プローブカード
１は大気圧の力をかりて均等にウェハ２を押圧する。そ
の結果、プローブカード１のプローブ電極は、広いウェ
ハ２の全面にわたって均等な力でウェハ２上のパッド電
極を押圧することができる。プローブカード１上の多数
のプローブ電極がウェハ２上の所定のパッド電極と確実
に接触するためには、接触の前に、プローブカード１と
ウェハ２との間のアライメントを高精度で実行する必要
がある。

【００３０】このようなウェハ一括型の測定・検査技術
によれば、ウェハ２の全面に形成された数千から数万個
以上の多数のパッド電極に対して、プローブカード１に
形成した多数のプローブ電極を同時にしかも確実にコン
タクトさせることができる。

【００３１】図２は、本発明に用いるプローブカード２
０の断面構成例を示している。

【００３２】このプローブカード２０は、測定・検査装
置に電気的に接続されることになる多層配線基板２１
と、バンプ付きポリイミド薄膜２２と、それらの間に設
けられた局在型異方導電性ゴム２３とを少なくとも備え
ている。局在型異方導電性ゴム２３は、多層配線基板２
１の電極配線２１ｂとバンプ付きポリイミド薄膜２２の
バンプ２２ｂとを電気的に接続する弾性部材である。図
２では、上記３つの部材２１〜２３が縦方向に分離され
た状態が示されているが、これらの部材２１〜２３を密
着固定することにより、一枚のプローブカード２０が形
成される。

【００３３】多層配線基板２１としては、ガラス基板２
１ａ上に多層配線２１ｂが形成されたものを使用でき
る。ガラス基板２１ａは、広い面積にわたって高い平坦
性を持つものが比較的容易に作製され得るので好まし
い。また、ガラスの熱膨張係数はシリコンウェハの熱膨
張係数に近いため、ガラスは、特にバーンイン用プロー
ブカードの多層配線基板の材料として好適である。

【００３４】多層配線２１ｂの形成は、公知の薄膜堆積
技術とパターニング技術を用いて行える。たとえば、銅
（Ｃｕ）などの導電性薄膜をスパッタリング法等により
ガラス基板２１ａ上に堆積した後、フォトリソグラフィ
およびエッチング工程で導電性薄膜をパターニングすれ
ば、任意のパターンを持った配線２１ｂを形成すること
ができる。異なるレベルの配線２１ｂは、層間絶縁膜２
１ｃにより分離される。層間絶縁膜２１ｃは、たとえば
ポリイミド薄膜をスピンコート等の方法でガラス基板２
１ａ上に形成することで得られる。多層配線２１ｂは、
面内に二次元的に配列される多数のバンプ（プローブ電
極）２２ｂをプローブカード２０の周辺領域に設けられ
た不図示の接続電極やコネクタにに電気的に接続し、外
部の検査装置や検査回路とプローブ電極２２ｂとの電気
的接続を可能にするものである。

【００３５】バンプ付きポリイミド薄膜２２は、たとえ
ば次のようにして得られる。まず、厚さ１８μｍ程度の
ポリイミド薄膜２２ａと厚さ３５μｍ程度の銅薄膜とが
二層になった基材に多数の開口部（内径２０〜３０μｍ
程度）を設ける。電解メッキなどの方法を用いて各開口
部をＮｉ等の金属材料で埋め込み、バンプ２２ｂを形成
する。ポリイミド薄膜２２ａから銅薄膜の不要部分をエ
ッチングで除去すれば、図示されるようなバンプ付きポ
リイミド薄膜２２が得られる。バンプ２２ｂの高さは、
一例としては、約２０μｍ程度である。バンプの横方向
サイズは、４０μｍ程度である。ポリイミド薄膜２２ａ
のどの位置にバンプ２２ｂを形成するかは、測定対象ウ
ェハ２５のどの位置にパッド電極２６が形成されている
かに依存して決定される。

【００３６】局在型異方導電性ゴム２３は、シリコーン
製ゴムのシート（厚さ２００μｍ程度）２３ａ内の特定
箇所に導電性粒子２３ｂが配置されており、その箇所で
導通方向（膜厚方向）に鎖状につなげたものである。多
層配線基板２１とバンプ２２ｂとの間に、弾力性を持っ
たゴムを介在させることにより、ウェハ２５上の段差や
ウェハ２５のそりの影響を受けることなく、プローブカ
ード２０のバンプ２２ｂとウェハ２５上の電極２６との
間のコンタクトを確実に実現することができる。

【００３７】このようなプローブカード２０をバーンイ
ン検査に使用する場合、ポリイミド薄膜２２ａの熱膨張
係数（約１６×１０^-6／℃）とウェハ２５の熱膨張係数
（約３×１０^-6／℃）とが異なるため、バーンインのた
めの加熱時に、ポリイミド薄膜２２ａ上のバンプ２２ｂ
の位置がウェハ２５上のパッド電極２６の位置に対して
横方向にずれてしまう。この位置ズレは、ウェハ２５の
中央部よりも周辺部で大きくなり、ウェハ２５とプロー
ブカード２０との間で正常な電気的コンタクトがとれな
くなる。このような問題を解決するには、特開平７−２
３１０１９号公報に開示されているように、熱膨張係数
がシリコンウェハに近いセラミックリングなどの剛性リ
ング（不図示）にポリイミド薄膜２２ａを張りつけ、そ
のポリイミド薄膜２２ａにあらかじめ張力を与えておく
ことが有効である。この場合、ポリイミド薄膜２２ａを
剛性リングに張りつけてから、バンプ２２ｂを形成する
方がよい。バンプ２２ｂの位置がずれにくいからであ
る。

【００３８】ウェハ２５は、ウェハトレイ２８に配置さ
れる。ウェハ２５を搭載したウェハトレイ２８がプロー
ブカード２０に対して適切な位置にくるようにアライメ
ント工程を行った後、プローブカード２０とウェハトレ
イ２８との間隔が縮小される。その結果、ウェハ２５上
のパッド電極２６とプローブカード２０のバンプ２２ｂ
とが物理的にコンタクトする。前述のように、プローブ
カード２０とウェハトレイ２８との間のシールされた空
間を減圧することにより、各バンプ２２ｂがほぼ均等な
力をもってウェハ２５上のパッド電極２６を押圧するこ
となる。その後、不図示の駆動回路や検査回路からの電
気信号および電源電圧が、プローブカード２０のバンプ
２２を介してウェハ２５上のパッド電極２６に供給され
る。バーンイン検査の場合、プローブカード２０、ウェ
ハ２５およびウェハトレイ２８は、図３に示されるよう
な状態で、一体的にバーンイン装置に挿入され、加熱さ
れる。

【００３９】検査・測定の間、および、その前後におい
て、プローブカード２０、ウェハ２５およびウェハトレ
イ２８は、図３に示されるような状態に維持される。前
述の密閉空間が減圧状態にあるウェハトレイ２８は、プ
ローブカード２０から離脱することなく、これらの部材
は一体的にウェハ２５を狭持している。

【００４０】ウェハ一括型の検査・測定が終了すると、
プローブカード２０とトレイ２８との間にできた密閉空
間の圧力を上昇させ、大気圧程度に回復させる。その結
果、トレイ２８はプローブカード２０から分離され、中
からウェハ２５が取り出される。

【００４１】以下に、図４〜図６を参照しながら本発明
による半導体装置およびその検査方法を説明する。

【００４２】図４の半導体装置は、セルフリフレッシュ
タイマ回路４０を備えたダイナミックラム（ＤＲＡＭ）
である。セルフリフレッシュタイマ回路４０で生成され
た内部クロックは、セルフリフレッシュ用同期信号を生
成するために用いられる。

【００４３】本半導体装置は、上記セルフリフレッシュ
タイマ回路４０とは別に、バーンイン用タイマ回路４１
を備えている。バーンイン用タイマ回路４１は、セルフ
バーンインモードにおいて、バーンインサイクルを規定
する内部クロックを生成する。この内部クロックは、セ
ルフバーンインモードで半導体装置の内部回路を動作さ
せるために使用される。バーンイン用タイマ回路４１
は、セルフバーンイン（ＳＢＩ）信号用の端子４２に印
加されたセルフバーンイン信号に応じて動作する。より
詳細には、バーンイン用タイマ回路４１はセルフバーン
イン信号がセルフバーンインモードを指示する場合にの
み内部クロック信号を生成する。バーンイン用タイマ回
路４１が生成した内部クロックは、同期信号生成回路４
３に入力される。同期信号生成回路４３は、セルフバー
ンイン信号がセルフバーンインモードを指示する場合
に、バーンイン用タイマ回路４１が生成した内部クロッ
クに応じた信号をリフレッシュアドレスカウンタ４６に
与え、リフレッシュアドレスカウンタ４６のカウントア
ップを実行させる。

【００４４】セルフバーンイン信号がセルフバーンイン
モードを指示していない場合、同期信号生成回路４３
は、外部から入力されるＲＡＳバー信号、ＣＡＳバー信
号、およびＷＥバー信号に応じた同期信号を生成する。
この同期信号に基づいて、アドレスのラッチ等が行われ
る。

【００４５】また、セルフバーンイン信号がセルフバー
ンインモードを指示していない場合、通常のセルフリフ
レッシュ動作も定期的に実行される。通常のセルフリフ
レッシュ動作は、セルフリフレッシュタイマ回路４０が
生成する内部クロックに同期して実行され、その内部ク
ロックに応じてリフレッシュアドレスカウンタ４６のカ
ウントアップが行われる なお、バーンイン用タイマ回路４１および同期信号生成
回路４３の内部構成は、のちに図５を参照しながら説明
する。

【００４６】図４の半導体装置は、通常のＤＲＡＭと同
様に、行アドレスをラッチする行アドレスバッファ４
４、列アドレスをラッチする列アドレスバッファ４５、
行アドレスをデコードする行デコーダ４７、列アドレス
をデコードする列デコーダ４８、センスアンプ４９およ
びメモリセルアレイ５０を備えている。本願明細書で
は、これらの回路を総称して「内部回路」と呼ぶことに
する。

【００４７】この内部回路は、通常の動作モードにおい
ては、外部から与えられる制御信号（ＲＡＳバー信号な
ど）に同期して動作する。ただ、セルフリフレッシュタ
イマ回路４０の生成する内部クロックに同期したセルフ
リフレッシュ動作は、外部制御信号に同期した動作とは
別に実行される。

【００４８】本半導体装置は、セルフバーンインモード
（ＳＢＩ信号が「Ｈｉｇｈ」のとき）において、内部の
タイマ回路４１が生成する内部クロックに同期したバー
ンイン動作サイクルを繰り返す。その結果、一つのウェ
ハ内に複数のチップが配列された状態で一括的にバーン
イン検査を開始すると、各チップに内蔵されたタイマ回
路４１によって各チップのバーンイン動作サイクルが支
配されることになる。バーンイン用タイマ回路４１の持
つクロック周期は、製造プロセスパラメータのばらつき
に起因してウェハ内でばらつく。このため、一枚のウェ
ハ内に含まれるチップの間でも、タイマ回路４１のクロ
ック周期は僅かに異なった値を示すことになる。従っ
て、本実施形態によれば、一枚のウェハ内においても、
チップごとに異なる周期で各半導体装置のバーンイン動
作が行われることになる。その結果、各チップに流れる
電流ピークが分散され、大電流によるプローブカードの
損傷が防止される。

【００４９】次に、図５を参照しながら、バーンイン用
タイマ回路４１および同期信号生成回路４３の内部構成
例を説明する。

【００５０】図５に示されるように、バーンイン用タイ
マ回路４１は、２ｎ＋１段のインバータ５３と遅延容量
がリング状に接続されたリングオシレータを含んでお
り、ＳＢＩ信号用端子４２に入力されるＳＢＩ信号の電
位レベルが「Ｈｉｇｈ」のとき、一定周波数の内部クロ
ック（ＯＳＣ）を生成する。この内部クロックは、同期
信号生成回路４３に入力され、同期信号生成回路４３内
のＮＡＮＤ回路５４の入力部の一方に与えられる。ＮＡ
ＮＤ回路５４の入力部の他方には、ＮＡＮＤ回路５５の
出力が与えられ、このＮＡＮＤ回路５５の入力部の一方
には、ＳＢＩ信号の電位レベルをインバータ５６で反転
した信号が与えられる。その結果、セルフバーンインモ
ード（ＳＢＩ信号が「Ｈｉｇｈ」）のとき、ＮＡＮＤ回
路５５の出力は「Ｈｉｇｈ」レベルになり、ＮＡＮＤ回
路５４の出力は、内部クロックを反転したものになる。
ここで、ＮＡＮＤ回路５５の出力を、「intＲＡＳ」と
表記することとする。

【００５１】セルフバーンインモード（ＳＢＩ信号が
「Ｈｉｇｈ」）のとき、ＮＡＮＤ回路５７の入力部の一
方には、ＳＢＩ信号の電位レベルをインバータ５８で反
転した信号が与えられる。その結果、セルフバーンイン
モード（ＳＢＩ信号が「Ｈｉｇｈ」）のとき、ＮＡＮＤ
回路５７の出力は「Ｈｉｇｈ」レベルになり、その出力
を受けるインバータ回路５９の出力は、「Ｌｏｗ」レベ
ルになる。このインバータ回路５９の出力を「intＣＡ
Ｓ」と表記する。

【００５２】このように、セルフバーンインモードで
は、同期信号生成回路４３から出力される「intＲＡ
Ｓ」信号がバーンイン用タイマ回路４１からの内部クロ
ック信号を反転させたものとなり、他方、同期信号生成
回路４３から出力される「intＣＡＳ」信号が常に「Ｌ
ｏｗ」レベルを示すものとなる。図６は、「intＲＡ
Ｓ」信号と「intＣＡＳ」信号の時間を変化を示すタイ
ミングチャートである。

【００５３】「intＲＡＳ」信号は、図４のリフレッシ
ュアドレスカウンタ４６に与えられる。リフレッシュア
ドレスカウンタ４６は、「intＲＡＳ」信号に同期して
カウントアップしながら、順次、行アドレスを生成す
る。こうして形成された行アドレスは、順次、行デコー
ダ４７に与えられ、メモリセルアレイ５０の対応するメ
モリセル行を、順次、アクティブにする。

【００５４】セルフバーンインモードではない（ＳＢＩ
信号が「Ｈｉｇｈ」ではない）とき、図５の同期信号生
成回路４３が出力する「intＣＡＳ」信号および「intＣ
ＡＳ」信号は、それぞれ、同期信号生成回路４３内のＲ
ＡＳ入力回路５１およびＣＡＳ入力回路５２が受け取っ
たＲＡＳバー信号およびＣＡＳバー信号の各々のレベル
を反転させたものになる。その結果、セルフバーンイン
モードではないとき、本半導体装置は、従来の半導体装
置と同様に、外部から与えられる制御信号（ＲＡＳバー
信号など）に同期して動作する。なお、セルフリフレッ
シュタイマ回路４０の生成する内部クロックに同期した
セルフリフレッシュ動作は、外部制御信号に同期した動
作とは別に実行されることは言うまでもない。

【００５５】バーンインサイクルタイムは、典型的には
約１〜３マイクロ秒であるため、このサイクルタイムに
ほぼ一致するように、バーンイン用タイマ回路４１のク
ロック周期が決定される。バーンイン用タイマ回路４１
内のリングオシレータを構成するインバータや遅延用容
量の特性は、トランジスタの特性や酸化膜容量のばらつ
きに応じてばらつく。これらのばらつきは、ウェハ面内
で約２〜５％の値を示すため、タイマ回路４１のクロッ
ク周期もウェハ面内で約２〜５％はばらつく。すなわ
ち、バーンイン用タイマ回路４１のクロック周期を２マ
イクロ秒に設定した場合、各バーンイン用タイマ回路４
１の生成するクロック周期はウェハ面内で４０〜１００
ナノ秒程度ばらつくことになる。このばらつきのせい
で、各チップの動作開始ポイントが同じであっても、バ
ーンイン動作サイクルのずれはチップごとに独立して蓄
積されてゆき、各半導体装置に流れる電流ピークは大き
く分散されることになる。

【００５６】セルフバーンイン信号の印加は、前記プロ
ーブカードのプローブ電極（バンプ）をＳＢＩ信号用端
子４２にコンタクトさせ、前記プローブカードのバンプ
を介して所定の電圧（「Ｈｉｇｈ」か、「Ｌｏｗ」もし
くは「オープン状態」）をＳＢＩ信号用端子４２に与え
ることで実行される。なお、バーンイン検査時において
も、セルフバーンイン信号を端子４２に印加することな
く、通常のウェハ一括型バーンインを行うことも可能で
ある。

【００５７】上記実施形態にかかる半導体装置は、ダイ
ナミックラム（ＤＲＡＭ）であったが、本発明の適用は
ＤＲＡＭに限定されない。また、セルフリフレッシュタ
イマ回路を本来的に備えた半導体記憶装置以外の半導体
装置であっても、本発明は適用可能である。

【００５８】上記実施形態では、各チップにバーンイン
用タイマ回路４１を設けているが、複数のチップを含む
ブロックに対して一つのタイマ回路４１を設けても良
い。その場合、チップ間のスクライブレーン内にタイマ
回路４１を形成しても良い。タイマー回路４１を設ける
位置は、ウェハ内の中央部や周辺部に分散させ、それに
よってクロック周期に比較的大きなばらつきが生じるよ
うにすることが好ましい。

【００５９】以下に、図７を参照しながら、本発明によ
る他の半導体装置の検査方法の実施形態を説明する。

【００６０】本実施形態では、バーンインモードに入っ
たときから一定時間が経過するまで、ウェハ内の各チッ
プに与える電源電圧を通常のバーンインモードにおける
電源電圧（例えば７ボルト）よりも低いレベル（例えば
３ボルト）に維持し、その一定時間が経過した後、通常
のバーンインモードにおける電源電圧にまで上昇させ
る。

【００６１】電源電圧を低めに維持する期間は、約１０
ミリ秒から約１００ミリ秒までの範囲内に設定すること
が好ましい。この期間に流れる電流は、電源電圧が一挙
に７ボルトまで上昇した場合に流れる電流に比較して充
分に小さなものになる。その後、電源電圧レベルをバー
ンインモードに通常用いられる高いレベルに上昇させて
も、半導体装置内を過渡的に大電流が流れる事態は回避
できる。特に、半導体記憶装置の多数のワードラインを
一括的に立ち上げるような場合、ワードラインの昇圧の
ために最初に大きな電流を流すことが必要になるが、本
実施形態のように２段階の昇圧を行えば、電流ピークが
分散される結果、過渡的に大電流が流れる事態を避ける
ことができる。

【００６２】また、基板電圧発生回路を内蔵する半導体
装置の場合、電源電圧の印加によって半導体装置の動作
を開始すると、動作開始直後に基板電位を充分に制御す
ることができず、動作が不安定となり、ＣＭＯＳラッチ
アップを起こしやすい。バーンイン検査時のように使用
する電源電圧が高いほど、このような問題は生じやすく
なる。しかし、本実施形態によれば、動作開始直後の動
作不安定な期間、電源電圧を相対的に低くするため、こ
のような問題を回避することができる。

【００６３】本実施形態にかかる検査も、前記プローブ
カードを用いて実行される。

【００６４】なお、図２に示すプローブカードでは、局
在形異方導電性ゴム２３を用いて、多層配線基板上とバ
ンプとを電気的に接続しているが、局在形異方導電性ゴ
ム２３を用いることなく、直接に、多層配線基板とバン
プとを接触させても良い。また、逆に、測定対象のウェ
ハ上にバンプを形成しておけば、プローブカードの側に
バンプを形成する必要もなくなる。その場合は、プロー
ブカードの局在形異方導電性ゴム２３の先端部分を、ウ
ェハ上のバンプに押圧するようにすれば、ウェハ一括型
測定・検査が実行できる。また、局在形異方導電性ゴム
２３を用いることなく、多層配線基板の配線層を直接に
ウェハ上のバンプにコンタクトさせても良い。

【００６５】

【発明の効果】本発明の半導体装置のおよびその検査方
法によれば、ウェハ一括測定検査時おいて、多数のチッ
プが動作する場合でも、その動作開始のタイミングを半
導体装置毎にずらすことができる。それによって各チッ
プを流れる過渡的電流ピークの合計値を低減する。その
結果、プローブカード上の電流供給経路が大電流による
発熱で断線・ショートする等の不具合を避けることがで
き、ウェハ一括型プローブカードを用いて多数のチップ
に対してバーンイン検査を行うことに実用上大きく貢献
する。

【００６６】本発明の他の半導体装置の検査方法によれ
ば、バーンイン検査開始直後において、２段階にわけて
電源電圧を昇圧するため、検査開始後にウェハへ流れる
過渡的電流ピークを分散できる。

【図面の簡単な説明】

【図１】ウェハ一括型の測定・検査技術を説明するため
の斜視図。

【図２】ウェハ一括型の測定・検査技術に用いられるプ
ローブカード、ウェハおよびウェハトレイの構成を示す
断面図。

【図３】測定時におけるプローブカード、ウェハおよび
ウェハトレイの関係を示す断面図。

【図４】本発明の第１の実施形態による半導体装置を構
成を示す図。

【図５】図４のバーンインタイマ回路および同期信号生
成回路の内部構成を示す回路図。

【図６】同期信号生成回路の出力信号を示すタイミング
チャート。

【図７】本発明の第２の実施形態による半導体装置の測
定方法において印加する電源電圧の時間変化を示すグラ
フ。

【符号の説明】

１ プローブカード ２ ウェハ（例えば直径２００ｍｍのシリコンウェ
ハ） ３ ウェハトレイ ４ シールリング ５ 真空バルブ ２０ プローブカード ２１ 多層配線基板 ２１ａ ガラス基板 ２１ｂ 電極配線 ２１ｃ 層間絶縁膜 ２２ バンプ付きポリイミド薄膜 ２２ａ ポリイミド薄膜 ２２ｂ バンプ ２３ 局在型異方導電性ゴム ２５ ウェハ ２６ パッド電極 ２８ ウェハトレイ ４０ セルフリフレッシュタイマ回路 ４１ バーンイン用タイマ回路 ４２ セルフバーンイン信号端子 ４３ 同期信号生成回路 ４４ 行アドレスバッファ ４５ 列アドレスバッファ ４６ リフレッシュアドレスカウンタ ４７ 行アドレスデコーダ ４８ 列アドレスデコーダ ４９ センスアンプ ５０ メモリセルアレイ ５１ ＲＡＳ入力回路 ５２ ＣＡＳ入力回路 ５３ インバータ回路 ５４ ＮＡＮＤ回路 ５５ ＮＡＮＤ回路 ５６ インバータ回路 ５７ ＮＡＮＤ回路 ５８ インバータ回路 ５９ インバータ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ１１Ｃ 29/00 ６７１ Ｇ１１Ｃ 29/00 ６７１Ｆ Ｈ０１Ｌ 27/10 ３１１ Ｈ０１Ｌ 27/10 ３１１

Claims (20)

【特許請求の範囲】
1. 【請求項１】 内部回路と、 バーンインモードにおける前記内部回路の動作のための
   バーンイン用内部クロック信号を生成するバーンイン用
   タイマ回路と、 を備え、 前記バーンインモードにおいて、前記バーンイン用タイ
   マ回路から出力された前記バーンイン用内部クロックに
   同期して前記内部回路の動作を制御することを特徴とす
   る半導体装置。
2. 【請求項２】 内部回路と、 セルフバーンイン信号を受け取る端子と、 前記端子に入力された前記セルフバーンイン信号がセル
   フバーンインモードにあることを指示する場合、前記内
   部回路の動作に必要な内部クロック信号を生成するバー
   ンイン用タイマ回路と、 前記バーンイン用タイマ回路から出力された前記内部ク
   ロックに同期して前記内部回路の動作を制御する回路
   と、 前記端子に入力された前記セルフバーンイン信号が前記
   セルフバーンインモードにないことを指示する場合、前
   記内部回路の動作に必要な信号を外部から前記内部回路
   に与える制御信号入力回路と、を備えたことを特徴とす
   る半導体装置。
3. 【請求項３】 メモリセルアレイと、前記メモリセルア
   レイからメモリセルを選択するためのアドレスデコーダ
   を備えた半導体装置であって、更に、 セルフバーンイン信号を受け取る端子と、 前記端子電極に入力された前記セルフバーンイン信号が
   セルフバーンインモードにあることを指示する場合、内
   部クロック信号を生成するバーンイン用タイマ回路と、 前記バーンイン用タイマ回路から出力された前記内部ク
   ロックに同期してアドレスを生成し、前記アドレスを前
   記アドレスデコーダに与えるアドレスカウンタと、 前記端子に入力された前記セルフバーンイン信号が前記
   セルフバーンインモードにないことを指示する場合、外
   部から入力されたアドレスを前記アドレスデコーダに与
   えるアドレス入力回路と、を備えたことを特徴とする半
   導体装置。
4. 【請求項４】 前記バーンイン用タイマ回路は、リング
   オシレータ回路を有していることを特徴とする請求項３
   記載の半導体装置。
5. 【請求項５】 請求項１記載の半導体装置の測定方法で
   あって、 前記バーンイン用タイマ回路を使ってバーンイン工程を
   行うことを特徴とする半導体装置の検査方法。
6. 【請求項６】 請求項２記載の半導体装置の測定方法で
   あって、 前記セルフバーンインモードにあることを指示する信号
   を前記端子に入力し、前記バーンイン用タイマ回路に前
   記内部クロック信号を生成させる工程と、 前記内部クロックに同期して前記内部回路を動作させな
   がらバーンインを行う工程と、を包含することを特徴と
   する半導体装置の検査方法。
7. 【請求項７】 請求項３記載の半導体装置の測定方法で
   あって、 前記セルフバーンインモードにあることを指示する信号
   を前記端子に入力し、前記バーンイン用タイマ回路に前
   記内部クロック信号を生成させる工程と、 前記アドレスカウンタによって前記内部クロックに同期
   して前記アドレスを生成させ、前記アドレスを前記アド
   レスデコーダに与えながら、バーンインを行う工程と、
   包含することを特徴とする半導体装置の検査方法。
8. 【請求項８】 各々がバーンイン用タイマ回路を備えた
   複数の半導体装置を含むウェハに対して、ウェハ一括型
   検査測定用プローブカードを用いてバーンイン検査を行
   う半導体装置の検査方法であって、 前記ウェハ内の各半導体装置に含まれる前記バーンイン
   用タイマ回路を動作させる工程と、 前記バーンイン用タイマ回路の出力する内部クロック信
   号に応じて各半導体装置を動作させながら、各半導体装
   置のバーンインを行う工程と、を包含することを特徴と
   する半導体装置の検査方法。
9. 【請求項９】 複数の半導体装置を含むウェハに対し
   て、ウェハ一括型検査測定用プローブカードを用いてバ
   ーンイン検査を行う半導体装置の検査方法であって、前
   記ウェハ内には複数のバーンイン用タイマ回路が形成さ
   れており、 前記バーンイン用タイマ回路を動作させる工程と、 前記複数のバーンイン用タイマ回路の出力する内部クロ
   ック信号の何れかに応じて前記複数の半導体装置の各々
   を動作させながら、各半導体装置のバーンインを行う工
   程と、を包含することを特徴とする半導体装置の検査方
   法。
10. 【請求項１０】 前記プローブカードは、二次元的に配
    列された複数のプローブ電極と、前記複数のプローブ電
    極に電気的に接続された多層配線基板とを備えたウェハ
    一括型測定検査用のプローブカードであることを特徴と
    する請求項８または９に記載の半導体装置の検査方法。
11. 【請求項１１】 前記プローブ電極がバンプ電極である
    ことを特徴とする請求項１０記載の半導体装置の検査方
    法。
12. 【請求項１２】 前記プローブ電極と前記多層配線基板
    との間において、前記プローブ電極を前記多層配線基板
    に電気的に接続するための導電性ゴムを備えていること
    を特徴とする請求項１１記載の半導体装置の検査方法。
13. 【請求項１３】 前記プローブ電極が剛性リングに張力
    を持った状態で張られた薄膜上に形成されていることを
    特徴とする請求項１１記載の半導体装置の検査方法。
14. 【請求項１４】 前記プローブ電極は前記多層配線基板
    の配線の少なくとも一部から形成されていることを特徴
    とする請求項１０記載の半導体装置の検査方法。
15. 【請求項１５】 ウェハ一括型プローブカードを用いて
    行う半導体装置の検査方法であって、 測定対象のウェハに含まれる各チップに対して電源電圧
    を供給する際に、第１のレベルの電圧をバーンイン検査
    開始直後の一定期間だけ供給し、その後、前記第１のレ
    ベルよりも高い第２のレベルの電圧を供給することを特
    徴とする半導体装置の検査方法。
16. 【請求項１６】 前記プローブカードは、二次元的に配
    列された複数のプローブ電極と、前記複数のプローブ電
    極に電気的に接続された多層配線基板とを備えたウェハ
    一括型測定検査用のプローブカードであることを特徴と
    する請求項８記載の半導体装置の検査方法。
17. 【請求項１７】 前記プローブ電極がバンプ電極である
    ことを特徴とする請求項１４記載の半導体装置の検査方
    法。
18. 【請求項１８】 前記プローブ電極と前記多層配線基板
    との間において、前記プローブ電極を前記多層配線基板
    に電気的に接続するための導電性ゴムを備えていること
    を特徴とする請求項１７記載の半導体装置の検査方法。
19. 【請求項１９】 前記プローブ電極が剛性リングに張力
    を持った状態で張られた薄膜上に形成されていることを
    特徴とする請求項１７記載の半導体装置の検査方法。
20. 【請求項２０】 前記プローブ電極は前記多層配線基板
    の配線の少なくとも一部から形成されていることを特徴
    とする請求項１６記載の半導体装置の検査方法。