KR20040007641A - 반도체 장치의 제조 방법 - Google Patents

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다다요시히데
나카무라겐지
이마이마사유키
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Abstract

형성하는 실리콘의 질화막 또는 산질화막의 막의 면내의 균일성을 향상시키고, 또한, 그 때의 생산 능률을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공한다. 실리콘 기판 상에 실리콘 산화막 또는 실리콘 산질화막으로 이루어지는 제 1 막을 형성하는 공정과, 테트라클로로실란 단분자층 1층으로 이루어지는 제 2 막을 형성하는 공정과, 제 2 막을 질화 처리하여 질화규소 단분자층 1층으로 이루어지는 제 3 막을 형성하는 공정을 갖는다. 제 2 막을 형성하는 공정 및 제 3 막을 형성하는 공정을 소정 회수 반복하여 소정의 막두께의 질화규소막을 형성한다. 제조 장치는, 선반이 층층이 쌓인 형상의 웨이퍼 포트에 복수의 실리콘 기판이 배치되어, 프로세스 가스 공급관으로부터 반응관의 위쪽을 향해서 프로세스 가스가 공급된다.

Description

반도체 장치의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
실리콘의 열 산화막은, 메모리용 MOSFET의 게이트 절연막이나 DRAM의 커패시터 절연막 등에 이용된다. 최근의 반도체 장치의 집적도의 고도화에 따라, MOSFET 등의 점유 면적을 작게 해야 하지만, 그것을 위해서는 일정한 정전 용량을 유지하기 위해 실리콘의 열 산화막의 막두께를 얇게 하는 것이 요구되고, 또한, 소자의 미세화에 따른 스케일링의 요청으로부터, 작금에는, 수십Å 정도까지의 열 산화막의 박막화가 요구된다. 또, 열 산화막 대신에 열 산질화막을 형성할 때도 마찬가지이다.
이러한 실리콘의 열 산화막 또는 열 산질화막의 박막화는, 직접 터널 전류의 증가를 초래하고, 이에 따라, 게이트 오프시에 리크 전류를 발생시켜, 반도체 장치의 회로가 정상으로 동작하지 않고, 또는 소비 전력이 증가하는 등의 문제를 발생하고 있었다.
이 때문에, 실리콘의 열 산화막 또는 열 산질화막을 대신하는 양호한 절연막으로서, 예컨대, 구조가 치밀한 실리콘의 질화막 또는 산질화막이 검토되고 있다.
이 실리콘의 질화막 또는 산질화막은, 실리콘의 열 산화막 또는 열 산질화막을 질화 또는 산질화함으로써 형성된다. 그리고, 질화막 또는 산질화막이 상대적으로 큰 유전율로 정전 용량을 버는 것에 의해, 일정한 정전 용량을 유지하는 실리콘의 열 산화막과 같은 정전 용량을 갖는 질화막 또는 산질화막의 막두께(물리적 막두께)를 크게 할 수 있고, 이에 따라, 리크 전류의 저감을 도모하는 것이다. 이하, 본 명세서에서, 실리콘의 질화막 또는 산질화막의 두께를 등가의 정전 용량을 부여하는 실리콘의 열 산화막의 두께로 환산한 것을 전기적 막두께라고 부른다.
그런데, 상기한 바와 같이 하여 형성된 실리콘의 질화막 또는 산질화막은, 막두께나 막의 면내의 균일성을 정밀하게 제어하는 것이 반드시 용이하지는 않다.
이 때문에, ALD(Atomic Layer Deposit)-CVD법을 이용하여, 실리콘의 질화물이나 산질화물의 단원자층 또는 단분자층을 1층씩 형성하는 조작을 반복해서, 복수의 단원자층 또는 단분자층을 퇴적하여 소정의 두께의 막을 형성하는 방법이 검토되고 있다.
그러나, 현재 검토되고 있는 ALD-CVD법을 이용한 방법은, 일반적으로, 단원자층 또는 단분자층을 1층 형성하는데 예컨대 수십분 정도의 시간이 필요하고, 또한, 소정의 막두께로 형성하기 위해서는, 이 단원자층 또는 단분자층을 형성하는 조작을 수십회 반복해야 한다. 이 때문에, 생산 능률이 현저하게 낮다는 문제가 있다.
ALD-CVD법의 구체예를 설명한다.
우선, 실리콘 기판을 일산화이질소 가스의 분위기 하에서 열 처리하는 것에 의해, 실리콘 기판 상에 12Å(옴스트롬)의 막두께의 실리콘 산화막을 형성한다. 계속해서, 프로세스 가스로서 TCS(테트라클로로실란)를 이용하여 400℃ 정도의 온도로 처리하여 테트라클로로실란의 단분자층을 1층, 흡착 형성하고, 계속해서, 프로세스 가스로서 암모니아 가스를 이용하여 550℃ 정도의 온도로 테트라클로로실란의 단분자층을 처리하여 질화규소(실리콘질화물)의 단분자층을 1층 형성한다. 그리고, 질화규소층의 소정의 막두께, 예컨대, 15∼20Å의 막두께를 얻기 위해서, 질화규소의 단분자층의 형성 조작을 예컨대 20회 반복한다.
상기의 ALD-CVD법에 따르면, 막의 면내의 균일성이 대폭 개선되는 것이 보고되어 있다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 한층 더 상세하게는, 실리콘 질화막 또는 실리콘 산질화막의 형성 방법 및 그 어닐링 방법에 관한 것이다.
도 1은 본 실시예에 따른 반도체 장치의 제조 장치의 모식도,
도 2는 본 실시예에 따른 반도체 장치의 제조 장치 및 제조 방법에 의해 형성한 실리콘 질화막을 nMOS 커패시터의 절연막으로서 이용했을 때의 특성 평가 결과를 설명하기 위한 그래프이며, 리크 전류의 평가 결과를 나타내고,
도 3은 본 실시예에 따른 반도체 장치의 제조 장치 및 제조 방법에 의해 형성한 실리콘 질화막을 nMOS 커패시터의 절연막으로서 이용했을 때의 특성 평가 결과를 설명하기 위한 그래프이며, 플랫밴드 전압의 평가 결과를 나타낸다.
본 발명은 상기의 점을 감안하여 행해진 것이며, 형성하는 실리콘의 질화막 또는 산질화막의 막의 면내의 균일성을 향상시키고, 또한, 그 때의 생산 능률을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것을 제 1 목적으로 한다.
또한, 본 발명은, 형성하는 실리콘의 질화막 또는 산질화막을 절연막으로 하는 MOS 커패시터 등으로서 이용한 경우에, 리크 전류를 보다 저감할 수 있고, 또한, 플랫밴드 전압의 시프트를 완화할 수 있는 어닐링 방법을 포함하는 반도체 장치의 제조 방법을 제공하는 것을 제 2 목적으로 한다.
이 목적을 달성하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은, 실리콘 기판 상에 열 산화법 또는 열 산질화법에 의해 실리콘 산화막 또는 실리콘 산질화막으로 이루어지는 제 1 막을 형성하는 공정과, 테트라클로로실란 가스를 이용하여 소정의 온도로 처리해서 해당 제 1 막 상에 테트라클로로실란 단분자층 1층으로 이루어지는 제 2 막을 형성하는 공정과, 해당 제 2 막을 형성하는 공정과 실질적으로 동일한 소정의 온도로 암모니아 가스를 이용하여 해당 제 2 막을 질화 처리해서 질화규소 단분자층 1층으로 이루어지는 제 3 막을 형성하는 공정을 갖고, 해당 제 2 막을 형성하는 공정 및 해당 제 3 막을 형성하는 공정을 소정 회수 반복하여 소정의 막두께의 질화규소막을 형성하는 것을 특징으로 한다.
여기서, 실질적으로 동일한 온도란, ±25℃의 범위 내의 온도를 말한다.
이 경우, 상기 제 2 막을 형성하는 공정 및 상기 제 3 막을 형성하는 공정에서, 소정의 온도는 375∼650℃의 범위 내이며, 처리 압력은 10∼100kPa이면, 바람직하다. 또한, 상기 제 2 막을 형성하는 공정에서, 유량 100∼300sccm의 테트라클로로실란 가스를 이용하여 1∼20min의 시간 처리하면, 바람직하다. 또한, 상기 제 3 막을 형성하는 공정에서, 유량 1000∼3000sccm의 암모니아 가스를 이용하여 1∼10min의 시간 처리하면, 바람직하다. 또한, 상기 제 2 막을 형성하는 공정 및 상기 제 3 막을 형성하는 공정을 3∼20회 반복하면, 바람직하다.
본 발명의 상기의 구성에 의해, 종래의 CVD법에 의해서 형성된 막에 비해, 막의 면내의 균일성을 대폭 향상시킬 수 있고, 또한, 종래의 ALD-CVD법에 비해서도 더 향상시킬 수 있다. 또한, 실질적으로 동일한 온도로 제 2 막을 형성하는 공정및 제 3 막을 형성하는 공정의 처리를 하기 때문에, 종래의 ALD-CVD법에서 필요했던 온도 조건 변경을 하는 시간이 불필요해져, 생산 능률을 대폭 향상시킬 수 있다.
또한, 이 경우, 상기 소정의 막두께의 질화규소막을 형성한 후에, 또한, 오존 가스 분위기 하에서 어닐링하는 공정을 가지면, 오존의 래디컬 산소에 의해, 실리콘 산화막 또는 실리콘 산질화막의 양의 고정전하가 감소하여 플랫밴드 전압의 시프트가 완화된다. 또한, 래디컬 산소에 의한 질화규소막의 개질 효과에 의해 리크 전류가 감소한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 실리콘 기판 상에 열 산화법 또는 열 산질화법에 의해 실리콘 산화막 또는 실리콘 산질화막으로 이루어지는 제 1 막을 형성하는 공정과, 테트라클로로실란 가스를 이용하여 소정의 온도로 처리해서 해당 제 1 막 상에 테트라클로로실란 단분자층 1층으로 이루어지는 제 2 막을 형성하는 공정과, 해당 제 2 막을 형성하는 공정과 실질적으로 동일한 소정의 온도로 암모니아 가스를 이용하여 해당 제 2 막을 질화 처리해서 질화규소 단분자층 1층으로 이루어지는 제 3 막을 형성하는 공정과, CVD법에 의해 해당 제 3 막 상에 실리콘 질화막으로 이루어지는 제 4 막을 형성하는 공정을 갖는 것을 특징으로 한다.
이에 따라, 제 2 막을 형성하는 공정과 제 3 막을 형성하는 공정을 소정 회수 반복하는 일없이, 제 3 막을 1층 형성한 후 CVD법을 이용하여 제 4 막을 형성하기 때문에, 형성되는 막의 면내의 균일성을 유지하면서, 생산 능률의 대폭적인 개선을 도모할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 실리콘 기판 상에 열 산화법 또는 열 산질화법에 의해 실리콘 산화막 또는 실리콘 산질화막으로 이루어지는 제 1 막을 형성하는 공정과, 테트라클로로실란 가스를 이용하여 소정의 온도로 처리해서 해당 제 1 막 상에 테트라클로로실란 단분자층 1층으로 이루어지는 제 2 막을 형성하는 공정과, 해당 제 2 막을 형성하는 공정과 실질적으로 동일한 소정의 온도로 암모니아 가스를 이용하여 해당 제 2 막을 질화 처리해서 질화규소 단분자층 1층으로 이루어지는 제 3 막을 형성하는 공정과, 오존 가스 분위기 하에서 어닐링하는 공정을 갖고, 해당 제 2 막을 형성하는 공정, 해당 제 3 막을 형성하는 공정 및 해당 어닐링하는 공정을 소정 회수 반복하여 소정의 막두께의 질화규소막을 형성하는 것을 특징으로 한다.
이에 따라, 상기와 마찬가지의 어닐링 효과를 얻을 수 있다.
본 발명에 따른 반도체 장치의 제조 방법이 바람직한 실시예(이하, 본 실시예라고 함)에 대하여, 도면을 참조하여 이하에 설명한다.
우선, 본 실시예에 따른 반도체 장치의 제조 장치에 대하여, 도 1을 참조하여 설명한다.
도 1에 나타내는 제조 장치(10)는 급속열 처리 장치(FTPS:Fast Thermal Processing System)의 일종이다.
제조 장치(10)는, 길이 방향이 수직 방향을 향하게 한 천장이 있는 원통형으로 형성된, 예컨대 석영으로 이루어지는 반응관(12)을 구비한다. 반응관(12)의 아래쪽에는, 통형상으로 형성된 스테인레스관으로 이루어지는 매니폴드(14)가, 반응관(12)의 하단과 기밀이 되도록 배치된다. 매니폴드(14)의 아래쪽에는 덮개(16)가 상하 이동 가능하게 배치되고, 덮개(16)가 상승함으로써 매니폴드(14)의 아래쪽이 폐색되도록 구성되어 있다.
상기 반응관(12), 매니폴드(14) 및 덮개(16)에 의해서 처리실이 구성된다.
덮개(16)에는 석영으로 이루어지는 선반이 층층이 쌓인 형상의 웨이퍼 포트(18)가 배치된다. 웨이퍼 포트(18)에는 수직 방향으로 소정의 간격을 두고 실리콘 기판(20)이 복수개 수용된다.
반응관(12)을 둘러싸고 예컨대 저항 발열체로 이루어지는 승온용 히터(22)가마련된다.
매니폴드(14)의 측면에 프로세스 가스 공급관(24)이 끼워진다. 프로세스 가스 공급관(24)은, 그 선단 부분(24a)이 위쪽을 향하도록 굴곡되어 있다. 이 때문에, 프로세스 가스 공급관(24)으로부터 공급된 프로세스 가스는 반응관(12)의 위쪽으로 분출한다. 또, 참조부호 26은 배기관을 나타낸다.
이상 설명한 제조 장치(10)는, 프로세스 가스가 반응관의 위쪽에 도달하도록 구성되어 있기 때문에, 고속이고 또한 대유량으로 공급된다. 또한, 프로세스 가스가 반응관의 천장에 도달하도록 구성되고, 또한, 반응관에 소정의 공극 개소를 마련하는 등 하고 있기 때문에, 처리 영역에 균일하게 프로세스 가스가 공급되어, 실리콘 기판이 균일하게 처리된다.
상기의 제조 장치(10)를 이용한 본 실시예의 제 1 예에 따른 반도체 장치의 제조 방법에 대하여, 이하에 설명한다.
본 실시예의 제 1 예에 따른 반도체 장치의 제조 방법은, 실리콘 기판 상에 열 산화법 또는 열 산질화법에 의해 실리콘 산화막 또는 실리콘 산질화막으로 이루어지는 제 1 막을 형성하는 공정과, 테트라클로로실란 가스를 이용하여 소정의 온도로 처리해서 제 1 막 상에 테트라클로로실란 단분자층 1층으로 이루어지는 제 2 막을 형성하는 공정과, 제 2 막을 형성하는 공정과 실질적으로 동일한 소정의 온도로 암모니아 가스를 이용하여 제 2 막을 질화 처리해서 질화규소 단분자층 1층으로 이루어지는 제 3 막을 형성하는 공정을 갖고, 제 2 막을 형성하는 공정 및 제 3 막을 형성하는 공정을 소정 회수 반복하여 소정의 막두께의 질화규소막을 형성한다.
본 실시예의 제 1 예에 따른 반도체 장치의 제조 방법에 대하여 더 상세히 설명한다.
우선, 열 처리법에 의해, 예컨대, 일산화이질소 가스 분위기 하에서, 700℃의 온도로 15min 처리함으로써, 실리콘 기판 상에 12Å의 막두께의 열 산질화막(제 1 막)이 형성된다.
다음에, 제 2 막을 형성하는 공정에서, 소정의 온도로서 예컨대 550℃로 하여, 예컨대 21kPa의 처리 압력 하에서, 테트라클로로실란 가스를 유량 200sccm 정도 공급하여, 15min 정도의 시간 처리한다. 이에 따라, 열 산질화막 상에 테트라클로로실란 단분자층 1층(제 2 막)이 형성된다.
다음에, 처리실 내를 진공시키거나, 또는 질소 가스를 이용하여 처리실에 잔존하는 테트라클로로실란 가스를 퍼지한다. 이 퍼지에 필요한 시간 및 퍼지시의 온도변화 미조정(微調整) 등에 필요한 시간은, 예컨대, 4min 정도이다.
다음에, 제 3 막을 형성하는 공정에서, 소정의 온도로서 제 2 막을 형성하는 공정시와 동일한 예컨대 550℃로 하여, 예컨대 21kPa의 처리 압력 하에서, 암모니아 가스를 유량 2000sccm 정도 공급하여, 5min 정도의 시간동안 테트라클로로실란 단분자층을 처리한다. 이에 따라, 질화규소 단분자층 1층(제 3 막)이 형성된다.
상기의 제 2 막을 형성하는 공정 및 제 3 막을 형성하는 공정을 예컨대 10회 반복하는 것에 의해 각 단분자층이 퇴적되어, 10Å의 막두께의 질화규소막(실리콘 질화막)이 형성된다.
상기 본 실시예의 제 1 예에 따른 제조 방법에 따른, 질화규소막 형성 작업에 필요한 시간은 240min{=(15+4+5)×10}이다.
제조 장치(10)의 상부에 배치한 실리콘 기판에 있어서, 형성되는 열 산질화막 및 질화규소막의 총 막두께는 최대 2.11㎚, 최소 2.05㎚, 평균 2.08㎚이다. 한편, 이에 비하여 제조 장치(10)의 하부에 배치한 실리콘 기판에 있어서, 형성되는 열 산질화막 및 질화규소막의 총 막두께는 최대 2.30㎚, 최소 2.21㎚, 평균 2.26㎚이다. 따라서, 제조 장치의 상하 어느 장소에 배치된 실리콘 기판에 대해서도, 열 산질화막 및 질화규소막으로 이루어지는 막의 면내의 균일성이 매우 높다.
다음에, 본 실시예의 제 2 예에 따른 반도체 장치의 제조 방법에 대하여, 이하 설명한다.
본 실시예의 제 2 예에 따른 반도체 장치의 제조 방법은, 상기 본 실시예의 제 1 예에 따른 반도체 장치의 제조 방법에 의해서 얻어진 질화규소막을 더 어닐링하는 것이다.
즉, 제 2 막을 형성하는 공정과, 제 2 막을 처리하여 제 3 막을 형성하는 공정을 소정 회수 반복하는 것에 의해 소정의 막두께로 형성된 질화규소막을, 오존 가스 분위기 하에서 어닐링하는 공정을 더 갖는다.
오존 가스는, O3/O2=10/90(용적%비) 정도의 용적비의 가스를 이용하여, 18Pa 정도의 압력 하에서, 850℃ 정도의 온도로, 60s 정도의 시간 처리한다.
상기의 방법에 의해 형성된 실리콘 질화막을 nMOS 커패시터의 절연막으로서 이용했을 때의 특성 평가 결과를 도 2 및 도 3에 나타낸다.
도 2는 게이트의 리크 전류 평가 결과를 나타낸다. 여기서, 세로축(Ig)은 플랫밴드 전압으로부터 -0.6V 축적시켰을 때의 리크 전류를 나타내고, 가로축(Teq)은 전기적 막두께를 나타낸다.
도면 중 POA-C는, 상기 실리콘 질화막 형성 처리를 한 후, 또한 상기의 어닐링 처리를 한 경우를 나타낸다. 또, 도면 중, Ref.Pure SiO2는 실리콘 산화막의 경우를 나타내고, None-POA는 상기 실리콘 질화막 형성 처리만 실행하고, 어느 쪽의 어닐링 처리도 실행하지 않은 경우를 나타내며, POA-A는 상기 실리콘 질화막 형성 처리를 한 후, 산소 가스 분위기 하에서 1000℃의 온도로 어닐링 처리한 경우를 나타내고, PQA-B는 상기 실리콘 질화막 형성 처리를 한 후, 일산화이질소 가스 분위기 하에서 850℃의 온도로 어닐링한 경우를 나타낸다.
도 2로부터 분명하듯이, 본 실시예의 제 1 예의 실리콘 질화막에 산소 가스나 일산화이질소 가스를 이용한 종래의 어닐링 처리를 한 것은, 종래의 쌍 실리콘 산화막에 비해, 실리콘 질화막 형성 처리에 의한 리크 전류 저감 효과가 보인다. 단, 본 실시예의 제 1 예의 실리콘 질화막에 어닐링 처리를 하지 않은 경우에 비하면, 현저한 리크 전류 저감 효과는 보이지 않는다. 이것에 비하여, 실리콘 질화막에 어닐링 처리를 한 본 실시예의 제 2 예의 것은, 실리콘 질화막 형성 처리에 의한 리크 전류 저감 효과에 부가하여, 어닐링 처리에 의한 가일층의 리크 전류 저감 효과가 더 얻어진다.
도 3은 플랫밴드 전압의 평가 결과를 나타낸다. 여기서, 세로축(Vfb)은 플랫밴드 전압을 나타내고, 가로축(Teq)은 전기적 막두께를 나타낸다. 도면 중 POA-A 등의 각 부호는, 상기 도 2와 같은 것을 나타낸다.
도 3으로부터 분명하듯이, 실리콘 질화막 형성 처리만을 하고 어닐링 처리를 하지 않은 경우, 실리콘 산화막의 경우에 비해서 플랫밴드 전압의 절대값이 크게 증가하는 현상을 나타내지만, 이에 비하여 산소 가스나 일산화이질소 가스를 이용한 종래의 어닐링 처리나 본 실시예의 제 2 예의 어닐링 처리를 한 경우, 플랫밴드 전압의 절대값의 증가가 크게 억제되어 있다.
이상 설명한 바와 같이, 본 실시예의 제 2 예에 따른 반도체 장치의 제조 방법 및 그 장치에 따르면, 리크 전류를 보다 저감할 수 있고, 또한, 플랫밴드 전압의 시프트가 완화된다.
또, 본 실시예의 제 1 예에 따른 반도체 장치의 제조 방법은, 상기한 바와 같이, 테트라클로로실란 가스를 이용하여 소정의 온도로 처리해서 제 1 막 상에 테트라클로로실란 단분자층 1층으로 이루어지는 제 2 막을 형성하는 공정과, 제 2 막을 형성하는 공정과 실질적으로 동일한 소정의 온도로 암모니아 가스를 이용하여 제 2 막을 질화 처리해서 질화규소 단분자층 1층으로 이루어지는 제 3 막을 형성하는 공정을 갖고, 제 2 막을 형성하는 공정 및 제 3 막을 형성하는 공정을 소정 회수 반복하여 소정의 막두께의 질화규소막을 형성하는 것이며, 또한 보다 바람직하게는 형성된 질화규소막을 어닐링하는 것이지만, 본 발명의 제조 방법은 이것 대신에 이하의 방법을 이용해도 좋다.
즉, 테트라클로로실란 가스를 이용하여 소정의 온도로 처리해서 제 1 막 상에 테트라클로로실란 단분자층 1층으로 이루어지는 제 2 막을 형성한 후, 제 2 막을 형성하는 공정과 실질적으로 동일한 소정의 온도로 암모니아 가스를 이용하여 제 2 막을 질화 처리해서 질화규소 단분자층 1층으로 이루어지는 제 3 막을 형성하고, CVD법에 의해 제 3 막 상에 실리콘 질화막으로 이루어지는 제 4 막을 더 형성한다.
또한, 어닐링하는 경우는, 테트라클로로실란 가스를 이용하여 소정의 온도로 처리해서 제 1 막 상에 테트라클로로실란 단분자층 1층으로 이루어지는 제 2 막을 형성한 후, 제 2 막을 형성하는 공정과 실질적으로 동일한 소정의 온도로 암모니아 가스를 이용하여 제 2 막을 질화 처리해서 질화규소 단분자층 1층으로 이루어지는 제 3 막을 형성하고, 또한, 오존 가스 분위기 하에서 어닐링한다. 그리고, 제 2 막을 형성하는 공정, 제 3 막을 형성하는 공정 및 어닐링하는 공정을 소정 회수 반복하여 소정의 막두께의 질화규소막을 형성한다.
또한, 본 실시예에 따른 반도체 장치의 제조 방법에서 사용하는 제조 장치로서는, 상기한 바와 같이 실리콘 기판을 여러 장 처리 가능한 종형의 급속 열처리 장치를 이용했지만, 이것에 한정되지 않고 낱장형의 장치를 이용해도 좋다.

Claims (9)

  1. 실리콘 기판 상에 열 산화법 또는 열 산질화법에 의해 실리콘 산화막 또는 실리콘 산질화막으로 이루어지는 제 1 막을 형성하는 공정과,
    테트라클로로실란 가스를 이용하여 소정의 온도로 처리해서 해당 제 1 막 상에 테트라클로로실란 단분자층 1층으로 이루어지는 제 2 막을 형성하는 공정과,
    해당 제 2 막을 형성하는 공정과 실질적으로 동일한 소정의 온도로 암모니아 가스를 이용하여 해당 제 2 막을 질화 처리해서 질화규소 단분자층 1층으로 이루어지는 제 3 막을 형성하는 공정을 갖고,
    해당 제 2 막을 형성하는 공정 및 해당 제 3 막을 형성하는 공정을 소정 회수 반복하여 소정의 막두께의 질화규소막을 형성하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 막을 형성하는 공정 및 상기 제 3 막을 형성하는 공정에서, 소정의 온도는 375∼650℃의 범위 내이며, 처리 압력은 10∼100kPa인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 막을 형성하는 공정에서, 유량 100∼300sccm의 테트라클로로실란 가스를 이용하여 1∼20min의 시간 처리하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 3 막을 형성하는 공정에서, 유량 1000∼3000sccm의 암모니아 가스를 이용하여 1∼10min의 시간 처리하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 막을 형성하는 공정 및 상기 제 3 막을 형성하는 공정을 3∼20회 반복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 막을 형성하는 공정 및 상기 제 3 막을 형성하는 공정에서, 소정의 온도는 375∼650℃의 범위 내이며, 처리 압력은 10∼100kPa이고,
    해당 제 2 막을 형성하는 공정에서, 유량 100∼300sccm의 테트라클로로실란 가스를 이용하여 1∼20min의 시간 처리하고,
    해당 제 3 막을 형성하는 공정에서, 유량 1000∼3000sccm의 암모니아 가스를 이용하여 1∼10min의 시간 처리하며,
    해당 제 2 막을 형성하는 공정 및 해당 제 3 막을 형성하는 공정을 3∼20회 반복하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 소정의 막두께의 질화규소막을 형성한 후에, 오존 가스 분위기 하에서 어닐링하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 실리콘 기판 상에 열 산화법 또는 열 산질화법에 의해 실리콘 산화막 또는 실리콘 산질화막으로 이루어지는 제 1 막을 형성하는 공정과,
    테트라클로로실란 가스를 이용하여 소정의 온도로 처리해서 해당 제 1 막 상에 테트라클로로실란 단분자층 1층으로 이루어지는 제 2 막을 형성하는 공정과,
    해당 제 2 막을 형성하는 공정과 실질적으로 동일한 소정의 온도로 암모니아 가스를 이용하여 해당 제 2 막을 질화 처리해서 질화규소 단분자층 1층으로 이루어지는 제 3 막을 형성하는 공정과,
    CVD법에 의해 해당 제 3 막 상에 실리콘 질화막으로 이루어지는 제 4 막을 형성하는 공정을 갖는
    것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 실리콘 기판 상에 열 산화법 또는 열 산질화법에 의해 실리콘 산화막 또는 실리콘 산질화막으로 이루어지는 제 1 막을 형성하는 공정과,
    테트라클로로실란 가스를 이용하여 소정의 온도로 처리해서 해당 제 1 막 상에 테트라클로로실란 단분자층 1층으로 이루어지는 제 2 막을 형성하는 공정과,
    해당 제 2 막을 형성하는 공정과 실질적으로 동일한 소정의 온도로 암모니아 가스를 이용하여 해당 제 2 막을 질화 처리해서 질화규소 단분자층 1층으로 이루어지는 제 3 막을 형성하는 공정과,
    오존 가스 분위기 하에서 어닐링하는 공정을 갖고,
    해당 제 2 막을 형성하는 공정, 해당 제 3 막을 형성하는 공정 및 해당 어닐링하는 공정을 소정 회수 반복하여 소정의 막두께의 질화규소막을 형성하는
    것을 특징으로 하는 반도체 장치의 제조 방법.
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