KR20030093919A - 커패시터의 제조방법 - Google Patents

커패시터의 제조방법 Download PDF

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KR20030093919A
KR20030093919A KR10-2003-0008189A KR20030008189A KR20030093919A KR 20030093919 A KR20030093919 A KR 20030093919A KR 20030008189 A KR20030008189 A KR 20030008189A KR 20030093919 A KR20030093919 A KR 20030093919A
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film
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capacitor
hole
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KR10-2003-0008189A
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이토히로미
쓰네미네요시카즈
카시하라케이이치로
유타니아키에
오쿠다이라토모노리
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미쓰비시덴키 가부시키가이샤
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Abstract

하부전극의 재료로 백금족 금속을 채용하고, 유전체막의 재료로 고유전율의 금속산화물을 채용한 경우에도, 커패시터의 전기적 특성이 열화하지 않고, 고애스펙트비의 하부전극의 형성에 대응하는 것이 가능한 커패시터의 제조방법을 제공한다. 콘택플러그(2)에 이르는 홀(8)을 절연막(7)에 개구한다. 그리고, 홀(8)의 표면에 유전체막(9)을 형성한다. 다음에, 홀(8)의 바닥부의 유전체막(9)을 에칭하여 제거하고, 콘택플러그(2)에 이르는 홀(18)을 개구한다. 그리고, 홀(8, 18) 내를 충전하는 하부전극(11)을 형성한다.

Description

커패시터의 제조방법{CAPACITOR MANUFACTURING METHOD}
본 발명은, 필러(pillar)형의 하부전극을 갖는 커패시터의 제조방법에 관한 것이다.
DRAM(다이나믹 랜덤 액세스 메모리)나, DRAM과 로직 디바이스와의 혼재형의 반도체장치의 고집적화에 따라, DRAM의 커패시터의 면적이 감소하고, 그 결과, 커패시터의 용량이 감소한다. 그 용량의 감소를 보충하기 위해, 커패시터의 유전체막에 사용되는 재료를, 종래의 실리콘 산화막(SiO)과 실리콘 질화막(SiN)과의 적층구조를 갖는 유전체로부터, 페로브스카이트(perovskite) 구조의 유전체나 산화탄탈 등, 보다 큰 비유전율을 갖는 금속산화물의 유전체로 변경하는 움직임이 가속되고 있다.
이 경우, 커패시터의 하부전극은 유전체막의 형성시에, 고온의 산화성 분위기에 노출되게 된다. 이것에 의해 하부전극이 산화되면, 하부전극과 유전체막과의 계면에, 유전체막보다도 비유전율이 낮은 산화물이 형성된다. 그 때문에, 유전체막에 고유전율의 재료를 사용하는 이점이 대폭 감소한다.
그래서 통상은, 고온의 산화성 분위기에 노출되어도 산화되기 어려운, 혹은 산화되었다고 해도 산화물이 도전성 물질인, Pt(백금), Ru(루테늄), Ir(이리듐) 등 백금족의 귀금속(이후, 「백금족 금속」이라 부름)이, 하부전극의 재료로서 채용된다. 이것에 의해, 하부전극과 유전체막과의 계면에, 유해한 저유전율의 산화물이 형성되는 것을 회피하고 있다.
도 26∼도 30은 유전체막의 재료로 고유전율의 금속산화물을, 하부전극의 재료로 백금족 금속을 채용한, 제1 종래기술에서의 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다. 이하에, 도 26∼도 30을 참조하여, 제1 종래기술에서의 커패시터의 제조방법에 대하여 설명한다.
도 26에 나타낸 바와 같이, 내부에 콘택플러그(102)가 형성되어 있는 층간절연막(101)을 설치한다. 여기서, 콘택플러그(102)의 상면은 층간절연막(101)으로부터 노출되어 있다. 그리고, 층간절연막(101) 및 콘택플러그(102) 상에, 절연막(107)을 형성한다. 절연막(107)은, 스토퍼막(103), 층간절연막(104), 스토퍼막(105) 및 층간절연막(106)을 가지고 있고, 이 순서대로 적층되어 있다. 그리고, 스토퍼막(103)을 층간절연막(101)측에 위치하도록, 절연막(107)을 형성한다.
다음에, 절연막(107)을 그 상면으로부터 에칭하여, 콘택플러그(102)에 이르는 홀(108)을 절연막(107)에 개구한다. 또한, 도시되어 있지 않지만, 층간절연막(101)의 아래쪽(즉 절연막(107)과는 반대측)에는, 콘택플러그(102)와 접속되는 반도체소자가 형성된 반도체기판이 존재한다.
다음에 도 27에 나타낸 바와 같이, CVD(Chemical Vapor Deposition)법 혹은 도금법을 사용하여, 하부전극의 전극재료(109)를 홀(108) 내에 충전하고, 또한 절연막(107)의 상면 상에도 걸리는 전극재료(109)를 형성한다. 여기서, 전극재료(109)는 예를 들면 Ru이다.
그리고, 도 28에 나타낸 바와 같이, 예를 들면 CMP(Chemical Mechanical Polishing)법을 사용하여, 도 27에 나타내는 공정에서 얻어진 구조를 상면으로부터 연마하여, 홀(108)보다도 위쪽의 전극재료(109)를 제거한다. 이것에 의해, 홀(108)을 충전하는, Ru로 이루어지는 하부전극(11)이 형성된다. 그리고, 도 29에 나타낸바와 같이, 절연막(107)의 일부, 구체적으로는 층간절연막(106)을, 웨트에칭 등으로 선택적으로 제거한다. 이때, 스토퍼막(105)은 에칭스토퍼로서 기능한다.
다음에 도 30에 나타낸 바와 같이, CVD법을 사용하여, 하부전극(110) 및 절연막(107) 상에, 예를 들면 페로브스카이트 구조를 갖는 BST(barium strontium titanate : BaxSr(1-x)TiO3)를 재료로 하는 유전체막(111)을 형성한다. 그리고, 유전체막(111) 상에, 예를 들면 Ru를 재료로 하는 상부전극(112)을 형성하여, 커패시터가 완성된다.
이와 같이, 유전체막(111)의 재료로 고유전율의 금속산화물을 채용하고, 하부전극(110)의 재료로 백금족 금속을 채용함으로써, DRAM 등의 반도체장치의 고집적화에 의한 커패시터 용량의 감소를 보충할 수 있다. 또, 상부전극 및 하부전극에 금속재료를 사용한 커패시터는, 「MIM 커패시터」라 부르고 있다.
그러나, 전술한 제1 종래기술에서의 커패시터의 제조방법에서는, 하부전극(110) 상에 유전체막(111)을 형성할 때, 하부전극(110)의 재료로 채용되는 백금족 금속의 촉매작용이, 유전체막(111)의 조성 및 형상에 이상을 초래하고, 그것에 의해, 커패시터의 전기적 특성이 열화하는 경우가 있었다.
일반적으로 백금족 금속은, 산화성의 유기화학 반응계에 있어서, 그 표면에서 강한 촉매작용이 생긴다. 그리고, BST와 같은 고유전율의 금속산화물로 이루어지는 유전체막(111)을 형성할 때의 CVD법에서는, 유기금속 원료가스를 사용한, 산화반응이 생기는 MOCVD(Metal Organic CVD)법이 사용되는 경우가 거의 대부분이므로, 하부전극(110) 상에 유전체막(111)을 형성할 때에, 하부전극(110)의 표면에서, 백금족 금속에 의한 강한 촉매작용이 생긴다. 이 강한 촉매작용이, 유전체막(111)의 조성 및 형상에 이상을 초래하는 경우가 있었다.
도 31은, 전술한 백금족 금속의 촉매작용에 의해, 하부전극(110)의 표면부근의 유전체막(111)의 조성이 변화하고 있는 모양을 나타내는 도면으로서, 도 30의 부분 A를 확대하여 나타내고 있다. 도 31에 나타내는 유전체막 111a는, 유전체막(111)의 막형성 과정의 초기단계에 형성되는 막으로서, 하부전극(110)의 표면에서 생기는 촉매작용의 영향을 받아, 그 조성에 이상을 초래하고 있다. 그리고, 도 31에 나타내는 유전체막 111b는, 유전체막(111)의 막형성이 진행하여, 하부전극(110)이 유전체막 111a에서 피복된 후에 막형성되는 막이다. 그 때문에, 하부전극(110)의 표면에서 생기는 촉매작용의 영향을 받지 않고, 정상적인 조성을 가지고 있다.
이와 같이, 하부전극(110)의 표면부근의 유전체막 111a의 조성은, 그 후에 형성된, 정상적인 조성을 갖는 유전체막 111b의 그것과, 현저히 다른 것이 많다. 예를 들면, 유전체막(111)의 재료로 BST를 채용한 경우, BST를 구성하는 금속원소간, 구체적으로는 Ba 혹은 Sr과, Ti와의 사이의 조성비가, 유전체막 111a와 유전체막 111b에서 크게 다른 경우가 있다.
또한, 도 32에 나타낸 바와 같이, 하부전극(110)의 표면에서 생기는 촉매작용에 의해, 유전체막(111)이 부분적으로, 이상한 돌기형의 형상이 되는 경우가 있었다. 또한, 도 32는, 상부전극(112)의 형성 전의 커패시터의 구조를 나타내고 있다.
이와 같은 문제를 회피하기 위해, 커패시터의 유전체막을 형성할 때에, 우선 PVD(Physical Vapor Deposition)법으로 하부전극(110) 상에 유전체막의 일부를 형성하고, 이러한 PVD법으로 형성한 유전체막 상에, 나머지 유전체막을 CVD법으로 형성한, 제2 종래기술이 제안되어 있다.
도 33은, 제2 종래기술에서의 제조방법을 사용하여 제조한 커패시터의 구조를 나타내는 단면도로서, 상부전극 형성 전의 커패시터의 구조를 나타내고 있다. 도 33에 나타낸 바와 같이, 하부전극(110) 상에는, 유전체막(120a, 120b)으로 이루어지는 유전체막(120)이 형성되어 있고, 유전체막 120a는, 하부전극(110) 상에 PVD법으로 형성되어 있다. 그리고, PVD법으로 형성된 유전체막 120a상에, 유전체막 120b가 CVD법으로 형성되어 있다.
PVD법은, CVD법과 달리, 화학반응이 거의 관여하지 않은 물리적인 막형성법이므로, 하부전극(110) 상의 유전체막 120a를 PVD법으로 형성함으로써, 하부전극(110)에서의 촉매작용의 발생을 방지할 수 있다. 또한, 유전체막 120b를 CVD법으로 형성할 때는, 하부전극(110)의 표면은 유전체막 120a로 덮어져 있으므로, 그 유전체막 120a와 동종의 재료로 유전체막 120b를 형성할 때에도, 하부전극(110)에서의 촉매작용의 발생을 방지할 수 있다. 그 때문에, 유전체막(120)의 조성 및 형상이 이상하게 되지 않고, 커패시터의 전기적 특성이 열화하지 않는다.
그러나, CVD법과 비교하여 PVD법의 단차 피복성이 나쁘기 때문에, PVD법을 사용한 제2 종래기술에서는, 도 33의 부분 B에 나타낸 바와 같이, 유전체막 120a의, 막두께가 부족하게 되는 경우가 있었다. 그 때문에, 전술한 바와 같이 제2 종래기술로는, 고애스펙트비의 하부전극(110)에 대응하는 것이 곤란했었다.
그래서, 본 발명은 전술한 사정에 감안하여 이루어진 것으로, 하부전극의 재료로 백금족 금속을 채용하고, 유전체막의 재료로 고유전율의 금속산화물을 채용한 경우에도, 커패시터의 전기적 특성이 열화하지 않고, 고애스펙트비의 하부전극의 형성에 대응하는 것이 가능한 커패시터의 제조방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 2는 본 발명의 실시예 1에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 3은 본 발명의 실시예 1에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 4는 본 발명의 실시예 1에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 5는 본 발명의 실시예 1에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 6은 본 발명의 실시예 1에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 7은 본 발명의 실시예 1에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 8은 본 발명의 실시예 1에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 9는 본 발명의 실시예 1에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 10은 본 발명의 실시예 1에 관한 커패시터의 구조를 나타내는 단면도이다.
도 11은 본 발명의 실시예 1에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 12는 본 발명의 실시예 1에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 13은 본 발명의 실시예 1에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 14는 본 발명의 실시예 1에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 15는 본 발명의 실시예 2에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 16은 본 발명의 실시예 2에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 17은 본 발명의 실시예 2에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 18은 본 발명의 실시예 2에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 19는 본 발명의 실시예 2에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 20은 본 발명의 실시예 2에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 21은 본 발명의 실시예 2에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 22는 본 발명의 실시예 2에 관한 커패시터의 구조를 나타내는 단면도이다.
도 23은 본 발명의 실시예 2에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 24는 본 발명의 실시예 2에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 25는 본 발명의 실시예 2에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 26은 제1 종래기술에서의 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 27은 제1 종래기술에서의 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 28은 제1 종래기술에서의 커패시터의 제조방법을 공정순서대로 나타내는단면도이다.
도 29는 제1 종래기술에서의 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 30은 제1 종래기술에서의 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다.
도 31은 제1 종래기술에서의 커패시터의 구조를 확대하여 나타내는 단면도이다.
도 32는 제1 종래기술에서의 커패시터의 구조를 나타내는 단면도이다.
도 33은 제2 종래기술에서의 커패시터의 구조를 나타내는 단면도이다.
*도면의 주요부분에 대한 부호의 설명
2 : 콘택플러그7 : 절연막
8, 18, 19, 21, 30 : 홀
9, 12, 15, 25, 27, 90, 91 : 유전체막
10, 22, 40 : 전극재료11, 24 : 하부전극
13, 26 : 상부전극20 : 금속막
23 : 플러그.
본 발명중 제1 국면에 기재의 커패시터의 제조방법은, (a) 접속대상물을 설치하는 공정과, (b) 상기 접속대상물 상에 절연막을 형성하는 공정과, (c) 상기 절연막에 제1 홀을 개구하는 공정과, (d) 상기 제1 홀 내부부를 충전하지 않고, 상기 제1 홀의 표면에 제1 유전체막을 형성하는 공정과, (e) 상기 제1 홀 내부부를 충전하지 않고, 상기 제1 유전체막 상에 하부전극의 일부를 형성하는 공정과, (f) 상기 공정 (e)의 실행에 의해 얻어진 구조를, 상기 제1 홀의 바닥부에 형성되어 있는 상기 하부전극 일부에서의 상면으로부터 에칭하여, 상기 접속대상물에 이르는 제2 홀을 상기 구조에 형성하는 공정과, (g) 상기 제1 , 2 홀 내부부를 충전하는, 상기 하부전극의 나머지 부분을 형성하는 공정과, (h) 상기 공정 (g) 후에, 상기 절연막을 제거하는 공정과, (i) 상기 공정 (h) 후에, 상기 제1 유전체막 상에 상부전극을 형성하는 공정을 구비한다.
또한, 본 발명중 제2 국면에 기재의 커패시터의 제조방법은, 제1 국면에 기재의 커패시터의 제조방법에 있어서, 상기 공정 (c)에서, 상기 절연막의 상면을 향하여 개구시켜, 상기 제1 홀을 형성하고, 상기 공정 (e)에서, 상기 공정 (d)의 실행에 의해 얻어진 구조의 상면에, 상기 제1 홀 내부부를 충전하지 않고, 상기 하부전극의 일부의 전극재료를 형성하며, 상기 공정 (f)에서, 상기 공정 (e)의 실행에 의해 얻어진 구조를, 상기 하부전극의 일부의 전극재료에서의 상면으로부터 에칭하여, 상기 제2 홀을 형성함과 동시에, 상기 제1 홀보다 위쪽의, 상기 하부전극의 일부의 전극재료를 제거하고, 상기 공정 (g)는, (g-1) 상기 공정 (f)의 실행에 의해 얻어진 구조의 상면에, 상기 제1, 2의 홀 내부부를 충전하면서, 상기 하부전극의 나머지 부분의 전극재료를 형성하는 공정과, (g-2) 상기 공정 (g-1) 후에, 상기 제1, 2의 홀보다 위쪽의 상기 하부전극의 나머지 부분의 전극재료를 제거하는 공정을 포함한다.
또한, 본 발명중 제3 국면에 기재의 커패시터의 제조방법은, 제1 국면 및 제2 국면 중 어느 하나에 기재의 커패시터의 제조방법에 있어서, (j) 상기 공정 (i) 전에, 상기 공정 (h)의 실행에 의해 얻어진 구조 상의 전체면에 제2 유전체막을 형성하는 공정을 더 구비한다.
또한, 본 발명중 제4 국면에 기재의 커패시터의 제조방법은, 제1 국면 내지 제3 국면 중 어느 하나에 기재의 커패시터의 제조방법에 있어서, 상기 공정 (e)에서 형성되는 상기 하부전극의 일부와, 상기 공정 (g)에서 형성되는 상기 하부전극의 나머지 부분과는, 서로 재료가 다르다.
[발명의 실시예]
(실시예 1)
도 1∼도 9는, 하부전극의 재료로 백금족 금속을 채용하고, 유전체막의 재료로 고유전율의 금속산화물을 채용한, 본 발명의 실시예 1에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다. 이하에, 도 1∼도 9를 참조하여, 실시예 1에 관한 커패시터의 제조방법에 대하여 설명한다.
도 1에 나타낸 바와 같이, 내부에 콘택플러그(2)가 형성되어 있는 층간절연막(1)을 설치한다. 콘택플러그(2)는, 커패시터의 하부전극과 전기적으로 접속되는 접속대상물로서, 그 상면은 층간절연막(1)의 상면으로부터 노출되어 있다. 그리고, 층간절연막(1)의 상면과, 콘택플러그(2)의 상면과는, 동일평면 상에 위치하고 있다.
다음에, 층간절연막(1) 및 콘택플러그(2) 상에, 절연막(7)을 형성한다. 절연막(7)은, 스토퍼막(3), 층간절연막(4), 스토퍼막(5) 및 층간절연막(6)을 가지고 있고, 이 순서대로 적층되어 있다. 그리고, 스토퍼막(3)을 층간절연막(1)측에 위치하도록, 절연막(7)을 형성한다.
층간절연막(1, 4, 6)으로는, 예를 들면 BPSG(boro-phospho silicate glass)막이 채용되고, 스토퍼막(3, 5)으로는, 예를 들면 실리콘 질화막이 채용된다. 또한, 콘택플러그(2)의 재료로는, 예를 들면 폴리실리콘이 채용된다. 또 도시되어 있지 않지만, 층간절연막(1)의 아래쪽(즉 절연막(7)과는 반대측)에는, 콘택플러그(2)와 접속되는 반도체소자가 형성된 반도체기판이 존재한다.
다음에 도 2에 나타내는 바와 같이, 절연막(7)을 그 상면으로부터 에칭하여, 콘택플러그(2)에 이르는 홀(8)을 절연막(7)에 개구한다. 구체적으로는, 우선, 층간절연막(6) 상에, 소정의 개구패턴을 갖는 포토레지스트를 형성한다. 그리고, 이러한 포토레지스트를 마스크로 사용하여, 스토퍼막(5)을 에칭스토퍼로서 층간절연막(6)을 에칭하고, 스토퍼막(5)에 이르는 홀을 층간절연막(6)에 개구한다. 그리고, 노출되어 있는 스토퍼막(5)을 제거하고, 층간절연막(4)을 노출시킨다. 또, 스토퍼막(3)을 에칭스토퍼로서, 층간절연막(4)을 에칭하여, 스토퍼막(3)에 이르는 홀을 층간절연막(4)에 개구한다. 그리고, 노출되어 있는 스토퍼막(3)을 제거하고, 콘택플러그(2)를 노출시킨다. 이것에 의해, 절연막(7)의 상면을 향하여 개구하며, 콘택플러그(2)에 이르는 홀(8)이 절연막(7)에 형성된다.
다음에 CVD법을 사용하여, 도 3에 나타낸 바와 같이, 절연막(7)의 상면 및 홀(8)의 표면에, 홀(8) 내를 충전하지 않고 유전체막(9)을 형성한다. 이것에 의해, 노출되어 있는, 절연막(7)의 표면, 층간절연막(1)의 상면 및 콘택플러그(2)의 상면 상에, 유전체막(9)이 형성된다. 여기서, 유전체막 9의 재료로는, 예를 들면 BST, 산화탄탈, PZT(lead zirconate titanate : Pb(ZrxTi(1-x))O3) 등의 고유전율의 금속산화물이 채용된다.
다음에 도 4에 나타낸 바와 같이, 도 3에 나타내는 공정의 실행에 의해 얻어진 구조의 전체면에 대하여, 절연막(7)의 막두께 방향으로 에칭레이트가 높은 이방성 드라이에칭을 행한다. 이것에 의해, 도 3에 나타내는 공정의 실행에 의해 얻어진 구조가, 홀(8)의 바닥부에 형성되어 있는 유전체막(9)의 상면으로부터 에칭되어, 층간절연막(1)의 상면 및 콘택플러그(2)의 상면의 유전체막(9)이 제거된다. 그 결과, 콘택플러그(2)에 이르는 홀(18)이, 도 3에 나타내는 공정의 실행에 의해 얻어진 구조에 형성된다. 또한, 도 3에 나타내는 공정의 실행에 의해 얻어진 구조는, 층간절연막(6)의 상면 상에 형성되어 있는 유전체막(9)의 상면으로부터도 에칭되어, 층간절연막(6)의 상면 상의 유전체막(9)이 제거된다.
다음에 도 5에 나타낸 바와 같이, CVD법 혹은 도금법을 사용하여, 하부전극의 전극재료(10)를 홀(8) 내에 충전하면서, 절연막(7)의 상면 상에 이러한 전극재료(10)를 형성한다. 여기서, 전극재료(10)는 Ru 등의 백금족 금속으로 이루어진다.
그리고, 도 6에 나타낸 바와 같이, 예를 들면 CMP법을 사용하여, 도 5에 나타내는 공정의 실행으로 얻어진 구조를, 그 상면으로부터 연마하여, 홀(8)보다도 위쪽의 전극재료(10)를 제거한다. 이것에 의해, 홀(8, 18) 내를 충전하고, 백금족 금속으로 이루어지는, 필러형의 하부전극(11)이 형성된다. 또한, 하부전극(11)은, 콘택플러그(2)와 전기적으로 접속되어 있고, 그 상면만이 절연막(7)으로부터 노출되어 있다.
다음에, 도 7에 나타낸 바와 같이, 도 6에 나타내는 공정의 실행에 의해 얻어진 구조 중 절연막(7)의 일부, 구체적으로는 층간절연막(6)을 웨트에칭 또는 드라이에칭으로 선택적으로 제거한다. 이때, 스토퍼막(5)은 에칭스토퍼로서 기능한다.
다음에, 도 7에 나타내는 공정의 실행에 의해 얻어진 구조 상의 전체면에, 예를 들면 PVD법을 사용하여, 유전체막 9와 동일한 재료로 이루어지는 유전체막 12를 막형성한다. 이것에 의해, 도 8에 나타낸 바와 같이, 하부전극(11)의 상면, 유전체막 9의 표면 및 스토퍼막(5)의 상면에 유전체막 12가 형성되고, 유전체막 9와 유전체막 12로 이루어지는 커패시터의 유전체막(90)이 완성된다.
그리고, 도 9에 나타낸 바와 같이, 유전체막(90) 상에, Ru 등의 백금족 금속을 재료로 하는 상부전극(13)을 형성하여, 커패시터가 완성된다.
전술한 바와 같이, 본 실시예 1에 관한 커패시터의 제조방법에 의하면, 백금족 금속을 재료로 하는 하부전극(11)을 형성하기 전에, 유전체막(9)이 형성되어 있다. 그 때문에, BST와 같은 고유전율의 금속산화물로 이루어지는 유전체막을 형성할 때에 일반적으로 채용되는, 산화성의 유기화학반응을 나타내는 MOCVD법을 사용하여, 유전체막(9)을 형성하는 경우에도, 하부전극(11)에 촉매작용이 발생하지 않는다. 요컨대, 본 실시예 1과 같이, 하부전극(11)의 재료로 백금족 금속을 채용하고, 유전체막 9의 재료로 고유전율의 금속산화물을 채용한 경우에도, 전술한 제1 종래기술과는 달리, 하부전극(11)에 촉매작용이 발생하지 않는다. 그 결과, 전기적 특성이 열화하지 않고, 커패시터를 제조할 수 있다. 바꿔 말하면, 본 실시예 1에 이러한 커패시터의 제조방법을 사용하여 제조된 커패시터는, 전술한 제1 종래기술에서의 커패시터의 제조방법을 사용하여 제조된 커패시터보다도, 전기적 특성이 향상한다. 또한, 절연막(7)을 구성하는 층간절연막(4, 6) 및 스토퍼막(3, 5)이나, 층간절연막(1)이나, 콘택플러그(2)에는, CVD법에 대하여 촉매불활성인 재료가 통상 사용되므로, 유전체막 9를 형성할 때에, 절연막(7), 층간절연막(1) 및 콘택플러그(2)에서 촉매작용이 생기지 않는다.
또한, 하부전극(11)을 형성하기 전에 유전체막 9를 형성하고 있으므로, 본 실시예 1과 같이, 유전체막 9의 형성에 CVD법을 채용할 수 있다. 그 때문에, PVD법을 채용하는 경우보다도, 고애스펙트비의 홀(8)의 측면에, 막두께가 부족하지 않게 유전체막 9를 형성할 수 있다. 따라서, 전술한 제2 종래기술과는 달리, 고애스펙트비의 하부전극(11)의 형성에도 대응할 수 있다.
또한, 본 실시예 1에 관한 커패시터의 제조방법에 의하면, 하부전극(11)을 형성할 때, 도 5에 나타내는 공정의 실행에 의해 얻어진 구조를, 그 상면으로부터 연마하여, 홀(8)보다 위쪽의 전극재료(10)를 제거하고 있으므로, 하부전극(11)은, 처음에는 그 상면만이 유전체막(9)으로 피복되어 있지 않다. 따라서, 유전체막(9)을 형성한 후에, 커패시터의 유전체막(90)의 나머지 유전체막, 요컨대 유전체막 12를 본 실시예 1과 같이, 하부전극(11)의 상면만을 충분히 피복하도록 형성하면 된다. 그 때문에, 홀(8) 내에 고애스펙트비의 하부전극(11)을 형성한 경우에도, 본 실시예 1과 같이, 단차 피복성이 나쁜 PVD법으로, 하부전극(11) 상에 나머지 유전체막을 형성할 수 있다. 그 결과, 하부전극(11)에 촉매작용이 발생하지 않고, 유전체막(12)을 형성할 수 있다.
또한, 본 실시예 1에 관한 커패시터의 제조방법에서는, 커패시터의 유전체막(90)은 유전체막 9와 유전체막 12로 이루어지는 유전체막이었지만, 유전체막 12 상에 또 유전체막을 형성해도 된다. 도 10은 유전체막 12 상에 또 유전체막 15를 형성한 경우의 커패시터의 구조를 나타내는 단면도이다. 이하에 도 10에 나타내는 구조의 제조방법에 대하여 설명한다.
절연막(7)의 일부인 층간절연막(6)을 제거하고(도 7 참조), 유전체막 12를 형성한 후에(도 8 참조), 유전체막(12) 상에 CVD법을 사용하여 유전체막 15를 형성한다. 여기서, 유전체막 15의 재료는, 유전체막 9, 12의 재료와 동일한 재료이다. 그리고, 유전체막 15 상에 상부전극(13)을 형성한다. 이것에 의해, 도 10에 나타낸 바와 같이, 유전체막 9와, 유전체막 12와, 유전체막 15로 이루어지는 홈 유전체막(90)을 갖는 커패시터가 완성된다.
또한, 본 실시예 1에 관한 커패시터의 제조방법에서는, 도 2에 나타내는 공정에서, 콘택플러그(2)까지 이르는 홀(8)을 형성했었지만, 홀(8)은, 적어도 절연막(7)의 스토퍼막(5)의 상면에 도달하고 있으면 된다. 이러한 경우의 일예로서, 도 2에 나타내는 공정에서, 스토퍼막(5)의 상면에 도달하고, 또한, 이것을 초과하여 스토퍼막(3)의 상면에 이르는 홀(8)을 형성했을 때의 커패시터의 제조방법에 대하여 이하에 설명한다.
도 11에 나타낸 바와 같이, 절연막(7)을 그 상면으로부터 에칭하여, 스토퍼막(3)의 상면에 이르는 홀(8)을 절연막(7)에 개구한다. 구체적으로는, 스토퍼막(5)을 에칭 스토퍼로서 층간절연막(6)을 에칭한다. 다음에, 층간절연막(6)의 에칭에 의해 노출된 스토퍼막(5)을 제거하고, 층간절연막(4)을 노출시킨다. 또, 스토퍼막(3)을 에칭 스토퍼로서, 층간절연막(4)을 에칭한다. 이것에 의해, 스토퍼막(3)의 상면에 이르는 홀(8)이 절연막(7)에 형성된다.
다음에 CVD법을 사용하여, 도 12에 나타낸 바와 같이, 층간절연막(6)의 상면 및 홀(8)의 표면에, 홀(8) 내를 충전하지 않고 유전체막(9)을 형성한다. 이것에 의해, 노출되어 있는 절연막(7)의 표면 상에 유전체막(9)이 형성된다.
그리고, 도 13에 나타낸 바와 같이, 도 12에 나타내는 공정의 실행에 의해 얻어진 구조의 전체면에 대하여, 절연막(7)의 막두께 방향으로 에칭레이트가 높은 이방성 드라이에칭을 행한다. 이것에 의해, 도 12에 나타내는 공정의 실행에 의해 얻어진 구조가, 홀(8)의 바닥부에 형성되어 있는 유전체막(9)의 상면으로부터 에칭되어, 스토퍼막(3) 상의 유전체막(9)과, 이러한 스토퍼막(3)이 제거된다. 그 결과, 콘택플러그(2)에 이르는 홀(19)이, 도 12에 나타내는 공정의 실행에 의해 얻어진 구조에 형성된다. 또한, 도 12에 나타내는 공정의 실행에 의해 얻어진 구조는, 층간절연막(6)의 상면 상의 유전체막(9)의 상면으로부터도 에칭되어, 층간절연막(6)의 상면 상의 유전체막(9)이 제거된다.
다음에, CVD법 혹은 도금법을 사용하여, Ru 등의 백금족 금속으로 이루어지는, 하부전극의 전극재료(10)를 홀(8, 19) 내에 충전하면서, 절연막(7)의 상면 상에 이러한 전극재료(10)를 형성한다. 그리고, 전술한 도 6에 나타내는 공정을 실행한다. 그 결과, 홀(8, 19) 내를 충전하는 하부전극(11)이 형성된다. 다음에, 전술한 도 7, 8에 나타내는 공정을 실행한다. 그리고, 유전체막 12 상에 상부전극(13)을 형성함으로써, 도 14에 나타내는 커패시터를 얻을 수 있다.
이와 같이, 홀(8)이 적어도 절연막(7)의 스토퍼막(5)의 상면에 도달하고 있으면, 절연막(7)으로부터 돌출되어 있는 하부전극(11)의 측면, 요컨대 스토퍼막(5)의 상면보다 위쪽에 위치하는 하부전극(11)의 측면을 유전체막(9)으로 덮는 것이 가능하게 된다.
또한, 본 실시예 1에 관한 커패시터의 제조방법에서는, 절연막(7)의 일부를 제거한 후에 유전체막 12를 형성하고 있지만, 하부전극(11)의 상면에 유전체막 12를 형성한 후에, 절연막(7)의 일부를 제거해도 된다. 구체적으로는, 도 6에 나타내는 공정을 실행하여 얻어진 구조의 전체면에 유전체막 12를 형성하고, 그 유전체막 12를 패터닝하여, 하부전극(11)의 상면에 유전체막 12를 형성한다. 그리고, 절연막(7)의 일부인 층간절연막(6)을 제거하고, 그 후에 전체면에 상부전극(13)을 형성함으로써, 커패시터를 제조해도 된다. 그러나, 이와 같은 방법으로 커패시터를 제조한 경우에는, 절연막(7)을 제거한 후에 유전체막 12를 형성하는 경우와 달리, 유전체막 12를 패터닝하는 공정이 추가된다. 요컨대, 도 7, 8에 나타내는 공정에서 커패시터를 제조하는 경우, 부분적으로가 아닌, 전체면에 유전체막 12를 형성하고 있으므로, 유전체막 12를 형성한 후에 절연막(7)을 제거하는 경우보다도, 간단히 유전체막 12를 형성할 수 있다. 따라서, 커패시터의 제조효율의 관점에서는, 전술한 도 7, 8에 나타내는 바와 같은, 절연막(7)을 제거한 후에 유전체막(12)을 형성하는 쪽이 바람직하다.
(실시예 2)
도 15∼도 21은, 하부전극의 재료로 백금족 금속을 채용하고, 유전체막의 재료로 고유전율의 금속산화물을 채용한, 본 발명의 실시예 2에 관한 커패시터의 제조방법을 공정순서대로 나타내는 단면도이다. 이하에, 도 15∼도 21을 참조하여, 실시예 2에 관한 커패시터의 제조방법에 대하여 설명한다. 또한, 도 15에 나타내는 공정은, 전술한 도 3에 나타내는 공정의 다음 공정이므로, 도 15에 나타내는 공정보다도 전의 공정에 대해서는 설명을 생략한다.
도 3에 나타내는 공정의 실행에 의해 얻어진 구조의 상면에, 홀(8) 내를 충전하지 않고, 하부전극의 전극재료(40)를 형성한다. 이것에 의해, 도 15에 나타낸 바와 같이, 홀(8) 내를 충전하지 않고, 유전체막(9) 상에 하부전극의 전극재료(40)가 형성된다. 전극재료(40)는 Ru 등의 백금족 금속으로 이루어지며, CVD법 혹은 도금법을 사용하여 형성된다.
그리고 도 16에 나타낸 바와 같이, 도 15에 나타내는 공정의 실행에 의해 얻어진 구조의 전체면에 대하여, 절연막(7)의 막두께 방향으로 에칭레이트가 높은 이방성 드라이에칭을 행한다. 이것에 의해, 도 15에 나타내는 공정의 실행에 의해 얻어진 구조가, 홀(8)의 바닥부에 형성되어 있는 전극재료(40)의 상면으로부터 에칭되어, 층간절연막(1) 및 콘택플러그(2) 상의 유전체막(9) 및 전극재료(40)가 제거된다. 그 결과, 콘택플러그(2)에 이르는 홀(21)이, 도 15에 나타내는 공정의 실행에 의해 얻어진 구조에 형성된다. 또한, 도 15에 나타내는 공정의 실행에 의해 얻어진 구조는, 층간절연막(6)의 상면 상의 전극재료(40)의 상면으로부터도 에칭되어, 홀(8)보다 위쪽의, 요컨대 층간절연막(6)의 상면 상의 유전체막(9) 및 전극재료(40)가 제거된다. 이것에 의해, 하부전극의 일부인 금속막(20)이, 홀(8)의 측면상에 형성된다.
다음에, CVD법 혹은 도금법을 사용하여, 홀(8) 내를 충전하면서, 도 16에 나타내는 공정의 실행에 의해 얻어진 구조의 상면에, Ru 등의 백금족 금속으로 이루어지는 전극재료(22)를 형성한다. 이것에 의해, 도 17에 나타낸 바와 같이, 홀(8) 내를 충전하면서, 절연막(7)의 상면 상에 하부전극의 전극재료(22)가 형성된다. 그리고, 도 18에 나타낸 바와 같이, 예를 들면 CMP법을 사용하여, 도 17에 나타내는 공정의 실행으로 얻어진 구조를 상면으로부터 연마하고, 홀(8)보다도 위쪽의 전극재료(22)를 제거한다. 이것에 의해, 홀(8, 21) 내를 충전하는, 백금족 금속으로 이루어지는 플러그(23)가 형성된다. 그 결과, 금속막(20)과 플러그(23)로 이루어지며, 홀(8, 21) 내를, 충전하는, 필러형의 하부전극(24)이 형성된다. 또한, 하부전극(24)은, 콘택플러그(2)와 전기적으로 접속되어 있고, 그 상면만이 절연막(7)으로부터 노출되어 있다.
다음에, 도 19에 나타낸 바와 같이, 도 18에 나타내는 공정의 실행에 의해 얻어진 구조 중 절연막(7)의 일부, 구체적으로는 층간절연막(6)을 웨트에칭 또는 드라이에칭으로 선택적으로 제거한다. 이때, 스토퍼막(5)은 에칭스토퍼로서 기능한다.
다음에, 도 19에 나타내는 공정의 실행에 의해 얻어진 구조 상의 전체면에, 예를 들면 PVD법을 사용하여, 유전체막 9와 동일한 재료로 이루어지는 유전체막 25를 막형성한다. 이것에 의해, 도 20에 나타낸 바와 같이, 하부전극(11)의 상면, 유전체막 9의 표면 및 스토퍼막(5)의 상면에 유전체막 25가 형성되고, 유전체막 9와유전체막 25로 이루어지는 커패시터의 유전체막(91)이 완성된다.
그리고, 도 21에 나타낸 바와 같이, 유전체막(91) 상에, Ru 등의 백금족 금속을 재료로 하는 상부전극(26)을 형성하여, 커패시터가 완성된다.
전술한 바와 같이, 본 실시예 2에 관한 커패시터의 제조방법에 의하면, 도 16에 나타내는 공정에서, 홀(21)을 형성할 때에, 하부전극(24)의 일부인 금속막(20)의 상면으로부터 에칭되므로, 유전체막(9)에 에칭손상이 발생하지 않는다. 전술한 실시예 1에서는, 콘택플러그(2)에 이르는 홀(18)을 개구할 때는, 유전체막(9)의 상면으로부터 에칭되므로, 이때에 유전체막(9)에는 에칭손상이 발생되어 있었다. 그 때문에, 유전체막(9)의 전기적 특성이 열화하는 경우가 있었다.
본 실시예 2에 관한 커패시터의 제조방법에서는, 전술한 바와 같이, 콘택플러그(2)에 이르는 홀(21)을 개구할 때에, 유전체막(9)에는 에칭손상이 발생하지 않기 때문에, 이때에 유전체막(9)의 전기적 특성이 열화하지 않는다. 그 결과, 전술한 실시예 1에 관한 커패시터의 제조방법보다도, 커패시터의 전기적 성능이 향상한다.
또한, 본 실시예 2에 관한 커패시터의 제조방법에 의하면, 하부전극(24)을 형성할 때, 도 16, 18에 나타낸 바와 같이, 홀(8)보다 위쪽의 전극재료(22, 40)를 제거하고 있으므로, 하부전극(24)은, 처음에는 그 상면만이 유전체막(9)으로 피복되어 있지 않다. 따라서, 유전체막(9)을 형성한 후에, 커패시터의 유전체막(91)의 나머지 유전체막, 요컨대 유전체 막 25를, 본 실시예 2와 같이, 하부전극(24)의 상면만을 충분히 피복하도록 형성하면 된다. 그 때문에, 홀(8) 내에 고애스펙트비의하부전극(24)을 형성한 경우에도, 본 실시예 2와 같이, 단차 피복성이 나쁜 PVD법으로, 하부전극(24) 상에 나머지 유전체막을 형성할 수 있다. 그 결과, 하부전극(24)에 촉매작용이 발생하지 않고, 유전체막 25를 형성할 수 있다.
또한, 본 실시예 2에 관한 커패시터의 제조방법에서는, 커패시터의 유전체막(91)은, 유전체막 9와 유전체막 25로 이루어지는 막이었지만, 유전체막 25 상에 또 유전체막을 형성해도 된다. 도 22는 상기 유전체막 25 상에 유전체막 27을 형성한 경우의 커패시터의 구조를 나타내는 단면도이다. 이하에 도 22에 나타내는 구조의 제조방법에 대하여 설명한다.
절연막(7)의 일부인 층간절연막(6)을 제거하고(도 19참조), 유전체막 25를 형성한 후에(도 20 참조), 유전체막 25 상에 CVD법을 사용하여 유전체막 27을 형성한다. 여기서, 유전체막 27의 재료는, 유전체막 9, 25의 재료와 동일한 재료이다. 그리고, 유전체막 27 상에 상부전극(26)을 형성한다. 이것에 의해, 도 22에 나타내는 바와 같은, 유전체막 9와, 유전체막 25와, 유전체막 27로 이루어지는 유전체막(91)을 갖는 커패시터가 완성된다.
또한, 본 실시예 2에 관한 커패시터의 제조방법에서는, 전술한 실시예 11에 관한 커패시터의 제조방법과 마찬가지로, 도 2에 나타내는 공정에서, 콘택플러그(2)까지 이르는 홀(8)을 형성했었지만, 홀(8)은, 적어도 절연막(7)의 스토퍼막(5)의 상면에 도달하고 있으면 된다. 이와 같은 경우의 일예로서, 도 2에 나타내는 공정에서, 스토퍼막(5)의 상면에 도달하고, 또한, 이것을 초과하여 스토퍼막(3)의 상면에 이르는 홀(8)을 형성한 경우에서의 커패시터의 제조방법에 대하여이하에 설명한다.
우선, 전술한 도 11, 12에 나타내는 공정을 실행한다. 요컨대, 절연막(7)을 그 상면으로부터 에칭하여, 스토퍼막(3)의 상면에 이르는 홀(8)을 절연막(7)에 개구하고, CVD법을 사용하여, 층간절연막(6)의 상면 및 홀(8)의 표면에, 홀(8) 내를 충전하지 않고 유전체막(9)을 형성한다.
다음에, 도 23에 나타낸 바와 같이, 홀(8) 내를 충전하지 않고, 유전체막(9) 상에 전극재료(40)를 형성한다. 그리고, 도 24에 나타낸 바와 같이, 도 23에 나타내는 공정의 실행에 의해 얻어진 구조의 전체면에 대하여, 절연막(7)의 막두께 방향으로 에칭레이트가 높은 이방성 드라이에칭을 행한다. 이것에 의해, 도 23에 나타내는 공정의 실행에 의해 얻어진 구조가, 홀(8)의 바닥부에 형성되어 있는 전극재료(40)의 상면으로부터 에칭되어, 스토퍼막(3) 상의 유전체막(9) 및 전극재료(40)와, 이러한 스토퍼막(3)이 제거된다. 그 결과, 콘택플러그(2)에 이르는 홀(30)이, 도 23에 나타내는 공정의 실행에 의해 얻어진 구조에 형성된다. 또한, 도 23에 나타내는 공정의 실행에 의해 얻어진 구조는, 층간절연막(6)의 상면 상의 전극재료(40)의 상면으로부터도 에칭되어, 홀(8)보다 위쪽의 유전체막(9) 및 전극재료(40)가 제거된다. 이것에 의해, 하부전극의 일부인 금속막(20)이 홀(8)의 측면 상에 형성된다.
다음에, CVD법 혹은 도금법을 사용하여, Ru 등의 백금족 금속으로 이루어지는 전극재료(22)를 홀(8, 30) 내에 충전하고, 또한 절연막(7)의 상면 상에도 걸리는 전극재료(22)를 형성한다. 그리고, 전술한 도 18에 나타내는 공정을 실행한다.그 결과, 홀(8, 30) 내를 충전하는 하부전극(24)이 형성된다. 다음에, 전술한 도 19, 20에 나타내는 공정을 실행한다. 그리고, 유전체막 25 상에 상부전극(26)을 형성함으로써, 도 25에 나타내는 커패시터를 얻을 수 있다.
이와 같이, 전술한 실시예 1에 관한 커패시터의 제조방법과 마찬가지로, 홀(8)이 적어도 절연막(7)의 스토퍼막(5)의 상면에 도달하고 있으면, 절연막(7)으로부터 돌출되어 있는 하부전극(24)의 측면, 요컨대 스토퍼막(5)의 상면보다 위쪽에 위치하는 하부전극(24)의 측면을 유전체막(9)으로 덮는 것이 가능하게 된다.
또한, 본 실시예 2에 관한 커패시터의 제조방법에서는, 절연막(7)의 일부를 제거한 후에 유전체막(25)을 형성하고 있지만, 전술한 실시예 1과 같이, 하부전극(24)의 상면에 유전체막(25)을 형성한 후에, 절연막(7)의 일부를 제거해도 된다. 구체적으로는, 도 18에 나타내는 공정을 실행하여 얻어진 구조의 전체면에 유전체막 25를 형성하고, 그 유전체막 25를 패터닝하여, 하부전극(24)의 상면에 유전체막 25를 형성한다. 그리고, 절연막(7)의 일부인 층간절연막(6)을 제거하고, 그 후에 전체면에 상부전극(26)을 형성함으로써, 커패시터를 제조해도 된다. 그러나, 이와 같은 방법으로 커패시터를 제조한 경우에는, 절연막(7)을 제거한 후에 유전체막(25)을 형성하는 경우와 달리, 유전체막(25)을 패터닝하는 공정이 추가된다. 따라서, 커패시터의 제조효율의 관점에서는, 전술한 도 19, 20에 나타내는 바와 같은, 절연막(7)을 제거한 후에 유전체막 25를 형성하는 쪽이 바람직하다.
또한, 본 실시예 2에 관한 커패시터의 제조방법에서는, 금속막(20)과, 금속막(20)을 형성한 후에 형성되는, 하부전극(24)의 나머지 부분인 플러그(23)는, 모두 백금족 금속을 재료로 하고 있지만, 유전체막 9와 접촉하는 금속막(20)의 재료에는 백금족 금속을 사용하여, 유전체막 9와 접촉하고 있지 않은 플러그(23)의 재료에는 백금족 금속과는 다른 재료를 사용해도 된다. 구체적으로는, 예를 들면 질화티타늄(TiN)을 플러그(23)의 재료로 사용한다. 또한, 이하의 이유를 위해, 본 실시예에서는, 유전체막 9와 접촉하고 있는 금속막(20)의 재료에는 백금족 금속을 채용하고 있다.
커패시터의 대표적인 전기 특성으로서, 전기용량과 누설전류가 있다. 이 중 누설전류의 값을 결정짓는 항목의 하나로서, 하부전극과 유전체막과의 계면에 형성되는 「장벽의 높이」가 있다. 이 「장벽의 높이」는, 유전체막의 유전체의 전도대역단 및 가전자대역단의 에너지 레벨의 상대관계와, 전극재료의 일함수로 결정된다. 커패시터의 누설전류를 작게 하기 위해서는, 이 「장벽의 높이」를 크게 할 필요가 있다.
한편, 유전체의 유전율이 커짐에 따라서, 그 금제대역폭(밴드갭)이 작아지는 경향이 강하다. 그 때문에, 고유전율의 유전체를 유전체막의 재료로서 사용한 경우에는, 하부전극의 전극재료의 일함수가 크지 않으면, 「장벽의 높이」를 소망한 값으로 확보하기 어렵고, 전극재료로부터 유전체의 전도대역으로의 전자주입이 증대하여, 누설전류가 커지는 경우가 있었다.
따라서, 전기용량의 증대를 목적으로서, BST와 같은 고유전율의 유전체를 유전체막의 재료로 채용한 경우에는, 전술한 바와 같이 부작용의 영향을 해소 혹은 경감하기 위해, 적어도 하부전극의 유전체막과의 접점부분의 재료에는, 백금족 금속과 같은 일함수가 큰 재료를 채용할 필요가 있다. 본 실시예 2에서는, 유전체막(91)의 재료로 고유전율의 유전체를 채용하고 있고, 이것에 의한 누설전류의 증가를 방지하기 위해, 유전체막(91)과 접촉하고 있는 금속막(20)의 재료로는 백금족 금속을 채용하고 있다. 이것에 의해, 커패시터의 누설전류를 실용적인 낮은 레벨로 유지할 수 있다.
또한, 도 20에 나타내는 공정에서는, 고온의 산화성 분위기중에서 유전체막(25)이 형성된다. 이때, 하부전극(24)의 측면은 유전체막(9)으로 덮어져 있지만, 산화종이 이 유전체막 9를 투과하므로, 노출되어 있는 하부전극(24)의 상면뿐만 아니라, 그 측면도 고온의 산화성 분위기에 노출되게 된다. 따라서, 유전체막 9와 하부전극(24)과의 계면에, 유해한 저유전율의 산화물이 형성되지 않기 때문에, 유전체막(9)과 접촉하고 있는 금속막(20)의 재료에는, 내산화성의 백금족 금속을 채용하는 쪽이 바람직하다.
이와 같이, 금속막(20)과 플러그(23)에, 서로 다른 재료를 사용함으로써, 금속막(20)의 재료보다도 저렴한 재료, 예를 들면 질화티타늄(TiN)을 플러그(23)에 사용할 수 있다. 그 때문에, 금속막(20)과 플러그(23)에 서로 동일한 재료를 사용하는 경우보다도, 저비용으로 커패시터를 제조할 수 있다. 또한 백금족 금속은, 백금족 금속 이외의 금속이나 반도체와 합금화가 생기면, 일반적으로 그 내산화성이 저하하므로, 플러그(23)에 사용하는 재료는, 질화티탄으로 대표되는 금속질화물 등의, 백금족 금속과 합금화가 생기지 않은 재료인 쪽이 바람직하다.
또한, 백금족 금속이 아니라 질화티타늄 등으로 플러그(23)를 형성하면, 하부전극(24)의 상면 상에 유전체막(25)을 형성할 때에, 플러그(23)의 상면이 산화되어, 유전체막(9)보다도 비유전율이 낮은, 산화티타늄(TiO2) 등의 산화물이, 플러그(23)의 상면과 유전체막(25)과의 계면에 형성된다. 그 결과, 커패시터 용량이 감소한다.
그러나, 본 발명이 효과를 발휘하여, 혹은 그 적용목적으로 하고 있는 커패시터로는, 일반적으로 하부전극(24)의 애스펙트비가 대단히 크기 때문에, 하부전극(24)의 전체 표면적에서의 플러그(23)의 상면의 면적이 차지하는 비율이 충분히 작고, 전술한 바와 같은 저유전율의 산화물에 의해 생기는 커패시터 용량의 감소를, 허용범위 내로 수습할 수 있다.
또한, 유전체막 9와 접촉하고 있는 금속막(20)의 재료로는, 백금족 금속을 사용하고 있으므로, 유전체막 9와 하부전극(24)과의 계면에, 유해한 저유전율의 산화물이 형성되지 않는다.
또한, 실시예 1, 2에서, 커패시터의 하부전극(11, 24)에 사용되는 재료는, 백금족 단일금속 뿐만 아니라, 백금족 금속끼리의 합금이어도 된다.
본 발명중 제1 국면에 관한 커패시터의 제조방법에 의하면, 하부전극을 형성하기 전에, 제1 유전체막을 형성하고 있다. 그 때문에, 하부전극의 재료로 백금족 금속을 채용하고, 제1 유전체막의 재료로 고유전율의 금속산화물을 채용한 경우에도, 하부전극에 촉매작용이 발생하지 않는다. 그 결과, 전기적 특성이 열화하지 않고, 커패시터를 제조할 수 있다.
또한, 하부전극을 형성하기 전에 제1 유전체막을 형성하고 있으므로, 제1 유전체막의 형성에 CVD법을 채용할 수 있다. 그 때문에, PVD법을 채용한 경우보다도, 고애스펙트비의 홀의 표면에, 막두께가 부족하지 않게 제1 유전체막을 형성할 수 있다. 따라서, 고애스펙트비의 하부전극의 형성에도 대응할 수 있다.
또한, 공정 (f)에서, 제2 홀을 형성할 때에, 하부전극의 일부의 상면으로부터 에칭되므로, 제1 유전체막에 에칭손상이 발생하지 않는다. 그 때문에, 공정 (f)에서, 제1 유전체막의 전기적 특성이 열화하지 않는다. 그 결과, 커패시터의 전기적 성능이 향상한다.
또한, 본 발명중 제2 국면에 관한 커패시터의 제조방법에 의하면, 공정 (f), (g-2)에서, 제1 홀보다 위쪽의 하부전극의 전극재료를 제거하고 있다. 그 때문에, 공정 (g-2)의 실행 후에 얻어진 하부전극은, 그 상면만이 제1 유전체막으로 피복되어 있지 않다. 따라서, 하부전극의 상면만을 충분히 피복하도록, 나머지 유전체막을 형성하면 된다. 그 때문에, 단차 피복성이 나쁜 PVD법으로, 나머지 유전체막을 형성할 수 있다. 그 결과, 하부전극에 촉매작용이 발생하지 않고, 나머지 유전체막을 형성할 수 있다.
또한, 본 발명중 제3 국면에 관한 커패시터의 제조방법에 의하면, 절연막이 제거된 구조의 전체면에 제2 유전체막이 형성되어 있으므로, 간단히 제2, 유전체막을 형성할 수 있다.
또한, 본 발명중 제4 국면에 관한 커패시터의 제조방법에 의하면, 공정 (e)에서의 하부전극의 일부의 재료와, 공정 (g)에서의 하부전극의 나머지 부분의 재료가 서로 다르므로, 공정 (g)에서의 하부전극의 나머지 부분에, 공정 (e)에서의 하부전극의 일부보다도, 저렴한 재료를 사용할 수 있다. 그 때문에, 저비용으로 커패시터를 제조할 수 있다.

Claims (3)

  1. (a) 접속 대상물을 설치하는 공정과,
    (b) 상기 접속 대상물 상에 절연막을 형성하는 공정과,
    (c) 상기 절연막에 제1 홀을 개구하는 공정과,
    (d) 상기 제1 홀 내부를 충전하지 않고, 상기 제1 홀의 표면에 제1 유전체막을 형성하는 공정과,
    (e) 상기 제1 홀 내부를 충전하지 않고, 상기 제1 유전체막 상에 하부전극의 일부를 형성하는 공정과,
    (f) 상기 공정 (e)의 실행에 의해 얻어진 구조를, 상기 제1 홀의 바닥부에 형성되어 있는 상기 하부전극 일부에서 상면으로부터 에칭하여, 상기 접속 대상물에 이르는 제2 홀을 상기 구조에 형성하는 공정과,
    (g) 상기 제1, 2의 홀 내부를 충전하는, 상기 하부전극의 나머지 부분을 형성하는 공정과,
    (h) 상기 공정 (g) 후에, 상기 절연막을 제거하는 공정과,
    (i) 상기 공정 (h) 후에, 상기 제1 유전체막 상에 상부전극을 형성하는 공정을 구비하는 것을 특징으로 하는 커패시터의 제조방법.
  2. 제 1 항에 있어서,
    상기 공정 (c)에서, 상기 절연막의 상면을 향하여 개구시켜, 상기 제1 홀을 형성하고,
    상기 공정 (e)에서, 상기 공정 (d)의 실행에 의해 얻어진 구조의 상면에, 상기 제1 홀 내부를 충전하지 않고, 상기 하부전극의 일부의 전극재료를 형성하며,
    상기 공정 (f)에서, 상기 공정 (e)의 실행에 의해 얻어진 구조를, 상기 하부전극의 일부의 전극재료에서 상면으로부터 에칭하여, 상기 제2 홀을 형성함과 동시에, 상기 제1 홀보다 위쪽의 상기 하부전극의 일부의 전극재료를 제거하고,
    상기 공정 (g)는,
    (g-1) 상기 공정 (f)의 실행에 의해 얻어진 구조의 상면에, 상기 제1, 2의 홀 내부를 충전하면서, 상기 하부전극의 나머지 부분의 전극재료를 형성하는 공정과,
    (g-2) 상기 공정 (g-1) 후에, 상기 제1, 2의 홀보다 위쪽의 상기 하부전극의 나머지 부분의 전극재료를 제거하는 공정을 포함하는 것을 특징으로 하는 커패시터의 제조방법.
  3. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,
    (j) 상기 공정 (i) 전에, 상기 공정 (h)의 실행에 의해 얻어진 구조 상의 전체면에 제2 유전체막을 형성하는 공정을 더 구비하는 것을 특징으로 하는 커패시터의 제조방법.
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