KR20030089712A - Ｓｏｉ 웨이퍼 및 그 제조방법 - Google Patents

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KR20030089712A
KR20030089712A KR10-2003-7013109A KR20037013109A KR20030089712A KR 20030089712 A KR20030089712 A KR 20030089712A KR 20037013109 A KR20037013109 A KR 20037013109A KR 20030089712 A KR20030089712 A KR 20030089712A
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soi
soi wafer
wafer
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ions
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KR10-2003-7013109A
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아가히로지
미타니키요시
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신에쯔 한도타이 가부시키가이샤
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Abstract

본 발명에 의하면 이온 주입 박리법에 의하여 제작된 ＳＯＩ 웨이퍼이고，ＳＯＩ 웨이퍼 에지부에 발생한 베이스 웨이퍼 표면이 노출한 테라스 부의 ＳＯＩ도(島) 영역폭이 １ｍｍ보다 좁은 것 및 ＬＰＤ 검사로 검출된 ＳＯＩ층 표면에 존재한 사이즈가 ０．１９μｍ 이상의 피트상 결함의 밀도가 １ｃｏｕｎｔｓ／ｃｍ2이하인　 ＳＯＩ 웨이퍼 및 그 제조 방법． 이것에 의해 이온 주입 박리법에 의하여 제작된 ＳＯＩ 웨이퍼에서 박리시에 생기는 ＳＯＩ도(島)의 발생을 억제함과 동시에，ＳＯＩ 웨이퍼 표면에 존재한 ＬＰＤ 결함 밀도를 저감한 ＳＯＩ 웨이퍼와 그 제조 방법을 제공하고，디바이스 불량을 저감할 수 있다.

Description

ＳＯＩ 웨이퍼 및 그 제조방법{SOI WAFER AND ITS MANUFACTURING METHOD}
이온주입박리법은 수소이온 또는 희가스이온이 주입된 웨이퍼를 결합후에 박리하여 SOI 웨이퍼를 제조하는 방법이지만, 박리후의 SOI 웨이퍼 에지부에 SOI층이 전사되지 않고, 베이스웨이퍼(지지기판)표면이 노출된 테라스부가 발생하는 것이 있다. 이는 웨이퍼 에지부에는 첩합(貼合)된 웨이퍼간의 결합력이 약해져, SOI층이 베이스 웨이퍼측에 전사되기 어려운 것이 주된 원인이다. 이 SOI 테라스부를 광학현미경으로 관찰하면, SOI층의 에지부에 SOI층이 도상(島狀)으로 고립된 SOI도(島)가 발생하는 것을 알았다. 이러한 SOI도(島)는 디바이스 제작프로세스에서의 HF를 함유하는 수용액(불산)에서의 세정중에 매입산화막(BOX산화막이라고 한다)이 에칭으로 소실되므로 웨이퍼로부터 박리되고, 실리콘 파티클로 되어 디바이스 제작영역에 재부착하여 디바이스 불량의 원인이 되어버리는 것으로 예상된다.
도 1에 이온주입박리법으로 제작된 SOI웨이퍼 에지부의 단면도를 나타낸다.
도 1(a)는 SOI 웨이퍼(10)이며, 그 에지부의 상세를 도1(b)로 나타내었다. (b)에 있어서, SOI 웨이퍼(10)는 SOI층(25), 매입산화막(26), 베이스웨이퍼(27)로 구성되고, 이 에지부에 베이스웨이퍼의 표면이 노출된 테라스부(43)와 SOI층이 도상(島狀)으로 고립된 SOI 도(島:42)가 발생하고 있는 상태를 모식적으로 나타내고 있다.
한편, 이온주입박리법으로 제작된 SOI 웨이퍼를 광학적인 표면검사장치에 의해 관찰하면, LPD로서 검출되는 결함이 존재하는 것을 알 수 있다. LPD(Light Point Defect)는 집광램프로 웨이퍼 표면을 관찰시 휘점상으로 보이는 결함의 총징을 말한다. 이 결함의 정체는 명백하지는 않지만 대부분은 얕은 피트이며, SOI층을 산화하여 얇게 하면 SOI층을 관통하는 구멍으로 되기 때문에, 디바이스 수율에 영향을 미치는 것으로 생각된다.
본 발명은 이온주입된 웨이퍼를 결합후 박리하여 SOI 웨이퍼를 제조하는, 소위, 이온주입박리법(수소이온박리법 또는 스마트캇트법이라고도 칭해진다)에 있어서, 테라스(terrace)부에 발생하는 SOI도(島) 및 SOI 웨이퍼표면의 LPD결함발생을 억제하여 디바이스 불량을 저감하는 방법에 관한 것이다.
도 1은 SOI 웨이퍼의 에지부에 발생하는 테라스와 SOI도(島)를 나타내는 모식도이며,
(a)는 SOI 웨이퍼, (b)는 SOI 웨이퍼의 에지부
도 2는 이온주입량(ions/cm2)의 차이에 따른 SOI도(島)영역폭 및 테라스폭 변화를 나타내는 광학현미경사진으로서.
(a)는 5.5×1016, (b)는 6.5×1016, (c)는 7.5×1016
도 3은 이온주입량에 대한 웨이퍼면내의 LPD밀도(counts/cm2)의 변화를 나타내는 그림이다.
도 4는 본 발명에 따른 SOI 웨이퍼 제조공정의 일례를 나타내는 흐름도이다.
따라서 본 발명은 이러한 문제점을 감안하여 마련된 것으로서, 이온주입박리법으로 제작된 SOI 웨이퍼에 있어서, 박리시에 발생하는 SOI 도(島)의 발생을 억제함과 아울러, SOI 웨이퍼 표면에 존재하는 LPD결함밀도가 저감된 SOI 웨이퍼와 그 제조방법을 제공하고, 디바이스 불량을 저감시키는 것을 주된 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명의 웨이퍼는 이온주입박리법으로 제작된 웨이퍼에서 SOI 웨이퍼의 에지부에 발생하는 베이스웨이퍼의 표면이 노출된 테라스부의 SOI 도(島) 영역폭이 1mm 보다 좁은 것을 특징으로 한다.
이와 같이, 본 발명에서는 SOI 웨이퍼의 에지부에 발생하는 베이스 웨이퍼표면이 노출된 SOI 도(島) 영역폭이 1mm 미만의 것을 얻을 수 있다. 그리고 이러한 SOI 도(島) 영역폭을 1mm 보다 좁은 것으로 하면, 디바이스 제작프로세스에서의 HF 세정중에 매입산화막이 에칭으로 소실되어 웨이퍼로부터 박리되어 실리콘 파티클로 되어 디바이스 제작영역에 재부착하여 디바이스 불량을 유발하는 것이 적어지게 되며 디바이스 수율을 향상시킬 수 있다.
또한, 본 발명의 SOI 웨이퍼는, 이온주입박리법으로 제작된 SOI 웨이퍼에서 LPD검사로 검출되는 SOI층 표면에 존재하는 그 크기가 0.19㎛이상의 피트상 결함밀도가 1counts/cm2이하로 하는 것을 특징으로 한다.
이와 같이, 본 발명에서는 피트상 결함이 극히 적은 SOI 웨이퍼를 얻을 수 있다. 그리고 SOI층 표면에 LPD로서 검출되는 그 크기가 0.19㎛이상의 피트상 결함밀도가 1counts/cm2이하이면, 디바이스불량이 저감되고 디바이스 수율향상을 도모할 수 있다.
다음으로, 본 발명의 SOI 웨이퍼 제조방법은, 이온주입박리법으로 SOI 웨이퍼를 제조하는 방법에 있어서 수소이온 또는 희(希)가스이온의 주입량의 하한을 박리현상의 유무에 의해 결정하고, 수소이온 또는 희가스이온의 상한을 테라스부의 SOI 도(島) 영역폭 또는 SOI 웨이퍼의 LPD검사로 검출되는 피트상 결함밀도에 의해 결정하는 것을 특징으로 한다.
이와 같이 하여 수소이온 또는 희가스이온의 이온의 주입량을 결정하여 주입하면, 박리시에 발생하기 쉬운 SOI도(島)의 발생이 억제되고, 또한 SOI 웨이퍼 표면에 존재하는 LPD 결함밀도가 저감된 SOI 웨이퍼를 제작할 수 있다.
구체적으로, 수소이온의 주입량을 5×1016ions/cm2이상, 7.5×1016ions/cm2미만으로 한다.
이와 같이 하면, 박리시에 발생하기 쉬운 SOI 웨이퍼 에지부의 SOI 도(島) 영역폭을 1mm이하로 저감시킬 수 있으므로, SOI층을 확실하게 베이스 웨이퍼에 전사할 수 있음과 아울러, SOI 웨이퍼 표면에 존재하는 LPD 결함밀도가 극도로 저감된 SOI 웨이퍼를 제작할 수 있다. 또한 상기 범주의 주입량으로 함으로써 웨이퍼를 안정하게 박리시킬 수 있다.
이상과 같이, 본 발명에 의하면 이온주입박리법으로 제작된 SOI 웨이퍼에 있어서, 박리시에 발생하는 SOI도(島)의 발생을 억제함과 아울러, SOI 웨이퍼 표면에 존재하는 LPD 결함밀도가 저감된 SOI 웨이퍼와 그 제조방법을 제공할 수 있으며, 디바이스 불량을 저감시킬 수 있다.
이하, 본 발명에 대하여 상세히 설명한다.
본 발명자 등은 이온주입박리법으로 제작된 SOI 웨이퍼에 있어서, 박리시에 발생하는 SOI도(島)의 발생을 억제하고, 또한 SOI 웨이퍼 표면에 존재하는 LPD 결함밀도가 저감된 SOI 웨이퍼를 제작함에는, 수소이온 또는 희가스이온의 주입량을 소정범위로 제어하면 좋은 것을 발견하고, 제조조건을 정밀히 조사하여 본 발명을 완성시킨 것이다．
ＳＯＩ 웨이퍼의 에지부에 발생한 베이스 웨이퍼 표면이 노출한 테라스 부에 폭으로 남는 이른바 ＳＯＩ도(島)는 박리 열처리후에 관찰된다．그리고，이온주입박리법에 있어서 박리는，박리 열처리중에 발생한 수소 또는 희가스에 의하여 야기된 결함의 성장과，주입된 수소 또는 희가스의 기화에 의한 급격한 체적 팽창의 힘에 의하여 일어나는 것이라고 생각되고 있으며，테라스부가 있는 웨이퍼 에지 부에서는 접합한 웨이퍼 표면의 에지 부에 있어서 연마다레(부스러기)의 영향에 의하여 접합한 웨이퍼 사이의 결합력이 약하고，ＳＯＩ층이 베이스 웨이퍼 측에 전사되기 어려운 것이 주원인으로 발생한 것이라고 생각되고 있다．
본 발명자 등은，이와 같은 박리 현상의 특징을 감안하여，주입한 수소 이온의 양을 종래의 ８×１０16ｉｏｎｓ／ｃｍ2보다 적게 하면，ＳＯＩ도(島) 영역폭을 저감할 수 있음을 발견하였다．
즉，수소이온의 주입량을 ５×１０16ｉｏｎｓ／ｃｍ2이상，７．５×１０16／ｃｍ2미만으로 하면，ＳＯＩ도(島) 영역폭을 １ｍｍ 이하로 할 수 있고，또한 ＬＰＤ 검사로 검출된 ＳＯＩ층 표면에 존재한 사이즈가 ０．１９㎛이상의 피트상 결함의 밀도를 １ｃｏｕｎｔｓ／ｃｍ2이하로 할 수 있다．
수소 이온 주입량이 ７．５×１０16ｉｏｎｓ／ｃｍ2이상이 되면, ＳＯＩ도(島) 영역폭이 폭넓게 되는 이유는 현재 명확하지 않지만 ，수소 이온의 주입량이 필요 이상으로 많다면 ，수소의 기화 팽창에 수반한 힘이 너무 강하여 수소야기결함이 미성장인 채 박리해 버린다．그 결과，ＳＯＩ도(島)와 같이 횡방향의 연결이 없는 상태에서 박리한 영역이 생겨 버린다고 생각된다．
또，수소의 도즈 양을 ５×１０16ｉｏｎｓ／ｃｍ2미만으로 한다면 수소의 주입량이 너무 적어서 결함의 형성이나 수소의 기화 팽창에 의한 힘이 부족하고，부분적으로 밖에 ＳＯＩ 층이 베이스 웨이퍼에 전사되지 않고，웨이퍼 전면을 박리한 것 자체가 불능으로 되어 ＳＯＩ 웨이퍼를 제작하는 것이 가능하지 않다고 판단되었다. 이 때문에，이온 주입 박리법에 있어서 수소의 도즈 양은 ５×１０16ｉｏｎｓ／ｃｍ2이상，７．５×１０16ｉｏｎｓ／ｃｍ2미만으로 할 필요가 있고, 안정되게 박리를 행하는데 ５．５×１０16ｉｏｎｓ／ｃｍ2이상，바람직한 것은 ６×１０16ｉｏｎｓ／ｃｍ2를 초과한 주입량으로 ＳＯＩ 웨이퍼를 제조하는 것이 바람직하다．이와 같이 수소 이온의 주입에 관해서는，도즈 양에 최적치가 존재한 것이 분명해졌지만 ，이 현상은 상기 메커니즘을 고려하면，수소 이온뿐만 아니라 희가스 이온을 주입한 경우에도 들어맞을 것으로 추측된다．
또，ＳＯＩ층 표면을 광학적인 표면 검사 장치에 의하여 관찰하면 ，ＬＰＤ로서 검출된 결함의 밀도가 수소 이온 주입량에 의존하고，주입량을 ７．５×１０16ｉｏｎｓ／ｃｍ2이상으로 한다면 극단적으로 ＬＰＤ가 증가한 것을 알았다．종래의 주입량인　 ８×１０16ｉｏｎｓ／ｃｍ2에서는 약 ２ｃｏｕｎｔｓ／ｃｍ2이상이나 있던 것이 １ｃｏｕｎｔｓ／ｃｍ2이하로 격감시킬 수 있다．
이처럼 본 발명으로는，이온 주입 박리법에 있어 수소 이온 또는 희가스 이온의 주입량의 하한을 박리 현상의 유무에 의하여 결정하여 수소 이온 또는 희가스 이온의 주입량의 상한을 테라스 부의 ＳＯＩ도 영역폭 또는 ＳＯＩ 웨이퍼의 ＬＰＤ 검사로 검출된 피트상 결함의 밀도에 의하여 정하도록 한다．
이하，본 발명을 도면을 참조하여 상세히 설명한다.
여기에서 ，도 ４는 이온 주입 박리법에 의하여，수소이온을 주입한 웨이퍼를 결합 및 박리한 ＳＯＩ 웨이퍼를 제작하는 제조 공정의 일례를 나타내는 플로우 도이다. ２장의 실리콘 웨이퍼를 결합한 경우를 중심으로 설명한다．
이 이온 주입한 웨이퍼를 결합 및 박리하여 ＳＯＩ 웨이퍼를 제조하는 이온 주입 박리법에는 ，예를 들면 처리 공정 순서의 차이로부터 Ａ 법과 Ｂ 법이 있고, 우선Ａ 법으로부터 설명한다．
Ａ 법의 공정１로는，２장의 실리콘 경면 웨이퍼를 준비하는 것이고, 디바이스의 사양에 맞는 웨이퍼(２０，２１)을 준비한다．공정２로는 ，그 중의 적어도 한편의 웨이퍼，여기에서는 웨이퍼(２０)을 열산화하고，그 표면에 약 ０．１μｍ∼２．０μｍ 두께의 산화막(３０)을 형성한다．공정３으로는，또 한 쪽의 웨이퍼 (２１)의 편면에 대하여 수소 이온 또는 희가스（여기에서는 수소 이온）를 주입하고，이온의 평균 진입 깊이에 있어 표면에 평행한 미소 기포층（봉입 층: ４０)을 형성시키는 것으로 ，이 주입 온도는 ２５∼４５０℃가 바람직하다．공정４는 ，수소이온을 주입한 웨이퍼(２１)의 수소 이온 주입면에 웨이퍼(２０)의 산화막 (３０)의 면을 서로 포개고 밀착시키는 공정으로 상온의 청정한 분위기하에서 ２장의 웨이퍼의 표면 사이를 접촉시키는 것에 의하여，접착제 등을 이용하지 않고 웨이퍼 사이를 접착한다．
다음에，공정５로는 봉입층(４０)을 경계로서 상부 실리콘 (２８: 박리 웨이퍼）과 하부 ＳＯＩ 웨이퍼 (１０:ＳＯＩ 층 ２５＋매입 산화막 ２６＋베이스 웨이퍼 ２７）를 분리하는 박리 열처리 공정에서，불활성 가스 분위기하 ４００∼６００℃ 또는 그 이상의 온도로 열처리를 가하면，박리 열처리중에 발생한 수소야기결함의 성장과 주입된 수소의 기화에 의한 급격한 체적 팽창의 힘에 의하여 상부 실리콘과 하부 ＳＯＩ 웨이퍼로 분리된다．박리된 상부 실리콘(２８)은 제거하여 둔다. 또한, 최근에는 이온 주입 박리법의 일종이지만，주입된 이온을 플라즈마 상태에서 주입하는 것에 의하여，박리 공정을 실온에서 행한 기술도 개발되고 있다．그 경우에는 상기 박리 열처리는 불필요하게 된다．
그리고，공정６으로는，상기 공정４의 밀착 공정에서 밀착시킨 웨이퍼 사이의 결합력으로는 그대로 디바이스 공정에서 사용하는데 약하기 때문에 하부 ＳＯＩ 웨이퍼(１０)에 열처리를 행하고 결합 강도를 충분한 것으로 할 필요가 있지만，이 열처리는 불활성 가스 분위기하，１０５０℃∼１２００℃로 ３０분에서 ２ 시간의 범위에서 행한 것이 바람직하다.
또한, 이 공정５의 박리 열처리와 공정６의 결합 열처리를 연속적으로 행하고, 공정５로 박리한 상부 실리콘을 하부 ＳＯＩ 웨이퍼로부터 제거하지 않고 공정６의 결합 열처리를 연속하여 실시해도 상관하지 않고 ，또，공정５의 열처리와 공정６의 열처리를 동시에 겸하여 행해도 좋다．
다음에，공정７은 ，터치폴리시 공정으로，연마의 부착판이 ７０ｎｍ∼１３０ｎｍ，바람직한 것은 １００ｎｍ 정도로 되도록 경면(50) 연마한다．
이상이 공정을 거쳐 결정 결함층이 없고，막두께 균일성이 높은 ＳＯＩ 층 (２５)를 갖는 고품질의 ＳＯＩ 웨이퍼 (１０)을 제조할 수 있다．
계속하여 Ｂ 법에 의한 ＳＯＩ 웨이퍼의 제조 방법은 ，공정１로 디바이스의 사양에 맞는２장의 실리콘 경면 웨이퍼(２２，２３)을 준비한다．공정２로는 ，그 중의 적어도 한편의 웨이퍼(２３)을 열산화하고，그 표면에 약 ０．１μｍ∼２．０μｍ 두께의 산화막(３１)을 형성한다．공정３으로는，웨이퍼(２３)의 산화막(３１)면에 대하여 수소 이온 또는 희가스（여기에서는 수소 이온）를 주입하고，이온의 평균 진입 깊이에 있어 표면에 평행한 미소 기포층봉입층(4１)을 형성시킨다．이 주입 온도는 ２５∼４５０℃가 바람직하다．공정４는，수소 이온 주입한 웨이퍼(２３)의 수소이온 주입 면인　산화막(３１)의 면에 실리콘 웨이퍼(２２)를 서로 포개는 공정이고，상온의 청정한 분위기하에서 ２장의 웨이퍼의 표면 사이를 접촉시키는 것에 의하여，접착제 등을 이용하지 않고 웨이퍼 사이가 접착한다．다음에，공정５로부터 공정７까지는 ，Ａ 법과 동일한 처리 공정을 거쳐，결정 결함이 없게 막두께가 균일한 ＳＯＩ 층을 갖는 ＳＯＩ 웨이퍼를 얻을 수 있다．
본 발명은 ，상기 이온 주입 박리법에 있어서 공정３에서 ，한편의 웨이퍼에 수소 이온을 주입할 때의 이온 주입량을 ５×１０16ｉｏｎｓ／ｃｍ2이상，７．５×１０16／ｃｍ2미만으로 한다．이와 같이 하여 박리시에 생기기 쉬운 ＳＯＩ 웨이퍼 에지부의 ＳＯＩ도(島) 영역폭을 １ｍｍ 이하로 저감시킴과 동시에，ＳＯＩ 웨이퍼표면에 존재한 ＬＰＤ 결함 밀도를 극도로 저감한 ＳＯＩ 웨이퍼를 제작할 수 있다．또，상기 범위의 주입량으로 하는 것에 의하여 웨이퍼를 안정되게 박리시킬 수 있다．
이하，본 발명의 실시예를 들어 구체적으로 설명하지만 ，본 발명은 이들로 한정되는 것이 아니다．
[실시예]
자장을 인가하고 인상한 ＭＣＺ 법（Ｍａｇｎｅｔｉｃ ｆｉｅｌｄ ａｐｐｌｉｅｄ Ｃzｏｃｈｒａｌｓｋｉ ｍｅｔｈｏｄ）을 이용하여，인상조건을 제어하고 이른바 글로인 결함을 저감한 실리콘 단결정을 인상하고，이 잉고트를 통상의 방법에 의하여 가공하고，결정 전체의 ＣＯＰ를 저감한 실리콘 경면 웨이퍼（직경 ２００ｍｍ，결정 방위＜１００＞，도전형ｐ 형，저항 률１０Ω·ｃｍ）를 제작하였다．
이 웨이퍼 표면의 ＣＯＰ를 표면 검사 장치（ＫＬＡ텐콜사 제조，ＳＰ－１）에 의하여 측정한 점，직경 ０．１９μｍ 이상의 ＣＯＰ는 전혀 존재하지 않았다．여기에서 ＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅ）란 ，글로인 결함의 １개에 ，０．１∼０．２μｍ 정도의 크기의 공동형의 결함을 말한다．
다음에 이 웨이퍼를 이용하여，아래와 같은 프로세스 조건에 이온 주입 박리법에 의한 ＳＯＩ 웨이퍼를 각 조건에 대해３장씩 제작하였다．
１）매입산화막 두께：１４５ｎｍ， ＳＯＩ 막두께：１６０ｎｍ，
２）수소 이온 주입 조건 주입 에너지：５６ｋｅＶ， 도즈 양：４．５×１０16ｉｏｎｓ／ｃｍ2，５．５×１０16，６．５×１０16，７．０×１０16，７．５×１０16，８．５×１０16ｉｏｎｓ／ｃｍ2의 ６ 수준，
３）박리 열처리 온도：５００℃， 시간：３０분 ，
분위기：불활성 가스（Ａｒ），
４）결합 열처리 온도：１１００℃， 시간：２ 시간，
５）터치폴리시 연마 대：１００ｎｍ，
상기 각 도즈 양으로 ＳＯＩ 웨이퍼를 제조한 후，ＳＯＩ도(島) 영역폭 및 테라스 폭을 광학 현미경으로 측정하였다．측정 결과를 표 １，도 ２에 나타낸다．
이러한 결과로부터 ，ＳＯＩ도(島)(４２)의 영역폭은 수소 주입량이 ７．５×１０16ｉｏｎｓ／ｃｍ2이상으로 된다면 급격하게 폭이 폭넓게 되는 것으로 이해되었다．또한，ＳＯＩ도(島) 영역폭이 폭넓게 되면 ，테라스(４３) 폭도 동일한 경향으로 폭넓게 되는 것이 이해되었다．
또한，수소의 도즈 양을 ５×１０16ｉｏｎｓ／ｃｍ2미만으로 한다면 수소의 주입량이 너무 적으면 결함의 형성이나 수소의 기화 팽창에 의한 힘이 부족하고，부분적으로 밖에 ＳＯＩ 층이 베이스 웨이퍼에 전사되지 않고 전면 박리가 곤란해지고，ＳＯＩ 웨이퍼를 제작할 수 없는 것이다．
상기 결과로부터，수소 이온 주입 박리법에 있어 ＳＯＩ 테라스 폭을 좁게 하고，또한 ＳＯＩ도(島)의 발생을 저감하는데 수소 주입량을 ７．５×１０16ｉｏｎｓ／ｃｍ2미만으로 하면 좋다．또，７．５×１０16ｉｏｎｓ／ｃｍ2미만으로 ５×１０16ｉｏｎｓ／ｃｍ2이상의 주입량이라면，테라스 폭이나 ＳＯＩ도(島)의 발생은 거의 동일한 정도였다.
시험번호 수소이온주입량[×1016ions/cm2] SOI도(島)영역폭[mm] 테라스폭[mm]
1 4.5 SOI층의 베이스 웨이퍼의 전사불능
2 5.5 0.2 2.2
3 6.5 0.3 2.2
4 7.0 0.3 2.2
5 7.5 1.0 2.6
6 8.5 1.5 3.2
한편，각 도즈 양의 조건하에서 제작한 ＳＯＩ 웨이퍼의 표면의 ＬＰＤ 밀도를 ，광학적 표면 검사 장치（ＫＬＡ텐콜사 제조, ＳＰ－１）로 측정하였다．ＬＰＤ의 사이즈는 ０．１９μｍ 이상，에지부의 제외 영역은 ５ｍｍ였다．３ 수준의 도즈 양으로의 웨이퍼 면내의 평균 ＬＰＤ 밀도를 도 ３에 나타낸다．주입량을 ７．５×１０16ｉｏｎｓ／ｃｍ2이상으로 한다면 극단적으로 ＬＰＤ가 증가하여，７．５×１０16ｉｏｎｓ／ｃｍ2미만의 주입량이면，거의 동일한 정도에 억제되는 것을 나타내고 있다．
따라서 이온 주입 박리법에 의하여 ＳＯＩ 웨이퍼를 제조한 방법에 있어，주입한 수소의 양을 ５×１０16ｉｏｎｓ／ｃｍ2이상，７．５×１０16ｉｏｎｓ／ｃｍ2미만으로 하는 것이 좋으며， 또한 바람직한 것은，５．５×１０16ｉｏｎｓ／ｃｍ2이상，７×１０16ｉｏｎｓ／ｃｍ2이하로 하는 것이 좋다．
또한，본 발명은 ，상기 실시 형태로 한정되는 것이 아니다．상기 실시 형태는 ，예시이고，본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고，동일한 작용 효과를 이루는 것은 ，어떠한 것이어도 본 발명의 기술적 범위에 포함된다．
예를 들면，상기 실시 형태에 있어서는，직경８ 인치의 실리콘 단결정 웨이퍼를 사용한 경우에 대해 예를 들고 설명했지만 ，본 발명은 이것에는 한정되지 않고，직경 ４∼１６ 인치 또는 그 이상의 실리콘 단결정 웨이퍼에도 적용할 수 있다．또한, 실리콘 단결정 웨이퍼 사이의 접합뿐만 아니라，실리콘 단결정 웨이퍼와 절연 기판（석영，알루미나，사파이어，탄화 규소 등）과의 접합에도 적용할 수 있다．

Claims (4)

  1. 이온 주입 박리법에 의하여 제작된 ＳＯＩ 웨이퍼이고, ＳＯＩ 웨이퍼 에지 부에 발생한 베이스 웨이퍼 표면이 노출한 테라스 부의 ＳＯＩ도(島) 영역폭이 １ｍｍ 보다 좁은 것을 특징으로 하는 ＳＯＩ 웨이퍼．
  2. 이온 주입 박리법에 의하여 제작된 ＳＯＩ 웨이퍼이고，ＬＰＤ 검사로 검출된 ＳＯＩ층 표면에 존재한 사이즈가 ０．１９μｍ 이상의 피트상 결함의 밀도가 １ｃｏｕｎｔｓ／ｃｍ2이하인 것을 특징으로 하는 ＳＯＩ 웨이퍼．
  3. 이온 주입 박리법에 의하여 ＳＯＩ 웨이퍼를 제조하는 방법에 있어서，수소 이온 또는 희가스 이온의 주입량의 하한을 박리 현상의 유무에 의하여 결정하고，수소 이온 또는 희가스 이온의 주입량의 상한을 테라스부의 ＳＯＩ도(島) 영역폭 또는 ＳＯＩ 웨이퍼의 ＬＰＤ 검사로 검출된 피트상 결함의 밀도에 의하여 정하는 것을 특징으로 하는 ＳＯＩ 웨이퍼의 제조 방법．
  4. 이온 주입 박리법에 의하여 ＳＯＩ 웨이퍼를 제조한 방법에 있어서，수소 이온의 주입량을 ５×１０16ｉｏｎｓ／ｃｍ2이상，７．５×１０16／ｃｍ2미만으로 하는 것을 특징으로 하는 ＳＯＩ 웨이퍼의 제조 방법．
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2855908B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince
DE10336271B4 (de) * 2003-08-07 2008-02-07 Siltronic Ag Siliciumscheibe und Verfahren zu deren Herstellung
JP4617788B2 (ja) * 2004-09-10 2011-01-26 信越半導体株式会社 貼り合わせウェーハの評価方法及び貼り合わせウェーハの評価装置
US7422956B2 (en) * 2004-12-08 2008-09-09 Advanced Micro Devices, Inc. Semiconductor device and method of making semiconductor device comprising multiple stacked hybrid orientation layers
WO2006070220A1 (en) * 2004-12-28 2006-07-06 S.O.I.Tec Silicon On Insulator Technologies Method for obtaining a thin layer having a low density of holes
US7691730B2 (en) * 2005-11-22 2010-04-06 Corning Incorporated Large area semiconductor on glass insulator
EP1798764A1 (en) * 2005-12-14 2007-06-20 STMicroelectronics S.r.l. Process for manufacturing wafers usable in the semiconductor industry
JP4839818B2 (ja) * 2005-12-16 2011-12-21 信越半導体株式会社 貼り合わせ基板の製造方法
JP5028845B2 (ja) * 2006-04-14 2012-09-19 株式会社Ｓｕｍｃｏ 貼り合わせウェーハ及びその製造方法
JP2008153411A (ja) * 2006-12-18 2008-07-03 Shin Etsu Chem Co Ltd Ｓｏｉ基板の製造方法
EP1993126B1 (en) * 2007-05-18 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor substrate
JP5119742B2 (ja) * 2007-05-25 2013-01-16 信越半導体株式会社 貼り合わせウエーハの製造方法
JP2009054837A (ja) * 2007-08-28 2009-03-12 Sumco Corp Ｓｉｍｏｘウェーハ製造方法およびｓｉｍｏｘウェーハ
JP2009231376A (ja) * 2008-03-19 2009-10-08 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハ及び半導体デバイスならびにｓｏｉウェーハの製造方法
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5244650B2 (ja) 2009-02-26 2013-07-24 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP5674304B2 (ja) * 2009-11-13 2015-02-25 ラピスセミコンダクタ株式会社 Ｓｏｉウェハの製造方法
JP5688709B2 (ja) 2010-09-24 2015-03-25 国立大学法人東京農工大学 薄膜半導体基板の製造方法
JPWO2013105634A1 (ja) 2012-01-12 2015-05-11 信越化学工業株式会社 熱酸化異種複合基板及びその製造方法
JP5978764B2 (ja) 2012-05-24 2016-08-24 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP5862521B2 (ja) 2012-09-03 2016-02-16 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP6056516B2 (ja) 2013-02-01 2017-01-11 信越半導体株式会社 Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP6380245B2 (ja) * 2015-06-15 2018-08-29 信越半導体株式会社 Ｓｏｉウェーハの製造方法
FR3048548B1 (fr) * 2016-03-02 2018-03-02 Soitec Procede de determination d'une energie convenable d'implantation dans un substrat donneur et procede de fabrication d'une structure de type semi-conducteur sur isolant
FR3063176A1 (fr) * 2017-02-17 2018-08-24 Soitec Masquage d'une zone au bord d'un substrat donneur lors d'une etape d'implantation ionique
JP7218710B2 (ja) * 2019-11-07 2023-02-07 株式会社Sumco レーザー表面検査装置の座標位置特定精度校正方法および半導体ウェーハの評価方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4104090A (en) * 1977-02-24 1978-08-01 International Business Machines Corporation Total dielectric isolation utilizing a combination of reactive ion etching, anodic etching, and thermal oxidation
US4717681A (en) * 1986-05-19 1988-01-05 Texas Instruments Incorporated Method of making a heterojunction bipolar transistor with SIPOS
US4760036A (en) * 1987-06-15 1988-07-26 Delco Electronics Corporation Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation
US4849370A (en) * 1987-12-21 1989-07-18 Texas Instruments Incorporated Anodizable strain layer for SOI semiconductor structures
JP2604488B2 (ja) * 1989-06-21 1997-04-30 富士通株式会社 接合ウエハおよびその製造方法
JPH0964321A (ja) 1995-08-24 1997-03-07 Komatsu Electron Metals Co Ltd Ｓｏｉ基板の製造方法
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JPH11145438A (ja) 1997-11-13 1999-05-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP3496508B2 (ja) 1998-03-02 2004-02-16 三菱住友シリコン株式会社 張り合わせシリコンウェーハおよびその製造方法
JP3500063B2 (ja) * 1998-04-23 2004-02-23 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
JPH11329997A (ja) * 1998-05-15 1999-11-30 Canon Inc 貼り合わせ基材とその作製方法
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP3395661B2 (ja) * 1998-07-07 2003-04-14 信越半導体株式会社 Ｓｏｉウエーハの製造方法
JP3385972B2 (ja) * 1998-07-10 2003-03-10 信越半導体株式会社 貼り合わせウェーハの製造方法および貼り合わせウェーハ
JP4228419B2 (ja) * 1998-07-29 2009-02-25 信越半導体株式会社 Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ
JP2000124092A (ja) * 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
US6346458B1 (en) * 1998-12-31 2002-02-12 Robert W. Bower Transposed split of ion cut materials
US6420243B1 (en) * 2000-12-04 2002-07-16 Motorola, Inc. Method for producing SOI wafers by delamination

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Publication number Publication date
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