KR20030065410A - 반도체 표시 장치 및 그 제조 방법 - Google Patents

반도체 표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20030065410A
KR20030065410A KR10-2003-0005820A KR20030005820A KR20030065410A KR 20030065410 A KR20030065410 A KR 20030065410A KR 20030005820 A KR20030005820 A KR 20030005820A KR 20030065410 A KR20030065410 A KR 20030065410A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor
driving
display device
drive
Prior art date
Application number
KR10-2003-0005820A
Other languages
English (en)
Other versions
KR100549760B1 (ko
Inventor
사노게이이찌
야마다쯔또무
Original Assignee
산요 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산요 덴키 가부시키가이샤 filed Critical 산요 덴키 가부시키가이샤
Publication of KR20030065410A publication Critical patent/KR20030065410A/ko
Application granted granted Critical
Publication of KR100549760B1 publication Critical patent/KR100549760B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1281—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor by using structural features to control crystal growth, e.g. placement of grain filters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

표시 품질이 보다 높은 반도체 표시 장치 및 그 제조 방법을 제공하는 데 있다. 화소 영역의 각 도트에 대응하여 이것을 구동하는 트랜지스터 DTFT가 형성되어 있다(도 2의 (a)). 한편, 화소 영역의 주변에는 구동 회로를 구성하는 트랜지스터 TFT가 형성되어 있다(도 2의 (b)). 이 트랜지스터 DTFT를 구성하는 다결정 실리콘(10)과, 트랜지스터 TFT를 구성하는 다결정 실리콘(15)은 동일한 비정질 실리콘에 대한 레이저 조사 공정으로 생성된다. 단, 트랜지스터 DTFT의 하방에는 방열성이 우수한 차광층 배선 SL이 형성되어 있다. 이 때문에, 이 트랜지스터 DTFT를 구성하는 다결정 실리콘(10)의 결정립의 입경은 트랜지스터 DTFT를 구성하는 다결정 실리콘(15)의 결정립의 입경보다 작게 설정된다.

Description

반도체 표시 장치 및 그 제조 방법{SEMICONDUCTOR DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 표시 장치 및 그 제조 방법에 관한 것이다.
반도체 표시 장치로서, 액정 표시 장치나 일렉트로 루미네센스(이하, EL) 표시 장치 등의 표시 장치가 있다. 그리고, 이러한 표시 장치 중, 고정밀 표시 장치 등에는 표시의 최소 단위인 각 도트에 대응하여 박막 트랜지스터(이하, TFT) 등의 구동 소자가 형성되는, 소위 액티브 매트릭스형이 채용된다.
이 액티브 매트릭스 방식의 표시 장치에서는, 액정 용량이나 EL 소자 등의표시 소자를 화소마다 구동하는 구동 소자와, 신호선을 통해 이 구동 소자를 구동하는 구동 회로를 구비하고 있다.
그리고, 구동 회로에 의해 각 화소의 각 구동 소자가 제어 되어 표시 소자가 구동된다.
이러한 반도체 표시 장치에 있어서는 단결정립 실리콘이 집합된 다결정 실리콘이 자주 이용된다. 이 다결정 실리콘이 능동층에 이용된 TFT에서는 다결정 실리콘의 입경이 그 성능에 크게 영향을 준다. 일반적으로는, 구동 소자나 구동 회로 내의 소자의 능동층에 이용되는 다결정 실리콘의 입경이 클수록, 그 TFT의 능력이 향상된다고 생각되고 있다.
이것은, 결정립의 계면인 입계는 소자를 흐르는 캐리어에 대해 부하(트랩)로서 작용하므로, 입경이 클수록 TFT의 채널 내에 존재하는 입계의 비율이 감소하기 때문이다. 이 때문에, 다결정 실리콘을 대입경화하는 다양한 방법이 제안되고 있으며, 이들 방법을 이용하여 대입경의 다결정 실리콘을 이용한 표시 장치의 개발도 진행되고 있다.
그런데, 상기 대입경 다결정 실리콘의 TFT를 이용한 표시 장치에 있어서는, TFT의 성능에 변동이 있으며, 오히려 표시 품질의 저하를 초래할 가능성이 있다.
이하, 이에 대하여 도 7을 이용하여 설명한다.
즉, 도 7의 (a-1)에 도시된 바와 같이, 결정립이 채널 영역의 크기와 비교하여 작을 경우에는, 도 7의 (a-2)에 도시된 바와 같이, 다른 위치에 형성된 각 채널에 존재하는 입계의 비율은 거의 동등하게 된다. 이에 대하여, 도 7의 (b-1)에 도시된 바와 같이 입경이 큰 경우에는 채널을 형성하는 위치에 의해, 각 채널에 존재하는 입계의 비율에 변동이 생긴다. 즉, 도 7의 (b-2)의 케이스 A와 같이 채널에 존재하는 입계의 비율이 상당히 작은 것이 있는 반면, 케이스 B와 같이 채널에 존재하는 입계의 비율이 큰 것도 있다. 이와 같이, 다결정 실리콘이 대입경화하면, TFT의 각 채널에 존재하는 입계의 비율이 그 위치에 따라 크게 달라지므로, TFT 사이에서 특성에 변동을 일으키게 된다. 그리고, 이러한 TFT를 표시 장치의 구동 소자에 이용하면 표시에 변동이 발생하여, 표시 품질이 저하된다.
본 발명은 이러한 실정에 감안하여 이루어진 것으로, 그 목적은 표시 품질이 보다 높은 반도체 표시 장치 및 그 제조 방법을 제공하는 데 있다.
도 1은 본 발명에 따른 반도체 표시 장치를 액정 표시 장치에 적용한 일 실시예에 대한 회로도.
도 2는 동 실시예의 단면 구조를 도시하는 단면도.
도 3은 유리 기판 상 또는 차광층 상의 산화 실리콘의 막 두께와, 다결정 실리콘의 결정립의 입경과의 관계를 설명하는 도면.
도 4는 동 실시예의 액정 표시 장치의 제조 공정을 도시하는 단면도.
도 5는 본 발명에 따른 액정 표시 장치의 차광층의 다른 접속 방법을 도시하는 회로 구성도.
도 6은 본 발명의 실시예에 따른 다른 표시 장치의 개략 구성을 도시하는 도면.
도 7은 다결정 실리콘의 결정립의 입경과, 트랜지스터의 채널에 점하는 입계의 비율과의 관계를 설명하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 유리 기판
2 : 버퍼층
3 : 비정질 실리콘
10, 15 : 다결정 실리콘
11 : 절연막
12, 22 : 전극
20 : 층간 절연막
21 : 컨택트홀
30 : 평탄화 절연막
100 : 화소 회로
101 : 구동 회로
110 : 수평 주사 드라이버
120 : 수직 주사 드라이버
본 발명은, 화소 영역 내의 각 표시 소자에 대응하여 해당 화소 영역 내에 형성된 구동 소자와, 해당 화소 영역 외에 형성되고 해당 구동 소자를 구동하는 구동 회로를 포함한 반도체 표시 장치로서, 상기 구동 소자를 구성하는 다결정 반도체의 결정립의 입경이, 상기 구동 회로 내의 소자를 구성하는 다결정 반도체의 결정립의 입경보다 작게 설정되어 있는 것을 그 요지로 한다.
본 발명에서, 구동 소자 및 구동 회로 내의 소자를 구성하는 다결정 반도체는 투명 기판 상에 형성된 버퍼층 상에 형성되어 있으며, 상기 투명 기판 및 상기 버퍼 층간 내의 상기 구동 소자에 대응하는 부분에는 금속층이 형성되어 있는 것을 그 요지로 한다.
본 발명에서, 금속층은 투명 기판 측으로부터의 구동 소자로의 광의 조사를 차단하는 금속으로 이루어지는 차광층인 것을 그 요지로 한다.
본 발명에서, 금속층에는, 해당 금속층의 상방에 형성된, 대응하는 화소 영역의 구동 소자를 주사하는 주사선과 동일 신호, 또는 정전압이 인가되는 것을 그 요지로 한다.
또한, 본 발명은, 화소 영역 내의 각 표시 소자에 대응하여 형성되는 구동 소자와, 해당 구동 소자를 구동하는 구동 회로를 형성하기 위하여, 절연층 상에 형성되고 반도체층에 광 에너지를 조사하여 해당 반도체층을 다결정화하는 반도체 표시 장치의 제조 방법으로서, 상기 광 에너지의 조사에 앞서, 상기 절연층의 하방이고 또한 상기 구동 소자에 대응한 영역에 금속층을 형성한 후, 상기 금속층 및 상기 구동 소자 간의 상기 절연층의 막 두께를 조정함으로서, 상기 광 에너지에 의해 결정화되는 상기 구동 소자의 부분의 반도체층의 입경을 상기 구동 회로의 부분의 반도체층의 입경보다 작게 하는 것을 그 요지로 한다.
또한, 본 발명은, 투명 기판 상에, 표시 장치의 화소 영역 내의 각 표시 소자에 대응하여 형성되는 구동 소자와, 해당 구동 소자를 구동하는 구동 회로를 형성하는 반도체 표시 장치의 제조 방법으로서, 상기 투명 기판 상의 상기 구동 소자를 형성하는 영역에 대응하여 금속으로 이루어지는 차광층을 형성하는 공정과, 상기 투명 기판 및 상기 차광층 상에 버퍼층을 형성하는 공정과, 상기 버퍼층 상에 반도체층을 형성하는 공정과, 상기 반도체층에 레이저를 조사하여 상기 반도체층을 다결정화시키는 공정을 포함하는 것을 그 요지로 한다.
〈실시예〉
이하, 본 발명에 따른 반도체 표시 장치 및 그 제조 방법을 액정 표시 장치 및 그 제조 방법에 적용한 일 실시예에 대하여, 도면을 참조하여 설명한다.
도 1은 본 실시예에 따른 액정 표시 장치에 대한 개략 회로도이다.
이 액정 표시 장치는, 도 1에 도시한 바와 같이 화소 영역에 형성된 화소 회로(100)와, 동 화소 영역의 주변에 형성되는 드라이버 영역의 구동 회로(101)로 이루어지고, 구동 회로(101)는 샘플링 스위치 SW 및 수평 주사 드라이버(110) 및 수직 주사 드라이버(120)를 구비하고 있다. 또, 화소 회로(100) 및 구동 회로(101)는 동일 기판 상에 형성되어 있다.
여기서, 화소 회로(100)에는 각 화소에 대응하여 한 쌍의 화소 전극 PE 및 대향 전극 CE 사이에 표시 소자가 되는 액정 LC(액정 용량)가 구비되어 있으며, 이들 각 화소에 대응한 대향 전극 CE는 서로 도통 상태로 되어 있으며, 동 전위(Vcom)로 설정되어 있다. 이에 대하여, 화소 전극 PE는 톱 게이트형 더블 게이트 트랜지스터 DTFT의 소스 s와, 수평 주사 방향으로 배열된 유지 용량 Csc의 한쪽의 전극에 접속되어 있다. 또, 각 화소의 유지 용량 Csc의 다른 쪽의 전극은 수평 주사 방향으로 형성된 유지 용량선 CL에 접속되고, 각 유지 용량선 CL은 전압 공급선 VS를 통해 서로 접속되어 있다. 그리고, 이 전압 공급선 VS에는 더블 게이트 트랜지스터 DTFT의 채널의 하방에 형성된 차광층 배선 SL이 접속되어 있다.
각 화소에 형성된 이 더블 게이트 트랜지스터 DTFT의 드레인 D에는 수직 주사 방향을 따라 형성된 데이터 신호선(드레인 신호선) DL이, 또한 게이트 G에는 수평 주사 방향을 따라 형성된 주사선(게이트 신호선) GL이 각각 접속되어 있다. 이들 데이터 신호선 DL 및 게이트 신호선 GL에 드라이버(110, 120)에 의해 선택적으로 데이터 신호, 주사 신호가 인가됨으로써, 특정한 트랜지스터 DTFT가 구동된다.
즉, 데이터 신호선 DL에는 CMOS 트랜스미션 게이트로 이루어지는 샘플링 스위치 SW가 접속되어 있다. 그리고, 상기 수평 주사 드라이버(110)로부터 특정한 스위치 SW의 p 채널 및 n 채널의 트랜지스터의 게이트에 각각 반전된 논리값을 갖는 펄스 신호가 인가됨으로써, 특정한 데이터 신호선 DL이 선택된다. 또한, 스위치 SW와 접속되는 비디오 신호선 VL에는 휘도 신호인 영상 신호가 순차적으로 인가되어 있다. 이에 의해, 스위치 SW에 의해 선택된 데이터 신호선 DL에 각 화소용 비디오 데이터 신호가 출력되고, 이 데이터 신호선 DL에 접속되어 있는 트랜지스터 DTFT의 드레인 D에 인가된다.
한편, 수직 주사 수평 드라이버(120)는 순차적으로 선택한 특정한 게이트 신호선 GL에 선택(주사) 신호를 출력한다. 이에 의해, 이 게이트 신호선 GL에 접속되어 있는 트랜지스터 DTFT가 온 상태로 되고, 이 트랜지스터 DTFT의 드레인 D가 접속되어 있는 데이터 신호선 DL에 인가되어 있는 비디오 데이터 신호가, 해당 트랜지스터 DTFT의 드레인·소스 사이를 통해 상기 화소 전극 PE에 인가된다. 또한, 비디오 데이터 신호에 따른 전하가 이 소스와 화소 전극 PE에 접속된 유지 용량에 축적된다.
다음으로 도 2를 참조하여, 이 액정 표시 장치의 단면 구조에 대하여 설명한다. 또, 도 2의 (a)에는 액정 표시 장치 중, 상기 화소 회로(100) 내의 트랜지스터 DTFT 및 화소 전극 PE 근방을 도시하고, 또한 도 2의 (b)에는 상기 수평 주사 드라이버(100)나 수평 주사 드라이버(120), 나아가서는 스위치 SW를 구성하는 트랜지스터의 단면도를 도시한다.
도 2의 (a)에 도시한 바와 같이, 유리 기판(1) 상에는, 그 측벽이 테이퍼 형상으로 형성된, 예를 들면 크롬(Cr), 몰리브덴(Mo), 티탄(Ti), 텅스텐(W) 등의 금속으로 이루어지는 차광층 배선 SL이, 예를 들면 막 두께 「200㎚」로 형성되어 있다. 그리고, 이들 차광층 배선 SL 및 유리 기판(1)을 덮도록, 이들 차광층 배선 SL의 형성 영역 및 비형성 영역 사이를 평탄화하는 산화 실리콘(SiO2)으로 이루어지는 버퍼층(2)이 형성되어 있다. 이 버퍼층(2)은, 예를 들면 「50㎚」∼「1000㎚」, 바람직하게는 「100㎚」∼「300㎚」의 막 두께로 형성되어 있다. 그리고, 이 버퍼층(2)의 상면에는 막 두께가 예를 들면 「50㎚」의 다결정 실리콘(10)이 형성되어 있으며, 이 다결정 실리콘(10)에는 불순물이 도입됨으로써 도전성이 부여되고, 상기 트랜지스터 DTFT의 소스 S, 채널 C, 드레인 D가 각각 형성되어 있다. 그리고, 다결정 실리콘(10) 상에는 산화 실리콘(SiO2)으로 이루어지는 상기 트랜지스터 DTFT의 게이트 절연막을 구성하는 절연막(11)이, 예를 들면 「100㎚」로 형성되어 있다. 또한, 그 위에는 예를 들면 크롬(Cr), 몰리브덴(Mo), 티탄(Ti), 텅스텐(W) 등의 금속으로 이루어지는 상기 트랜지스터 DTFT의 게이트 G가, 예를 들면 막 두께 「200㎚」로 형성되어 있다.
또, 상기 차광층 배선 SL은 상기 트랜지스터 TFT의 게이트 G 및 상기 게이트신호선 GL을 따라 그 연직 하방 영역을 덮는 모양으로 형성되어 있다. 이에 의해, 동 차광층 배선 SL에 의해 유리 기판(1) 측으로부터의 광이 채널 C로 입사하는 것을 방지한다.
또한, 상기 다결정 실리콘(10) 및 절연막(11) 상에는 상기 유지 용량 C의 다른 쪽의 전극(12)이 게이트 G와 동일한 금속으로 형성되어 있다. 그리고, 이들 절연막(11) 및 게이트 G, 전극(12)의 상방에는, 예를 들면 막 두께 「100㎚」의 실리콘 질화막 및 예를 들면 막 두께 「500㎚」의 실리콘 산화막을 순차적으로 적층한 층간 절연막(20)이 형성되어 있다. 이 층간 절연막(20)에는 컨택트홀(21)이 형성되어 있다. 그리고, 이 컨택트홀(21) 내로부터 상기 층간 절연막(20)의 상방에 걸쳐, 몰리브덴(Mo), 알루미늄(Al), 몰리브덴(Mo)이 순차적으로 「100㎚」, 「400㎚」, 「100㎚」의 막 두께로 적층된 데이터 신호선 DL 및 전극(22)이 형성되어 있다. 또한, 이들 층간 절연막(20)이나 데이터 신호선 DL, 전극(22)을 덮도록, 평탄화 절연막(30)이 형성되어 있다. 그리고, 이 평탄화 절연막(30) 상에는 ITO(Indium Tin Oxide)로 이루어지는 상기 화소 전극 PE가, 예를 들면 막 두께 「85㎚」로 형성되고, 평탄화 절연막(30)에 형성된 컨택트홀을 통해 화소 전극 PE는 전극(22)에 접속되어 있다.
이에 대하여, 상기 수평 주사 드라이버(110)나 수직 주사 드라이버(12), 스위치 SW를 구성하는 트랜지스터 TFT 부분은, 도 2의 (b)에 도시된 바와 같이, 기판 상에 차광층 SL이 없는 것을 제외하고 화소 영역과 마찬가지로, 유리 기판(1) 상에 형성된 버퍼층(2) 상에 형성되어 있다. 즉, 동 버퍼층(2) 상에 형성된 다결정 실리콘(15)에 불순물이 도입되는 등으로 하여 드레인 D, 채널 C, 소스 S가 형성되어 있다. 그리고, 이들 드레인 D, 채널 C, 소스 S가 형성된 다결정 실리콘(15) 상에는 게이트 절연막을 구성하는 산화 실리콘으로 이루어지는 절연막(11)이 형성되어 있다. 또한, 그 상방에 상기 더블 게이트 트랜지스터 DTFT의 게이트 G와 동일 재료로 이루어지는 게이트 G가 형성되어 있다. 이들 절연막(11)이나 게이트 G 상방에는 상기 화소 영역과 마찬가지로, 층간 절연막(20), 컨택트홀(21), 전극(22)이 형성되어 있다.
이와 같이 화소 영역이라도 드라이버 영역이라도 마찬가지의 재료로 이루어지는 TFT가 형성되고, 특히 양 영역의 TFT는 각각 능동층에 다결정 실리콘층(10, 15)이 채용되고 있다. 그리고, 본 실시예에서는 화소 영역에 형성된 더블 게이트 트랜지스터 DTFT를 구성하는 다결정 실리콘(10)의 결정립의 입경은, 상기 수평 주사 드라이버(110) 등의 트랜지스터 TFT를 구성하는 다결정 실리콘(15)의 결정립의 입경보다 작게 설정되어 있다. 상세하게는, 화소 영역의 트랜지스터 DTFT의 채널 C 및 그 근방의 다결정 실리콘의 결정립의 입경은, 드라이버 영역의 트랜지스터 DTFT의 채널 C의 사이즈보다 충분히 작게 설정되어 있다.
이와 같이 설정함으로써 화소 회로(100)의 트랜지스터 DTFT와, 상기 수평 주사 드라이버(110) 등의 구동 회로(101)의 트랜지스터 TFT에 각각 적절한 특성을 부여한다.
즉, 화소 회로(100)의 트랜지스터 DTFT에 대해서는, 그 채널 C에 존재하는 결정립의 입계의 비율의 변동에 기인하는 트랜지스터 특성의 변동이 표시 품질에크게 영향을 준다. 이는 예를 들면, 비디오 데이터 신호(표시 신호)를 확정하도록 트랜지스터 DTFT의 게이트 신호를 OFF할 때의 노이즈 신호가 변동을 일으키고 있기 때문이라고 생각된다. 이 때문에, 동 트랜지스터 DTFT의 능동층에 이용되는 다결정 실리콘의 입경에 대해서는 채널폭이나 채널 길이보다 충분히 작게 설정함으로써, 각 화소의 트랜지스터 DTFT의 각 채널 C에 존재하는 결정립의 입계의 비율을 각 화소에서 거의 동등하게 한다.
이에 대하여, 상기 구동 회로(101)의 트랜지스터 TFT에 대해서는, 능동층의 다결정 실리콘의 입경이 어느 정도 대형화해도 표시 품질에 거의 영향주지 않는다. 이는, 구동 회로(101)의 트랜지스터 TFT의 채널 폭이 상기 트랜지스터 DTFT의 채널 폭과 비교하여 크게 설정되기 때문에 특성 변동이 평균화하기 때문이라고 생각된다. 또한, 가령 구동 회로에서의 트랜지스터의 특성에 변동이 생긴 경우도, 구동 펄스의 타이밍이 변화할 뿐이고, 화소 구동 소자와 같이 표시 신호에 직접 영향을 주지는 않는다. 이 때문에, 구동 회로(101)의 트랜지스터 TFT에 관해서는, 구동 능력(고속 동작 능력)을 확보하도록, 동 트랜지스터 TFT를 구성하는 다결정 실리콘의 결정립의 입경을 어느 정도 크게 한다.
이와 같이 구동 회로(100)의 트랜지스터 DTFT와 구동 회로(101)의 트랜지스터 TFT와의 특성을 각각 최적화하기 위하여, 본 실시예에서는 다결정 실리콘(10, 15)을 동일한 레이저 조사 공정에 의해 형성할 때, 차광층 배선 SL을 이용한다. 즉, 상술한 바와 같이 차광층 배선 SL은 금속으로 만들어져 있기 때문에, 방열 효과를 갖는다. 이 때문에, 동일한 비정질 실리콘에 레이저를 조사하여 다결정화시켰다고 해도, 그 하방에 차광층 배선 SL이 형성된 부분에 대해서는, 그 이외의 부분과 비교하여 다결정화에 이용되는 레이저 에너지량이 적어져, 완성된 다결정 실리콘의 결정립의 입경도 작아진다. 이 때문에, 차광층 배선 SL 및 비정질 실리콘 사이에 형성된 상기 버퍼층(2)의 막 두께(도면 중 「d」)를 조정함으로써, 레이저 조사 시의 차광층 배선 SL에 의한 방열 정도를 조정할 수 있으며, 나아가서는 차광층 배선 SL의 상방의 결정립의 입경을 조정할 수 있다.
도 3에 비정질 실리콘 및 차광층 사이, 또는 비정질 실리콘 및 유리 기판 사이의 산화 실리콘 막 두께와, 레이저의 조사에 의해 이들 비정질 실리콘을 다결정화하였을 때의 결정립의 입경과의 관계를 나타낸다.
도 3에 도시된 바와 같이, 유리 기판 및 산화 실리콘층이 적층된 것의 위에 비정질 실리콘이 형성되어 있을 때에는, 비정질 실리콘에 일정한 레이저 에너지를 조사함으로써 형성되는 다결정 실리콘의 결정립의 입경은 상기 산화 실리콘층의 막 두께에 영향을 받지 않는다(도면 중, 파선(예측값), 및 사각(실측값)으로 표기).
이에 대하여, 차광층 및 산화 실리콘층이 적층된 것의 위에 비정질 실리콘이 형성되어 있을 때에는, 비정질 실리콘에 일정한 레이저 에너지를 조사함으로서 형성되는 다결정 실리콘의 결정립의 입경은 상기 산화 실리콘층의 막 두께에 의해 변화한다(도면 중, 실선(예측값), 및 흰색 동그라미(실측값)로 표기).
이것은 산화 실리콘막의 막 두께가 두꺼울수록, 차광층 및 비정질 실리콘층 사이의 거리가 길어지므로, 레이저 조사 시의 차광층에 의한 방열 효과가 저하되기 때문이라고 생각된다.
이와 같이, 차광층 및 비정질 실리콘층 사이의 버퍼층으로서의 산화 실리콘층의 막 두께를 조정함으로써, 레이저 조사에 의해 형성되는 다결정 실리콘의 결정립의 입경을 조정할 수 있으며, 이 때문에 조사되는 레이저 에너지와, 차광층 및 비정질 실리콘 사이의 산화 실리콘층의 막 두께를 파라미터로 함으로써, 차광층 형성부와 그 이외의 부분에서 각각 다른 결정립의 입경을 갖는 다결정 실리콘을 생성할 수 있다. 이와 관련하여 상기 트랜지스터 DTFT를 구성하는 다결정 실리콘(10)의 결정립의 입경을 「250㎚」, 상기 구동 회로의 트랜지스터 TFT를 구성하는 결정립의 입경을 「1000㎚」로 하는 경우에는, 레이저 에너지 「700mJ/㎠」, 산화 실리콘 막 두께 「100㎚」 등으로 하면 된다.
여기서, 본 실시예에 따른 액정 표시 장치의 제조 공정에서, 도 4를 참조하면서 설명한다. 여기서 나타내는 제조 공정에서는, 상기 화소 영역의 트랜지스터 DTFT와, 구동 회로의 트랜지스터 TFT를 동일 공정으로 제조한다.
이 일련의 공정에서는, 우선 도 4의 (a)에 도시한 바와 같이, 유리 기판(1) 상의 트랜지스터 DTFT(채널 C)의 형성 개소에 대응하여 고융점 금속막을 스퍼터법에 의해 성막하고, 이것을 패터닝하여 차광층 배선 SL을 형성한다.
다음으로 도 4의 (b)에 도시한 바와 같이, 유리 기판(1) 및 차광층 배선 SL 상에 산화 실리콘막을 플라즈마 CVD법으로 성막함으로써 버퍼층(2)을 형성한다. 또, 여기서는 유리 기판 측으로부터 질화 실리콘층, 산화 실리콘층의 순서대로 적층함으로써 버퍼층으로 해도 된다.
이와 같이 버퍼층(2)으로서 유리 기판측(단, 화소 영역에서는 차광층 측)으로부터 질화 실리콘층, 산화 실리콘층을 형성하고, 산화 실리콘층 상에 다결정 실리콘층(10, 15)을 형성하기 위한 비정질 실리콘(3)을 형성한 경우, 후술하는 비정질 실리콘층(3)의 레이저 어닐링 시에 기판이나 차광층 측으로부터 비정질 실리콘층(3)으로의 불순물의 침입을 질화 실리콘층에서 확실하게 차단할 수 있다. 또한, 산화 실리콘층과 접하여 비정질 실리콘층이 형성됨으로써, 이 비정질 실리콘층(3)이 다결정화되고, 다결정 실리콘층(10, 15)으로서, TFT의 능동층에 이용될 때에, 능동층 중에 캐리어의 트랩 준위 등이 발생하는 것을 방지할 수 있다. 또한, 화소 영역측과 드라이버 영역 측에서 동일 에너지 강도로 레이저 어닐링을 실시하여 각 영역에서 적절한 그레인 사이즈의 다결정 실리콘을 형성하기 위해서는 질화 실리콘층 및 산화 실리콘층의 막 두께를 조정하는 것이 바람직하다. 일례로서, 블록킹층으로서의 질화 실리콘층의 막 두께를 50㎚로 한 경우, 산화 실리콘층의 두께는 200㎚ 이상으로 하는 것이 바람직하다. 또는 산화 실리콘층(12)의 두께를 130㎚로 한 경우, 질화 실리콘층의 두께는 100㎚ 이상인 것이 바람직하다.
또한, 도 4의 (c)에 도시한 바와 같이, 상기 버퍼층(2)의 형성 후, 계속해서 플라즈마 CVD법에 의해, 막 두께의 비정질 실리콘을 형성한다. 즉, 상기 버퍼층(2)의 형성으로부터 비정질 실리콘(3)의 형성까지를 연속 성막으로 행한다. 여기서 연속 성막이란 일련의 성막 공정을 멀티 챔버 등을 이용하여 외기에 대하여 차단된 공간 내에서 행하는 것을 말한다.
다음으로 도 4의 (d)에 도시한 바와 같이, 상기 비정질 실리콘(3)에 레이저 어닐링 처리를 실시함으로써, 이것을 다결정 실리콘화한다. 이렇게 해서 다결정실리콘이 형성된 후, 도 4의 (e)에 도시한 바와 같이, 이것을 패터닝함으로써 화소 영역의 트랜지스터 DTFT를 구성하는 다결정 실리콘(10)과, 구동 회로의 트랜지스터 TFT를 구성하는 다결정 실리콘(15)을 형성한다.
또, 각각 결정립의 입경이 다른 다결정 실리콘(10, 15)을 형성한 후, 주지의 프로세서로 트랜지스터 DTFT나 TFT 등을 형성하는 등으로 하여 먼저 도 2에 도시한 구성을 갖는 액정 표시 장치를 형성한다.
이상 설명한 본 실시예에 따르면, 다음과 같은 효과를 얻을 수 있게 된다.
(1) 화소 영역에 형성되는 구동 소자로서의 트랜지스터 DTFT를 구성하는 다결정 실리콘(10)의 결정립의 입경을, 구동 회로 내의 소자로서의 트랜지스터 TFT를 구성하는 다결정 실리콘(15)의 결정립의 입경보다 작게 설정하였다. 이에 의해, 각 화소에 대응한 트랜지스터 DTFT의 특성의 변동을 바람직하게 억제할 수 있음과 함께, 구동 회로 내의 트랜지스터 TFT에 대해서는 그 구동 능력을 확보하는 등, 이들 트랜지스터 DTFT 및 TFT의 최적화를 도모할 수 있다.
(2) 화소 영역에 있어서는, 다결정 실리콘(10)의 하방에만 차광층 배선 SL을 형성하였다. 이에 의해, 다결정 실리콘(10, 15)으로 하는 비정질 실리콘을 동일 공정으로 성막하고, 동일 조건에서 레이저 조사를 행하였다고 해도 다결정 실리콘(10)의 결정립의 입경을 다결정 실리콘(15)의 결정립의 입경보다 작게 할 수 있다.
또, 상기 실시예는 다음과 같이 변경하여 실시할 수도 있다.
·차광층 배선 SL이나, 버퍼층(7), 게이트 G, 전극(22) 등의 재료로서는 상기 실시예에서 예시한 것에 한정되지 않는다. 또한, 유리 기판(1) 대신에, 플라스틱 기판 등, 임의의 투명 기판을 이용해도 된다.
·차광층이 유지 용량선 CL과 접속하고 있는 예를 나타냈지만, 도 5에 도시한 바와 같이 해당 차광층의 상방에 각각 형성되는 TFT의 게이트 GL에 접속해도 된다. 차광층이 어디에도 접속되지 않는 상태에서는 차광층의 전위가 안정되지 않고, TFT에 의한 표시 신호의 충전, 유지 동작이 화소마다 불안정하게 되어 표시 품질이 저하되지만, 차광층의 전위를 일정하게 하면, 신호 충전 유지 동작이 안정되고, 표시 품질의 저하를 방지할 수 있다. 또한, 게이트 전위를 접속하면 충전 시의 능력을 향상시킬 수 있기 때문에, 그레인 사이즈를 작게 함에 따른 특성 변동 저감의 효과를 유지하면서, 충전 능력을 필요로 하는 고속 구동에 대응할 수 있게 된다.
·상기 실시예에서는 표시 소자로서 액정을 이용한 액정 표시 장치에 본 발명을 적용하였지만, 이에 한정되지 않고 표시 소자로서 EL 소자를 이용한 EL 표시 장치 등, 임의의 반도체 표시 장치이어도 된다.
구체적으로는, 예를 들면 도 6에 도시한 액티브 매트릭스형의 일렉트로 루미네센스(EL) 표시 장치 등에도 채용 가능하며, 마찬가지의 효과를 얻을 수 있다. 여기서 도 6의 EL 표시 장치에서, H 드라이버 영역 및 V 드라이버 영역의 TFT의 하방에는 상기와 마찬가지로 차광층은 형성되지 않고, 블록킹층과 절연층과의 적층 구조 상에 TFT의 능동층(다결정 실리콘층)을 형성하고, 화소 영역의 TFT(Tr1, Tr2)의 하방에는 차광층을 형성하고, 이 차광층과 화소 영역의 TFT의 능동층(다결정 실리콘층)과의 층간에 상기 블록킹층과 상기 절연층을 형성하는 구성을 채용할 수 있다. 화소 TFT(Tr2)에 접속된 EL 소자(OLED)는, 예를 들면 도 2의 (a)의 ITO 화소 전극(40)을 제1 전극으로 하고, 그 위에 다층 또는 단층 구조의 유기 발광 소자층과 상기 제1 전극에 대향하는 금속 등으로 이루어지는 제2 전극을 순서대로 형성한 구조로 하면 된다. 또, 도 6에서, VL은 화소의 TFT 중, Tr2를 통하여 EL 소자에 표시 내용에 따른 전류를 공급하기 위한 전원 라인이다.
도 6에서는, Tr1 하방의 금속층은 게이트 전위로 하고, Tr2 하방의 금속층은 일렉트로 루미네센스용 전원 전위에 접속되어 있다. Tr2에서의 접속은 Tr2의 전류 능력을 저하시키는 방향으로 작동시키는 효과가 있다.
또한, Tr1, Tr2의 금속층의 접속은, 이에 한정되는 것이 아니라, 상술한 바와 같이 고속 구동 등이 필요하지 않은 경우에는, 유지 용량선 등의 일정 전압 전위에 접속 가능하며, 전류 능력이 필요한 경우에는 게이트 전압을 공급할 수도 있다.
그 조합으로서는 Tr1이 게이트 신호선에 접속되어 있는 경우에는, Tr2가 게이트 신호선, EL용 구동 전원선 및 유지 용량성 중 어느 하나에 접속되어 있어도 되고, 또한 Tr1이 유지 용량선에 접속되어 있는 경우에는 Tr2는 게이트 신호선, EL용 구동 전원선 및 유지 용량선 중 어느 하나에 접속되어 있어도 되고, 또한 Tr1이 EL용 구동 전원선에 접속되어 있는 경우에는 Tr2는 게이트 신호선, EL용 구동 전원선 및 유지 용량선 중 어느 하나에 접속되어 있는 경우가 있지만, 어느 경우에도 효과를 얻을 수 있다.
·또한 이 때, 화소 회로의 트랜지스터를 구성하는 다결정 실리콘의 결정립의 입경을, 구동 회로의 트랜지스터를 구성하는 다결정 실리콘의 결정립의 입경보다 작게 하기 위해서, 차광 기능의 유무에 관계없이, 적절한 금속을 이용하도록 해도 된다. 즉, 화소 영역의 트랜지스터를 구성하는 다결정 실리콘을 생성하도록 이 다결정 실리콘으로 하는 비정질 실리콘의 하방 부분에 방열성이 우수한 금속을 배치하고 나서 레이저 조사를 행함으로써, 동일 화소 영역의 트랜지스터의 결정립의 입경을 조정할 수 있다.
·다결정 실리콘에 한정되지 않고, 적절한 다결정 반도체를 이용하여 구동 소자를 구성하는 반도체 표시 장치에 본 발명을 적용해도 된다. 또한, 이 경우, 그 제조 방법으로서, 이 반도체층에 대한 광 에너지의 조사에 의해 결정립을 조정해도 된다.
본 발명에서는, 구동 소자를 구성하는 다결정 반도체의 결정립의 입경이, 구동 회로 내의 소자를 구성하는 다결정 반도체의 결정립의 입경보다 작게 설정되어 있다. 이 때문에, 구동 소자에 존재하는 결정립의 입계의 비율을 모든 구동 소자에서 대략 동등하게 설정할 수 있음과 함께, 구동 회로의 소자의 결정립의 입경을 크게 함으로써 이 구동 능력을 높일 수 있다.
본 발명에서는, 구동 소자에 대응하는 부분에는 금속층이 형성되어 있다. 이 때문에, 화소 영역에서도 드라이버 영역에서도 비정질 반도체에 동일 조건에 의한 레이저 조사를 실시함으로써 다결정화하면, 금속층에 의한 방열 효과에 의해 자동적으로 화소 영역의 다결정 반도체의 입경을 동일 금속층이 없는 드라이버 영역의 다결정 반도체의 입경과 비교하여 작게 할 수 있다.
본 발명에 따르면, 차광층을 상기 금속층으로서 이용함으로써, 여분의 공정을 필요로 하지 않고, 구동 소자를 구성하는 다결정 반도체의 결정립의 입경을, 구동 회로 내의 소자를 구성하는 다결정 반도체의 결정립의 입경보다 작게 설정할 수 있다. 또한, 화소 영역에서는 투명 기판을 채용하고 있는 경우에는 기판 측으로부터의 외부 광의 구동 소자로의 입사가 누설 전류를 발생시키는 등 표시 품질에 악영향을 주지만, 차광층의 존재에 의해 이러한 외부 광의 입사를 확실하게 방지할 수 있다.
본 발명에 따르면, 주사선의 신호는 주기적으로 변위하므로, 일정 전압이 차광층에 계속 인가되어 그 상방에 형성된 구동 소자의 특성이 변화하는 것을 방지할 수 있다.
본 발명에서는, 반도체층의 구동 소자에 대응한 영역에 금속층을 형성한 후, 광 에너지에 의해 동일 반도체층을 결정화한다. 이 때문에, 반도체층의 금속층이 형성된 영역에 대응하는 부분에 대해서는, 금속층의 방열성에 의해 그 외의 부분과 비교하여 다결정화에 이용되는 광 에너지량이 저하된다. 또한, 이 광 에너지량은 금속층 및 구동 소자 사이에 형성된 절연막의 막 두께를 조정함으로써 조정할 수 있다. 이 때문에, 금속층이 형성된 영역에 대응하는 부분의 다결정 반도체의 결정립의 입경을, 막 두께의 조정으로 원하는 크기로 할 수 있다. 이 때문에, 구동 회로의 소자를 구성하는 결정립의 입경을 원하는 크기로 하기 위한 광 에너지를 조사하면서, 막 두께로 구동 소자를 구성하는 결정립의 입경을 원하는 크기로 할 수 있다. 이에 의해, 구동 소자에 존재하는 결정립의 입경의 비율을 전체 구동 소자에서 대략 동등하게 설정할 수 있음과 함께, 구동 회로의 소자의 결정립의 입경을 크게 할 수 있음으로써 구동 능력을 높일 수 있다.
본 발명에서는, 차광층 및 반도체층 간의 버퍼층의 막 두께를 조정함으로써 레이저 조사 시에 차광층에 대응된 부분의 반도체층을 다결정화하기 위해서 이용되는 에너지량을 조정할 수 있다. 이 때문에, 구동 회로의 소자를 구성하는 결정립의 입경을 원하는 크기로 하기 위한 광 에너지를 조사하면서 버퍼층의 막 두께로 구동 소자를 구성하는 결정립의 입경을 원하는 크기로 할 수 있다. 이에 의해, 구동 소자에 점하는 결정립의 입계의 비율을 모든 구동 소자에서 대략 동등하게 설정할 수 있음과 함께, 구동 회로의 소자의 결정립의 입경을 크게 함으로써 구동 능력을 높일 수 있다.

Claims (6)

  1. 화소 영역 내의 각 표시 소자에 대응하여 해당 화소 영역 내에 형성된 구동 소자와, 해당 화소 영역 외에 형성되고 해당 구동 소자를 구동하는 구동 회로를 포함한 반도체 표시 장치에 있어서,
    상기 구동 소자를 구성하는 다결정 반도체의 결정립의 입경이, 상기 구동 회로 내의 소자를 구성하는 다결정 반도체의 결정립의 입경보다 작게 설정되어 있는 것을 특징으로 하는 반도체 표시 장치.
  2. 제1항에 있어서,
    상기 구동 소자 및 구동 회로 내의 소자를 구성하는 다결정 반도체는 투명 기판 상에 형성된 버퍼층 상에 형성되어 있으며,
    상기 투명 기판 및 상기 버퍼 층간 내의 상기 구동 소자에 대응하는 부분에는 금속층이 형성되어 있는 것을 특징으로 하는 반도체 표시 장치.
  3. 제2항에 있어서,
    상기 금속층은 상기 투명 기판 측으로부터의 상기 구동 소자로의 광의 조사를 차단하는 금속으로 이루어지는 차광층인 반도체 표시 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 금속층에는, 해당 금속층의 상방에 형성된, 대응하는 상기 화소 영역의 구동 소자를 주사하는 주사선과 동일 신호, 또는 정전압이 인가되는 것을 특징으로 하는 반도체 표시 장치.
  5. 화소 영역 내의 각 표시 소자에 대응하여 형성되는 구동 소자와, 해당 구동 소자를 구동하는 구동 회로를 형성하기 위하여, 절연층 상에 형성되고 반도체층에 광 에너지를 조사하여 해당 반도체층을 다결정화하는 반도체 표시 장치의 제조 방법에 있어서,
    상기 광 에너지의 조사에 앞서, 상기 절연층의 하방에서 또한 상기 구동 소자에 대응한 영역에 금속층을 형성한 후, 상기 금속층 및 상기 구동 소자 간의 상기 절연층의 막 두께를 조정함으로써, 상기 광 에너지에 의해 결정화되는 상기 구동 소자의 부분의 반도체층의 입경을 상기 구동 회로의 부분의 반도체층의 입경보다 작게 하는 것을 특징으로 하는 반도체 표시 장치의 제조 방법.
  6. 투명 기판 상에 표시 장치의 화소 영역 내의 각 표시 소자에 대응하여 형성되는 구동 소자와, 해당 구동 소자를 구동하는 구동 회로를 형성하는 반도체 표시 장치의 제조 방법에 있어서,
    상기 투명 기판 상의 상기 구동 소자를 형성하는 영역에 대응하여 금속으로 이루어지는 차광층을 형성하는 공정과,
    상기 투명 기판 및 상기 차광층 상에 버퍼층을 형성하는 공정과,
    상기 버퍼층 상에 반도체층을 형성하는 공정과,
    상기 반도체층에 레이저를 조사하여 상기 반도체층을 다결정화시키는 공정을 포함하는 것을 특징으로 하는 반도체 표시 장치의 제조 방법.
KR1020030005820A 2002-01-30 2003-01-29 반도체 표시 장치 및 그 제조 방법 KR100549760B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002021845 2002-01-30
JPJP-P-2002-00021845 2002-01-30

Publications (2)

Publication Number Publication Date
KR20030065410A true KR20030065410A (ko) 2003-08-06
KR100549760B1 KR100549760B1 (ko) 2006-02-08

Family

ID=27654407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030005820A KR100549760B1 (ko) 2002-01-30 2003-01-29 반도체 표시 장치 및 그 제조 방법

Country Status (4)

Country Link
US (1) US20030147018A1 (ko)
KR (1) KR100549760B1 (ko)
CN (1) CN1236476C (ko)
TW (1) TWI244571B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101031674B1 (ko) * 2003-12-29 2011-04-29 엘지디스플레이 주식회사 액정표시소자의 제조방법 및 이에 사용되는 회절마스크

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW583464B (en) * 2002-11-12 2004-04-11 Hannstar Display Corp Liquid crystal display
US7417252B2 (en) * 2003-07-18 2008-08-26 Samsung Sdi Co., Ltd. Flat panel display
US7858450B2 (en) * 2004-01-06 2010-12-28 Samsung Electronics Co., Ltd. Optic mask and manufacturing method of thin film transistor array panel using the same
TWI247169B (en) * 2004-03-24 2006-01-11 Toppoly Optoelectronics Corp Planar display panel structure and its producing method
CN100423043C (zh) * 2004-04-21 2008-10-01 统宝光电股份有限公司 平面显示器面板构造与制造方法
JP2007114726A (ja) * 2005-09-26 2007-05-10 Sanyo Electric Co Ltd 有機エレクトロルミネッセンス表示装置
US7491559B2 (en) * 2005-11-08 2009-02-17 Au Optronics Corporation Low-temperature polysilicon display and method for fabricating same
TWI752316B (zh) 2006-05-16 2022-01-11 日商半導體能源研究所股份有限公司 液晶顯示裝置
JP5016850B2 (ja) * 2006-05-30 2012-09-05 キヤノン株式会社 液晶表示装置及び液晶プロジェクター装置
JP5032077B2 (ja) * 2006-09-15 2012-09-26 三菱電機株式会社 表示装置及びその製造方法
CN101325246B (zh) * 2007-06-15 2011-07-27 群康科技(深圳)有限公司 有机发光二极管低温多晶硅制造方法与激光退火结晶系统
TWI464880B (zh) * 2008-09-04 2014-12-11 Au Optronics Corp 薄膜電晶體陣列基板及其製作方法
KR101394936B1 (ko) * 2009-11-06 2014-05-14 엘지디스플레이 주식회사 광차단층을 갖는 평판 표시 장치
KR101846434B1 (ko) 2011-06-10 2018-04-09 삼성디스플레이 주식회사 유기 발광 표시 장치
CN103035653A (zh) * 2012-10-10 2013-04-10 深圳市华星光电技术有限公司 薄膜晶体管像素结构及其制作方法
US9159699B2 (en) * 2012-11-13 2015-10-13 Delta Electronics, Inc. Interconnection structure having a via structure
CN104376813B (zh) * 2013-11-26 2017-09-08 苹果公司 显示器像素单元
CN104218092B (zh) * 2014-08-13 2017-08-25 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板和显示装置
CH708200A8 (de) * 2014-09-12 2015-03-13 Boegli Gravures Sa Verfahren und Vorrichtung zur Authentifizierung von Identifikations-Merkmalen auf einer Verpackungsfolie.
CN104779199B (zh) * 2015-03-27 2019-01-22 深圳市华星光电技术有限公司 低温多晶硅tft基板结构及其制作方法
KR102551789B1 (ko) * 2016-06-15 2023-07-07 삼성디스플레이 주식회사 디스플레이 장치
KR20180025354A (ko) * 2016-08-29 2018-03-09 삼성디스플레이 주식회사 유기발광 표시장치 및 이의 제조방법
KR102485787B1 (ko) * 2016-12-23 2023-01-09 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치
CN109841581B (zh) * 2019-03-28 2020-11-24 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示面板及装置
CN111258141A (zh) * 2020-03-06 2020-06-09 Tcl华星光电技术有限公司 显示面板、显示装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0777264B2 (ja) * 1986-04-02 1995-08-16 三菱電機株式会社 薄膜トランジスタの製造方法
TW223178B (en) * 1992-03-27 1994-05-01 Semiconductor Energy Res Co Ltd Semiconductor device and its production method
KR100319332B1 (ko) * 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JPH08271880A (ja) * 1995-04-03 1996-10-18 Toshiba Corp 遮光膜，液晶表示装置および遮光膜形成用材料
US5771110A (en) * 1995-07-03 1998-06-23 Sanyo Electric Co., Ltd. Thin film transistor device, display device and method of fabricating the same
TWI236556B (en) * 1996-10-16 2005-07-21 Seiko Epson Corp Substrate for a liquid crystal equipment, liquid crystal equipment and projection type display equipment
JPH10229197A (ja) * 1997-02-17 1998-08-25 Sanyo Electric Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法
JP3750303B2 (ja) * 1997-09-11 2006-03-01 ソニー株式会社 液晶表示装置
TW583433B (en) * 1998-02-09 2004-04-11 Seiko Epson Corp An electro-optical apparatus and a projection type apparatus
JPH11265000A (ja) * 1998-03-18 1999-09-28 Toshiba Corp 液晶表示装置およびその製造方法
JPH11326954A (ja) * 1998-05-15 1999-11-26 Semiconductor Energy Lab Co Ltd 半導体装置
US6479837B1 (en) * 1998-07-06 2002-11-12 Matsushita Electric Industrial Co., Ltd. Thin film transistor and liquid crystal display unit
JP3141860B2 (ja) * 1998-10-28 2001-03-07 ソニー株式会社 液晶表示装置の製造方法
US6590229B1 (en) * 1999-01-21 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for production thereof
TW478014B (en) * 1999-08-31 2002-03-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing thereof
JP3386017B2 (ja) * 1999-10-15 2003-03-10 日本電気株式会社 液晶表示装置用の薄膜トランジスタの製造方法
JP3997682B2 (ja) * 2000-03-13 2007-10-24 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
TW594336B (en) * 2002-01-30 2004-06-21 Sanyo Electric Co Semiconductor display device, method for making the same, and active matrix type display device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101031674B1 (ko) * 2003-12-29 2011-04-29 엘지디스플레이 주식회사 액정표시소자의 제조방법 및 이에 사용되는 회절마스크
US8013946B2 (en) 2003-12-29 2011-09-06 Lg Display Co., Ltd. Method for fabrication liquid crystal display device and diffraction mask therefor

Also Published As

Publication number Publication date
CN1236476C (zh) 2006-01-11
TW200302387A (en) 2003-08-01
CN1435813A (zh) 2003-08-13
TWI244571B (en) 2005-12-01
KR100549760B1 (ko) 2006-02-08
US20030147018A1 (en) 2003-08-07

Similar Documents

Publication Publication Date Title
KR100549760B1 (ko) 반도체 표시 장치 및 그 제조 방법
JP5593424B2 (ja) 液晶表示装置
US6911666B2 (en) Flexible metal foil substrate display and method for forming same
US6936844B1 (en) Semiconductor device having a gate wiring comprising laminated wirings
US7224334B2 (en) Organic light emitting display device and method of fabricating the same
JP4480968B2 (ja) 表示装置
US7812895B2 (en) Thin film transistor (TFT) array panel with TFTs having varying leakage currents
JP5553327B2 (ja) 薄膜トランジスタの製造方法及びその製造方法により得られた薄膜トランジスタを有する有機発光素子表示装置
JP2003330387A (ja) 表示装置
KR100549761B1 (ko) 반도체 표시 장치, 그 제조 방법 및 액티브 매트릭스형표시 장치
WO2016098651A1 (ja) 半導体装置、その製造方法、および半導体装置を備えた表示装置
WO2018180617A1 (ja) アクティブマトリクス基板、液晶表示装置および有機ｅｌ表示装置
JP2019062141A (ja) アクティブマトリクス基板、液晶表示装置、有機ｅｌ表示装置およびアクティブマトリクス基板の製造方法
JP2020004861A (ja) 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
JP2020004859A (ja) 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
TW201029174A (en) System for displaying images and fabrication method thereof
US20090206737A1 (en) Organic electroluminescent device and fabrication method thereof
CN101789434B (zh) 影像显示系统及其制造方法
JP2005123571A (ja) トランジスタ基板、表示装置及びそれらの製造方法
JP2003297851A (ja) 半導体表示装置及びその製造方法
JP2001326178A (ja) 半導体装置及びその作製方法
JP2010177362A (ja) 半導体装置およびその製造方法ならびに表示装置
JP2003298069A (ja) 半導体表示装置、その製造方法及びアクティブマトリクス型表示装置
US20240194126A1 (en) Display apparatus including light emitting device and pixel driving circuit
KR101147266B1 (ko) 폴리형 박막 트랜지스터 기판 및 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130117

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140120

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150120

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20181219

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20191219

Year of fee payment: 15