KR20030025819A - 반도체장치의 제조방법 - Google Patents
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Abstract
우수한 수율로 반도체장치를 제조한다. 기판 표면(10S)을 열산화하여 산화막을 형성한다. 활성영역 내부의 기판 표면(10S)이 노출하도록 상기 산화막을 패터닝하는 것에 의해, 산화막(20)을 형성한다. 노출되어 있는 기판 표면(10S)을 열산화하는 것에 의해, 열산화막을 형성하고, 그후, 적어도 소자형성영역 내부의 해당 열산화막을 제거한다. 노출된 기판 표면(10S) 상에 실리콘막(41)을 에피택셜 성장시킨다. 다음에, CMP법에 의해 실리콘막(41)을 연마한다. 이때, 연마후의 실리콘막의 상면의 높이가 산화막(20)의 상면 이하가 되도록 연마를 행한다. 이어서, 실리콘막의 표면을 열산화하여 열산화막을 형성하고, 각종의 이온주입을 행한 후, 해당 열산화막을 제거한다.
Description
본 발명은 수율을 향상가능한 반도체장치의 제조방법에 관한 것이다.
반도체 집적회로에 있어서 소자 사이의 전기적인 간섭을 없애 개개의 소자를 완전히 독립시켜 동작시키기 위해서는, 소자분리영역을 갖는 소자분리구조를 형성할 필요가 있다.
소자분리영역을 형성하는 방법의 한가지로서 트렌치 분리법(홈형 분리법)이 널리 알려져 있고, 수많은 개량법이 제안되어 있다. 트렌치 분리법에서는, 기판에 트렌치(홈)를 형성하고, 해당 트렌치 내부에 절연물을 충전한다. 트렌치 분리법에 따르면, 버즈비크가 거의 발생하지 않기 때문에, 반도체 집적회로를 미세화하는데 있어서 불가결한 소자분리방법의 한가지라고 말할 수 있다.
이하에서, 종래의 반도체장치의 제조방법을 도 24∼도 28의 단면도를 참조하면서 설명한다. 우선, 실리콘 기판(10P) 상에 실리콘 산화막(221P) 및 실리콘 질화막(222P)을 순차적으로 형성한다. 다음에, 사진제판패턴을 마스크로 하여 실리콘 질화막(222P), 실리콘 산화막(221P) 및 기판(10P)을 순차적으로 패터닝하고, 기판(10P) 내에 홈(11P)을 형성한다(도 24 참조). 계속해서, 홈(11P)의 내벽을 열산화하여 내벽 산화막(223P)을 형성하고, CVD(Chemical Vapor Deposition)법에 의해 전면적으로 매립 산화막(21P)을 퇴적한다(도 25 참조).
다음에, 실리콘 산화막(221P)을 스톱퍼로 한 CMP(Chemical Mechanical Polishing)법에 의해 질화막(222P) 상의 매립 산화막(21P)을 제거하여, 매립 산화막(21P)을 평탄화한다. 이러한 평탄화에 의해 홈(11P) 내부에 매립 산화막(20P)이 형성된다(도 26 참조).
그후, 실리콘 질화막(222P)을 제거하고, 실리콘 산화막(221P)을 불산으로 제거하는 것에 의해 하는 것에 의해, 홈형(트렌치형) 소자분리가 완성된다(도 27 참조).
계속해서, MOSFET(201P, 202P)의 웰, 채널커트 영역 및 임계값 전압을 제어하기 위한 채널 불순물층을 이온주입법으로 형성한다. 그후, 게이트절연막(206), 게이트 전극을 이루는 폴리실리콘막(207) 및 측벽(208)을 형성하고, 또한, 이온주입법에 의해 소스/드레인 확산층(205)을 형성하는 것에 의해, 반도체장치(1P)가 완성된다(도 28 참조).
전술한 것과 같이, 종래의 제조방법에서는, CVD법을 사용하여 기판(10P)을 전면적으로 덮도록 매립 산화막(21P)을 퇴적하고, 기판(10P)의 홈(11P) 내부를 매립 산화막(21P)으로 충전한다.
이 때문에, 소자의 미세화와 함께 홈(11P)의 애스펙트비가 커지면, 홈(11p) 내부에 보이드가 발생한다고 하는 문제점이 있다. 이 보이드는, CMP 후 또는/및 실리콘 산화막(221P)의 불산에 의한 제거후에, 표면에 나타나, 미세한 홈을 형성한다. 이러한 미세한 홈 내부에 상부 배선층의 배선재료가 매립되어 잔존하면, 배선층이 쇼트하는 경우가 있다. 결국, 보이드의 발생은 소자의 수율을 현저히 저하시켜 버린다.
본 발명은, 이러한 점을 감안하여 이루어진 것으로, 수율을 향상가능한 반도체장치의 제조방법을 제공하는 것을 제 1 목적으로 한다.
더구나, 본 발명은, 소자형성영역과 얼라인먼트 마크 영역에서 공정의 공통화가 도모된 반도체장치의 제조방법을 제공하는 것을 제 2 목적으로 한다.
도 1은 실시예 1에 관한 반도체장치를 설명하기 위한 단면도이다.
도 2는 실시예 1에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 3은 실시예 1에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 4는 실시예 1에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 5는 실시예 1에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 6은 실시예 1에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 7은 실시예 1에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 8은 실시예 1의 변형예 1에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 9는 실시예 1의 변형예 2에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 10은 실시예 1의 변형예 3에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 11은 실시예 1의 변형예 3에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 12는 실시예 1의 변형예 3에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 13은 실시예 1의 변형예 3에 관한 또 다른 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 14는 실시예 1의 변형예 3에 관한 또 다른 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 15는 실시예 2에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 16은 실시예 2에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 17은 실시예 2에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 18은 실시예 2에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 19는 실시예 2에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 20은 실시예 2의 변형예 1에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 21은 실시예 2의 변형예 2에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 22는 실시예 2의 변형예 2에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 23은 실시예 2의 변형예 2에 관한 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 24는 종래의 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 25는 종래의 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 26은 종래의 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 27은 종래의 반도체장치의 제조방법을 설명하기 위한 단면도이다.
도 28은 종래의 반도체장치의 제조방법을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 실리콘 기판(반도체 기판)
10S: 표면(기판 표면)
20, 80: 실리콘 산화막(제 1 절연막)
20C: 개구각부20T: 표면(상면)
30: 열산화막(제 1 산화막)40∼43: 실리콘막(제 1 반도체막)
40T, 41T, 42T: 표면(상면)50: 열산화막(제 2 산화막)
60: 실리콘막(제 2 반도체막)70I, 80I: 경사면
70, 71: 실리콘 산화막(제 2 절연막)
90: 소자형성영역100: 얼라인먼트 마크 영역
101∼103: 얼라인먼트 마크
본 발명의 제 1 국면에 따른 반도체장치의 제조방법은, (a) 반도체 기판의 기판 표면상에 제 1 절연막을 소정의 패턴으로 형성하는 공정과, (b) 상기 공정 (a) 후에 노출되어 있는 상기 기판 표면을 산화하여 제 1 산화막을 형성하는 공정과, (c) 상기 제 1 산화막의 적어도 일부를 제거하는 공정과, (d) 상기 공정 (c) 후에 노출되어 있는 상기 기판 표면 상에 제 1 반도체막을 에피택셜 성장시키는 공정과, (e) 상기 제 1 반도체막의 상면의 높이가 상기 제 1 절연막의 상면의 높이 이하가 되도록 상기 제 1 반도체막을 연마하는 공정을 구비한다.
본 발명의 제 2 국면에 따른 반도체장치의 제조방법은, 제 1 국면에 따른 반도체장치의 제조방법에 있어서, (f) 상기 제 1 반도체막이 상기 공정 (e)에서 받은 손상을 제거하는 공정을 더 구비한다.
본 발명의 제 3 국면에 따른 반도체장치의 제조방법은, 제 2 국면에 따른 반도체장치의 제조방법에 있어서, 상기 공정 (f)는, (f)-1) 상기 공정 (e) 후에 노출되어 있는 상기 제 1 반도체막의 상기 상면을 산화하여 제 2 산화막을 형성하는 공정과, (f)-2) 상기 제 2 산화막을 제거하는 공정을 포함한다.
본 발명의 제 4 국면에 따른 반도체장치의 제조방법은, 제 2 국면에 따른 반도체장치의 제조방법에 있어서, 상기 공정 (f)는, (f)-3) 상기 공정 (e) 후에 노출되어 있는 상기 제 1 반도체막의 상기 상면에 대해, 수소를 포함하는 분위기 중에서 열처리를 행하는 공정을 포함한다.
본 발명의 제 5 국면에 따른 반도체장치의 제조방법은, 제 1 국면에 따른 반도체장치의 제조방법에 있어서, (g) 상기 공정 (e) 후에 노출되어 있는 상기 제 1 반도체막의 상기 상면 상에 제 2 반도체막을 에피택셜 성장시키는 공정을 더 구비한다.
본 발명의 제 6 국면에 따른 반도체장치의 제조방법은, 제 1 내지 5 국면에 따른 반도체장치의 제조방법에 있어서, (h) 상기 공정 (d)의 앞에, 상기 제 1 절연막의 개구 다리부에 대응하는 위치에 경사면을 형성하는 공정을 더 구비한다.
본 발명의 제 7 국면에 따른 반도체장치의 제조방법은, 제 6 국면에 따른 반도체장치의 제조방법에 있어서, 상기 공정 (h)는, (h)-1) 상기 공정 (a) 후에, 상기 제 1 절연막을 덮어 제 2 절연막을 형성하는 공정과, (h)-2) 상기 제 2 절연막을 이방성에칭에 의해 측벽 형태로 형성하는 공정을 포함하고, 상기 경사면은, 상기 측벽 형태의 상기 제 2 절연막의 측면을 포함한다.
본 발명의 제 8 국면에 따른 반도체장치의 제조방법은, 제 6 국면에 따른 반도체장치의 제조방법에 있어서, 상기 공정 (h)는, (h)-3) 상기 공정 (a) 후에, 상기 제 1 절연막의 상기 개구 다리부를 에칭하여 상기 경사면을 형성하는 공정을 포함한다.
본 발명의 제 9 국면에 따른 반도체장치의 제조방법은, 제 1 내지 제 8 국면에 따른 반도체장치의 제조방법에 있어서, 상기 반도체 기판은, 소자형성영역 및 얼라인먼트 마크 영역을 포함하고 있고, 상기 공정 (c)는, (c)-1) 상기 소자형성영역 내부의 상기 제 1 산화막을 제거하는 한편, 상기 얼라인먼트 마크 영역 내부의 상기 제 1 산화막은 제거하지 않는 공정을 포함한다.
본 발명의 제 10 국면에 따른 반도체장치의 제조방법은, (i) 반도체 기판의 기판 표면 상에 절연막을 소정의 패턴으로 형성하는 공정을 구비하고, 상기 반도체 기판은 소자형성영역 및 얼라인먼트 마크 영역을 포함하고 있으며, (j) 상기 공정 (i) 후에 노출되어 있는 상기 기판 표면 상에 반도체막을 에피택셜 성장시키는 공정과, (k) 상기 반도체막의 상면의 높이가 상기 절연막의 상면의 높이 이하가 되도록 상기 반도체막을 연마하는 공정과, (l) 상기 공정 (k) 후에, 상기 얼라인먼트마크 영역 내부의 노출 표면의 요철을 더욱 크게 하여 얼라인먼트 마크를 형성하는 공정을 더 구비한다.
본 발명의 제 11 국면에 따른 반도체장치의 제조방법은, 제 10 국면에 따른 반도체장치의 제조방법에 있어서, 상기 공정 (l)은, (l)-1) 상기 얼라인먼트 마크 영역 내부의 상기 절연막의 적어도 일부를 제거하는 공정을 포함한다.
본 발명의 제 12 국면에 따른 반도체장치의 제조방법은, 제 10 국면에 따른 반도체장치의 제조방법에 있어서, 상기 공정 (l)은, (l)-2) 상기 얼라인먼트 마크 영역 내부의 상기 반도체막의 적어도 일부를 제거하는 공정을 포함한다.
(발명의 실시예)
<실시예 1>
도 1에 실시예 1에 관한 반도체장치(1)의 소자형성영역(90) 내부의 구조를 설명하기 위한 단면도를 나타낸다. 이때, 소자형성영역(90)은, 완성 상태의 반도체장치(1)에 대해서 뿐만 아니라, 제조 도중의 반도체장치(1)(제조 개시전의 실리콘 기판(내지는 반도체 기판)(10)을 포함한다)에 대해서도 규정되어, 2차원 영역 및 3차원 영역의 양쪽을 포함한다.
반도체장치(1)는 실리콘 기판(내지는 반도체 기판)(10)과, 기판 표면(10S) 상에 배치된 실리콘막(내지는 제 1 반도체막)(40) 및 실리콘 산화막(내지는 제 1 절연막)(20)을 구비하고 있다. 소자형성영역(90) 내에서, 실리콘막(40)은 활성영역을 제공하고, 실리콘 산화막(20)은 소자분리영역을 형성하는데, 즉 소자분리로서의역할을 한다. 이때, 이하의 설명에서는, 실리콘 산화막을 간단히 「산화막」으로도 부른다.
이때, 실리콘막(40)은 기판 표면(10S)에 접하는 표면(내지는 하면)(40B)과, 하면(40B)과 대향하는 표면(내지는 상면)(40T)과, 양 표면(40B, 40T) 사이의 표면(내지는 측면)(40W)을 갖고 있다. 마찬가지로, 산화막(20)은 기판 표면(10S)에 접하는 표면(내지는 하면)(20B)과, 하면(20B)과 대향하는 표면(내지는 상면)(20T)과, 양 표면(20B, 20T) 사이의 표면(내지는 측면)(20W)을 갖고 있다. 그리고, 실리콘막(40)의 측면(40W)과 산화막(20)의 측면(20W)이 접하고 있다.
반도체장치(1)는 활성영역 내부에 PMOSFET(또는 PMISFET)(201) 및 NMOSFET(또는 NMISFET)(202)을 구비하고 있다. 구체적으로는, 실리콘막(40)의 상면(40T) 상에 게이트절연막(206) 및 폴리실리콘막(207)이 이 순서로 형성되어 있다. 한편, 실리콘막(40)의 상면(40T)으로부터 기판(10)의 일부에 걸쳐 N웰 불순물층(203)이 형성되어 있고, 실리콘막(40)의 상면(40T) 내부에는 게이트절연막(206) 아래의 채널영역의 양측에 소스/드레인 영역을 이루는 확산층(205)이 형성되어 있다. 그리고, 확산층(205) 위 및 폴리실리콘막(207) 상에 실리사이드막(예를 들면 텅스텐 실리사이드막)(209)이 형성되어 있다. 이때, 폴리실리콘막(207) 단독체가, 또는, 폴리실리콘막(207) 및 실리사이드막(209)의 적층체가, 게이트 전극을 이룬다. 게이트절연막(206), 폴리실리콘막(207) 및 실리사이드막(209)의 측면에 접하여 측벽(208)이 형성되어 있다.
또한, 상기한 N웰 불순물층(203)과 동일하게 형성된 P웰 불순물층(204)에대해, 상기한 PMOSFET(201)와 동일하게 NMOSFET(202)가 형성되어 있다.
다음에, 반도체장치(1)의 제조방법을 도 1∼도 7의 단면도를 참조하면서 설명한다.
우선, 기판(10)을 준비하고, 기판 표면(10S)을 열산화하여 100nm∼500nm 정도 두께의 산화막을 형성한다. 그리고, 활성영역 내부의 기판 표면(10S)이 노출하도록 해당 산화막을 사진제판기술 및 이방성에칭을 사용하여 패터닝하는 것에 의해, 도 2에 나타낸 바와 같이 산화막(내지는 제 1 절연막)(20)을 형성한다.
다음에, 노출되어 있는 기판 표면(10S)을 열산화함으로써, 도 3에 나타낸 바와 같이 10 nm∼30 nm 정도 두께의 열산화막(내지는 제 1 산화막)(30)을 형성한다. 그후, 열산화막(30)을 불산으로 제거하여, 활성영역 내부의 기판 표면(10S)을 다시 노출시킨다. 이 열산화막(30)의 형성 및 제거에 의해, 기판 표면(10S)이 갖는, 산화막(20)의 패터닝시에 받은 손상이 감소·제거되는 동시에 청정 표면을 형성할 수 있다.
그리고, 도 4에 나타낸 바와 같이, 노출된 기판 표면(10S) 상에 실리콘막(내지는 제 1 반도체막)(41)을 에피택셜 성장시킨다(소위, 선택적 에피택셜 성장). 이때, 실리콘막(41)을 산화막(20)보다도 두껍게 형성하는 것 내지는, 실리콘막(41)의 상면(41T)을 산화막(20)의 상면(20T)보다도 높게 형성한다.
다음에, 예를 들면 CMP법에 의해 실리콘막(41)을 연마하고, 도 5에 나타낸 바와 같이 실리콘막(내지는 제 1 반도체막)(42)을 형성한다. 이때, 예를 들면 연마제의 선정에 의해, 산화막보다도 실리콘막 쪽이 연마속도가 빨라지도록 연마조건을설정한다. 더구나, 오버폴리시하는 것에 의해, 연마후의 실리콘막(42)의 노출 표면(내지는 상면)(42T)의 높이가 산화막(20)의 노출 표면(내지는 상면)(20T) 이하가 되도록 연마를 행한다.
이어서, 실리콘막(42)의 표면(42T)을 열산화하여, 도 6에 나타낸 바와 같이 10 nm∼30 nm 정도 두께의 열산화막(내지는 제 2 산화막)(50)을 형성한다.
그리고, NMOSFET(202)를 형성하는 활성영역에 대해 200 keV∼1 MeV의 가속 에너지로 붕소이온을 주입하는 것에 의해, P웰 불순물층(204)을 형성한다(도 6 참조). 더구나, 100 keV∼300 keV의 가속에너지로 붕소이온을 주입하는 것에 의해, 산화막(20)의 저부에 채널커트 불순물층(도시하지 않음)을 형성한다. 다시, 10 keV∼100 keV의 가속에너지로 붕소 이온을 주입하는 것에 의해, NMOSFET(202)의 임계전압을 제어하기 위한 채널 불순물층(도시하지 않음)을 형성한다.
또한, PMOSFET(201)을 형성하는 활성영역에 대해 300 keV∼2 MeV의 가속에너지로 인 이온을 주입하는 것에 의해, N웰 불순물층(203)을 형성한다(도 6 참조). 더구나, 200 keV∼600 keV의 가속에너지로 인 이온을 주입하는 것에 의해, 산화막(20)의 저부에 채널커트 불순물층(도시하지 않음)을 형성한다. 다시, 10 keV∼100 keV의 가속에너지로 인 이온 또는 비소이온을 주입하는 것에 의해, PMOSFET(201)의 임계전압을 제어하기 위한 채널 불순물층(도시하지 않음)을 형성한다.
그후, 열산화막(50)을 불산을 사용하여 제거한다. 이것에 의해, 소자분리 구조가 완성된다. 이때, 열산화막(50)의 형성 및 제거에 의해, 실리콘막(42)의표면(42T)이 갖는 연마시에 받은 손상이 감소·제거되는 동시에 청정 표면을 형성할 수 있다. 이때, 열산화막(50)의 제거후에 얻어지는 실리콘막(42)이 전술한 실리콘막(40)에 대응한다.
다음에, 실리콘막(40)의 표면(40T)을 열산화하는 것에 의해 1 nm∼10 nm 정도 두께의 게이트절연막(206)을 형성한다. 이어서, CVD에 의해 100 nm∼250 nm 정도 두께의 폴리실리콘막을 퇴적하고, 해당 폴리실리콘막을 사진제판기술 및 이방성에칭을 사용하여 패터닝하는 것에 의해, 도 7에 나타낸 바와 같이 폴리실리콘막(207)을 형성한다.
그리고, 레지스트 마스크의 이용에 의해, PMOSFET(201) 및 NMOSFET(202)의 형성영역에 각각 이온주입법에 의해 포켓층 및 연장층(extension layer)을 형성한다. 폴리실리콘막(207)의 측면에 접하여 측벽(208)을 형성하고, 그후, 이온주입법에 의해 확산층(205)을 형성하며, 살리사이드법에 의해 폴리실리콘막(207) 위 및 확산층(205) 상에 실리사이드막(209)을 형성한다. 이에 따라, 도 1의 반도체장치(1)가 완성된다.
이때, 더미게이트법 및 다마신법을 이용한 금속 게이트 전극을 사용하더라도 상관없다.
실시예 1에 관한 제조방법에 따르면, 소자분리영역을 형성하는 산화막(20)을 패턴 형성한 후에 실리콘막(41)을 에피택셜 성장시키기 때문에, 홈(11P) 내부에 산화막(21P)을 매립하는 종래의 제조방법(트렌치 분리법)과는 달리, 소자분리영역 내부에 공간이 보이드가 발생하는 일이 없다. 이 때문에, 보이드에 기인하는 배선층의 쇼트 등을 방지할 수 있어, 수율을 향상시킬 수 있다.
더구나, 실리콘막(41)의 성장전에 열산화막(30)의 형성·제거(소위, 희생산화 프로세스)를 행하기 때문에, 산화막(20)의 에칭시에 받은 기판 표면(10S)의 손상을 제거하는 동시에 청정 표면을 형성할 수 있다. 이것에 의해, 기판(10)과 실리콘막(40)의 계면에서 발생하는 미스피트(misfit) 등의 결정결함이 억제되기 때문에, 높은 막질의 실리콘막(40)을 성장시킬 수 있다. 더구나, 상기 결정결함은 산화막(20)의 저부 부근에 존재하기 때문에, 인접하는 소자 사이(예를 들면, MOSFET 201, 202 사이)에서의 접합리이크전류의 발생을 억제할 수 있다. 즉, 수율을 향상시킬 수 있다.
더구나, 실리콘막(42)의 상면(42T)의 높이가 산화막(20)의 상면(20T)의 높이 이하가 되도록 실리콘막(41)을 연마하기 때문에, MOSFET(201, 202)의 게이트 전극으로부터의 전계가 실리콘막(40)의 상면(40T) 부근의 주연부에 집중하는 것을 억제할 수 있다. 그 결과, 상기 전계집중에 기인한 문제점, 예를 들면 트랜지스터의 I-V 특성에 있어서의 범프의 발생이나 채널폭이 좁아지게 됨에 따라 임계전압이 저하한다고 하는 역 내로우(narrow) 채널효과가 억제된 MOSFET(201, 202)를 우수한 수율로 제조할 수 있다. 이때, 전술한 범프의 억제에 의해 리이크전류를 감소가능하기 때문에, 소비전력을 저감할 수 있다.
그런데, 실리콘막(41)을 노출되어 있는 기판 표면(10S) 상에 선택적으로 에피택셜 성장시킬 때에 실리콘막(41)이 두꺼워지면 패시트(facet)가 발생하기 쉽다. 그러나, 본 제조방법에서는, 패시트가 발생하기 쉬운 실리콘막(41)의 표면층을 연마하여 제거하기 때문에, 양호한 막질의 실리콘막(42, 40)을 얻을 수 있다.
더구나, 열산화막(50)의 형성·제거(소위, 희생산화 프로세스)에 의해, 실리콘막(42)이 연마공정에서 받은 손상(예를 들면, 스크래치 등의 결함이나 이물질)을 제거하기 때문에, 고품질의 소자요소(예를 들면 실리콘막(40)의 상면을 열산화하여 얻어지는 게이트절연막(206)을 형성할 수 있다. 이에 따라, 수율을 향상시킬 수 있다.
<실시예 1의 변형예 1>
이때, 전술한 열산화막(50)의 형성 및 제거 대신에, 본 변형예 1에 관한 방법에 의해서도, 실리콘막(42)의 표면(42T)이 갖는 연마시에 받은 손상을 저감·제거할 수 있다. 즉, 도 8의 단면도에 나타낸 바와 같이, CMP에 의한 연마후(도 5 참조)에, 실리콘막(42)의 노출되어 있는 표면(내지는 상면)(42T)에 대해, 수소를 포함하는 분위기중에서 800℃∼1200℃의 범위의 온도에서 열처리(어닐링)를 행한다.
이러한 열처리에 따르면, 실리콘막(42)의 표면(42T)의 실리콘 원자가 이동하여 재배열하기 때문에, 실리콘막(42)이 연마공정에서 받은 손상을 제거할 수 있다. 그 결과, 고품질의 소자요소(예를 들면, 게이트절연막(206))을 형성할 수 있고, 이에 따라 수율을 향상시킬 수 있다.
이때, 이 열처리후에 얻어지는 실리콘막(42)이 전술한 실리콘막(40)에 대응한다.
<실시예 1의 변형예 2>
본 변형예 2에 관한 제조방법에서는, 전술한 열산화막(50)의 형성 및 제거 대신에, 도 9의 단면도에 나타낸 바와 같이, CMP에 의한 연마후(도 5 참조)에, 실리콘막(42)의 노출하고 있는 표면(내지는 상면)(42T) 상에 10 nm∼30 nm 정도의 두께(따라서, 실리콘막(42, 40)보다도 얇다)의 실리콘막(내지는 제 2 반도체막)(60)을 에피택셜 성장시킨다. 이때, 실리콘막(42, 60)을 총칭하여 전술한 실리콘막(40)으로 부르는 것에 의해, 실리콘막(60)의 형성후의 공정은 전술한 실시예 1에서의 공정이 적용가능하다.
그런데, 실리콘막(40)을 노출하고 있는 기판 표면(10S) 상에 선택적으로 에피택셜 성장시킬 때에 실리콘막(40)이 두꺼워지면 패시트가 발생하기 쉽다. 그러나, 본 변형예 2에 관한 제조방법에서는, 패시트가 발생하기 쉬운 실리콘막(41)의 표층을 연마한 후에, 실리콘막(60)을 형성한다. 특히, 실리콘막(60)은 실리콘막(42, 41)보다도 얇기 때문에, 실리콘막(41)보다도 패시트가 발생하기 어렵다. 따라서, 실리콘막(60)에 의해 높은 막질의 활성영역을 제공할 수 있다.
더구나, 2개의 실리콘막(42, 60)에서 도핑상태를 다르게 하는 것이 가능하기 (예를 들면, 실리콘막(42)을 도핑된 막으로 하는 한편, 실리콘막(60)을 논-도우프막으로 하는 것이 가능하다) 때문에, 신속한 불순물 프로파일을 실현할 수 있다. 이에 따라, 예를 들면 트랜지스터의 임계값 전압이 제어하기 쉽다고 하는 효과도 발휘한다.
<실시예 1의 변형예 3>
도 10∼도 12에 본 변형예 3에 관한 제조방법을 설명하기 위한 단면도를 나타낸다. 본 제조방법에서는, 도 10에 나타낸 바와 같이, 패턴형성후의 산화막(20)을 덮어 전면적으로 10 nm∼50 nm 정도의 두께의 산화막(내지는 제 2 절연막)(71)을 CVD법에 의해 퇴적한다. 그리고, 산화막(71)을 이방성에칭으로 에치백하는 것에 의해, 도 11에 나타낸 바와 같이 산화막(20)의 측면(20W) 및 기판 표면(10S)에 접하는 측벽 형태(측벽 208과 같은 형상)의 산화막(내지는 제 2 절연막)(70)을 형성한다.
이때, 산화막(70)은, 측벽 형상에 기인하여, 산화막(20)의 상면(20T)으로 이어져, 산화막(20)의 측면(20W)에 대면하는 경사면(70I)을 갖고 있다. 결국, 산화막(70)의 형성에 의해, 산화막(20)의 개구 다리부(20C)에 대응하는 위치에 경사면(70I)을 형성할 수 있다.
다음에, 노출되어 있는 기판 표면(10S)을 열산화하는 것에 의해 10 nm∼30 nm 정도의 두께의 열산화막(30)(도 3 참조)을 형성하고, 계속해서 해당 열산화막(30)을 불산으로 제거한다. 그리고, 이미 설명한 제조방법에 의해, 노출된 기판 표면(10S) 상에 실리콘막(41)(도 4 참조)을 에피택셜 성장시켜, 해당 실리콘막(41)을 연마하여 실리콘막(42)을 얻는다(도 12 참조). 그후의 공정은 전술한 실시예 1에서의 공정이 적용가능하다.
본 변형예 3에 관한 제조방법에 따르면, 산화막(70)의 경사면(70I)에 접하도록 실리콘막(42)의 상면(42T)을 설치할 수 있다. 이때, 상기 경사면(70I) 위에 형성된 실리콘막(42)은 주연부를(바꾸어 말하면, 경사면(70I)을) 향함에 따라 두께가 서서히 얇아진다. 이 때문에, 예를 들면 게이트절연막(206)을 형성하는 경우, 실리콘막(40)의 상면(40T)의 주연부 부근에서 게이트절연막(206)의 막두께가 얇아진다고 하는 신닝(thinning)현상을 억제할 수 있다. 그 결과, 고품질의 게이트절연막(206)을 형성할 수 있어, 수율이 향상된다.
더구나, 신닝현상의 억제에 의해, 게이트 전극(206)으로부터의 전계가 실리콘막(40)의 주연부에서 더욱 커지는 것을(집중하는 것을) 억제할 수 있다. 그 결과, 상기 전계집중에 기인한 문제점, 예를 들면 전술의 범프나 역 내로우 채널효과가 억제된 MOSFET(201, 202)를 우수한 수율로 제조할 수 있다. 이때, 전술한 범프의 억제에 의해 리이크전류를 저감 가능하기 때문에, 소비전력을 저감할 수 있다.
이때, 패턴형성후의 산화막(20)에 대해 스퍼터에칭을 행하는 것에 의해, 도 13에 나타낸 바와 같이 산화막(20)으로부터 산화막(내지는 제 1 절연막)(80)을 형성하여도 된다. 이때, 스퍼터에칭에서는 산화막(20)의 개구 다리부(20C)(도 2 참조) 쪽이 표면(20T)보다도 에칭 레이트가 크기 때문에, 개구 다리부(20C)가 깎아내어진다. 이 때문에, 산화막(80)은, 표면(20T)에 해당하는 표면(내지는 상면)(80T) 및 해당 표면(80T)에 이어지는 경사면(80I)을 갖는다. 요컨대, 산화막(20)의 개구 다리부(20C)의 에칭에 의해, 산화막(20)의 개구 다리부(20C)에 대응하는 위치에 경사면(801)을 형성할 수 있다.
그후, 열산화막(30)(도 3 참조)의 형성 및 제거를 거쳐, 전술한 제조방법에 의해 실리콘막(41)(도 4 참조)을 에피택셜 성장시키고, 해당 실리콘막(41)을 연마하여 실리콘막(42)을 얻는다(도 14 참조). 그 후의 공정은 전술한 실시예 1에서의 공정이 적용가능하다.
경사면(801)에 의해서도, 상기 경사면(70I)과 동일한 효과를 얻을 수 있다. 이때, 경사면(80I)은 경사면(70I)보다도 적은 공정수로 형성할 수 있다.
<실시예 2>
일반적으로 반도체장치의 제조공정에서 기판(10)에는 얼라인먼트 마크가 설치되어 있다. 실시예 2에서는, 전술한 제조방법을 이용한 얼라인먼트 마크의 형성방법을 설명한다. 도 15∼도 19에 실시예 2에 관한 제조방법을 설명하기 위한 단면도를 나타낸다.
도 15에 나타낸 바와 같이, 기판(10)은 소자형성영역(90) 및 얼라인먼트 마크 영역(100)을 포함하고 있다. 이때, 소자형성영역(90)과 마찬가지로, 얼라인먼트 마크 영역(100)은, 제조 도중의 반도체장치(1)(제조 개시전의 기판(10)을 포함한다) 뿐만 아니라 완성 상태의 반도체장치(1)에 대해서도 규정되어, 2차원 영역 및 3차원 영역의 양쪽을 포함한다. 얼라인먼트 마크 영역(100) 내에는 기판 표면(10S) 상에 실리콘막(40)이 패터닝 형성되어 있고, 이 실리콘막(40)과 기판(10)(의 표면(10S))이 이루는 요철(단차)로서 얼라인먼트 마크(101)가 형성되어 있다. 이때, 얼라인먼트 마크(101) 및 후술하는 얼라인먼트 마크의 평면 패턴은 임의이다. 얼라인먼트 마크(101)는 이하와 같이 하여 형성된다.
우선, 기판(10)을 준비하고, 기판 표면(10S)을 열산화하여 100 nm∼500 nm정도의 두께의 산화막을 소자형성영역(90) 및 얼라인먼트 마크 영역(100) 내부에 형성한다. 그리고, 해당 산화막을 소자형성영역(90) 내부 및 얼라인먼트 마크 영역(100) 내부에서 패터닝하는 것에 의해, 도 16에 나타낸 바와 같이 산화막(20)을 형성한다. 이때, 얼라인먼트 마크 영역(100) 내부에서는, 얼라인먼트 마크(101)에 있어서 실리콘막(40)과 기판(10)이 이루는 홈에 대응하는 부분에 산화막(20)을 형성한다.
다음에, 소자형성영역(90) 및 얼라인먼트 마크 영역(100) 내부의 노출된 기판 표면(10S)을 열산화하여 열산화막(30)(도 3 참조)을 형성하고, 그리고 제거한다. 이어서, 도 17에 나타낸 바와 같이, 소자형성영역(90) 및 얼라인먼트 마크 영역(100) 내부의 노출된 기판 표면(10S) 상에 실리콘막(41)을 에피택셜 성장시킨다. 그후, 실리콘막(41)을 연마하여 실리콘막(42)을 형성한다(도 18 참조).
특히 실시예 2에 관한 제조방법에서는, 그후, 도 19에 나타낸 바와 같이, 사진제판기술을 이용하여, 얼라인먼트 마크 영역(100)에 개구를 갖는 레지스트(212)를 형성한다. 그리고, 불산에 의한 웨트에칭 또는/및 드라이에칭을 사용하여 얼라인먼트 마크 영역(100) 내부의 산화막(20)을 제거하는 것에 의해, 도 15의 얼라인먼트 마크(101)가 얻어진다. 이때, 얼라인먼트 마크 영역(100) 내부의 산화막(20)의 일부를 남겨도 되며, 이러한 경우에는 잔존하는 산화막(20)과 실리콘막(42)이 이루는 요철에 의해 얼라인먼트 마크(101)가 형성된다.
이때, 얼라인먼트 마크(101)의 형성후에 레지스트(212)를 제거하고, 그후, 실시예 1의 제조방법에 의해 반도체장치(1)가 제조가능하다.
얼라인먼트 마크(101)는, 예를 들면 게이트 전극을 이루는 폴리실리콘막(207)을 패터닝할 때의 사진제판공정에서 이용할 수 있다.
실시예 2에 관한 제조방법에 따르면, 산화막(20)의 제거에 의해, 얼라인먼트 마크 영역(100) 내부의 노출 표면의 요철을, 연마공정후보다 크게 하여 얼라인먼트 마크(101)를 형성할 수 있다. 더구나, 소자형성영역(90)과 얼라인먼트 마크 영역(100)으로 많은 공정(예를 들면, 산화막(20)의 형성공정∼연마공정)을 공통화를 도모할 수 있기 때문에, 간편하게 얼라인먼트 마크(101)를 형성할 수 있다.
얼라인먼트 마크(101)가 요철에 의해 형성되어 있기 때문에, 더구나 그 요철은 산화막(20)의 두께(이미 설명한 것과 같이 100 nm∼500 nm)와 같은 정도이기 때문에, 얼라인먼트 마크 영역(100)의 인식신호가 명료하게 되어, 얼라인먼트 정밀도가 향상된다. 그 결과, 수율이 향상된다. 덧붙여, 얼라인먼트 정밀도의 향상에 의해 얼라인먼트 마진의 설정을 작게 하는 것이 가능해지기 때문에, 예를 들면 MOSFET(201, 202) 등의 소자의 면적을 작게 할 수 있으며, 그 결과, 웨이퍼 1장당의 칩수를 늘릴 수 있다.
<실시예 2의 변형예 1>
본 변형예 1에 관한 제조방법에서는, 도 19에 나타낸 레지스트(212)를 형성한 후, 산화막(20)으로 바꾸어, 도 20의 단면도에 나타낸 바와 같이 얼라인먼트 마크 영역(100) 내부의 실리콘막(42)의 일부를 웨트에칭 또는 드라이에칭에 의해 제거한다. 이때, 얼라인먼트 마크 영역(100) 내부에서, 잔존하는 실리콘막(43)과 산화막(20)이 이루는 요철에 의해 얼라인먼트 마크(102)가 형성된다. 그후, 실시예 1과 동일한 공정에 의해 반도체장치(1)가 제조가능하다.
이때, 기판 표면(10S)이 노출하도록 얼라인먼트 마크 영역(100) 내부의 실리콘막(42) 전체를 제거해도 되며, 이러한 경우에는 기판(10)(의 표면(10S))과 산화막(20)이 이루는 요철에 의해 얼라인먼트 마크(102)가 형성된다. 더구나, 기판(10)(의 표면(10S))도 에칭하여도 되며, 이러한 경우에는 기판(10)과 산화막(20)이 이루는 요철에 의해 얼라인먼트 마크(102)가 형성된다. 본 변형예 1에 관한 제조방법에 의해서도, 전술한 실시예 2와 동일한 효과를 얻을 수 있다.
<실시예 2의 변형예 2>
도 21∼도 23에 본 변형예 2에 관한 제조방법을 설명하기 위한 단면도를 나타낸다. 본 변형예 2에 관한 제조방법에서는, 소자형성영역(90) 내부 및 얼라인먼트 마크 영역(100) 내부에 열산화막(30)(도 3 참조)을 형성한 후에, 도 21에 나타낸 바와 같이 얼라인먼트 마크 영역(100) 내의 산화막(20) 및 열산화막(30)을 레지스트(213)로 덮는다. 그리고, 도 21에 나타낸 바와 같이 소자형성영역(90) 내부의 열산화막(30)을 제거한다. 요컨대, 레지스트(213)를 사용하는 것에 의해, 소자형성영역(90) 내부의 열산화막(30)을 제거하는 한편, 얼라인먼트 마크 영역(100) 내부의 열산화막(30)은 제거하지 않는다.
레지스트(213)의 제거후, 도 22에 나타낸 바와 같이 기판 표면(10S) 상에 실리콘막(41)을 에피택셜 성장시킨다. 이때, 실시예 1과 마찬가지로소자형성영역(90) 내부에는 실리콘막(41)이 형성되는 한편, 얼라인먼트 마크 영역(100)은 산화막(20, 30)으로 덮어지고 있어 기판 표면(10S)이 노출하지 않고 있기 때문에, 얼라인먼트 마크 영역(100) 내에는 실리콘막(41)이 성장하지 않는다. 그리고, 실리콘막(41)을 연마하여 실리콘막(42)을 형성한다(도 23 참조). 이때, 그후, 실시예 1과 동일한 공정에 의해 반도체장치(1)가 제조가능하다.
본 변형예 2에 관한 제조방법에 따르면, 산화막(20, 30)이 이루는 요철에 의해 얼라인먼트 마크(103)가 형성되어, 본 변형예 2에 관한 제조방법에 의해서도, 전술한 실시예 2와 동일한 효과를 얻을 수 있다.
이때, 이상의 설명에서는 실리콘 및 실리콘 산화막을 사용하는 경우를 설명하였지만, 그 이외의 반도체 재료 및 절연재료를 사용하더라도 동일한 제조방법을 실현할 수 있다.
청구항 1에 관한 발명에 따르면, 소자분리영역을 형성하는 제 1 절연막을 패터닝 형성한 후에 제 1 반도체막을 에피택셜 성장시키기 때문에, 홈 내부에 산화막을 매립하는 종래의 제조방법과는 달리, 소자분리영역 내부에 보이드가 발생하는 일이 없다. 이 때문에, 보이드에 기인한 수율 저하를 개선할 수 있다.
더구나, 제 1 반도체막의 성장전에 제 1 산화막의 형성·제거(소위, 희생산화 프로세스)를 행하기 때문에, 제 1 절연막의 패터닝시에 받은 기판 표면의 손상을 제거하는 동시에 청정 표면을 형성할 수 있다. 이에 따라, 반도체 기판과 제 1반도체막의 계면에서 발생하는 결정결함이 억제되기 때문에, 높은 막질의 제 1 반도체막을 성장시킬 수 있고, 해당 결정결함에 기인하는 접합 리이크전류의 발생을 억제할 수 있다. 즉, 수율을 향상시킬 수 있다.
더구나, 제 1 반도체막의 상면의 높이가 제 1 절연막의 상면의 높이 이하가 되도록 제 1 반도체막을 연마하기 때문에, MISFET을 형성한 경우에 게이트 전극으로부터의 전계가 제 1 반도체막의 상면 부근의 주연부에 집중하는 것을 억제할 수 있다. 그 결과, 상기 전계집중에 기인한 문제점이 억제된 MISFET를 우수한 수율로 제조할 수 있다.
본 발명의 제 2 국면에 따르면, 제 1 반도체막이 연마공정 (e)에서 받은 손상을 제거하기 때문에, 고품질의 소자요소(예를 들면, 제 1 반도체막의 상면을 열산화하여 얻어지는 게이트절연막)를 형성할 수 있다. 이에 따라 수율을 향상시킬 수 있다.
본 발명의 제 3 국면에 따르면, 제 2 산화막의 형성·제거(소위, 희생산화 프로세스)에 의해, 제 1 반도체막이 연마공정 (e)에서 받은 손상을 제거할 수 있다.
본 발명의 제 4 국면에 따르면, 수소를 포함하는 분위기 중에서의 열처리에 의해, 제 1 반도체막이 연마공정 (e)에서 받은 손상을 제거할 수 있다.
본 발명의 제 5 국면에 따르면, 제 2 반도체막에 의해 높은 막질의 활성영역을 제공할 수 있다. 또한, 제 1 및 제 2 반도체막에서 도핑상태를 다르게 하는 것에 의해, 급격한 불순물 프로파일을 실현할 수 있다.
본 발명의 제 6 국면에 따르면, 제 1 절연막의 개구 다리부에 대응하는 위치에 형성된 경사면에 접하도록 제 1 반도체막의 상면을 설치할 수 있다. 이때, 상기 경사면 상에 형성된 제 1 반도체막은 주연부를(바꾸어 말하면, 경사면을) 향함에 따라서 두께가 서서히 얇아진다. 이 때문에, 예를 들면 제 1 반도체막의 상면을 열산화하여 MISFET의 게이트절연막을 형성하는 경우, 제 1 반도체막의 주연부 부근에서는 게이트절연막의 막두께가 얇아진다고 하는 신닝현상을 억제할 수 있다. 그 결과, 고품질의 게이트절연막을 형성할 수 있어, 수율이 향상된다.
더구나, 신닝현상의 억제에 의해, MISFET을 형성한 경우에 게이트 전극으로부터의 전계가 제 1 절연막의 주연부에서 더욱 커지는 것을(집중하는 것을) 억제할 수 있다. 그 결과, 상기 전계집중에 기인한 문제점이 억제된 MISFET을 우수한 수율로 제조할 수 있다.
본 발명의 제 7 국면에 따르면, 제 1 절연막의 개구 다리부에 대응하는 위치에, 측벽 형태의 제 2 절연막의 측면으로 이루어진 경사면을 형성할 수 있다.
본 발명의 제 8 국면에 따르면, 제 1 절연막의 개구 다리부에 대응하는 위치에 경사면을 형성할 수 있다.
본 발명의 제 9 국면에 따르면, 얼라인먼트 마크 영역 내부의 제 1 산화막을 제거하지 않기 때문에, 나중의 공정 (d)에서 얼라인먼트 마크 영역 내부에는 제 1 반도체막을 에피택셜 성장시키지 않도록 할 수 있다. 이에 따라, 얼라이먼트 마크 영역 내에 제 1 절연막과 제 1 산화막으로 이루어진 요철(단차)을 형성할 수 있어, 해당 요철을 얼라인먼트 마크로서 사용할 수 있다. 더구나, 소자형성영역과 얼라인먼트 마크 영역에서 공정의 공통화를 도모할 수 있다.
본 발명의 제 10 국면에 따르면, 소자형성영역과 얼라인먼트 마크 영역에서 공정 (i)∼(k)의 공통화를 도모할 수 있다.
본 발명의 제 11 국면에 따르면, 얼라인먼트 마크 영역 내부의 노출 표면의 요철(단차)을 더욱 크게 하여 얼라인먼트 마크를 형성할 수 있다.
본 발명의 제 12 국면에 따르면, 얼라인먼트 마크 영역 내부의 노출 표면의 요철(단차)을 더욱 크게 하여 얼라인먼트 마크를 형성할 수 있다.
Claims (3)
- (a) 반도체 기판의 기판 표면 상에 제 1 절연막을 소정의 패턴으로 형성하는 공정과,(b) 상기 공정 (a) 후에 노출되어 있는 상기 기판 표면을 산화하여 제 1 산화막을 형성하는 공정과,(c) 상기 제 1 산화막의 적어도 일부를 제거하는 공정과,(d) 상기 공정 (c) 후에 노출되어 있는 상기 기판 표면 상에 제 1 반도체막을 에피택셜 성장시키는 공정과,(e) 상기 제 1 반도체막의 상면의 높이가 상기 제 1 절연막의 상면의 높이 이하가 되도록 상기 제 1 반도체막을 연마하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서,상기 반도체 기판은, 소자형성영역 및 얼라인먼트 마크 영역을 포함하고 있고,상기 공정 (c)는,(c)-1) 상기 소자형성영역 내부의 상기 제 1 산화막을 제거하는 한편, 상기 얼라인먼트 마크 영역 내부의 상기 제 1 산화막은 제거하지 않는 공정을 포함하는것을 특징으로 하는 반도체장치의 제조방법.
- (i) 반도체 기판의 기판 표면 상에 절연막을 소정의 패턴으로 형성하는 공정을 구비하고, 상기 반도체 기판은 소자형성영역 및 얼라인먼트 마크 영역을 포함하고 있으며,(j) 상기 공정 (i) 후에 노출되어 있는 상기 기판 표면 상에 반도체막을 에피택셜 성장시키는 공정과,(k) 상기 반도체막의 상면의 높이가 상기 절연막의 상면의 높이 이하가 되도록 상기 반도체막을 연마하는 공정과,(l) 상기 공정 (k) 후에, 상기 얼라인먼트 마크 영역 내부의 노출 표면의 요철을 더욱 크게 하여 얼라인먼트 마크를 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체장치의 제조방법.
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