KR20030002734A - 반도체 소자의 콘택 플러그 형성 방법 - Google Patents

반도체 소자의 콘택 플러그 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 실리콘 박막을 증착하여 콘택 플러그를 형성하는 과정에서, 플라즈마 처리로 층간 절연막 표면의 결함(Defects)을 제거하거나 절연막 캡핑층(Oxide capping)을 형성하여 접합 영역을 제외한 나머지 영역에 대한 실리콘 박막의 선택성을 낮추고, 접합 영역의 자연 산화막을 인-시투(In-situ)로 제거한 후 접합 영역에 단결정 성장 활성화 처리를 실시하여 실리콘 박막 선택성을 향상시킨 다음 선택적 단결정/다결정 실리콘 증착법(Selective Single and Poly silicon Deposition; SSPD)으로 실리콘 박막을 증착하여 콘택 플러그를 형성함으로써 콘택 저항을 낮추고, 심(Seam) 또는 보이드(Void)의 발생을 억제하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법을 제공하는데 그 목적이 있다.

Description

반도체 소자의 콘택 플러그 형성 방법{Method of forming a contact plug in a semiconductor device}
본 발명은 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 특히 콘택 플러그 계면의 자연 산화막을 제거하고, 콘택 플러그의 균일성을 향상시키며, 심 및 보이드가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법에 관한 것이다.
최근 들어, 반도체 소자의 집적도가 향상됨에 따라 콘택 플러그의 사이즈가 감소되어, 종래에 사용되어온 실리콘 플러그(Silicon Plug)의 접촉 저항이 증가된다. 특히, 콘택 플러그 계면에 형성된 산화물(Oxide) 성분은 다결정 실리콘 플러그의 접촉저항(Contact resistance)을 증가시키는 원인 중의 하나이다. 따라서, 다결정 실리콘 플러그의 저항을 낮추기 위하여 산화물 성분을 제거하기 위한 세정(Cleaning) 공정을 실시한다.
익스-시투 세정(Ex-situ cleaning) 방법으로 반도체 기판을 세정하여 산화막 성분의 층을 제거할 경우 세정(Cleaning) 이후에 반도체 기판이 증착 장비로 이동하는 동안 자연 산화막(Native oxide)이 형성된다. 이 때문에, 플러그 계면의 산화막 성분을 완벽하게 제거할 수 없다. 따라서, 자연 산화막이 존재하는 상태에서 콘택 사이즈가 줄어든다면, 콘택 저항은 더욱 더 증가하게 된다. 자연 산화막이 생성되는 것을 최대한 억제하기 위해서는 인-시투 세정을 실시해야 한다.
현재 대부분의 생산 공정에서는, 튜브 타입의 저압화학 기상증착(Tube type LPCVD) 장비를 이용하여 다결정 실리콘 플러그(Poly silicon plug)를 형성한다. 튜브 타입 실리콘(Tube type silicon) 증착 장비에서 형성된 콘택 플러그는 스텝 커버리지(Step coverage) 특성이 우수하나, 장비 구조상 인-시투 세정(In-situ cleaning)을 실시할 수 없다. 따라서, 자연 산화막을 인-시투 세정(In-situ cleaning)으로 제거할 수 있는 싱글 웨이퍼 타입의 저압 화학 기상 증착(Single wafer type LPCVD) 장비에서 콘택 플러그를 형성한 후 자연 산화막을 제거한다.
그러나, 싱글 웨이퍼 타입의 실리콘 증착 장비에서 콘택 플러그를 형성할 경우 장비 내에서 수소 베이크(Hydrogen bake)나 RTP 세정(Cleaning) 등을 실시하여 콘택 플러그 계면의 자연 산화막(Native oxide)을 제거할 수 있으나, 튜브 타입 실리콘 증착 장비에 비하여 균일성(Uniformity)과 스텝 커버리지(Step coverage) 특성이 저하되는 문제점이 있다.
실리콘 플러그는 단결정 실리콘 상에서는 단결정 실리콘이 성장되고, 산화물(Oxide)이나 질화물(Nitride) 같은 절연물(Insulator) 상에서는 다결정 실리콘이 성장될 수 있는 온도 범위의 공정, 즉, 600℃ 이상의 SSPD(Selective Single and Poly Deposition) 공정으로 형성된다. 실리콘 콘택 플러그의 저항을 감소시키기 위해서는 정션(Junction) 부분에 형성되는 실리콘 플러그를 단결정으로 성장시키고, 이후 플러그 전체를 결정질로 성장시킨다. 이는, 실리콘 플러그를 SSPD 공정으로 형성하면, 후속 열처리 공정을 생략할 수 있기 때문이다. 그러나, 셀 사이즈(Cell size)가 감소됨에 따라 게이트(Gate) 구조의 종횡비(Aspect ratio)가 높아지므로, 콘택 플러그를 형성하는 과정에서, 콘택 저항을 감소시키기 위하여 처음부터 SSPD에 의해 결정질의 실리콘을 증착시킬 경우, 도 1에 도시한 바와 같이, 단결정 실리콘(16a)의 성장속도가 낮아 접합 영역(12) 상부의 다결정 실리콘(16b)에서 보이드(Void)나, 심(Seam; A)이 발생할 수 있다. 보이드나 심(A)은 플러그의 평탄화 특성을 저하시키므로 보이드 또는 심이 발생되는 것을 방지해야 한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 층간 절연막 표면의 결함을 제거하거나 절연막 캡핑층을 형성하여 접합 영역을 제외한 나머지 영역에 대한 실리콘 박막의 선택성을 낮추고, 접합 영역의 자연 산화막을 인-시투로 제거한 후 접합 영역에 단결정 성장 활성화 처리를 실시하여 실리콘 박막 선택성을 향상시킨 다음 선택적 단결정/다결정 실리콘 증착법으로 실리콘 박막을 증착하여 콘택 플러그를 형성함으로써 콘택 저항을 낮추고, 심 발생을 억제하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법을제공하는데 그 목적이 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 콘택 플러그 형성 방법에 의해 제조된 소자의 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 제 1 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 제 2 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 제 3 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도.
도 5a 및 도 5b는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법에 의해 제조된 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21, 31, 41, 51 : 반도체 기판
12, 22, 32, 42, 52 : 접합 영역23, 33, 43 : 층간 절연막
24, 34, 44 : 콘택홀25, 35, 45 : 자연 산화막
16a, 26a, 36a, 47a, 56a : 단결정 실리콘
16, 26b, 36b, 47b, 56b : 다결정 실리콘
26, 36, 47 : 콘택 플러그46 : 절연막 캡핑층
A : 심
본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성한 후 층간 절연막의 소정 영역을 식각하여 반도체 기판의 접합 영역이 노출되는 콘택홀을 형성하는 단계, 접합 영역의 식각 손상층 및 식각 잔류물을 제거한 후 접합 영역의 표면에 형성된 자연 산화막을 제거하는 단계, 접합 영역 표면에 단결정 성장 활성화 처리를 실시하는 단계 및 선택적 단결정/다결정 실리콘 증착법으로 실리콘 박막을 증착하여 콘택 플러그를 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 다른 실시예는 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성한 후 층간 절연막의 소정 영역을 식각하여 반도체 기판의 접합 영역이 노출되는 콘택홀을 형성하는 단계, 단결정 성장 활성화 처리로써 어닐링을 실시하여 층간 절연막 표면의 결함을 제거하거나 표면 처리를 실시한 후 접합 영역의 식각 손상층 및 식각 잔류물을 제거한 다음 접합 영역의 표면에 형성된 자연 산화막을 제거하는 단계 및 선택적 단결정/다결정 실리콘 증착법으로 실리콘 박막을 증착하여 콘택 플러그를 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 또 다른 실시예는 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을형성한 후 층간 절연막의 소정 영역을 식각하여 반도체 기판의 접합 영역이 노출되는 콘택홀을 형성하는 단계, 단결정 성장 활성화 처리로써 전체 상부에 절연막 캡핑층을 형성한 후 접합 영역 상부의 절연막 갭핑층을 제거한 후 접합 영역의 식각 손상층 및 식각 잔류물을 제거한 다음 접합 영역의 표면에 형성된 자연 산화막을 제거하는 단계 및 선택적 단결정/다결정 실리콘 증착법으로 실리콘 박막을 증착하여 콘택 플러그를 형성하는 단계로 이루어지는 것을 특징으로 한다.
식각 손상층 및 식각 잔류물은 NF3및 O2분위기에서 익스-시투로 플라즈마 건식 세정을 실시하여 제거한다.
자연 산화막은 식각 손상층 및 식각 잔류물을 제거한 후 시간 지연 없이 1 내지 200Torr의 압력과 800 내지 900℃의 온도에서 5 내지 150slm의 수소를 공급하면서 1 내지 5분 동안 수소 베이크를 실시하여 제거하거나, 수소 분위기에서 온도가 약 950℃까지 상승하며, 온도 상승률 및 하강률이 10 내지 100℃/sec인 급속 열처리를 실시하여 제거한다.
단결정 성장 활성화 처리는 SiH2Cl2가스 분위기 또는 SiH2Cl2가스 및 수소 가스가 혼합된 분위기에서 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 30 내지 300초 동안 실시되며, SiH2Cl2가스의 유량은 100 내지 1000sccm이고, 상기 수소의 유량은 1000 내지 10000sccm으로 한다.
선택적 단결정/다결정 실리콘 증착법은 50 내지 1000sccm의 SiH4와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시된다. 이때, 소오스는 SiH4대신에 Si2H6를 사용할 수 있으며, 공급 유량은 500 내지 10000sccm으로 한다.
실리콘 박막 내에는 5E19 내지 2E20atoms/cc의 인이 도핑되도록 형성한다.
상기의 자연 산화막 제거, 단결정 성장 활성화 처리 및 실리콘 박막 증착은 동일한 화학 기상 증착 챔버 내에서 인-시투로 실시하여 자연 산화막의 발생을 되대한 억제한다.
LPCVD법에 의한 실리콘 증착 과정은 온도, 압력 및 도핑 농도에 따라 박막의 특성이 결정된다. 특히, 박막의 특성은 온도 변화에 따라 민감하게 변하는데, 일반적으로 530℃ 전후에서부터 결정질 실리콘이 약간씩 포함되며, 박막이 성장하다가 600℃ 이후부터는 거의 결정질의 실리콘 박막이 증착된다. 결정질 박막은 웨이퍼의 상태에 따라 단결정으로 성장되거나, 단결정으로 성장된다. 같은 실리콘 기판 위에서는 단결정이 성장될 수 있는데, 이러한 증착 방법을 선택적 단결정/다결정 실리콘 증착법이라 한다. 선택적 단결정/다결정 실리콘 증착법에서 반도체 기판의 세정 상태와 실리콘 증착 공정 조건은 매우 중요한다. 식각 잔류물이나 자연 산화막이 완전히 제거된 상태의 반도체 기판은 핵생성에 대한 배리어(Barrier)가 거의 없는 조건 상태이므로 실리콘이 증착되는 순간 결정질 성장이 이루어질 수 있다. 또한,결정화 반응을 위하여 수소(Hydrogen) 제거 반응 속도가 중요한데, 압력이 낮고, 온도가 높을수록 단결정 실리콘을 성장시키는데 유리하다.
이하, 첨부된 도면을 참조하여 본 발명의 제 1 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 제 1 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위하여 접합 영역(22)을 포함하는 여러 요소가 형성된 반도체 기판(21) 상에 층간 절연막(23)을 형성한 후 층간 절연막(23)의 소정 영역을 식각하여 반도체 기판(21)의 접합 영역(22)이 노출되는 콘택홀(24)을 형성한다.
층간 절연막(23)의 소정 영역을 식각하여 형성된 콘택홀(24)의 측벽 및 저면에는 식각 잔류물(도시되지 않음)이 잔류하며, 접합 영역(22)의 표면에는 식각 공정(도시되지 않음)에 의한 식각 손상층이 발생된다. 또한, 콘택홀(24)이 형성되면서 노출된 접합 영역(22)의 표면에는 자연 산화막(25)이 형성된다. 식각 잔류물 및 식각 손상층은 소자의 누설 전류 특성을 저하시키며, 자연 산화막(25)은 콘택 저항을 증가시켜 소자의 전기적 특성을 저하시키는 요인이 된다.
도 2b를 참조하면, 익스-시투로 플라즈마 건식 세정을 실시하여 콘택홀(24) 측벽 및 저면의 식각 손상층 및 식각 잔류물을 제거한 후 수소 베이크나 급속 열처리를 실시하여 접합 영역(22) 상부 표면의 자연 산화막을 제거한다.
식각 손상층 및 식각 잔류물을 제거하기 위한 익스-시투로 플라즈마 건식 세정은 NF3및 O2분위기에서 실시된다.
자연 산화막을 제거하기 위한 수소 베이크는 1 내지 200Torr의 압력과 800 내지 900℃의 온도에서 5 내지 150slm의 수소를 공급하면서 1 내지 5분 동안 실시한다. 이때, 수소 베이크는 식각 손상층 및 식각 잔류물을 익스-시투 플라즈마 건식 세정으로 제거한 후 시간 지연 없이 실시한다. 또한, 급속 열처리로 자연 산화막을 제거할 경우 급속 열처리는 수소 분위기에서 10 내지 100℃/sec의 온도 상승률 및 하강률로 약 950℃까지 상승시켜 실시한다.
도 2c를 참조하면, 접합 영역(22)의 단결정 성장을 촉진시키기 위한 전공정으로, 접합 영역(22) 표면에 단결정 성장 활성화 처리를 실시한다.
단결정 성장 활성화 처리는 SiH2Cl2가스 분위기 또는 SiH2Cl2가스 및 수소 가스가 혼합된 분위기에서 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 30 내지 300초 동안 실시된다. 이때, SiH2Cl2가스의 유량은 100 내지 1000sccm이고, 수소의 유량은 1000 내지 10000sccm이다. 단결정 성장 활성화 처리를 실시함으로써 후속 공정에서 접합 영역(22) 상부에 증착되는 실리콘의 성장 속도를 향상시킨다.
도 2d를 참조하면, 선택적 단결정/다결정 실리콘 증착법으로 콘택홀이 완전히 매립되도록 실리콘 박막을 증착한다. 이때, 접합 영역(26a)의 표면은 단결정 성장 활성화 처리가 되어 있기 때문에, 초기에는 접합 영역(26a) 상에서 SiH2Cl2의 할로겐(Halogen) 원소의 작용에 의해 단결정 실리콘(26a)이 급격하게 피라미드 형태로 성장된다. 이후 단결정 실리콘(26a) 상부를 포함한 전체 상부에 다결정 실리콘(26b)이 증착되어 콘택홀이 완전히 매립된다. 이때, 단결정 실리콘(26a)이 급격하게 형성되면서 콘택홀의 종횡비가 낮아지므로, 이후에 증착되는 다결정 실리콘(25b)에는 심이나 보이드가 발생되지 않는다. 이로써, 단결정 실리콘(26a) 및 다결정 실리콘(26b)으로 이루어진 콘택 플러그(26)가 형성된다.
선택적 단결정/다결정 실리콘 증착법은 50 내지 1000sccm의 SiH4와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시된다. 다른 예로써, 선택적 단결정/다결정 실리콘 증착법은 20 내지 500sccm의 Si2H6와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시할 수도 있다. 이때, 실리콘 박막 내에는 5E19 내지 2E20atoms/cc의 인이 도핑된다.
상기의 공정에서, 자연 산화막 제거, 단결정 성장 활성화 처리 및 실리콘 박막 증착은 동일한 화학 기상 증착 챔버 내에서 인-시투로 실시된다.
이하, 첨부된 도면을 참조하여 본 발명의 제 2 실시예를 설명하기로 한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 제 2 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 3a를 참조하면, 반도체 소자를 형성하기 위하여 접합 영역(32)을 포함하는 여러 요소가 형성된 반도체 기판(31) 상에 층간 절연막(33)을 형성한 후 층간 절연막(33)의 소정 영역을 식각하여 반도체 기판(31)의 접합 영역(32)이 노출되는 콘택홀(34)을 형성한다.
층간 절연막(33)의 소정 영역을 식각하여 형성된 콘택홀(34)의 측벽 및 저면에는 식각 잔류물(도시되지 않음)이 잔류하며, 접합 영역(32)의 표면에는 식각 공정(도시되지 않음)에 의한 식각 손상층이 발생된다. 또한, 콘택홀(34)이 형성되면서 노출된 접합 영역(32)의 표면에는 자연 산화막(35)이 형성된다. 식각 잔류물 및 식각 손상층은 소자의 누설 전류 특성을 저하시키며, 자연 산화막(35)은 콘택 저항을 증가시켜 소자의 전기적 특성을 저하시키는 요인이 된다.
도 3b를 참조하면, 수소 어닐링을 실시하여 층간 절연막(33) 표면의 결함(도시되지 않음)을 제거하고, 표면 처리(Passivation)를 실시한다.
수소 어닐링은 400 내지 700℃의 온도 및 200 내지 760Torr의 압력에서 10 내지 100분 동안 실시된다. 이때, 5 내지 150slm의 수소가 공급된다. 수소 어닐링은 튜브 타입 어닐링 장비에서 실시된다.
도 3c를 참조하면, 익스-시투로 플라즈마 건식 세정을 실시하여 콘택홀(34) 측벽 및 저면의 식각 손상층 및 식각 잔류물을 제거한 후 수소 베이크나 급속 열처리를 실시하여 접합 영역(32) 상부 표면의 자연 산화막을 제거한다.
식각 손상층 및 식각 잔류물을 제거하기 위한 익스-시투로 플라즈마 건식 세정은 NF3및 O2분위기에서 실시된다.
자연 산화막을 제거하기 위한 수소 베이크는 1 내지 200Torr의 압력과 800 내지 900℃의 온도에서 5 내지 150slm의 수소를 공급하면서 1 내지 5분 동안 실시한다. 이때, 수소 베이크는 식각 손상층 및 식각 잔류물을 익스-시투 플라즈마 건식 세정으로 제거한 후 시간 지연 없이 실시한다. 또한, 급속 열처리로 자연 산화막을 제거할 경우 급속 열처리는 수소 분위기에서 10 내지 100℃/sec의 온도 상승률 및 하강률로 약 950℃까지 상승시켜 실시한다.
도 3d를 참조하면, 선택적 단결정/다결정 실리콘 증착법으로 콘택홀이 완전히 매립되도록 실리콘 박막(36)을 증착한다.
이때, 층간 절연막(33)은 도 3b의 수소 어닐링에 의해 표면 결함이 제거되고, 수소 표면 처리가 되어 있어 실리콘 박막의 선택성이 낮은 상태이므로, 상대적으로 층간 절연막(33)에는 실리콘 박막이 거의 증착되지 않고, 접합 영역(36a) 상에서 단결정 실리콘(36a)이 급격하게 피라미드 형태로 성장된다. 이후 단결정 실리콘(36a) 상부를 포함한 전체 상부에 다결정 실리콘(36b)이 증착되어 콘택홀이 완전히 매립된다. 이때, 단결정 실리콘(36a)이 급격하게 형성되면서 콘택홀의 종횡비가 낮아지므로, 이후에 증착되는 다결정 실리콘(36b)에는 심이나 보이드가 발생되지 않는다. 이로써, 단결정 실리콘(36a) 및 다결정 실리콘(36b)으로 이루어진 콘택 플러그(36)가 형성된다.
선택적 단결정/다결정 실리콘 증착법은 50 내지 1000sccm의 SiH4와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시된다. 다른 예로써, 선택적 단결정/다결정 실리콘 증착법은 20 내지 500sccm의 Si2H6와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시할 수도 있다. 이때, 실리콘 박막 내에는 5E19 내지 2E20atoms/cc의 인이 도핑된다.
상기의 공정에서, 자연 산화막 제거, 단결정 성장 활성화 처리 및 실리콘 박막 증착은 동일한 화학 기상 증착 챔버 내에서 인-시투로 실시된다.
이하, 첨부된 도면을 참조하여 본 발명의 제 3 실시예를 설명하기로 한다.
도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법의 제 3 실시예를 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 4a를 참조하면, 반도체 소자를 형성하기 위하여 접합 영역(42)을 포함하는 여러 요소가 형성된 반도체 기판(41) 상에 층간 절연막(43)을 형성한 후 층간 절연막(43)의 소정 영역을 식각하여 반도체 기판(41)의 접합 영역(42)이 노출되는 콘택홀(44)을 형성한다.
층간 절연막(43)의 소정 영역을 식각하여 형성된 콘택홀(44)의 측벽 및 저면에는 식각 잔류물(도시되지 않음)이 잔류하며, 접합 영역(42)의 표면에는 식각 공정(도시되지 않음)에 의한 식각 손상층이 발생된다. 또한, 콘택홀(44)이 형성되면서 노출된 접합 영역(42)의 표면에는 자연 산화막(45)이 형성된다. 식각 잔류물 및식각 손상층은 소자의 누설 전류 특성을 저하시키며, 자연 산화막(45)은 콘택 저항을 증가시켜 소자의 전기적 특성을 저하시키는 요인이 된다.
도 4b를 참조하면, 접합 영역(42)의 상부를 제외한 전체 상부에 절연막 캡핑층(46)을 형성한다.
절연막 캡핑층(46)은 선택적 단결정/다결정 실리콘 증착법에 취약한 절연물(예를 들어, 질화물)의 표면에 형성됨으로써, 후속 공정에서 실리콘 박막 증착 시 층간 절연막(43)의 측벽에서 실리콘 박막이 성장하는 것을 억제시키고, 단결정/다결정 실리콘 증착법에 의해 접합 영역(42)의 상부에서만 실리콘 박막이 안정적으로 성장될 수 있도록 한다.
절연막 캡핑층(46)은 플라즈마를 이용한 언도프트 실리케이트 글라스(PE-USG)를 이용하여 형성하며, 약 50Å 이하의 두께로 형성한다. 이러한 절연막 캡핑층(46)은 접합 영역(42)을 제외한 층간 절연막(43)의 상부 표면 및 측벽에 형성된다. 또한, 전체 상부에 절연막 캡핑층(46)을 형성한 후 접합 영역(42) 상부의 절연막 캡핑층(46)을 제거하는 방법에 따라서, 콘택홀(44)의 측벽에만 형성될 수 있다.
도 4c를 참조하면, 익스-시투로 플라즈마 건식 세정을 실시하여 콘택홀(44) 측벽 및 저면의 식각 손상층 및 식각 잔류물을 제거한 후 수소 베이크나 급속 열처리를 실시하여 접합 영역(42) 상부 표면의 자연 산화막을 제거한다.
식각 손상층 및 식각 잔류물을 제거하기 위한 익스-시투로 플라즈마 건식 세정은 NF3및 O2분위기에서 실시된다.
자연 산화막을 제거하기 위한 수소 베이크는 1 내지 200Torr의 압력과 800 내지 900℃의 온도에서 5 내지 150slm의 수소를 공급하면서 1 내지 5분 동안 실시한다. 이때, 수소 베이크는 식각 손상층 및 식각 잔류물을 익스-시투 플라즈마 건식 세정으로 제거한 후 시간 지연 없이 실시한다. 또한, 급속 열처리로 자연 산화막을 제거할 경우 급속 열처리는 수소 분위기에서 10 내지 100℃/sec의 온도 상승률 및 하강률로 약 950℃까지 상승시켜 실시한다.
도 4d를 참조하면, 선택적 단결정/다결정 실리콘 증착법으로 콘택홀이 완전히 매립되도록 실리콘 박막(47)을 증착한다.
층간 절연막(43)의 측벽은 절연막 캡핑층(46)이 형성되어 있으며, 이로 인해 실리콘 박막 증착 시 초기의 단결정/다결정 실리콘 박막의 성장 속도에서 차이가 발생된다. 다시 말해, 상대적으로 층간 절연막(43)의 측벽에는 실리콘 박막이 거의 증착되지 않고, 접합 영역(47a) 상에서 단결정 실리콘(47a)이 급격하게 피라미드 형태로 성장된다. 이후 단결정 실리콘(47a) 상부를 포함한 전체 상부에 다결정 실리콘(47b)이 증착되어 콘택홀이 완전히 매립된다. 이때, 단결정 실리콘(47a)이 급격하게 형성되면서 콘택홀의 종횡비가 낮아지므로, 이후에 증착되는 다결정 실리콘(47b)에는 심이나 보이드가 발생되지 않는다. 이로써, 단결정 실리콘(47a) 및 다결정 실리콘(47b)으로 이루어진 콘택 플러그(47)가 형성된다.
선택적 단결정/다결정 실리콘 증착법은 50 내지 1000sccm의 SiH4와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시된다. 다른 예로써, 선택적 단결정/다결정 실리콘 증착법은 20 내지 500sccm의 Si2H6와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시할 수도 있다. 이때, 실리콘 박막 내에는 5E19 내지 2E20atoms/cc의 인이 도핑된다.
상기의 공정에서, 자연 산화막 제거 및 실리콘 박막 증착은 동일한 화학 기상 증착 챔버 내에서 인-시투로 실시된다.
도 5a 및 도 5b는 본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법에 의해 제조된 소자의 단면도이다.
도 5a 및 도 5b를 참조하면, 수소 어닐링을 실시하거나, 절연막 캡핑층을 형성하여 층간 절연막의 측벽에서 실리콘 박막이 성장되는 것을 최대한 억제시키고, 자연 산화막을 제거한 후 인-시투로 단결정 성장 활성화 처리를 실시하여 접합 영역(52)의 실리콘 박막 선택성을 향상시킨 다음 선택적 단결정/다결정 실리콘 증착법으로 실리콘 박막을 증착함으로써, 접합 영역(52) 상부의 단결정 실리콘(56a)이 다른 영역에 비해 급속도로 성장된다. 이로 인해, 콘택홀의 종횡비가 낮아지며, 단결정 실리콘(56a) 상부에 증착되는 다결정 실리콘(56b)에는 심이나 보이드가 발생되지 않는다. 도 1b 및 도 5b를 참조하면, 종래의 단결정 실리콘(16a) 보다 본 발명에 따라 증착된 단결정 실리콘(56a)의 성장 특성이 우수하여 콘택홀 내부에서 보다 많이 성장됨을 알 수 있다.
상술한 바와 같이, 본 발명은 수소 어닐링을 실시하거나, 절연막 캡핑층을 형성하여 실리콘 박막의 선택성을 향상시키고, 자연 산화막을 제거하여 콘택 저항을 낮추며, 인-시투로 단결정 성장 활성화 처리를 실시하여 접합 영역의 실리콘 박막 선택성을 향상시킨 다음 선택적 단결정/다결정 실리콘 증착법으로 실리콘 박막을 증착하여 콘택 플러그를 형성함으로써 콘택 저항을 낮추고, 심 발생을 억제하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시키는 효과가 있다.

Claims (15)

  1. 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성한 후 상기 층간 절연막의 소정 영역을 식각하여 상기 반도체 기판의 접합 영역이 노출되는 콘택홀을 형성하는 단계;
    상기 접합 영역의 식각 손상층 및 식각 잔류물을 제거한 후 상기 접합 영역의 표면에 형성된 자연 산화막을 제거하는 단계;
    상기 접합 영역 표면에 단결정 성장 활성화 처리를 실시하는 단계 및
    선택적 단결정/다결정 실리콘 증착법으로 실리콘 박막을 증착하여 콘택 플러그를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  2. 제 1 항에 있어서,
    상기 식각 손상층 및 식각 잔류물은 NF3및 O2분위기에서 익스-시투로 플라즈마 건식 세정을 실시하여 제거하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  3. 제 1 항에 있어서,
    상기 자연 산화막은 상기 식각 손상층 및 식각 잔류물을 제거한 후 시간 지연 없이 1 내지 200Torr의 압력과 800 내지 900℃의 온도에서 5 내지 150slm의 수소를 공급하면서 1 내지 5분 동안 수소 베이크를 실시하여 제거하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  4. 제 1 항에 있어서,
    상기 자연 산화막은 수소 분위기에서 온도가 약 950℃까지 상승하며, 온도 상승률 및 하강률이 10 내지 100℃/sec인 급속 열처리를 실시하여 제거하는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  5. 제 1 항에 있어서,
    상기 단결정 성장 활성화 처리는 SiH2Cl2가스 분위기 또는 SiH2Cl2가스 및 수소 가스가 혼합된 분위기에서 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 30 내지 300초 동안 실시되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  6. 제 5 항에 있어서,
    상기 SiH2Cl2가스의 유량은 100 내지 1000sccm이고, 상기 수소의 유량은 1000 내지 10000sccm인 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  7. 제 1 항에 있어서,
    상기 선택적 단결정/다결정 실리콘 증착법은 50 내지 1000sccm의 SiH4와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  8. 제 1 항에 있어서,
    상기 선택적 단결정/다결정 실리콘 증착법은 20 내지 500sccm의 Si2H6와, 500 내지 10000sccm의 H2와, H2에 약 1%의 PH3가 혼합된 10 내지 50sccm의 혼합 가스가 공급되며, 5 내지 200Torr의 압력과 600 내지 800℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  9. 제 1 항에 있어서,
    상기 실리콘 박막 내에는 5E19 내지 2E20atoms/cc의 인이 도핑되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  10. 제 1 항에 있어서,
    상기 자연 산화막 제거, 상기 단결정 성장 활성화 처리 및 실리콘 박막 증착은 동일한 화학 기상 증착 챔버 내에서 인-시투로 실시되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  11. 제 1 항에 있어서,
    상기 단결정 성장 활성화 처리는 어닐링을 실시하여 상기 층간 절연막 표면의 결함을 제거하거나, 표면 처리를 실시하는 단계; 및
    상기 접합 영역의 식각 손상층 및 식각 잔류물을 제거한 후 상기 접합 영역의 표면에 형성된 자연 산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  12. 제 11 항에 있어서,
    상기 어닐링은 5 내지 150slm의 수소를 공급하면서 400 내지 700℃의 온도 및 200 내지 760Torr의 압력에서 10 내지 100분 동안 실시되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  13. 제 11 항에 있어서,
    상기 어닐링은 튜브 타입 어닐링 장비에서 실시되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  14. 제 1 항에 있어서,
    상기 단결정 성장 활성화 처리는 전체 상부에 절연막 캡핑층을 형성한 후 상기 접합 영역 상부의 상기 절연막 갭핑층을 제거하는 단계 및
    상기 접합 영역의 식각 손상층 및 식각 잔류물을 제거한 후 상기 접합 영역의 표면에 형성된 자연 산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
  15. 제 14 항에 있어서,
    상기 절연막 캡핑층은 플라즈마를 이용한 언도프트 실리케이트 글라스로 형성되며, 약 50Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 플러그 형성 방법.
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