KR20020090918A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20020090918A
KR20020090918A KR1020020029682A KR20020029682A KR20020090918A KR 20020090918 A KR20020090918 A KR 20020090918A KR 1020020029682 A KR1020020029682 A KR 1020020029682A KR 20020029682 A KR20020029682 A KR 20020029682A KR 20020090918 A KR20020090918 A KR 20020090918A
Authority
KR
South Korea
Prior art keywords
region
gate
gate insulating
insulating film
transistor
Prior art date
Application number
KR1020020029682A
Other languages
English (en)
Other versions
KR100436673B1 (ko
Inventor
이찌게마시유끼
다께우찌유지
마쯔이미찌하루
사또아쯔히로
스기마에기꾸꼬
시로따리이찌로
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2002143481A external-priority patent/JP3947041B2/ja
Priority claimed from JP2002150853A external-priority patent/JP4034594B2/ja
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20020090918A publication Critical patent/KR20020090918A/ko
Application granted granted Critical
Publication of KR100436673B1 publication Critical patent/KR100436673B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 장치는 반도체 기판, 소스·드레인 영역, 채널 영역, 게이트 절연막, 전하 축적층과 제어 게이트 전극을 포함한다. 소스·드레인 영역은 반도체 기판 내에 형성되고, 제1 도전층의 제1 불순물을 포함한다. 채널 영역은 소스·드레인 영역 사이의 반도체 기판 내에 형성되고, 제2 도전형의 제2 불순물을 포함한다. 게이트 절연막은 반도체 기판 위에 형성되고, 채널 영역 중 적어도 일부 영역의 바로 위에 위치하는 영역에 제2 불순물을 포함한다. 전하 축적층은 채널 영역 위에 위치하는 게이트 절연막 위에 형성된다. 제어 게이트 전극은, 전하 축적층 위에 형성된다. 또한, 제어 게이트 전극은 게이트 절연막에서 제2 불순물을 포함하는 영역 중 적어도 일부 영역의 바로 위에 위치하는 전하 축적층 위에 형성된 접속부에 의해 전하 축적층과 전기적으로 접속된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 특히, 채널 영역에 불순물을 주입한 트랜지스터를 갖는 미세한 반도체 장치에 관한 것이다. 또한, NAND형 플래시 메모리에서의 로우계 코어부의 구조에 관한 것이다.
최근에, 데이터를 전기적으로 기입, 및 소거할 수 있는 불휘발성 반도메 메모리로서, EEPROM(Electrically Erasable and Programmable Read Only Memory)이 알려져 있다. EEPROM 중에는 전기적으로 일괄 소거가 가능한 플래시 메모리가 있다. 특히, 고집적화가 용이한 NAND형 플래시 메모리는 널리 사용되고 있다.
종래의 NAND형 플래시 메모리의 제조 방법은, 예를 들면, S. Aritome 등에 의한, IEDM(1994) pp.61-64 "A 0.67㎛2SELF-ALIGNED SHALLOW TRENCH ISOLATION CELL(SA-STI CELL) FOR 3V-only 256Mbit NAND EEPROMs" 혹은, Y. Takeuchi 등에 의한 1998 Symposium on VLSI Technology Digest of Technical Papers, pp102-103 "A Self-Aligned STI Process Integration for Low Cost and Highly Reliable 1Gbit Flash Memories" 등에 제안되어 있다. 본 제안에 의하면, 메모리 셀 사이의 소자 분리 영역이 STI(Shallow Trench Isolation) 기술에 의해 형성되어 있다. 그리고, 이 소자 분리 영역에 대하여 자기 정합적인 구조(SA-ATI)를 갖도록, 부유 게이트가 형성되어 있다. 이에 따라, 미세한 메모리 셀이 고밀도로 배치된 메모리 셀 어레이가 실현되어 있다. 이 제조 방법에서, 소자 분리 영역은 게이트 산화막 및 부유 게이트 전극재의 일부 혹은 전부를 형성한 후에 형성된다. 또한, 메모리 셀 및 주변 제어계에 이용되는 트랜지스터의 채널 영역으로의 분술물의 도입은, 게이트 산화막 형성 전에 이온 주입에 의해 행해지고, 그 후에 게이트 절연막이 형성된다. 또한, 도입된 불순물의 확산층은, 그 후의 소자 분리 영역의 형성 공정에서의 열처리에 의해 행해지고, 이 열처리에 의해 불순물은 활성화된다.
그런데, NAND형 플래시 메모리에서는 메모리 셀에 「1」데이터를 기입할 (부유 게이트 전자를 주입하지 않고, 소거 시의 임계값을 유지할) 때, 비트선에는 초기 전위가 충전된다. 또한, 선택 워드선에는 기입 전압이 인가되고, 비선택 워드선에는 전송 전압이 인가된다. 그리고, 용량 결합에 의해 메모리 셀 트랜지스터의 채널 영역의 전위가 승압됨으로써, 부유 게이트에 전자가 주입되지 않도록 한다. 채널 영역의 불순물 농도를 내리면 채널 용량이 저하하기 때문에, 채널 영역의 전위는 승압이 용이해진다. 그 결과, 메모리 셀로의「1」데이터의 기입 특성은 향상된다.
상기 기입 동작에 대하여, 메모리 셀 트랜지스터의 채널 영역의 불순물 농도 제어에 주목한, 플래시 메모리의 제조 방법이 몇갠가 제안되어 있다. 예를 들면 특개2002-009173호 공보에는, 게이트 산화막 및 소자 분리 영역을 순차 형성한 후, 게이트 산화막 및 부유 게이트 너머로 이온 주입을 행하는 방법이 제안되어 있다. 본 방법에 따르면, 채널 영역 내의 불순물 농도 프로파일은 소자 분리 영역 제조 과정에서의 열공정의 영향을 받지 않고 끝난다. 따라서, 급격하게 변화하는 불순물 농도 프로파일이 실현된다. 그 때문에, 채널 길이의 미세화가 진행된 경우에도 채널 영역 내의 불순물 농도의 제어성을 확보할 수 있다.
또한, 미국 출원10/058,343(대응 일본 출원 번호:특원2002-23973호)에는, 주로 NAND형 플래시 메모리에 대한 제안이 이루어져 있다. 즉, 메모리 셀 트랜지스터 위에 마스크를 형성한 후, 인접하는 선택 트랜지스터 사이의 불순물 확산층에 경사 방향으로 불순물을 이온 주입하는 방법이 개시되어 있다. 본 발명에 따르면, 메모리 셀 트랜지스터와 선택 트랜지스터의 채널 영역의 불순물 농도를 동일하게 하면서, 선택 트랜지스터의 특성 제어가 용이해진다.
또한, 미국 출원09/956,986(대응 일본 출원 번호: 특원2002-292910호)에도, NAND형 플래시 메모리에 대한 제안이 이루어져 있다. 즉, 주변 제어계 트랜지스터, 및 선택 트랜지스터의 게이트 전극에서, 부유 게이트와 제어 게이트를 분리하고 있는 게이트 간 절연막을 제거하는 방법이 개시되어 있다. 이에 따라, 부유 게이트와 제어 게이트를 전기적으로 접속할 수 있다.
또한 특개소59-74677호 공보에는, 이 공보의 도 4 내지 도 11 등에 도시한바와 같이, 주변 트랜지스터에서의 부유 게이트와 제어 게이트 사이의 절연막에 개구부를 형성하고 있다. 그 결과, 배선의 설계 자유도가 향상된다.
상기한 바와 같이, 종래의 플래시 메모리의 제조 방법에는 다양한 제안이 이루어져 있다. 그러나, 채널 영역의 형성 후에 소자 분리 영역을 형성하는 방법이면, 채널 영역 내의 불순물이 확산되기 쉽고, 트랜지스터의 채널 길이의 미세화가 저해되는 경우가 있었다. 왜냐하면, 채널 영역 후에 다수의 열공정이 존재하기 때문이다. 이 현상은, 메모리 셀 트랜지스터의 게이트 길이가 0.2㎛ 정도보다도 작은 경우에, 특히 현저하게 된다.
또한, 메모리 셀 트랜지스터의 채널부로의 이온 주입을 선택 트랜지스터의 채널부로의 이온 주입과 개별 공정으로 행하는 방법은, 미세화가 진행됨에 따라 실시가 곤란해진다. 또한 리소그래피 공정이 증가하기 때문에, 제조 공정의 확대를 초래하게 된다. 예를 들면, 선택 트랜지스터의 채널 길이가 0.3㎛ 정도 이하, 메모리 셀 트랜지스터의 채널 길이가 0.15㎛ 정도 이하와 같은 미세하고 고정밀도의 메모리 셀 트랜지스터를 형성하고자 하면, 상기 방법은 실시가 곤란하게 된다.
그러나, 메모리 셀 트랜지스터와 선택 트랜지스터의 채널 영역의 불순물 영역을 동시에 형성하면, 선택 트랜지스터의 채널 영역의 불순물 농도를 높이는 것이 곤란해진다. 그 결과, 선택 트랜지스터의 컷오프 특성이 악화되는 경우가 있다. 즉, 선택 트랜지스터의 채널 영역의 불순물 농도는, 메모리 셀 트랜지스터에 필요한 메모리 셀 특성을 총족시키기 위한 농도로 설정해야만 한다. 이 불순물 농도는 선택 트랜지스터에서 필요한 농도보다도 낮은 것이 통상적이다. 다시 말하면, 선택 트랜지스터에서의 채널 영역의 불순물 농도는 이상적인 농도보다도 낮게 해야만 한다. 따라서, 선택 트랜지스터에서는, 임계 전압이 저하하고 오프 누설 전류가 증가하여, 정상적인 동작이 가능하지 않게 된다. 또한, 상기 메모리 셀 특성이란, 예를 들면 데이터 유지 특성이나 기입 소거 특성, 나아가서는 기입 소거에 의한 특성의 열화 정도를 말한다.
그런데, NAND형 플래시 EEPROM에서는 DRAM(Dynamic Random Access Memory)이나 SRAM(Static RAM) 등의 다른 반도체 메모리와 마찬가지로, 로우 디코더에 의해 1개의 워드선이 선택됨으로써, 선택 메모리 셀(페이지)에 대한 기입 또는 판독이 행해진다. 로우 디코더는 로우 메인 디코더 회로와 로우계 코어부(로우 서브 디코더 회로)를 갖고 있다. 로우 메인 디코더 회로는 로우 어드레스 신호에 따라서, 메모리 셀 어레이 내의 제어 게이트선 및 선택 게이트선에 인가해야 할 소정의 전압을 발생시킨다. 로우계 코어부는 로우 메인 디코더 회로와 메모리 셀 어레이 간의 스위치로서 기능한다.
상기 로우계 코어부의 구성에 대하여, 도 1a 및 도 1b를 참조하여 설명한다. 도 1a는 로우계 코어부의 평면도이며, 도 1b는 도 1a의 1B-1B선을 따른 단면도이다.
도시한 바와 같이, 실리콘 기판(200)에는 복수회의 활성 영역 AA(Active Area)가 격자 형상으로 형성되어 있다. 인접하는 활성 영역 AA 사이에는 소자 분리 영역 STI가 형성되어 있다. 그리고, 전기적으로 분리된 개개의 활성 영역 AA 내에는 각각 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, TGT, TGT, …가 형성되어 있다. 이들 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, TGT, TGT, …는 게이트 전극 TG 및 불순물 확산층(도시 생략)을 각각 갖고 있다. 게이트 전극 TG는 활성 영역 AA 위에 게이트 절연막(21) 위에 형성되어 있다. 또한, 다결정 실리콘막(220) 위에 형성된 활성 영역 AA 위에서 전기적으로 접속되어 있다. 그리고, 상기 트랜지스터 게이트 트랜지스터 TGTD, TGTS, TGT, TGT, …를 피복하도록 하여, 층간 절연막(260, 280)이 형성되어 있다.
상기 코어부에서, 동일 행의 활성 영역 AA에 형성된 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, TGT, TGT, …게이트 전극 TG는 공통 접속되어 있다. 그리고, 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, TGT, TGT의 한쪽의 불순물 확산층(드레인 영역)에는 드레인측의 선택 게이트선 SGD, 소스측의 선택 게이트선 SGS, 및 제어 게이트선 CG, CG, …이 각각 접속되어 있다. 즉, 선택 게이트선 SGD, SGS 및 제어 게이트선 CG, CG, …이 층간 절연막(260) 내에 형성된 션트 배선(290)에 의해 코어부 내까지 인출되어 있다. 그리고, 대응하는 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, TGT, TGT, …의 불순물 확산층에 컨택트홀 C20을 통해 접속되어 있다. 또한, 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, TGT, TGT, …의 다른쪽의 불순물 확산층(소스 영역)에는 로우 메인 디코더가 발생시키는 소정의 전압이 금속 배선층(300)을 통해 인가된다.
도 1c는 도 1c의 확대도이다. 도시한 바와 같이, 제어 게이트선을 따른 방향으로 인접하는 활성 영역 AA 사이의 영역에는 기생 MOS 트랜지스터가 존재한다.이 기생 MOS 트랜지스터는 다결정 실리콘막(240)을 게이트 전극, 게이트 절연막(230) 및 소자 분리 영역 STI를 게이트 절연막으로 하여 형성되어 있는 것이다. 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, TGT, TGT, …를 온 상태로 할 때에는 게이트 전극 TG에는 고전압 Vpgm이 인가된다. 이 때, 상기한 기생 MOS 트랜지스터가 온 상태로 되는 경우가 있다. 그렇게 하면, 소자 분리 영역 STI의 주변에 반전 영역 CH가 형성된다. 따라서, 소자 분리 영역 STI를 사이에 두고 인접하는 활성 영역 AA 간이 도통 상태로 되는 경우가 있었다.
또한, 동일 행 내에서 온 상태의 트랜스퍼 게이트 트랜지스터 TGT와 오프 상태의 트랜스퍼 게이트 트랜지스터 TGT가 접속하지 않도록, 트랜스퍼 게이트 트랜지스터 TGT의 설계가 이루어져 있다. 다시 말하면, 동일 행 내에 형성된 트랜스퍼 게이트 트랜지스터 TGT에 접속되는 제어 게이트선에 관해서는 제어 게이트선의 선택, 비선택 상태가 인접하여 발생하지 않도록 설계되어 있다. 왜냐하면 특히 기입 시에는 선택된 트랜스퍼 게이트 트랜지스터 TGT의 활성 영역 AA(불순물 확산층)에는 고전압 Vpgm이 인가된다. 이에 대하여, 비선택의 트랜스퍼 게이트 트랜지스터 TGT의 활성 영역 AA에는 0V가 인가된다. 이와 같이 인접하는 활성 영역 AA 간의 전위차가 크게 되면, 그 활성 영역 AA 간의 절연을 유지할 수 없게 되기 때문이다.
그러나, 선택 게이트선 SGD 또는 SGS가 접속되는 트랜스퍼 게이트 트랜지스터 TGTD, TGTS와, 제어 게이트선 CG가 접속되는 트랜스퍼 게이트 트랜지스터 TGT가 동일 행 내에 형성되어 있는 경우에는, 양자 간에, 선택·비선택 등의 관계가 발생되는 것은 회피하기 어렵다.
이 상태에 대하여, 도 1c를 참조하여 설명한다. 도시한 바와 같이, 선택된 제어 게이트선 CG에 접속된 트랜스퍼 게이트 트랜지스터 TGT와, 비선택된 선택 게이트선 SGD에 접속된 트랜스퍼 게이트 트랜지스터 TGTD가 동일 행 내에서 접속되어 있다. 이 경우, 소자 분리 영역 STI를 사이에 두고, 양 활성 영역 AA, AA 각각의 전위는 고전위 Vpgm, 접지 전위 GND이다. 또한, 소자 분리 영역 STI 위에는 게이트 전극 TG의 일부가 되는 다결정 실리콘막(240)이 존재한다. 이 다결정 실리콘막(240)에는 트랜스퍼 게이트 트랜지스터 TGTD, TGT를 온 상태로 하기 위한 고전압 Vpgm이 인가되어 있다. 그렇게 하면, 활성 영역 AA, AA 간의 전위차가 소자 분리 영역 STI의 소자 분리 내압을 초과하게 된다. 그 결과, 소자 분리 영역 STI는 활성 영역 AA, AA 간의 전기적인 절연을 유지할 수 없게 되는 경우가 있었다.
상기한 바와 같은 소자 분리에 관한 문제를 해결하기 위해서는 제어 게이트선 CG를 따른 방향에서의 소자 분리 영역 STI의 폭 d10(도 1a 참조)을 넓힘으로써 해결할 수 있다. 그러나, 트랜스퍼 게이트 트랜지스터 TGT와 트랜스퍼 게이트 트랜지스터 TGTD, TGTS가 제어 게이트선 방향으로 인접하는 개소는 랜덤하게 존재한다. 따라서, 상기 문제를 해결하기 위해서는 코어부 내의 전체 영역에서의 소자 분리 영역 STI의 폭 d10을 넓힐 필요가 있다. 그렇게 하면, 코어부의 면적이 크게 되어, NAND형 플래시 EEPROM의 소형화가 저해되는 경우가 있었다.
도 1a는 종래의 NAND형 플래시 메모리의 평면도.
도 1b는 도 1a에 도시한 1B-1B선을 따른 단면도.
도 1c는 도 1b에 도시한 확대도.
도 2a는 본 발명의 제1 실시예에 따른 플래시 메모리의 단면도.
도 2b는 본 발명의 제1 실시예에 따른 플래시 메모리가 구비하는 선택 트랜지스터의, 채널 영역에서의 불순물 농도 프로파일을 도시한 그래프.
도 3a는 본 발명의 제1 실시예에 따른 NAND형 플래시 메모리의 회로도.
도 3b는 본 발명의 제1 실시예에 따른 NAND형 플래시 메모리의 평면도.
도 3c는 도 3b에 도시한 3C-3C선을 따른 단면도.
도 3d는 본 발명의 제1 실시예에 따른 NAND형 플래시 메모리에 포함되는 선택 트랜지스터 및 메모리 셀 트랜지스터의, 채널 길이에 대한 임계 전압의 변화를 도시한 그래프.
도 4a, 도 4b 내지 도 15a, 도 15b는 본 발명의 제1 실시예에 따른 NAND형 플래시 메모리의 제조 공정을 순차적으로 도시한 단면도.
도 16a 및 도 16b는 본 발명의 제1 실시예의 제1 변형예에 따른 NAND형 플래시 메모리의 일부 제조 공정을 순차적으로 도시한 단면도.
도 16c, 도 16d는 본 발명의 제2 실시예의 제2 변형예에 따른 NAND형 플래시 메모리의 일부 제조 공정을 순차적으로 도시한 단면도.
도 17은 본 발명의 제1 실시예의 제3 변형예에 따른 NAND형 플래시 메모리의 단면도.
도 18은 본 발명의 제2 실시예에 따른 AND형 플래시 메모리의 회로도.
도 19a는 본 발명의 제3 실시예에 따른 NAND형 플래시 메모리의 내부 구성의 일부를 도시한 블록도.
도 19b는 본 발명의 제3 실시예에 따른 NAND형 플래시 메모리가 구비하는 메모리 셀 어레이 및 로우계 코어부의 회로도.
도 19c는 본 발명의 제3 실시예에 따른 NAND형 플래시 메모리가 구비하는 메모리 셀 어레이 및 로우계 코어부의 평면도.
도 19d는 도 19c에 도시한 19D-19D선을 따른 단면도.
도 19e는 도 19c에 도시한 19E-19E선을 따른 단면도.
도 19f는 도 19c에 도시한 19F-19F선을 따른 단면도.
도 19e는 도 19c에 도시한 19G-19G선을 따른 단면도.
도 20은 본 발명의 제3 실시예에 따른 NAND형 플래시 메모리의 기입, 판독, 소저 동작 시에서의 각 트랜지스터의 게이트 전압을 도시한 관계도.
도 21a는 본 발명의 제3 실시예에 따른 NAND형 플래시 메모리가 구비하는 메모리 셀 어레이 및 로우계 코어부의 평면도.
도 21b는 도 21a에 도시한 21B-21B선을 따른 단면도.
도 22a는 본 발명의 제4 실시예에 따른 NAND형 플래시 메모리가 구비하는 로우계 코어부의 평면도.
도 22b는 도 22a에 도시한 22B-22B선을 따른 단면도.
도 22c는 도 22a에 도시한 22C-22C선을 따른 단면도.
도 23a는 본 발명의 제5 실시예에 따른 NAND형 플래시 메모리가 구비하는 로우계 코어부의 평면도.
도 23b는 도 23a에 도시한 23B-23B선을 따른 단면도.
도 24는 본 발명의 제6 실시예에 따른 NAND형 플래시 메모리가 구비하는 로우계 코어부의 평면도.
도 25는 본 발명의 제7 실시예에 따른 NAND형 플래시 메모리가 구비하는 로우계 코어부의 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : 메모리 셀 트랜지스터
3 : 선택 트랜지스터
4, 5, 12 : 소스·드레인 영역
6 : 게이트 절연막
7, 13 : 게이트 전극
10 : 제어 게이트
11, 18, 19 :채널 확산층
14 : 전하 축적층
15 : 게이트 간 절연막
16 : 개구부
17 : 제어 게이트 전극
22 : 소자 분리 영역
본 발명의 한 양상에 따른 반도체 장치에 있어서, 반도체 기판과, 상기 반도체 장치 내에 형성되며, 제1 도전형의 제1 불순물을 포함하는 소스·드레인 영역과, 상기 소스·드레인 영역 사이이고 상기 반도체 기판 내에 형성되며, 제2 도전형의 제2 불순물을 포함하는 채널 영역과, 상기 반도체 기판 위에 형성되며, 상기 채널 영역의 적어도 일부 영역의 바로 위에 위치하는 영역에 상기 제2 불순물을 갖는 게이트 절연막과, 상기 채널 영역 위에 위치하는 상기 게이트 절연막 위에 형성된 전하 축적층과, 상기 전하 축적층 위에 형성된 제어 게이트 전극을 포함하며, 상기 제어 게이트 전극은, 상기 게이트 절연막에서 상기 제2 불순물을 포함하는 영역의 적어도 일부 영역의 바로 위에 위치하는 상기 전하 축적층 위에 형성된 접속부에 의해, 상기 전하 축적층과 전기적으로 접속되는 반도체 장치를 제공한다
본 발명의 다른 양상에 따른 반도체 장치에 있어서, 소자 분리 영역에 의해 서로 전기적으로 분리되며, 또한 제1 방향을 따라 형성된 복수의 활성 영역을 포함하는 제1 활성 영역군과, 소자 분리 영역에 의해 서로 전기적으로 분리되며, 또한 상기 제1 방향으로 직교하는 제2 방향을 따라 형성된 복수의 상기 제1 활성 영역군을 포함하는 제2 활성 영역군과, 상기 활성 영역의 각각에 형성된 MOS 트랜지스터를 포함하고, 상기 MOS 트랜지스터는, 복수의 상기 제1 활성 영역군 간에 공통으로 접속된 게이트 전극, 메모리 셀의 제어 게이트 및 선택 트랜지스터의 선택 게이트 중 어느 하나에 접속된 제1 불순물 확산층, 및 로우 디코더로부터 공급되는 전압이 인가되는 제2 불순물 확산층을 갖고, 상기 선택 게이트에 접속된 상기 MOS 트랜지스터는, 상기 제2 활성 영역군 내의 단부에 위치하는 상기 활성 영역 내에만 형성되고, 상기 선택 게이트에 접속된 MOS 트랜지스터를 포함하는 상기 제1 활성 영역군과, 인접하는 상기 제1 활성 영역군과의 사이의 소자 분리 영역 폭은, 제어 게이트에 접속된 MOS 트랜지스터만을 포함하는 상기 제1 활성 영역군들 사이의 소자 분리 영역 폭보다 크다.
본 발명의 또 다른 양상에 따른 반도체 장치의 제조 방법에 있어서, 반도체 기판 표면에 제1 도전형의 불순물을 제1 농도로 주입하는 공정과, 상기 반도체 기판 표면에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 위에 전하 축적층을 형성하는 공정과, 상기 반도체 기판 내 및 상기 게이트 절연막 내에 소자 분리 영역을 형성하는 공정과, 상기 소자 분리 영역 위 및 상기 전하 축적층 위에 게이트 간 절연막을 형성하는 공정과, 상기 게이트 간 절연막 표면의 적어도 일부를 노출시키는 개구부를 갖는 마스크재를, 상기 게이트 간 절연막 위에 형성하는 공정과, 상기 마스크재의 개구부를 통해, 상기 반도체 기판 내에 제1 도전형의 불순물을, 상기 제1 농도보다 고농도의 제2 농도로 주입하는 공정과, 상기 마스크재의 개구부에 노출되는 상기 게이트 간 절연막을 제거하는 공정과, 상기 게이트 간 절연막 위에 제어 게이트 전극을 형성하는 공정-상기 제어 게이트 전극은, 상기 게이트 간 절연막이 제거된 영역을 통해 상기 전하 축적층과 접속됨-과, 상기 전하 축적층, 상기 게이트 간 절연막, 및 상기 제어 게이트 전극을 패터닝함으로써, 적층 게이트 전극을 형성하는 공정, 및 상기 게이트 전극 주위의 상기 반도체 기판 내에 제2 도전형의 불순물을 주입함으로써, 소스·드레인 영역을 형성하는 공정을 포함한다.
〈실시예〉
본 발명의 제1 실시예에 다른 반도체 장치에 대하여, 도 2a를 참조하여 설명한다. 도 2a는 반도체 장치의 단면도이다.
도시한 바와 같이, 반도체 기판 위에는 메모리 셀 트랜지스터(2)와 선택 트랜지스터(3)가 형성되어 있다. 메모리 셀 트랜지스터(2)는 반도체 기판(1) 내에 형성된 소스·드레인 영역(4, 5)을 갖고 있다. 또한, 메모리 셀 트랜지스터(2)는 소스·드레인 영역(4, 5) 사이의 반도체 기판(1) 위에 게이트 절연막(6)을 개재하여 형성된 게이트 전극(7)을 갖고 있다. 게이트 전극(7)은 게이트 절연막(6) 위에 직접 형성된 전하 축적층(부유 게이트)(8), 전하 축적층(8) 위에 형성된 게이트간 절연막(9), 및 게이트간 절연막(9) 위에 형성된 제어 게이트(10)를 갖고 있다. 또한, 소스·드레인 영역(4, 5) 사이의 반도체 기판(1) 표면 부근에는 채널 확산층(11)이 형성되어 있다.
선택 트랜지스터(3)는 메모리 셀 트랜지스터(2)에 인접하여 형성되어 있다. 선택 트랜지스터(3)는 반도체 기판(1) 내에 형성된 소스·드레인 영역(5, 12)을 갖고 있다. 이 소스·드레인 영역 중 메모리 셀 트랜지스터(2)에 인접하는 측의 소스·드레인 영역(5)은 메모리 셀 트랜지스터(2)의 소스·드레인 영역(5)과 공통 접속되어 있다. 또한, 선택 트랜지스터(3)는, 소스·드레인 영역(5, 12) 사이의 반도체 기판(1) 위에 게이트 절연막(6)을 개재하여 형성된 게이트 전극(13)을 갖고 있다. 게이트 전극(13)은 게이트 절연막(6) 위에 직접 형성된 전하 축적층(부유 게이트)(14), 전하 축적층(14) 위에 형성된 게이트간 절연막(15), 및 게이트간 절연막(15) 위에 형성된 제어 게이트 전극(17)을 갖고 있다. 게이트간 절연막(15)내에는 개구부(16)가 형성되어 있다. 이 개구부(16) 내에는 제어 게이트 전극(17)과 전하 축적층(14)을 전기적으로 접속하는 접속부로 되어 있다. 소스·드레인 영역(5, 12) 사이의 반도체 기판(1) 표면 부근에는 소스·드레인 영역(5, 12)에 접촉하도록 하여 채널 확산층(18)이 형성되어 있다. 또한, 반도체 기판(1) 표면 부근에는 채널 확산층(18)에 둘러싸여, 또한 개구부(16)의 바로 아래의 영역을 적어도 포함하도록 하여 채널 확산층(19)이 형성되어 있다. 채널 확산층(18)은, 메모리 셀 트랜지스터(2)의 채널 확산층(11)과 동일한 불순물 농도를 갖는다. 또한 채널 확산층(18)은, 메모리 셀 트랜지스터(2)의 채널 확산층(11)과 동일한 불순물 농도를 갖는다. 또한, 채널 확산층(18)은 반도체 기판(1)에 수직 방향으로는 채널 확산층(11)과 동일한 확산 프로파일을 갖도록 형성되어 있다. 채널 확산층(19)은 채널 확상층(18)보다도 높은 불순물 농도를 갖고 있으며, 또한 채널 확산층(18)보다도 깊게 형성되어 있다. 선택 트랜지스터(3)의 게이트 전극(13)은, 메모리 셀 트랜지스터(2)의 게이트 전극(7)과 대체로 동일한 높이를 갖고 있다. 또한, 게이트간 절연막(9, 15)은 예를 들면, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 적층막인 ONO(Oxide-Nitride-Oxide)막으로 구성되어 있다. 이와 같이, 선택 트랜지스터(3)에서는 전하 축적층(14)에 외부로부터 전위를 공급할 수 있는 구성으로 되어 있다. 즉, 선택 트랜지스터(3)는 일반적인 MOSFET과 마찬가지로 기능한다. 또한, 그 적층 게이트 구조는 개구부(16)가 있는 점 이외에는 메모리 셀 트랜지스터(2)와 같다.
또한, 본 실시예를 플래시 메모리에 적용한 경우, 메모리 셀 트랜지스터(2)의 게이트 전극(7)의 길이, 및 소스·드레인 영역(4, 5)을 사이에 둔 채널 영역의 길이는 선택 트랜지스터(3)의 게이트 전극(13)의 길이 및 소스·드레인 영역(5, 12)를 사이에 둔 채널 영역의 길이보다도 통상은 짧게 형성된다. 물론, 선택 트랜지스터(3)의 채널 길이는 제품 사양에 따라서는, 반대로 메모리 셀 트랜지스터(2)의 채널 길이보다도 짧게 형성되는 경우가 있다. 즉, 메모리 셀 트랜지스터(2)이 게이트 전극(7)의 길이가 선택 트랜지스터(3)의 게이트 전극(13)보다도 길게 형성되는 경우도 있다. 또한, 제품 사양에 따라서는 선택 트랜지스터(3)의 채널 길이가 메모리 셀 트랜지스터(2)의 채널 길이와 같게 형성되는 경우도 있다.
또한, 개구부(16)의 크기는, 선택 트랜지스터(3)의 게이트 전극(13)의 길이의 약 절반 정도이다. 예를 들면, 게이트 전극(13)의 길이를 약 0.3㎛로 하면, 개구부(16)의 길이는 약 0.15㎛ 정도이다. 또한, 메모리 셀 트랜지스터(2)의 게이트 전극(7)의 길이를 약 0.15㎛로 하면, 그 채널 길이는 약 0.15㎛ 정도이며, 선택 트랜지스터(3)의 채널 영역 전체의 길이는 약 0.3㎛ 정도이다. 이와 같이, 메모리 셀 트랜지스(2)의 채널 영역(11)은 선택 트랜지스터(3)의 채널 확산층(18) 및 채널 확산층(19)의 길이의 합보다도 짧게 형성되어 있다.
또한, 선택 트랜지스터(3)의 채널 확산층(19)의 길이는 개구부(16)의 길이를 제어함으로써, 변화시키는 것이 가능하다. 또한, 개구부(16)를 통해 게이트 전극(13) 아래에 주입되는 이온의 도즈량을 메모리 셀 트랜지스터(2)와는 독립적으로 제어함으로써, 선택 트랜지스터(3)의 채널 확산층의 농도를 자유롭게 설정할 수있다. 선택 트랜지스터(3)의 채널부의 불순물 농도는 예를 들면 약 1017/㎤ 정도이다.
도 2b는 도 2a에 도시한 선택 트랜지스터(3)의 채널 영역에서의 p형 불순물 농도 프로파일이다. 도시한 바와 같이, 불순물 농도는 개구부(16) 바로 아래의 영역, 즉 채널 영역 중앙부를 포함하는 영역에서 최대값을 취하도록 분포하고 있다.
상기한 바와 같이, 본 실시예에 따른 반도체 장치에 의하면, 게이트 길이가 0.15㎛ 정도 이하의 메모리 셀 트랜지스터를 실현할 수 있다. 또한, 게이트 길이가 0.3㎛ 정도 이하의 선택 트랜지스터를 실현할 수 있다. 그 결과, 종래보다도 더욱 미세한 반도체 기억 장치를 제공할 수 있다. 또한, 상기 미세화를 도모함과 동시에, 선택 트랜지스터의 컷오프 특성을 향상시킬 수 있다. 그리고, 임계 전압의 채널 길이 의존성이 서로 다른 선택 트랜지스터와 메모리 셀 트랜지스터를 실현할 수 있다. 또한, 도 2에서 각 트랜지스터(2, 3)의 각각 불순물 영역(4, 5, 11, 12, 18, 19)은 반도체 기판(1)의 표면 부근에 형성된 웰 영역 내에 형성되어도 된다.
도 3a, 도 2에 도시한 반도체 장치를 이용한 NAND형 플래시 메모리의 메모리 셀 어레이의 회로도이다. 도 3a에서의 불휘발성 메모리 셀 MC는 도 2에서의 메모리 셀 트랜지스터(20)와 동일한 구조를 갖고 있다. 또한, 도 3a에서의 선택 트랜지스터 ST1, ST2는 도 2에서의 선택 트랜지스터와 동일한 구조를 갖고 있다.
도시한 바와 같이, 메모리 셀 어레이는 복수의 메모리 블록 MB(NAND 셀)를갖고 있다. 메모리 블록 MB는 n개(n은 자연수)의 메모리 셀 MC, MC, … , 드레인측 선택 트랜지스터 ST1, 및 소스측 선택 트랜지스터 ST2를 포함하고 있다. 메모리 셀 MC, MC,…는 인접하는 것끼리 소스, 드레인을 공유하고, 그 전류 경로가 직렬 접속되도록 하여 배치되어 있다. 선택 트랜지스터 ST1은 직렬 접속된 메모리 셀 MC의 전류 경로의 일단(드레인측)에 접속되고, 선택 트랜지스터 ST2는 타단(소스측)에 접속되어 있다.
각 메모리 셀 MC의 게이트에는 제어 게이트선 CG1∼CGn(워드선 WL1∼WLn)이 각각 접속되어 있다. 드레인측 선택 트랜지스터 ST1의 게이트에는 선택 게이트선 SGD가 접속되고, 소스측 선택 트랜지스터 ST2의 게이트에는 선택 게이트선 SGS가 접속되어 있다.
각 메모리 블록 MB 내의 선택 트랜지스터 ST1의 소스는 데이터선인 비트선 BL1∼BLm(m은 자연수)에 각각 접속되어 있다. 소스측 선택 트랜지스터 ST2의 소스는 공통 소스선 SL에 접속되어 있다.
이 메모리 블록 MB는, 도시하지 않지만, 비트선 BL1∼BLm을 따른 방향으로 복수 형성되고, 각각의 비트선 BL1∼BLm에는 복수의 메모리 블록 MB가 접속되어 있다. 또한, 제어 게이트선 CG1∼CGn을 따른 방향으로도 비트선 BL1∼BLm마다 마찬가지의 메모리 블록 MB가 형성되어 있다.
또한, 선택 트랜지스터 ST1, ST2는 반드시 양쪽이 모두 필요한 것은 아니다. 메모리 셀 블록 MB를 선택할 수 있는 것이면, 어느 것이든 한쪽만이 형성되어 있어도 된다.
다음에, 상기 메모리 셀 어레이의 평면 구조에 대하여 도 3b를 이용하여 설명한다. 도 3b는 도 3a에 도시한 메모리 셀 어레이의 평면도이다.
도시한 바와 같이, 복수의 활성 영역(21, 21,…)이 스트라이프 형상으로 평행하게 형성되어 있다. 활성 영역(21) 내에는 소스·드레인 영역이 형성된다. 또한, 각 활성 영역(21) 사이에는 소자 분리 영역(22)이 형성되어 있다. 그리고, 스트라이프 형상의 활성 영역(21)에 직교하도록 하여 메모리 셀 MC, MC,…의 게이트 전극(7, 7, …)이 스트라이프 형상으로 평행하게 형성되어 있다. 또한, 게이트 전극(7)을 사이에 두고, 1쌍의 선택 트랜지스터 ST1, ST2의 게이트 전극(13, 13)이 메모리 셀 MC의 게이트 전극(7)에 평행하게 형성되어 있다.
또한, 도 3b에서, 반도체 기판 내의 영역(20)에는 불순물이 주입되어 있다. 이 영역(20)의 일부는 메모리 셀 트랜지스터의 채널 영역으로서 기능한다. 또한, 선택 트랜지스터 ST1, ST2의 게이트 전극(13)과, 활성 영역(21)과의 교점 부근에는 도 2에서 설명한 개구부(16)가 형성되어 있다. 그리고, 이 개구부(16)로부터 실리콘 기판 내로 불순물이 주입된다. 이 불순물 주입된 영역은 선택 트랜지스터 ST1, ST2의 채널 영역으로서 기능하는 것이다. 그리고, 메모리 셀 트랜지스터의 채널 영역과 다른 불순물 농도를 갖는다.
각 메모리 셀 MC, MC,…의 소스와 드레인은 인접하는 것끼리 공통 접속되어 있다. 이와 같이 복수의 메모리 셀 MC, MC, …을 그 전류 경로가 직렬 접속되도록 하여, 하나의 메모리 블록(NAND 셀)이 형성된다.
다음에 상기 메모리 셀 어레이의 단면 구조에 대하여 설명한다. 도 2a는 도3b에서의 2-2선을 따른 단면도에 상당한다. 따라서, 2-2선을 따른 방향의 단면 구조에 대해서는 설명을 생략한다. 도 3c는 도 3b의 3C-3C선을 따른 단면도이며, 특히, 선택 트랜지스터 ST1의 단면 구조를 도시하고 있다.
도시한 바와 같이, 복수의 소자 분리 영역(22)이 반도체 기판(1) 내에 형성되어 있으며, 그 상부는 반도체 기판(1) 표면으로부터 돌출되어 있다. 소자 분리 영역(22) 사이의 반도체 기판(1)의 표면에는 채널 확산층(19)가 형성되어 있다. 채널 확산층(19) 위에는 게이트 절연막(6)이 형성되어 있다. 게이트 절연막(6)의 재료는 예를 들면 산화실리콘막과 옥시나이트라이드막 중 어느 하나이다. 게이트 절연막(6) 위에는 전하 축적층(14)이 형성되어 있으며, 그 상면은 소자 분리 영역(22)의 상면보다도 상방에 있도록 형성되어 있다. 전하 축적층(14) 및 소자 분리 영역(22)의 상면 위에는 게이트 간 절연막(15)이 형성되어 있다. 게이트 절연막(15) 위에는 제어 게이트(17)가 형성되어 있다. 선택 트랜지스터 ST1, ST2의 제어 게이트(17) 및 전하 축적층(14)은 전기적으로 접속되어 있으며, 선택 게이트선 SGD, SGS로서 기능한다.
도 3d는 본 실시예에 따른 선택 트랜지스터 ST1(ST2) 및 메모리 셀 트랜지스터 MC의 임계 전압의 채널 길이 의존성을 도시한 그래프이다. 상술한 바와 같이, 선택 트랜지스터 ST1, ST2와 메모리 셀 트랜지스터 MC의 채널 영역의 불순물 농도는 서로 다르다. 그 결과, 도 3d에 도시한 바와 같이 동일 채널 길이에서의 각 임계 전압은 메모리 셀 트랜지스터 MC가 선택 트랜지스터 ST1, ST2보다도 낮게 되어 있다.
또한, 채널 길이가 어느 정도 작게 되면, 각 트랜지스터의 임계 전압은 급격하게 저하된다. 도 3d에서, 선택 트랜지스터 ST1, ST2에 대해서는 A1점, 메모리 셀 트랜지스터에 대해서는 A2점(A2>A1)에서, 임계 전압이 급격하게 작아지게 된다. 이와 같은 A1점, A2점 보다도 채널 길이가 작은 영역에서는 트랜지스터의 특성이 불안정하다. 따라서, 제품으로서 출하될 때에는 선택 트랜지스터 ST1, ST2, 및 메모리 셀 트랜지스터 MC의 각 채널 길이는 각각 A1점, A2점 보다도 크게 되도록 설계된다. 또한, 채널 길이 A1, A2 간에는 A1<A2 등의 관계가 있다.
그런데, 메모리 셀 트랜지스 내에서 메모리 셀 트랜지스터의 수는 그 밖의 트랜지스터에 비하여 막대하다. 따라서, 메모리 셀 트랜지스터의 채널 길이를 작게 하는 것이, 반도체 기억 장치의 미세화에는 필요 불가결하다. 선택 트랜지스터의 채널 길이는 메모리 셀 트랜지스터의 채널 길이보다고 크게 되도록 설계된다. 이것은 선택 트랜지스터의 임계 전압을 메모리 셀 트랜지스터보다 높게 설정함으로써, 선택 트랜지스터에서 필요한 컷오프 특성을 얻기 위해서이다.
상기한 바와 같이, 본 실시예 의하면, 선택 트랜지스터의 미세화가 실현된다. 보다 구체적으로는 선택 트랜지스터를 미세화할 수 있다. 왜냐하면, 선택 트랜지스터의 전하 축적층(14)과 제어 게이트(17) 과의 사이에 개구부(16)를 형성하고 있기 때문이다. 이 개구부(16)를 이용함으로써, 선택 트랜지스터의 채널 길이부로의 이온 주입을 자기 정합적으로 행할 수 있다. 종래, 메모리 셀 트랜지스터와 선택 트랜지스터의 채널부로의 이온 주입을 개별 공정에서 행하는데 있어서 리소그래피 시의 치수 제어나 어긋남 정밀도 등, 미세 가공 정밀도 상의 제약이 있었다. 그러나, 본 실시예에 의하면, 이온 주입을 자기 정합적으로 행함으로써 이들 제약을 해소할 수 있다. 따라서, 선택 트랜지스터의 미세화가 가능하게 된다.
또한, 선택 트랜지스터는 메모리 셀 트랜지스터의 채널 길이와는 다른 채널 길이를 갖고 있다. 이것에 의해, 선택 트랜지스터와 메모리 셀 트랜지스터의 임계 전압이 서로 다른 값이 되도록 설계하고 있다. 그와 동시에, 상기 개구부(16)를 이용한 이온 주입에 의해 선택 트랜지스터의 채널 영역의 물순물 농도는 메모리 셀 트랜지스터로부터 독립하여 제어하고 있다. 따라서, 선택 트랜지스터의 컷오프 특성을 향상시킬 수 있다. 또한, 채널 길이의 미세화에 따른 선택 트랜지스터의 스위칭 특성의 열화를 보충할 수 있다. 따라서, 선택 트랜지스터에서의 쇼트 채널 효과를 억제할 수 있다. 그 결과, 메모리 셀 어레이의 미세화 및 고정밀도화를 한층 더 도모할 수 있다.
또한, 선택 트랜지스터의 채널 길이를 메모리 셀 트랜지스터의 채널 길이보다도 길게 하면서, 또한, 선택 트랜지스터의 채널 영역의 불순물 농도를 메모리 셀 트랜지스터의 채널 영역의 불순물 농도보다도 높게 할 수 있다. 따라서, 선택 트랜지스터의 임계 전압을 메모리 셀 트랜지스터의 임계 전압보다도 높게 할 수 있다. 그 결과, 필요한 컷오프 특성(전류 차단 특성)을 갖는 선택 트랜지스터를 구비하는 반도체 기억 장치가 실현된다.
또한, 부유 게이트(14)와 제어 게이트(17) 사이에 개구부(16)를 형성함으로써, 선택 트랜지스터와 메모리 셀 트랜지스터의 채널 영역의 불순물 농도를 변화시킨다. 따라서, 필요한 고불순물 농도의 채널 영역을 갖는 선택 트랜지스터와, 미세화에 적합한 저불순물 농도의 채널 영역을 갖는 메모리 셀 트랜지스터를 구비한, 미세한 반도체 기억 장치가 실현된다. 그리고, 메모리 셀 트랜지스터의 특성, 예를 들면 데이터 기입 특성, 데이터 유지 특성 및 판독 스트레스에 대한 내성 등을 향상시킬 수 있다.
다음에, 상기 구성의 반도체 장치의 제조 방법에 대하여 도 4a, 도 4b 내지 도 15a, 도 15b를 참조하여 설명한다. 도 4a, 도 4b 내지 도 15a, 도 15b는 NAND형 플래시 메모리의 제조 공정을 순차적으로 도시한 단면도이며, 도 4a, 도 15a는 도 3b에서의 2-2선 방향, 도 4b 내지 도 15b는 3C-3C선 방향을 따른 단면 구조를 도시한다.
우선, 도 4a 및 도 4b에 도시한 바와 같이, 반도체 기판(1), 예를 들면 p형 실리콘 기판 위에 희생 실리콘 산화막(3)을 형성한다. 희생 실리콘 산화막(30)은 반도체 기판(1)의 표면을 이온 주입에 의한 손상으로부터 지키기 위한 것이다. 다음에, 경우에 따라서는, 반도체 기판(1) 내에 불순물을 이온 주입에 의해 도입한다. 그리고, 도입한 불순물을 활성화하여, p형 웰, 혹은 n형 웰 및 p형 웰을 포함한 2중 웰 등을 형성한다.
다음에, 반도체 기판(1)의 이면, 혹은 웰이 형성된 경우에는 그 웰 이면에 채널 이온 주입을 행함으로써, 이온 주입층(31)을 형성한다. 주입되는 불순물은 메모리 셀 트랜지스터 및 선택 트랜지스터의 도전형에 의존한다. 예를 들면, 트랜지스터의 도전성이 n형인 경우에는, 붕소 등의 p형 불순물이 도입된다. 이 이온 주입은 트랜지스터의 채널 제어를 위해 행해지는 것이며, 메모리 셀 트랜지스터 및선택 트랜지스터의 형성 예정 영역의 전체 영역에 대하여 동시에 행해진다.
다음데 도 5a 및 도 5b에 도시한 바와 같이, 희생 실리콘 산화막(3)을 박리한 후, 반도체 기판(1) 위에 게이트 산화막(6)을 형성한다. 계속하여, 게이트 산화막(6) 위에, 부유 게이트의 도전재로서의 예를 들면, 다결정 실리콘을 퇴적하여, 부유 게이트 전극층(32)을 형성한다. 또한, 부유 게이트 전극층(32)은 도전층일 필요가 있기 때문에, 예를 들면 인(P)이 사전에 도핑된 다결정 실리콘을 이용한다. 물론, 비도핑된 다결정 실리콘의 퇴적 후의 인을 이온 주입하여도 된다. 다음에, 부유 게이트 전극층(32) 상에 예를 들면 실리콘 질화막(Si3N4) 등의 마스크재(33)를 형성한다. 이 마스크재(33)는 소자 분리 영역을 형성하기 위해 사용된다.
이 마스크재(33) 상에 레지스트(도시 생략)를 도포하고, 포토리소그래피 기술에 의해 레지스트를 소자 분리 영역의 패턴으로 패터닝한다. 그리고, 패터닝된 레지스트를 마스크로 이용하여 마스크재(33)를 패터닝한다. 또한, 패터닝된 마스크재(33)를 마스크로 이용하여, 부유 게이트 전극층(32), 게이트 절연막(6) 및 반도체 기판(1)을 에칭한다. 에칭은 RIE(Reactive Ion Etching)를 이용하여 행해지는 것이 통상적이다. 이에 의해, 마스크재(33) 표면으로부터 반도체 기판(1)에 도달하는 소자 분리 영역용의 홈(도시 생략)이 형성된다. 홈의 깊이는 예를 들면 0.25㎛ 정도이다. 또한, 홈의 측면 및 저면을 고온으로 산화시켜서, 실리콘 열 산화막을 형성한다. 이 열산화막은 에칭 시에서 받는 손상을 회복시키거나 각 층의 계면을 보호하거나, 또는 그 밖의 다른 목적을 위해 형성된다. 다음에, 홈 내에소자 분리용의 실리콘 산화막(34)을, 예를 들면, CVD(Chemical Vapor Deposition)법에 의해 퇴적한다. 이 때, 에를 들면 HDP-CVD(High Density Plasma CVD)법 등이 사용된다. 다음에 퇴적된 실리콘 산화막(34)를 평탄화하여, 마스크재(33)의 상부 표면과 실리콘 산화막(34)의 상부 표면을 일치시킨다. 이 평탄화 공정은 통상적으로 CMP(Chemical Mechanical Polishing)법을 이용하지만, 에치백법을 이용하여 행하여도 무방하다. 또한, CMP법으로 평탄화할 때에, 마스크재(33)인 실리콘 질화막이 CMP의 스토퍼막으로서 이용된다. 다음에, 실리콘 산화막(34)을 어닐링함으로써 고밀도화한다. 이에 의해 실리콘 산화막(34)의 결정성을 실리콘 열산화막에 근접시켜, 양질의 실리콘 산화막으로 한다. 그 결과, 도 6a 및 도 6b에 도시한 구조가 얻어진다.
다음에 도 7a 및 도 7b에 도시한 바와 같이 마스크재(33)를 제거한다. 그리고, 실리콘 산화막(34)의 상면을 RIE법이나 웨트 에칭을 이용하여 후퇴시킨다. 이것에 의해 소자 분리 영역(22)이 완성된다.
다음에 도 8a 및 도 8b에 도시한 바와 같이, 노출되어 있는 소자 분리 영역(22) 및 부유 게이트 전극층(32)의 표면 위에, 게이트 간 절연막(35)을 퇴적한다. 게이트 간 절연막(35)에는 예를 들면 ONO막이 사용된다.
다음에 도 9a 및 도 9b에 도시한 바와 같이, 게이트 간 절연막(35) 위에 마스크재(36)를 퇴적한다. 마스크재(36)의 재료에는 예를 들면 다결정 실리콘이나 실리콘 산화막을 사용할 수 있다.
다음에 도 10a 및 도 10b에 도시한 바와 같이 마스크재(36) 위에레지스트(37)를 도포한다. 다음에, 포토리소그래피 기술에 의해 레지스트(37)를 패터닝하여 선택 트랜지스터의 채널 영역이 되어야 할 영역 중 적어도 일부 영역에 대응하는 부분의 레지스트(37)를 제거한다. 그 결과, 도시한 바와 같은 개구부(38)가 형성된다.
다음에 도 11a 및 도 11b에 도시한 바와 같이, 레지스트(37)를 마스크로 이용한 에칭에 의해 개구부(38) 바로 아래에 위치하는 마스크재(36)를 제거한다. 이 마스크재(36)의 에칭 공정에 있어서는 예를 들면 Deep UV(Ultra Violet) 리소그래피법이 채용된다. 본 발명에 의하면, 단파장의 광원을 사용하고 있기 때문에, 매우 정밀도가 높은 패터닝이 가능하다. 그 때문에 마스크재(36)과 개구부(38)와의 어긋남은 최소한으로 억제된다. 본 공정의 결과, 개구부(38) 저부에는 게이트 간 절연막(35)이 노출된다.
다음에 도 12a 및 도 12b에 도시한 바와 같이, 선택 트랜지스터의 채널 영역이 되어야 할 영역의 반도체 기판(1) 내에 불순물을 이온 주입함으로써 채널 확산층(19)을 형성한다. 본 이온 주입 공정에서 불순물은 게이트 간 절연막(35), 부유 게이트 전극층(32) 및 게이트 절연막(6)을 지나 반도체 기판(1) 내에 도입된다. 불순물의 종류는 선택 트랜지스터의 도전형에 의존하지만, n채널인 경우에는 붕소(B)가, p채널이면 인이 사용 가능하다. 또한, 레지스트(37)를 남긴 상태 그대로 이온 주입을 행하는 것은 레지스트(37)가 이온 주입의 완충재로서 이용할 수 있기 때문이다.
본 공정에서는 메모리 셀 트랜지스터가 형성되어야 할 영역에는마스크재(36)이 존재한다. 그리고 그 막 두께는 이온 주입된 이온 종이 마스크재(36) 내에 감쇠될 정도로 설정되어 있다. 동시에 선택 트랜지스터가 형성되어야 할 영역에서는 이온이 부유 게이트 전극층(32)을 관통하여 반도체 기판(1)에 도달할 정도로 이온 주입의 가속 에너지는 조정되어 있다.
다음에 도 13a 및 도 13b에 도시한 바와 같이, 개구부(38) 바로 아래에 위치하는 게이트 간 절연막(35)을 에칭에 의해 제거한다. 또한, 도 12a, 도 12b에서 설명한 채널 확산층(19)을 형성하기 위한 이온 주입은 본 공정에서 게이트간 절연막(35)을 에칭한 후에 행하여도 된다. 단, 게이트 간 절연막(35)을 남긴 채로 이온 주입을 행하면, 부유 게이트 전극층(32)의 표면이 오염되는 것을 방지할 수 있다. 이것은 게이트 간 절연막(35)이 부유 게이트 전극층(32)의 보호막으로서 기능하기 때문이다.
다음에, 도 14a 및 도 14b에 도시한 바와 같이, 마스크재(36)를 제거한다. 그리고, 게이트 간 절연막(35) 위에 제어 게이트 전극재(39)를 형성한다. 제어 게이트 전극재(39)는 예를 들면 다결정 실리콘막과, WSi(Tungsten Silicide) 등의 메탈 실리사이드막을 포함한다. 물론, 메탈실리사이드막을 사용하지 않고 다결정 실리콘막만 사용하여도 된다. 또한, 메모리 셀 트랜지스터 형성 예정 영역에 대해서는 다결정 실리콘막과 메탈 실리사이드막을 포함하는 다층 구조로 하고, 선택 트랜지스터 형성 예정 영역에 대해서는 다결정 실리콘막만을 포함하는 구조로 하여도 된다.
다음에, 포토리소그래피 기술과, RIE법 등의 이방성 에칭을 이용하여, 제어게이트 전극재(39), 게이트 간 절연막(35), 및 부유 게이트 전극층(32)을 패터닝한다. 그 결과, 도 15a 및 도 15b에 도시한 바와 같이, 전하 전극층(8), 게이트 간 절연막(9), 및 제어 게이트(10)를 포함하는 메모리 셀 트랜지스터 MC의 게이트 전극(7)이 형성된다. 또한, 전하 전극층(14), 게이트 간 절연막(15), 및 제어 게이트(17)을 포함하는 선택 트랜지스터 ST1, ST2의 게이트 전극(13)이 완성된다. 또한, 도 14a 및 도 14b에 도시한 공정에서, 제어 게이트 전극재(39)를 다결정 실리콘막으로 형성한 경우에는 본 공정에서 패터닝을 행한 후, 살리사이드(Self-Alined Silicide)를 이용하여 실리사이드막을 형성하여도 된다.
그 후에는, 적층 게이트 구조를 갖는 게이트 전극(7, 13)을 마스크로 이용하여, 반도체 기판(1) 내에 불순물을 이온 주입한다. 그 결과, 반도체 기판(1) 내에 소스·드레인 영역(4, 5, 12)이 형성되어, 도 2 및 도 3c에 도시한 구조가 완성된다.
상기한 바와 같이 본 실시예에 따른 반도체 장치의 제조 방법에서는, 전하 축적층(14)과 제어 게이트(17)를 전기적으로 분리하는 게이트 간 절연막(15)의 일부를 제거하고 있다. 이 프로세스는, 주변 제어계의 트랜지스터의 게이트 전극이나, 메모리 셀 어레이 내의 선택 트랜지스터의 게이트 전극에 적용된다. 그리고, 전하 축적층(14)과 제어 게이트(17)를 전기적으로 접속하기 위한 것이다. 그러나, 다음의 조건을 충족시키는 경우에는, 상기 프로세스의 과정에서, 반도체 기판 내에 불순물을 부유 게이트 너머로 이온 주입하는 것이 가능하다.
즉, 해당 불순물이, 메모리 셀 트랜지스터에서는 마스크재 내에서 감쇠하여전하 축적층에 도달되지 않고, 또한, 선택 트랜지스터에서는 전하 축적층 및 게이트 절연막을 관통하여 반도체 기판에 도달하는 것과 같은 경우이다.
그렇게 하면, 메모리 셀 트랜지스터와 선택 트랜지스터 간에 각기 다른 불순물 농도의 채널 영역을 형성하고, 또한, 그 채널 영역을, 각각의 트랜지스터에 필요로 되는 특성을 충족시키도록 형성할 수 있다. 또한, 새로운 리소그래피 공정의 추가를 수반하지 않고, 각 트랜지스터의 특성 향상을 실현할 수 있다. 그리고, 그 프로세스는, 자기 정합적으로 행할 수 있다.
이와 같이, 메모리 셀 트랜지스터의 채널 영역의 불순물 농도와는 다른 농도 영역을 포함하는 채널 영역을 구비한 선택 트랜지스터를, 자기 정합적인 프로세스에 의해 형성할 수 있다. 「발명의 목적」에서 설명한 바와 같이, 종래의 방법으로는, 메모리 셀 트랜지스터와 선택 트랜지스터의 각각의 채널 영역으로의 이온 주입을 별도로 행하는 것은 곤란해진다. 이 경우에는 양자의 채널 영역의 불순물 농도 프로파일은 횡 방향 및 종 방향에서 거의 동일하게 된다. 그러나, 본 실시예에 따른 방법에 의하면, 개구부(16)을 통해 이온 주입 공정을 선택 트랜지스터에 대하여 행하고 있다. 따라서, 채널 영역은 횡 방향 및 종 방향으로 서로 다른 불순물 농도 프로파일을 갖게 된다.
또한, 선택 트랜지스터에서는, 채널 주입을 행했을 때의 이온의 일부가, 게이트 절연막(6) 내에 잔류하고 있다. 그 영역은, 개구부(16) 바로 아래의 영역을 포함한 영역이다.
또, 본 실시예는, n채널 트랜지스터 뿐만 아니라, p채널 트랜지스터이어도된다. 또한 메모리 셀 트랜지스터 및 선택 트랜지스터의 채널 제어를 위해 이온 주입하는 불순물은, 붕소만으로 한정되는 것이 아니라, 예를 들면 인이어도 된다. 또한, 게이트 간 절연막(15) 내에 개구부(16)를 형성한 후에 이온 주입을 행함으로써, 리소그래피 공정의 증가를 방지하고 있다.
상기한 바와 같이, 본 실시예에 따른 반도체 장치 및 그 제조 방법에 의하면, 선택 트랜지스터의 채널 영역에 대응한 개구부를 이용하여, 채널 영역으로의 이온 주입을 행하고 있다. 따라서, 채널 이온 주입 시의 어긋남의 발생을 효과적으로 억제할 수 있다.
또한, 메모리 셀 트랜지스터가 마스크재로 피복된 상태에서, 선택 트랜지스터의 채널 영역으로의 이온 주입이 행해진다. 따라서, 메모리 셀 트랜지스터의 채널 영역의 농도는, 선택 트랜지스터의 채널 농도와는 독립적으로 설정할 수 있다.
또한, 본 실시예에서는, 반도체 기판(1) 내에 채널 영역 등을 형성하고 있다. 그러나, 사전에, 반도체 기판(1)의 소자 영역에 불순물을 저농도로 주입함으로써, 웰을 형성하여도 된다. 그리고, 웰 내에 채널 영역 등을 형성하는 것도 가능하다. 또한, NAND 셀은, 예를 들면 8개의 트랜지스터가 2개의 선택 게이트를 사이에 두고 형성되어 있다. 그러나, NAND 셀의 트랜지스터의 개수는 8개에 한정하지 않고, 그 수는 특별히 한정하지 않는다. 예를 들면 8에서 32까지의 임의의 수로 형성할 수 있다. 또한, 인접하는 메모리 셀 트랜지스터의 게이트간 거리가 액 0.2㎛ 이하인 경우에는 본 실시예의 효과가 현저하다. 또한, 상기 실시예에서는 반도체 기판(1)이 p형 소스·드레인 영역이 n형인 경우에 대하여 설명하였지만, 반도체 기판(1)을 n형, 소스·드레인 영역을 p형으로 하여도 된다. 그리고, 본 실시예에 따른 선택 트랜지스터의 구성은 주변 회로에 포함되는 MOS 트랜지스터에서 적용할 수 있다.
상기한 바와 같이, 본 실시예에 의하면, 메모리 셀 트랜지스터의 게이트 절연막을 통해 채널 주입하는 경우는 없다. 따라서, 특히 부유 게이트를 갖는 구조의 불휘발성 메모리의 특성 열화를 야기하는 경우가 없다. 즉, 종래에는, 이온 주입에 의해 게이트 절연막이 열화한 경우, 그 열화 정도가 주변 제어계 트랜지스터에서는 문제가 되지 않을 정도이더라도, 메모리 셀 트랜지스터에서는, 데이터 기입 소거 특성이나, 데이터 유지 특성이 열화하는 경우가 있었다. 그러나, 본 실시예에 의하면, 그와 같이 메모리 셀 트랜지스터의 특성이 열화하는 우려를 일소할 수 있다.
또한 본 실시예에 따른 제조 방법은, 채널 영역의 형성을 위해, 초미세한 패턴을 형성하는 리소그래피 공정을 필요로 하는 것이 아니다. 종래부터, 선택 트랜지스터에서의 부유 게이트와 제어 게이트 간의 접속을 도모할 때에 필수 기술로서 사용되는 리소그래피 기술을 사용할 뿐이다. 따라서, 제조 비용의 증대나 공정 수의 증대를 초래할 일이 없다. 메모리 셀 트랜지스터와 독립하여 채널 영역이 형성된 선택 트랜지스터를 포함하고, 미세한 메모리 셀 트랜지스터가 고밀도로 배치된 메모리 셀 어레이를 구비한 반도체 장치가, 이온 주입 공정을 추가하는 것만으로도 실현할 수 있다.
또한, 본 실시예는, NAND형 플래시 메모리와 같이 선택 트랜지스터와 메모리셀 트랜지스터가 규칙적으로 배치된 경우만 유효한 것이 아니라, 임의의 셀 구조에 대하여 실시할 수 있다. 예를 들면, 인접하는 게이트 전극 간 거리와 게이트 전극의 적층 구조와의 관계가, 이온 주입하기 위한 특정한 기하학적 조건을 충족시켜야 하는 등의 제약이 전혀 없어, 큰 자유도를 갖고 실시할 수 있다.
도 16a 및 도 16b는 상기 제1 실시예의 제1 변형예에 따른 반도체 장치의 제조 공정을 순차적으로 도시한 단면도이다. 그리고, NAND형 플래시 메모리의, 특히 제어 게이트선 CG의 방향을 따른 단면 구조를 도시한다.
우선, 상기 제1 실시예에서 설명한 공정에 의해, 도 7a 및 도 7b의 구조를 형성하고, 소자 분리 영역(22)을 완성한다. 그 후, 도 16a에 도시한 바와 같이, 예를 들면, 인을 도핑한 다결정 실리콘층(40)을 부유 게이트 전극층(32) 및 소자 분리 영역(22) 위에 적층한다. 그 후, 다결정 실리콘층(40)을 CMP법에 의해 평탄화한다.
도 16b에 도시한 바와 같이 포토리소그래피 기술과 에칭에 의해 다결정 실리콘층(40)을 패터닝한다. 그 결과, 도시한 바와 같이, 다결정 실리콘층(40)은 제어 게이트선 CG를 따른 방향으로, 소자 분리 영역(22) 위에서 상호 분리되고, 또한 그 단부가 소자 분리 영역(22) 위에 잔존된다. 이와 같이 하여, 부유 게이트 전극층(32)과 다결정 실리콘층(40)과의 다층 구조를 갖는 전하 축적층이 완성된다. 다음에, 다결정 실리콘층(40) 및 소자 분리 영역(22) 위에, 예를 들면 ONO막 등으로 이루어지는 게이트 간 절연막(35)을 퇴적한다.
그 후에는, 상기 제1 실시예에서, 도 9a 및 도 9b 이후의 도면을 이용하여설명한 공정을 행한다.
본 변형예에 따른 제조 방법에서는, 마스크재(33)를 제거한 후, 다결정 실리콘층(40)을 추가로 퇴적하고 있다. 이에 따라, 전하 축적층의 막 두께가 제1 실시예의 경우보다도 두껍게 되어, 전하 축적층의 상면과 소자 분리 영역의 상면과의 거리가 증대된다. 그렇게 하면, 제1 실시예에 비하여, 게이트 간 절연막에 접하는 전하 축적층의 표면적이 증대한다. 보다 상세하게는, 전하 축적층의 상면과 소자 분리 영역의 상면과의 거리에 대응한 면적만 증대한다. 그 때문에, 메모리 셀부에서의 축적 용량이 증대한다. 따라서, 전하 축적층의 두께를 제어하는 것, 즉 다결정 실리콘층(40)의 막 두께를 제어함으로써, 메모리 셀부의 메모리 용량을 조정하는 것이 가능해진다.
도 16c 및 도 16d는, 상기 제1 실시예의 제2 변형예에 따른 반도체 장치의 제조 공정을 순차적으로 도시한 단면도이다. 그리고, NAND형 플래시 메모리의, 특히 비트선 BL을 따른 단면 구조를 도시하고 있다.
우선, 상기 제1 실시예에서 설명한 공정에 의해, 도 9a에 도시한 구조를 형성한다. 다음에, 도 10a 및 도 11a를 이용하여 설명한 공정에 의해, 레지스트(37) 및 마스크재(36)를 패터닝하여 개구부(38)를 형성한다. 상기 제1 실시예에서는 개구부(38)는 1개의 선택 트랜지스터 당 단 하나였다. 그러나, 본 실시예에서는 도 16c에 도시한 바와 같이 1개의 선택 트랜지스터 당, 복수개의 개구부(38)가 형성되도록, 본 공정을 행하고 있다. 그 후, 불순물의 이온 주입을 행하여, 불순물을 개구부(38)를 통해 반도체 기판(1) 내에 도입한다. 그 결과, 복수의 채널확산층(19)이 반도체 기판(1) 내에 형성된다.
그 후에는 도 13a, 도 14a에 도시한 공정을 거침으로써, 도 16d에 도시한 선택 트랜지스터의 게이트 전극(13)이 완성된다. 도시한 바와 같이, 게이트 전극(13)은 3개의 접속부(16, 16, 16)를 갖고 있다.
이와 같이, 접속부(16)는 복수개 있어도 된다. 또한 도 16d에서는 채널 확산층(19)이 복수 존재한다. 그러나, 많은 열공정을 거침으로써, 이들은 일체화하는 것이 통상이다. 그 결과, 채널 영역의 불순물 농도 프로파일은, 역시 도 2b에 도시한 바와 같은 분포로 된다.
도 17은 제1 실시예의 제3 변형예에 따른 반도체 장치의 단면도이고, NAND 형 플래시 메모리의, 특히 제어 게이트선 CG를 따른 방향의 단면 구조를 도시하고있다.
상기 제1 실시예에서는, 도 10a 및 도 10b에 도시한 공정에서, 개구부(38)를, 게이트 전극(13)보다도 작아지도록 형성하고 있다. 그러나, 본 변형예에서는, 도 17에 도시한 바와 같이, 개구부(38)를, 선택 트랜지스터의 게이트 전극과 동일한 크기가 되도록 형성하고 있다. 따라서, 게이트 간 절연막(35)의 전부가 제거된 게이트 전극(46)을 갖는 선택 트랜지스터(47)가 형성된다. 또한, 게이트 전극(46)의 길이와 일치하는 길이의 채널 영역(45)이 형성된다.
다음에 본 발명의 제2 실시예에 따른 반도체 장치에 대하여, 도 18을 이용하여 설명한다. 도 18은, AND형 플래시 메모리의 메모리 셀 어레이의 회로도이다. 본 실시예는, 상기 제1 실시예에 따른 반도체 장치를, 상기 제1 실시예에서의 NAND형 플래시 메모리 대신에, AND형 플래시 메모리에 적용한 것이다.
도시한 바와 같이, 메모리 셀 어레이는 복수의 메모리 블록 MB(AND 셀)를 갖고 있다. 메모리 블록 MB는 병렬 접속된 n개(n은 자연수인데, 도면에서는 n=4인 경우를 도시함)의 메모리 셀 트랜지스터 MC, 드레인측 선택 트랜지스터 ST1, 및 소스 트랜지스터 MC, MC,…는 제어 게이트선 CG1∼CG4(WL1∼WL4)에 각각 접속된 게이트, 로컬 드레인선 LD에 공통으로 접속된 드레인, 및 로컬 소스선 LS에 공통으로 접속된 소스를 갖고 있다. 드레인측 선택 트랜지스터 ST1은 선택 게이트선 SGD에 접속된 게이트, 비트선 BL1, BL2, …에 접속된 드레인, 및 로컬 드레인선 LD에 접속된 소스를 갖고 있다. 또한, 소스측 선택 트랜지스터 ST2는 선택 게이트선 SGS에 접속된 게이트, 로컬 소스선 LS에 접속된 드레인, 및 공통 소스선 SL에 접속된 소스를 갖고 있다. 그리고, 드레인측, 및 소스측 선택 트랜지스터 ST1, ST2가, 상기 제1 실시예에서 설명한 선택 트랜지스터와 마찬가지의 구성을 갖고 있다.
상기한 바와 같은 AND형 플래시 메모리의 메모리 셀 트랜지스터 MC 및 선택 트랜지스터 STl, ST2에 대해서도, 상기 제1 실시예에서 설명한 도 2, 도 17에 도시한 구조를 그대로 적용할 수 있다. 또한, 도 4a, 도 4b 내지 도 16a, 도 16b에 도시한 제조 방법을 그대로 적용할 수 있다. 따라서, 본 실시예에 따른 플래시 메모리이더라도, 상기 제1 실시예와 마찬가지로, 선택 트랜지스터의 컷오프 특성을 향상시키면서, 플래시 메모리의 미세화가 가능해진다.
또한, 상기 제1, 제2 실시예는, 선택 트랜지스터를 포함한 불휘발성 반도체 기억 장치 전반에 적용이 가능하다. 또한, 반도체 기억 장치뿐만 아니라, 주변 회로를 구성하는 MOS 트랜지스터에 대해서도 적용할 수 있다. 또한, 반도체 기억 장치를 구비한 메모리 혼재형의 반도체 장치에 널리 적용할 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치에 대하여 NAND형 플래시 EEPROM을 예로 들어 설명한다. 도 19a는, NAND형 플래시 EEPROM의 개략 구성을 도시한 블록도이다. 또한 도 19b는, 메모리 셀 어레이 및 로우계 코어부의 회로도이다.
도시한 바와 같이, NAND형 플래시 EEPROM(60)은 메모리 셀 어레이(61) 입출력(I/O) 회로(62), 감지 증폭기(63), 어드레스 레지스터(64), 컬럼 디코더(65), 로우 디코더(66), 고전압 발생 회로(67) 등이 포함되어 있다.
메모리 셀 어레이(61)는 m개의 메모리 셀 블록 BLK1∼BLKm으로 분할되어 있다. 각 메모리 셀 블록 BLK1∼BLKm 내에는 도 19b에 도시한 바와 같은 NAND셀이 매트릭스 형상으로 배치되어 있다. 각 NAND 셀은 복수개(여기서는 16개이지만, 그 수는 특별히 한정되는 것은 아님)의 메모리 셀 MC, MC,…을 포함하고 있다. 그리고 각 메모리 셀 MC, MC,…는 인접하는 것끼리 소스, 드레인이 공유하는 형태로 직렬 접속되어 있다. NAND 셀 내에서의 일단측의 드레인은 각각 선택 트랜지스터 ST1을 통해 비트선(데이터선) BL1∼BLn에 접속된다. NAND 셀 내에서의 타단측의 소스는 선택 트랜지스터 ST2를 통해 소스선 SL에 접속되어 있다. 메모리 셀 어레이(61)의 행 방향을 따라 연장된 선택 게이트선 SGD, SGS는 각각, 동일 행의 선택 트랜지스터 ST1, ST2의 게이트에 접속된다. 마찬가지로 메모리 셀 어레이(61)의 행 방향을 따라 연장 형성된 워드선 WL1∼WL16은 각각, 동일 행의 메모리 셀 MC, MC, …의 제어 게이트선 CGl∼CG16에 접속된다. NAND형 플래시 EEPROM의 경우, 1개의 워드선 WL에 접속된 n비트의 메모리 셀 MC, MC, …에 의해, 1 페이지가 구성되고, 16 페이지분으로 메모리 셀 블록 BLK1∼BLKm 중 1블록이 구성된다. 메모리 셀 어레이(61)에 대한 기입 및 판독은 1페이지 단위로 행해지고, 소거는 블록 단위로 행해진다.
입출력 회로(62)에는, 각종의 커맨드, 어드레스 신호, 및 기입을 행하는 셀 데이터 등이 입력된다. 또한 입출력 회로(62)는, 메모리 셀 어레이(61)로부터 판독되어 감지 증폭기(63)에 래치된 데이터를 출력한다. 입출력 회로(62)에 입력된 로우 어드레스 신호 및 컬럼 어드레스 신호는, 어드레스 레지스터(64)에 공급되어 래치된다.
어드레스 레지스터(64)에 래치된 컬럼 어드레스 신호는, 컬럼 디코더(65)에 공급되어 디코드된다. 또한, 어드레스 레지스터(64)에 래치된 로우 어드레스 신호(블록 어드레스 신호, 페이지 어드레스 신호)는, 로우 디코더(66)에 공급되어 디코드된다.
감지 증폭기(63)는 기입 시에 입출력 회로(62)에 입력된 셀 데이터를 래치한다. 또한, 판독 시에는 메모리 셀 어레이(61) 내의 선택된 메모리 셀 블록 BLK1∼BLKm으로부터 각 비트선에 판독된 셀 데이터를 래치한다.
로우 디코더(66)는 메모리 셀 블록 BLK1∼BLKm에 각각 대응하는 로우 메인 디코더 회로(도시 생략)와 로우계 코어부(로우 서브 디코더)(68)을 갖고 있다. 로우계 코어부(68)는 선택된 블록 내의 선택 게이트선 SGD, SGS 및 16개의 워드 선 WL1∼WL16에 소정의 전압을 공급하기 위한 회로이다. 그리고, 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, TGT, TGT, …를 구비하고 있다. 이들 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, TGT, TGT, …의 게이트 전극 TG는 공통으로 접속되어 있다. 또한, 각 드레인은 선택 게이트선 SGD, SGS, 및 제어 게이트선 CG1∼CG16에 접속되어 있다. 각 소스에는 페이지 어드레스 신호에 따른 전압이 로우 메인 디코더 회로에 의해 인가된다.
고전압 발생 회로(67)는, 입력된 커맨드 신호에 기초하여 상기 로우 디코더(66) 및 메모리 셀 어레이(61)에 고전압을 공급한다.
다음에, 상기 메모리 셀 어레이 및 로우계 코어부의 평면 패턴 및 단면 구성에 대하여, 도 19c 내지 도 19g를 참조하여 설명한다. 도 19c는 코어부 및 NAND 셀의 평면도이다. 도 19d 및 도 19e는 NAND 셀의 단면도이고, 도 19d는 도 19c에서의 19D-19D선, 도 19e는 도 19c에서의19E-19E 선을 따른 방향의 단면 구조를 도시한다. 또한, 도 19f 및 도 19g는 코어부의 단면도로서, 도 19f는 도 19c에서의 19F-19F선, 도 19g는 도 19c에서의 19G-19G선을 따른 방향의 단면 구조를 도시한다.
우선 메모리 셀 어레이의 구조에 대하여 설명한다. 도 19c 내지 도 19e에 도시한 바와 같이, 실리콘 기판(70)에는, 띠 형상으로 복수의 활성 영역 AA가 형성되어 있고, 인접하는 활성 영역 AA 사이에는 소자 분리 영역 STI가 형성되어 있다. 활성 영역 AA 위에는, 메모리 셀 MC의 부유 게이트 FG 및 선택 트랜지스터 ST1, ST2의 선택 게이트 SGD, SGS의 일부가 되는 다결정 실리콘층(72)이, 게이트 절연막(71)을 사이에 두고 형성되어 있다. 게이트 절연막(71)에 사용되는 재료는,예를 들면 실리콘 산화막이나 옥시나이트라이드막 등이다. 또한, 활성 영역 AA 및 소자 분리 영역 STI 위에는, 활성화 영역 AA에 교차하는 방향을 따라 다결정 실리콘층(74)이 형성되어 있다. 다결정 실리콘층(74)은 다결정 실리콘층(72)을 피복하도록 하고, 또한 다결정 실리콘층(72) 위에 게이트간 절연막(73)을 통해 연장되어 있다. 게이트간 절연막(73)은 예를 들면 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 3층 구조인 ONO막이나 실리콘 산화막의 단층막, 실리콘 산화막과 실리콘 질화막과의 2층 구조인 ON막, NO막 등이다. 다결정 실리콘층(74)은 메모리 셀 MC,…의 워드선 WL1∼WL16, 및 선택 트랜지스터 ST1, ST2의 선택 게이트선 SGD, SGS의 일부가 된다. 그리고, 실리콘 기판(70) 내에 소스·드레인이 되는 불순물 확산층(75)이 형성됨으로써, 메모리 셀 MC 및 선택 트랜지스터 ST1, ST2가 형성되어 있다. 또한, 선택 트랜지스터 ST1, ST2의 다결정 실리콘층(72, 74)은 예를 들면 도시를 생략한 션트 영역 등에서 전기적으로 접속되어 있다.
또한, 실리콘 기판(70) 위에, 층간 절연막(76)이 메모리 셀 MC 및 선택 트랜지스터 ST1, ST2를 피복하도록 하여 형성되어 있다. 층간 절연막(76) 내에는, 선택 게이트선 SGD를 갖는 선택 트랜지스터 ST1의 드레인 영역에, 컨택트홀 C1을 통해 접속되는 금속 배선층(77)이 형성되어 있다. 금속 배선층(77)은, 비트선 BL로서 기능한다. 또한, 층간 절연막(76) 위에, 비트선 BL을 피복하도록 하여 층간 절연막(78)이 형성되어 있다.
상기한 바와 같이, 16개의 메모리 셀 MC, … 및 선택 트랜지스터 ST1, ST2를 포함하는 n개의 NAND 셀이, 소자 분리 영역 STI를 사이에 두고 워드선 방향을 따라서 배치됨으로써, 하나의 메모리 셀 블록 BLK이 구성된다. 그리고 메모리 셀 어레이는, m개의 메모리 셀 블록 BLK1∼BLKm을 갖고 구성되어 있다.
상기 구성의 메모리 셀 어레이 내의 워드선 WL1∼WL16은, 제어 게이트선 CG1∼CG16에 접속되며, 이 제어 게이트선 CG1∼CG16 및 선택 게이트선 SGD, SGS는, 로우계 코어부(68)까지 인출되어 있다.
다음에, 로우계 코어부(68)의 구성에 대하여, 도 19c, 도 19f, 및 도 19g를 참조하여 설명한다.
도시한 바와 같이 실리콘 기판(70)에서 상기 메모리 셀 어레이에 인접하는 영역에, 복수개의 활성 영역 AA가 매트릭스 형상으로 형성되어 있고, 인접하는 활성 영역 AA 사이에는 소자 분리 영역 STI가 형성되어 있다. 그리고, 전기적으로 분리된 개개의 활성 영역 AA 마다 트랜스터 게이트 트랜지스터 TGTD, TFTS, TGT, TGT, …가 형성되어 있다. 이들 트랜스퍼 게이트 트랜지스터는 활성 영역 AA 위에 형성된 게이트 절연막(71), 게이트 절연막(71) 위에 형성된 다결정 실리콘층(72), 다결정 실리콘층(72) 위에 형성된 게이트간 절연막(73), 게이트간 절연막(73) 위에 형성된 다결정 실리콘층(74) 및 활성화 영역 AA 내에 형성된 불순물 확산층(75)을 갖고 구성되어 있다. 또한, 다결정 실리콘층(72, 74)은 트랜스퍼 게이트 트랜지스터의 게이트 전극 TG이며, 양자는 활성 영역 AA 위에서 전기적으로 접속되어 있다.
상기 코어부(68)에서의 활성 영역 AA의 열수는 예를 들면 4열이다. 그리고, 동일 행의 활성 영역 AA에 형성된 4개의 트랜스퍼 게이트 트랜지스터의 게이트 전극 TG는 공통 접속되어 있다.
상기 각 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, TGT, TGT, …의 불순물 확산층(드레인 영역)(75)에는, 대응하는 선택 게이트선 SGD, SGS, 또는 제어 게이트선 CG1∼CG16의 각각이 접속되어 있다. 즉, 선택 게이트선 SGD, SGS, 및 제어 게이트선 CG1∼CG16은, 층간 절연막(76) 내에 형성된 션트 배선(79)(M0)에 의해, 대응하는 트랜스퍼 게이트 트랜지스터가 형성된 활성 영역 AA 위까지 인출되어 있고, 그리고, 대응하는 트랜스퍼 게이트 트랜지스터의 불순물 확산층(75)에 컨택트홀 C2에 의해 접속되어 있다. 또한, 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, TGT, TGT, …의 불순물 확산층(소스 영역)(75)은, 금속 배선층(80)에 의해 로우 메인 디코더 회로에 접속되어 있다. 그리고, 이 금속 배선층(80)을 통해, 로우 메인 디코더로부터 트랜스퍼 게이트 트랜지스터의 소스 영역에 전압이 인가된다.
상기 구성의 로우계 코어부(68)에서, 선택 게이트선 SGD, SGS에 접속되는 트랜스퍼 게이트 트랜지스터 TGTD, TGTS는, 코어부 내의 가장 끝의 열에 위치하는 활성 영역 AA 내에 형성된다. 도 19c의 예에서는, 코어부(68) 내의 로우 메인 디코더에 가장 가까이 1열로 배열되어 있는 활성 영역 AA 내에, 트랜스퍼 게이트 트랜지스터 TGTD, TGTS가 형성되어 있다. 이 로우 메인 디코더에 가장 가까운 열에 있는 활성 영역 AA의 집합을 활성 영역군 AA(ST)로 한다.
메모리 셀 어레이(61) 가까이의 1열째부터 3열째까지 배열되어 있는 활성 영역 AA에는 제어 게이트선 CG1∼CG16에 접속되는 트랜스퍼 게이트 트랜지스터 TGT, TGT, …만이 형성되어 있다. 즉, 로우 메인 디코더로부터 2∼4열째의 활성 영역 AA내에는 트랜스퍼 게이트 트랜지스터 TGTD, TGTS는 형성되어 있지 않다. 이 로우메인 디코더로부터 2∼4열째의 활성 영역 AA의 집합의 각각을 활성 영역군 AA(MC)로 한다.
그리고, 활성 영역군 AA(ST)와 이에 인접하는 활성 영역군 AA(MC) 사이의 소자 분리 영역 STI의 폭 d1은 인접하는 활성 영역군 AA(MC) 사이의 소자 분리 영역 STI의 폭보다 크게 되도록 하여 이루어져 있다(d1>d2).
상기한 바와 같이 하여, 로우계 코어부(68)가 구성됨과 함께, 메모리 셀 어레이(61) 및 로우 메인 디코더와 접속되어 있다.
다음에 상기 NAND형 플래시 EEPROM의 동작에 대하여 도 20을 참조하여 간단히 설명한다. 도 20은 기입, 판독 및 소거 시에서의 선택 게이트선 및 제어 게이트선의 전위의 관계를 나타내고 있다. 상술한 바와 같이, 메모리 셀 어레이(61)의 기입 및 판독은 1페이지 단위로 행해지고, 소거는 블록 단위로 행해진다.
데이터의 기입은, 비트선 BL로부터 가장 떨어진 메모리 셀 MC로부터 순서대로 행해진다. 우선, 선택한 메모리 셀 블록 BLK1∼BLKm에 대응하는 모든 트랜스퍼 게이트 트랜지스터의 게이트 전극 TG에 전압 Vpgm(예를 들면 20V)이 인가된다. 이에 따라, 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, 및 TGT, TGT, …는 온 상태로 된다. 그리고, 로우 메인 디코더는, 선택된 어느 하나의 메모리 셀 MC에 접속되는 트랜스퍼 게이트 트랜지스터 TGT, TGT, …의 소스 영역에, 기입 전압 Vpgm(예를 들면 20V)을 인가한다. 또한, 그 밖의(비선택의) 트랜스퍼 게이트 트랜지스터의 소스 영역에는 중간 전위 Vppm(예를 들면 7V)를 인가한다. 또한, 트랜스퍼 게이트 트랜지스터 TGTD 및 TGTS의 소스 영역에, 각각 전압 Vdd(예를 들면 5V) 및 0V를 인가한다. 이와 같이, 선택 트랜지스터 ST1의 선택 게이트선 SGD에 Vdd, 선택 메모리 셀의 제어 게이트선 CG에 Vpgm, 비선택 메모리 셀의 제어 게이트선에 Vppm, 선택 트랜지스터 ST2의 선택 게이트선 SGS에 0V를 각각 인가한 상태에서, 비트선 BL에 데이터에 따른 0V 또는 중간 전위 Vm(예를 들면 7V)를 인가한다. 비트선 BL에 0V를 제공한 경우, 이 전위는 선택된 메모리 셀의 드레인까지 전송되어, 부유 게이트 FG에는 전자가 주입된다. 이에 따라, 선택된 메모리 셀 트랜지스터의 임계 전압은 정방향으로 시프트된다. 이 상태가 "0" 데이터가 기입된 상태이다. 한편, 비트선 BL에 중간 전위 Vm을 인가한 경우, 전자의 주입이 실효적으로 발생되지 않기 때문에, 임계 전압은 변화하지 않고, 마이너스 값으로 된다. 이 상태가 "1" 데이터가 기입된 상태이다. 또한, 데이터의 기입은 제어 게이트 CG를 공유하는 모든 메모리 셀 MC, MC, …에 대하여 동시에 행해진다.
데이터의 소거는 블록 내의 전체 비트에 대하여 일괄적으로 행해진다. 우선, 선택된 어느 하나의 메모리 셀 블록 BLK1∼BLKm에 대응하는 모든 트랜스퍼 게이트 트랜지스터의 게이트 전극 TG에 전압 Vpgm(예를 들면 20V)이 인가된다. 이에 따라 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, TGT, TGT, …는 온 상태로 된다. 그리고, 로우 메인 디코더는 메모리 셀 MC, MC, …에 접속되는 트랜스퍼 게이트 트랜지스터 TGT, TGT, …의 모든 소스 영역에 0V를 인가하고, 트랜스퍼 게이트 트랜지스터 TGTD 및 TGTS의 소스 영역에, 각각 기입 전압 Vpgm(예를 들면 20V)을 인가한다. 이와 같이, 모든 제어 게이트 CG1∼CG16의 전위를 0V로 한 상태에서, 상기 NAND 셀이 형성된 실리콘 기판 내의 p형 웰(도시를 생략함)에 20V가 인가된다. 이에 따라, 모든 메모리 셀 MC, MC, …의 부유 게이트 FG의 전자가 p형 웰로 방출된다. 그 결과, 메모리 셀 MC의 임계 전압은 마이너스 방향으로 시프트하여, 데이터의 소거가 행해진다.
데이터의 판독 시에는, 기입, 소거와 마찬가지로, 우선 선택된 어느 하나의 메모리 셀 블록 BLK1∼BLKm에 대응하는 모든 트랜스퍼 게이트 트랜지스터의 게이트 전극 TG에 전압 Vpgm(예를 들면 20V)이 인가된다. 이에 따라, 트랜스퍼 게이트 트랜지스터 TGTD, TGTS, 및 TGT, TGT, …는 온 상태로 된다. 그리고 로우 메인 디코더는, 선택 메모리 셀 MC에 접속되는 트랜스퍼 게이트 트랜지스터 TGT의 소스 영역에 0V를 인가한다. 동시에, 비선택 메모리 셀 MC, MC, …에 접속되는 트랜스퍼 게이트 트랜지스터 TGT, TGT, …의 소스 영역에, 판독 전위 Vdd(예를 들면 5V)를 인가한다. 또한, 트랜스퍼 게이트 트랜지스터 TGTD 및 TGTS의 소스 영역에 각각 전압 Vdd(에를 들면 5V)을 인가한다. 이와 같이, 선택 트랜지스터 ST1, ST2의 선택 게이트선 SGD, SGS 및 비선택 메모리 셀의 제어 게이트선에 Vdd, 선택 메모리 셀의 제어 게이트선에 0V를 각각 인가한 상태에서 선택 메모리 셀의 전류가 흐르는지의 여부를 검출함으로써 판독 동작이 행해진다.
상기한 바와 같이, 본 실시예에 따른 NAND형 플래시 EEPROM에 의하면, 트랜스퍼 게이트 트랜지스터 TGTD, TGTS를 형성하여야 할 활성화 영역 AA를 로우계 코어부(68) 내의 단부의 열을 이루도록 형성되어 있다. 즉, 선택 게이트선이 접속되는 트랜스퍼 게이트 트랜지스터 TGTD, TGTS와 제어 게이트선이 접속되는 트랜스퍼 게이트 트랜지스터 TGT가 접속하는 영역이 로우계 코어부(68) 내의 한정된 영역에형성되어 있다(도 19c에서의 영역 X1). 그 때문에, 트랜스퍼 트랜지스터 TGTD, TGTS와, 트랜스퍼 게이트 트랜지스터 TGT 간의 내압은, 이 영역 X1에서만 고려하면 된다. 따라서, 영역 X1의 폭 d1만을, 트랜스퍼 게이트 트랜지스터 TGT 끼리가 인접하는 영역 X2의 폭 d2보다도 크게 하면, 코어부 내에서의 소자 분리를 충분히 유지할 수 있다. 다시 말하면, 트랜스퍼 게이트 트랜지스터 간의 내압을 유지하기 위해 폭을 넓혀야만 하는 소자 분리 영역 STI는, 영역 X1에만 한정된다.
상기한 점에 대하여 도 21a, 도 21b를 참조하여 더 구체적으로 설명한다.
도 21a는 NAND형 플래시 EEPROM의 코어부의 평면도이고, 도 21b는 도 21a에서의 21B-21B를 따른 단면도이다. 또한, 코어부 내에서 동일 행에 배치된 각 트랜스퍼 게이트 트랜지스터는, 전부가 동일한 메모리 셀 블록에 대응하는 것은 아니다. 왜냐하면, 상술한 바와 같이, 동일 행 내에 형성된 트랜스퍼 게이트 트랜지스터 TGT에 접속되는 제어 게이트선에 관해서는, 제어 게이트선의 선택, 비선택 상태가 인접하여 발생하지 않도록 설계할 필요가 있기 때문이다.
그런데, 도 21a에서, 선택 게이트선 SGD10이, 비선택 블록 내의 트랜지스터에 접속되어 있었다고 하자. 그렇게 하면, 선택 게이트선 SGD10이 접속되는 트랜스퍼 게이트 트랜지스터 TGTD10이 형성된 활성 영역 AA10(불순물 확산층(75)) 내에는 0V가 인가된다. 또한, 트랜스퍼 게이트 트랜지스터 TGTD10과 동일 행에 있는 트랜스퍼 게이트 트랜지스터 TGT11∼TGT13에 접속되는 제어 게이트선 CG11∼CG13이 기입 선택되었다고 하자. 그렇게 하면, 트랜스퍼 게이트 트랜지스터 TGT11∼TGT13이 형성되어 있는 활성 영역 AA11∼AA13(불순물 확산층)에는 고전압 Vpgm이 인가된다.
그렇게 하면, 도 21b에 도시한 바와 같이, 활성 영역 AA10과 AA11 간에 Vpgm의 전위차가 발생된다. 따라서, 활성 영역 AA10과 AA11 사이의 소자 분리 영역 STI의 폭 d1은 활성 영역 AA11과 AA12 및 활성 영역 AA12와 AA13 사이의 소자 분리 영역 STI의 폭 d2보다도 크게 할 필요가 있다.
다음에, 상기 활성 영역 AA10과는 다른 행의 활성 영역 AA20에 형성된 트랜스퍼 게이트 트랜지스터 TGTD20에 접속된 선택 게이트선 SGD도, 비선택 블록이었다고 하자. 그렇게 하면, 이 활성 영역 AA20에는 0V가 인가된다. 또한, 트랜스퍼 게이트 트랜지스터 TGTD20과 동일 행에 있는 트랜스퍼 게이트 트랜지스터 TGT21∼TGT23에 접속되는 제어 게이트선 CG21∼CG23가 기입 선택되었다고 하자. 그렇게 하면, 트랜스퍼 게이트 트랜지스터 TGT21∼TGT23이 형성된 활성 영역 AA21∼AA23에도, 고전압 Vpgm이 인가된다.
그렇게 하면, 도 21b와 마찬가지로, 활성 영역 AA20과 AA21 간에 Vpgm의 전위차가 발생한다. 따라서, 활성 영역 AA20과 AA21 사이의 소자 분리 영역 STI의 폭 d1은, 활성 영역 AA21과 AA22, 및 활성 영역 AA22와 AA23 사이의 소자 분리 영역 STI의 폭 d2보다도 크게 할 필요가 있다.
이와 같이, 「발명의 목적」에서도 설명한 바와 같이, 선택 게이트선에 접속되는 트랜스퍼 게이트 트랜지스터와, 제어 게이트선에 접속되는 트랜스퍼 게이트 트랜지스터 사이의 소자 분리 영역은, 제어 게이트선에 접속되는 트랜스퍼 게이트 트랜지스터끼리의 사이의 소자 분리 영역보다도, 그 폭을 크게 하지 않으면 소자분리를 유지할 수 없다. 상술한 바와 같이, 종래에는, 이 선택 게이트선에 접속되는 트랜스퍼 게이트 트랜지스터와, 제어 게이트선에 접속되는 트랜스퍼 게이트 트랜지스터 사이의 소자 분리 영역이, 코어부 내에 랜덤하게 존재하고 있었다.
그러나, 본 실시예에서는, 코어부 내의 단부에 있는 동일 열의 활성 영역(AA10, AA20) 내에만, 선택 게이트선 SGD, SGS에 접속되는 트랜스퍼 게이트 트랜지스터 TGTD, TGTS가 형성된다. 따라서, 코어부 내에서 가장 로우 메인 디코더 회로 가까운 1열의 활성 영역(AA10, AA20, AA30,…)과, 2열째의 활성 영역(AA11, AA21, AA31, …) 사이의 소자 분리 영역 만 폭을 넓히면 된다. 그 밖의 영역의 소자 분리 영역에 대해서는 그 폭을 넓힐 필요가 없다. 따라서, 코어부 내의 면적 증가를 최소한으로 억제하면서, 소자 분리 영역의 절연 내성을 충분히 유지할 수 있다.
다음에, 본 실시예의 제4 실시예에 따른 반도체 장치에 대하여, 도 22a 내지 도 22c를 참조하여 설명한다.. 도 22a는 로우계 코어부의 평면도이다. 또한, 도 22b 및 도 22c는 각각 도 22a에서의 22B-22B선 및 22C-22C선을 따른 단면도이다.
도시한 바와 같이, 본 실시예는 본래의 구성(도 1a 및 도 1b 참조)에서, 동일 행 내에 위치하는 트랜스퍼 게이트 트랜지스터의 게이트 전극 TG를 트랜스퍼 게이트 트랜지스터마다 분리한 것이다. 그리고, 게이트 전극 TG보다 위의 레벨의 금속 배선층 TGMEMTAL에 의해, 동일 행 내에 위치하는 트랜스퍼 게이트 트랜지스터의 게이트 전극 TG를, 전기적으로 공통 접속하고 있다.
즉, 도 22a 내지 도 22c에 도시한 바와 같이, 트랜스퍼 게이트 트랜지스터의게이트 전극 TG의 일부가 되는 다결정 실리콘층(74)은, 활성 영역 AA의 행간을 분리하는 소자 분리 영역 STI 상에서, 게이트간 절연막(73)에 도달할 때까지 제거되어 있다. 그 결과 게이트 전극 TG는, 개개의 트랜스퍼 게이트 트랜지스터마다 분리된 다결정 실리콘층(72, 74)으로 형성되어 있다. 그리고, 선택 게이트선 SGD, SGS, 및 제어 게이트선 CG가 되는 션트 배선(79)이 위치하는 레벨의 층간 절연막(76) 내에, 금속 배선층(82)이 형성되어 있다. 이 금속 배선층(82)은, 동일 행에 존재하는 트랜스퍼 게이트 트랜지스터의 게이트 전극 TG와 플러그(81)에 의해 접속되어 있다. 즉, 금속 배선층은, 동일 행에 있는 트랜스퍼 게이트 트랜지스터의 게이트 전극 TG를 공통으로 접속하는 배선 TGMETAL로서 기능한다.
상기한 바와 같은 구성에 의하면, 활성 영역 AA의 행간을 분리하는 소자 분리 영역 STI 위에 게이트 전극 TG가 존재하지 않는다. 그 때문에, 해당 게이트 전극 TG에 고전압 Vpgm이 인가된 경우에도 소자 분리 영역 STI에 고전압 Vpgm은 인가되지 않는다. 그렇기 때문에 소자 분리 영역 STI 주변의 실리콘 기판(70) 내에 반전 영역이 형성되는 것을 방지할 수 있다. 그 결과, 소자 분리 영역 폭을 증가시키지 않고, 소자 분리를 유지할 수 있다.
다음에 본 발명의 제5 실시예에 따른 반도체 장치에 대하여 NAND형 플래시 EEPROM을 예를 들어 설명한다. 도 23a는 로우계 코어부의 평면도이며, 도 23b는 도 23a에서의 23B-23B를 따른 단면도이다.
도시한 바와 같이, 본 실시예에 따른 NAND형 플래시 EEPROM의 로우계 코어부(68)는 제4 실시예에서 설명한 구조에, 제어 게이트 CG를 따른 방향으로 인접하는 트랜스퍼 게이트 트랜지스터 사이에 더미 게이트 전극(83)을 더 형성한 것이다. 즉, 활성 영역 AA의 행간을 분리하는 소자 분리 영역 STI 위에 다결정 실리콘막(83)이 비트선 BL 방향을 따라 형성되어 있다. 이 다결정 실리콘막(83)은 제어 게이트선 CG 방향을 따라 접속하는 게이트 전극 TG 간을 통과하도록 하여 형성되어 있다. 그리고, 다결정 실리콘막(33)은 게이트 전극 TG와는 층간 절연막(73)에 의해 전기적으로 분리되어 있다. 다결정 실리콘막(33)에는, 트랜스퍼 게이트 트랜지스터의 동작 상태에 관계 없이, 0V, 또는 -Vdd가 인가된다.
상기한 바와 같은 구성에 따르면, 더미 게이트 전극(83)에는 0V 또는 마이너스 전위가 인가되어 있다. 그 때문에, 더미 게이트 전극(83)은, 소자 분리 영역 STI, 및 실리콘 기판(70)으로 구성되는 기생 MOS 트랜지스터는, 항상 오프 상태이다. 따라서, 소자 분리 영역 STI 주변의 실리콘 기판 내에 반전 영역이 형성되는 것을 효과적으로 방지할 수 있다. 그 결과, 소자 분리 영역의 폭을 증가시키지 않고, 소자 분리를 유지할 수 있다. 또한, 더미 게이트 전극에 0V 또는 -Vdd를 인가하는 것은, 기생 MOS 트랜지스터가 n 채널의 경우이다. 기생 MOS 트랜지스터가 p 채널인 경우에는, 더미 게이트 전극에는 예를 들면 +Vdd를 인가하면 된다.
다음에 본 발명의 제6 실시예에 따른 불휘발성 반도체 메모리에 대하여 NAND형 플래시 메모리 EEPROM을 예로 들어 설명한다. 도 24는 로우계 코어부의 평면도이다.
도시한 바와 같이, 본 실시예에 따른 NAND형 플래시 EEPROM의 로우계 코어부는 제4 실시예에서 설명한 도 22a의 구조에서 트랜스퍼 게이트 트랜지스터 TGTD,TGTS, TGT, …를 90°회전시켜 구성한 것이다. 즉, 개개의 활성 영역 AA 내에서 게이트 전극 TG를 제어 게이트선 CG 방향으로 직행하는 방향(비트선 방향)으로 형성한 것이다.
본 구조에 의해서도 제 4 실시예와 마찬가지의 효과를 얻을 수 있다. 또한, 본 실시예에서도 제 5 실시예와 마찬가지로, 제어 게이트선 방향으로 인접하는 활성 영역 AA 간에 더미 게이트 구조를 형성하여도 되는 것은 물론이다.
다음에 본 발명의 제7 실시예에 따른 불휘발성 반도체 메모리에 대하여 NAND형 플래시 EEPROM을 예로 들어 설명한다. 도 25는 로우계 코어부의 평면도이다.
도시한 바와 같이, NAND형 플래시 EEPROM의 로우계 코어부는 제4 실시예에서 설명한 도 22a의 구조에서 선택 게이트선 및 제어 게이트선을 로우계 코어부까지 인출하는 배선을 메모리 셀의 워드선과 동일한 레벨로 형성하고 있다. 그리고, 그 위의 레벨로 형성된 2개의 금속 배선층 TGMETAL1(M0), TGMETAL2(M1)을 이용하여 각 트랜스퍼 게이트 트랜지스터의 게이트 전극 TG를 공통 접속하고 있다. 또한, 예를 들면 금속 배선층 TGMETAL1은 층간 절연막(76) 내에 형성되고, 금속 배선층 TGMETAL2는 층간 절연막(78) 내에 형성된다.
본 실시예에서의 금속 배선층 TGMETAL1, TGMETAL2는, 상기 제3 내지 제6 실시 예와 달리, 다른 행에 배치된 트랜스퍼 게이트 트랜지스터의 게이트 전극 TG를 공통 접속한다. 예를 들면 도 25에 도시한 바와 같이, 2개의 금속 배선층 TGMETAL1, TGMETAL2를, 2개의 행 내에 형성된 트랜스퍼 게이트 트랜지스터의 게이트 전극 TG에 교대로 접속한다.
상기한 바와 같이, 트랜스퍼 게이트 트랜지스터의 게이트 전극 TG를 공통 접속하는 복수의 금속 배선층을, 다른 행에 걸치도록 배치하면, 상기 제4 실시예의 효과 외에, 트랜스퍼 게이트 트랜지스터 간의 상호 작용을 억제하여, 트랜스퍼 게이트 트랜지스터의 동작 신뢰성을 향상시킬 수 있다.
또한, 본 실시예에서도, 선택 게이트선 SGD(SGS), 제어 게이트선 CG, CG, …의 인출선, 및 금속 배선층 TGMETAL1, TGMETAL2를 1층씩 위의 레벨의 층간 절연막 내에 형성하면, 제5 실시예에서 설명한 더미 게이트 전극을 형성하는 것도 가능하다. 그 경우에는, 소자 분리 영역 STI에서의 절연 내압을 더 향상시킬 수 있다.
상기한 바와 같이 본 발명의 제3 내지 제7 실시예에 의하면 NAND형 플래시 EEPROM의 로우계 코어부에서 선택 게이트선 SGD, SGS에 접속되는 트랜스퍼 게이트 트랜지스터를 코어부 내에서의 단부의 1열에 모으고 있다. 그 때문에, 이 1열에 있는 활성 영역은 이 영역에 인접하는 활성 영역 간에만 선택 게이트선에 접속되는 트랜스터 게이트 트랜지스터와 제어 게이트선에 접속되는 트랜스퍼 게이트 트랜지스터가 접속한다. 즉, 본 영역에서의 소자 분리 영역에 대해서만 높은 내압이 요구된다. 여기서 말하는 내압이란 기생 MOS 트랜지스터에 의해 소자 분리 영역의 주위에 채널 영역이 형성되는 것에 대한 내압이다. 따라서, 해당 영역에서만 소자 분리 영역 STI의 폭을 넓히고, 그 밖의 영역에 대해서는 종래와 같은 소자 분리 영역 STI 폭으로 함으로써 활성 영역의 열 간의 소자 분리를 충분히 수행할 수 있다. 그 때문에 코어부 내의 면적 증가를 최소한으로 억제하면서 소자 분리 영역의 절연 내성을 향상시킬 수 있다.
또한, 트랜스퍼 게이트 트랜지스터 게이트 전극을, 개개의 트랜스퍼 게이트 트랜지스터마다 분리하고 있다. 따라서, 동일 행 내에서 인접하는 트랜스퍼 게이트 트랜지스터의 열 사이에 위치하는 소자 분리 영역에는, 트랜스퍼 게이트 트랜지스터를 온 상태로 하여야 할 고전압이 인가되지 않는다. 따라서, 코어부의 면적 증가를 수반하지 않고, 소자 분리 영역의 내압을 향상시킬 수 있다. 또한, 동일 행 내에서 인접하는 소자 분리 영역 위에 더미 게이트 전극을 형성하고 있다. 그리고, 더미 게이트 전극의 전위를, 기생 MOS 트랜지스터를 오프 상태로 할 수 있는 전위로 하고 있다. 따라서, 소자 분리 영역의 내압을 더욱 향상할 수 있다.
또한 제3 실시예에서는, 선택 게이트선에 접속되는 트랜스퍼 게이트 트랜지스터가 로우 메인 디코더에 가장 가까운 위치에 있는 경우를 예로 들어 설명하였다. 그러나, 메모리 셀 어레이에 가까운 위치에 있어도 되는 것은 물론이다. 또한 제3 실시예는, 선택 게이트선에 접속되는 트랜스퍼 게이트 트랜지스터의 전부가, 코어부 내의 단부에 동일 열로 모여져 있으면 된다. 따라서, 제어 게이트선에 접속되는 트랜스퍼 게이트 트랜지스터의 어느 하나가, 선택 게이트선에 접속되는 트랜스퍼 게이트 트랜지스터와 동일 열 내에 있는 것을 방해하는 것은 아니다.
또한, 상기 제4 내지 제7 실시예에서도, 선택 게이트선에 접속되는 트랜스퍼 게이트 트랜지스터가 로우 메인 디코더의 가장 가까운 위치에 있는 경우를 예로 들어 설명하였다. 그러나, 제4 내지 제7 실시예에서는 소자 분리 영역 위의 게이트 전극 TG를 제거함으로써 소자 분리 영역의 내압을 향상시키고 있다. 따라서, 선택 게이트선에 접속되는 트랜스퍼 게이트 트랜지스터를 코어부 내의 단부에 동일 열로배치할 필요는 없다. 선택 게이트선에 접속되는 트랜스퍼 게이트 트랜지스터는 코어부 내에 랜덤하게 배치되어도 된다.
또한, 제 7 실시예에서는 금속 배선층 TGMETAL이 2행의 활성 영역에 걸쳐 형성되어 있지만, 그 이상의 행 수에 걸쳐 형성되어도 상관없다.
또한, 상기 제3 내지 제7 실시예에서는 NAND형 플래시 EEPROM을 예로 들어 설명하였지만, 인접하는 활성 영역 간에 절연이 문제가 되는 반도체 기억 장치 전반에 대하여 실시하는 것은 가능하다.
상기한 바와 같이, 본 실시예에 따른 반도체 장치에 의하면, 종래보다도 더욱 미세한 반도체 기억 장치를 제공할 수 있다. 또한, 상기 미세화를 도모함과 동시에, 선택 트랜지스터의 컷오프 특성을 향상시킬 수 있다. 그리고, 임계 전압의 채널 길이 의존성이 서로 다른 선택 트랜지스터와 메모리 셀 트랜지스터를 실현할 수 있다.
또, 이번 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 설명되며, 특허청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (32)

  1. 반도체 장치에 있어서,
    반도체 기판과,
    상기 반도체 장치 내에 형성되며, 제1 도전형의 제1 불순물을 포함하는 소스·드레인 영역과,
    상기 소스·드레인 영역 사이의 상기 반도체 기판 내에 형성되며, 제2 도전형의 제2 불순물을 포함하는 채널 영역과,
    상기 반도체 기판 위에 형성되며, 상기 채널 영역의 적어도 일부 영역의 바로 위에 위치하는 영역에 상기 제2 불순물을 포함하는 게이트 절연막과,
    상기 채널 영역 위에 위치하는 상기 게이트 절연막 위에 형성된 전하 축적층과,
    상기 전하 축적층 위에 형성된 제어 게이트 전극
    을 포함하며,
    상기 제어 게이트 전극은, 상기 게이트 절연막에서 상기 제2 불순물을 포함하는 영역의 적어도 일부 영역의 바로 위에 위치하는 상기 전하 축적층 위에 형성된 접속부에 의해, 상기 전하 축적층과 전기적으로 접속되어 있는 반도체 장치.
  2. 제1항에 있어서,
    상기 채널 영역은,
    고농도 채널 영역과,
    상기 고농도 채널 영역의 주위에 형성되며, 상기 고농도 채널 영역보다 불순물 농도가 낮은 저농도 채널 영역을 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 전하 축적층은 부유 게이트 전극인 반도체 장치.
  4. 제1항에 있어서,
    상기 전하 축적층 위에 형성되며, 상기 접속부에 형성된 영역을 제외한 영역에서, 상기 전하 축적층 및 상기 제어 게이트 전극과 접하는 게이트 간 절연막을 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 게이트 간 절연막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 적층막인 반도체 장치.
  6. 제1항에 있어서,
    상기 게이트 절연막은 실리콘 산화막과 옥시나이트라이드막 중 어느 하나인 반도체 장치.
  7. 제1항에 있어서,
    상기 채널 영역 내에서, 상기 소스 영역, 채널 영역, 및 드레인 영역을 따른 방향의 불순물 농도 프로파일은, 상기 접속부 바로 아래의 영역에서 불순물 농도의 최대값을 갖는 반도체 장치.
  8. 제2항에 있어서,
    상기 고농도 채널 영역은, 상기 게이트 절연막에서 상기 제2 불순물이 주입된 영역의 바로 아래를 적어도 포함하는 영역의 상기 반도체 기판 내에 형성되는 반도체 장치.
  9. 반도체 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판 위에 형성된 메모리 셀 트랜지스터와,
    상기 반도체 기판 위에 형성된 선택 트랜지스터
    를 포함하며,
    상기 메모리 셀 트랜지스터는,
    상기 반도체 기판 내에 형성되며, 제1 도전형의 제1 불순물을 포함하는 제1 소스·드레인 영역과,
    상기 제1 소스·드레인 영역 사이의 상기 반도체 기판 내에 형성되며, 제2 도전형의 제2 불순물을 제1 불순물 농도로 포함하는 제1 채널 영역과,
    상기 제1 채널 영역 위에 형성된 제1 게이트 절연막과,
    상기 제1 게이트 절연막 위에 형성된 제1 전하 축적층과,
    상기 제1 전하 축적층 위에 형성된 제1 게이트 간 절연막, 및
    상기 제1 게이트 간 절연막 위에 형성된 제1 제어 게이트 전극
    을 포함하고,
    상기 선택 트랜지스터는,
    상기 반도체 기판 내에 형성되며, 제1 도전형의 제3 불순물을 포함하는 제2 소스·드레인 영역과,
    상기 제2 소스·드레인 영역 사이의 상기 반도체 기판 내에 형성되며, 제2 도전형의 제4 불순물을, 상기 제1 불순물 농도보다 농도가 높은 제2 불순물 농도로 포함하는 제2 채널 영역과,
    상기 제2 채널 영역 위에 형성되며, 적어도 일부 영역에 상기 제4 불순물을 포함하는 제2 게이트 절연막과,
    상기 제2 게이트 절연막 위에 형성된 제2 전하 축적층과,
    상기 제2 전하 축적층 위에 형성된 제2 제어 게이트 전극
    을 포함하고,
    상기 제2 게이트 전극은, 상기 제2 게이트 절연막에서 상기 제4 불순물을 포함하는 영역의 적어도 일부 영역의 바로 위에 위치하는 상기 제2 전하 축적층 위에 형성된 접속부에 의해 상기 제2 전하 축적층과 전기적으로 접속되는 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 채널 영역은, 고농도 채널 영역과,
    상기 고농도 채널 영역의 주위에 형성되며, 상기 고농도 채널 영역보다 불순물 농도가 낮은 저농도 채널 영역을 포함하는 반도체 장치.
  11. 제9항에 있어서,
    상기 제1, 제2 게이트 절연막, 상기 제1, 제2 전하 축적층, 및 상기 제1, 제2 제어 게이트 전극은 각각 서로 실질적으로 동일한 막 두께를 갖는 반도체 장치.
  12. 제9항에 있어서,
    상기 제2 채널 영역의 채널 길이는, 상기 제1 채널 영역의 채널 길이보다 긴 반도체 장치.
  13. 제9항에 있어서,
    상기 제2 전하 축적층은 부유 게이트 전극인 반도체 장치.
  14. 제9항에 있어서,
    상기 제2 전하 축적층 위에 형성되며, 상기 접속부가 형성된 영역을 제외한 영역에서, 상기 제2 전하 축적층 및 상기 제2 제어 게이트 전극과 접하는 제2 게이트 간 절연막을 더 포함하는 반도체 장치.
  15. 제9항에 있어서,
    상기 선택 트랜지스터의 임계치 전압의 채널 길이 의존성은, 상기 메모리 셀 트랜지스터의 임계치 전압의 채널 길이 의존성과는 다른 반도체 장치.
  16. 제14항에 있어서,
    상기 제1, 제2 게이트 간 절연막은, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 적층막인 반도체 장치.
  17. 제9항에 있어서,
    상기 제1, 제2 게이트 절연막은 실리콘 산화막과 옥시나이트라이드막 중 어느 하나인 반도체 장치.
  18. 제9항에 있어서,
    상기 제2 채널 영역 내에서, 상기 제2 소스 영역, 제2 채널 영역, 및 제2 드레인 영역을 따른 방향의 불순물 농도 프로파일은, 상기 접속부 바로 아래 영역에서 불순물 농도의 최대값을 갖는 반도체 장치.
  19. 제10항에 있어서,
    상기 고농도 채널 영역은, 상기 제2 게이트 절연막에서 상기 제4 불순물이 주입된 영역의 바로 아래를 적어도 포함하는 영역의 상기 반도체 기판 내에 형성되는 반도체 장치.
  20. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 표면에 제1 도전형의 불순물을 제1 농도로 주입하는 공정과,
    상기 반도체 기판 표면에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 위에 전하 축적층을 형성하는 공정과,
    상기 반도체 기판 내 및 상기 게이트 절연막 내에 소자 분리 영역을 형성하는 공정과,
    상기 소자 분리 영역 위 및 상기 전하 축적층 위에 게이트 간 절연막을 형성하는 공정과,
    상기 게이트 간 절연막 표면의 적어도 일부를 노출시키는 개구부를 갖는 마스크재를, 상기 게이트 간 절연막 위에 형성하는 공정과,
    상기 마스크재의 개구부를 통해, 상기 반도체 기판 내에 제1 도전형의 불순물을, 상기 제1 농도보다 고농도의 제2 농도로 주입하는 공정과,
    상기 마스크재의 개구부에 노출되는 상기 게이트 간 절연막을 제거하는 공정과,
    상기 게이트 간 절연막 위에 제어 게이트 전극을 형성하는 공정-상기 제어 게이트 전극은, 상기 게이트 간 절연막이 제거된 영역을 통해 상기 전하 축적층과접속됨-과,
    상기 전하 축적층, 상기 게이트 간 절연막, 및 상기 제어 게이트 전극을 패터닝함으로써, 적층 게이트 전극을 형성하는 공정과
    상기 게이트 전극 주위의 상기 반도체 기판 내에 제2 도전형의 불순물을 주입함으로써, 소스·드레인 영역을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 마스크재를 상기 게이트 절연막 위에 형성하는 공정은,
    상기 게이트 간 절연막 위에 상기 마스크재를 형성하는 공정과,
    상기 마스크재 내에, 상기 개구부를 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  22. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 표면에 제1 도전형의 불순물을 제1 농도로 주입하는 공정과,
    상기 반도체 기판 표면에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 위에 전하 축적층을 형성하는 공정과,
    상기 반도체 기판 내 및 상기 게이트 절연막 내에 소자 분리 영역을 형성하는 공정과,
    상기 소자 분리 영역 위 및 상기 전하 축적층 위에 게이트 간 절연막을 형성하는 공정과,
    제1, 제2 트랜지스터 형성 예정 영역에서의 상기 게이트 간 절연막 위에 마스크재를 형성하는 공정-상기 마스크재는, 상기 제1 트랜지스터 형성 예정 영역에서의 상기 게이트 간 절연막 표면의 적어도 일부를 노출시키는 개구부를 가짐-과,
    상기 마스크재의 개구부를 통해, 상기 반도체 기판 내에 제1 도전형의 불순물을, 상기 제1 농도보다 고농도의 제2 농도로 주입하는 공정과,
    상기 마스크재의 개구부에 노출되는 상기 게이트 간 절연막을 제거하는 공정과,
    상기 게이트 간 절연막 위에 제어 게이트 전극을 형성하는 공정-상기 제1 트랜지스터 형성 예정 영역에서의 제어 게이트 전극은, 상기 게이트 간 절연막이 제거된 영역을 통해 상기 전하 축적층과 접속됨-과,
    상기 전하 축적층, 상기 게이트 간 절연막, 및 상기 제어 게이트 전극을 패터닝함으로써, 상기 제1, 제2 트랜지스터의 적층 게이트 전극을 형성하는 공정과,
    상기 적층 게이트 전극 주위의 상기 반도체 기판 내에 제2 도전형의 불순물을 주입함으로써, 상기 제1, 제2 트랜지스터의 소스·드레인 영역을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 마스크재를 상기 게이트 간 절연막 위에 형성하는 공정은,
    상기 게이트 간 절연막 위에 상기 마스크재를 형성하는 공정과,
    상기 마스크재 내에, 상기 개구부를 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  24. 반도체 장치에 있어서,
    소자 분리 영역에 의해 서로 전기적으로 분리되며, 또한 제1 방향을 따라 형성된 복수의 활성 영역을 포함하는 제1 활성 영역군과,
    소자 분리 영역에 의해 서로 전기적으로 분리되며, 또한 상기 제1 방향에 직교하는 제2 방향을 따라 형성된 복수의 상기 제1 활성 영역군을 포함하는 제2 활성 영역군과,
    상기 활성 영역의 각각에 형성된 MOS 트랜지스터
    를 포함하고,
    상기 MOS 트랜지스터는, 복수의 상기 제1 활성 영역군 간에 공통으로 접속된 게이트 전극, 메모리 셀의 제어 게이트 및 선택 트랜지스터의 선택 게이트 중 어느 하나에 접속된 제1 불순물 확산층, 및 로우 디코더로부터 공급되는 전압이 인가되는 제2 불순물 확산층을 갖고, 상기 선택 게이트에 접속된 상기 MOS 트랜지스터는, 상기 제2 활성 영역군 내의 단부에 위치하는 상기 활성 영역 내에만 형성되고, 상기 선택 게이트에 접속된 MOS 트랜지스터를 포함하는 상기 제1 활성 영역군과, 인접하는 상기 제1 활성 영역군 사이의 소자 분리 영역 폭은, 제어 게이트에 접속된 MOS 트랜지스터만을 포함하는 상기 제1 활성 영역군끼리의 사이의 소자 분리 영역 폭보다 큰 반도체 장치.
  25. 제24항에 있어서,
    상기 MOS 트랜지스터의 게이트 전극은, 각각의 제1 활성 영역군에서 동일 행에 형성된 MOS 트랜지스터끼리에 공유되는 것을 특징으로 하는 반도체 장치.
  26. 제24항에 있어서,
    상기 제2 활성 영역군은, NAND 접속된 메모리 셀의 선택 게이트선 또는 제어 게이트선에 로우 디코더로부터 전압을 공급할 때의 스위치로서의 기능을 포함하는 로우계 코어부인 반도체 장치.
  27. 반도체 장치에 있어서,
    소자 분리 영역에 의해 서로 전기적으로 분리되며, 또한 제1 방향을 따라 형성된 복수의 활성 영역을 포함하는 제1 활성 영역군과,
    소자 분리 영역에 의해 서로 전기적으로 분리되며, 또한 상기 제1 방향에 직교하는 제2 방향을 따라 형성된 복수의 상기 제1 활성 영역군을 포함하는 제2 활성 영역군과,
    상기 활성 영역의 각각에 형성된 MOS 트랜지스터-상기 MOS 트랜지스터는, 상기 활성 영역마다 분리된 게이트 전극, 메모리 셀의 제어 게이트 및 선택 트랜지스터의 선택 게이트 중 어느 하나에 접속된 제1 불순물 확산층, 및 로우 디코더로부터 공급되는 전압이 인가되는 제2 불순물 확산층을 가짐-와,
    상기 MOS 트랜지스터를 피복하는 층간 절연막과,
    상기 층간 절연막 위에 형성되며, 복수의 상기 제1 활성 영역군의 각각에 포함되는 어느 하나의 상기 활성 영역 내의 상기 게이트 전극에 전기적으로 접속되고, 복수의 상기 게이트 전극을 공통 접속하는 배선층
    을 포함하는 반도체 장치.
  28. 제27항에 있어서,
    인접하는 상기 제1 활성 영역군 사이에 위치하는 상기 소자 분리 영역 위에, 상기 게이트 전극과 전기적으로 분리되며, 또한 상기 제1 방향을 따라 형성된 더미 게이트 전극을 더 포함하고,
    상기 더미 게이트 전극에는, 상기 더미 게이트 전극을 게이트 전극, 상기 소자 분리 영역을 게이트 절연막으로 하는 기생 MOS 트랜지스터를 오프 상태로 하는 전압이 인가되는 반도체 장치.
  29. 제27항에 있어서,
    상기 게이트 전극은, 그 길이 방향에서 상기 활성 영역을 피복하고, 또한 그 양 단부는 상기 소자 분리 영역의 일부 영역 위까지 연장되어 형성되는 반도체 장치.
  30. 제27항에 있어서,
    상기 제2 활성 영역군은, NAND 접속된 메모리 셀의 선택 게이트선 또는 제어 게이트선에 로우 디코더로부터 전압을 공급할 때의 스위치로서의 기능을 포함하는 로우계 코어부인 반도체 장치.
  31. 반도체 장치에 있어서,
    매트릭스 형상으로 배치되며, 서로 전기적으로 분리된 복수의 활성 영역과,
    각 활성 영역 내에 각각 형성된 MOS 트랜지스터
    를 포함하고,
    상기 MOS 트랜지스터의 게이트 전극은 동일 행 내에 공통 접속되어 있고,
    상기 MOS 트랜지스터의 각각은, 로우 디코더에 접속된 소스·드레인 영역의 한쪽과, 메모리 셀의 제어 게이트 및 선택 트랜지스터의 선택 게이트 중 어느 하나에 접속된 소스·드레인 영역의 다른쪽을 갖고, 상기 선택 게이트에 접속되는 MOS 트랜지스터는, 상기 매트릭스 단부의 동일 열 내에만 배치되고, 상기 인접하는 활성 영역의 열간 거리는, 제어 게이트에 접속되는 활성 영역만을 포함하는 열끼리의 거리보다도, 선택 게이트에 접속되는 활성 영역을 포함하는 열과의 거리가 더 긴 반도체 장치.
  32. 반도체 장치에 있어서,
    매트릭스 형상으로 배치되며, 서로 전기적으로 분리된 복수의 활성 영역과,
    각 활성 영역 내에 각각 형성된 MOS 트랜지스터-상기 MOS 트랜지스터의 각각은, 활성 영역마다 분리된 게이트 전극과, 로우 디코더에 접속된 소스·드레인 영역의 한쪽과, 메모리 셀의 제어 게이트 및 선택 트랜지스터의 선택 게이트 중 어느 하나에 접속된 소스·드레인 영역의 다른쪽을 가짐-와,
    상기 게이트 전극과는 다른 레벨로 형성되며, 다른 열에 존재하는 상기 게이트 전극을 전기적으로 접속하는 배선층
    을 포함하는 반도체 장치.
KR10-2002-0029682A 2001-05-28 2002-05-28 반도체 장치 및 그 제조 방법 KR100436673B1 (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP2001158066 2001-05-28
JPJP-P-2001-00158066 2001-05-28
JP2001201366 2001-07-02
JPJP-P-2001-00201366 2001-07-02
JPJP-P-2002-00143481 2002-05-17
JP2002143481A JP3947041B2 (ja) 2001-05-28 2002-05-17 半導体装置及びその製造方法
JP2002150853A JP4034594B2 (ja) 2001-07-02 2002-05-24 不揮発性半導体メモリ
JPJP-P-2002-00150853 2002-05-24

Publications (2)

Publication Number Publication Date
KR20020090918A true KR20020090918A (ko) 2002-12-05
KR100436673B1 KR100436673B1 (ko) 2004-07-02

Family

ID=27482302

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0029682A KR100436673B1 (ko) 2001-05-28 2002-05-28 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (2) US6853029B2 (ko)
KR (1) KR100436673B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101429706B1 (ko) * 2011-05-27 2014-08-12 도쿄엘렉트론가부시키가이샤 메모리 장치의 제조 방법
KR101503875B1 (ko) * 2008-03-17 2015-03-25 삼성전자주식회사 단채널 효과를 억제할 수 있는 반도체 장치 및 그 제조방법

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3431647B2 (ja) * 1992-10-30 2003-07-28 株式会社半導体エネルギー研究所 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法
JP2002176114A (ja) * 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
US6835987B2 (en) * 2001-01-31 2004-12-28 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures
JP3857640B2 (ja) * 2002-11-29 2006-12-13 株式会社東芝 半導体記憶装置
JP2004241558A (ja) * 2003-02-05 2004-08-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム
JP3884397B2 (ja) * 2003-04-25 2007-02-21 株式会社東芝 不揮発性半導体記憶装置
JP3854247B2 (ja) 2003-05-30 2006-12-06 株式会社東芝 不揮発性半導体記憶装置
JP2005026380A (ja) * 2003-06-30 2005-01-27 Toshiba Corp 不揮発性メモリを含む半導体装置及びその製造方法
JP2005079165A (ja) * 2003-08-28 2005-03-24 Toshiba Corp 不揮発性半導体記憶装置とその製造方法、電子カードおよび電子装置
JP2005123524A (ja) * 2003-10-20 2005-05-12 Toshiba Corp 半導体装置及びその製造方法
US7087950B2 (en) * 2004-04-30 2006-08-08 Infineon Technologies Ag Flash memory cell, flash memory device and manufacturing method thereof
US20060054964A1 (en) * 2004-09-15 2006-03-16 Mark Isler Semiconductor device and method for fabricating a region thereon
US7518179B2 (en) * 2004-10-08 2009-04-14 Freescale Semiconductor, Inc. Virtual ground memory array and method therefor
JP4398845B2 (ja) * 2004-10-14 2010-01-13 株式会社東芝 不揮発性半導体記憶装置
JP2006179065A (ja) * 2004-12-21 2006-07-06 Toshiba Corp 半導体記憶装置及びメモリカード
KR100685880B1 (ko) * 2004-12-30 2007-02-23 동부일렉트로닉스 주식회사 플래쉬 이이피롬 셀 및 그 제조방법
JP2006253461A (ja) * 2005-03-11 2006-09-21 Toshiba Corp 半導体集積回路装置およびその製造方法
KR100594326B1 (ko) * 2005-03-22 2006-06-30 삼성전자주식회사 2-비트 동작을 위한 비휘발성 메모리 소자 및 그 제조 방법
JP4653533B2 (ja) 2005-03-24 2011-03-16 株式会社東芝 半導体装置及びその製造方法
US7256098B2 (en) * 2005-04-11 2007-08-14 Infineon Technologies Ag Method of manufacturing a memory device
US7112490B1 (en) * 2005-07-25 2006-09-26 Freescale Semiconductor, Inc. Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench
US7619270B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
US7619275B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7582929B2 (en) * 2005-07-25 2009-09-01 Freescale Semiconductor, Inc Electronic device including discontinuous storage elements
US7642594B2 (en) * 2005-07-25 2010-01-05 Freescale Semiconductor, Inc Electronic device including gate lines, bit lines, or a combination thereof
JP2007102865A (ja) * 2005-09-30 2007-04-19 Toshiba Corp 半導体集積回路装置
KR100660543B1 (ko) * 2005-10-24 2006-12-22 삼성전자주식회사 낸드형 플래시 메모리 장치 및 그 제조 방법
JP4799196B2 (ja) 2006-01-31 2011-10-26 株式会社東芝 不揮発性半導体記憶装置
US7592224B2 (en) 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
JP4762041B2 (ja) * 2006-04-24 2011-08-31 株式会社東芝 不揮発性半導体メモリ
JP4364226B2 (ja) * 2006-09-21 2009-11-11 株式会社東芝 半導体集積回路
US7705387B2 (en) * 2006-09-28 2010-04-27 Sandisk Corporation Non-volatile memory with local boosting control implant
US7977186B2 (en) * 2006-09-28 2011-07-12 Sandisk Corporation Providing local boosting control implant for non-volatile memory
WO2008042591A2 (en) * 2006-09-28 2008-04-10 Sandisk Corporation Local channel-boosting control implant for nand memory
KR100876082B1 (ko) * 2006-12-07 2008-12-26 삼성전자주식회사 메모리 소자 및 그 형성 방법
US7651916B2 (en) * 2007-01-24 2010-01-26 Freescale Semiconductor, Inc Electronic device including trenches and discontinuous storage elements and processes of forming and using the same
US7572699B2 (en) * 2007-01-24 2009-08-11 Freescale Semiconductor, Inc Process of forming an electronic device including fins and discontinuous storage elements
US7838922B2 (en) * 2007-01-24 2010-11-23 Freescale Semiconductor, Inc. Electronic device including trenches and discontinuous storage elements
US7898851B2 (en) 2007-12-19 2011-03-01 Kabushiki Kaisha Toshiba Semiconductor memory device which includes memory cell having charge accumulation layer and control gate
KR101483050B1 (ko) 2008-07-22 2015-01-16 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
JP2010219099A (ja) * 2009-03-13 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8134853B2 (en) * 2009-12-18 2012-03-13 Spansion Llc High read speed electronic memory with serial array transistors
US8279674B2 (en) 2010-06-28 2012-10-02 Spansion Llc High read speed memory with gate isolation
US11482440B2 (en) * 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
JP5570953B2 (ja) * 2010-11-18 2014-08-13 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
JP2012204399A (ja) 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
KR101944935B1 (ko) * 2012-03-16 2019-02-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8987128B2 (en) * 2012-07-30 2015-03-24 Globalfoundries Inc. Cross-coupling based design using diffusion contact structures
CN203205073U (zh) * 2012-08-31 2013-09-18 株式会社东芝 非易失性半导体存储装置
CN104465523B (zh) * 2013-09-24 2017-08-25 中芯国际集成电路制造(北京)有限公司 闪存存储器的制造方法
CN104915707B (zh) 2014-03-10 2018-04-24 东芝存储器株式会社 半导体存储装置
US9627391B2 (en) * 2014-07-10 2017-04-18 Kabushiki Kaisha Toshiba Non-volatile memory device
US9564224B2 (en) 2015-02-06 2017-02-07 Kabushiki Kaisha Toshiba Semiconductor device
US9768182B2 (en) * 2015-10-20 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the same
JP6559590B2 (ja) * 2016-02-03 2019-08-14 東芝メモリ株式会社 半導体記憶装置
KR102587973B1 (ko) * 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
US10910379B2 (en) * 2019-03-15 2021-02-02 Micron Technology, Inc. Integrated assemblies comprising memory cells and shielding material between the memory cells, and methods of forming integrated assemblies
WO2022239194A1 (ja) * 2021-05-13 2022-11-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3037744A1 (de) * 1980-10-06 1982-05-19 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen einer monolithisch integrierten zwei-transistor-speicherzelle in mos-technik
JPS5974677A (ja) 1982-10-22 1984-04-27 Ricoh Co Ltd 半導体装置及びその製造方法
KR920022553A (ko) * 1991-05-15 1992-12-19 문정환 Ldd 소자의 구조 및 제조방법
KR960009995B1 (ko) * 1992-07-31 1996-07-25 삼성전자 주식회사 반도체 장치의 제조 방법 및 그 구조
US6406959B2 (en) * 1999-01-04 2002-06-18 Micron Technology, Inc. Method of forming FLASH memory, method of forming FLASH memory and SRAM circuitry, and etching methods
JP2002009173A (ja) 2000-06-26 2002-01-11 Toshiba Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101503875B1 (ko) * 2008-03-17 2015-03-25 삼성전자주식회사 단채널 효과를 억제할 수 있는 반도체 장치 및 그 제조방법
KR101429706B1 (ko) * 2011-05-27 2014-08-12 도쿄엘렉트론가부시키가이샤 메모리 장치의 제조 방법

Also Published As

Publication number Publication date
US20020175364A1 (en) 2002-11-28
KR100436673B1 (ko) 2004-07-02
US7045423B2 (en) 2006-05-16
US6853029B2 (en) 2005-02-08
US20050104120A1 (en) 2005-05-19

Similar Documents

Publication Publication Date Title
KR100436673B1 (ko) 반도체 장치 및 그 제조 방법
KR100628843B1 (ko) 불휘발성 반도체 기억 장치
KR100303956B1 (ko) 불휘발성반도체기억장치및그제조방법
KR101095726B1 (ko) 반도체장치 및 그 제조방법
KR100506445B1 (ko) 반도체 장치 및 그 제조 방법
KR100486801B1 (ko) 불휘발성 반도체 기억 장치, 그 제조 방법, 반도체 집적회로 및 시스템
US7790562B2 (en) Method for angular doping of source and drain regions for odd and even NAND blocks
KR100295150B1 (ko) 비휘발성메모리장치의동작방법과상기동작을구현할수있는장치및그제조방법
US6310374B1 (en) Nonvolatile semiconductor memory device having extracting electrode
US20070115725A1 (en) Low-Voltage, Multiple Thin-Gate Oxide and Low-Resistance Gate Electrode
JP2000269366A (ja) 不揮発性半導体メモリ
US8349720B2 (en) Nonvolatile semiconductor memory and manufacturing method thereof
US7636256B2 (en) Semiconductor memory device
JPH1154732A (ja) 不揮発性半導体記憶装置
JP2007299959A (ja) 半導体装置の製造方法
EP1289023A2 (en) Nonvolatile semiconductor memory device, fabricating method thereof and operation method thereof
KR100638767B1 (ko) 불휘발성 반도체 기억 장치
US6917071B2 (en) Semiconductor device, nonvolatile semiconductor storage apparatus using the device, and manufacture method of the device
JP3947041B2 (ja) 半導体装置及びその製造方法
US6392927B2 (en) Cell array, operating method of the same and manufacturing method of the same
TW564548B (en) Semiconductor device and the manufacturing method thereof
KR20240028927A (ko) And형의 플래쉬 메모리, 프로그램 방법 및 소거 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120521

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee