KR20010095039A - 피성막면의 개질 방법 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

피성막 기판(102)의 피성막면(12a)에 절연막(15)을 성막하기 전의 피성막면(12a)에 암모니아, 히드라진, 아민, 아미노 화합물 또는 이들의 유도체를 포함하는 가스 또는 수용액을 접촉시키는 공정과, 이어서, 과산화수소, 오존, 산소, 질산, 황산 또는 이들의 유도체를 포함하는 가스 또는 수용액을 피성막면(12a)에 접촉시키는 공정을 갖는다.

Description

피성막면의 개질 방법 및 반도체 장치의 제조 방법{FILM-FORMING SURFACE REFORMING METHOD AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 피성막면의 개질 방법 및 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는, 특히 산소(O2) 중에 오존(O3)을 포함하는 오존 함유 가스와 테트라에틸오쏘실리케이트(TetraEthylOrthoSilicate:TEOS)를 포함한 반응 가스(이하, O3/TEOS 반응 가스라고 기재한다)를 사용한 열적(熱的) 화학 기상 성장법(열CVD법)에 의해 성막하기 전에 피성막면에 대한 성막에서의 하지 의존성(이하, 표면 의존성이라고 칭하는 경우도 있다)을 개선하는 피성막면의 개질 방법 및 이 개질 방법을 이용한 반도체 장치의 제조 방법에 관한 것이다. 하지 의존성은, 피성막면에 성장시키는 CVD막의 성막이 피성막면의 화학적인 성질에 따라 성장 레이트 등에 관하여 영향을 받는 것을 의미한다.
최근, 반도체 장치의 초고밀도화 및 다층 배선화에 따라, 표면의 평탄성, 오목부 매립성 및 단차(段差) 피복성(스텝 커버리지성)이 우수하며, 수분 또는 불순물의 투과를 억제하는 절연막의 성막 기술의 개발이 요망되고 있다. 이들 요구를 충족시키는 절연막의 성막 기술로서, O3/TEOS 반응 가스를 사용한 CVD법에 의해 성막하는 방법이 있다. 이 경우, O3농도가 높을수록 우수한 막질(膜質)을 얻을 수 있다.
한편, 그 성막 상태는 피성막면의 상태에 강하게 의존하고, 이러한 하지 의존성의 영향은 O3농도가 낮은(Low O3) 조건 하에서는 나타나지 않으나, O3농도가 높은(High O3) 성막 조건 하에서 현저하게 나타난다.
한편, 이하, O3농도가 높은 O3/TEOS 반응 가스를 High O3/TEOS 반응 가스라고 칭하고, 이 반응 가스를 사용한 CVD법에 의해 성막된 이산화실리콘막을 High O3/TEOS SiO2막이라고 칭한다. O3농도가 낮은 O3/TEOS 반응 가스를 Low O3/TEOS 반응 가스라고 칭하고, 이 반응 가스를 사용한 CVD법에 의해 성막된 이산화실리콘막을 Low O3/TEOS SiO2막이라고 칭한다. 또한, 모든 O3농도를 포함하는 O3/TEOS 반응 가스를 사용한 CVD법에 의해 성막된 이산화실리콘막을 단순히 O3/TEOS SiO2막이라고 칭한다.
도 16은 하지 의존성의 영향에 의해 이상(異常) 성장한 상태를 나타내는 단면도이다.
종래, 이러한 하지 의존성을 소거하기 위해, 도 17a 내지 도 17d에 나타낸바와 같은 방법이 채용되었다. 즉,
(ⅰ) 피성막면에 플라즈마 조사하는 방법(도 17a),
(ⅱ) 피성막면을 플라즈마 CVD SiO2막으로 덮는 방법(도 17b),
(ⅲ) High O3/TEOS CVD SiO2막의 성막 전에 하지층으로서 Low O3/TEOS CVD SiO2막을 형성하는 방법(도 17c),
(ⅳ) 얇은 막 두께의 Low O3/TEOS CVD SiO2막을 형성하고, 그 표면을 플라즈마 조사한 후, High O3/TEOS CVD SiO2막을 형성하는 방법(도 17d)
등이 있다. 또한, 상기 (ⅲ)과 (ⅳ)는 Low O3/TEOS CVD SiO2막과 High O3/TEOS CVD SiO2막의 2중층을 사용하게 된다.
그러나, 종래예의 피성막면의 개질 방법에서는, 각각 다음과 같은 문제가 있었다. 즉,
(ⅰ) 플라즈마 조사에 의한 개질 방법에서는, 하지 의존성의 억제 효과가 나타나는 조건에 차이가 있었다. 따라서, 플라즈마에 의한 개질 조건은 모든 피성막 기판 표면에 대해서 공통화 및 표준화할 수 있는 것이 아니기 때문에, 그때마다 최적화가 필요했다. 또한, 플라즈마 조사를 위해, 플라즈마 CVD 장치가 별도로 필요하다.
(ⅱ) 피성막면을 플라즈마 CVD SiO2막 피복에 의해서 개질시키는 방법에서는, 플라즈마 CVD에 의한 성막 조건에 따라서는 High O3/TEOS CVD SiO2막과의 적합성이 우수한 막이 얻어지기 때문에, 그 막을 하지막으로 하여 피성막 기판 표면을 덮으면 우수한 막질의 High O3/TEOS CVD SiO2막이 얻어진다. 그러나, 플라즈마 CVD SiO2막은 본질적으로 단차 피복성이 나빠, 미세(微細) 패턴화에는 적합하지 않다. 또한, 플라즈마 CVD 장치가 별도로 필요하다.
(ⅲ) Low O3/TEOS CVD SiO2막 피복에 의한 개질 방법에서는, Low O3/TEOS CVD SiO2막은 High O3/TEOS CVD SiO2막과 잘 맞아, 표면 의존성을 소거할 수 있다. 그러나, Low O3/TEOS CVD SiO2막은 등방적인 성막 특성을 갖기 위해, 이 경우의 하지막으로서는 적어도 100㎚의 막 두께가 필요하다. 따라서, 미세 패턴에는 부적합하다.
한편, Low O3/TEOS CVD SiO2막 대신에, 저압(低壓) 하에서의 O3/TEOS CVD SiO2막을 하지로서 사용하여, 표면 의존성을 소거하는 방법도 시도되고 있다. 그러나, 이것은 본질적으로는 Low O3/TEOS CVD SiO2막과 동등하며, 동일한 이유에 의해 미세 패턴에는 적합하지 않다.
(ⅳ) Low O3/TEOS CVD SiO2막 피복과 그 후의 플라즈마 조사에 의한 개질 방법에서는, 공정이 복잡해진다.
이와 같이, 종래의 피성막면의 개질 방법에서는, 대체로 좁으면서 깊은 오목부를 매립하는 것에 그다지 적합하지 않다. 따라서, 고밀도화가 요구되는 오늘날,CVD법에 의한 성막을 이용하여 막질이 우수한 층간 절연막 또는 보호 절연막을 얻는 동시에, 특히 좁고 깊은 오목부를 매립하는 방법이 요망되고 있다.
본 발명은 상기의 종래예의 문제점을 감안하여 창작된 것으로, 플라즈마 조사 또는 고온 가열, 진공 중의 처리 등의 부가적인 에너지를 사용하지 않고, 매우 간단한 수법에 의해 피성막면으로의 성막에 대한 하지 의존성을 거의 완전하게 소거할 수 있는 피성막면의 개질 방법 및 이 개질 방법을 이용한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 피성막면의 개질 방법에 있어서는, 피성막면에 암모니아, 히드라진, 아민, 아미노 화합물 또는 이들의 유도체를 포함하는 가스 또는 수용액을 접촉시키고, 이어서, 피성막면에 과산화수소, 오존, 산소, 질산, 황산 또는 이들의 유도체를 포함하는 가스 또는 수용액을 접촉시키고 있다.
즉, 암모니아, 히드라진, 아민, 아미노 화합물 또는 이들의 유도체를 포함하는 가스 또는 수용액은 피성막면에 노출되어 있는 실리콘 산화막 또는 실리콘 질화막에 대하여 에칭 작용을 갖고 있다. 이와 같이 하여 에칭된 실리콘 산화막 또는 실리콘 질화막의 표면은 화학적으로 활성인 상태로 되고, 이어서, 이 활성인 피성막면에 과산화수소, 오존, 산소, 질산, 황산 또는 이들의 유도체를 포함하는 가스 또는 수용액을 접촉시킴으로써, 피성막면은 용이하게 산화되어, 피성막면에 얇은 산화막을 형성할 수 있다.
조사에 의하면, 상기와 같이, 피성막면으로서의 실리콘 질화막 등의 표면을에칭한 후에 산화 처리에 의해 다시 매우 얇은 산화막이 형성되면, 그 피성막면 상에 High O3/TEOS CVD SiO2막을 형성했을 경우, 피성막면과 매우 잘 맞아, 하지 의존성을 나타내지 않음이 확인되었다. 그러나, 실리콘 질화막은 매우 안정된 화합물로서, 실온(室溫) 부근에서는 용이하게 산화되지 않아, 산소를 사용한 열산화법에서는 100℃ 부근의 고온 하에서의 열처리를 필요로 한다. 이러한 고온 처리는, 피성막 기판을 구성하는 반도체 장치의 구조를 파괴하게 되기 때문에 이용하는 것은 불가능하다.
본 발명에 의하면, 피성막면에 대하여 에칭하여 먼저 화학적으로 활성화한 후에, 이어서 피성막면을 산화하고 있다. 따라서, 실온 부근이라는 저온에서 피성막면의 산화가 가능하고, 이것에 의해 용이하게 하지 의존성을 소거할 수 있다.
특히, 암모니아 또는 히드라진 화합물을 포함하는 수용액은 표면장력이 작으며, 가스를 사용할 경우에는 특히 좁으면서 깊은 오목부 내에도 개질재(改質材)가 보급되어, 그러한 미세한 오목부 내의 하지 의존성을 소거하는 것이 가능하다.
따라서, 상기와 같이 하여 하지 의존성을 소거한 피성막면에 열CVD법 등에 의해 성막했을 경우, 표면 거침 또는 보이드(void) 등이 없는 막질이 우수한 층간 절연막 또는 보호 절연막을 성막 속도의 저하를 초래하지 않고 형성할 수 있는 동시에, 좁으면서 깊은 오목부를 완전하게 매립할 수 있다.
또한, 조사의 결과, 다음의 것이 명확해졌다.
① 피성막면이 실리콘 질화막의 표면인 경우에는, 상기 표면을 과산화수소수에 노출시키는 것만으로도 절연막의 하지 의존성이 소거된다.
② 피성막면이 실리콘 산화막인 경우, 상기 표면을 NO2 -및 NO3 -중의 어느 하나를 포함하는 수용액에 노출시키는 것만으로도 절연막의 하지 의존성이 소거된다.
특히, ②의 경우, 상기 NO2 -및 NO3 -는 암모니아(NH3)와 과산화수소(H2O2)와 순수(H2O)를 포함하는 혼합 용액 내에서 자연스럽게 생성할 수 있다. 이 경우, 하지 의존성을 소거하는데 효과적인 NO2 -및 NO3 -농도는, 암모니아(NH3), 과산화수소(H2O2), 및 순수(H2O)를 혼합시켜 상기 혼합 용액을 준비한 후, 상기 혼합 용액을 소정 온도에서 소정 시간 보온함으로써 조정할 수 있다.
또는, 이것 대신에 질산(HNO3)이 첨가된 수용액을 사용하여도, 상기 NO2 -및 NO3 -을 생성할 수 있다. 이 경우, 첨가하는 질산(HNO3)의 농도를 조정함으로써, 하지 의존성을 소거하는데 효과적인 NO2 -및 NO3 -의 농도를 원하는 대로 조절할 수 있다.
도 1은 본 발명의 실시형태의 하지(下地) 표면 개질(改質) 방법을 나타내는 플로차트.
도 2a 내지 도 2d는 본 발명의 실시형태의 하지 표면 개질 방법을 나타내는 단면도.
도 3a 내지 도 3c는 본 발명의 실시형태의 일련의 개질 처리 공정에서의 SiO2막으로 이루어진 하지층 표면의 상태를 나타내는 도면.
도 4a 내지 도 4c는 본 발명의 실시형태의 일련의 개질 처리 공정에서의 SiN막으로 이루어진 하지층 표면의 상태를 나타내는 도면.
도 5는 본 발명의 실시형태의 하지 표면 개질 방법에 있어서, 개질 처리의 유무에 의한 피성막면에 대한 CVD막의 성장 속도의 비교 조사 결과를 나타내는 그래프.
도 6은 본 발명의 실시형태의 하지 표면 개질 방법에 있어서, 하지층의 종류에 의한 피성막면에 대한 CVD막의 성장 속도의 비교 조사 결과를 나타내는 그래프.
도 7a 내지 도 7c는 본 발명의 제 2 실시형태에 있어서, 하지 표면이 실리콘질화막인 경우의 하지 표면 개질 방법을 나타내는 단면도.
도 8은 본 발명의 제 2 실시의 형태에 있어서, 하지 표면이 실리콘 질화막인 경우, H2O2농도와 성장 속도비와의 관계에 대해서 나타내는 그래프.
도 9a 내지 도 9c는 본 발명의 제 2 실시형태에 있어서, 하지 표면이 실리콘 산화막인 경우의 하지 표면 개질 방법을 나타내는 단면도.
도 10은 본 발명의 제 2 실시형태에 있어서, 하지 표면이 실리콘 산화막인 경우, 표면 개질액으로서, 암모니아수(30wt%)와 과산화수소수(30wt%)와 순수(純水)와의 용적비가 1:1:5인 것과 1:10:50인 것을 사용한 경우에서의 보온 시간과 성장 속도비와의 관계를 나타내는 그래프.
도 11은 본 발명의 제 2 실시형태에 있어서, 표면 개질액의 80℃에서의 보온 시간과 액체 중의 질산계 이온의 농도와의 관계를 나타내는 그래프.
도 12는 본 발명의 제 2 실시형태에 있어서, 하지 표면이 실리콘 산화막인 경우, 표면 개질액 중에 의도적으로 질산을 첨가한 경우에서의 상기 질산의 농도와 성장 속도비와의 관계를 나타내는 그래프.
도 13a는 본 발명의 제 2 실시형태에 있어서, 하지층이 실리콘 질화막인 경우의 표면 개질 처리를 나타내는 플로차트이고, 도 13b는 하지층이 실리콘 산화막인 경우의 표면 개질 처리를 나타내는 플로차트이다.
도 14는 본 발명의 제 1 실시예의 하지 표면 개질 방법을 나타내는 단면도.
도 15a는 본 발명의 제 2 실시예의 하지 표면 개질 방법을 나타내는 단면도이고, 도 15b는 하지 표면을 개질 처리하지 않고 성막했을 때의 비교예를 나타내는 단면도이다.
도 16은 종래예에 따른 피성막면에 대한 CVD막의 성막 후의 상태를 나타내는 단면도.
도 17a 내지 도 17d는 종래예에 따른 피성막면의 개질 처리 방법에 대해서 나타내는 단면도.
이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 설명한다.
(본 발명에 도달한 경과 및 본 발명의 원리)
본 발명에 도달한 경과 및 본 발명의 원리에 대해서 설명한다.
피성막면으로서 실리콘 산화막(SiO2막 등) 또는 실리콘 질화막(화학식 Si3N4등으로 표시되나, 이하 SiN막이라고 약칭하는 경우도 있다) 등의 표면에 성막했을 경우, 성막 상태는 피성막 기판의 피성막면의 상태에 강하게 의존하고, 그 성막은 이상(異常) 성장을 나타낸다. 예를 들면, 실리콘 산화막 또는 실리콘 질화막 등의 노출된 피성막면에 다양한 제법(製法)으로 성막되는 것 중, 열산화막, O3/TEOS 반응 가스와의 적합성이 얻어지지 않은 플라즈마 CVD막, 또는 감압 열CVD법에 의해 성막된 하지 절연막의 표면에 성막할 경우에, 하지 절연막 표면의 화학적인 성질에 의한 영향을 강하게 받아, 형성막의 다공화 또는 표면 거침이 생기거나, 성막 속도의 저하가 발생한다.
이들 실리콘 산화막 또는 실리콘 질화막의 표면은, 공기 중, 즉, 습도가 존재하는 청정실(clean-room) 내에서는, 방치에 의해 H2O의 흡착 또는 OH기에 의한 수화(水和) 상태가 존재하고, 그 표면은 화학적으로 불활성인 상태로 되며, 친수성(親水性)을 나타낸다. 이것이, High O3/TEOS NSG막(NSG막은 인 또는 붕소 등의 불순물을 포함하지 않는 실리콘 산화막을 의미한다)의 형성에 있어서, 유성(油性)을 나타내는 O3/TEOS 반응 가스의 중간적인 반응 생성물의 평탄하면서 균일한 표면에 대한 흡착 및 그것에 의한 균일한 성막 또는 매립성, 또는 균일한 유동성을 저해하는 요인으로 되고 있다.
따라서, 성막 시에 피성막면에 중간 생성물의 흡착 사이트를 증가시켜, 균일한 흡착을 촉진시키면, 이상(異常) 성막 현상을 억제할 수 있다고 생각된다.
종래의 피성막면의 개질 처리 중, 플라즈마 조사에 있어서는, 표면의 수분 등이 플라즈마 조사와 열에 의해 제거되는 동시에, 피성막면을 형성하는 절연막 중에 결함이 도입되며, 피성막면에 미소한 표면 요철(凹凸)이 형성된다. 이 절연막 중의 결함 및 미소한 표면 요철이 O3/TEOS 반응 가스의 중간적 생성물의 표면 흡착 사이트로서 작용한다고 생각된다.
하지층으로서 Low O3/TEOS CVD SiO2막을 사용하는 개질 방법의 경우도, Low O3/TEOS CVD SiO2막은 High O3/TEOS CVD SiO2막과 비교하여 막질이 뒤떨어지고, 막중에 많은 결함을 포함하며, 이들 결함이 중간 생성물의 흡착 사이트로 되어, 중간 생성물의 균일한 흡착을 촉진시키고 있다고 생각된다.
피성막면을 형성하는 열산화막, 또는 열CVD법에 의한 실리콘 산화막 또는 실리콘 질화막은 막질이 매우 우수하고 열적으로 안정되어 있으며, 막중에 많은 결함을 포함하지 않는다. 이들의 표면에 화학적으로 실리콘 산화막을 형성하고자 하여도, 실리콘 산화막 및 실리콘 질화막은 화학적으로 안정되어 있기 때문에, 그의 직접적인 산화에는 1000℃ 정도의 고온을 필요로 한다.
그런데, 무기 및 유기의 알칼리 수용액이 이들 실리콘 산화막 및 실리콘 질화막의 표면을 용해시켜 에칭 작용을 하는 것은 잘 알려져 있다. 이들 에칭재에 의해 에칭된 피성막면은 화학적으로 활성이며, 미소한 요철 또는 에칭 구멍을 발생시키고 있다. 이들 다량의 에칭 구멍이 형성되어 있는 상태를 다공성(porous) 상태라고 부른다. 이러한 표면은 에칭 구멍에 의해 표면적이 증대하며, 화학적으로 활성이기 때문에, 산화제에 의해 용이하게 산화되어, 표면에 매우 얇은 산화층을 형성할 수 있다고 생각된다.
이와 같이 화학적으로 형성된 실리콘 산화막은 막중에 많은 결함을 포함하며, 그의 표면은 다공성으로 된다고 생각된다. 이들 막중의 결함 및 미소한 표면의 요철이 O3/TEOS 반응 가스의 중간적 생성물의 표면 흡착 사이트로서 작용하여, 중간 생성물의 균일한 표면 흡착을 촉진시켜, High O3/TEOS CVD SiO2막의 성막을 촉진시키고, 하지 의존성을 완전하게 소거시켜, 실리콘 기판 표면에 성막한 경우와 완전히 동일한 성장 속도 및 막질을 유지하여 막 형성을 행할 수 있었다.
본 발명에 사용할 수 있는 개질재로서 사용하는 에칭재와 산화제를 이하에 열거하고, 간단하게 설명한다.
(에칭재)
본 발명에서는, 에칭재로서 무기 또는 유기의 알칼리를 사용한다. 암모니아(NH3) 또는 히드라진((NH2)2), 또는 아미노기(-NH2)를 베이스로 하는 화합물을 사용하다. 에칭재로서 무기 또는 유기의 알칼리를 사용하는 이유는, 실리콘 산화막 또는 실리콘 질화막의 종류에 관계없이 에칭 레이트를 거의 동일하게 할 수 있으며, 표면 의존성을 완전하게 해소할 수 있기 때문이다. 이것에 대하여, 불소계의 에칭재를 사용했을 경우, 실리콘 질화막의 에칭 레이트와 비교하여 실리콘 산화막의 에칭 레이트가 극단적으로 빠르고, 특히, 실리콘 산화막으로 이루어진 피성막면의 표면 의존성을 해소하는 것이 곤란하기 때문이다.
(a) 암모니아(NH3)
상온(常溫)에서 기체이다. 그의 수용액은 암모니아수(NH3·H2O)로 된다. 또한, 이하의 설명에서는, 편의상 암모니아수를 수산화 암모늄(NH4OH)이라고 칭하는 경우도 있다. 또한, 수산화 암모늄의 유도체로서, 화학식 NHnR4-nOH(n=1∼4, R:알킬기)로 표시되는 화합물을 사용할 수 있다. 예를 들면, 상기 화학식에 있어서, n=2로 하고, R을 CH3로 했을 경우, 수산화 디메틸 암모늄(N(CH3)2H2OH)이다.
(b) 히드라진((NH2)2)
상온에서 액체이다. 수용액은 히드라진-수화물(N2H4H2O, N2H5OH)로 되고, 알칼리로 된다. 히드라진의 유도체로서 (NR2)2(R은 CH3, C2H5, C3H7등의 알킬기 또는 아릴기(벤젠핵을 포함한다) 등)를 사용할 수 있다. 또한, R이 CH3일 경우, 디메틸 히드라진 N2(CH3)4이다.
(c) 아민
암모니아의 수소 원자가 알킬기, 아릴기(벤젠핵을 포함한다) 등 유기기(R)로 치환된 화합물이고, 유기 알칼리에 속한다.
아민으로서 NRnH3-n(n=1, 2, 3) 등을 사용할 수 있다.
(d) 아미노 화합물
아미노기(-NH2)를 갖는 유기 화합물이다.
아미노 화합물로서 아미노 벤젠(아닐린)(C6H5NH2), 아미노페놀(C6H4NH2OH) 등을 사용할 수 있다.
이들 에칭재 (a) 내지 (d)에서의 공통점은 알칼리로서의 특징을 갖고 있는 것과, 수용액 또는 용액으로서 사용할 수 있는 것이고, 실리콘 산화물 또는 실리콘 질화물의 피성막면에 있어서 흡착하며, 우수한 습윤성(wettability)을 나타내는 것이다. 따라서, 본 발명의 에칭재는 상기 (a) 내지 (d)의 구체적인 예에 한정되지 않고, 이러한 성질을 갖는 것이라면, 본 발명의 에칭재로서 사용할 수 있다.
(산화제)
본 발명에서는, 산화제로서 과산화수소, 오존, 산소, 질산, 황산 또는 이들의 유도체를 포함하는 가스 또는 수용액을 사용한다.
(a) 과산화수소
상온에서 액체이다. 해리(解離)하여 물(H2O)과 발생기(發生期)의 산소(O)를 발생시킨다. 강한 산화제로서 알려져 있다.
(b) 오존
상온에서 기체이다. 해리하여 산소 분자(O2)와 발생기의 산소 원자(O)를 발생시킨다. 또한, 물에 용해되어 오존수로 되고, 산화제로서 사용할 수 있다.
(c) 질산(HNO3) 및 황산(H2SO4)
모두 상온에서 액체이고, 농도가 높은 것은 산화성을 나타낸다. 또한, 아질산(HNO2) 및 아황산(H2SO3)도 산화제로서 사용할 수 있다.
이들 산화제 (a) 내지 (c)에서의 공통점은, 기상(氣相) 또는 용액 중에서 산화제로서의 특징을 갖고 있는 것과, 가스, 수용액 또는 용액으로서 사용할 수 있는 것과, 실리콘 산화물 또는 실리콘 질화물의 피성막면에 있어서 흡착하고, 우수한 습윤성을 나타내며, 생성된 실리콘 산화물을 용해시키지 않는 것이다. 따라서, 본 발명의 산화제는 상기 (a) 내지 (c)의 구체적인 예에 한정되지 않고, 이러한 성질을 갖는 것이라면, 본 발명의 산화제로서 사용할 수 있다.
또한, 이하의 설명에서는, 상기한 에칭재 또는 산화제를 표면 개질액이라고 하는 경우도 있다.
(제 1 실시형태)
다음으로, 본 발명의 제 1 실시형태의 피성막면의 개질 방법 및 이 개질 방법을 이용한 반도체 장치의 제조 방법에 대해서 설명한다.
도 1은 본 발명의 실시형태의 피성막면의 개질 방법 및 이 개질 방법을 이용한 반도체 장치의 제조 방법을 나타내는 플로차트이고, 도 2a 내지 도 2d는 본 발명의 실시형태의 피성막면의 개질 방법 및 반도체 장치의 제조 방법을 나타내는 단면도이다.
먼저, 실리콘으로 이루어진 반도체 기판(11) 상에 하지층(12)을 형성한다.하지층(12)으로서 실리콘 산화막을 형성할 경우는, 반도체 기판(11)을 산화로(酸化爐) 내에 넣고, 산소 분위기 중에서 약 1100℃로 가열한다. 이것에 의해, 도 2a에 나타낸 바와 같이, 반도체 기판(11) 표면이 산화되어, SiO2막으로 이루어진 열산화막(하지층)(12)이 형성된다.
또한, 하지층(12)으로서 실리콘 질화막을 형성할 경우는, 실리콘으로 이루어진 반도체 기판을 감압 CVD 장치 내에 넣고, 디크롤실란(SiH2Cl2)과 암모니아(NH3)로 이루어진 반응 가스를 사용하여, 약 750℃에서 감압 CVD법을 사용하여 실리콘 질화막(하지층)(12)을 형성한다.
이들 실리콘 산화막 또는 실리콘 질화막이 성막을 위한 하지층(12)으로 되고, 하지층(12)의 표면이 피성막면(12a)으로 된다. 이들이 피성막 기판(102)을 구성한다. 또한, 열산화막 또는 실리콘 질화막(12) 상에 배선이 형성되는 경우가 있으나, 이 경우에 배선을 포함하는 전체가 피성막 기판(102)을 구성한다.
또한, 이 하지층(12)에 대한 성막 공정은 플라즈마 CVD법 및 저압 CVD법 등을 이용할 수도 있다.
형성된 직후의 하지층(12)의 표면에서는, 도 3a 또는 도 4a에 나타낸 바와 같이, 실리콘 산화막 및 실리콘 질화막의 양자 모두 공기(습기를 포함한다)와 접촉하여 수화(水和)되고, 화학적으로 불활성인 상태에 있다.
다음으로, 도 2b에 나타낸 바와 같이, 피성막 기판(102)을 암모니아수로 이루어진 에칭재, 또는 NH3+ H2O2의 혼합 용액으로 이루어진 에칭재에 침지(浸漬)한다. 이 때, 하지층(12)의 표면은 암모니아에 의해 에칭되고, 표층에 다공질 층인 다공층(13)이 형성된다. 다공층(13) 중에서는 실리콘의 댕글링 본드(dangling bond)가 다수 형성되어 있다. 이러한 하지층(12)의 표면 상태를 도 3b 또는 도 4b에 나타낸다.
또한, 피성막 기판(102)을 수세(水洗)한 후, 도 2c에 나타낸 바와 같이, 과산화수소수(산화제)에 침지한다. 이것에 의해, 하지층의 표층에 존재하는 다공층(13) 중의 실리콘의 댕글링 본드와 산소가 관계되고, 즉, 다공층(13)이 산화되어, 하지층(12)의 표면은 실리콘 산화물로 이루어진 매우 얇은 층(14)으로 피복된다. 이 때의 하지층(12)의 표면 상태를 도 3c 또는 도 4c에 나타낸다.
다음으로, 피성막 기판(102)을 수세한 후, 피성막면(12a)을 가열 또는 스핀 건조 등에 의해 건조시키거나, 또는 이소프로필 알코올 증기 중에서 잔류(殘留) 수분을 제거하면, 표면 개질 처리가 종료된다.
상기 개질 처리에 이어서, 피성막 기판(102)을 성막 장치의 반응 챔버에 넣고, 성막 가스로서 High O3/TEOS 성막 가스를 반응 챔버 내에 내보낸다.
그리고, 피성막 기판(102)을 400℃ 내지 500℃의 온도 범위에서 가열하고, O3과 TEOS를 열적으로 반응시킨다. 소정 시간 그 상태를 유지하면, 도 2d에 나타낸 바와 같이, 하지층(12) 상에 High O3/TEOS CVD SiO2막(15)이 형성된다.
도 5는 암모니아 수용액에 의한 표면 처리와 산화제에 의한 표면 처리를 각각 별도로 행하는 2스텝 처리를 행한 시료(試料)에 대해서, 에칭재의 암모니아 수용액의 농도에 대한 High O3/TEOS CVD SiO2막의 성장 속도를 나타내는 그래프이다. 하지층으로서 피성막면에 실리콘 질화막(SiN막)이 노출되어 있는 것을 사용했다.
종축(縱軸)은 선형 눈금으로 표시한 성장 속도비(%)를 나타내고, 횡축(橫軸)은 대수(對數) 눈금으로 표시한 NH3농도(wt%)를 나타낸다. 또한, 성장 속도비는, 표면 의존성이 없는 실리콘 단결정 기판 상에서의 성장 속도 60㎚/min를 기준으로 하고 있다. 비교를 위해, NH3만의 표면 처리를 행하고, 산화제에 의한 표면 처리를 행하지 않으며, High O3/TEOS CVD SiO2막을 성막한 경우의 성장 속도비에 대해서도 조사했다. ▲마크는 그러한 표면 처리를 행한 시료의 성장 속도비를 나타낸다. □마크는 NH3만의 표면 처리를 행하고, 산화제에 의한 표면 처리를 행하지 않은 시료로서, 그 대신에 성막 전에 O2중에 8㏖%의 O3을 포함하는 분위기 중에서 온도 약 450℃로 가열하고, 150초간의 표면 산화를 행한 시료에 대한 성장 속도비를 나타낸다.
도 5에 나타낸 바와 같이, 암모니아 농도 0.05wt% 내지 1.0wt%의 넓은 범위에서, High O3/TEOS CVD SiO2막의 성막 속도비는 100%에 가까운 값을 나타내고 있다. 한편, ▲마크의 시료에서는 약 60%이고, □마크의 시료에서는 약 87%로 상당히 개선되어 있다.
이것은, 표면 처리 중에서의 암모니아수에 의한 에칭 처리뿐만 아니라, 이어서 과산화수소수 또는 오존 분위기 중에서의 산화 처리를 행하는 것이 High O3/TEOSCVD SiO2막의 성막에 대한 표면 의존성의 소거에 효과적임을 알 수 있었다. 도 5에 나타낸 바와 같이, 본 발명의 표면 처리를 적용시킨 시료 중, 암모니아의 농도 0.1wt% 이하의 암모니아 수용액으로 표면 처리를 행한 것이 특히 바람직하다. 이것에 의해, 보이드가 없고 표면이 매끄러운 High O3/TEOS CVD SiO2막을 형성할 수 있었다.
다음으로, 2스텝의 표면 개질 처리 중, 1스텝째의 표면 개질 처리의 개질제로서 암모니아수만을 사용하는 대신에 암모니아수와 과산화수소수와의 혼합액을 사용하여 표면 개질 처리를 행한 경우에 대해서도 조사했다.
표면 개질제로서 과산화수소수의 농도를 4wt%로 일정하게 하고, 암모니아수 중의 암모니아 농도를 0.1 내지 1.6wt%의 사이에서 변화시킨 것을 사용했다.
도 6은 그 결과를 나타내는 그래프이다. 도 6의 종축은 선형 눈금으로 표시한 성장 속도비(%)를 나타내고, 횡축은 대수 눈금으로 표시한 NH3농도(wt%)를 나타낸다. 또한, 성장 속도비는, 표면 의존성이 없는 실리콘 단결정 기판 상에서의 성장 속도 60㎚/min를 기준으로 하고 있다.
비교를 위해, 실리콘 산화막(SiO2막) 상에서 High O3/TEOS CVD SiO2막을 성막한 경우의 성장 속도비(○마크)와 실리콘 질화막(SiN막) 상에서 동일하게 성막한 경우의 성장 속도비(▲마크)에 대해서 조사했다.
도 6에 나타낸 바와 같이, ○마크 및 ▲마크의 시료는 모두 암모니아 농도0.05wt% 내지 1.0wt%를 초과하는 넓은 범위에서, High O3/TEOS CVD SiO2막의 성장 속도비는 100%에 가까운 값을 나타내고 있다. 이것에 의해, 보이드가 없고 표면이 매끄러운 High O3/TEOS CVD SiO2막을 형성할 수 있었다.
또한, NH3만의 표면 처리 및 산화제에 의한 표면 처리를 모두 행하지 않고, High O3/TEOS CVD SiO2막을 성막한 경우의 성장 속도비에 대해서도 조사했으나, 열산화막 상에서 약 40%이고, 실리콘 질화막 상에서 약 60%였다.
이상과 같이, 본 발명의 제 1 실시형태에서는, 하지층(12)의 실리콘 산화막 또는 실리콘 질화막이 노출되는 피성막면을 개질시킨 후에, O3/TEOS 반응 가스를 사용한 성막을 행하고 있기 때문에, 형성된 High O3/TEOS CVD SiO2막(13)의 유동성, 평탄성, 매립성, 단차 피복성(스텝 커버리지성)을 향상시킬 수 있다.
특히, 피성막면을 실리콘 산화물로 이루어진 화학적으로 안정된 층(14)에 의해 피복하고 있기 때문에, 개질 효과를 유지하는 것이 가능해진다. 즉, 피성막면(12a)의 개질을 행한 후에, 피성막 기판(102)을 10일 이상 공기 중에 방치하고, 그 후에, High O3/TEOS CVD SiO2막(13)을 형성하여도, 형성된 High O3/TEOS CVD SiO2막(13)의 유동성, 평탄화성, 매립성, 단차 피복성을 유지할 수 있었다.
(제 2 실시형태)
다음으로, 본 발명의 제 2 실시형태에 따른 피성막면의 개질 방법 및 이 개질 방법을 이용한 반도체 장치의 제조 방법에 대해서 설명한다.
상기 제 1 실시형태에서는, (알칼리에 의한 에칭) + (산화제에 의한 산화)와 같은 2스텝의 표면 개질 처리가 실행되었다(도 1 참조). 그리고, 이 2스텝의 표면 개질 처리는, 하지층이 실리콘 산화막인 경우 및 하지층이 실리콘 질화막인 경우의 양쪽의 경우에 효과적이었다.
그러나, 하지층이 실리콘 산화막 또는 실리콘 질화막 중의 어느 하나로 이루어진 경우는, 후술하는 1스텝 처리도 효과적이다. 이하, 이 1스텝 처리에 대해서 설명한다. 또한, 이하의 설명에서는, 제 1 실시형태에서 정의한 문언에 대해서는 다시 정의하지 않는다.
(하지층이 실리콘 질화막인 경우)
이 경우에 대해서 도 7a 내지 도 7c를 참조하면서 설명한다.
먼저, 최초로 도 7a에 나타낸 바와 같이, 피퇴적 기판(102)을 준비한다. 이 피퇴적 기판(102)은 실리콘으로 이루어진 반도체 기판(11) 상에 실리콘 질화막(12)(하지층)을 형성하여 이루어진다. 또한, 이 실리콘 질화막(12)의 표면이 피성막면(12a)으로 된다. 이 질화막(12)은 공지의 성막 방법에 의해 성막되나, 그의 일례로서는, 디크롤실란(SiH2Cl2)과 암모니아(NH3)로 이루어진 반응 가스를 사용하는 감압 CVD법을 들 수 있다. 이 경우의 질화막(12)의 성막 온도는, 예를 들어, 약 750℃이다.
이어서, 도 7b에 나타낸 바와 같이, 피퇴적 기판(102)을 과산화수소수(산화제) 중에 침지한다. 이것에 의해, 피성막면(12a)이 과산화수소수에 노출되어, 피성막면(12a)이 개질된다. 이 경우의 표면 개질 조건은 다음과 같다.
·과산화수소수 농도 : 1.0∼5.0%
·과산화수소수 온도 : 60℃∼80℃
·처리 시간 : 10∼20분
이 조건에 따라 표면을 개질시킨 경우, 성장 속도비는 105∼106%로 되었다.
표면을 개질시킨 후는, 피퇴적 기판(102)을 수세한다. 그 후, 피성막면(12a)을 가열 및 스핀 건조 등에 의해 건조시키거나, 또는 이소프로필 알코올 증기 중에서 잔류 수분을 제거한다. 여기까지의 공정에 의해 표면 개질 처리가 종료된다.
다음으로, 도 7c에 나타낸 바와 같이, 피성막 기판(102)을 성막 장치의 반응 챔버(도시 생략)에 넣고, High O3/TEOS 성막 가스를 반응 챔버 내에 내보낸다. 그리고, 피성막 기판(102)을 400℃ 내지 500℃의 온도 범위에서 가열하고, O3과 TEOS를 열적으로 반응시킨다. 이 상태를 소정 시간 유지함으로써, 도 7c에 나타낸 바와 같은 High O3/TEOS CVD SiO2막(15)이 형성된다.
도 13a는 하지층이 실리콘 질화막인 경우에 있어서, 상기 1스텝 처리를 나타내는 플로차트이다.
도 8은 특히 표면 개질 조건이 다음과 같은 경우에 있어서, 과산화수소수 농도와 성장 속도비와의 관계에 대해서 나타내는 그래프이다.
·과산화수소수 온도 : 80℃
·처리 시간 : 10분
또한, 성장 속도비는, 표면 의존성이 없는 실리콘 단결정 기판 상에서의 성장 속도 60㎚/min를 기준으로 하고 있다. 도 8에 나타낸 바와 같이, 과산화수소수의 농도가 1.7 내지 5%의 범위에서, 처리 후의 성장 속도비가 실리콘 단결정 기판 상에서의 값(100%)보다 커져, 105% 정도로 된다. 이것은, 실리콘 질화막(12)의 피성막면(12a)의 표면 의존성이 완전하게 소거된 것을 나타낸다.
이 1스텝 처리에 의하면, 제 1 실시형태에서 필요로 했던(알칼리에 의한 에칭) 스텝을 필요로 하지 않기 때문에, 표면 개질 처리의 공정이 간략화된다.
(하지층이 실리콘 산화막인 경우)
이 경우에 대해서 도 9a 내지 도 9c를 참조하면서 설명한다.
이 경우는, 먼저 최초로 도 9a에 나타낸 바와 같이, 피퇴적 기판(102)을 준비한다. 이 피퇴적 기판(102)은 실리콘으로 이루어진 반도체 기판(11) 상에 실리콘 산화막(12)(하지층)을 형성하여 이루어진다. 실리콘 산화막(12)은, 예를 들어, 반도체 기판(11)을 산화로(도시 생략) 내에 넣고, 산소 분위기 중에서 약 1100℃로 가열함으로써 형성된다. 이것 대신에, 공지의 열CVD법 또는 플라즈마 CVD법에 의해 실리콘 산화막(12)을 형성할 수도 있다.
이어서, 도 9b에 나타낸 바와 같이, 피퇴적 기판(102)을 NH3+ H2O2+ H2O의 혼합 용액으로 이루어진 표면 개질액 중에 침지한다(이하의 설명에서 표면 개질액이라고 할 경우에는, 이 NH3+ H2O2+ H2O 혼합 용액을 가리키는 것으로 한다). 이것에 의해, 피성막면(12a)이 이 표면 개질액에 노출되어, 피성막면(12a)이 개질된다.이 경우의 표면 개질 조건 또는 개질 효과에 대해서는 후술한다.
표면을 개질시킨 후는, 피퇴적 기판(102)을 수세한다. 그 후, 피성막면(12a)을 가열 및 스핀 건조 등에 의해 건조시키거나, 또는 이소프로필 알코올 증기 중에서 잔류 수분을 제거한다. 여기까지의 공정에 의해, 표면 개질 처리가 종료된다.
다음으로, 도 9c에 나타낸 바와 같이, 피성막 기판(102)을 성막 장치의 반응 챔버(도시 생략)에 넣고, High O3/TEOS 성막 가스를 반응 챔버 내에 내보낸다. 그리고, 피성막 기판(102)을 400℃ 내지 500℃의 온도 범위에서 가열하고, O3과 TEOS를 열적으로 반응시킨다. 이 상태를 소정 시간 유지함으로써, 도 9c에 나타낸 바와 같은 High O3/TEOS CVD SiO2막(15)이 형성된다.
도 10은 상기 표면 개질액으로서 암모니아수(30wt%)와 과산화수소수(30wt%)와 순수와의 용적비가 1:1:5인 것(표면 개질액 A) 및 1:10:50인 것(표면 개질액 B)을 사용한 경우에서의 보온 시간과 성장 속도비와의 관계를 나타내는 그래프이다. 또한, 여기서 보온 시간은, 상기 표면 개질액을 조정한 후, 즉, 암모니아수, 과산화수소수, 및 순수를 혼합시킨 후, 상기 표면 개질액을 80℃로 보온하고 있던 시간을 의미한다. 또한, 이 표면 개질액 A 및 B를 사용한 경우에서의 처리 시간은 10분이다.
도 10으로부터 알 수 있듯이, 표면 개질액의 조정 직후는 실리콘 산화막(12)에 대한 표면 의존성이 해소되지 않아, 성장 속도비는 60%에 머무르고 있다. 이 값은 미(未)처리의 실리콘 산화막(12)이 나타내는 값과 동일하다. 이와 같이, 표면개질액 조정 직후에 있어서는, 개질 효과가 불안정으로 되고 있다.
그러나, 액체의 온도를 80℃로 유지한 상태에서 1시간이 경과하면, 처리 후의 성장 속도비는 100%로 증가하고, 그 후는 100% 이상의 값을 나타낸다.
이것은, 암모니아 농도가 비교적 높은 표면 개질액 중에서는, 암모니아가 과산화수소에 의해 산화되어, 표면 개질액 중에 아질산 이온(NO2 -) 및 질산 이온(NO3 -)이 자연스럽게 생성되고, 이들 질산계 이온(NO2 -, NO3 -)이 표면 의존성의 소거에 효과적이기 때문이다.
이 1스텝 처리는 그것을 행하기 위해 특별한 설비를 필요로 하지 않고, 기존의 표준적인 웨이퍼 세정 설비만으로 행할 수 있기 때문에, 기존의 공정에 용이하게 도입할 수 있다. 도 13b는 이 1스텝 처리를 나타내는 플로차트이다.
그런데, 상기에 있어서는, 표면 개질액 중의 질산계 이온(NO2 -, NO3 -)이 표면 의존성의 소거에 효과적임을 설명했다. 이것을 뒷받침하는 제 1 내지 제 3 조사 결과에 대해서 이하에 설명한다.
(제 1 조사 결과)
이 조사에서는, 80℃에서 6시간 보온된 상기 표면 개질액 A에 대하여, 현미(顯微) FTIR(Fourier Transform Infrared Absorption Spectroscopy)에 의해 그의 스펙트럼이 측정되었다. 측정된 스펙트럼과 표준 스펙트럼을 비교한 결과, 비휘발성 액체 중의 물질은 질산 암모늄(NH4NO3)이고, 액체 중에 질산계 이온이 생성되어 있음이 명확해졌다.
(제 2 조사 결과)
이 조사에서는, 암모니아수(30wt%)와 과산화수소수(30wt%)와 순수와의 용적비가 1:3:15인 표면 개질액에 대하여, 그의 80℃에서의 보온 시간과 액체 중의 질산계 이온의 농도와의 관계가 측정되었다. 이 측정에는 이온 크로마토그래프가 이용되었다. 이 조사 결과를 도 11에 나타낸다.
도 11에 나타낸 바와 같이, 1시간의 보온에 의해, 수백PPM의 질산계 이온이 액체 중에 생성되어 있으나, 액체 중에서 생성되어 있는 질산계 이온은 NO3 -보다도 그의 전구(前驅) 물질인 아질산 이온(NO2 -)의 농도가 높다.
여기서, 도 10에 나타낸 성장 속도비의 증가와 도 11에 나타낸 질산계 이온의 증가가 잘 대응하고 있는 것에 주의한다. 따라서, NO2 -및 NO3 -중의 어느 한쪽 또는 양쪽이 절연막의 하지 의존성을 소거하는데 효과적임을 알 수 있다.
또한, 도 11에 나타낸 바와 같이, 표면 개질액 중의 질산계 이온(NO2 -, NO3 -)의 농도는, 상기 표면 개질액을 조정한 후, 상기 표면 개질액을 소정 온도에서 소정 시간 보온함으로써 조절할 수 있다.
(제 3 조사 결과)
이 조사에서는, 표면 개질액 중에 의도적으로 질산을 첨가한 경우에서의 상기 질산의 농도와 성장 속도비와의 관계가 측정되었다. 또한, 표면 개질액으로서는, 암모니아수(30wt%)와 과산화수소수(30wt%)와 순수와의 용적비가 1:4:20이고, 조정 후 시간이 그다지 경과하지 않은 것이 사용되었다. 또한, 이 조사에서의 표면 개질 조건은 다음과 같다.
·표면 개질액 온도 : 80℃
·처리 시간 : 10분
이 조사 결과를 도 12에 나타낸다. 도 12의 횡축은 첨가한 질산(HNO3)의 농도를 대수 눈금으로 표시한 것이다. 또한, 도 12에는, 비교를 위해, 조사 직후의 표면 개질액에 의해 표면 개질 처리한 경우의 값을 병기(倂記)하고 있다. 이 조정 직후의 표면 개질액에는, 암모니아수(30wt%)와 과산화수소수(30wt%)와 순수와의 용적비가 1:4:20이고, 조정 후 시간이 그다지 경과하지 않았으며, 액체 중에 질산계 이온이 거의 포함되지 않은 것이 사용되었다.
도 12로부터, 대략 500PPM의 질산 첨가에 의해, 용적비가 1:4:20이라는 중간 정도의 암모니아 농도의 표면 개질액일지라도, 표면 개질액 조정 직후에 실리콘 산화막(12)의 표면 의존성을 소거하는데 매우 효과적임을 알 수 있다.
이와 같이, 표면 개질액에 대한 질산 첨가는, 표면 개질액 조정 직후의 개질 효과의 불안정성을 제거할 수 있다.
또한, 질산을 의도적으로 첨가하기 때문에, 표면 개질액 중의 암모니아 농도가 낮아도, 첨가하는 질산의 농도를 조정함으로써, 표면 개질액 중에 원하는 농도의 질산계 이온(NO2 -, NO3 -)을 생성할 수 있다. 이것에 의해, 표면 개질액 중의 암모니아 농도의 마진을 현저하게 넓게 할 수 있다. 예를 들면, 암모니아수(30wt%)와 과산화수소수(30wt%)와 순수와의 용적비가 1:4:200이라는 암모니아 농도가 매우 낮은 표면 개질액일지라도, 실리콘 산화막(12)의 표면 의존성을 해소할 수 있다.
하기는, 질산을 의도적으로 첨가하는 경우에서의 가장 적합한 표면 개질 조건의 일례이다.
·표면 개질액 중의 암모니아 농도 범위 : 0.1∼5.0%
·표면 개질액 중의 질산(HNO3)의 농도 범위 : 500∼2000PPM
·표면 개질액 온도 : 60℃∼80℃
·처리 시간 : 10∼20분
이 조건에 따라 표면 개질을 행한 경우, 성장 속도비는 103 내지 108%로 되었다.
상술한 바와 같이, 본 발명의 제 2 실시형태에서는, 하지층이 실리콘 질화막인 경우와 실리콘 산화막인 경우의 각각에 대해서 1스텝 처리에 의해 표면 개질 처리를 행하고 있다. 따라서, 표면 개질을 하는데 2스텝을 필요로 하는 제 1 실시형태와 비교하여, 본 실시형태에서는 표면 개질 처리를 간략화할 수 있다.
(제 1 실시예)
이하, 제 1 실시예에 대해서 도 14를 참조하면서 설명한다. 본 실시예에서는, 실리콘 기판(21) 상에 게이트 산화막(22)을 형성하고, 그 위에, 예를 들어, 다결정 실리콘으로 이루어진 게이트 배선(23a, 23b)이 형성되며, 그 위에 실리콘 질화막(24)이 형성되어 있는 것과 같은 피성막 기판(103)에 본 발명의 제 1 실시형태인 피성막면의 개질 방법을 적용시키고 있다.
도 14에 나타낸 바와 같이, 다결정 실리콘으로 이루어진 게이트 배선(23a, 23b)을 형성한 후에, 감압 CVD법에 의해, 디크롤실란 및 암모니아로 이루어진 반응 가스를 사용하여, 750℃에서 약 150㎚의 실리콘 질화막(Si3N4막)을 형성하여, 하지층(24)으로 했다.
다음으로, 피성막 기판(102)의 피성막면을 에칭재에 노출시켜 에칭하고, 산화제에 노출시켜 산화하여, 표면 개질시켰다. 표면 개질을 위한 조건으로서는, 에칭재로서 암모니아 수용액을 사용하고, 농도를 0.05wt% 내지 1wt%의 범위에서 변화시키며, 처리 온도는 80℃, 처리 시간을 10분간으로 했다. 이어서, 수세 후, 농도 4wt%, 온도 80℃의 과산화수소수에 침지하여, 피성막면을 산화했다. 이것에 의해, 실리콘 산화물로 이루어진 화학적으로 안정된 얇은 층(하지층)(25)이 형성된다.
이어서, 개질된 하지층(24, 25)의 표면에 막 두께 600㎚의 High O3/TEOS CVD SiO2막(26)을 형성했다. High O3/TEOS CVD SiO2막(26)의 성막 조건 중, O3/TEOS의 혼합 가스로 이루어진 성막 가스 중의 오존 농도를 O2중의 O3농도 8㏖%의 소위 고농도로 하고, 피성막 기판(103)의 가열 온도를 450℃로 했다.
도 14에 나타낸 바와 같이, 게이트 배선(23a, 23b) 등의 요철을 갖는 피성막면에 대하여, 본 실시예의 피성막면의 개질 방법을 이용한 처리를 행한 후에, HighO3/TEOS 성막 가스를 사용한 CVD법에 의해 성막함으로써, 게이트 배선(23a, 23b) 등의 요철을 피복하여 보이드가 없고, 매립성 및 단차 피복성이 우수한 High O3/TEOS CVD SiO2막(26)을 형성할 수 있었다.
(제 2 실시예)
다음으로, 제 2 실시예에 대해서 도 15a를 참조하면서 설명한다. 본 실시예에서는, 폭이 좁으면서 깊은 홈이 존재하고 있는 것과 같은 피성막면에 본 발명의 제 1 실시형태를 적용시키고 있다. 비교를 위해, 본 발명의 개질 처리를 행하지 않고 하지층에 성막한 비교예를 도 15b에 나타낸다.
도 15a는 피성막면을 개질 처리한 후에, High O3/TEOS CVD SiO2막(36)을 형성했을 때의 단면도이고, 도 15b는 피성막면을 개질 처리하지 않고, High O3/TEOS CVD SiO2막(37)을 형성했을 때의 단면도이다. 또한, 도 15b에 있어서, 도 15a와 동일한 것에는 도 15a와 동일한 부호를 첨부하고 있다.
도 15a에 나타낸 바와 같이, 실리콘으로 이루어진 반도체 기판(31)에 폭이 약 0.1㎛이고 깊이가 약 0.6㎛인 홈(32)을 형성하고, 이 홈(32)을 갖는 반도체 기판(31) 표면에 제 1 실시예와 동일한 조건에서 SiO2으로 이루어진 열산화막(33, 34)을 형성하여 하지층으로 했다. 이상이 피성막 기판(104)을 구성한다.
그리고, 그 하지층의 표면에 High O3/TEOS CVD SiO2막(36, 37)을 형성하여, 그의 매립성 및 스텝 커버리지성에 대해서 조사했다.
하지층 표면의 개질 처리 중의 제 1 스텝의 개질재로서, 제 1 실시예와 달리, 암모니아수와 과산화수소수의 혼합 용액을 사용했다. 그 혼합 용액을 온도 50∼80℃로 가열하고, 이 중에 피성막 기판(104)을 10분간 침지했다.
이어서, 제 2 스텝의 산화 처리에는, 농도 약 4wt%의 과산화수소수를 사용하고, 액체 온도를 80℃로 하여 이 중에 피성막 기판(104)을 약 10분간 침지했다. 이것에 의해, 열산화막(33, 34)의 표층에 실리콘 산화막(하지층)(35)이 형성된다.
또한, High O3/TEOS CVD SiO2막(36, 37)의 성막 조건은, 오존 농도 또는 피성막 기판(104)의 가열 온도를 제 1 실시예와 동일하게 했다.
도 15a로부터, 본 실시예의 피성막면의 개질 방법을 이용한 개질 처리를 행한 시료에서는, 보이드가 없고 표면이 평탄화된 High O3/TEOS CVD SiO2막(36)이 형성되어 있음을 알 수 있다.
그것에 대하여, 표면 개질 처리를 하지 않고 High O3/TEOS CVD SiO2막(37)을 형성했을 때에는, 도 15b와 같이, 보이드(38)가 생기거나, 막(37)의 표면에 기복이 생겨, 평탄한 막으로 할 수 없음을 알 수 있다.
이상과 같이, 에칭 처리와 산화 처리의 2스텝 처리에 의해, 홈(32) 등의 매우 좁은 오목부 영역을 갖는 하지층(33, 34)의 표면 개질을 행하면, 홈(32)에 대한 High O3/TEOS CVD SiO2막(36)의 매립성 및 커버리지성을 향상시킬 수 있다.
또한, 상기 실시형태에서는, 피성막면에 형성하는 절연막으로서 HighO3/TEOS CVD SiO2막을 사용하고 있으나, 다른 실리콘 함유 유기 화합물(예를 들어, 헥사메틸디실록산(HMDSO) 등의 실록산 또는 트리메톡시실란(TMS) 등의 알콕시실란 등)과 산화성 가스(예를 들어, O2, O3, NO, N2O 등)의 조합에 의해 성막한 절연막을 사용할 수도 있다.
또한, 피성막면에 형성하는 절연막으로서는 피성막면과 매우 잘 맞는 SiO2막 이외에, PSG(Phosphosilicate glass)막, BSG(Borosilicate glass)막 및 BPSG(Borophosphosilicate glass)막 중의 어느 하나를 사용할 수도 있다. PSG막을 성막하는 경우의 성막 가스로서는 O3과 TEOS와 TMP(Trimethylphosphite:P(OCH3)3) 또는 TMOP(Trimethylphosphate:PO(OCH3)3)와의 혼합 가스가 사용된다. 또한, BSG막을 성막하는 경우의 성막용 가스로서는 O3과 TEOS와 TMB(Trimethylborate:B(OCH3)3)와의 혼합 가스가 사용된다. 또한, BPSG막을 성막하는 경우의 성막용 가스로서는 O3과 TEOS와 TMB와 TMP 또는 TMOP와의 혼합 가스가 사용된다.
또한, 상기 실시예의 개질 처리 시에, 피성막 기판(102, 103, 104)에 초음파 또는 메가소닉을 부가하면서 개질 처리를 행하면 개질 효과를 더욱 향상시킬 수 있다. 또한, 처리 용액을 펌프에 의해 순환시켜, 피성막면에 용액을 충돌시키는 것에서도 처리 효과를 향상시킬 수 있다.
이상과 같이, 본 발명에 의하면, 피성막면에 암모니아, 히드라진, 아민, 아미노 화합물 또는 이들의 유도체를 포함하는 가스 또는 수용액을 접촉시키고, 이어서, 피성막면에 과산화수소, 오존, 산소, 질산, 황산 또는 이들의 유도체를 포함하는 가스 또는 수용액을 접촉시키고 있다.
즉, 피성막면에 대하여 에칭하여 먼저 화학적으로 활성화한 후에, 이어서 피성막면을 산화하고 있다. 따라서, 실온 부근이라는 저온에서 피성막면의 산화가 가능하고, 이것에 의해 용이하게 하지 의존성을 소거할 수 있다.
특히, 암모니아 또는 히드라진 화합물을 포함하는 수용액은 표면장력이 작으며, 가스를 사용할 경우에는 특히 좁으면서 깊은 오목부 내에도 개질재가 보급되어, 그러한 미세한 오목부 내의 하지 의존성을 소거하는 것이 가능하다.
따라서, 상기와 같이 하여 하지 의존성을 소거한 피성막면에 열CVD법 등에 의해 성막했을 경우, 표면 거침 또는 보이드 등이 없는 막질이 우수한 층간 절연막 또는 보호 절연막을 성막 속도의 저하를 초래하지 않고 형성할 수 있는 동시에, 좁으면서 깊은 오목부를 완전하게 매립할 수 있다.
또한, 피성막면이 실리콘 질화막의 표면인 경우는, 상기 표면을 과산화수소수에 노출시키는 것만으로도 절연막의 하지 의존성을 소거할 수 있다.
그리고, 피성막면이 실리콘 산화막인 경우는, 상기 표면을 NO2 -및 NO3 -중의 어느 하나를 포함하는 수용액에 노출시키는 것만으로도 절연막의 하지 의존성을 소거할 수 있다.
이것에 의해, 디바이스의 미세화 및 고밀도화를 실현할 수 있다.

Claims (12)

  1. 피성막 기판의 피성막면에 절연막을 성막하기 전의 상기 피성막면에 암모니아, 히드라진, 아민, 아미노 화합물 또는 이들의 유도체를 포함하는 가스 또는 수용액을 접촉시키는 공정과,
    이어서, 과산화수소, 오존, 산소, 질산, 황산 또는 이들의 유도체를 포함하는 가스 또는 수용액을 상기 피성막면에 접촉시키는 공정을 갖는 것을 특징으로 하는 피성막면의 개질 방법.
  2. 제 1 항에 있어서,
    상기 피성막면에는, 열산화에 의해 형성되거나, 열적 화학 기상 성장에 의해 형성되거나, 플라즈마 여기(勵起) 화학 기상 성장에 의해 형성된 실리콘 산화막, 또는 열적 화학 기상 성장에 의해 형성되거나, 플라즈마 여기 화학 기상 성장에 의해 형성된 실리콘 질화막 중의 어느 하나가 노출되어 있는 것을 특징으로 하는 피성막면의 개질 방법.
  3. 제 2 항에 있어서,
    상기 피성막면에는, 상기 실리콘 산화막 또는 상기 실리콘 질화막 중의 어느 하나 이외에, 반도체층 또는 금속층 중의 어느 하나가 노출되어 있는 것을 특징으로 하는 피성막면의 개질 방법.
  4. 제 1 항에 있어서,
    상기 아민은 화학식 NRnH3-n(n=1, 2, 3, R:알킬기)을 갖는 화합물인 것을 특징으로 하는 피성막면의 개질 방법.
  5. 제 1 항에 있어서,
    상기 아미노 화합물은 화학식 RNH2(R:유기기)를 갖는 화합물인 것을 특징으로 하는 피성막면의 개질 방법.
  6. 피성막 기판의 피성막면에 절연막을 성막하기 전의 상기 피성막면에 암모니아, 히드라진, 아민, 아미노 화합물 또는 이들의 유도체를 포함하는 가스 또는 수용액을 접촉시키는 공정과,
    이어서, 과산화수소, 오존, 산소, 질산, 황산 또는 이들의 유도체를 포함하는 가스 또는 수용액을 상기 피성막면에 접촉시켜 상기 피성막면을 개질시키는 공정과,
    상기 개질된 피성막면에 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 실리콘 질화막의 피성막면을 과산화수소수에 노출시키는 공정과,
    상기 과산화수소수에 노출시킨 후, 상기 피성막면 상에 절연막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  8. NO2 -및 NO3 -중의 어느 하나를 포함하는 수용액에 실리콘 산화막의 피성막면을 노출시키는 공정과,
    상기 수용액에 노출시킨 후, 상기 피성막면에 절연막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 수용액으로서, 암모니아(NH3)와 과산화수소(H2O2)와 순수(H2O)를 포함하는 혼합 용액을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 수용액으로서, 질산(HNO3)을 첨가한 것을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 암모니아(NH3)와 과산화수소(H2O2)와 순수(H2O)를 포함하는 혼합 용액을 준비하는 공정과,
    상기 혼합 용액 중의 NO2 -및 NO3 -의 농도가 원하는 농도로 되도록, 상기 혼합 용액을 소정 온도에서 소정 시간 보온하는 공정과,
    상기 보온 후, 실리콘 산화막의 피성막면을 상기 혼합 용액에 노출시키는 공정과,
    상기 혼한 용액에 노출시킨 후, 상기 피성막면에 절연막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  12. 제 6, 7, 8 항 및 제 11 항 중의 어느 한 항에 있어서,
    상기 절연막은, 오존함유 가스와 TEOS(TetraEthylOrthoSilicate)를 포함하는 반응 가스를 사용한 열적 화학 기상 성장에 의해 성막된 실리콘 함유 절연막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100794536B1 (ko) * 2003-12-01 2008-01-17 샤프 가부시키가이샤 반도체 장치 제조 방법
KR20190113545A (ko) * 2018-03-27 2019-10-08 가부시키가이샤 코쿠사이 엘렉트릭 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3990920B2 (ja) * 2001-03-13 2007-10-17 東京エレクトロン株式会社 膜形成方法及び膜形成装置
TW541584B (en) * 2001-06-01 2003-07-11 Semiconductor Energy Lab Semiconductor film, semiconductor device and method for manufacturing same
KR100468729B1 (ko) 2002-04-25 2005-01-29 삼성전자주식회사 Ｈｃｄ 소스를 이용하여 실리콘 산화막을 원자층 증착하는방법
US6806182B2 (en) * 2002-05-01 2004-10-19 International Business Machines Corporation Method for eliminating via resistance shift in organic ILD
KR100505668B1 (ko) 2002-07-08 2005-08-03 삼성전자주식회사 원자층 증착 방법에 의한 실리콘 산화막 형성 방법
US7084076B2 (en) 2003-02-27 2006-08-01 Samsung Electronics, Co., Ltd. Method for forming silicon dioxide film using siloxane
JP4969779B2 (ja) 2004-12-28 2012-07-04 株式会社東芝 半導体装置の製造方法
US8524616B2 (en) * 2008-11-12 2013-09-03 Microchip Technology Incorporated Method of nonstoichiometric CVD dielectric film surface passivation for film roughness control
JP5036849B2 (ja) 2009-08-27 2012-09-26 株式会社日立国際電気 半導体装置の製造方法、クリーニング方法および基板処理装置
US8664729B2 (en) * 2011-12-14 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for reduced gate resistance finFET
TWI479147B (zh) * 2013-11-13 2015-04-01 Univ Dayeh 有機氯選擇薄膜及其製備方法
US10957604B2 (en) 2018-10-31 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
WO2021126216A1 (en) 2019-12-19 2021-06-24 Google Llc Resource management unit for capturing operating system configuration states and offloading tasks

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1342637A (en) 1971-05-10 1974-01-03 Hitachi Ltd Method of making semiconductor devices
JPS5587490A (en) * 1978-12-25 1980-07-02 Toshiba Corp Non-voratile semiconductor memory device
US5190792A (en) 1989-09-27 1993-03-02 International Business Machines Corporation High-throughput, low-temperature process for depositing oxides
JP2717328B2 (ja) 1991-09-24 1998-02-18 シャープ株式会社 誘導加熱器
JPH05259297A (ja) 1992-03-09 1993-10-08 Oki Electric Ind Co Ltd 半導体素子の製造方法
JP3369622B2 (ja) 1992-03-13 2003-01-20 川崎マイクロエレクトロニクス株式会社 半導体装置の製造方法
EP0560617A3 (en) 1992-03-13 1993-11-24 Kawasaki Steel Co Method of manufacturing insulating film on semiconductor device and apparatus for carrying out the same
US5470800A (en) 1992-04-03 1995-11-28 Sony Corporation Method for forming an interlayer film
JPH05343394A (ja) * 1992-06-08 1993-12-24 Nippon Telegr & Teleph Corp <Ntt> 熱酸化膜の形成方法
JPH06181205A (ja) 1992-12-15 1994-06-28 Fujitsu Ltd 半導体装置の製造方法
JPH06283508A (ja) 1993-03-26 1994-10-07 Kawasaki Steel Corp 半導体装置の製造方法
JPH0799191A (ja) 1993-05-07 1995-04-11 Sony Corp 半導体装置における絶縁層及びその形成方法
JPH0729901A (ja) 1993-07-08 1995-01-31 Kawasaki Steel Corp 半導体装置の製造方法
JPH0750295A (ja) 1993-08-05 1995-02-21 Fujitsu Ltd 半導体装置の製造方法
JPH0758100A (ja) 1993-08-10 1995-03-03 Kawasaki Steel Corp 半導体装置の製造方法
KR970007116B1 (ko) 1993-08-31 1997-05-02 삼성전자 주식회사 반도체장치의 절연층 형성방법 및 그 형성장치
JPH07122552A (ja) 1993-10-20 1995-05-12 Sony Corp 半導体装置における絶縁膜形成方法
JP3484480B2 (ja) 1995-11-06 2004-01-06 富士通株式会社 半導体装置の製造方法
JPH09148324A (ja) 1995-11-27 1997-06-06 Fujitsu Ltd シリコン窒化膜の形成方法
JPH09205089A (ja) 1996-01-25 1997-08-05 Sony Corp Ｔｅｏｓ膜の形成方法
JPH1174485A (ja) 1997-06-30 1999-03-16 Toshiba Corp 半導体装置およびその製造方法
JPH11111714A (ja) 1997-10-03 1999-04-23 Japan Science & Technology Corp シリコン系絶縁膜の製造方法
JPH11288933A (ja) 1998-02-04 1999-10-19 Sony Corp 絶縁膜の形成方法及びｐ形半導体素子の製造方法
JP2975917B2 (ja) 1998-02-06 1999-11-10 株式会社半導体プロセス研究所 半導体装置の製造方法及び半導体装置の製造装置
JP3229294B2 (ja) 1999-06-04 2001-11-19 キヤノン販売株式会社 被成膜面の改質方法及び半導体装置の製造方法
JP2001176868A (ja) 1999-12-15 2001-06-29 Fujitsu Ltd 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100794536B1 (ko) * 2003-12-01 2008-01-17 샤프 가부시키가이샤 반도체 장치 제조 방법
KR20190113545A (ko) * 2018-03-27 2019-10-08 가부시키가이샤 코쿠사이 엘렉트릭 반도체 장치의 제조 방법, 기판 처리 장치 및 프로그램
US10985017B2 (en) 2018-03-27 2021-04-20 Kokusai Electric Corporation Method of manufacturing semiconductor device and non-transitory computer-readable recording medium

Also Published As

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