KR20010083217A - 얼라인먼트 마크 세트 및 얼라인먼트 정밀도 계측 방법 - Google Patents

얼라인먼트 마크 세트 및 얼라인먼트 정밀도 계측 방법 Download PDF

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Abstract

각 얼라인먼트 마크의 소망 윤곽선의 형성을 용이하게 하고, 패턴들의 얼라인먼트에 대한 측정 정밀도의 열화를 억제하는, 얼라인먼트 마크 세트가 제공된다. 이 얼라인먼트 마크 세트는, (a) 노광 영역에 형성된 제1 얼라인먼트 마크 -상기 영역은 주변부, 제1 중심축, 및 상기 제1 중심축과 직교하는 제2 중심축을 갖고, 상기 제1 얼라인먼트 마크는 상기 제1 중심축에 가까이 상기 제2 중심축에서 떨어져서 위치함-; 및 (b) 상기 노광 영역에 형성된 제2 얼라인먼트 마크 -상기 제2 얼라인먼트 마크는 상기 제2 중심축에 가까이 상기 제1 중심축에서 떨어져서 위치함- 를 포함하고, (c) 상기 노광 영역들이 평면에서 동일 배향을 갖도록 규칙적으로 배열되는 경우, 상기 세트들 중의 하나에서의 상기 제1 및 제2 얼라인먼트 마크들 각각이 상기 세트들 중의 다른 하나에서의 상기 제1 및 제2 얼라인먼트 마크들에 가까이 위치하지 않으며, 그에 따라 모든 영역들에의 노광의 조사가 확보된다. 상기 제1 및 제2 마크들 각각은 정사각형인 것이 바람직하다.

Description

얼라인먼트 마크 세트 및 얼라인먼트 정밀도 계측 방법{ALIGNMENT MARK SET AND METHOD OF MEASURING ALIGNMENT ACCURACY}
본 발명은 얼라인먼트 마크에 관한 것으로, 특히 노광 영역에 형성되며 반도체 장치 제조를 위한 리소그라피 공정시 패턴의 얼라인먼트 또는 중첩 정밀도를 측정하는 데 사용되는 얼라인먼트 마크를 포함하는 얼라인먼트 마크 세트와, 얼라인먼트 마크 세트를 사용하여 패턴의 얼라인먼트 정밀도를 측정하는 방법에 관한 것이다.
일반적으로, 반도체 장치는 층간 유전체 층과 함께 서로 적층되는 전자 소자들, 배선들, 컨택트들 등으로 형성되는 수많은 층들을 포함한다. 이들 적층된 층은 집적 회로를 구성한다. 따라서, 반도체 장치를 제조하기 위하여, 적층된 층들은 공지된 리소그라피 및 에칭 기술을 사용하여 패터닝하여 원하는 전자 소자, 배선 등을 형성한다.
리소그라피 및 에칭 기술을 사용하여, 반도체 웨이퍼 상의 또는 그 위의 가능한한 근접하게 원하는 미세한 패턴을 특정층으로 이동시키는 것은 물론 하부 패턴에 상부 패턴을 가능한한 정확하게 중첩시키는 것이 매우 중요하다. 따라서, 리소그라피 공정에서, 에칭 또는 패터닝될 층(즉, 타겟층) 상에 형성되는, 레지스트층의 패턴은 타겟층 하부에 위치한 원하는 하부 패턴 상에 높은 정밀도로 얼라인먼트될 필요가 있다. 특히, 최근 반도체 장치에 제공된 회로들 및 소자들은 급속도로 미세화되고 있기 때문에 패턴의 중첩 정밀도(즉, 얼라인먼트 정밀도)를 상승시킬 필요성이 더욱 강해졌다.
통상적으로, 전술된 필요성에 부합하기 위하여, "얼라인먼트 마크"는 원하는 회로 및/또는 소자들에 대한 패턴과 함께 통상적으로 형성됨으로써, 얼라인먼트 마크를 사용하여 얼라인먼트 정밀도를 측정하여 왔다.
도 1과 도 2는 반도체 기판 또는 웨이퍼 상에 형성되는 이러한 종류의 종래의 얼라인먼트 마크의 일례를 나타낸다.
통상적으로 이러한 목적에 사용되어 왔던, 도 1 및 도 2에 나타난 종래의 얼라인먼트 마크(100)는 2개의 마크 소자들(118, 119)을 포함한다. 내부 소자(119)는 외부 소자(118) 내에 놓여진다. 소자들(118, 119) 각각은 평면 형상의 사각형이다. 마크(100)는 다음과 같은 방식으로 형성된다.
우선, 도 2에 나타난 바와 같이, 제1 층(122)은 반도체 기판 또는 웨이퍼(121)의 표면 상에 형성되고, 이후 패터닝된 레지스트층(도시되지 않음)이 제1 층(122) 상에 형성된다. 패터닝된 레지스트층은 리소그라피 기술에 의해 형성된다. 다음으로, 이 패터닝된 레지스트층을 마스크로서 사용하여, 제1 층(122)이 선택적으로 에칭됨으로써, 층(122)내에 얼라인먼트 마크(100)의 제1 또는 하부 회로 패턴(도시되지 않음)과 외부 사각 소자(118)가 형성된다. 도 2로부터 명확하게 알 수 있는 바와 같이, 소자(118)는 층(122)의 사각 홀 또는 개수이다.
그 다음에, 제2 층(123)은 상기 패터닝된 제1 층(122) 상에 형성되어 외부 소자(118)의 하부 및 측면[즉, 제1 층(122)의 홀]을 컨택트하게 된다. 다음으로, 레지스트층(도시되지 않음)은 제2 층(123) 상에 형성되고, 리소그라피 기술에 의해 패터닝됨으로써, 제1 층(122)의 홀(118) 내의 제2 층(123) 상에 얼라인먼트 마크(100)의 제2 또는 상부 회로 패턴(도시되지 않음)과 내부 사각 소자(119)가 형성된다.
도 2로부터 명확하게 알 수 있는 바와 같이, 마크(100)의 내부 소자(119)는 레지스트층의 사각 부분이며 홀 또는 외부 소자(118) 내에 놓여진다. 이렇게 형성된 패터닝된 레지스트층은 하부 제2 층(123)을 패터닝하기 위한 다음 에칭 공정에서 마스크로서 사용된다.
이렇게 형성된 외부 및 내부 소자들(118, 119)을 포함하는 얼라인먼트 마크(110)는 제1 층(122)에 의해 형성된 제1 회로 패턴과 레지스트층의 제2 회로 패턴간의 얼라인먼트 정밀도를 측정하는 데 사용된다. 이 경우, 외부 및 내부 소자(118, 119)간의 상대적인 위치 관계가 측정된다.
예를 들면, 도 2에 나타난 바와 같이, 외부 소자(118)의 내측면(118a)과 내부 소자(119)의 인접 측면(119a)간의 거리 d1가 측정된다. 이와 동시에, 외부 소자(118)의 대향하는 내측면(118b)과 내부 소자(119)의 인접 측면(119b) 간의 거리 d2가 측정된다. 만일 거리 d1과 d2의 값이 동일하다면, 제1 또는 하부 회로 패턴은 제2 또는 상부 회로 패턴과 정확하게(즉, 원하는 얼라인먼트 정밀도로) 중첩되는 것으로 판정된다. 때때로, 거리 d1과 d2간의 차(d1 - d2)의 값이 특정 범위 이내에 있는지의 여부를 판정한다. 이들 경우에, 제1 또는 하부 회로 패턴이 제2 또는 상부 회로 패턴과 원하는 얼라인먼트 정밀도로 중첩된다고 판정되지 않는다면 어떠한 후속 공정도 수행되지 않는다.
도 3은 반도체 웨이퍼 상의 노광 영역 내의 종래의 얼라인먼트 마크의 레이아웃 또는 배열을 나타낸다. 도 3으로부터 알 수 있는 바와 같이, 4개의 얼라인먼트 마크(110, 111, 112, 및 113)는 반도체 웨이퍼(10) 상에 배열된 사각 1회 노광 영역들(107) 중 한 영역내에 제공된다. 각각의 마크들(110, 111, 112, 및 113)은 도 1과 도 2에 나타난 종래의 마크(100)와 동일한 구조를 갖는다. 구체적으로, 각각의 마크들(110, 111, 112, 및 113)은 사각의 외부 및 내부 마크 소자들(118,119)을 포함한다. 4개의 얼라인먼트 마크들(110, 111, 112, 및 113)의 세트는 "종래의 얼라인먼트 마크 세트"로 명명될 수 있다.
도 3의 직사각형 노광 영역(107)에서, 두 마크(110 및 112)는 축(115) 방향이 Y 방향으로 정의되는 영역(107)의 세로 중심 축(115)에 위치한다. 마크(110 및 112)는 축(115) 상에 있기 때문에, 영역(107)의 단측(107a 및 107c)의 중간에 위치한다. 마크(110)는 상부 단측(107a)에 가깝고 마크(112)는 하부 단측(107c)에 가깝다. 다른 마크(111 및 113)는 축(114) 방향이 X 방향으로서 정의된 영역(107)의 세로 중심 축(114) 상에 위치한다. 마크(111 및 113)는 축(114) 상에 있기 때문에, 영역(107)의 장측(107b 및 107d)의 중간에 위치한다. 마크(111)는 오른쪽 장측(107b)에 가깝고 마크(113)는 왼쪽 장측(107d)에 가깝다. 원하는 회로 또는 원하는 패턴(도시되지 않음)은 전형적으로 영역(107)내의 4개의 마크(110, 111, 112, 및 113)에 둘러싸여 위치한다.
X 방향에서 얼라인먼트 정밀도를 측정하기 위해서, 측면의 축(114) 상에 위치하는 얼라인먼트 마크(111 및 113)가 사용된다. 특히, X 방향을 따른 외부 소자 및 내부 소자(118 및 119) 사이의 거리(d1 및 d2)가 각 마크(111 및 113)에 대하여 측정된다. 그리고, 거리(d1 및 d2)간의 차(d1 - d2)가 계산된다. 따라서, X 방향에서 얼라인먼트 정밀도가 계산된 거리간의 차(d1 - d2)의 값에 의해 결정된다.
유사하게, Y 방향에서 얼라인먼트 정밀도는 세로 축(115) 상에 위치하는 얼라인먼트 마크(110 및 112)를 사용하여 측정된다. 특히, Y 방향에서 외부 소자 및 내부 소자(118 및 119) 사이의 거리(d3 및 d4)가 각 마크(110 및 112)에 대하여 측정된다. 그리고, 거리(d3 및 d4)의 차(d3 - d4)가 계산된다. 따라서, Y 방향에서 얼라인먼트 정밀도가 계산된 거리간의 차(d3 - d4)의 값에 의해 결정된다.
실제로, 도 3에 도시된, 4개의 마크(110, 111, 112, 및 113)를 포함하는 종래의 얼라인먼트 마크를 각각 포함하는 직사각형의 노광 영역(107)은, 도 4에 도시된 바와 같이 반도체 웨이퍼(121)상에 규칙적으로 배열된다. 도 4에서, 노광 영역(107)은 웨이퍼(121) 상에서 매트릭스 어레이로 배열된다. 물론, 얼라인먼트 정밀도는 마크(110, 111, 112, 및 113)를 사용하여 각 영역(107)에서 측정된다.
4개의 마크(110, 111, 112, 및 113)을 포함하는 종래의 얼라인먼트 마크 세트에서, 마크(110, 111, 112, 및 113)의 일부는 서로 가깝게 위치한다. 예를 들어, 도 4에 도시된 바와 같이, 타원(116)에 의해 둘러싸인 영역(107)의 한 영역 내의 마크(111)와 영역(107)의 다른 영역 내의 마크(113)가 서로 가깝게 있다. 또한, 타원(117)에 의해 둘러싸인 영역(107)의 한 영역 내의 마크(112)와 영역(107)의 다른 영역 내의 마크(110)가 서로 가깝게 있다. 이 경우, 마크(110, 111, 112, 및 113)의 내부 소자(119)가 이하의 도 5에서 자세히 설명된 바와 같이 원하는 구분선 또는 모서리를 갖지 않는다는 문제점이 야기된다.
예를 들어, 타원(116)에 의해 둘러싸인 얼라인먼트 마크(111)의 내부 소자(119)와 외측면(119b)은 도 5에 도시된 바와 같이 뒤틀리는 경향이 있다. 외측면(119b)이 기울어지는 이유는 명확히 알려지지 않았으나, 다음 방식으로 판단된다.
특히, 마크(111)의 내부 소자(119)에 대하여 레지스트 층에 조사되는 노광이다음 마크(113)에 의해 마크(111)에 영향을 미친다. 따라서, 레지스트 층은 원하는 대로 노출되지 않는다. 결과적으로, 측면(119)의 상부 모서리가 레지스트 층의 현상 공정에서 깨지거나 변형된다.
소자(119)가 도 5에 도시된 바와 같이 기울어진 측면(119b)을 갖는다면, 측면(119b)의 구분선 또는 모서리가 정확하게 검출되거나 관측되는 것이 불가능하다. 따라서, 측면(119b)과 외부 소자(118)의 반대편 내면(118b) 사이의 거리(d2)가 d2′로 측정되는 경향이 있다. 결과적으로, 관측된 얼라인먼트 정밀도가 [(d1 - d2′)/2]의 확산 또는 에러를 포함하여 측정 정밀도가 낮아진다.
또한, 마크(110, 111, 112, 또는 113)의 내부 소자(119)가 후속 공정 도는 공정들에서 에칭 고정 및/또는 가열에 기인하여 변형될 가능성이 있다. 이 경우, 변형과 측면(119b)의 뒤틀림/깨짐의 상호 작용 때문에, 측정 정밀도가 더욱 저하된다.
따라서, 본 발명의 목적은, 각 얼라인먼트 마크의 소망 윤곽선의 형성을 용이하게 하는 얼라인먼트 마크 세트, 및 그 세트를 이용하여 패턴들의 얼라인먼트를 측정하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은, 패턴들의 얼라인먼트에 대한 측정 정밀도의 열화를 억제하는 얼라인먼트 마크 세트, 및 그 세트를 이용하여 패턴들의 얼라인먼트를 측정하는 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 높은 측정 정밀도를 확보하는 얼라인먼트 마크세트, 및 그 세트를 이용하여 패턴들의 얼라인먼트를 측정하는 방법을 제공하는 데 있다.
상기 목적들 및 구체적으로 언급되지 않은 다른 목적들은 이하의 설명으로부터 당업자가 명확히 알 수 있을 것이다.
본 발명의 제1 국면에 따르면, 얼라인먼트 마크 세트가 제공된다. 그 세트는,
(a) 노광 영역에 형성된 제1 얼라인먼트 마크 -상기 영역은 주변부, 제1 중심축, 및 상기 제1 중심축과 직교하는 제2 중심축을 갖고, 상기 제1 얼라인먼트 마크는 상기 제1 중심축에 가까이 상기 제2 중심축에서 떨어져서 위치함-; 및
(b) 상기 노광 영역에 형성된 제2 얼라인먼트 마크 -상기 제2 얼라인먼트 마크는 상기 제2 중심축에 가까이 상기 제1 중심축에서 떨어져서 위치함- 를 포함하고,
(c) 상기 노광 영역들이 평면에서 동일 배향을 갖도록 규칙적으로 배열되는 경우, 상기 세트들 중의 하나에서의 상기 제1 및 제2 얼라인먼트 마크들 각각이 상기 세트들 중의 다른 하나에서의 상기 제1 및 제2 얼라인먼트 마크들에 가까이 위치하지 않으며, 그에 따라 모든 영역들에의 노광의 조사가 확보된다.
본 발명의 제1 국면에 따른 얼라인먼트 마크에 의하면, 제1 얼라인먼트 마크는 상기 노광 영역의 제1 중심축에 가까이 제2 중심축에서 떨어져서 위치하도록 상기 노광 영역에 형성된다. 한편, 제2 얼라인먼트 마크는 상기 노광 영역의 제2 중심축에 가까이 제1 중심축에서 떨어져서 위치하도록 상기 노광 영역에 형성된다.
따라서, 제1 국면에 따른 얼라인먼트 세트들이 사용중인 평면에서 서로 인접하도록 배열되는 경우, 상기 세트들 중의 하나에서의 상기 제1 및 제2 얼라인먼트 마크들 각각이 상기 세트들 중의 다른 하나에서의 상기 제1 및 제2 얼라인먼트 마크들에 가까이 위치하지 않는다. 따라서, 그렇게 배열된 모든 노광 영역들에 노광이 조사되더라도, 상기 세트들 중의 하나에서의 상기 제1 및 제2 얼라인먼트 마크들의 어느 것도 상기 세트들 중의 다른 하나에서의 상기 제1 및 제2 얼라인먼트 마크들에 의해 영향을 받지 않는다.
그 결과, 상기 제1 및 제2 마크들 각각의 소망 윤곽선의 형성이 용이해지고, 이에 따라 패턴들의 얼라인먼트에 대한 측정 정밀도의 열화가 억제된다. 이는, 높은 측정 정밀도가 확보된다는 것을 의미한다.
상기 제1 및 제2 마크들 각각은 정사각형인 것이 바람직하다.
제1 국면에 따른 얼라인먼트 마크 세트의 바람직한 실시예에서는,
(c) 상기 노광 영역에 형성된 제3 얼라인먼트 마크 -상기 제3 얼라인먼트 마크는 상기 제1 중심축에 가까이 상기 제2 중심축에서 떨어져서 위치하고, 상기 제3 얼라인먼트 마크는 상기 제1 중심축으로부터 상기 제2 중심축을 따라 상기 제1 얼라인먼트 마크에 대해 반대 방향으로 시프트됨-; 및
(d) 상기 노광 영역에 형성된 제4 얼라인먼트 마크 -상기 제4 얼라인먼트 마크는 상기 제2 중심축에 가까이 상기 제1 중심축에서 떨어져서 위치하고, 상기 제4 얼라인먼트 마크는 상기 제2 중심축으로부터 상기 제1 중심축을 따라 상기 제2 얼라인먼트 마크에 대해 반대 방향으로 시프트됨-
가 더 구비된다.
제1 국면에 따른 얼라인먼트 마크 세트의 다른 바람직한 실시예에서는,
(c) 상기 노광 영역에 형성된 제3 얼라인먼트 마크 -상기 제3 얼라인먼트 마크는 상기 제1 중심축에 가까이 상기 제2 중심축에서 떨어져서 위치하고, 상기 제3 얼라인먼트 마크는 상기 제1 얼라인먼트 마크와 함께 상기 제1 중심축 상에 위치함-; 및
(d) 상기 노광 영역에 형성된 제4 얼라인먼트 마크 -상기 제4 얼라인먼트 마크는 상기 제2 중심축에 가까이 상기 제1 중심축에서 떨어져서 위치하고, 상기 제4 얼라인먼트 마크는 상기 제2 얼라인먼트 마크와 함께 상기 제2 중심축 상에 위치함-
가 더 구비된다.
이 실시예에서는, 상기 제1 및 제3 마크들이 반대편 주변부로부터 등거리로 떨어져 있고, 상기 제2 및 제4 마크들이 반대편 주변부로부터 등거리로 떨어져 있는 것이 바람직하다. 보다 바람직하게는, 상기 제1 및 제3 마크들이 상기 주변부로부터 100 ㎛ 이상의 등거리로 떨어져 있고, 상기 제2 및 제4 마크들이 상기 주변부로부터 100 ㎛ 이상의 등거리로 떨어져 있다.
본 발명의 제2 국면에 따르면, 얼라인먼트 마크 세트들이 사용중인 평면에서 동일 배향을 갖도록 규칙적으로 배열되는, 패턴들의 얼라인먼트를 측정하는 방법이 제공된다. 이 방법은,
(a) 상기 평면 상에 상기 얼라인먼트 마크 세트들을 서로 인접하도록 배열하는 단계를 포함하되, 상기 세트들 각각은,
(a-1) 노광 영역에 형성된 제1 얼라인먼트 마크 -상기 영역은 주변부, 제1 중심축, 및 상기 제1 중심축과 직교하는 제2 중심축을 갖고, 상기 제1 얼라인먼트 마크는 상기 제1 중심축 상에 상기 주변부에 가까이 위치함-;
(a-2) 상기 노광 영역에 형성된 제2 얼라인먼트 마크 -상기 제2 얼라인먼트 마크는 상기 제2 중심축 상에 상기 주변부에 가까이 위치함-;
(a-3) 상기 노광 영역에 형성된 제3 얼라인먼트 마크 -상기 제3 얼라인먼트 마크는 상기 제1 중심축 상에 상기 제1 마크의 반대편 주변부에 가까이 위치함-; 및
(a-4) 상기 노광 영역에 형성된 제4 얼라인먼트 마크 -상기 제4 얼라인먼트 마크는 상기 제2 중심축 상에 상기 제2 마크의 반대편 주변부에 가까이 위치함-
을 포함하고,
(b) 상기 세트들 중의 제1 세트에서의 상기 제1 마크와 상기 세트들 중의 상기 제1 세트에 인접한 상기 세트들 중의 제2 세트에서의 상기 제3 마크와 상기 세트들 중의 상기 제1 세트에서의 상기 제2 마크와 상기 세트들 중의 상기 제2 세트에서의 상기 제4 마크를 이용하여 얼라인먼트 정밀도를 측정하는 단계를 더 포함하고,
상기 영역의 상기 주변부에 대하여 서로 반대편에 위치하는 상기 제1 및 제3 마크들의 대향하지 않는 측면들 및 상기 영역의 상기 주변부에 대하여 서로 반대편에 위치하는 상기 제2 및 제4 마크들의 대향하지 않는 측면들이 측정에 이용된다.
본 발명의 제2 국면에 따른 방법에 의하면, 상기 영역의 상기 주변부에 대하여 서로 반대편에 위치하는 상기 제1 및 제3 마크들의 대향하지 않는 측면들 및 상기 영역의 상기 주변부에 대하여 서로 반대편에 위치하는 상기 제2 및 제4 마크들의 대향하지 않는 측면들이 측정에 이용된다. 따라서, 그렇게 배열된 모든 노광 영역들에 노광이 조사되더라도, 상기 세트들 중의 하나에서의 상기 제1 및 제2 얼라인먼트 마크들의 어느 것도 상기 세트들 중의 다른 하나에서의 상기 제1 및 제2 얼라인먼트 마크들에 의해 영향을 받지 않는다.
그 결과, 상기 제1 및 제2 마크들 각각의 소망 윤곽선의 형성이 용이해지고, 이에 따라 패턴들의 얼라인먼트에 대한 측정 정밀도의 열화가 억제된다. 이는, 높은 측정 정밀도가 확보된다는 것을 의미한다.
상기 제1 및 제2 마크들 각각은 정사각형인 것이 바람직하다.
본 발명을 용이하게 실행할 수 있도록, 이하에서는 첨부 도면을 참조하여 발명을 설명한다.
도 1은 반도체 기판 또는 웨이퍼 상에 형성되는, 종래의 얼라인먼트 마크 세트의 개략 평면도.
도 2는 도 1에서 라인 II-II를 따라서 절취한, 도 1에 도시된 종래의 얼라인먼트 마크 세트의 개략 단면도.
도 3은 반도체 웨이퍼 상의 직사각형 노광 영역에 형성되는, 도 1 및 2에 도시된 종래의 세트에서의 얼라인먼트 마크들의 레이아웃을 도시하는 개략 평면도.
도 4는 반도체 웨이퍼 상의 도 1 내지 3에 도시된 종래의 얼라인먼트 세트들의 레이아웃을 도시하는 개략 평면도.
도 5는 도 1에서 라인 II-II를 따라서 절취한 도 1에 도시된 종래의 얼라인먼트 마크 세트의 개략 단면도로서, 마크의 내부 소자의 불필요한 경사 측면을 개략적으로 도시하는 도면.
도 6은 반도체 상의 노광 영역에 형성되는, 본 발명의 제1 실시예에 따른 얼라인먼트 마크 세트에서의 얼라인먼트 마크들의 레이아웃을 도시하는 개략 평면도.
도 7은 도 6의 제1 실시예에 따른 얼라인먼트 마크 세트에 의해 노광 영역에서의 얼라인먼트 정밀도를 측정하는 방법을 도시하는 개략 평면도.
도 8은 반도체 웨이퍼 상의 도 6의 제1 실시예에 따른 얼라인먼트 마크 세트들의 레이아웃을 도시하는 개략 평면도.
도 9는 도 1에서 라인 II-II와 같은 라인을 따라서 절취한, 도 6의 제1 실시예에 따른 세트의 얼라인먼트 마크의 개략 단면도.
도 10은 본 발명의 제2 실시예에 따른 얼라인먼트 마크 세트에 의해 노광 영역에서의 얼라인먼트 정밀도를 측정하는 방법을 도시하는 개략 평면도.
도 11은 반도체 웨이퍼 상의 노광 영역들 각각에 형성되는, 도 10의 제2 실시예에 따른 얼라인먼트 마크 세트들의 레이아웃을 도시하는 개략 평면도.
도 12는 반도체 웨이퍼 상의 노광 영역들 각각에 형성되는, 본 발명의 제3 실시예에 따른 얼라인먼트 마크 세트들의 레이아웃을 도시하는 개략 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 2, 3, 4 : 마크
6 : 축
7 : 노광 영역
본 발명의 양호한 실시예를 첨부된 도면을 참조하여 이하 상세히 설명된다.
[제1 실시예]
도 8에 도시된 바와 같이, 사각형의 노광 영역(7)의 로트가 반도체 웨이퍼(21) 상에 형성되거나 정의된다. 즉, 영역(7)이 웨이퍼(21) 상에서 매트릭스 어레이로 배열된다. 각각의 영역(7)에서, 본 발명의 제1 실시예에 따른 얼라인먼트 마크 세트가 형성되고, 도 6에 도시된 바와 같이 4개의 얼라인먼트 마크(1,2, 3, 및 4)를 포함한다.
4개의 얼라인먼트 마크(1, 2, 3, 및 4)가 도 6에 도시된 바와 같은 방식으로 배열된다. 구체적으로, 2개의 마크(1, 3)가 사각형의 노광 영역(7)의 세로 중심 축(6) 근처에 배치되고, 이 때 축(6)을 따르는 방향은 Y 방향으로 정의된다. 마크(1)가 영역(7)의 상단측(7a) 근처에 배치되고, 마크(3)는 하단부(7c) 근처에 배치된다. 도 6에서 마크(1)가 축(6)으로부터 왼쪽을 향해 거리 h1 만큼 시프트(즉, 오프셋)된다. 도 6에서 마크(3)가 축(6)으로부터 오른쪽을 향해 동일한 거리 h1 만큼 시프트(즉, 오프셋)된다. 따라서, 마크(1) 및 마크(3)은 축(6)으로부터 서로 반대 방향으로 시프트된다. 거리 h1는 축(6)으로부터 마크(1 또는 3)의 중앙까지를 측정한 것이다.
반면에, 남아있는 2개의 마크(2, 4)는 직사각형 노광 영역(7)의 가로 중심 축 근처에 위치하고, 축(5)을 따르는 방향은 X 방향으로서 정의된다. 마크(2)는 영역(7)의 오른쪽 장측(7b) 근처에 있고, 마크(4)는 왼쪽 장측(7d) 근처에 있다. 마크(2)가 도 6에서 거리 h2 만큼 축(5)으로부터 상측으로 시프트(즉, 오프셋)된다. 마크(4)는 도 6에서 동일한 거리 h2 만큼 축(5)으로부터 하측으로 시프트(즉, 오프셋)된다. 따라서, 마크(2, 4)는 축(5)으로부터 서로 반대 방향으로 시프트된다. 거리 h2는 축(5)으로부터 마크(2 또는 4)의 중심까지 측정된다.
모든 마크(1, 2, 3, 및 4)가 동일한 형태 및 동일한 구조를 가지므로, 마크(1)의 형태 및 구조가 이하 상세히 설명된다.
도 6에 도시된 바와 같이, 마크(1)는 사각 외부 소자(24) 및 사각 내부소자(25)을 포함한다. 내부 소자(25)는 외부 소자(24) 내에, 외부 소자(24)의 정중앙에 배치된다. 내부 소자(25)의 각각의 4 측면(길이로서 L2로 표시됨)은 외부 소자(24)의 4 측면(길이로서 L1으로 표시됨) 중 대응하는 하나에 평행하고, 이 때 L1＞L2이다.
마크(1 또는 3)의 오프셋 거리 h1는 마크(1 또는 3)의 측면 길이 L1의 1/2보다 크도록 결정된다. 즉, h1＞[(L1)/2]이다. 따라서, 마크(1 및 3)은 세로 중심축(6)으로부터 떨어져서 배치된다.
마크(2 또는 4)의 오프셋 거리 h2는 마크(2 또는 4)의 측면 길이 L1의 1/2 보다 크도록 결정된다. 즉, h2＞[(L1)/2]이다. 따라서, 마크(2 및 4)는 가로 중심축(5)으로부터 떨어져서 배치된다.
도 9는 마크(1)의 구조의 단면도를 도시하는 도면으로서, 도 1의 라인 Ⅱ-Ⅱ을 따라 절취한 단면도이다. 다른 마크(2, 3, 및 4)는 도 9에 도시된 것과 동일한 단면을 갖는다. 마크(1)는 다음과 같은 방식으로 형성된다.
먼저, 제1 층(22)이 반도체 웨이퍼(21)의 표면 상에 형성된다. 다음, 레지스트층(도시되지 않음)이 제1 층(22) 상에 형성되어 리소그래피 기술에 의해 특정한 형태로 패터닝된다. 그 다음, 패터닝된 레지스트층을 마스크로서 이용하여, 언더라잉 제1 층(22)이 선택적으로 에칭되어, 층(22)에서 제1 또는 하부 회로 패턴(도시되지 않음) 및 얼라인먼트 마크(1)의 외부 사각 소자(25)을 형성한다. 도 9로부터 명백한 바와 같이, 소자(25)는 층(22)에 형성된 사각 홀이다.
이어서, 제2 층(23)이 제1 층(22) 상에 형성되고 패터닝되어, 소자(25)의 하부 및 측면을 컨택트한다(즉, 제1 층(22)의 홀). 다음, 레지스트층(도시되지 않음)이 제2 층(23) 상에 형성되어 리소그래피 기술에 의해 패터닝됨으로써, 층(22)의 홀(25)에서 제2 또는 상부 회로 패턴(도시되지 않음) 및 층(23) 상의 얼라인먼트 마크(1)의 내부 사각 소자(24)을 형성한다. 도 6으로부터 명백한 바와 같이, 내부 소자(24)은 레지스트층의 사각 부분으로서 홀 또는 외부 소자(25) 내에 배치된다. 이렇게 형성된 패터닝된 레지스트층이 제2 층(23)에 대한 다음 에칭 프로세스에서 마스크로서 사용된다.
제1 실시예에 따른 마크(1, 2, 3, 및 4)를 포함하는 얼라인먼트 마크 세트가 사용되어, 제1 층(22)에 의해 형성된 제1 회로 패턴 및 패터닝된 레지스트층에 의해 형성된 제2 회로 패턴간의 얼라인먼트 정밀도를 측정한다. 이러한 경우, 내부 소자(24) 및 외부 소자(25)간의 상대적인 위치 관계가 측정된다.
예를 들면, 도 7 및 도 9에 도시된 바와 같이, 외부 소자(25)의 내측면25a) 및 내부 소자(24)의 대향면(25d)간의 거리 d1가 측정된다. 이와 동시에, 외부 소자(25)의 반대편 내측면(25b) 및 내부 소자(24)의 대향면(24b)간의 거리 d2가 측정된다. 거리 d1 및 d2의 값이 동일하면, 제1 또는 하부 회로 패턴이 제2 또는 상부 회로 패턴으로 정확하게 오버레이된다는 것이 판정된다(즉, 바람직한 얼라인먼트 정밀도로). 때때로, 거리 d1 및 d2간의 차(d1 - d2)의 값이 특정한 범위 내에 있는지의 여부가 판정된다. 따라서, X 방향으로의 얼라인먼트 정밀도가 얻어진다.
유사한 방식으로, 외부 소자(25)의 내측면 및 내부 소자(24)의 대향면간의 거리 d3가 측정된다. 이와 동시에, 외부 소자(25)의 반대편 내측면 및 내부소자(24)의 대향면간의 거리 d4가 측정된다. 거리 d3 및 d4의 값이 동일하면, 제1 또는 하부 회로 패턴이 제2 또는 상부 회로 패턴으로 정확하게 오버레이된다는 것이 판정된다(즉, 양호한 얼라인먼트 정밀도로). 때때로, 거리 d3 및 d4간의 차(d3 - d4)값이 특정한 범위 내에 있는지의 여부가 판정된다. 따라서, Y 방향으로의 얼라인먼트 정밀도가 얻어진다.
제1 또는 하부 회로 패턴이 제2 또는 상부 회로 패턴으로 양호한 얼라인먼트 정밀도로 오버레이되는한 어떠한 순차적인 프로세스도 적용되지 않는다.
거리 d1, d2, d3 및 d4가 공지된 적절한 장치를 이용하여 공지된 레이저-스캐닝 방법 또는 화상-프로세싱 방법에 의해 측정된다.
상술한 바와 같이, 도 6의 제1 실시예에 따른 얼라인먼트 마크로, 2개의 마크(1 및 3)가 세로 중심축(6)에 대하여 동일한 거리 h1 만큼 반대 방향으로 시프트되는 방식으로 직사각형 노광 영역(7)의 단부(7a, 7c) 부근에 각각 배치된다. 유사하게, 나며지 2개의 마크(2 및 4)가 주평 중심 축(5)에 대하여 동일한 거리 h2 만큼 반대 방향으로 시프트되는 방식으로 영역(7)의 장부(7b, 7d) 부근에 각각 배치된다.
따라서, 제1 실시예에서의 얼라인먼트 마크 세트를 각각 포함하는 노광 영역(7)의 로트가 도 8에 도시된 바와 같이 매트릭스 어레이로 배열될 때, 2개의 노광 영역(7)에 속하는 2개의 인접한 얼라인먼트 마크(1, 2, 3 및 4) 중 어느것도 서로 인접하여 배치되지 않는다. 예를 들면, 도 8에 도시된 바와 같이, 타원(9)에 의해 둘러싸인 마크(1 및 3)가 인접한 영역(7)의 공통 단부를 따라 반대 방향으로시프트(즉, 위로 및 아래로)된다. 이는 마크(1 및 3)가 충분히 서로 분리되어 있다는 것을 의미한다. 즉, 이들 마크(1 및 3)는 제2 층(23) 상에서 레지스트 층을 패터닝하는 리소그래피 프로세스에서 사용된 노광에 의한 나쁜 영향을 서로 미치지 않는다.
유사하게, 타원(8)에 의해 둘러싸인 나머지 2개의 마크(2 및 4)가 인접한 영역(7)의 공통 장부를 따라 서로 반대 방향으로 시프트(즉, 좌우로)된다. 이는 이들 마크(2 및 4)가 서로 충분히 분리되어 있다는 것을 의미한다. 즉, 이들 마크(2 및 4)는 동일한 노광에 의해 서로 나쁜 영향을 전혀 미치지 않는다는 것을 의미한다.
따라서, 상술된 종래의 얼라인먼트 마크 세트와는 달리, 사각 내부 소자(25)의 파괴 또는 변형이 그 측부에서 전혀 발생하지 않고, 양호한 형태 및/또는 윤곽이 용이하게 형성될 수 있다. 따라서, 내부 소자(25)의 측면의 윤곽이 정확하게 검출되어, 측정 오차를 감소시키고 측정 정밀도를 향상시킨다. 이는 반도체 디바이스의 제조 생산량을 향상시킨다.
[제2 실시예]
도 10은 본 발명의 제2 실시예에 따른 얼라인먼트 마크 세트를 도시하는 도면으로서 4개의 사각 얼라인먼트 마크(31, 32, 33, 및 34)를 포함한다. 이러한 얼라인먼트 마크 세트가 각각 웨이퍼(21) 상에서 매트릭스 어레이로 배열된 직사각형 노광 영역(7)에 형성되는데, 이는 제1 실시예에서 언급되었다.
도 10에 도시된 제2 실시예에 따른 얼라인먼트 마크 세트와 함게, 얼라인먼트 마크(31, 32, 33 및 34)가 다음과 같은 방식으로 형성된다.
도10에 도시된 바와 같이, 제1 실시예에서와는 달리, 2개의 마크(31 및 33) 모두가 직사각형 노광 영역(7)의 세로 중심 축(6) 상에 배치된다. 즉, 2개의 마크(31 및 33)는 오프셋을 갖지 않는다. 또한, 마크(31)가 영역(7)의 상단부로부터 거리 k1 만큼 떨어져 있고, 마크(33)는 하단부(7c)로부터 동일한 거리 k1 만큼 떨어져 있다. 단부(7a 또는 7c)로부터 반대편 마크(31 또는 33) 까지의 거리 k1가 측정된다. 마크(31 및 33)가 축(6)을 따라 거리 k3 만큼 서로 떨어져 있고, 이는 Y 방향으로 마크(31 및 33)의 반대편 측간에 측정된다.
양호하게, 거리 k1는 50㎛ 이상이다. 더 바람직하게, 거리 k1는 100㎛ 이상이다. 마크(31 및 33)의 반대편 측간의 거리는 100㎛ 이상으로 설정된다.
반면에, 2개의 마크(32 및 34)는 직사각형 노광 영역(7)의 가로 중심 축(5) 상에 배치된다. 즉, 마크(32 및 34)는 오프셋을 가지지 않는다. 또한, 마크(32)는 영역(7)의 오른쪽 장측(7b)로부터 거리 k2 만큼 떨어져 있고, 마크(34)는 왼쪽 장착(7d)로부터 동일한 거리 k2 만큼 떨어져 있다. 거리 k2는 영역(7)의 장부(7b 또는 7d)로부터 마크(32 또는 34)의 반대편 측으로부터 측정된다. 마크(32 및 34)는 축(5)을 따라 거리 k4 만큼 서로 떨어져 있고, 이는 X 방향으로 마크(32 및 34)의 반대편 측간에 측정된다.
양호하게, 거리 k2는 50㎛ 이상이다. 더 바람직하게, 거리 k2는 100㎛ 이상이다. 마크(32 및 34)의 반대편 측간의 거리 k4는 100㎛ 이상이다.
4개의 마크(31, 32, 33, 및 34)가 상술된 방식으로 영역(7)에서 배열되므로,마크(110, 111, 112, 및 113)를 포함하는 종래의 얼라인먼트 마크 및 제1 실시예에 따른 마크(1, 2, 3, 및 4)를 포함하는 얼라인먼트 마크 세트에 비해 영역(7)의 중심부를 향하여 시프트된 위치에 배치된다.
모든 마크(31, 32, 33, 및 34)는 제1 실시예에서의 마크(1, 2, 3, 및 4)와 동일한 형태 및 구조를 갖는다.
제2 실시예에 따른 마크(31, 32, 33, 및 34)를 포함하는 얼라인먼트 마크 세트가 사용되어, 제1 층(22)에 의해 형성된 제1 회로 패턴 및 제2 회로 패턴간의 얼라인먼트 정밀도를 측정한다. 이러한 경우 소자(24, 25)간의 상대적인 위치 관계가 측정된다.
예를 들면, 도 10에 도시된 바와 같이, 마크(32 및 34)의 외부 및 내부 소자(24, 25)간의 거리 d1이 측정되고, 마크(32 및 34)의 외부 및 내부 소자(24, 25)간의 거리 d2가 측정된다. 따라서, X 방향으로의 얼라인먼트 정밀도가 얻어진다. 유사하게, 마크(31 및 33)의 외부 및 내부 소자(24, 25)간의 거리 d3이 측정되고, 외부 및 내부 소자(24, 25)간의 거리 d4가 측정된다. 따라서, Y 방향에서의 얼라인먼트 정밀도가 얻어진다. 거리간의 차(d1 - d2)의 값, 및 거리간의 차(d3 - d4)의 값, 즉 Y 및 X 방향에서의 얼라인먼트 정밀도에 따라, 제1 또는 하부 회로 패턴이 제2 또는 상부 회로 패턴으로 정확하게 오버레이되는지의 여부가 판정된다(즉, 양호한 얼라인먼트 정밀도로).
도 10의 제2 실시예에 따른 얼라인먼트 마크 세트에서, 마크(31 및 33)가 각각 영역(7)의 단측(7a 및 7c)으로부터 동일한 거리 k1에 있는 방식으로 노광영역(7)의 중심을 향해 시프트된 위치에서 축(6) 상에 배치된다. 유사하게, 마크(32 및 34)가 각각 장측(7b 및 7d)으로부터 동일한 거리 k2에 있는 방식으로 노광 영역(7)의 중심을 향해 시프트된 위치에서 축(5) 상에 배치된다.
따라서, 제2 실시예에서의 얼라인먼트 마크 세트를 각각 갖는 노광 영역(7)의 로트가 매트릭스 어레이로 얼라인먼트될 때, 도 11에 도시된 바와 같이, 2개의 인접한 노광 영역(7)에서의 모든 얼라인먼트 마크(31, 32, 33, 및 34)가 서로 충분히 긴 거리에서 배열된다. 예를 들면, 도 11에 도시된 바와 같이, 타원(39)에 의해 둘러싸인 마크(31 및 33)가 인접한 영역(7)의 공통 장측부를 따라 반대 방향으로 시프트된다. 이는 마크(31 및 33)가 서로 충분히 떨어져 있음을 의미한다. 즉, 이들 마크(31 및 33) 중 어느 것도 노광에 의해 서로 나쁜 영향을 미치지 않는다는 것을 의미한다.
유사하게, 타원(38)에 의해 둘러싸인 마크(32 및 34)가 인접한 영역(7)의 공통 단부를 따라 반대 방향으로 시프트된다. 이는 마크(32 및 34)가 서로 충분히 떨어져 있음을 의미한다. 즉, 이들 마크(32 및 34) 중 어느 것도 노광에 의해 서로 나쁜 영향을 미치지 않는다는 것을 의미한다.
따라서, 제1 실시예에서와 같이, 내부 소자(25)의 파괴 또는 변형이 그 측면에서 발생하지 않고, 양호한 형태 및/또는 구분선이 형성될 수 있다. 따라서, 내부 소자(25)의 측면의 구분선이 정확하게 검출될 수 있어, 측정 오차를 감소시키고, 측정 정밀도를 향상시킨다.
[제3 실시예]
도 12는 본 발명의 제3 실시예에 따른 얼라인먼트 정밀도 측정법에서 사용되는 얼라인먼트 마크 세트를 나타낸다. 이 세트는, 제1 실시예에서 언급한 바와 같이 웨이퍼(21) 상에 매트릭스 어레이로 배열된 직사각형 노광 영역(7) 각각에 형성된다. 이 세트는 4개의 얼라인먼트 마크(41, 42, 43 및 44)를 포함한다.
도 12에 도시된 바와 같이, 제2 실시예에서와 마찬가지로, 얼라인먼트 마크(41 및 43)은 모두 직사각형 노광 영역(7)의 세로 중심 축(6) 상에 위치된다. 달리 말하면, 마크(41 및 43)은 축(6)에 대해 오프셋을 갖지 않는다. 또한, 마크(41)은 영역(7)의 상부 단측(7a) 인근에 일정 거리만큼 떨어져 있으며, 마크(43)은 하부 단측(7b) 인근에 동일한 거리만큼 떨어져 있다.
다른 한 편으로, 마크(42 및 44)는 모두 영역(7)의 가로 중심 축(5) 상에 위치된다. 달리 말하면, 마크(42 및 44)는 축(5)에 대해 오프셋을 갖지 않는다. 또한, 마크(42)는 영역(7)의 오른쪽 장측(7b) 인근에 일정 거리만큼 떨어져 있으며, 마크(44)는 영역의 왼쪽 장측(7d) 인근에 일정 거리만큼 떨어져 있다.
모든 마크(41, 42, 43 및 44)는, 제1 실시예의 마크(1, 2, 3 및 4)와 모양 및 구조가 동일하다.
다음에, 제3 실시예에 따른 얼라인먼트 정밀도 측정법이 이하로 설명되며, 여기서 마크(41, 42, 43 및 44)를 포함하는 얼라인먼트 마크 세트가 사용된다.
X 방향으로 얼라인먼트 정밀도를 측정하기 위해, 도 12에 도시된 바와 같이, 축(6) 상에 얼라인먼트된 마크(41 및 43)[축(5) 상에 얼라인먼트된 마크(42 및 44)가 아님]이 사용된다. 구체적으로는, 마크(41)의 외부 소자(24)의 내측면과,마크(41)의 내부 소자(25)의 대향면(25d)간의 거리 d1이 측정된다. 동시에, 마크(41)의 외부 소자(24)의 반대편 내측면과, 마크(41)의 내부 소자(25)의 대향면(25b)간의 거리 d2가 측정된다. 이와 유사하게, 마크(43)의 외부 소자(24)의 내측면과, 마크(43)의 내부 소자(25)의 대향면(25d)간의 거리 d1이 측정된다. 동시에, 마크(43)의 외부 소자(24)의 반대편 내측면과, 마크(43)의 내부 소자(25)의 대향면(25b)간의 거리 d2가 측정된다.
마크(41 과 43)의 거리의 차(d1 - d2)의 값에 따라, 제1 또는 하부 회로 패턴이, X 방향으로 원하는 얼라인먼트 정밀도로 제2 또는 상부 회로 패턴과 오버랩되는지가 판정된다.
Y 방향으로의 얼라인먼트 정밀도를 측정하기 위해, 축(5) 상에 얼라인먼트된 마크(42 및 44)[축(6) 상에 얼라인먼트된 마크(41 및 43)가 아님]이 사용된다. 구체적으로는, 마크(42)의 외부 소자(24)의 내측면과, 마크(42)의 내부 소자(25)의 대향면(25a) 사이의 거리 d3이 측정된다. 동시에, 마크(42)의 외부 소자(24)의 반대편 내측면과, 마크(41)의 내부 소자(25)의 대향면(25c) 사이의 거리 d4가 측정된다. 이와 유사하게, 마크(44)의 외부 소자(24)의 내측면과, 마크(44)의 내부 소자(25)의 대향면(25d) 사이의 거리 d3이 측정된다. 동시에, 마크(44)의 외부 소자(24)의 반대편 내측면과, 마크(44)의 내부 소자(25)의 대향면(25b) 사이의 거리 d4가 측정된다.
마크(42 및 43)의 차 (d3 - d4)의 값에 따라, 제1 또는 하부 회로 패턴이, Y 방향으로 원하는 얼라인먼트 정밀도로 제2 또는 상부 회로 패턴과 오버랩되는지가판정된다.
도 12로부터 알 수 있는 바와 같이, 마크(41 및 43)은 Y 방향으로 얼라인먼트되고 서로 인접하며, 반면 마크(42 및 44)는 X 방향으로 얼라인먼트되고 서로 인접한다. 따라서, 도 3 및 4를 참조하여 설명된 종래의 얼라인먼트 정밀도 측정법과 유사하게, 마크(41)의 내부 소자(25)의 측면(25a), 마크(43)의 내부 소자(25)의 측면(25c), 마크(42)의 내부 소자(25)의 측면(25b), 및 마크(44)의 내부 소자(25)의 측면(25d)에서, 파손 및 변형이 발생할 개연성이 있다.
그런데, 전술한 바와 같이, Y 방향 정밀도를 측정하기 위해, 마크(41 및 43)의 파손 또는 변형된 면(25a 및 25c)은 사용되지 않는다[즉, 마크(41 및 43)의 면(25b 및 25d)이 사용됨]. 따라서, 측정 정밀도가 열화될 개연성은 거의 없다. 달리 말하면, 종래의 방법에 비해 보다 높은 정밀도로 얼라인먼트가 측정될 수 있다.
전술한 제3 실시예에 따른 방법과 함께, 얼라인먼트 마크 세트는 종래의 마크 세트와 거의 동일하다. 제3 실시예의 방법에 대해 임의의 얼라인먼트 마크 세트(제1 및 제2 실시예에 따른 세트들을 포함)가 사용될 수 있음은 자명하다.
전술한 제1 내지 제3 실시예에서, 노광 영역(7) 내의 매 얼라인먼트 마크마다의 내부 및 외부 소자(25 및 24)는 정사각형이다. 이는, 측정 장치와 더불어 얼라인먼트 측정 동작을 행하기 용이하도록 한다. 그런데, 본 발명은 이들 경우에만 한정되지는 않는다. 소자(25 및 24)가 필요에 따라 다른 형태를 가질 수 있음은자명하다.
또한, 전술한 제1 내지 제3 실시예에서, 얼라인먼트 마크 세트는, 각 노광 영역 내에 4개의 얼라인먼트 마크를 포함한다. 이는, 측정 장치와 더불어 얼라인먼트 측정 동작을 행하기 용이하도록 하며, 얼라인먼트 마크 세트를 위한 패턴을 단순화한다. 그런테 본 발명은 이 경우에만 한정되지는 않는다. 이 세트가 적어도 두개의 얼라인먼트 마크를 포함하는 것으로 충분하다. 자명한 것이나. 이 세트는 노광 영역 내에 5개 또는 그 이상의 얼라인먼트 마크를 포함할 수 있다.
본 발명의 바람직한 형태가 설명되었지만, 본 발명의 정신을 벗어나지 않고서 변경이 가능함은 당업자들에게는 자명할 것이다. 따라서, 본 발명의 범위는 첨부된 청구항들에 의해서만 결정된다.

Claims (8)

  1. 얼라인먼트 마크 세트에 있어서,
    (a) 노광 영역에 형성된 제1 얼라인먼트 마크 -상기 영역은 주변부, 제1 중심축, 및 상기 제1 중심축과 직교하는 제2 중심축을 갖고, 상기 제1 얼라인먼트 마크는 상기 제1 중심축에 가까이 상기 제2 중심축에서 떨어져서 위치함-; 및
    (b) 상기 노광 영역에 형성된 제2 얼라인먼트 마크 -상기 제2 얼라인먼트 마크는 상기 제2 중심축에 가까이 상기 제1 중심축에서 떨어져서 위치함- 를 포함하고,
    (c) 상기 노광 영역들이 평면에서 동일 배향을 갖도록 규칙적으로 배열되는 경우, 상기 세트들 중의 하나에서의 상기 제1 및 제2 얼라인먼트 마크들 각각이 상기 세트들 중의 다른 하나에서의 상기 제1 및 제2 얼라인먼트 마크들에 가까이 위치하지 않으며, 그에 따라 모든 영역들에의 노광의 조사가 확보되는
    것을 특징으로 하는 얼라인먼트 마크 세트.
  2. 제1항에 있어서, 상기 제1 및 제2 마크들 각각은 정사각형인 것을 특징으로 하는 얼라인먼트 마크 세트.
  3. 제1항에 있어서,
    (c) 상기 노광 영역에 형성된 제3 얼라인먼트 마크 -상기 제3 얼라인먼트 마크는 상기 제1 중심축에 가까이 상기 제2 중심축에서 떨어져서 위치하고, 상기 제3 얼라인먼트 마크는 상기 제1 중심축으로부터 상기 제2 중심축을 따라 상기 제1 얼라인먼트 마크에 대해 반대 방향으로 시프트됨-; 및
    (d) 상기 노광 영역에 형성된 제4 얼라인먼트 마크 -상기 제4 얼라인먼트 마크는 상기 제2 중심축에 가까이 상기 제1 중심축에서 떨어져서 위치하고, 상기 제4 얼라인먼트 마크는 상기 제2 중심축으로부터 상기 제1 중심축을 따라 상기 제2 얼라인먼트 마크에 대해 반대 방향으로 시프트됨-
    를 더 포함하는 것을 특징으로 하는 얼라인먼트 마크 세트.
  4. 제1항에 있어서,
    (c) 상기 노광 영역에 형성된 제3 얼라인먼트 마크 -상기 제3 얼라인먼트 마크는 상기 제1 중심축에 가까이 상기 제2 중심축에서 떨어져서 위치하고, 상기 제3 얼라인먼트 마크는 상기 제1 얼라인먼트 마크와 함께 상기 제1 중심축 상에 위치함-; 및
    (d) 상기 노광 영역에 형성된 제4 얼라인먼트 마크 -상기 제4 얼라인먼트 마크는 상기 제2 중심축에 가까이 상기 제1 중심축에서 떨어져서 위치하고, 상기 제4 얼라인먼트 마크는 상기 제2 얼라인먼트 마크와 함께 상기 제2 중심축 상에 위치함-
    를 더 포함하는 것을 특징으로 하는 얼라인먼트 마크 세트.
  5. 제4항에 있어서, 상기 제1 및 제3 마크들이 반대편 주변부로부터 등거리로 떨어져 있고, 상기 제2 및 제4 마크들이 반대편 주변부로부터 등거리로 떨어져 있는 것을 특징으로 하는 얼라인먼트 마크 세트.
  6. 제4항에 있어서, 상기 제1 및 제3 마크들이 상기 주변부로부터 100 ㎛ 이상의 등거리로 떨어져 있고, 상기 제2 및 제4 마크들이 상기 주변부로부터 100 ㎛ 이상의 등거리로 떨어져 있는 것을 특징으로 하는 얼라인먼트 마크 세트.
  7. 얼라인먼트 마크 세트들이 사용중인 평면에서 동일 배향을 갖도록 규칙적으로 배열되는, 패턴들의 얼라인먼트를 측정하는 방법에 있어서,
    (a) 상기 평면 상에 상기 얼라인먼트 마크 세트들을 서로 인접하도록 배열하는 단계를 포함하되, 상기 세트들 각각은,
    (a-1) 노광 영역에 형성된 제1 얼라인먼트 마크 -상기 영역은 주변부, 제1 중심축, 및 상기 제1 중심축과 직교하는 제2 중심축을 갖고, 상기 제1 얼라인먼트 마크는 상기 제1 중심축 상에 상기 주변부에 가까이 위치함-;
    (a-2) 상기 노광 영역에 형성된 제2 얼라인먼트 마크 -상기 제2 얼라인먼트 마크는 상기 제2 중심축 상에 상기 주변부에 가까이 위치함-;
    (a-3) 상기 노광 영역에 형성된 제3 얼라인먼트 마크 -상기 제3 얼라인먼트 마크는 상기 제1 중심축 상에 상기 제1 마크의 반대편 주변부에 가까이 위치함-; 및
    (a-4) 상기 노광 영역에 형성된 제4 얼라인먼트 마크 -상기 제4 얼라인먼트 마크는 상기 제2 중심축 상에 상기 제2 마크의 반대편 주변부에 가까이 위치함-
    을 포함하고,
    (b) 상기 세트들 중의 제1 세트에서의 상기 제1 마크와 상기 세트들 중의 상기 제1 세트에 인접한 상기 세트들 중의 제2 세트에서의 상기 제3 마크와 상기 세트들 중의 상기 제1 세트에서의 상기 제2 마크와 상기 세트들 중의 상기 제2 세트에서의 상기 제4 마크를 이용하여 얼라인먼트 정밀도를 측정하는 단계를 더 포함하고,
    상기 영역의 상기 주변부에 대하여 서로 반대편에 위치하는 상기 제1 및 제3 마크들의 대향하지 않는 측면들 및 상기 영역의 상기 주변부에 대하여 서로 반대편에 위치하는 상기 제2 및 제4 마크들의 대향하지 않는 측면들이 측정에 이용되는 것을 특징으로 하는 패턴들의 얼라인먼트 측정 방법.
  8. 제7항에 있어서, 상기 제1 및 제2 마크들 각각은 정사각형인 것을 특징으로 하는 패턴들의 얼라인먼트 측정 방법.
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