KR20010052808A - 반도체 레이저, 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

SiC으로 이루어진 기판의 표면 상에 AlxGa1-xN 패턴(0 ≤x ≤1)이 형성되어 있다. AlxGa1-xN 패턴은 면내에 이산적(離散的)으로 분포한다. 기판의 표면 및 AlxGa1-xN 패턴을 AlyGa1-yN 버퍼층(0 ≤y ≤1)이 덮는다. AlyGa1-yN 버퍼층 상에 레이저 구조가 형성되어 있다. 소자 저항의 증가를 억제하며, 전위 밀도도 저감시킬 수 있는 반도체 레이저가 제공된다.

Description

반도체 레이저, 반도체 장치 및 그의 제조 방법{SEMICONDUCTOR LASER, SEMICONDUCTOR APPARATUS AND MANUFACTURING METHOD THEREOF}
최근, GaN계 재료를 사용한 발광 소자의 개발이 번성하고 있고, 현재까지 청색 및 녹색의 고휘도 발광 다이오드(LED)가 제품화되어 있다. 또한, 청자색 레이저에 관해서도, 본 출원인을 포함하여 지금까지 많은 연구 기관에서 실온(室溫) 발진이 달성되어, 제품화를 향하여 정력적으로 연구가 추진되고 있다. 사파이어(Al2O3) 기판을 사용한 GaN계 레이저가 제작되어, 1000 시간의 실온 연속 발진(CW 발진)이 확인되었다(S.Nakamura et al., Japanese Journal of Applied Physics, vol.35, p.L74, 1996 참조).
사파이어 기판을 사용한 단파장 반도체 레이저의 제조 방법에 대해서 간단하게 설명한다. 먼저, (0001)면을 주면(主面)으로 하는 사파이어 기판 상에 저온으로 GaN 버퍼층을 형성한다. 이하, 도 39 내지 도 42를 참조하여, GaN 버퍼층의 형성 방법을 설명한다.
도 39에 나타낸 바와 같이, (0001)면을 주면으로 하는 사파이어 기판(200)의 주면 상에 유기 금속 기상 성장(MOVPE)에 의해 두께 1∼2㎛의 GaN층(201)을 성장시킨다. GaN층(20l)의 표면 상에 화학 기상 퇴적(CVD)에 의해 두께 lOO∼3OO㎚의 SiO2막을 퇴적시킨다. 이 SiO2막을 불화수소산을 사용하여 패터닝하여, 스트라이프 형상의 SiO2패턴(2O2)을 남긴다. SiO2막의 패터닝 후, 기판 표면을 충분히 수세한다.
도 40에 나타낸 바와 같이, 기판 표면 상에 MOVPE에 의해 GaN층을 성장시킨다. 성장 초기에서는 GaN층(20l)이 노출되어 있는 영역 상에만 GaN층(203)이 성장된다. GaN층의 성장을 계속적으로 행하면, 횡방향으로의 성장이 개시되어, 도 41에 나타낸 바와 같이, SiO2패턴(202) 상에도 GaN층(204)이 퇴적되기 시작한다.
성장을 계속적으로 더 행하면, 서로 인접하는 GaN층(204)끼리가 접하여, 기판 전면(全面)이 GaN층으로 덮인다. 최종적으로는, 도 42에 나타낸 바와 같이, 표면이 대략 평탄한 GaN 버퍼층(205)을 얻을 수 있다.
도 43은 GaN 버퍼층(205) 내의 전위 상태를 모식적으로 나타낸다. 사파이어와 GaN과의 격자 부정합에 의해, 사파이어 기판(200)과 GaN층(20l)과의 계면으로부터 전위(206, 207)가 GaN층(20l) 내로 확산된다. SiO2패턴(202)이 배치된 영역에 형성된 전위(206)는 SiO2패턴(202)보다도 위쪽으로는 확산되지 않는다. SiO2패턴(202)이 배치되지 않은 영역에서는, 전위(207)가 GaN 버퍼층(205) 내까지 관통하여 확산된다.
SiO2패턴(205)의 위쪽 영역(208)은 GaN의 횡방향 성장에 의해 형성된 것이다. 따라서, SiO2패턴(2O2)의 위쪽 영역(208) 내에는 전위가 침입하지 않아, 이 영역(208) 내의 전위 밀도가 낮아진다.
도 44에 나타낸 바와 같이, 도 39로부터 도 42까지의 공정을 반복하여, SiO2패턴(209) 및 GaN 버퍼층(210)을 형성할 수도 있다. 이 경우, 기판의 법선 방향으로부터 보았을 때, SiO2패턴(2O9)은 그 아래의 SiO2패턴(2O2)이 배치되지 않은 영역과 대략 겹치도록 배치된다.
GaN 버퍼층(205) 내의 전위(207)의 연신(延伸)이 SiO2패턴(209)에 의해 방지된다. 따라서, GaN 버퍼층(205) 상에 전위 밀도가 낮은 2층째의 GaN 버퍼층(210)을 형성할 수 있다. 이 방법에 의하면, GaN 버퍼층 전체의 전위 밀도를 낮게 할 수 있으나, 공정 수가 증가하여, 제조 비용의 상승을 초래한다.
다음으로, GaN 버퍼층 상에 레이저 구조를 형성하는 방법을 설명한다. GaN 버퍼층 상에 n형 GaN 중간층, n형 Al0.09Ga0.91N 클래드층, n형 GaN 광 가이드층(separated confinement hetero structure(SCH) layer), InGaN 다중 양자(量子) 웰(well)층, p형 Al0.18Ga0.82N 오버플로 방지층, p형 GaN 광 가이드층, p형 Al0.09Ga0.91N 클래드층, 및 p형 GaN 콘택트층을 적층시킨다. 이들 층의 성장은, 예를 들어, MOVPE에 의해 실행된다.
p형 GaN 콘택트층 및 p형 AlGaN 클래드층을 부분적으로 건식 에칭하여 리지(ridge) 구조를 남긴다. 리지 구조가 남아 있지 않은 영역에 n형 GaN 중간층의 일부를 노출시킨다. 전면을 SiO2막으로 덮어, 리지 구조의 상면 일부 및 n형 GaN 중간층의 표면 일부가 노출되도록 SiO2막을 패터닝한다. 노출된 리지 구조의 표면 상에 Ni/Au의 2층 구조를 갖는 p측 전극을 형성한다. 노출된 n형 GaN 중간층의 표면 상에 Ti/Au의 2층 구조를 갖는 n측 전극을 형성한다. 마지막으로, 건식 에칭에 의해, 공진기(共振器) 면으로 되는 한쌍의 평행한 단면(端面)을 형성한다.
건식 에칭에 의해 공진기 단면을 형성하는 것은, 사파이어 기판을 벽개(劈開)하는 것이 곤란하기 때문이다. 에칭에 의해 형성된 공진기 면은, 벽개에 의해 형성된 공진기 면에 비하여 평활성이 뒤떨어진다. 따라서, 사파이어 기판을 사용한 단파장 반도체 레이저의 역치 전류가 벽개에 의해 공진기 단면을 형성한 반도체 레이저의 그것보다도 크다. 예를 들면, 상술한 반도체 레이저의 역치 전류 밀도는 3.6 ㎄/㎠ 정도이다.
또한, 사파이어에 전기 전도성이 없기 때문에, 기판 뒷면에 n측 전극을 형성할 수 없다. 따라서, n형 GaN 중간층의 표면을 노출시켜, 이 부분에 n측 전극을 형성하는 것이 필요하게 된다.
사파이어 기판을 이용하는 것의 본질적인 과제를 해결하기 위해, SiC 기판을 사용하는 것이 제안되어 있다(A.Kuramata, K.Domen, R.Soejima, K.Hirono, S.Kubota and T.Tanahasi, Japanese Journa1 of Applied Physics Vo1.36(1997) L1130, 및 G.E.Bulman et al, Device Research Conference Ⅳ-B-8, 1997 참조).
도 45를 참조하여, SiC 기판을 사용한 반도체 레이저의 제조 방법을 설명한다.
(0001) Si면을 주면으로 하는 육면체 결정의 6H-SiC 기판(231)을 준비한다. SiC 기판(231)에는 n형 도전성이 부여되어 있다. SiC 기판(231)의 표면 상에, MOVPE에 의해 n형 Al0.1Ga0.9N 버퍼층(232), n형 GaN 버퍼층(233), n형 Al0.09Ga0.91N 클래드층(234), n형 GaN 광 가이드층(235), InGaN 다중 양자 웰층(236), p형 Al0.18Ga0.82N 전자 블록층(237), p형 GaN 광 가이드층(238), p형 Al0.09Ga0.91N 클래드층(239), 및 p형 GaN 콘택트층(240)을 차례로 성장시킨다.
AlGaN 버퍼층(232)의 두께는 0.15㎛, GaN 버퍼층(233)의 두께는 0.1㎛, AlGaN 클래드층(234)의 두께는 0.5㎛, GaN 광 가이드층(235)의 두께는 0.1㎛이다. 이들 n형의 층에 첨가된 불순물은 Si이고, 그의 농도는 3 ×1O18㎝-3이다.
InGaN 다중 양자 웰층(236)은 도핑되지 않은 In0.03Ga0.97N으로 이루어진 4층의 배리어층과 도핑되지 않은 In0.15Ga0.85N으로 이루어진 3층의 웰층을 번갈아 적층시킨 적층 구조를 갖는다. 배리어층의 두께는 5㎚이고, 웰층의 두께는 4㎚이다. 또한, 배리어층을 5층, 웰층을 4층으로 하고, 배리어층의 두께를 5㎚, 웰층의 두께를 2.5㎚로 할 수도 있다.
AlGaN 전자 블록층(237)의 두께는 20㎚, GaN 광 가이드층(238)의 두께는 0.1㎛, AlGaN 클래드층(239)의 두께는 0.5㎛, GaN 콘택트층(240)의 두께는 0.2㎛이다. 이들 p형의 층에 첨가된 불순물은 Mg이고, 그의 농도는 5 ×1O19㎝-3이다.
p형 GaN 콘택트층(240) 및 p형 AlGaN 클래드층(239)의 일부를 에칭하여, 일 방향으로 긴 리지(241)를 남긴다. 리지(241)의 폭은 3.5㎛이다. SiC 기판(23l)의 뒷면 상에 Ni, Ti 및 Au을 차례로 퇴적시켜 n측 전극(243)을 형성한다. 리지(241)의 표면 및 p형 AlGaN 클래드층(239)의 표면을 SiO2막(242)으로 덮는다.
Si02막(242)에 리지(241)의 상면을 노출시키는 것과 같은 개구를 형성한다. 이 개구의 내면 상 및 SiO2막(242)의 표면 상에 Ni, Ti 및 Au을 차례로 퇴적시켜, p측 전극(244)을 형성한다. 공진기 길이가 700㎛로 되도록 소자 분할함으로써, GaN계 반도체 레이저가 완성된다.
SiC 기판은 벽개가 가능하기 때문에, 고성능 광 공진기를 용이하게 제작할 수 있다. 또한, SiC은 전기 전도성을 갖기 때문에, 기판의 뒷면에 한쪽 전극을 배치할 수 있다. 이것에 의해, 소자 구조가 간단해진다. 또한, SiC과 GaN과의 격자 정수의 차가 작기 때문에, 결함 밀도가 작은 GaN층을 에피택셜(epitaxial) 성장시키는 것이 가능하다. 또한, SiC의 열확산 계수가 사파이어의 그것보다도 크기 때문에, SiC 기판을 사용하는 것은 방열 특성을 높이는 점에서도 효과적이다.
SiC 기판을 사용한 반도체 레이저의 제작에, 도 39 내지 도 42에서 설명한 전위 저감 방법을 적용시킴으로써, 전위 밀도가 낮은 GaN 버퍼층을 형성할 수 있다. 그런데, 전위 저감 방법에서 사용하는 SiO2패턴(202)은 절연체이다. 따라서, SiO2패턴(2O2)이 배치된 부분을 전류가 통과할 수 없어, 소자 저항이 증가하게 된다.
본 발명은 반도체 레이저, 반도체 장치 및 그의 제조 방법에 관한 것으로, 특히, 전위 밀도가 낮은 반도체 영역을 갖는 반도체 레이저, 반도체 장치 및 그의 제조 방법에 관한 것이다.
도 1은 제 1 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 2는 제 1 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 3은 제 1 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 4는 제 1 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 5는 제 1 실시예에 의한 반도체 레이저의 단면도.
도 6은 제 2 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 7은 제 2 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 8은 제 2 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 9는 제 2 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 10은 제 3 실시예에 의한 반도체 레이저의 단면도.
도 11은 제 3 실시예에 의한 반도체 레이저의 버퍼층 내의 전위 상태를 모식적으로 나타낸 단면도.
도 12는 제 4 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 13은 제 4 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 14는 제 4 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 15는 제 4 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 16은 제 4 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 17은 제 4 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 18은 제 4 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 19는 제 4 실시예에 의한 반도체 레이저의 단면도.
도 20은 제 5 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 21은 제 5 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 22는 제 5 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 23은 제 5 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 24는 제 5 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 25는 참고예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 26은 참고예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 27은 참고예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 28은 제 6 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 29는 제 6 실시예에 의한 반도체 레이저 제조 공정의 도중까지를 설명하기 위한 기판의 단면도.
도 30은 제 6 실시예에 의한 반도체 레이저의 단면도.
도 31은 제 6 실시예에 의한 반도체 레이저의 레이저 구조 부분을 확대시킨 단면도.
도 32는 횡방향 에피택셜 성장에 의해 일 방향으로 긴 단결정 섬을 형성할 경우에, 막 두께와 섬의 폭을 변화시켰을 때의 크랙 발생의 유무를 설명하기 위한 그래프.
도 33은 제 7 실시예에 의한 반도체 레이저의 제조 공정을 설명하기 위한 기판의 단면도.
도 34는 제 7 실시예에 의한 반도체 레이저의 제조 공정을 설명하기 위한 기판의 단면도.
도 35는 제 7 실시예에 의한 반도체 레이저의 제조 공정을 설명하기 위한 기판의 단면도.
도 36은 제 7 실시예에 의한 반도체 레이저의 제조 공정을 설명하기 위한 기판의 단면도.
도 37은 제 8 실시예에 의한 반도체 레이저의 제조 공정을 설명하기 위한 기판의 단면도.
도 38은 제 8 실시예에 의한 반도체 레이저의 제조 공정을 설명하기 위한 기판의 단면도.
도 39는 종래의 사파이어 기판 상에 GaN 버퍼층을 형성하는 방법을 설명하기 위한 기판의 단면도.
도 40은 종래의 사파이어 기판 상에 GaN 버퍼층을 형성하는 방법을 설명하기 위한 기판의 단면도.
도 41은 종래의 사파이어 기판 상에 GaN 버퍼층을 형성하는 방법을 설명하기 위한 기판의 단면도.
도 42는 종래의 사파이어 기판 상에 GaN 버퍼층을 형성하는 방법을 설명하기 위한 기판의 단면도.
도 43은 종래의 방법으로 사파이어 기판 상에 GaN 버퍼층을 형성한 경우에 있어서, GaN 버퍼층 내의 전위 상태를 모식적으로 나타낸 단면도.
도 44는 종래의 방법으로 사파이어 기판 상에 GaN 버퍼층을 형성한 경우에 있어서, GaN 버퍼층 내의 전위 상태를 모식적으로 나타낸 단면도.
도 45는 종래의 SiC 기판 상에 형성된 GaN계 반도체 레이저의 단면도.
본 발명의 목적은, 소자 저항의 증가를 억제하며, 전위 밀도도 저감시킬 수 있는 반도체 레이저 및 그의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 전위 밀도가 낮은 반도체 영역을 갖는 반도체 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 관점에 의하면, SiC으로 이루어진 기판과, 상기 기판의 표면 상에 형성되고, 면내에 이산적(離散的)으로 분포하는 복수의 AlxGa1-xN 패턴(0 ≤x ≤1)과, 상기 기판의 표면 및 상기 AlxGa1-xN 패턴을 덮는 AlyGa1-yN 버퍼층(y＜x)과, 상기 AlyGa1-yN 버퍼층 상에 형성된 레이저 구조를 갖는 반도체 레이저가 제공된다.
본 발명의 다른 관점에 의하면, SiC으로 이루어진 기판 상에, AlxGa1-xN층(0 ≤x ≤1)을 성장시키는 공정과, 상기 AlxGa1-xN층을 선택적으로 에칭하여, 상기 기판의 일부를 노출시키는 공정과, 남은 상기 AlxGa1-xN층을 시드(seed) 결정으로 하여, AlyGa1-yN 버퍼층(y＜x)을 선택 성장시키는 공정과, 상기 AlyGa1-yN 버퍼층 상에 레이저 구조를 형성하는 공정을 갖는 반도체 레이저의 제조 방법이 제공된다.
AlGaN 패턴을 시드 결정으로 하여 AlGaN 버퍼층을 성장시키면, AlGaN 버퍼층 내의 소정 영역의 전위 밀도를 저하시킬 수 있다. 전위 밀도가 낮은 영역 상에 레이저 구조를 배치하면, 레이저 구조의 특성을 향상시킬 수 있다. AlGaN 패턴은 전기 전도성을 갖고 있기 때문에, 소자 저항의 증대를 억제할 수 있다.
본 발명의 또 다른 관점에 의하면, SiC으로 이루어진 기판 상에, 산화규소막을 퇴적시키는 공정과, 상기 산화규소막을 선택적으로 에칭하여, 상기 기판 표면의 일부를 노출시키는 공정과, 상기 기판의 노출된 표면 상에, AlxGa1-xN층(0 ≤x ≤1)을 선택 성장시키는 공정과, 남은 상기 산화규소막을 제거하는 공정과, 선택 성장된 상기 AlxGa1-xN층을 시드로 하여, AlyGa1-yN 버퍼층(y＜x)을 선택 성장시키는 공정과, 상기 AlyGa1-yN 버퍼층 상에 레이저 구조를 형성하는 공정을 갖는 반도체 레이저의 제조 방법이 제공된다.
AlxGa1-xN층을 시드 결정으로 하여 AlyGa1-yN 버퍼층을 성장시키면, AlyGa1-yN 버퍼층의 소정 영역의 전위 밀도가 낮아진다. 산화규소막은 습식 에칭에 의해 제거할 수 있다. 습식 에칭에 의해 제거할 경우, 그 아래의 노출되는 SiC 기판 표면이 받는 손상이 적어진다. 따라서, AlyGa1-yN 버퍼층의 결정성을 보다 높이는 것이 가능해진다.
본 발명의 또 다른 관점에 의하면, 반도체 기판과, 상기 반도체 기판 표면의 일부 영역 상에 형성되고, 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 하층 및 다른 재료로 이루어진 상층을 포함하는 적층 패턴과, 상기 적층 패턴을 덮도록 배치된 성장층으로서, 상기 성장층이 상기 상층의 표면 상보다도 상기 하층의 측면 상에 성장되기 쉬운 나이트라이드계 화합물 반도체로 이루어진 상기 성장층을 갖는 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체 장치가 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판 표면의 일부 영역 상에, 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 하층 및 다른 재료로 이루어진 상층을 포함하는 적층 패턴을 형성하는 공정과, 상기 적층 패턴의 하층을 시드 결정으로 하여, 그의 노출된 측면으로부터 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 성장층을 선택 성장시키는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
성장층은 적층 패턴의 하층을 시드 결정으로 하여 성장된다. 즉, 성장층은 횡방향 성장에 의해 형성된다. 따라서, 성장층의 전위 밀도가 낮아진다.
본 발명의 또 다른 관점에 의하면, 반도체 기판과, 상기 반도체 기판 표면의 일부 영역 상에 배치되고, Ⅲ-Ⅴ족 화합물 반도체에 의해 형성되며, 차양 형상으로 돌출된 부분을 포함하는 버퍼 영역과, 상기 버퍼 영역 상에 형성된 레이저 구조로서, 상기 반도체 기판의 법선 방향에 따라 보았을 때, 상기 레이저 구조의 발진 영역이 상기 차양 형상의 부분과 겹치도록 배치되어 있는 레이저 구조를 갖는 반도체 레이저가 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판의 표면 상에, 개구를 갖는 마스크막을 형성하는 공정과, 상기 개구 내에 노출된 상기 반도체 기판의 표면 상에, 반도체 버퍼 영역을 선택 성장시키는 동시에, 상기 개구 주변의 마스크막 상에도 버퍼 영역을 횡방향으로 성장시키는 공정과, 상기 마스크막을 제거하는 공정과, 상기 버퍼 영역 및 상기 반도체 기판의 표면 상에, 반도체층을 성장시키는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
마스크 상에 횡방향 성장에 의해 형성된 버퍼 영역은 전위 밀도가 낮은 영역으로 된다. 이 전위 밀도가 낮은 영역 상에 성장된 반도체층의 전위 밀도도 낮아진다. 마스크막을 제거하면, 제거된 부분의 위쪽에 차양 형상으로 돌출된 부분이 남는다. 버퍼 영역으로 기판 전면을 덮는 경우와 비교하여, 버퍼 영역 내에 크랙이 발생하기 어렵다.
본 발명의 또 다른 관점에 의하면, 반도체 기판과, 상기 반도체 기판 표면의 일부 영역 상에 형성되고, AlxGa1-xN층(0 ≤x ≤1)으로 이루어진 AlGaN 패턴과, 상기 AlGaN 패턴의 표면 및 상기 반도체 기판의 표면 중에서 상기 AlGaN 패턴의 양측 영역을 덮고, AlyGa1-yN(y＜x)으로 이루어진 버퍼층과, 상기 버퍼층의 표면 및 상기 반도체 기판의 표면 중에서 상기 버퍼층의 양측 영역을 덮도록 형성된 반도체층과, 상기 버퍼층의 위쪽에 형성된 레이저 구조로서, 상기 반도체 기판의 법선 방향에 따라 보았을 때, 상기 레이저 구조의 발진 영역이 상기 AlGaN 패턴과 겹치지 않도록 배치되어 있는 레이저 구조를 갖는 반도체 레이저가 제공된다.
본 발명의 다른 관점에 의하면, 반도체 기판 표면의 일부 영역 상에, AlxGa1-xN(0 ≤x ≤1)으로 이루어진 AlGaN 패턴을 형성하는 공정과, 상기 AlGaN 패턴을 시드 결정으로 하여, AlyGa1-yN(y＜x)으로 이루어진 버퍼층을 선택 성장시키는 공정과, 선택 성장된 상기 버퍼층이 상기 반도체 기판의 전체 표면을 덮기 전에, 선택 성장을 정지시키는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
AlGaN 패턴을 시드 결정으로 하여 AlGaN 버퍼층을 성장시키면, AlGaN 버퍼층의 소정 영역의 전위 밀도가 낮아진다. AlGaN 버퍼층이 반도체 기판 전면을 덮는 경우와 비교하여, AlGaN 버퍼층 내에 크랙이 발생하기 어렵다.
본 발명의 또 다른 관점에 의하면, 반도체 기판과, 상기 반도체 기판 표면의 일부 영역 상에 형성되고, 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 하층 및 다른 재료로 이루어진 상층을 포함하는 적층 패턴과, 상기 적층 패턴의 표면 및 상기 반도체 기판의 표면 중에서 상기 적층 패턴의 양측 영역을 덮도록 배치되고, 나이트라이드계 화합물 반도체로 이루어진 버퍼 영역으로서, 상기 상층의 표면 상보다도 상기 하층의 측면 상에 성장되기 쉬운 재료로 이루어진 버퍼 영역을 갖는 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체 장치가 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판 표면의 일부 영역 상에, 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 하층 및 다른 재료로 이루어진 상층을 포함하는 적층 패턴을 형성하는 공정과, 상기 적층 패턴의 하층의 노출된 측면을 시드 결정으로 하여, 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 버퍼 영역을 선택 성장시키는 동시에, 횡방향 성장에 의해, 상기 적층 패턴의 상층 표면을 상기 버퍼 영역으로 덮으며, 상기 반도체 기판 표면의 일부를 덮는 공정과, 상기 버퍼 영역이 상기 반도체 기판의 전체 표면을 덮기 전에, 상기 버퍼 영역의 선택 성장을 정지시키는 공정을 갖는 반도체 장치의 제조 방법이 제공된다.
적층 패턴의 하층 측면으로부터 버퍼 영역을 횡방향 성장시킴으로써, 낮은 전위 밀도의 버퍼 영역을 형성할 수 있다. 버퍼 영역으로 반도체 기판 전면을 덮는 경우와 비교하여, 버퍼 영역 내에 크랙이 발생하기 어렵다.
도 1 내지 도 5를 참조하여, 본 발명의 제 l 실시예에 의한 반도체 레이저의 제조 방법을 설명한다.
도 1에 나타낸 바와 같이, 개량 레일리(Rayleigh)법에 의해 벌크 성장된 육면체 결정계의 6H-SiC으로부터 주면이 (0001) Si면으로 되도록 SiC 기판(11)을 잘라낸다. SiC 기판(11)에는 n형 불순물이 첨가되어 있고, 그의 캐리어 농도는 2 ×1018㎝-3이다.
SiC 기판(11) 상에 불순물 농도 8 ×1018㎝-3, 두께 100㎚의 n형 Al0.1Ga0.9N층을 성장시킨다. 또한, 두께를 50∼300㎚, 불순물 농도를 5 ×1017∼1 ×1019㎝-3로 할 수도 있다. 이 AlGaN층의 성장은 MOVPE에 의해 행한다. 원료 가스로서, 예를 들어, 트리메틸 갈륨(TMGa), 트리메틸 알루미늄(TMAl), 및 암모니아가 사용되고, 도펀트 원(源)으로서는 SiH4이 사용되며, 캐리어 가스로서 수소가 사용된다. 성장 조건은 압력 100 Torr, 온도 1090℃이다. 또한, 압력을 70∼760 Torr, 온도를 800∼1200℃로 할 수도 있다.
AlGaN층을 건식 에칭하여, 스트라이프 형상의 AlGaN 패턴(l2)을 남긴다. AlGaN 패턴(12)은 SiC 기판(11)의 ＜1-100＞ 방향으로 평행하다. 본 명세서 중에 있어서, 통상 「1바」로 표시되는 지수가 「-1」로 표기되어 있다. AlGaN 패턴(12)의 폭은 4.0㎛, 서로 인접하는 AlGaN 패턴(12)의 중심 간격(패턴의 피치)은 8.0㎛이다. 또한, 패턴 폭을 1.0∼10.0㎛, 피치를 2.0∼20.0㎛로 할 수도 있다.
또한, AlGaN층의 패터닝을 H3PO4또는 NaOH을 사용한 습식 에칭에 의해 행할 수도 있다. 다만, 습식 에칭에 의해 패터닝할 경우에는, 사이드 에칭의 양이 커지기 때문에, 에칭 정밀도를 잘 관리할 필요가 있다.
도 2에 나타낸 바와 같이, 불순물 농도 8 ×1018㎝-3의 n형 GaN층(13)을 성장시킨다. 또한, 불순물 농도를 5 ×1017∼1 ×1019㎝-3로 할 수도 있다. 이 GaN층의 성장도 MOVPE에 의해 행한다. 원료 가스로서, 예를 들어, TMGa과 암모니아가 사용되고, 도펀트 원으로서 SiH4이 사용되며, 캐리어 가스로서 수소가 사용된다. 성장 조건은 압력 l00 Torr, 온도 1090℃이다. 또한, 압력을 70∼760 Torr, 온도를 800∼l200℃로 할 수도 있다.
n형 SiC 기판(11)이 노출되어 있는 표면 상에는 성장핵이 형성되기 어렵다. 따라서, 성장 초기에서는, AlGaN 패턴(12)의 표면 상에만 GaN층(13)이 성장된다.
도 3의 상태에 도달할 때까지의 공정을 설명한다. 도 2에 나타낸 GaN층(13)의 성장을 계속적으로 행할 경우, 성장에 따라 GaN층이 횡방향으로도 성장된다. GaN층(13)의 막 두께가 약 0.5㎛로 되면, 서로 인접하는 GaN층(l3)끼리가 합체된다. 최종적으로는, 기판 전면을 덮는 n형 GaN 버퍼층(14)이 형성된다. GaN 버퍼층(14)의 두께는, 예를 들어, 4.0㎛이다. 또한, GaN 버퍼층(14)의 두께를 0.5∼20.0㎛로 할 수도 있다. GaN 버퍼층(14)의 두께가 약 1.0㎛로 되면, 그의 표면이 대략 평탄해진다.
도 4는 GaN 버퍼층(14) 내의 전위(15) 상태를 모식적으로 나타낸다. n형 SiC 기판(11)으로부터 확산되는 전위(15)가 AlGaN 패턴(12)을 관통하여, GaN 버퍼층(14)까지 이어진다. 전위(15)는 위쪽으로 향하여 확산되기 때문에, GaN 버퍼층(14) 중에서 횡방향 성장에 의해 형성된 부분(16) 내에는 전위(15)가 존재하지 않거나, 또는 존재하더라도 약간의 양이다.
도 5는 도 3의 서로 인접하는 AlGaN 패턴(l2)의 각각의 중심에 삽입된 영역의 단면도를 나타낸다. GaN 버퍼층(14) 상에 불순물 농도 3.0 ×1018㎝-3, 두께 0.5㎛의 n형 Al0.09Ga0.91N 클래드층(17)을 성장시킨다. 또한, 불순물 농도를 1.0 ×1017∼1.0 ×1020㎝-3로 하고, 두께를 0.1∼2.0㎛로 할 수도 있다. 이 AlGaN층(17)의 성장도 MOVPE에 의해 행한다. 원료 가스로서, 예를 들어, TMAl, TMGa, 암모니아가 사용되고, 도펀트 원으로서 SiH4이 사용되며, 캐리어 가스로서 수소가 사용된다. 성장 조건은 압력 l00 Torr, 온도 1090℃이다. 또한, 압력을 70∼760 Torr, 온도를 800∼l200℃로 할 수도 있다.
AlGaN 클래드층(17) 상에 불순물 농도 3.0 ×1018㎝-3, 두께 100㎚의 n형 GaN 광 가이드층(18)을 성장시킨다. 또한, 불순물 농도를 1.0 ×1017∼1.0 ×1020㎝-3로 하고, 두께를 10∼300㎚로 할 수도 있다. 이 GaN 광 가이드층(18)의 성장도 MOVPE에 의해 행한다. 원료 가스, 도펀트 원, 캐리어 가스, 압력 조건 및 온도 조건은 GaN 버퍼층(14)의 성장의 경우와 동일하다.
GaN 광 가이드층(18) 상에 다중 양자 웰층(19)을 형성한다. 다중 양자 웰층(19)은 도핑되지 않은 In0.03Ga0.97N 배리어층과 도핑되지 않은 In0.15Ga0.85N 웰층을 번갈아 적층시킴으로써 형성되고, 4층의 배리어층과 3층의 웰층으로 구성된다. 또한, 웰층을 2∼10층으로 할 수도 있다. 배리어층의 두께는 5㎚, 웰층의 두께는 4㎚이다. 또한, 배리어층의 두께를 1∼10㎚로 하고, 웰층의 두께를 3∼10㎚로 할 수도 있다.
배리어층과 웰층의 성장은 MOVPE에 의해 행한다. 원료 가스로서 트리에틸 갈륨(TEGa), 트리메틸 인듐(TMIn), 및 암모니아를 사용하고, 캐리어 가스로서 질소를 사용한다. 성장 조건은 압력 100 Torr, 온도 780℃이다. 또한, 압력을 70∼760 Torr, 온도를 550∼900℃로 할 수도 있다.
다중 양자 웰층(19) 상에 두께 2O㎚, 불순물 농도 5 ×1019㎝-3의 p형 Al0.18Ga0.82N 전자 블록층(20)을 성장시킨다. 또한, 불순물 농도를 1.5 ×1019㎝-3이상으로 하고, 두께를 5∼3O㎚로 할 수도 있다. 이 AlGaN 전자 블록층(20)의 성장도 MOVPE에 의해 행한다. 원료 가스로서 TMAl, TMGa, 및 암모니아를 사용하고, 도펀트 원으로서 Cp2Mg을 사용하며, 캐리어 가스로서 질소를 사용한다. 압력 조건 및 온도 조건은 AlGaN 클래드층(17)의 성장의 경우와 동일하다.
AlGaN 전자 블록층(20) 상에 두께 10O㎚, 불순물 농도 5.0 ×1019㎝-3의 p형 GaN 광 가이드층(21)을 성장시킨다. 또한, 불순물 농도를 1.0 ×1017∼5.0 ×1019㎝-3로 하고, 두께를 10∼3O0㎚로 할 수도 있다. GaN 광 가이드층(21)의 성장도 MOVPE에 의해 행한다. 원료 가스로서 TMGa 및 암모니아를 사용하고, 도펀트 원으로서 Cp2Mg을 사용하며, 캐리어 가스로서 질소를 사용한다. 압력 조건 및 온도 조건은 GaN 버퍼층(14)의 성장의 경우와 동일하다.
GaN 광 가이드층(21) 상에 두께 0.5㎛, 불순물 농도 5.0 ×1019㎝-3의 p형 Al0.09Ga0.91N 클래드층(22)을 성장시킨다. 또한, 불순물 농도를 1.0 ×1017∼5.0 ×1019㎝-3이상으로 하고, 두께를 0.1∼2.0㎛로 할 수도 있다. 이 AlGaN 클래드층(22)의 성장도 MOVPE에 의해 행한다. 원료 가스, 도펀트 원, 캐리어 가스, 압력 조건, 및 온도 조건은 AlGaN 전자 블록층(20)의 성장의 경우와 동일하다.
AlGaN 클래드층(22) 상에 두께 0.2㎛, 불순물 농도 5.0 ×1019㎝-3의 p형 GaN 콘택트층(23)을 성장시킨다. 또한, 불순물 농도를 1.0 ×1017∼5.0 ×1019㎝-3로 하고, 두께를 0.1∼2.0㎛로 할 수도 있다. GaN 콘택트층(23)의 성장도 MOVPE에 의해 행한다. 원료 가스, 도펀트 원, 캐리어 가스, 압력 조건, 및 온도 조건은 GaN 광 가이드층(21)의 성장의 경우와 동일하다.
SiC 기판(11)의 뒷면을 연마하여, 기판의 두께가 100㎛ 정도로 될 때까지 얇게 한다. GaN 콘택트층(23) 및 AlGaN 클래드층(22)을 부분적으로 건식 에칭하여, 리지(24)를 남긴다. 리지(24)의 폭은 3.5㎛이고, 높이는 0.4㎛이다. 또한, 리지(24)는 기판의 법선 방향에 따라 보았을 때, 리지(24)와 AlGaN 패턴(12)이 겹치지 않도록 배치된다.
SiC 기판(11)의 뒷면 상에 Ni, Ti, 및 Au을 차례로 퇴적시켜, Ni/Ti/Au의 3층 구조를 갖는 n측 전극(26)을 형성한다. 리지(24)의 표면 및 AlGaN 클래드층(22)의 표면을 SiO2막(25)으로 덮는다. Si02막(25)에 리지(24)의 상면의 일부를 노출시키는 콘택트용 개구를 형성한다. 이 개구의 폭은, 예를 들어, 2.0㎛이다. SiO2막(25) 상 및 개구의 저면에 노출된 리지(24) 상에 Ni, Ti, Au을 차례로 퇴적시켜, Ni/Ti/Au의 3층 구조를 갖는 p측 전극(27)을 형성한다.
공진기 길이가 700㎛로 되도록 SiC 기판(11)을 벽개한다. 벽개면에 SiC 기판(11)의 (1-l00)면이 나타난다.
상기의 MOVPE 공정에 있어서는, n형 층의 성장 속도가 2㎛/시로 되고, InGaN 다중 양자 웰층(19)의 성장 속도가 0.3㎛/시로 되며, p형 층의 성장 속도가 1㎛/시로 된다.
상기 제 1 실시예에 있어서는, 전기 전도성을 갖는 n형 AlGaN 패턴(12)을 시드 결정으로서 사용하여, 횡방향 성장에 의해 전위가 적은 영역(16)을 형성하고 있다. 레이저 발진 영역이 상기 전위가 적은 영역(16) 상에 배치되기 때문에, 반도체 레이저의 신뢰성 향상을 도모하는 것이 가능해진다.
또한, 레이저 발진 영역의 아래쪽에 있어서, n형 GaN 버퍼층(14)이 n형 SiC 기판(11)에 직접 접한다. n형 GaN 버퍼층(14)의 비저항(比抵抗)은 n형 AlGaN 패턴(12)의 비저항보다도 작기 때문에, 소자 저항을 작게 할 수 있다.
다음으로, 도 6 내지 도 9를 참조하여, 제 2 실시예에 의한 반도체 레이저의 제조 방법을 설명한다.
도 6에 나타낸 SiC 기판(11)은 제 1 실시예에서 사용한 도 1의 SiC 기판(11)과 동일한 것이다. SiC 기판(11)의 표면 상에 열 화학 기상 성장(열 CVD)에 의해 두께 2OO㎚의 SiO2막을 형성한다. 또한, SiO2막의 두께를 100∼5OO㎚로 할 수도 있다. 불화수소산을 사용하여 상기 SiO2막을 선택적으로 에칭하여, SiO2마스크(28)를 스트라이프 형상으로 남긴다.
SiO2마스크(28)의 폭은 4.0㎛이고, 서로 인접하는 SiO2마스크(28)의 각각의 중심 사이의 거리(피치)는 8.0㎛이다. 또한, SiO2마스크(28)의 폭을 1.0∼10.0㎛로 하고, 피치를 2.0∼20.0㎛로 할 수도 있다.
도 7에 나타낸 바와 같이, SiC 기판(11)의 노출된 표면 상에 두께 100㎚, 불순물 농도 8 ×1018㎝-3의 n형 Al0.1Ga0.9N층(12)을 선택 성장시킨다. 또한, AlGaN층(12)의 두께를 50∼300㎚로 하고, 불순물 농도를 5 ×1017∼1 ×1019㎝-3로 할 수도 있다. 성장 조건은 도 1에 나타낸 AlGaN 패턴(12)의 성장 조건과 동일하다.
도 8에 나타낸 바와 같이, 불화수소산을 사용하여 SiO2마스크(28)를 제거한다. SiC 기판(11)의 표면 상에 스트라이프 형상의 n형 AlGaN 패턴(12)이 남는다.
도 9에 나타낸 바와 같이, AlGaN 패턴(12)을 시드 결정으로 하여, n형 GaN 버퍼층(14)을 성장시킨다. 성장 조건은 도 3에 나타낸 GaN 버퍼층(3)의 성장 조건과 동일하다. 상기까지의 공정에서, 제 1 실시예의 도 3의 상태와 동일한 구조가 얻어진다. 도 9에 나타낸 GaN 버퍼층(14) 상에 제 1 실시예의 도 5에 나타낸 레이저 구조와 동일한 레이저 구조를 형성한다.
제 2 실시예에서는, 도 8의 공정에서 SiO2마스크(28)의 제거를 습식 에칭에 의해 행한다. 이것에 대하여, 제 l 실시예에서는, 도 l의 공정에서 AlGaN층의 패터닝을 건식 에칭에 의해 행한다. 따라서, 제 2 실시예에서는, 제 1 실시예에 비하여, SiC 기판(11)의 노출 표면이 받는 손상이 경감된다. 따라서, 그 위에 성장시키는 GaN 버퍼층의 결정성을 높일 수 있다.
다음으로, 도 10 및 도 11을 참조하여, 제 3 실시예를 설명한다.
도 10에 나타낸 바와 같이, n형 SiC 기판(11)의 표면 상에 n형 AlGaN 패턴(29)을 형성한다. SiC 기판(11)은 제 1 실시예의 도 1에 나타낸 SiC 기판(11)과 동일한 것이다. n형 AlGaN 패턴(29)은 제 1 실시예의 도 1의 AlGaN 패턴(12)의 형성과 동일한 방법으로 형성된다. 다만, 도 1의 AlGaN 패턴(12)은 SiC 기판(11)의 ＜1-100＞ 방향으로 평행하나, 제 2 실시예의 AlGaN 패턴(29)은 SiC 기판(11)의 ＜11-20＞ 방향으로 평행하다. AlGaN 패턴(29)의 두께는 100㎚, 폭은 4.0㎛, 피치는 8.0㎛, 불순물 농도는 8 ×1018㎝-3이다. 또한, 패턴의 두께를 50∼300㎚, 폭을 1.0∼10.0㎛, 피치를 2.0∼20.0㎛, 불순물 농도를 5 ×1017∼1 ×1019㎝-3로 할 수도 있다.
AlGaN 패턴(29)을 성장핵으로 하여, 두께 4.0㎛, 불순물 농도 8 ×1018㎝-3의 n형 GaN 버퍼층(14)을 성장시킨다. 또한, 두께를 0.5∼2O.0㎛로 하고, 불순물 농도를 5 ×1017∼1 ×1019㎝-3로 할 수도 있다.
도 11은 GaN 버퍼층(14) 내의 전위(15)를 모식적으로 나타낸다. 제 1 실시예의 경우에는, 도 4에 나타낸 바와 같이 전위(l5)가 위쪽으로 확산되나, 제 2 실시예의 경우에는, 전위(l5)가 횡방향으로 확산된다. 따라서, AlGaN 패턴(29)의 위쪽 영역(16a)이 전위가 적은 영역으로 된다.
또한, 도 10에 나타낸 바와 같이, n형 GaN 버퍼층(14) 상에, 제 1 실시예의 도 5에 나타낸 레이저 구조와 동일한 레이저 구조를 형성한다. 다만, 제 2 실시예에서는, 기판의 법선에 따라 보았을 때, 리지(24)가 AlGaN 패턴(29)과 겹치도록 배치된다. 또한, 벽개에 의해 형성되는 공진기 면은 (11-20)면으로 된다.
제 3 실시예에서는, 레이저 발진 영역이 전위 밀도가 낮은 영역(16a)의 위쪽에 배치되어 있다. 따라서, 제 1 실시예의 경우와 동일하게, 반도체 레이저의 신뢰성을 높일 수 있다. 또한, 레이저 발진 영역의 아래쪽에 GaN보다도 높은 저항의 AlGaN 패턴(29)이 배치되어 있기 때문에, 소자 저항은 제 1 실시예의 경우보다도 높아질 것이다.
상기 제 1 내지 제 3 실시예에서는, 선택 성장을 위한 시드 결정으로서 Al0.1Ga0.9N을 사용했으나, Al 조성비를 반드시 10%로 할 필요는 없다. Al의 조성비 x를 0 ≤x ≤1로 할 수도 있다. 즉, 시드 결정으로서 GaN을 사용할 수도 있고, AlN을 사용할 수도 있다.
다만, Al 조성비 x가 0.09보다도 작아지면, AlGaN 결정 자체의 성장이 곤란해진다. 또한, x가 0.4보다도 커지면 비저항이 증대되어, 소자 저항 증대의 요인으로 된다. 따라서, Al 조성비 x를 0.09 ≤x ≤0.40로 하는 것이 바람직하다. 또한, Al 조성비 x를 0.09보다도 작게 할 경우에는, 성장 온도를 낮춤으로써 결정 성장이 가능해진다.
또한, 상기 제 l 내지 제 3 실시예에서는, 레이저 구조를 형성하기 위한 하지의 버퍼층으로서 GaN층을 사용했으나, 보다 일반적으로 AlyGa1-yN층을 사용할 수도 있다. 여기서, 시드 결정으로 되는 AlGaN층의 Al 조성비 x와, 버퍼층의 Al 조성비 y를 y＜x의 관계를 만족시키도록 선택하면, 선택 성장을 용이하게 행할 수 있다. 따라서, 상술한 x와 y의 관계를 y＜x로 하는 것이 바람직하다. 버퍼층의 Al 조성비 y가 작아지면, n형 SiC 기판의 노출 표면 상으로의 직접 성장이 곤란해진다. 또한, 시드 결정으로 되는 AlxGa1-xN의 Al 조성비 x가 0, 즉, 시드 결정이 GaN일 경우에는, 버퍼층의 Al 조성비 y도 0, 즉, 버퍼층도 GaN으로 형성한다.
상기 제 1 내지 제 3 실시예에서는, 다중 양자 웰층을 In0.15Ga0.85N층과 In0.03Ga0.97N층과의 적층 구조로 했으나, 요구되는 파장에 따라 혼정비(混晶比)를 변화시킬 수도 있다. 예를 들면, 혼정 AlxGayIn1-x-yN의 x 및 y를 0 ≤x ＜1, 0 ＜y ≤1의 범위 내에서 변화시킬 수도 있다. 다중 양자 웰층의 혼정비 변화에 따라, 광 가이드층 및 클래드층 AlaGabIn1-a-bN의 a 및 b를 0 ≤a ≤1, 0 ≤b ≤1의 범위 내에서 변화시킬 수도 있다.
다음으로, 도 l2 내지 도 l9를 참조하여, 제 4 실시예에 대해서 설명한다.
도 12에 나타낸 상태에 도달할 때까지의 공정을 설명한다. 제 1 실시예의 도 1에 나타낸 SiC 기판(11)과 동일한 기판(11)을 유기(有機) 세정 및 수세한 후, 불화수소산에 약 1분간 침지시킨다. SiC 기판을 불화수소산으로부터 꺼내, 다시 수세하고, MOVPE 장치의 성장실 내에 배치한다.
성장실 내를 진공 배기한 후, 수소 분위기로 하여, 1080℃에서 5분간의 열처리를 행한다. 기판 온도를 1050℃까지 내려, SiC 기판(11)의 (0001) Si면 상에 두께 0.1㎛의 Al0.1Ga0.9N층(32)을 성장시킨다. 또한, AlGaN층(32)의 두께를 0.03∼1.0㎛로 하고, Al의 조성비를 0.05∼1로 할 수도 있다. 원료 가스로서 TMGa, TMAl, 및 암모니아를 사용하고, 캐리어 가스로서 수소를 사용한다. TMGa의 유량은 44μ㏖/분, TMAl의 유량은 8μ㏖/분, 암모니아의 유량은 0.l ㏖/분이다.
암모니아를 흐르게 하면서 기판 온도가 600℃ 이하로 될 때까지 기판을 냉각시키고, 성장실 내를 질소로 치환한다. 또한, 실온 부근까지 기판을 냉각시키고, AlGaN층(32)을 형성한 SiC 기판(11)을 성장실로부터 꺼낸다. 이어서, CVD에 의해 AlGaN층(32) 상에 두께 0.2㎛의 SiO2막(33)을 퇴적시킨다.
도 13에 나타낸 상태에 도달할 때까지의 공정을 설명한다. SiO2막(33)의 표면 상에 레지스트를 도포하고, 예를 들어, 80℃에서의 30분간의 프리베이킹을 행한다. 이 레지스트막을 노광 및 현상함으로써, 피치가 4㎛이고 개구부(34)의 폭이 2㎛인 스트라이프 형상의 레지스트 패턴(35)을 형성한다. 150℃에서 60분간, 레지스트 패턴(35)의 포스트베이킹을 행한다.
레지스트 패턴(15)을 마스크로 하여, 불화수소산을 사용하여 SiO2막(33)의 노출되어 있는 부분을 에칭한다. 레지스트 패턴(35)의 아래에 SiO2패턴(36)이 남는다. 그 후, 레지스트 패턴(35)을 제거하고, 기판을 충분히 세정한다.
도 14에 나타낸 바와 같이, SiO2패턴(36)을 마스크로 하여, 노출되어 있는 AlGaN층(32)을 에칭한다. 이 에칭은 Cl2을 사용한 반응성 이온 에칭에 의해 행한다. SiO2패턴(36)의 아래에 AlGaN 패턴(37)이 남는다.
도 15에 나타낸 상태에 도달할 때까지의 공정을 설명한다. MOVPE 장치의 성장실 내에 기판을 배치하고, 성장실 내를 진공 배기한다. 성장실 내를 수소 분위기로 하여, 1080℃에서 5분간의 열처리를 행한다. 기판 온도를 1050℃까지 내려, 기판 상에 불순물 농도 8 ×1018㎝-3의 GaN층을 성장시킨다. 또한, 불순물 농도를 5 ×1017∼1 ×1019㎝-3로 할 수도 있다. 원료 가스로서 TMGa과 암모니아를 사용하고, 도펀트 원으로서 SiH4을 사용하며, 캐리어 가스로서 수소를 사용한다. TMGa의 유량은 44μ㏖/분이고, 암모니아의 유량은 0.1 ㏖/분이다.
SiC 기판(11)의 표면 및 SiO2패턴(36)의 표면 상에는 GaN 결정이 성장되기 어렵다. 따라서, 성장 초기의 단계에서는, AlGaN 패턴(37)의 노출된 표면, 즉, 측면 상에만 결정 성장이 발생한다. 횡방향 성장에 의해, AlGaN 패턴(37)의 측면 상에 GaN 성장층(38)이 형성된다. GaN 성장층(38)은 횡방향 성장에 의해 형성된 것이기 때문에, SiC 기판(11)과 GaN 결정과의 격자 부정합에 기인하는 전위가 GaN 성장층(38) 내에 들어가지 않는다. 따라서, GaN 성장층(38) 내의 전위 밀도가 낮아진다.
도 16에 나타낸 바와 같이, 결정 성장을 계속하면, GaN 성장층(38)을 시드로 하여 GaN 성장층(39)이 횡방향 및 종방향으로 성장된다. 결정 성장면의 높이가 SiO2패턴(36)의 상면을 초과한 시점으로부터, SiO2패턴(36)의 상면 상에서도 횡방향 성장이 개시된다. 이와 같이 하여, 도 17에 나타낸 바와 같이, GaN 성장층(40)이 형성된다.
SiC 기판(11)과 AlGaN 패턴(37)과의 계면으로부터 위쪽으로 확산되는 전위는, SiO2패턴(36)에 의해 블록된다. SiO2패턴(36)의 위쪽으로 성장되는 GaN 성장층은 횡방향 성장에 의한 것이기 때문에, SiO2과 GaN과의 격자 부정합 또는 열팽창 계수의 상위 등에 기인하는 전위가 GaN 성장층 내에 형성되기 어렵다. 성장을 더 계속하면, 인접하는 GaN 성장층(40)끼리가 합체된다.
도 18에 나타낸 바와 같이, GaN 버퍼층(41)을 얻을 수 있다. GaN층(41)의 두께가 2.5㎛로 될 때까지 성장을 계속한다. 또한, GaN 버퍼층(41)의 두께를 2.0∼10.0㎛로 할 수도 있다. GaN 버퍼층(41)의 두께가 SiO2패턴(36)의 피치의 약 반분으로 되면, 그의 표면이 대략 평탄해진다.
암모니아를 흐르게 하면서 기판을 600℃ 이하까지 냉각시킨다. 또한, 성장실 내를 질소로 치환하고, 실온 부근까지 냉각시킨다. 기판 온도가 실온 부근까지 저하된 후, 기판을 성장실로부터 꺼낸다.
상술한 방법에 의해, 관통 전위가 적은 GaN 버퍼층(41)을 얻을 수 있다.
도 19는 GaN 버퍼층(41) 상에 레이저 구조를 형성한 반도체 레이저의 단면도를 나타낸다. 레이저 구조는 제 1 실시예의 도 5에 나타낸 구조와 동일하다. 도 19의 각 구성부분에, 도 5의 대응하는 구성부분에 첨부된 참조부호와 동일한 참조부호가 첨부되어 있다. 기판의 법선 방향에 따라 보았을 때, 리지(24)가 SiO2패턴(36)과 겹치지 않도록 배치된다.
제 4 실시예에 의한 반도체 레이저에 있어서는, 전위 밀도가 낮은 GaN 버퍼층(41) 상에 더블헤테로 접합 구조가 형성된다. 따라서, 결정성이 양호한 에피택셜 성장층이 얻어지고, 역치(threshold) 전류 밀도가 낮은 반도체 레이저가 얻어진다.
또한, SiO2패턴(36) 및 AlGaN 패턴(37)이 전류 협착층(狹窄層)으로서 기능한다. 따라서, 리지(42) 바로 아래의 영역에 효율적으로 전류가 흐르게 되고, 이 점으로부터도 역치 전류 밀도의 저하를 기대할 수 있다. 또한, 도전성을 갖는 SiC 기판을 사용하고 있기 때문에, 기판 측의 전극 형성 공정이 간소화되어, 비용의 저감화를 도모하는 것이 가능해진다.
다음으로, 도 20 내지 도 24를 참조하여, 제 5 실시예에 대해서 설명한다.
도 20에 나타낸 (111)면을 주면으로 하는 Si 기판(51)을 유기 세정 및 수세한 후, 불화수소산에 약 l분간 침지시키고, 다시 수세한다. MOVPE 장치의 성장실 내에 Si 기판(51)을 배치하고, 성장실 내를 진공 배기한다. 성장실 내를 수소 분위기로 하여, 1080℃에서 5분간의 열처리를 행한다. 기판 온도를 900℃로 하고, Si 기판(51)의 표면 상에 두께 20㎚의 AlN층(52)을 성장시킨다. 또한, AlN층(52)의 두께를 10∼100㎚로 할 수도 있다. AlN층(52)의 성장에는, 원료 가스로서 TMAl 및 암모니아를 사용하고, 캐리어 가스로서 수소를 사용한다. TMAl의 유량은 8μ㏖/분이고, 암모니아의 유량은 0.1 ㏖/분이다.
기판을 1050℃까지 승온시킨 후, AlN층(52) 상에 두께 0.1㎛의 GaN층(53)을 성장시킨다. 또한, GaN층(53)의 두께를 0.05∼0.5㎛로 할 수도 있다. GaN층(53)의 성장에는, 원료 가스로서 TMGa과 암모니아를 사용하고, 캐리어 가스로서 수소를 사용한다. TMGa의 유량은 44μ㏖/분이고, 암모니아의 유량은 0.1 ㏖/분이다. Si 기판 상에 GaN층을 직접 성장시키는 것은 곤란하나, AlN층을 형성해 둠으로써, Si 기판 상에 GaN층을 성장시키는 것이 가능해진다.
암모니아를 흐르게 하면서 기판을 600℃ 이하까지 냉각시킨다. 성장실 내를 질소로 치환하고, 실온 부근까지 냉각시킨다. 성장실로부터 기판을 꺼낸다. GaN층(53) 상에 CVD에 의해 두께 0.2㎛의 SiO2막(54)을 퇴적시킨다.
도 21에 나타낸 상태에 도달할 때까지의 공정을 설명한다. SiO2막(54)의 표면 상에 레지스트를 도포하고, 80℃에서 30분간의 프리베이킹을 행한다. 레지스트막을 노광 및 현상하여, 피치가 4㎛, 개구부(55)의 폭이 2㎛인 스트라이프 형상의 레지스트 패턴(56)을 형성한다. 이어서, 115℃에서 60분간의 포스트베이킹을 행한다. 레지스트 패턴(56)을 마스크로 하여, 불화수소산을 사용하여 노출되어 있는 SiO2막(54)을 에칭한다. 레지스트 패턴(56)의 아래에 SiO2패턴(57)이 남는다. SiO2막(54)의 패터닝 후, 레지스트 패턴(56)을 제거한다.
도 22에 나타낸 바와 같이, SiO2패턴(57)을 마스크로 하여, GaN층(53) 및 AlN층(52)을 에칭한다. 이 에칭은 Cl2을 사용한 RIE에 의해 행한다. SiO2패턴(57)의 아래에 GaN 패턴(58) 및 AlN 패턴(59)이 남는다.
도 23의 상태에 도달할 때까지의 공정을 설명한다. GaN 패턴(58) 및 AlN 패턴(59)을 형성한 기판을 MOVPE 장치의 성장실 내에 배치한다. 성장실 내를 진공 배기한 후, 수소 분위기로 하여 1080℃에서 5분간의 열처리를 행한다. 기판 온도를 1050℃까지 내려, 기판 표면 상에 GaN층을 성장시킨다. 성장 조건은 도 20에 나타낸 GaN층(53)의 성장 조건과 동일하다.
GaN 패턴(58)의 측면 상에만 결정 성장이 발생한다. 따라서, 전위 밀도가 낮은 GaN 성장층(60)이 GaN 패턴(58)의 측면으로부터 횡방향 및 종방향으로 성장된다. 최종적으로는, 도 24에 나타낸 GaN 버퍼층(61)이 형성된다. GaN 버퍼층(61)의 두께는 2.5㎛로 한다. 또한, GaN 버퍼층(61)의 두께를 2.0∼10.0㎛로 할 수도 있다. GaN 버퍼층(61)을 형성한 후, 기판을 성장실로부터 꺼낸다. GaN 버퍼층(61) 상에 도 19의 레이저 구조와 동일한 레이저 구조를 형성한다.
제 5 실시예에서는 Si 기판이 사용된다. Si 기판은 사파이어 기판 또는 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체 기판보다도 저렴하다. 따라서, 반도체 레이저의 저(低)가격화를 도모하는 것이 가능해진다.
상기 제 4 및 제 5 실시예에서는, 횡방향 성장에 의한 버퍼층으로서 GaN을 사용했으나, 다른 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체를 사용할 수도 있다. 예를 들면, 횡방향 성장을 위한 시드 결정으로서 AlxGa1-xN을 사용할 경우, 버퍼층을 AlyGal-yN으로 형성할 수도 있다. 이 때, 상술한 x와 y를 y＜x의 관계를 만족시키도록 선택하면, 선택 성장을 용이하게 행할 수 있게 된다. 선택 성장을 용이하게 행하기 위해서는, y＜x의 관계를 만족시키도록, 상술한 x와 y를 선택하는 것이 바람직하다. 여기서, y＜x의 관계가 성립된다. Al 조성비 y가 작아질수도록, SiC 기판 또는 Si 기판의 노출된 표면 상에 결정이 성장되기 어려워진다. 따라서, 횡방향 성장에 의한 전위 밀도가 낮은 버퍼층의 형성이 용이해진다.
또한, 상기 제 4 및 제 5 실시예에서는, 버퍼층의 선택 성장용 마스크로서 SiO2을 사용했으나, 다른 절연물을 사용할 수도 있다. 예를 들면, SiO2과 동일하게 화학적 및 열적으로 안정된 SiN을 사용할 수도 있다.
다음으로, 제 6 실시예에 대해서 설명한다. 상술한 제 1 내지 제 5 실시예에서는, GaN 결정의 횡방향 성장을 이용하여, 기판 전면을 덮는 GaN 버퍼층을 형성했다. 이 방법에 의하면, GaN 버퍼층 내에 크랙이 발생하여, 레이저 구조의 제작이 곤란해질 경우가 있다. 이것은, SiC의 열팽창 계수가 GaN의 열팽창 계수에 비하여 작기 때문에, 결정 성장 후의 냉각 시에 GaN층 내에 인장(引張) 응력이 발생하기 때문이라고 생각된다.
본원 발명자들은 횡방향 성장에 의한 GaN층으로 기판 전면을 덮는 것이 아니라, 이산적으로 분포하는 GaN의 섬(또는 리지)을 형성함으로써, 크랙의 발생을 방지할 수 있을 것이라고 생각했다. 제 6 실시예를 설명하기 전에, 도 25 내지 도 27을 참조하여, 이산적으로 분포하는 GaN의 섬(또는 리지)을 형성하는 참고예에 대해서 설명한다.
도 25에 나타낸 바와 같이, SiC 기판(7l)의 표면 상에 AlGaN층(72)을 성장시킨다. 도 26에 나타낸 바와 같이, AlGaN층(72) 상에 스트라이프 형상의 SiO2패턴(73)을 형성한다. AlGaN층(72)의 노출된 표면 상에 GaN층(74)을 선택 성장시킨다. 횡방향 성장에 의해, SiO2패턴(73)의 에지 근방의 영역 상에 전위 밀도가 낮은 GaN 영역(74a)이 형성된다. 서로 인접하는 GaN층(74)이 합체되기 전에, 성장을 정지시킨다.
도 27에 나타낸 바와 같이, GaN층(74) 상에 레이저 구조(75)를 형성한다. 발진 영역을 전위 밀도가 낮은 영역(74a)의 위쪽에 배치함으로써, 역치 전류 밀도가 낮은 반도체 레이저를 얻을 수 있을 것이다. 또한, GaN층(74)이 기판 전면에 형성되어 있지 않기 때문에, 크랙의 발생이 억제될 것으로 생각된다.
레이저 구조(75)를 형성할 때에, 서로 인접하는 GaN층(74) 사이에 노출된 SiO2패턴(73) 상에도 반도체층(76)이 퇴적된다. SiO2패턴(73) 상에는 반도체층이 에피택셜 성장되지 않기 때문에, 반도체층(76)은 다결정으로 된다. 다결정 반도체층(76)의 표면에는 큰 요철이 나타난다. 반도체층(76) 상에 전극 또는 패드를 배치할 경우, 이 요철 때문에 전극 또는 패드가 박리되기 쉬워진다. 따라서, 반도체 레이저의 신뢰성이 저하된다.
도 28 내지 도 31을 참조하여, 제 6 실시예에 의한 반도체 레이저의 제조 방법을 설명한다.
도 28에 나타낸 상태에 도달할 때까지의 공정을 설명한다. 사용하는 SiC 기판(81)은, 도 1에 나타낸 제 l 실시예에서 사용한 SiC 기판(11)과 동일한 것이다. SiC 기판(11) 상에, MOVPE에 의해, n형 AlGaN 버퍼층(82) 및 n형 GaN으로 이루어진 제 1 버퍼층(83)을 성장시킨다. AlGaN 버퍼층(82)의 두께는 0.5㎛이고, 그의 불순물 농도는 6 ×1O18㎝-3이다. 제 1 버퍼층(83)의 두께는 0.1㎛이고, 그의 불순물 농도는 6 ×1O18㎝-3이다.
제 1 버퍼층(83) 상에, 열 CVD에 의해, 두께 0.2㎛의 SiO2막을 형성한다. 이 SiO2막을 선택적으로 에칭하여, 일 방향으로 긴 복수의 개구(84a)를 형성한다. SiO2으로 이루어진 선택 성장용 마스크(84)가 남는다. 복수의 개구(84a)에 의해 스트라이프 형상의 모양이 형성된다. 각 개구(84a)의 폭은 4㎛이고, 서로 인접하는 개구(84a)의 간격은 30㎛이다. 개구(84a)의 길이방향은 SiC 기판(81)의 ＜1-100＞ 방향으로 평행하다.
개구(84a)의 저면에 노출된 제 1 버퍼층(83)의 표면을 결정 성장의 시드로 하여, MOVPE에 의해 n형 GaN으로 이루어진 제 2 버퍼층(85)을 선택 성장시킨다. 제 2 버퍼층(85)의 불순물 농도는 3 ×1O17㎝-3이다. 횡방향 성장에 의해, 선택 성장용 마스크(84)의 표면 상에도 제 2 버퍼층(85)이 형성된다. 제 1 버퍼층(83)의 표면으로부터 확산되는 전위는, 횡방향 성장에 의해 형성된 부분(85a)에 침입하지 않는다. 따라서, 횡방향 성장에 의해 형성된 부분(85a) 내는 전위 밀도가 낮아진다.
서로 인접하는 개구(84a)로부터 성장되기 시작한 제 2 버퍼층(85)끼리가 합체되기 전에, 결정 성장을 정지시킨다. 이것에 의해, 이산적으로 분포하는 제 2 버퍼층(85)이 형성된다. 제 2 버퍼층(85)의 각각에서의 길이방향에 직교하는 단면은 T자 형상으로 된다. 선택 성장용 마스크(84)의 표면 상에 형성된 제 2 버퍼층(85)의 두께를 4㎛로 하고, 제 2 버퍼층(85)의 각각의 폭을 l8㎛로 한다. 제 2 버퍼층(85)의 두께와 폭은 성장 시의 TMGa 및 암모니아의 유량, 성장 온도, 성장 시간을 조정함으로써, 독립적으로 제어된다.
도 29에 나타낸 바와 같이, 선택 성장용 마스크(84)를 불화수소산에 의해 제거한다. 횡방향 성장에 의해 형성된 부분(85a)이 차양 형상으로 돌출된 구조가 얻어진다.
도 30에 나타낸 바와 같이, 제 2 버퍼층(85) 상에 레이저 구조를 형성한다.
도 31에 레이저 구조 부분의 상세한 단면도를 나타낸다. 제 1 버퍼층(83) 및 제 2 버퍼층(85)의 표면을 덮도록, MOCVD에 의해 n형 AlGaN 클래드층(90)을 성장시킨다. n형 AlGaN 클래드층(90)의 두께는 1.2㎛이고, 불순물 농도는 3 ×1O18㎝-3이며, Al의 조성비는 90%이다.
n형 AlGaN 클래드층(90) 상에, n형 GaN 광 가이드층(separated confinement hetero structure layer(SCH층))(91)을 MOCVD에 의해 성장시킨다. n형 GaN 광 가이드층(91)의 두께는 0.1㎛이고, 불순물 농도는 3 ×1O18㎝-3이다.
n형 GaN 광 가이드층(91) 상에, 다중 양자 웰층(92)을 MOCVD에 의해 성장시킨다. 다중 양자 웰층(92)은 4층의 배리어층과 3층의 웰층에 의해 구성된다. 배리어층은 In의 조성비가 3%인 InGaN으로 형성되고, 그의 두께는 5㎚이다. 웰층은 In의 조성비가 12%인 InGaN으로 형성되고, 그의 두께는 4㎚이다.
다중 양자 웰층(92) 상에 p형 AlGaN 전자 장벽층(93), p형 GaN 광 가이드층(94), p형 AlGaN 클래드층(95), p형 GaN 콘택트층(96)을 MOCVD에 의해 차례로 성장시킨다. p형 AlGaN 전자 장벽층(93)의 두께는 20㎚이고, 불순물 농도는 5 ×1O17㎝-3이며, Al 조성비는 18%이다. p형 GaN 광 가이드층(94)의 두께는 0.1㎛이고, 불순물 농도는 5 ×1O17㎝-3이다. p형 AlGaN 클래드층(95)의 두께는 0.6㎛이고, 불순물 농도는 5 ×1O17㎝-3이며, A1 조성비는 9%이다. p형 GaN 콘택트층(96)의 두께는 0.1㎛이고, 불순물 농도는 1 ×1O18㎝-3이다. 횡방향 성장에 의해 형성되고, 차양 형상으로 돌출된 부분(85a)의 아래에 에어 갭(103)이 획정된다.
p형 GaN 콘택트층(96) 및 p형 AlGaN 클래드층(95)을 부분적으로 에칭하여, 리지(105)를 남긴다. 리지(105)의 폭은 3㎛, 높이는 0.6㎛이다. 리지(105)가 형성되지 않은 영역에는 p형 AlGaN 클래드층(95)의 하층 부분이 남는다. 리지(105)는 기판의 법선 방향에 따라 보았을 때, 횡방향 성장에 의해 형성된 부분(85a)과 리지(15)가 겹치도록 배치된다.
도 30에 나타낸 바와 같이, 리지(105)는 복수의 제 2 버퍼층(85) 중에서 일부의 제 2 버퍼층(85)의 위쪽에 배치된다. 리지(105)가 배치되지 않은 영역에도 제 2 버퍼층(85)을 형성하는 것은, 선택 성장의 재현성 및 안정성을 높이기 위함이다.
도 31에 나타낸 바와 같이, p형 AlGaN 클래드층(95) 및 리지(105)를 덮도록, 두께 O.2㎛의 SiO2막(100)을 퇴적시킨다. 리지(105)의 상면에 따르도록, SiO2막(lOO)에 개구(1OOa)를 형성한다. 개구(100a)의 폭은 2㎛이다.
SiO2막(100) 및 개구(100)의 저면에 노출된 p형 GaN 콘택트층(96)의 표면 상에 p측 전극(101)을 형성한다. p측 전극(101)은 두께 0.1㎛의 Ni층과 두께 0.1㎛의 Au층을 적층시킨 2층 구조를 갖는다. p측 전극(101)을 원하는 형상으로 패터닝한다.
도 30에 나타낸 바와 같이, SiC 기판(81)의 뒷면 상에 n측 전극(102)을 형성한다. n측 전극(102)은 두께 0.2㎛의 Ni층이다.
제 2 버퍼층(85)의 길이방향에 직교하는 (1-100)면으로 벽개한다. 벽개에 의해 형성되는 레이저 공진기 길이는 500㎛이다.
제 6 실시예에 의하면, 레이저 발진 영역이 횡방향 성장에 의해 형성된 전위 밀도가 낮은 부분(85a) 상에 배치된다. 따라서, 발광부의 전위 밀도가 낮아, 역치 전류의 저감 및 수명의 연장화를 도모하는 것이 가능해진다. 또한, 제 2 버퍼층(85)이 배치되지 않은 영역에 있어서, n형 AlGaN 클래드층(90)이 제 1 버퍼층(83) 상에 에피택셜 성장된다. 따라서, 다결정막의 형성이 방지된다.
제 6 실시예에서는, 제 2 버퍼층(85)의 폭을 18㎛, 두께를 4㎛로 했다. 본원 발명자의 실험에 의하면, 제 2 버퍼층(85)을 두껍게 하면서 넓게 할 경우, 크랙이 발생하기 쉬워진다는 것을 알 수 있었다.
도 32에 제 2 버퍼층의 막 두께와 폭을 변화시켰을 때의 크랙 발생의 상황을 나타낸다. 횡축은 제 2 버퍼층(85)의 폭을 단위 ㎛로 나타내고, 종축은 두께를 단위 ㎛로 나타낸다. 도면 중의 동그라미는 크랙이 발생하지 않은 경우를 나타내고, 가위표는 크랙이 발생한 경우를 나타낸다. 도면 중의 점선은 크랙이 발생한 경우와 발생하지 않은 경우와의 경계, 즉, 크랙이 발생하지 않기 위한 역치막 두께를 나타낸다. 제 2 버퍼층의 폭을 좁게 함에 따라, 역치막 두께가 두꺼워짐을 알 수 있다.
횡방향 성장에 의한 전위 밀도 저하의 충분한 효과를 얻기 위해서는, 제 2 버퍼층의 두께를 4㎛ 이상으로 하는 것이 바람직하다. 막 두께가 4㎛ 이상인 영역에서 막 두께를 T[㎛], 폭을 W[㎛]로 하면, 크랙이 발생하지 않는 범위는,
logT ≤-0.7 ×logW + 2
로 표시된다. 즉, 제 2 버퍼층의 막 두께와 폭을 상기 부등식을 만족시키도록 설정하는 것이 바람직하다.
상기 제 6 실시예에서는, 도 28에 나타낸 선택 성장용 마스크(84)를 모두 제거하고, 횡방향 성장에 의해 형성된 부분(85a)의 아래에 에어 갭을 획정했다. 도 28의 상태에 있어서, 선택 성장용 마스크(84) 중에서 노출되어 있는 부분만을 제거하고, 횡방향 성장에 의해 형성된 부분(85a)의 아래에 선택 성장용 마스크의 일부를 남길 수도 있다. 선택 성장용 마스크의 일부를 남기기 위해서는, 선택 성장용 마스크(84)를 완충된 불화수소산으로 에칭하는 것이 좋다.
다음으로, 도 33 내지 도 36을 참조하여, 제 7 실시예에 대해서 설명한다.
도 33에 나타낸 바와 같이, SiC 기판(111)의 표면 상에 리지 형상의 복수의 AlGaN 패턴(112)을 형성한다. AlGaN 패턴(112)의 두께는 0.1㎛이고, 불순물 농도는 6 ×1O18㎝-3이며, Al 조성비는 9%이다. AlGaN 패턴(112)의 각각의 폭은 4㎛이고, 피치는 30㎛이다. AlGaN 패턴(112)은, 제 1 실시예의 도 l에 나타낸 AlGaN 패턴(12)의 형성 공정, 또는 도 6 내지 도 8의 공정과 동일한 방법으로 형성된다.
도 34에 나타낸 바와 같이, AlGaN 패턴(112)을 시드 결정으로 하여, MOVPE에 의해 n형 GaN 버퍼층(113)을 선택 성장시킨다. 서로 인접하는 AlGaN 패턴(112)으로부터 성장된 GaN 버퍼층(113)이 합체되기 전에, 성장을 정지시킨다. n형 GaN 버퍼층(113)의 두께는 4㎛이고, 폭은 18㎛이며, 불순물 농도는 3 ×1O17㎝-3이다. 도 32로부터 알 수 있듯이, 상기와 같은 막 두께 및 폭일 때, GaN 버퍼층(113) 내에 크랙은 발생하지 않는다.
도 35에 나타낸 바와 같이, AlGaN 패턴(113) 상에 레이저 구조를 형성하고, SiC 기판(111)의 뒷면 상에 n측 전극(102)을 형성한다. 레이저 구조의 구성 및 제작방법은 도 30 및 도 31에 나타낸 제 6 실시예의 것과 동일하다. 도 35의 각 구성부분에, 도 30의 대응하는 구성부분에 첨부된 참조부호와 동일한 참조부호가 첨부되어 있다.
기판의 법선 방향에 따라 보았을 때, 리지(105)가 AlGaN 패턴(112)과 겹치지 않도록 배치된다. 이것에 의해, GaN 버퍼층(113) 중에서 횡방향 성장에 의해 형성된 전위 밀도가 낮은 부분 상에 레이저 발진부가 배치된다. 따라서, 반도체 레이저의 역치를 저감시켜, 신뢰성을 높일 수 있다. 또한, 제 7 실시예에서는, 발광 부분의 아래에 에어 갭이 없기 때문에, 높은 방열 특성을 확보할 수 있다.
다음으로, 도 36 내지 도 38을 참조하여, 제 8 실시예에 대해서 설명한다.
도 36에 나타낸 상태에 도달할 때까지의 공정을 설명한다. SiC 기판(121)의 표면 상에 n형 AlGaN층, n형 GaN층, SiO2층을 차례로 형성한다. SiC 기판(121)은, 도 1에 나타낸 제 1 실시예에서 사용한 SiC 기판(11)과 동일한 것이다. n형 AlGaN층의 두께는 0.1㎛이고, 불순물 농도는 6 ×1O18㎝-3이며, Al 조성비는 9%이다. n형 GaN층의 두께는 1.5㎛이고, 불순물 농도는 6 ×1O18㎝-3이다. SiO2막의 두께는 0.1㎛이다.
이 3층을 패터닝하여, 스트라이프 형상으로 배치된 복수의 적층 패턴(125)을 형성한다. 적층 패턴(125)은 n형 AlGaN 패턴(122), n형 GaN 패턴(123), 및 SiO2패턴(124)이 차례로 적층된 3층 구조를 갖는다. 적층 패턴(125)의 각각은 SiC 기판(121)의 ＜1-100＞ 방향으로 평행하게 배치되고, 그의 폭은 4㎛이며, 피치는 30㎛이다.
도 37에 나타낸 바와 같이, AlGaN 패턴(l22) 및 GaN 패턴(123)을 시드 결정으로 하여, MOVPE에 의해 n형 GaN 버퍼층(130)을 선택 성장시킨다. 도 15 내지 도 17에 도시된 선택 성장의 경우와 동일하게, AlGaN 패턴(122) 및 GaN 패턴(123)의 측면으로부터 횡방향의 결정 성장이 개시된다. 결정 성장을 더 계속하면, 적층 패턴(125)의 측면 및 상면이 n형 GaN 버퍼층(130)으로 덮인다.
서로 인접하는 적층 패턴(125)으로부터 성장된 GaN 버퍼층(130)이 합체되기 전에, 성장을 정지시킨다. n형 GaN 버퍼층(130)의 두께는 4㎛이고, 폭은 18㎛이며, 불순물 농도는 3 ×1O17㎝-3이다. 여기서, n형 GaN 버퍼층(130)의 두께는 SiC 기판(121) 표면으로부터의 두께이다. 도 32로부터 알 수 있듯이, 상기와 같은 막 두께 및 폭일 때, GaN 버퍼층(130) 내에 크랙은 발생하지 않는다.
도 38에 나타낸 바와 같이, GaN 버퍼층(130) 상에 레이저 구조를 형성하고, SiC 기판(121)의 뒷면 상에 n측 전극(102)을 형성한다. 레이저 구조의 구성 및 제작방법은 도 30 및 도 31에 나타낸 제 6 실시예의 것과 동일하다. 도 38의 각 구성부분에, 도 30의 대응하는 구성부분에 첨부된 참조부호와 동일한 참조부호가 첨부되어 있다.
n형 GaN 버퍼층(130)은 모든 영역에서 전위 농도가 낮아진다. 따라서, 리지(105)는 n형 GaN 버퍼층(130) 위쪽의 모든 장소에 배치할 수 있다. 제 8 실시예에서도, 제 7 실시예의 경우와 동일하게, 반도체 레이저의 역치를 저감시켜, 신뢰성을 높일 수 있다.
상기 제 6 내지 제 8 실시예에서는, 레이저 구조를 형성하기 위한 하지의 버퍼층으로서 GaN층을 사용했으나, 보다 일반적으로 AlyGa1-yN층을 사용할 수도 있다. 또한, 버퍼층을 선택 성장시키기 위한 시드 결정으로서 GaN 또는 AlGaN을 사용했으나, 보다 일반적으로 AlxGa1-xN을 사용할 수도 있다. 이 때, 시드 결정의 Al 조성비 x와, 버퍼층의 Al 조성비를 y를 y＜x의 관계를 만족시키도록 선택하면, 선택 성장을 용이하게 행할 수 있다. 따라서, 상술한 x와 y의 관계를 y＜x로 하는 것이 바람직하다. 또한, 시드 결정으로 되는 AlxGa1-xN의 Al 조성비 x가 0, 즉, 시드 결정이 GaN일 경우에는, 버퍼층의 Al 조성비 y도 0, 즉, 버퍼층도 GaN으로 형성한다.
이상, 실시예에 따라 본 발명을 설명했으나, 본 발명이 이들에 제한되는 것은 아니다. 예를 들면, 다양한 변경, 개량, 조합 등이 가능한 것은 당업자에게 자명할 것이다.

Claims (27)

  1. SiC으로 이루어진 기판과,
    상기 기판의 표면 상에 형성되고, 면내에 이산적(離散的)으로 분포하는 복수의 AlxGa1-xN 패턴(0 ≤x ≤1)과,
    상기 기판의 표면 및 상기 AlxGa1-xN 패턴을 덮는 AlyGa1-yN 버퍼층(0 ≤y ≤1)과,
    상기 AlyGa1-yN 버퍼층 상에 형성된 레이저 구조를 갖는 반도체 레이저.
  2. 제 1 항에 있어서,
    상기 AlxGa1-xN 패턴의 x와, 상기 AlyGa1-yN 버퍼층의 y가 y＜x의 관계를 만족시키는 반도체 레이저.
  3. 제 1 항에 있어서,
    상기 AlxGa1-xN 패턴에서의 x가 0.09 ≤x ≤0.40인 반도체 레이저.
  4. 제 1 항에 있어서,
    상기 기판의 법선 방향에 따라 보았을 때, 상기 레이저 구조의 발진 영역과 상기 AlxGa1-xN 패턴이 겹치지 않도록 배치되어 있는 반도체 레이저.
  5. 제 1 항에 있어서,
    상기 기판의 법선 방향에 따라 보았을 때, 상기 레이저 구조의 발진 영역과 상기 AlxGa1-xN 패턴이 겹치도록 배치되어 있는 반도체 레이저.
  6. SiC으로 이루어진 기판 상에, AlxGa1-xN층(0 ≤x ≤1)을 성장시키는 공정과,
    상기 AlxGa1-xN층을 선택적으로 에칭하여, 상기 기판의 일부를 노출시키는 공정과,
    남은 상기 AlxGa1-xN층을 시드(seed) 결정으로 하여, AlyGa1-yN 버퍼층(0 ≤y ≤1)을 선택 성장시키는 공정과,
    상기 AlyGa1-yN 버퍼층 상에 레이저 구조를 형성하는 공정을 갖는 반도체 레이저의 제조 방법.
  7. 제 6 항에 있어서,
    상기 AlxGa1-xN층의 x와, 상기 AlyGa1-yN 버퍼층의 y가 y＜x의 관계를 만족시키는 반도체 레이저의 제조 방법.
  8. SiC으로 이루어진 기판 상에, 산화규소막을 퇴적시키는 공정과,
    상기 산화규소막을 선택적으로 에칭하여, 상기 기판 표면의 일부를 노출시키는 공정과,
    상기 기판의 노출된 표면 상에, AlxGa1-xN층(0 ≤x ≤1)을 선택 성장시키는 공정과,
    남은 상기 산화규소막을 제거하는 공정과,
    선택 성장된 상기 AlxGa1-xN층을 시드로 하여, AlyGa1-yN 버퍼층(0 ≤y ≤1)을 선택 성장시키는 공정과,
    상기 AlyGa1-yN 버퍼층 상에 레이저 구조를 형성하는 공정을 갖는 반도체 레이저의 제조 방법.
  9. 제 6 항에 있어서,
    상기 AlxGa1-xN층의 x와, 상기 AlyGa1-yN 버퍼층의 y가 y＜x의 관계를 만족시키는 반도체 레이저의 제조 방법.
  10. 반도체 기판과,
    상기 반도체 기판 표면의 일부 영역 상에 형성되고, 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 하층 및 다른 재료로 이루어진 상층을 포함하는 적층 패턴과,
    상기 적층 패턴을 덮도록 배치된 성장층으로서, 상기 성장층이 상기 상층의 표면 상보다도 상기 하층의 측면 상에 성장되기 쉬운 나이트라이드계 화합물 반도체로 이루어진 상기 성장층을 갖는 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체 장치.
  11. 제 10 항에 있어서,
    상기 성장층 상에 형성된 더블헤테로 구조를 포함하는 레이저 구조를 더 갖는 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체 장치.
  12. 반도체 기판 표면의 일부 영역 상에, 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 하층 및 다른 재료로 이루어진 상층을 포함하는 적층 패턴을 형성하는 공정과,
    상기 적층 패턴의 하층을 시드 결정으로 하여, 그의 노출된 측면으로부터 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 성장층을 선택 성장시키는 공정을 갖는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 반도체 기판이 SiC으로 형성되고, 상기 적층 패턴의 하층이 AlGaN으로 형성되어 있는 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 반도체 기판이 Si으로 형성되고, 상기 적층 패턴의 하층이 AlN층과 그 위의 GaN층과의 적층을 포함하여 구성되어 있는 반도체 장치의 제조 방법.
  15. 반도체 기판과,
    상기 반도체 기판 표면의 일부 영역 상에 배치되고, Ⅲ-Ⅴ족 화합물 반도체에 의해 형성되며, 차양 형상으로 돌출된 부분을 포함하는 버퍼 영역과,
    상기 버퍼 영역 상에 형성된 레이저 구조로서, 상기 반도체 기판의 법선 방향에 따라 보았을 때, 상기 레이저 구조의 발진 영역이 상기 차양 형상의 부분과 겹치도록 배치되어 있는 레이저 구조를 갖는 반도체 레이저.
  16. 제 15 항에 있어서,
    상기 레이저 구조를 구성하는 적어도 일부의 반도체층이, 상기 버퍼 영역의 차양 형상 부분의 선단 측면을 덮고, 상기 반도체 기판의 표면 상까지 도달하며, 상기 차양 형상 부분과 상기 반도체 기판의 표면과의 사이에 에어 갭이 획정되어 있는 반도체 레이저.
  17. 반도체 기판의 표면 상에, 개구를 갖는 마스크막을 형성하는 공정과,
    상기 개구 내에 노출된 상기 반도체 기판의 표면 상에, 반도체 버퍼 영역을 선택 성장시키는 동시에, 상기 개구 주변의 마스크막 상에도 버퍼 영역을 횡방향으로 성장시키는 공정과,
    상기 마스크막을 제거하는 공정과,
    상기 버퍼 영역 및 상기 반도체 기판의 표면 상에, 반도체층을 성장시키는 공정을 갖는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 반도체층의 표면 상에 레이저 구조를 형성하는 공정으로서, 상기 반도체 기판의 법선 방향에 따라 보았을 때, 상기 레이저 구조의 발진 영역이, 상기 버퍼 영역 중에서 상기 마스크막 상에 횡방향 성장에 의해 형성된 부분과 겹치도록 레이저 구조를 형성하는 공정을 더 갖는 반도체 장치의 제조 방법.
  19. 반도체 기판과,
    상기 반도체 기판 표면의 일부 영역 상에 형성되고, AlxGa1-xN(0 ≤x ≤1)으로 이루어진 AlGaN 패턴과,
    상기 AlGaN 패턴의 표면 및 상기 반도체 기판의 표면 중에서 상기 AlGaN 패턴의 양측 영역을 덮고, AlyGa1-yN(0 ≤y ≤1)으로 이루어진 버퍼층과,
    상기 버퍼층의 표면 및 상기 반도체 기판의 표면 중에서 상기 버퍼층의 양측 영역을 덮도록 형성된 반도체층과,
    상기 버퍼층의 위쪽에 형성된 레이저 구조로서, 상기 반도체 기판의 법선 방향에 따라 보았을 때, 상기 레이저 구조의 발진 영역이 상기 AlGaN 패턴과 겹치지 않도록 배치되어 있는 레이저 구조를 갖는 반도체 레이저.
  20. 제 19 항에 있어서,
    상기 AlxGa1-xN 패턴의 x와, 상기 AlyGa1-yN 버퍼층의 y가 y＜x의 관계를 만족시키는 반도체 레이저.
  21. 반도체 기판 표면의 일부 영역 상에, AlxGa1-xN(0 ≤x ≤1)으로 이루어진 AlGaN 패턴을 형성하는 공정과,
    상기 AlGaN 패턴을 시드 결정으로 하여, AlyGa1-yN(0 ≤y ≤1)으로 이루어진 버퍼층을 선택 성장시키는 공정과,
    선택 성장된 상기 버퍼층이 상기 반도체 기판의 전체 표면을 덮기 전에, 선택 성장을 정지시키는 공정을 갖는 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 AlxGa1-xN 패턴의 x와, 상기 AlyGa1-yN 버퍼층의 y가 y＜x의 관계를 만족시키는 반도체 장치의 제조 방법.
  23. 제 21 항에 있어서,
    상기 버퍼층의 표면 및 상기 반도체 기판의 노출된 표면 상에 반도체층을 성장시키는 공정과,
    상기 반도체층의 표면 상에 레이저 구조를 형성하는 공정으로서, 상기 반도체 기판의 법선 방향에 따라 보았을 때, 상기 레이저 구조의 발진 영역이, 상기 버퍼층과 겹치고, 또한, 상기 AlGaN 패턴과 겹치지 않도록 레이저 구조를 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  24. 반도체 기판과,
    상기 반도체 기판 표면의 일부 영역 상에 형성되고, 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 하층 및 다른 재료로 이루어진 상층을 포함하는 적층 패턴과,
    상기 적층 패턴의 표면 및 상기 반도체 기판의 표면 중에서 상기 적층 패턴의 양측 영역을 덮도록 배치되고, 나이트라이드계 화합물 반도체로 이루어진 버퍼 영역으로서, 상기 상층의 표면 상보다도 상기 하층의 측면 상에 성장되기 쉬운 재료로 이루어진 버퍼 영역을 갖는 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체 장치.
  25. 제 24 항에 있어서,
    상기 버퍼 영역의 위쪽에 형성된 더블헤테로 구조를 포함하는 레이저 구조를 더 갖는 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체 장치.
  26. 제 24 항에 있어서,
    상기 레이저 구조를 구성하는 적어도 일부의 반도체층이, 상기 버퍼 영역의 측면 상을 경유하여, 상기 반도체 기판의 표면 상까지 도달하고 있는 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체 장치.
  27. 반도체 기판 표면의 일부 영역 상에, 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 하층 및 다른 재료로 이루어진 상층을 포함하는 적층 패턴을 형성하는 공정과,
    상기 적층 패턴의 하층의 노출된 측면을 시드 결정으로 하여, 나이트라이드계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 버퍼 영역을 선택 성장시키는 동시에, 횡방향 성장에 의해, 상기 적층 패턴의 상층 표면을 상기 버퍼 영역으로 덮으며, 상기 반도체 기판 표면의 일부를 덮는 공정과,
    상기 버퍼 영역이 상기 반도체 기판의 전체 표면을 덮기 전에, 상기 버퍼 영역의 선택 성장을 정지시키는 공정을 갖는 반도체 장치의 제조 방법.
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