KR100639747B1 - 반도체 레이저, 반도체 장치 및 이들의 제조 방법 - Google Patents

반도체 레이저, 반도체 장치 및 이들의 제조 방법 Download PDF

Info

Publication number
KR100639747B1
KR100639747B1 KR1019990052589A KR19990052589A KR100639747B1 KR 100639747 B1 KR100639747 B1 KR 100639747B1 KR 1019990052589 A KR1019990052589 A KR 1019990052589A KR 19990052589 A KR19990052589 A KR 19990052589A KR 100639747 B1 KR100639747 B1 KR 100639747B1
Authority
KR
South Korea
Prior art keywords
buried
semiconductor layer
semiconductor
layer
ridge
Prior art date
Application number
KR1019990052589A
Other languages
English (en)
Other versions
KR20000035669A (ko
Inventor
아사노다께하루
아사쯔마쯔네노리
히노도모노리
도미야시게따까
야마구찌다까시
고바야시다까시
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20000035669A publication Critical patent/KR20000035669A/ko
Application granted granted Critical
Publication of KR100639747B1 publication Critical patent/KR100639747B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/223—Buried stripe structure
    • H01S5/2231—Buried stripe structure with inner confining structure only between the active layer and the upper electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
    • H01L33/18—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous within the light emitting region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/2205—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
    • H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
    • H01S5/2205—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers
    • H01S5/2206—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure comprising special burying or current confinement layers based on III-V materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/323—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/32308—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm
    • H01S5/32316—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm comprising only (Al)GaAs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/323—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/32308—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm
    • H01S5/32341—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm blue laser based on GaN or GaP

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Semiconductor Lasers (AREA)

Abstract

고 출력 전력 동안 고차 모드 발진을 방지하여 횡모드를 안정적으로 제어할 수 있고 열 방산 능력이 우수한, 질화물 III-V 족 화합물 반도체로 구성되고 리지 형태의 스트라이프를 가진 반도체 레이저에 있어서, 상기 리지의 대향 측면들은 적어도 일부가 다결정과 같은 비-단결정인 질화물 III-V 족화합물 반도체로 구성된 AlGaN 매립층과 같은 매립 반도체 층에 의해서 매립된다. 매립 반도체 층은 520℃ 내지 760℃ 범위의 성장 온도에서 성장된다.
반도체 레이저, 성장 온도, 화합물 반도체, 질화물 III-V 족 화합물 반도체, 리지, 리지의 대향 측면

Description

반도체 레이저, 반도체 장치 및 이들의 제조 방법{SEMICONDUCTOR LASER, SEMICONDUCTOR DEVICE AND THEIR MANUFACTURING METHODS}
도1은 예비 실험 동안 사용된 시료를 제작하는 방법을 설명하기 위한 단면도.
도2는 예비 실험 동안 사용된 시료를 제작하는 방법을 설명하기 위한 단면도.
도3은 예비 실험 동안 사용된 시료를 제작하는 방법을 설명하기 위한 단면도.
도4는 800℃의 성장 온도 하에서 성장된 리지부와 이 리지부에 이웃하는 AlGaN 매립층의 단면도.
도5는 760℃의 성장 온도 하에서 성장된 리지부와 이 리지부에 이웃하는 AlGaN 매립층의 단면도.
도6은 730℃의 성장 온도 하에서 성장된 리지부와 이 리지부에 이웃하는 ALGaN 매립층의 단면도.
도7은 520℃의 성장 온도 하에서 성장된 AlGaN 매립층의 구조를 보여주는 개략도.
도8은 730℃의 성장 온도 하에서 성장된 AlGaN 매립층의 구조를 보여주는 개 략도.
도9는 760℃의 성장 온도 하에서 성장된 AlGaN 매립층의 구조를 보여주는 개략도.
도10은 본 발명의 제1 실시예에 따른 매립된 리지 구조를 가진 GaN 화합물 반도체 레이저를 보여주는 사시도.
도11은 본 발명의 제1 실시예에 따른 매립된 리지 구조를 가진 GaN 화합물 반도체 레이저의 제조 방법을 설명하기 위한 단면도.
도12는 본 발명의 제1 실시예에 따른 매립된 리지 구조를 가진 GaN 화합물 반도체 레이저의 제조 방법을 설명하기 위한 단면도.
도13은 본 발명의 제1 실시예에 따른 매립된 리지 구조를 가진 GaN 화합물 반도체 레이저의 제조 방법을 설명하기 위한 단면도.
도14는 본 발명의 제1 실시예에 따른 매립된 리지 구조를 가진 GaN 화합물 반도체 레이저의 제조 방법을 설명하기 위한 단면도.
도15는 본 발명의 제1 실시예에 따른 매립된 리지 구조를 가진 GaN 화합물 반도체 레이저의 제조 방법을 설명하기 위한 단면도.
도16은 본 발명의 제1 실시예에 따른 매립된 리지 구조를 가진 GaN 화합물 반도체 레이저의 제조 방법을 설명하기 위한 단면도.
도17은 본 발명의 제1 실시예에 따른 매립된 리지 구조를 가진 GaN 화합물 반도체 레이저의 제조 방법을 설명하기 위한 단면도.
도18은 본 발명의 제1 실시예에 따른 매립된 리지 구조를 가진 GaN 화합물 반도체 레이저의 제조 방법을 설명하기 위한 단면도.
도19는 본 발명의 제1 실시예에 따른 매립된 리지 구조를 가진 GaN 반도체 레이저의 광학 출력 대 전류 특성에 대한 측정 결과를 나타내는 개략도.
도20은 본 발명의 제2 실시예에 따른 매립된 리지 구조를 가진 GaN 반도체 레이저의 사시도.
도21은 본 발명의 제3 실시예에 따른 매립된 리지 구조를 가진 GaN 반도체 레이저의 사시도.
<도면의 주요 부분에 대한 부호의 설명>
11 : c-평면 사파이어 기판
12 : 도핑 안된 GaN 버퍼층
13 : n형 GaN 접촉층
14 : n형 AlGaN 클래딩 층
15 : n형 GaN 광도파 층
16 : 활성층
17 : p형 GaN 광도파 층
18 : p형 AlGaN 클래딩 층
19 : p형 GaN 접촉층
20 : AlGaN 매립층
21 : p측 전극
22 : n측 전극
23, 24, 25 : SiO2 막
본 발명은 반도체 레이저 및 그 제조 방법, 그리고 질화물 III-V 족 화합물 반도체를 이용한 리지-구조(ridge-structured)의 반도체 레이저에의 응용에 특히 적합한 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에, 광 디스크의 높은 실장 밀도의 요구에 따라서 청색 영역으로부터 자외선 영역에 이르는 범위에 걸쳐서 광을 방출할 수 있는 반도체 레이저를 얻기 위해 AlGaInN 또는 다른 질화물 II-V 화합물 반도체를 이용한 반도체 레이저의 연구 및 개발이 활발하게 진행되고 있다. 기록 가능한 광 디스크를 실현하기 위해서는 적어도 20㎽의 광학 출력이 요구된다. 나까무라(nakamura) 등은 이들 재료를 이용한 고-전력 레이저의 제작에 대하여 보고하고 있다(Appl. Phys. Lett., 72(1998)2014, Jpn. J. Appl. Phys., 37(1998)L627). 이 반도체 레이저는 리지 형상의 스트라이프를 갖는데, 그 리지 측면은 SiO2 막과 같은 절연막으로 코팅되어 있으며, p측 전극은 리지의 상부면 상에서 P형 접촉층의 일부분만을 접촉하도록 구성되어 있다.
상기 보고된 반도체 레이저는 실용상에 문제가 있는데, 즉 이것의 광학 출력 대 전류 특성에 있어서의 킹크(kink)의 문제와, 전력 공급 직후에 전류가 증가되는 문제가 있다. 킹크는 광학 출력이 증가할 때에 고차 모드에서 발진이 발생되는 것을 나타낸다. 이것을 방지하기 위해서는 리지부와 리지부 외측의 물질 간의 굴절률의 차이를 감소시키거나 혹은 스트라이프 폭을 감소시킬 필요가 있다. 그러나, 이 경우에는 리지부 외측의 물질이 작은 굴절률을 갖는 SiO2 혹은 공기이므로, 굴절률의 차이를 변화시키는 것은 용이하지 않다. 스트라이프 폭의 감소는 제작 공정의 곤란성을 수반한다.
전력 공급 직후의 전류의 증가에 대해서는 활성층의 열적 열화에 기인하는 것으로 추정된다. 이것을 방지하기 위해서, 활성층에서 발생된 열을 외부로 효율적으로 방출할 필요가 있다. 그러나, 이러한 형태의 반도체 레이저에 있어서는 P 형 접촉층의 표면을 제외하고 리지의 상부면이 낮은 열적 도전성을 가진 SiO2로 커버되어 있으므로, 열을 방사하는 것이 곤란하다.
본 발명의 목적은 횡모드를 안정적으로 제어하고 고출력 전력시에 고차 모드의 발진을 방지할 수 있는 반도체 레이저 및 반도체 레이저의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 열 방산이 우수하고 수명이 긴 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 제1 특징에 따르면, 화합물 반도체를 이용하고 리지 형태의 스트라이프를 가진 반도체 레이저에 있어서,
적어도 일부가 비-단결정인 화합물 반도체로 구성되고 리지의 대향 측면들을 매립한 매립 반도체 층을 포함한다.
본 발명의 제2 특징에 따르면, 질화물 III-V 화합물을 이용하고 리지 형태의 스트라이프를 가진 반도체 레이저에 있어서,
적어도 일부가 비-단결정인 질화물 III-V 화합물로 구성되고 리지의 대향 측면들을 매립한 매립 반도체 층을 포함한다.
본 발명의 제3 특징에 따르면, 화합물 반도체를 이용하고 리지 형태의 스트라이프를 가진 반도체 레이저의 제조 방법에 있어서,
리지 형태의 스트라이프를 형성하는 단계,
리지를 커버하도록 화합물 반도체의 매립 반도체 층을 성장시키며 리지의 대향 측면들에서 매립 반도체 층의 적어도 일부가 비-단결정이 되는 단계, 및
상기 리지 상부로부터 매립 반도체 층의 일부를 제거하는 단계,
를 포함한다.
본 발명의 제4 특징에 따르면, 질화물 III-V 화합물 반도체를 이용하고 리지 형태의 스트라이프를 가진 반도체 레이저의 제조 방법에 있어서,
리지 형태의 스트라이프를 형성하는 단계,
리지를 커버하도록 질화물 III-V 화합물 반도체의 매립 반도체 층을 성장시키며 리지의 대향 측면들에서 매립 반도체 층의 적어도 일부가 비-단결정이 되는 단계, 및
상기 리지의 상부로부터 매립 반도체 층의 일부를 제거하는 단계
를 포함한다.
본 발명의 제1, 제2, 제3, 및 제4 특징에 있어서, 반도체 레이저는 실 굴절률 도파형 반도체 레이저(real index-guided semiconductor laser)이다. 매립 반도체 층의 굴절률은 활성층의 굴절률보다 크지 않다.
본 발명의 제5 특징에 따르면, 반도체 장치에 있어서,
돌출부를 가진 화합물 반도체로 이루어진 베이스 바디, 및
적어도 일부가 비-단결정인 화합물 반도체로 구성되며 상기 돌출부를 매립하도록 제공된 매립 반도체 층
을 포함한다.
본 발명의 제6 특징에 따르면, 반도체 장치에 있어서,
질화물 III-V 화합물 반도체로 구성되며 돌출부를 가진 베이스 바디, 및
적어도 일부가 비-단결정인 질화물 III-V 화합물 반도체로 구성되며 상기 돌출부를 매립하도록 제공된 매립 반도체 층
을 포함한다.
본 발명의 제7 특징에 따르면, 화합물 반도체로 구성되며 돌출부를 가진 베이스 바디와, 적어도 일부가 비-단결정으로 된 화합물 반도체로 구성되며 상기 돌출부를 매립하기 위한 매립 반도체 층을 가진 반도체 장치의 제조 방법에 있어서,
돌출부를 형성하는 단계,
상기 돌출부를 커버하도록 상기 화합물 반도체의 매립 반도체 층을 성장시키며 상기 돌출부 주위의 상기 매립 반도체 층의 적어도 일부가 비-단결정이 되는 단계, 및
상기 돌출부 상부로부터 상기 매립 반도체 층의 일부를 제거하는 단계
를 포함한다.
본 발명의 제8 특징에 따르면, 질화물 III-V 화합물 반도체로 구성되며 돌출부를 가진 베이스 바디와, 적어도 일부가 비-단결정으로 된 질화물 III-V 화합물 반도체로 구성되며 상기 돌출부를 매립하기 위한 매립 반도체 층을 가진 반도체 장치의 제조 방법에 있어서,
상기 돌출부를 형성하는 단계,
상기 돌출부를 커버하도록 상기 질화물 III-V 화합물 반도체의 매립 반도체 층을 성장시키며 상기 돌출부 주위의 상기 매립 반도체 층의 적어도 일부가 비-단결정이 되는 단계, 및
상기 돌출부 상부로부터 상기 매립 반도체 층의 일부를 제거하는 단계
를 포함한다.
본 발명에 있어서, 매립 반도체 층에 포함된 비-단결정 부분은 전형적으로 다결정이지만, 비정질일 수도 있고, 다결정 부분 및 비정질 부분 둘 다를 포함할 수도 있다. 전형적으로, 상기 매립 반도체 층은 단결정 부분 및 다결정 부분을 포함하고, 통상적으로, 단결정 부분은 베이스 층과 접촉하여 상기 매립 반도체 층의 일부에서 에피택셜 성장에 의해서 형성된다. 전형적으로, 상기 매립 반도체 층은 원주형 구조를 갖는다. 매립 반도체 층을 형성하는 원주형 결정의 두께(폭)는 5㎚ 내지 300㎚의 범위이다.
본 발명에 있어서, 각 질화물 III-V 화합물 반도체는 Ga, Al, In, B, 및 Tl, 및 V 족 원소로서 As 또는 P를 가진 또는 갖고 있지 않은 적어도 N으로 구성된 그룹으로부터 선택된 적어도 하나의 III 족 원소를 포함한다. 상기 질화물 III-V 화합물 반도체의 예로서는 GaN, AlGaN, AlN, GaInN, AlGaInN, InN 등을 들 수 있다.
본 발명에서는, 각종의 화합물 반도체가, 반도체 레이저 또는 장치의 재료에 따라서, 매립 반도체 층의 재료로서 사용될 수 있다. 그 예로서는 질화물 III-V 화합물 반도체, AlXGa1-XAs (0≤X≤1), (AlXGa1-X)yIn1-yP(0≤X≤1, 0≤y≤1), ZnXMg1-XSySe1-y (0≤X≤1, 0≤y≤1), 등을 들 수 있다. 보다 구체적으로, 질화물 III-V 화합물 반도체를 이용하는 반도체 레이저에 있어서, 예를 들면 AlXGa1-XN (0≤X≤1), AlXGa1-XAs, (AlXGa1-X)yIn1-yP, ZnXMg1-XSySe1-y 등이 매립 반도체 층의 재료로서 사용될 수 있다. GaAs 반도체 레이저에서는 예를 들면, AlXGa1-XAs 및 (AlXGa1-X)yIn1-yP 등이 매립 반도체 층의 재료로서 사용될 수 있다. AlGaInP 반도체 레이저에서는 (AlXGa1-X)yIn1-yP가 매립 반도체 층의 재료로서 사용될 수 있다.
본 발명에 있어서, 특히 질화물 III-V 화합물 반도체로 구성된 매립 반도체 층은 예를 들면 성장 소스 재료의 분해 온도보다 낮지 않고 760℃보다 높지 않은 성장 온도, 즉 480℃보다 낮지 않고 760℃보다 높지 않은 성장 온도, 보다 바람직하게는 520℃보다 낮지 않고 760℃보다 높지 않은 성장 온도에서 성장된다. 매립 반도체 층의 성장에 있어서는 예를 들면, 금속 유기 화학 기상 증착(MOCVD), 수소화물(hydride) 기상 에피택셜 성장, 할로겐화물(halide) 기상 에피택셜 성장(HVPE), 또는 분자빔 에피택셜 성장(MBE), 또는 전자 사이클로트론 공명(ECR) 스퍼터링법 등이 사용될 수 있다.
본 발명에 있어서, AlXGa1-XAs가 매립 반도체 층의 재료로서 사용될 때에 그 성장 온도는 일반적으로 400℃ 내지 600℃이다.
(AlXGa1-X)yIn1-yP가 사용될 때에 그 성장 온도는 일반적으로 400℃ 내지 600℃이다. ZnXMg1-XSySe1-Y가 사용될 때에 그 성장 온도는 일반적으로 300℃ 내지 600℃이다. 이 경우들에 있어서, 매립 반도체 층은 금속 유기 화학 기상 증착(MOCVD) 또는 분자빔 에피택셜 성장법(MBE), 또는 전자 사이클로트론 공명(ECR) 스퍼터링에 의해서 성장될 수 있다.
본 발명에 따른 상기 요약된 구조를 가진 반도체 레이저 및 그 제작 방법에 있어서는 리지의 대향 측면의 부분들이 적어도 일부가 비-단결정인 화합물 반도체 또는 질화물 III-V 화합물 반도체로 구성된 매립 반도체 층에 의해서 매립되므로, 리지의 전체는 평탄성이 양호하게 매립될 수 있다. 따라서, 리지 부분으로부터의 열의 방산이 개선되어 활성층의 열화가 방지되고 반도체 레이저의 수명이 연장된다.
또한, 매립 반도체 층을 형성하는 화합물 반도체 또는 질화물 III-V 화합물 반도체의 혼합 결정 조성 비율을 적절히 결정함으로써, 리지 부분과 매립 반도체 층 간의 굴절률의 차이가 용이하게 제어되어 고차 모드의 발진을 방지하고 광학 출력 대 전류 곡선에서의 킹크를 제거할 수 있다. 따라서, 반도체 레이저는 상당히 좁은 스트라이프의 필요성 없이 용이하게 제작될 수 있다.
또한, 금속 유기 화학 기상 증착, 수소화물 기상 에피택셜 성장, 할로겐화물 기상 에피택셜 성장 또는 분자빔 에피택셜 성장법이 질화물 III-V 화합물 반도체로 구성된 매립 반도체 층의 성장에 사용될 때에, 특히, 리지 전체는 760℃보다 높지 않은 성장 온도를 설정함으로써 평탄성이 양호하게 매립될 수 있다.
본 발명에 따른 상술한 요약된 구조를 가진 반도체 장치 및 그 제작 방법에 있어서는 돌출부의 대향 측면들이 적어도 일부가 비-단결정으로 되어 있는 화합물 반도체 또는 질화물 III-V 화합물 반도체로 구성된 매립 반도체 층으로 매립되므로, 돌출부 전체가 평탄성이 양호하게 매립될 수 있다. 따라서, 돌출부가 열원인 경우에, 돌출부로부터의 열의 방산이 개선되고 반도체 장치의 수명이 연장된다.
또한, 금속 유기 화학 기상 증착, 수소화물 기상 에피택셜 성장, 할로겐화물 기상 에피택셜 성장 또는 분자빔 에피택셜 성장법이 질화물 III-V 화합물 반도체로 구성된 매립 반도체 층의 성장에 사용되는 경우에, 특히, 돌출부 전체가 760℃보다 높지 않은 성장 온도를 설정함으로써 평탄성이 양호하게 매립될 수 있다.
본 발명의 상술한 목적 및 특징들은 첨부하는 도면과 관련하여 이해될 수 있 는 다음의 상세한 설명으로부터 보다 자명하게 될 것이다.
본 발명의 실시예를 설명하기 전에, 매립층의 매립 특성 및 매립층의 결정 특성을 평가하기 위해서 실시된 예비 실험의 결과에 대하여 설명한다. 도1 내지 도3은 평가용 시료를 제작하는 방법을 보여주고 있다.
먼저, 도1을 참조하면, 도핑 안된 GaN 버퍼층(2)이 520℃ 정도의 온도 하에서 예를 들면 열 크리닝(thermal cleaning)에 의해서 이전에 세정된 표면을 가진 c-평면 사파이어 기판(1) 상에 MOCVD에 의해서 성장된다. 그 후에, 1000℃의 성장 온도에서, 도핑 안된 GaN 층(3), p형 AlGaN 매립층(4) 및 p형 GaN 층(5)이 MOCVD에 의해서 GaN 버퍼층(2) 상에 순차적으로 성장된다. 이들 GaN 화합물 반도체를 성장시키기 위한 소스 재료는, 예를 들면, III 족 원소 Ga의 소스 재료로서 트리메틸 갈륨((CH3)3Ga, TMG), III 족 원소 Al의 소스 재료로서 트리메틸 알루미늄((CH3)3Al, TMA), III 족 원소 In의 소스 재료로서 트리메틸 인듐((CH3)3In, TMI), V 족 원소 N의 소스 재료로서 암모늄(NH3)일 수 있다. 케리어 가스는 예를 들면 수소(H2) 및 질소(N2)의 혼합 가스일 수 있다. 도펀트에 대해서는 예를 들면, 모노 실란(SiH4) 및 n형 도펀트와, p형 도펀트로서 비스=메틸 사이클로펜타디에닐 마그네슘((CH3C5H4)2Mg) 또는 비스=사이클로펜타디에닐 마그네슘((C2H5)2Mg)이 사용될 수 있다.
그 후에, GaN 반도체 층을 성장시킨 c-평면 사파이어 기판(1)이 MOCVD 장치로부터 빼내어진다. 이어서, 도2에 도시된 바와 같이, SiO2 막(6)을 0.4㎛ 두께로 p형 GaN 층(5)의 전면에 CVD, 진공 증착, 스퍼터링 등에 의해서 제작한 후에, 소정의 패턴의 레지스트 패턴(도시 생략)이 리소그래피에 의해서 SiO2 막(6) 상에 형성된다. 이어서, 마스크로서 레지스트 패턴을 사용하여 SiO2 막(6)을 에칭하여 이것을, 예를 들면, 하이드로플루오릭 산 계열(a series of hydrofluoric acids)로부터 선택된 에칭액을 사용하는 습식 에칭, 또는 불소를 함유하는 CF4 또는 CHF3와 같은 에칭 가스를 사용하는 반응성 이온 에칭(RIE)에 의해서 스트라이프가 되도록 성형한다. 그 후에, SiO2 막(6)을 마스크로 사용하여, p형 AlGaN 매립층(4)을 예를 들면 RIE에 의해서 특정한 깊이로 에칭하여 리지 부분을 형성한다. RIE를 위한 에칭 가스는 예를 들면, 염소 기재(chlorine-based) 가스일 수 있다.
이어서 도3을 참조하면, 다시 MOCVD에 의해서, 60%의 Al을 함유하는 AlGaN 매립층(7)이 리지부의 대향면을 매립하도록 전체 기판면에 성장된다.
도4 내지 도6은 AlGaN 매립층(7)의 성장을 위해서 각각 800℃, 760℃, 및 730℃로 성장 온도(Tg)를 설정하여 준비된 시료에 있어서 리지 부분 및 이에 인접한 AlGaN 매립층(7)의 단면의 전자 현미경 사진(SEM 사진)을 스케닝하여 작성된 도면이다. 도4 및 도6으로부터 자명한 바와 같이, 성장 온도가 800℃인 경우에, AlGaN 매립층(7)은 리지 부분의 측면(오목한 공간)을 따르는 부분을 매립하지 못한다. AlGaN 매립층(7)의 표면은 성장 온도가 730℃일 때에는 평탄하지만 성장 온도가 증가되면 평탄하게 되지 않는다. AlGaN 매립층(7)은 성장 온도가 800℃이면 단결정이지만, 성장 온도가 760℃이면 부분 원주형 구조가 된다. 또한, 성장 온도가 900℃이면, 도시는 하지 않았지만, AlGaN 매립층(7)의 표면에 대한 불균일이 그렇게 크지는 않지만 AlGaN 매립층(7)에서 쪼개짐이 발생된다. 상술한 바와 같이, 리지 부분을 매립하기 위해서 단결정층을 사용하면 리지 부분의 측면을 매립하지 못하는 문제와, 표면에 대한 불균일성의 확대 및 쪼개짐이 발생되는 문제가 있다. 따라서, 리지의 측면을 신뢰성하게 매립하고 쪼개짐을 방지하기 위해서는 리지 부분을 매립하는데 사용된 반도체 층이 적어도 부분적으로 다결정이 되어야 한다. 또한, 리지가 매립된 후에 레이저 공정을 용이하게 하는 관점 및 열 방산을 개선하기 위해서 전극을 가진 매립층의 밀착 접촉을 보장하는 관점에서 보면 AlGaN 매립층의 표면의 불균일성은 바람직하게는 가능한 한 적어야 한다. 이것을 고려하면, MOCVD에 의해서 AlGaN 매립층(7)을 성장시키기 위한 성장 온도는 760℃보다 높지 않은 것이 바람직하다.
도7 내지 도9는 AlGaN 매립층(7)의 성장을 위해서 각각 520℃, 730℃, 및 760℃로 성장 온도를 설정하여 준비한 시료에 있어서, 투과형 전자 현미경(TEM)을 통해서 관측된 AlGaN 매립층(7)의 단면 구조를 개략적으로 나타내고 있다.
도7에 도시된 바와 같이, 성장 온도가 520℃일 때에 AlGaN 매립층(7)은 그 일부에서 베이스 층과 접촉하고 있는 상태에서 단결정의 베이스 층으로부터 에피택셜 성장되었고, 결정은 원주 형태로 그 위에 형성되어 원주형 구조를 형성하고 있다. 에피택셜 층의 두께는 대략 70㎚이었다. 원주 결정의 하부의 직경은 50㎚ 내지 80㎚이었다. AlGaN 매립층(7)의 표면에는 대략 30㎚ 높이의 불균일이 발생되었다.
도9에 도시된 바와 같이, 760℃의 성장 온도 하에서 베이스 층과 접촉하고 있는 AlGaN 매립층(7)의 일부분은 베이스 층으로부터 에피택셜 성장된 무결점 단결정을 나타내며, 결정은 원주 형태로 성장하여 원주 구조를 형성한다. 에피택셜 층의 두께는 대략 130㎚이었고, 각 원주 결정의 하부의 직경은 대략 270㎚이었다. 이들 원주 결정은 실질적으로 배향 정렬되어 있다. 또한, 다수의 평면 결점이 각각의 원주 결정에 도입되었다. AlGaN 매립층(7)의 표면 상에는 대략 160㎚ 정도의 큰 불균일이 있었다.
이제부터 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 실시예를 나타내는 모든 도면에 있어서, 동일하거나 동등한 구성 요소에 대해서는 동일한 참조 번호를 병기하였다.
도10은 본 발명의 제1 실시예에 따른 매립된 리지 구조를 가진 GaN 화합물 반도체 층을 보여주고 있다. 여기에 도시된 GaN 화합물 반도체 레이저는 SCH 구조(개별 구획 헤테로 구조체)를 갖는다.
도10에 도시된 바와 같이, 제1 실시예에 따른 GaN 반도체 레이저는 예를 들면, 도핑 안된 GaN 버퍼층(12)을 통하여 400㎛의 두께를 가진 c-평면 사파이어 기판(11)상에 순차적으로 적층된, n형 GaN 접촉층(13), n형 AlGaN 클래딩 층(14), n형 광도파 층(15), 도핑 안된 Ga1-XInXN/Ga1-yInyN 다중 콴텀 웰(multi quantum well) 구조를 가진 활성층(16), p형 GaN 광도파 층(17), p형 AlGaN 클래딩 층(18) 및 p형 GaN 접촉층(19)을 포함한다.
GaN 버퍼층(12)은 예를 들면 30㎚의 두께를 갖는다. n형 GaN 접촉층(13)은 4㎛ 두께이며, 예를 들면 그 n형 불순물로서 실리콘(Si)으로 도핑되어 있다. n형 AlGaN 클래딩 층(14)은 0.7㎛의 두께이며, 예를 들면 그 n형 불순물로서 Si로 도핑되어 있다. n형 GaN 광도파 층(15)은 0.1㎛이며, 예를 들면 그 n형 불순물로서 Si로 도핑되어 있다. 도핑 안된 Ga1-XInXN/Ga1-yInyN 다중 콴텀 웰 구조를 가진 활성층(16)에서는, 예를 들면 각 웰층이 3㎚의 두께이며 각 배리어 층은 4㎚의 두께이다.
p형 GaN 광도파 층(17)은 0.1㎛의 두께이며, 예를 들면 그의 p형 불순물로서 마그네슘(Mg)로 도핑되어 있다. p형 AlGaN 클래딩 층(18)은 0.7㎛의 두께이며, 예를 들면 그의 p형 불순물로서 Mg로 도핑되어 있다. p형 GaN 접촉층(19)은 0.3㎛의 두께이며, 예를 들면 그의 p형 불순물로서 Mg로 도핑되어 있다.
n형 GaN 접촉층(13)의 상부, n형 AlGaN 클래딩 층(14), n형 GaN 광도파 층(15), 활성층(16), p형 GaN 광도파 층(17) 및 p형 AlGaN 클래딩 층(18)은 소정의 폭을 가진 메사 구조를 갖는다. 메사 부분에서 p형 AlGaN 클래딩 층(18) 및 p형 GaN 접촉층(19)의 상부 부분은 한 방향으로 연장하는 소정의 폭을 가진 리지 부분을 형성한다. 리지 부분의 연장 방향은 예를 들면 〈11-20〉방향일 수 있으며 폭은 예를 들면 4㎛이다.
리지 부분의 대향 측면에 예를 들면 도핑 안된 AlGaN 매립층(20)이 제공된다. AlGaN 매립층(20)은 적어도 부분적으로는 다결정(또는 원주 구조)이다.
리지 부분에 있어서, p측 전극(21)이 p형 GaN 접촉층(19) 및 AlGaN 매립층(20)의 인접한 부분 상에 제공된다. p측 전극(21)은 예를 들면 Ni 막, Pt 막, 및 Au 막을 순차 적층하는 Ni/Pt/Au 구조를 가지며, 이들 Ni 막, Pt 막, 및 Au 막은 예를 들면 각각 10㎚, 100㎚, 및 300㎚의 두께이다. AlGaN 매립층(20)이 높은 저항성을 가지고 있으므로, 전류는 GaN 접촉층(19) 및 AlGaN 매립층(20) 양자와 접촉하고 있는 p측 전극(21)에 관계없이 리지 스트라이프 부분으로만 흐른다. 메사 구조외의 영역에서는 n형 GaN 접촉층(13) 상에 n측 전극(22)이 제공된다. n측 전극(22)은 예를 들면 Ti 막, Al 막, Pt 막, 및 Au 막을 순차 적층하는 Ti/Al/Pt/Au 구조를 가지며, 이들 Ti 막, Al 막, Pt 막, 및 Au 막은 각각 10㎚, 100㎚, 100㎚, 및 300㎚의 두께이다.
이어서, 제1 실시예에 따른 상술한 구조를 가진 GaN 반도체 레이저의 제조 방법에 대하여 설명한다.
먼저, 도11에 도시된 바와 같이, GaN 반도체 레이저를 제조하기 위해서, 도핑 안된 GaN 버퍼층이 예를 들면, 열적 크리닝에 의해서 이전에 세정된 표면을 가진 c-평면 사파이어 기판(11) 상에 약 520℃의 온도 하에 MOCVD에 의해서 성장된다. 그 후에, 기판 온도는 소정의 성장 온도로 승온되며, n형 GaN 접촉층(13), n형 AlGaN 클래딩 층(14), n형 GaN 광도파 층(15), 도핑 안된 Ga1-XInXN/Ga1-yInyN 다중 콴텀 웰 구조를 가진 활성층(16), p형 GaN 광도파 층(17), p형 AlGaN 클래딩 층(18) 및 p형 GaN 접촉층(19)이 GaN 버퍼층(12) 상에 순차 적층된다. In을 포함하지 않는 층들의 경우에, 즉, n형 GaN 접촉층(13), n형 AlGaN 클래딩 층(14), n형 GaN 광도파 층(15), p형 GaN 광도파 층(17), p형 AlGaN 클래딩 층(18) 및 p형 GaN 접촉층(19)의 경우에, 성장 온도는 예를 들면 1000℃로 설정된다. In을 함유하는 Ga1-XInXN/Ga1-yInyN 다중 콴텀 웰 구조를 가진 활성층(16)의 경우에, 성장 온도는 예를 들면 700 내지 800℃로 설정된다. 이들 GaN 화합물 반도체를 성장시키기 위한 소스 재료로서는 예를 들면 III 족 원소 Ga의 소스 재료로서 트리메틸 갈륨((CH3)3Ga, TMG), III 족 원소 Al의 소스 재료로서 트리메틸 알루미늄((CH3)3Al, TMA), III 족 원소 In의 소스 재료로서 트리메틸 인듐((CH3)3In, TMI), V 족 원소 N의 소스 재료로서 암모늄(NH3)일 수 있다. 케리어 가스는 예를 들면 수소(H2) 및 질소(N2)의 혼합 가스일 수 있다. 도펀트에 대해서는 예를 들면, 모노 실란(SiH4) 및 n형 도펀트와, p형 도펀트로서 비스=메틸 사이클로펜타디에닐 마그네슘((CH3C5H4)2Mg), 또는 비스=사이클로펜타디에닐 마그네슘((C2H5)2Mg)이 사용될 수 있다.
그 후에, GaN 반도체 층을 성장시킨 c-평면 사파이어 기판(11)이 MOCVD 장치로부터 제거된다. 이어서, 도12에 도시된 바와 같이, SiO2 막(23)을 0.4㎛ 두께로 p형 GaN 접촉층(19)의 전면에 CVD, 진공 증착, 스퍼터링 등에 의해서 제작한 후에, 소정의 패턴의 레지스트 패턴(도시 생략)이 리소그래피에 의해서 SiO2 막(23) 상에 형성된다. 이어서, 마스크로서 레지스트 패턴을 사용하여 SiO2 막(23)을 에칭하여 이것을 예를 들면, 하이드로플루오릭 산 계열로부터 선택된 에칭액을 사용하는 습식 에칭, 또는 불소를 함유하는 CF4 또는 CHF3와 같은 에칭 가스를 사용하는 반응성 이온 에칭(RIE)에 의해서 스트라이프로 성형한다. 그 후에, SiO2 막(23)을 마스크로 사용하여, p형 AlGaN 클래딩 층(18)을 예를 들면 RIE에 의해서 특정한 깊이로 에칭하여 리지 부분을 형성한다. RIE를 위한 에칭 가스는 예를 들면, 염소 기재 가스일 수 있다.
이어서 도13을 참조하면, 다시 MOCVD에 의해서, 예를 들어 성장 온도를 520℃로 설정하여 60%의 Al을 함유하는 AlGaN 매립층(20)이 리지부의 대향면을 매립하도록 전체 기판면에 성장된다.
520℃의 성장 온도 하에서 AlGaN 매립층(20)의 적어도 일부분은 다결정이 된다. 이 경우에, 60%의 알루미늄 조성을 갖고 있다고 해도 AlGaN 매립층(20)에서는 어떤 쪼개짐도 발생되지 않는다. 동시에, 리지 전체는 양호한 평탄성을 가지면서 매립될 수 있다.
그 후에, AlGaN 매립층(20)이 그 위에 성장된 c-평면 사파이어 기판(11)이 MOCVD 장치에 의해서 제거된다. 이어서, 도14에 도시된 바와 같이, 예를 들면 0.4㎛ 두께의 SiO2 막(24)이 CVD, 진공 증착, 또는 스퍼터링에 의해서 전체 기판면에 형성된 후에, 소정의 구성의 레지스트 패턴(도시 생략)이 AlGaN 매립층(20)의 돌출부를 제외하여 SiO2 막(24) 상에 리소그래피에 의해서 형성된다. 이어서, 마스크로서 레지스트 패턴을 사용하여 SiO2 막(24)이 예를 들면 하이드로플루오릭 산 계열로부터 선택된 에칭액을 사용한 습식 에칭 또는 불소를 함유하는 CF4 또는 CHF3와 같은 에칭 가스를 사용한 RIE에 의해서 에칭된다.
그 후에, 도15에 도시된 바와 같이, 마스크로서 SiO2 막(24)을 사용하여 예를 들면 RIE에 의해서 에칭을 행하여 리지부의 상부의 AlGaN 매립층(20)의 돌출부를 제거한다.
그 후에, SiO2 막(24)이 제거되고 소정의 구성을 가진 SiO2 막(25)이 도16에 도시된 바와 같이 상술한 바와 동일한 공정으로 기판면 상에 형성된다.
그 후에, 도17에 도시된 바와 같이, SiO2 막(25)을 마스크로 사용하여 n형 GaN 접촉층(13)을 노출시킬 때까지 예를 들면 RIE에 의해서 에칭을 행하여 n형 GaN 접촉층(13)의 상부, n형 AlGaN 클래딩 층(14), n형 GaN 광도파 층(15), 도핑 안된 Ga1-XInXN/Ga1-yInyN 다중 퀀텀 웰 구조를 가진 활성층(16), p형 GaN 광도파 층(17) 및 p형 AlGaN 클래딩 층(18) 및 AlGaN 매립층을 메사 구조로 패터닝한다.
이어서, SiO2 막(25)이 에칭에 의해서 제거된다. 그 후에, 소정의 구조의 레지스트 패턴(도시 생략)이 기판면 상에 형성되며, Ti 막, Al 막, Pt 막 및 Au 막이 예를 들면 진공 증착에 의해서 전체 기판면 상에 순차 형성된다. 이어서, 레지스트 패턴이 상부 Ti 막, Al 막, Pt 막, 및 Au 막과 함께 제거된다(박리). 결국, 도18에 도시된 바와 같이, n측 전극(22)이 메사 부분에 인접한 n형 GaN 접촉층(13)의 위치에 형성된다. 그 후에, n측 전극(22)은 오믹 접촉을 위해서 합금된다. p측 전극(21)은 p형 GaN 접촉층(19) 상의 메사 부분과 AlGaN 매립층(20)의 인접 부분에서와 동일한 공정으로 형성되며 오믹 접촉을 위해서 합금된다.
그 후에, 레이저 구조를 그 위에 형성한 c-평면 사파이어 기판(11)이 예를 들면 갈라진 홈에 의해서 바(bar)로 분할되어 공동 에지(cavity edge)를 형성한다. 이어서 공동 에지는 에지 코팅에 의해서 피복되며 각 바는 예를 들어 갈라진 홈에 의해서 칩이 되도록 분할된다. 이들 단계를 통해서 의도된 매립 리지 구조 및 SCH 구조의 GaN 화합물 레이저가 도10에 도시된 바와 같이 완성된다.
도 19는 제1 실시예에 따른 GaN 화합물 반도체 레이저의 광학 출력 대 전류 특성에 대한 측정 결과를 보여주고 있다. AlGaN 매립층(20)의 성장 온도는 20 내지 520℃이다. 도 19로부터 양호한 광학 출력 대 전류 특성이 획득되었음을 주목해야 한다.
상술한 바와 같이, 제1 실시예에 따르면, 리지가 적어도 부분적으로 다결정화 되는 520℃의 성장 온도에서 성장된 AlGaN 매립층(20)에 의해서 매립되므로, 리지 전체는 높은 Al 조성에도 불구하고 AlGaN 매립층(20)에 균열이 발생하지 않고 표면의 평탄성이 양호하게 되면서 매립될 수 있다. 또한, p측 전극(21)과 베이스 층간의 접촉 영역이 증가될 수 있으므로 동작 동안 발생된 열을 효과적으로 방출하고 전원 공급 동안 전류의 증가를 방지하는 것이 가능하므로 반도체 레이저의 수명을 연장시킬 수 있다. 또한, AlGaN 매립층(20)의 Al 조성을 변화시킴에 의해서, 리지 부분과 잔류 부분 간의 굴절률의 차이가 제어될 수 있고 횡모드(transverse mode)가 용이하게 제어될 수 있다.
또한, 제1 실시예는 다음과 같은 장점을 갖는다. 즉, GaN 반도체의 성장의 경우에, 일반적으로, 성장된 층들에서의 p형 불순물(억셉터)이 성장 분위기에서 수소에 의해서 비활성화되는 문제가 있으며, p형 층의 성장 후에 질소 분위기에서 사후 어닐링 처리의 필요성이 있다. 그러나, 제1 실시예에서는 최외측면이 AlGaN 매립층(20)의 성장 동안 AlGaN 매립층(20)이므로, 성장 분위기에서의 수소는 p형 층을 직접 공격하지 않으며, 층들을 p형 GaN 접촉층(19)까지 성장시키기 위한 제1 에피택셜 성장 동안 p형 층에 포획된 수소는 AlGaN 매립층(20)을 통해서 그로부터 빠져 나갈 수 있다. 따라서, p형 층내의 p형 불순물은 사후 어닐링 없이 AlGaN 매립층(20)의 성장 동안 활성화될 수 있다.
도20은 본 발명의 제2 실시예에 따른 매립된 리지 구조를 가진 GaN 화합물 반도체 층을 보여주고 있다. 이 GaN 화합물 반도체 레이저도 SCH 구조를 갖는다.
도20에 도시된 바와 같이, 제2 실시예에 따른 GaN 화합물 반도체 레이저에 있어서는 고저항 AlN 매립층(26)이 리지 부분의 대향 측면에 매립된다. AlN 매립층(26)의 적어도 일부는 다결정이다. 다른 측면에서 보면, 여기에 도시된 GaN 화합물 반도체 레이저는 제1 실시예의 것과 동일하다. 따라서, 이들의 설명은 생략한다.
제2 실시예에 따른 GaN 화합물 반도체 레이저를 제작하는 방법은 AlN 매립층(26)이 ECR 스퍼터링에 의해서 형성되는 것을 제외하고는 제1 실시예에 따른 GaN 화합물 반도체 레이저의 제작 방법과 동일하다.
제2 실시예에 따르면, 리지는 ECR 스퍼터링에 의해서 성장되어 적어도 부분적으로 다결정화되는 AlGaN 매립층(20)에 의해서 매립되므로, 리지 전체는 AlGaN 매립층(20)에서 쪼개짐을 발생시키지 않고 양호한 표면 평탄화로 매립될 수 있다. 또한, p측 전극(21)과 베이스층 간의 접촉 영역이 증가될 수 있으므로 동작 동안 발생된 열을 효과적으로 방출하고 전원 공급 동안 전류의 증가를 방지하는 것이 가능하기 때문에 반도체 레이저의 수명을 연장시킬 수 있다. 또한, AlN 매립층(26)의 굴절률이 SiO2 또는 공기보다 크기 때문에 리지 부분과 잔류 부분 간의 굴절률의 차이가 종래의 리지 구조의 GaN 화합물 반도체 레이저와 비교하여 감소될 수 있으며, 횡모드가 안정화될 수 있다. 또한, AlN 매립층(26)이 ECR 스퍼터링에 의해서 형성되므로 매립 공정이 보다 용이해진다.
도21은 본 발명의 제3 실시예에 따른 매립된 리지 구조를 가진 GaAs 화합물 반도체 레이저를 도시하고 있다.
도21에 도시된 바와 같이, 제3 실시예에 따른 GaAs 화합물 반도체 레이저는 n형 GaAs 기판(31) 상에 순차 적층되는, n형 GaAs 버퍼층(32), n형 AlGaAs 클래딩 층(33), 단일 퀀텀 웰 구조 또는 다중 퀀텀 웰 구조를 가진 활성층(34), p형 AlGaAs 클래딩 층(35), 및 p형 GaAs 캡층(36)을 포함한다. p형 AlGaAs 클래딩 층(35)의 상부 부분 및 p형 GaAs 캡층(36)은 한 방향으로 연장하는 소정의 폭을 가진 리지 부분을 형성한다.
리지 부분의 대향측 상에는 예를 들면 n형 AlGaAs 매립층(37)이 매립된다. n형 AlGaAs 매립층(37)의 적어도 일부는 다결정 또는 비정질 영역으로 구성된다.
리지 부분에서, p측 전극(38)은 p형 GaAs 캡층(36) 및 n형 AlGaAs 매립층(37)의 인접 부분 상에 제공된다. p측 전극(38)은 예를 들면 Ti/Pt/Au 전극이다. n형 GaAs 전극(31)의 하부면 상에는 n측 전극(39)이 n형 GaAs 기판(31)과 오믹 접촉한 상태로 제공된다. n측 전극(39)은 예를 들면 AuGe/Ni 전극 또는 In 전극일 수 있다.
이어서, 제3 실시예에 따른 상술한 구조를 가진 GaAs 화합물 반도체 레이저의 제조 방법에 대하여 설명한다.
먼저 도21에 도시된 바와 같이, GaAs 화합물 반도체 레이저를 제조하기 위해서, n형 GaAs 버퍼층(32), n형 AlGaAs 클래딩 층(33), 활성층(34), p형 AlGaAs 클래딩 층(35), 및 p형 GaAs 캡층(36)이 예를 들면 800℃ 정도의 성장 온도에서 금속 유기 화학 기상 증착(MOCVD)에 의해서 n형 GaAs 기판(31) 상에 순차 성장된다.
그 후에, AlGaAs 화합물 반도체 층들이 그 위에 성장된 n형 GaAs 기판(31)이 MOCVD 장치로부터 제거된다. 이어서, SiO2 막을 0.4㎛ 두께로 p형 GaAs 캡층(36)의 전면에 예를 들면 CVD, 진공 증착, 스퍼터링 등에 의해서 형성한 후에, 소정의 구성의 레지스트 패턴(도시 생략)이 리소그래피에 의해서 SiO2 막 상에 형성된다. 마스크로서 레지스트 패턴을 사용하여 SiO2 막을 에칭하여 이것을 예를 들면, 하이드로플루오릭 산 계열로부터 선택된 에칭액을 사용하는 습식 에칭, 또는 불소를 함유하는 CF4 또는 CHF3와 같은 에칭 가스를 사용하는 반응성 이온 에칭(RIE)에 의해서 스트라이프로 성형한다. 그 후에, SiO2 막을 마스크로 사용하여, p형 AlGaAs 클래딩 층(35)을 습식 에칭 또는 건식 에칭에 의해서 특정한 깊이로 에칭하여 리지 부분을 형성한다.
그 후에, 예를 들면 450℃의 성장 온도에서 MOCVD에 의해서 다시 n형 AlGaAs 매립층을 전면에 성장시켜 리지 부분의 대향 측면을 매립한다. 450℃의 성장 온도 하에서 n형 AlGaAs 매립층(37)은 적어도 부분적으로 다결정 또는 비정질화 된다. 이 경우에, n형 AlGaAs 매립층(37)에서는 어떠한 크로스 해칭(cross hatching)도 발생되지 않고 리지 전체는 양호한 표면 평탄성으로 매립될 수 있다.
그 후에, n형 AlGaAs 매립층(37)을 그 위에 가진 n형 GaAs 기판(31)이 MOCVD 장치로부터 제거된다. 이어서, SiO2 막을 0.4㎛ 두께로 기판의 전면에 예를 들면 CVD, 진공 증착, 스퍼터링 등에 의해서 형성한 후에, 소정의 구성의 레지스트 패턴(도시 생략)이 리소그래피에 의해서 n형 AlGaAs 매립층(37)의 노출 부분을 제외하고 SiO2 막 상에 형성된다. 마스크로서 레지스트 패턴을 사용하여 SiO2 막을 에칭하여 이것을 예를 들면, 하이드로플루오릭 산 계열로부터 선택된 에칭액을 사용하는 습식 에칭, 또는 불소를 함유하는 CF4 또는 CHF3와 같은 에칭 가스를 사용하는 반응성 이온 에칭(RIE)에 의해서 스트라이프가 되도록 성형한다.
그 후에, SiO2 막을 마스크로 사용하여, 예를 들면 습식 에칭 또는 RIE에 의한 에칭을 행하여 리지 부분 상부의 n형 AlGaAs 매립층(37)의 돌출 부분을 제거한다.
그 후에, Ti 막, Pt 막 및 Au 막을 예를 들면 진공 증착에 의해서 기판의 전면에 순차 적층하여 p측 전극(38)을 형성한다. n형 GaAs 기판(31)의 하부면 상에는 n측 전극(39)으로서 AuGe/Ni 막 또는 In 막이 형성된다.
이어서, 레이저 구조를 그 위에 형성한 n형 GaAs 기판(31)이 예를 들면 갈라진 홈에 의해서 바로 분할되어 공동 에지를 형성한다. 공동 에지는 에지 코팅에 의해서 코트되며, 각 바는 예를 들면 갈라진 홈에 의해서 칩으로 분할된다. 이러한 단계를 통하여, 의도된 매립 리지 구조의 GaAs 화합물 반도체 레이저가 완성된다.
제3 실시예에 따르면, 제1 실시예의 것과 동일한 장점이 리지 구조의 GaAs 반도체 레이저에서 얻어질 수 있다.
이제까지 첨부하는 도면을 참조로 하여 본 발명의 바람직한 특정의 실시예를 설명하였지만, 본 발명은 이러한 특정한 예에 제한되지 않으며, 첨부한 청구의 범위에 규정된 본 발명의 범주 또는 정신을 벗어남이 없이 본 기술 분야에 숙련된 자에 의해서 다양한 변화 및 변경이 실시될 수 있음을 이해해야 한다.
예를 들면, 제1, 제2 및 제3 실시예에서 제안된 수치값, 구조, 기판, 소스 재료 및 프로세스는 예에 지나지 않으며, 필요하다면 다른 적절한 수치값, 구조, 기판, 소스 재료 및 프로세스가 사용될 수 있다.
제1 및 제2 실시예는 리지 스트라이프 부분을 c-평면 사파이어 기판(11)의 〈11-20〉방향으로 연장시키는 것으로서 설명되어 있으나. 그 대신 〈1-100〉방향으로 연장될 수 있다.
제1 및 제2 실시예는 기판으로서 c-평면 사파이어 기판을 사용하는 것으로서 설명되어 있으나, 예를 들면 SiC 기판, 스피넬(spinel) 기판의 Si 기판이 적절한 경우에 사용될 수 있다.
또한, 제1 및 제2 실시예는 본 발명을 SCH 구조의 GaN 화합물 반도체 레이저에 적용하는 것으로 설명되어 있다. 그러나, 본 발명은 예를 들면, DH(double heterostructure)를 가진 GaN 화합물 반도체 레이저에 적용될 수 있다.
제3 실시예는 본 발명을 DH 구조를 가진 GaAs 화합물 반도체 레이저에 적용하는 것으로 설명되어 있다. 그러나, SCH 구조의 GaAs 화합물 반도체 레이저에도 적용될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 리지의 대향 측면은 적어도 일부가 비-단결정인 화합물 반도체 또는 질화물 III-V 족 화합물 반도체로 구성된 매립 반도체 층으로 매립되므로, 횡모드를 안정적으로 제어함으로써, 고차 모드 발진을 방지하고, 우수한 열 방산을 보장할 수 있다.
본 발명에 따른 반도체 레이저의 제조 방법에 따르면, 상술한 장점을 가진 반도체 레이저가 용이하게 제작될 수 있다.
본 발명에 따른 반도체 장치에 따르면, 돌출부의 대향 측면들은 적어도 일부가 비-단결정인 화합물 반도체 또는 질화물 III-V 족 화합물 반도체로 구성된 매립 반도체 층으로 매립되므로, 우수한 열 방산이 보장된다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 상술한 장점을 가진 반도체 장치가 용이하게 제작될 수 있다.

Claims (48)

  1. 화합물 반도체를 사용하며 리지 형태의 스트라이프(ridge-shaped stripe)를 가진 반도체 레이저로서,
    적어도 일부가 비-단결정인 화합물 반도체로 만들어지며 상기 리지의 대향 측면들을 매립하는 매립 반도체 층
    을 포함하는 반도체 레이저.
  2. 질화물 III-V 족 화합물을 사용하며 리지 형태의 스트라이프를 가진 반도체 레이저로서,
    적어도 일부가 비-단결정인 질화물 III-V 족 화합물 반도체로 만들어지며 상기 리지의 대향 측면들을 매립하는 매립 반도체 층
    을 포함하는 반도체 레이저.
  3. 제2항에 있어서, 상기 비-단결정은 다결정인 반도체 레이저.
  4. 제2항에 있어서, 상기 매립 반도체 층은 단결정의 영역 및 다결정의 영역을 포함하는 반도체 레이저.
  5. 제2항에 있어서, 상기 매립 반도체 층 내의 결정 영역이 원주 구조로 형성되는 반도체 레이저.
  6. 제5항에 있어서, 상기 매립 반도체 층을 형성하는 원주 결정의 직경은 5㎚ 내지 300㎚의 범위 내에 있는 반도체 레이저.
  7. 제2항에 있어서, 상기 매립 반도체 층은 그의 성장을 위한 소스 재료의 분해 온도 이상이고 760℃ 이하인 성장 온도 하에서 성장된 반도체 레이저.
  8. 제2항에 있어서, 상기 매립 반도체 층은 480℃ 내지 760℃ 범위의 성장 온도 하에서 성장된 반도체 레이저.
  9. 제2항에 있어서, 상기 매립 반도체 층은 520℃ 내지 760℃ 범위의 성장 온도 하에서 성장된 반도체 레이저.
  10. 제2항에 있어서, 상기 매립 반도체 층은 활성층의 굴절률 이하의 굴절률을 가진 반도체 레이저.
  11. 제2항에 있어서, 상기 매립 반도체 층은 AlXGa1-XN (0≤X≤1)으로 만들어지는반도체 레이저.
  12. 제2항에 있어서, 상기 반도체 레이저는 실 굴절률 도파형(real index-guided) 반도체 레이저인 반도체 레이저.
  13. 화합물 반도체를 사용하며 리지 형태의 스트라이프를 가진 반도체 레이저의 제작 방법으로서,
    상기 리지 형태의 스트라이프를 형성하는 단계,
    상기 리지를 커버하도록 상기 화합물 반도체의 매립 반도체 층을 성장시키며상기 리지의 대향 측면들에서 상기 매립 반도체 층의 적어도 일부가 비-단결정이 되는 단계, 및
    상기 리지의 상부로부터 상기 매립 반도체 층의 일부를 제거하는 단계
    를 포함하는 반도체 레이저 제작 방법.
  14. 질화물 III-V 족 화합물 반도체를 사용하며 리지 형태의 스트라이프를 가진 반도체 레이저의 제작 방법으로서,
    상기 리지 형태의 스트라이프를 형성하는 단계,
    상기 리지를 커버하도록 상기 질화물 III-V 족 화합물 반도체의 매립 반도체 층을 성장시키며 상기 리지의 대향 측면들에서 매립 반도체 층의 적어도 일부가 비-단결정이 되는 단계, 및
    상기 리지의 상부로부터 상기 매립 반도체 층의 일부를 제거하는 단계
    를 포함하는 반도체 레이저 제작 방법.
  15. 제14항에 있어서, 상기 비-단결정은 다결정인 반도체 레이저 제작 방법.
  16. 제14항에 있어서, 상기 매립 반도체 층은 단결정의 영역 및 다결정의 영역을 포함하는 반도체 레이저 제작 방법.
  17. 제14항에 있어서, 상기 매립 반도체 층 내의 결정 영역이 원주 구조로 형성되는 반도체 레이저 제작 방법.
  18. 제17항에 있어서, 상기 매립 반도체 층을 형성하는 원주 결정의 직경은 5㎚ 내지 300㎚의 범위 내에 있는 반도체 레이저 제작 방법.
  19. 제14항에 있어서, 상기 매립 반도체 층은 그의 성장을 위한 소스 재료의 분해 온도 이상이고 760℃ 이하인 성장 온도 하에서 성장되는 반도체 레이저 제작 방법.
  20. 제14항에 있어서, 상기 매립 반도체 층은 480℃ 내지 760℃ 범위의 성장 온도 하에서 성장되는 반도체 레이저 제작 방법.
  21. 제14항에 있어서, 상기 매립 반도체 층은 520℃ 내지 760℃ 범위의 성장 온도 하에서 성장되는 반도체 레이저 제작 방법.
  22. 제14항에 있어서, 상기 매립 반도체 층은 금속 유기 화학 기상 증착, 수소화물(hydride) 기상 에피택셜 성장 또는 분자빔 에피택셜법에 의해서 성장되는 반도체 레이저 제작 방법.
  23. 제14항에 있어서, 상기 매립 반도체 층은 전자 사이클로트론 공명 스퍼터링에 의해서 성장되는 반도체 레이저 제작 방법.
  24. 제14항에 있어서, 상기 매립 반도체 층은 활성층의 굴절률 이하의 굴절률을 가진 반도체 레이저 제작 방법.
  25. 제14항에 있어서, 상기 매립 반도체 층은 AlXGa1-XN (0≤X≤1)으로 만들어지는 반도체 레이저 제작 방법.
  26. 제14항에 있어서, 상기 반도체 레이저는 실 굴절률 도파형 반도체 레이저인 반도체 레이저 제작 방법.
  27. 반도체 장치로서,
    돌출부를 가진 화합물 반도체 베이스 바디, 및
    적어도 일부가 비-단결정인 화합물 반도체로 만들어지며 상기 돌출부를 매립하도록 제공된 매립 반도체 층
    포함하는 반도체 장치.
  28. 반도체 장치로서,
    질화물 III-V 족 화합물 반도체로 만들어지며 돌출부를 가진 베이스 바디, 및
    적어도 일부가 비-단결정인 질화물 III-V 족 화합물 반도체로 만들어지고 상기 돌출부를 매립하도록 제공된 매립 반도체 층
    포함하는 반도체 장치.
  29. 제28항에 있어서, 상기 비-단결정은 다결정인 반도체 장치.
  30. 제28항에 있어서, 상기 매립 반도체 층은 단결정의 영역 및 다결정의 영역을 포함하는 반도체 장치.
  31. 제28항에 있어서, 상기 매립 반도체 층 내의 결정 영역이 원주 구조로 형성되는 반도체 장치.
  32. 제31항에 있어서, 상기 매립 반도체 층을 형성하는 원주 결정의 직경은 5㎚ 내지 300㎚의 범위 내에 있는 반도체 장치.
  33. 제28항에 있어서, 상기 매립 반도체 층은 그의 성장을 위한 소스 재료의 분해 온도 이상이고 760℃ 이하인 성장 온도 하에서 성장된 반도체 장치.
  34. 제28항에 있어서, 상기 매립 반도체 층은 480℃ 내지 760℃ 범위의 성장 온도 하에서 성장된 반도체 장치.
  35. 제28항에 있어서, 상기 매립 반도체 층은 520℃ 내지 760℃ 범위의 성장 온도 하에서 성장된 반도체 장치.
  36. 제28항에 있어서, 상기 매립 반도체 층은 AlXGa1-XN (0≤X≤1)으로 만들어진반도체 장치.
  37. 화합물 반도체로 만들어지고 돌출부를 갖는 베이스 바디와, 적어도 일부가 비-단결정인 화합물 반도체로 만들어지며 상기 돌출부를 매립하기 위한 매립 반도체 층을 가진 반도체 장치의 제작 방법으로서,
    상기 돌출부를 형성하는 단계,
    상기 돌출부를 커버하도록 화합물 반도체의 매립 반도체 층을 성장시키며 상기 돌출부 주위의 상기 매립 반도체 층의 적어도 일부가 비-단결정이 되는 단계, 및
    상기 돌출부의 상부로부터 상기 매립 반도체의 일부를 제거하는 단계
    를 포함하는 반도체 장치 제작 방법.
  38. 질화물 III-V 족 화합물 반도체로 만들어지며 돌출부를 갖는 베이스 바디와, 적어도 일부가 비-단결정인 질화물 III-V 족 화합물 반도체로 만들어지고 상기 돌출부를 매립하기 위한 매립 반도체 층을 가진 반도체 장치의 제작 방법으로서,
    상기 돌출부를 형성하는 단계,
    상기 돌출부를 커버하도록 질화물 III-V 족 화합물 반도체의 매립 반도체 층을 성장시키며 상기 돌출부 주위의 상기 매립 반도체 층의 적어도 일부가 비-단결정이 되는 단계, 및
    상기 돌출부의 상부로부터 상기 매립 반도체의 일부를 제거하는 단계
    를 포함하는 반도체 장치 제작 방법.
  39. 제38항에 있어서, 상기 비-단결정은 다결정인 반도체 장치 제작 방법.
  40. 제38항에 있어서, 상기 매립 반도체 층은 단결정의 영역 및 다결정의 영역을 포함하는 반도체 장치 제작 방법.
  41. 제38항에 있어서, 상기 매립 반도체 층 내의 결정 영역이 원주 구조로 형성되는 반도체 장치 제작 방법.
  42. 제41항에 있어서, 상기 매립 반도체 층을 형성하는 원주 결정의 직경은 5㎚ 내지 300㎚의 범위 내에 있는 반도체 장치 제작 방법.
  43. 제38항에 있어서, 상기 매립 반도체 층은 그의 성장을 위한 소스 재료의 분해 온도 이상이고 760℃ 이하인 성장 온도 하에서 성장되는 반도체 장치 제작 방법.
  44. 제38항에 있어서, 상기 매립 반도체 층은 480℃ 내지 760℃ 범위의 성장 온도 하에서 성장되는 반도체 장치 제작 방법.
  45. 제38항에 있어서, 상기 매립 반도체 층은 520℃ 내지 760℃ 범위의 성장 온도 하에서 성장되는 반도체 장치 제작 방법.
  46. 제38항에 있어서, 상기 매립 반도체 층은 금속 유기 화학 기상 증착, 수소화물 기상 에피택셜 성장, 또는 분자빔 에피택셜법에 의해서 성장되는 반도체 장치 제작 방법.
  47. 제38항에 있어서, 상기 매립 반도체 층은 전자 사이클로트론 공명 스퍼터링에 의해서 성장되는 반도체 장치 제작 방법.
  48. 제38항에 있어서, 상기 매립 반도체 층은 AlXGa1-XN (0≤X≤1)으로 만들어지는 반도체 장치 제작 방법.
KR1019990052589A 1998-11-26 1999-11-25 반도체 레이저, 반도체 장치 및 이들의 제조 방법 KR100639747B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP33635498 1998-11-26
JP1998-336354 1998-11-26
JP11680599A JP3804335B2 (ja) 1998-11-26 1999-04-23 半導体レーザ
JP1999-116805 1999-04-23

Publications (2)

Publication Number Publication Date
KR20000035669A KR20000035669A (ko) 2000-06-26
KR100639747B1 true KR100639747B1 (ko) 2006-10-31

Family

ID=26455051

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990052589A KR100639747B1 (ko) 1998-11-26 1999-11-25 반도체 레이저, 반도체 장치 및 이들의 제조 방법

Country Status (5)

Country Link
EP (1) EP1005123B1 (ko)
JP (1) JP3804335B2 (ko)
KR (1) KR100639747B1 (ko)
DE (1) DE69923919T2 (ko)
TW (1) TW443016B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW451504B (en) * 2000-07-28 2001-08-21 Opto Tech Corp Compound semiconductor device and method for making the same
JP4826019B2 (ja) * 2001-02-16 2011-11-30 ソニー株式会社 半導体レーザ素子の製造方法
JP2002335048A (ja) 2001-03-06 2002-11-22 Sony Corp 窒化物系半導体レーザ素子及びその製造方法
JP5013463B2 (ja) * 2007-05-22 2012-08-29 シャープ株式会社 窒化物半導体レーザ素子およびその製造方法
DE102007057756B4 (de) * 2007-11-30 2022-03-10 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines optoelektronischen Halbleiterkörpers
JP2011096870A (ja) * 2009-10-30 2011-05-12 Nichia Corp 窒化物半導体レーザ素子
JP5150666B2 (ja) 2010-03-04 2013-02-20 株式会社東芝 半導体レーザ装置
KR20130079873A (ko) * 2012-01-03 2013-07-11 엘지이노텍 주식회사 발광소자 및 이를 포함하는 조명시스템
DE102014105191B4 (de) * 2014-04-11 2019-09-19 Osram Opto Semiconductors Gmbh Halbleiter-Streifenlaser und Halbleiterbauteil

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61168981A (ja) * 1985-01-23 1986-07-30 Hitachi Ltd 半導体レ−ザ装置
US5777350A (en) * 1994-12-02 1998-07-07 Nichia Chemical Industries, Ltd. Nitride semiconductor light-emitting device
JP3905935B2 (ja) * 1995-09-01 2007-04-18 株式会社東芝 半導体素子及び半導体素子の製造方法
JP3448450B2 (ja) * 1996-04-26 2003-09-22 三洋電機株式会社 発光素子およびその製造方法

Also Published As

Publication number Publication date
DE69923919D1 (de) 2005-04-07
TW443016B (en) 2001-06-23
EP1005123B1 (en) 2005-03-02
EP1005123A2 (en) 2000-05-31
JP3804335B2 (ja) 2006-08-02
KR20000035669A (ko) 2000-06-26
DE69923919T2 (de) 2006-04-06
EP1005123A3 (en) 2003-04-02
JP2000223781A (ja) 2000-08-11

Similar Documents

Publication Publication Date Title
US6606335B1 (en) Semiconductor laser, semiconductor device, and their manufacture methods
JP3785970B2 (ja) Ｉｉｉ族窒化物半導体素子の製造方法
JP4352473B2 (ja) 半導体装置の製造方法
US6319742B1 (en) Method of forming nitride based semiconductor layer
JP3864735B2 (ja) 半導体発光素子およびその製造方法
JP4288743B2 (ja) 窒化物半導体の成長方法
US20100317136A1 (en) Method for producing semiconductor light emitting device, method for producing semiconductor device, method for producing device, method for growing nitride type iii-v group compound semiconductor layer, method for growing semiconductor layer, and method for growing layer
KR20020071787A (ko) Ⅲ-ⅴ족 화합물 반도체 결정 구조, 이를 포함한 반도체소자, 및 이의 에피택셜 성장 방법
US6620641B2 (en) Semiconductor light emitting device and its manufacturing method
JPH11260737A (ja) 半導体基板の製造方法および半導体発光素子
KR100639747B1 (ko) 반도체 레이저, 반도체 장치 및 이들의 제조 방법
JP3796060B2 (ja) 半導体レーザ素子およびその製造方法
JP4625998B2 (ja) 窒化物半導体レーザ素子
JP4178807B2 (ja) 半導体発光素子およびその製造方法
JP3735638B2 (ja) 半導体レーザおよびその製造方法
JP2004158500A (ja) 窒化物半導体、窒化物半導体基板、窒化物半導体素子及びそれらの製造方法
JP4415440B2 (ja) 半導体レーザの製造方法
JP2002359436A (ja) 窒化物半導体レーザダイオード、並びにその製造方法
JP3975971B2 (ja) 半導体レーザの製造方法
JP4049200B2 (ja) Ｉｉｉ族窒化物半導体光素子
JP2006013476A (ja) ３−５族化合物半導体とその製造方法および半導体素子
JP2001274517A (ja) 半導体素子用基板およびその製造方法およびその半導体素子用基板を用いた半導体素子
JP2001274518A (ja) 半導体素子用基板およびその製造方法およびそれを用いた半導体素子
JP2002237655A (ja) 窒化物半導体素子及びその製造方法
JP2002237656A (ja) 窒化物半導体層の成長方法及び窒化物半導体素子

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111019

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20121015

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee