KR20010032197A - 온-칩 메모리에서 데이터 보전을 위해 ｃｒｃ를 사용하는방법 및 장치 - Google Patents

온-칩 메모리에서 데이터 보전을 위해 ｃｒｃ를 사용하는방법 및 장치 Download PDF

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Abstract

본 발명은 개선된 통신 채널 시스템 및 그 방법을 기술한다. 통신 채널 시스템은 파이버-채널 루프 조절된 통신 채널(1250)을 각각 지원하는 듀얼 포트(116)를 가지는 채널 노드(1220)을 포함한다. 파이버-채널 루프(1250)로부터 수신되고 사이클릭-리던던시-코드(CRC)를 포함하는 프레임은 온-칩(110) 버퍼(119)에 저장되며, 프레임이 퍼버(119)로부터 판독될 때 보전 장치(596)에 의해 프레임 보전을 보장하도록 체킹된다. 일 실시예에서, CRC를 가진 데이터 프레임은 데이터-프레임 버퍼(55)에 저장되며 및/또는 CRC를 가진 논-데이터 프레임은 논-데이터 프레임 버퍼(53 또는 53')에 저장된다.

Description

온-칩 메모리에서 데이터 보전을 위해 ＣＲＣ를 사용하는 방법 및 장치 {METHOD AND APPARATUS FOR USING CRC FOR DATA INTEGRITY IN ON-CHIP MEMORY}
임의의 컴퓨터 시스템의 중요한 일 요소는 데이터를 기억하는 장치이다. 컴퓨터 시스템은 데이터가 저장될 수 있는 서로 다른 많은 장치를 가진다. 컴퓨터 시스템에 대용량의 데이터를 저장하는 일반적인 위치는 디스크 드라이브이다. 디스크 드라이브의 기본적인 대부분은 회전하는 디스크, 디스크위의 여러 위치로 변환기를 이동시키는 액추에이터, 및 디스크에 데이터를 기록하고 디스크로부터 데이터를 판독하는 데 사용되는 회로이다. 마이크로프로세서는 디스크 드라이브의 대부분의 동작을 제어하며, 요청한 컴퓨터로 데이터를 넘겨주며 디스크에 저장하기 위해 요청한 컴퓨터부터 데이터를 가져온다. 디스크 드라이브와 컴퓨터 시스템의 나머지 사이에서 데이터를 전송하기 위한 인터페이스는 전형적으로 소형 컴퓨터 시스템 인터페이스(″SCSI″) 또는 파이버 채널과 같은 버스 또는 채널이다. 상기 인터페이스의 특정면은 서로 다른 제작자의 여러 장치가 서로 교환될 수 있고 모두가 공통 인터페이스에 접속될 수 있도록 표준화될 수 있다. 상기 표준은 전형적으로 미국 규격 협회(″ANSI″)와 같은 표준 위원회에 의해 정해진다.
여러 기억 장치와 컴퓨터 사이의 교환을 위한 표준 인터페이스는 파이버 채널이다. 일 실시예에서, 파이버-채널 표준은 조절된 루프(이하 기술됨)를 포함한다. 다른 실시예에서, 파이버-채널 표준은 데이터 전송을 제어하는 SCSI식 프로토콜을 지원한다.
파이버 채널은 소형 컴퓨터 표준 인터페이스(″SCSI″) 설계에 대해 상당한 이점을 제공한다. 파이버 채널은 전형적인 SCSI 설계와 비교하여 초당 2 내지 20 메가바이트 사이에서 거의 106 메가바이트에 이르는 상당히 넓은 대역폭을 제공한다. 파이버 채널은 전형적인 SCSI 환경에서 최대 7 또는 15 장치들과 비교하여 거의 126 장치(호스트 포함)가 접속될 수 있는 큰 접속성을 제공한다. 파이버 채널은 단일 커넥터로 부착될 수 있고 스위치가 필요하지 않다. 동축 전기 컨덕터를 사용하는 파이버 채널은 SCSI 환경의 거의 25 미터에 이르는 총 최대 길이와 비교하여 장치들간에는 30 미터에 이르며 전체 채널에 대해는 광파이버를 사용하여 10 킬로미터에 이르는 거리에서 동작한다. SCSI 환경에서, 데이터 전송 에러는 패리티를 사용하여 검출되며, 파이버 채널에서의 에러는 러닝 디스패러티(running disparity)와 사이클-리던던시-코드 체크(″CRC 체크″) 정보를 사용하여 확인된다. 보다 많은 정보는 현 발명자인 Westby에 의한 ″CRC Checking Using a CRC Generator in a Multi-port Design″으로 표제된 미국 특허 번호 제 5,802,080 호와 ″16B/20B 인코더″로 표제된 미국 특허 번호 제 5,663,724 호에 개시되어 있으며, 통상적으로 현 양수인인 Seagate Technology, Inc. 할당되어 있다.
루프 조절된 파이버-채널(″FC-AL″)는 바이트-중심의 DC-밸런스(0,4) 실행 길이 제한 8B/10B 파티션된 블록-전송 코드 계획(byte-oriented DC-balanced(0,4) run-length-limited 8B/10B partitioned block-transmission code scheme)을 사용하는 공업-표준 시스템이다. FC-AL은 106.25 MHZ의 클록 주파수에서 동작한다. 8B/10B 인코더/디코드의 한 형태는 1984년 12월 4일 특허되며 Franaszek등에 의해 ″Byte Oriented DC Balanced(0,4) 8B/10B Partitioned Block Transmission Code″로 표제된 미국 특허 번호 제 4,4864,739 호에 개시되어 있다.
루프 조절된 파이버-채널(″FC-AL″)에 의해 여러 장치, 소위 ″노드″가 서로 접속될 수 있다. 노드는 파이버-채널 ″토폴로지″(이하 설명됨)에 접속될 수 있는 인터페이스를 가진 컴퓨터 시스템의 임의의 장치(컴퓨터, 워크스테이션, 프린터, 디스크 장치, 스캐너, 등)일 수 있다. 각 노드는 다른 노드에 액세스를 제공하기 위해 적어도 하나의 포트, 소위 NL 포트(″노드 루프 포트″)를 가진다. 두개 이상의 포트에 서로 접속하는 성분을 일반적으로 ″토폴로지″ 또는 ″루프″라고 부른다. 각 노드는 제공된 토폴로지 또는 루프안에서 다른 모든 노드와 통신한다.
포트는 파이버-채널 노드에서의 접속부이지만, 데이터는 다른 노드(외부)의 포트로 채널을 거쳐 통과될 수 있다. 전형적인 파이버-채널 드라이브는 드라이브 노드에서 패키지된 두개의 포트를 가진다. 각 포트는 한 쌍의 ″파이버″를 포함한다. 하나는 정보를 포트에 전달하며 다른 하나는 포트로부터 정보를 전달받는다. 각 ″파이버″는 직렬 데이터 접속이며 일 실시예에서 각 파이버는 실제적으로 동축 와이어(예를 들면 노드가 서로 근접하게 사용된 경우에 동축 카퍼 컨덕터)이다; 다른 실시예에서, 파이버는 적어도 그 경로에 대해(예를 들면, 노드가 다른 캐비넷 특히 다른 빌딩에서의 노드와 같이 분명한 거리로 분리될 때) 광파이버로서 동작한다. 각 포트에 접속된 한 쌍의 파이버(하나는 포트로 데이터를 운반하고, 다른 하나는 포트로부터 데이터를 운반함)는 ″링크″라 불리며 각 토폴로지의 일부이다. 각각의 링크는 여러 타입의 프레임(예를 들면, 초기화, 데이터, 및 제어 프레임)을 다룰 수 있다.
상기 각 파이버는 한방향으로만 데이터를 전송하기 때문에 노드는 서로 다른 루프를 따라 접속되며 데이터가 전송될 때 루프의 제어를 위해 조절되어야 한다. ″조절″(Arbitration)은 루프 제어를 결정하기 위해 노드를 조절하는 프로세스이다. 루프 조절된 파이버-채널은 허브 또는 스위치없이 루프에서 다수의 노드를 부착한다. 노드부는 포인트-투-포인트 데이터-전송 회로를 이루기위해 조절 동작을 사용한다. FC-AL은 각 포트가 회로를 이루기 위해 최소한의 기능을 포함하는 분산 토폴로지이다. 조절된-루프 토폴로지는 2와 126 노드부 사이에서 임의의 노드를 접속하는 데 사용된다.
일 실시예에서, 각 노드는 리던던시를 제공하는 듀얼 포트(각각 개별 루프에 접속됨)를 포함하며, 따라서 일 루프가 실패하면 다른 루프가 루프의 역할을 실행할 수 있다. 듀얼 포트에 의해 두개의 호스트(예를 들면, 두개의 호스트 컴퓨터)가 단일 드라이브를 공유할 수 있다.
전형적인 제 1 및 제 2 세대 FC-AL 드라이브에서, 두개의 포트는 프레임-검증과 프레임-생성 로직을 공유한다. 이는 하나의 포트가 프레임을 수신 또는 전송하였을 때, 다른 포트가 실제로 사용중(busy)이며(이는 프레임-검증과 프레임-발생 로직을 동시에 사용할 수 없기 때문이다.), 따라서 다른 포트는 프레임을 보내기 위해 상기 호스트-버스 어뎁터 허용을 거절해야 하는 것을 의미한다. 어떤 호스트-버스 어뎁터는 주 포트가 닫힐 때까지 계속적으로 조절해서 프레임을 보내야한다. 또한, 드라이브는 동시에 하나의 포트를 전송할 수만 있다. 어떤 경우에서는, 응답을 보내거나 다른 포트에 루프 초기화를 실행하기 위해 주어진 포트에서 외부로 가는 데이터 전송이 중지되어야 한다.
CRC 배경 설명
대부분의 데이터-전송 동작은 헤더와 전송 페이로드 데이터를 기초로 에러 코드에 의해 에러를 체킹하며, 에러 코드는 수신된 헤더와 페이로드 데이터의 보전을 검증하기 위해 체킹된다. 상기 에러 체킹 기구는 사이클-리던던시-코드(″CRC″) 정보를 이용한다. CRC 에러 체킹을 사용하는 전형적인 회로는 수신된 데이터 워드의 보전을 검증하기 위한 CRC 체커와 디지털 워드가 전송되기 위해 CRC 정보를 생성하는 CRC 제너레이터를 포함할 것이다. 멀티-포트 설계에서, CRC 체커와 CRC 제너레이터는 각각의 수신된 디지털 워드의 검증을 다루고 각 디지털 워드의 전송을 위한 CRC 정보를 생성하기 위해 각 포트에서 이용될 수 있다. 많은 애플리케이션에서, 회로 또는 루프 인터페이스 모듈은 동시에 단지 한 부분으로 전송한다. 예를 들면, 멀티-포트 인터페이스 모듈에 의해 컴퓨터 네트워크와 통신하는 디스크-드라이브 서브시스템은 임의의 주어진 시간에 단일 포트만을 통해 데이터를 준비하고 전송할 것이다. 그러나, 루프-인터페이스 모듈은 주어진 시간에 다수의 포트를 통해 데이터 수신을 시도할 수도 있다.
여러 포트를 통해 데이터를 수신하는 한가지 접근 방법은 일 포트가 이미 데이터를 수신중일 때 다른 포트를 통한 데이터 수신을 단순히 금지시키는 것이다. 이 접근 방법에 의해 CRC 체커 또는 프레임 검증 로직과 같은 통상적인 리소스가 여러 포트에서 공유될 수 있다. 데이터를 수신하는 제 1 포트는 다른 포트를 제외시켜 공통 리소스를 사용하며, 다른 포트는 데이터 수신이 금지된다. 그러므로, 들어오는 데이터는 다른 포트에서 수신될 수 없고 다른 포트에서는 데이터 전송 기능이 제한된다. 이 접근 방법은 데이터 전송 요청에 응답하여 ″사용중″인 상태를 다른 포트가 수신하며, 데이터 전송을 요청하기 위해 계속적으로 시퀀스를 반복할 필요가 있다. 이는 제 1 포트가 동작을 종료할 때까지 이루어지며 공통 리소스로부터 자유로워 진다.
루프 초기화 배경 설명
다수의 루프 네트워크에서, 에러 상태가 검출된 다음과 루프-인터페이스 모듈이 채널에 접속되거나 파이버 채널이 파워 업되었을 때 루프를 ″초기화″할 필요가 있다. 초기화는 일반적으로 루프에 루프-초기화 데이터를 전송하여 이루어진다. 그러나, 만일 루프에 접속된 루프-인터페이스 모듈이 다른 루프에 접속된 포트를 통해 이미 데이터를 수신하는 중이라면, 루프-인터페이스 모듈은 루프-초기화 데이터를 수신할 수 없을 것이다. 일반적으로, 상기 환경하에서, 데이터 전송은 중지되며 루프 초기화가 제일 먼저 진행된다. 다른 예에서, 루프-초기화 시퀀스가 중지되면 다른 루프(듀얼-루프 노드의)가 데이터 수신을 종료할 때까지 연속-재시도 모드로 진행될 것이다. 게다가, 만일 루프-인터페이스 모듈이 동시에 하나의 루프에서만 수신될 수 있다면, 모듈은 다른 포트를 통해 데이터를 수신할 수 없고 루프 초기화는 하나의 채널에서 발생한다.
파이버 링크는 컴퓨터 네트워크의 여러 장치들 간의 데이터 전송과 관련하여 상당한 어텐션을 수신한다. 특히, 파이버 채널은 넓은 밴드폭, 큰 접속 능력, 모듈의 대단히 쉬운 부착성, 긴 전송 거리, 및 다른 요소의 관점에서 소형 컴퓨터 시스템 인터페이스(″SCSI″) 버스에 대해 상당한 이점을 제공한다. 예를 들면, 전형적인 SCSI 버스는 거의 25 미터의 총 길이로 거의 15 모듈을 취급할 수 있는 반면 파이버 채널은 전기 전송을 사용하는 모듈 사이에서 약 30 미터의 거리 또는 광 전송을 사용하여 거의 10 킬로미터의 거리로 거의 126 모듈을 취급할 수 있다. 그러므로, 예를 들어 테라바이트/제 2 피트의 데이터 전송율을 달성하기 위해 거의 70 SCSI 버스가 요구되지만 약 10 파이버 채널만 필요하다.
다른 채널에 부과되는 데이터 트래픽 로드를 줄이기 위해 가능한 빨리 채널을 동작(즉, 초기화)시키는 것은 중요하다.
그러므로, 멀티-포트 루프-인터페이스 모듈이 다수 채널에서 동시에 데이터 및 논-데이터 프레임을 수신하거나, 다른 채널에서 데이터를 수신하는 동안 일 채널에서 프레임을 전송하거나, 다수 채널에서 동시에 초기화 및 응답 프레임을 전송하도록하는 배치가 필요하다. 또한 온-칩 버퍼에 기억된 데이터의 데이터-체킹 용량을 증가시킬 필요가 있다.
본 발명은 대용량 기억 장치에 관한 것이다. 특히, 본 발명은 개선된 루프 조절 파이버-채널(″FC-AL″) 장치와 루프 초기화 및 응답을 위한 전용 프레임 버퍼를 이용하는 방법에 관한 것이다.
도 1은 파이버-채널 노드 인터페이스를 가진 디스크 드라이브(100)의 블록도이다.
도 2는 본 발명을 구현한 정보-핸들링 시스템(1200)의 블록도이다.
도 3은 파이버-채널 노드-인터페이스 칩(110)의 블록도이다.
도 4는 파이버-채널 루프 포트 회로(20)의 블록도이다.
도 5는 일 실시예에서 루프를 열기위해 사용된 비교기 로직(30)의 블록도이다.
도 6은 파이버-채널 루프-제어 회로(40)의 블록도이다.
도 7은 파이버-채널 수신 경로 회로(50)의 블록도이다.
도 8은 파이버-채널 프리-버퍼-수신 경로 회로(51)의 블록도이다.
도 9는 파이버-채널 수신-프레임 논-데이터 버퍼 회로(53)의 블록도이다.
도 10은 파이버-채널 데이터-프레임 버퍼 회로(55)의 블록도이다.
도 11은 파이버-채널 공통 수신 경로 회로(59)의 블록도이다.
도 12는 파이버-채널 전송-제어 회로(60)의 블록도이다.
도 13은 파이버-채널 전송 경로 회로(70)의 블록도이다.
도 14는 파이버-채널 전송-프레임 버퍼 회로(73)의 블록도이다.
도 15는 파이버-채널 데이터 전송 경로 회로(80)의 블록도이다.
온-칩 메모리에서 데이터 보전을 위해 CRC를 사용하는 방법 및 장치. 파이버 채널로부터 프레임과 함께 수신된 사이클릭-리던던시-코드 정보는 온-칩 프레임 버퍼에 저장되며, 프레임 버퍼에 있는 동안 데이터 보전을 보장하기 위해 체킹된다. 여러 실시예에서, CRC 정보와 데이터 프레임은 데이터 프레임 버퍼에 저장되며 및/또는 CRC 정보와 논-데이터 프레임은 수신 논-데이터-프레임 버퍼로 저장된다. 이하에 루프 초기화 및 응답을 위한 전용 전송-프레임 버퍼를 포함하는 향상된 통신 채널 시스템이 자세히 설명되어 있다. 상기 전용 전송-프레임 버퍼에 의해 듀얼-포트의 일부는 다른 포트가 데이터를 전송 또는 수신하는 동안 초기화 또는 응답 프레임을 전송하도록 한다. 전용 수신 버퍼는 또한 두 포트 노드의 각 부분에 대해 제공된다. 프레임과 함께 파이버-채널로부터 수신된 사이클릭-리던던시 코드 정보는 세 개의 프레임 버퍼중 하나에 저장된다. 상기 데이터 및 CRC는 후에 프레임 버퍼에 있는 동안 데이터의 보전을 보장하기 위해 체킹된다. 루프의 제어는 루프 제어를 조절하는데 보내는 전체 시간을 감소시키기 위해 전송에 이용가능한 프로그램(즉, ″프로그램 가능한 데이터량″으로 불림)에 의해 선택적으로 결정되는 데이터가 최소인 동안 유지된다(즉, 루프 접속이 오픈된다).
본 발명은 온-칩 메모리에서 데이터 보전을 위해 파이버-채널 사이클릭-리던던시 코드(CRC)를 사용하는 통신 채널 시스템을 제공한다. 상기 시스템은 제 1 포트 및 제 2 포트를 가진 제 1 채널 노드를 포함하며, 각 포트는 파이버-채널 루프 조절된 통신 채널을 지원한다. 각 통신 채널은 통신 채널에서 데이터 전송의 사이클릭-리던던시 코드를 포함한다. 상기 시스템은 통신 채널로부터 수신된 프레임의 연관 CRC와 프레임을 수신하는 제 1 채널 노드의 온-칩에 위치한 온-칩 프레임 메모리 및 온-칩 프레임 메모리에 존재하는 수신된 프레임의 데이터-보전 체킹을 위해 수신된 연관 CRC를 사용하는 보전 장치를 포함한다.
상기 시스템의 일 버전은 온-칩 프레임 메모리에 효과적으로 결합된 오프-칩 메모리와 보전 장치 및 온-칩 메모리로부터 오프-칩 메모리에 수신된 프레임을 이동시키는 동안 사이클릭-리던던시 코드를 확인하는 보전 장치의 조회 회로를 포함한다.
상기 실시예는 또한 오프-칩 메모리로부터 온-칩 메모리로 이동하는 동안 데이터를 생성하고 추가하는 패리티-생성 회로를 더 포함하며, 여기에서 상기 패리티 장치는 오프-칩 메모리로 데이터 프레임을 이동시키는 동안 사이클릭-리던던시 코드를 체킹 및 스트립핑한다. 다른 실시예에서, 온-칩 프레임 메모리는 사이클릭-리던던시 코드가 없는 오프-칩 메모리로부터 데이터 프레임을 수신하며, 시스템은 오프-칩 메모리로부터 수신된 데이터 프레임을 기초로 사이클릭-리던던시 코드를 생성하는 CRC 생성기 및 통신 채널에서 생성된 사이클릭-리던던시 코드를 포함하는 오프-칩 메모리로부터의 데이터를 전송하는 송신기를 더 포함한다. 다른 실시예에서, 전송되는 데이터 프레임은 오프-칩 메모리로부터 온-칩 프레임 메모리로 전송되며 CRC 정보가 없지만 패리티를 가진 온-칩 프레임 메모리에 저장된다. 상기 실시예에서, 통신 채널로부터 온-칩 프레임 메모리로 전송된 수신 데이터 프레임은 패리티 정보가 없지만 CRC를 가진 온-칩 프레임 메모리에 저장된다.
일 버전에서, 시스템은 본 발명에 따라 만들어지며 제 1 채널 노드에 효과적으로 결합된 자기-디스크-기억 드라이브 및 제 2 채널 노드에 효과적으로 결합된 컴퓨터 시스템(또는 동일하게 제 2 채널 노드를 가진 컴퓨터 시스템)을 더 포함한다. 제 2 채널 노드는 통신 채널을 통해 제 1 및 제 2 채널 노드 사이에서 데이터를 전송하기 위해 제 1 채널 노드에 효과적으로 결합된다.
본 발명의 다른 관점에서는 디스크 드라이브가 제공된다. 디스크 드라이브는 회전가능한 디스크, 회전 디스크에 대한 관계를 변화시키는 변환기, 및 제 1 및 제 2 포트를 가진 제 1 채널 노드를 포함하며, 각 포트는 파이버-채널 루프 조절된 통신 채널을 지원한다. 각 통신 채널은 통신 채널에서 데이터 전송의 사이클릭 리던던시 코드를 포함한다. 디스크 드라이브는 통신 채널로부터 수신된 프레임의 연관 CRC 및 프레임을 수신하는 제 1 채널 노드의 온-칩에 에 위치한 온-칩 프레임 메모리 및 온-칩 프레임 메모리에 존재하는 수신된 프레임의 데이터 보전 체킹을 위한 수신 연관된 CRC를 사용하는 보전 장치를 포함한다. 일 실시예에서, 디스크 드라이브는 또한 온-칩 프레임 메모리에 효과적으로 결합된 오프-칩 메모리 및 조회 장치 및 온-칩 메모리로부터 오프-칩 메모리로 수신된 프레임을 이동시키는 동안 사이클릭-리던던시 코드를 확인하는 보전 장치의 조회 회로를 더 포함한다.
본 발명의 다른 관점에서는 통신 방법이 제공된다. 상기 방법은 (a) 제 1 채널 노드의 각각의 제 1 포트 및 제 2 포트에서 파이버-채널 루프 조절된 직렬 통신 채널을 지원하는 단계; (b) 상기 통신 채널로부터 수신된 다른 데이터를 기초로 하는 사이클릭-리던던시 코드를 포함하는 프레임을 수신하는 단계; (c) 프레임 버퍼로 사이클릭-리던던시 코드를 포함하는 수신된 프레임을 저장하는 단계; (d) 프레임 버퍼로부터 분리된 메모리에 수신된 프레임을 이동시키는 단계; 및 (e) 상기 분리된 메모리에 수신된 프레임을 이동시키는 동안 사이클릭-리던던시 코드(CRC)를 확인함으로써 정확도를 위해 수신된 프레임을 체킹하는 단계를 포함한다. 일 실시예에서, 상기 방법은 (f) 전송되는 프레임을 온-칩 프레임 버퍼로 위치시키는 단계; (g) 전송되는 프레임의 데이터를 기초로 사이클릭-리던던시 코드를 생성하는 단계; (h) 통신 채널로 사이클릭-리던딘시 코드를 포함하는 전송된 프레임을 전송하는 단계를 포함한다.
일 실시예에서, 위치 설정 단계는 (f)(ⅰ) 전송되는 프레임의 데이터를 위해 패리티를 생성하는 단계; (f)(ⅱ) 전송되는 프레임의 데이터를 위해 패리티를 추가하는 단계를 더 포함하며; 및 상기 이동 단계(d)는: (d)(ⅰ) 상기 분리된 메모리로 상기 수신된 프레임을 이동시키는 동안 사이클릭-리던던시 코드를 스트립핑하는 단계를 더 포함한다. 다른 실시예에서, 수신 단계(b)는 (b)(ⅰ) 상기 통신 채널로부터 수신된 프레임을 수신하는 동안 사이클릭-리던던시 코드를 확인함으로써 정확도를 위해 상기 수신된 프레임을 체킹하는 단계를 더 포함한다.
일 실시예에서, 본 방법은 (ⅰ) 상기 제 1 채널 노드에 효과적으로 결합된 자기-디스크-기억 드라이브와 제 2 채널 노드를 가진 컴퓨터 시스템 사이에서 파이버-채널 루프 조절된 직렬 통신 채널을 통해 데이터를 전송하며, 상기 제 2 채널 노드는 상기 파이버-채널 루프 조절된 직렬-통신 채널에 의해 상기 제 1 채너 노드에 효과적으로 결합되는 단계를 더 포함한다.
본 발명의 다른 관점에서 제 1 포트 및 제 2 포트를 가진 채널 노드를 포함하는 통신 채널 시스템을 제공한다. 각 통신 채널은 통신 채널에서 데이터 전송내에서 사이클릭-리던던시 코드를 포함한다. 시스템은 또한 채널 노드로부터 수신된 버퍼를 포함한다. 프레임은 사이클릭-리던던시 코드와 버퍼로부터 분리된 오프-칩 메모리를 포함한다. 시스템은 또한 버퍼로부터 오프-칩 메모리에 수신된 프레임을 이동시키기 위한 수단(상기 전체 명세서를 통해 기술된)을 포함하며, 오프-칩 메모리에 수신된 프레임을 이동시키는 동안 사이클릭-리던딘시 코드(CRC)를 확인함으로써 정확도를 위해 수신된 프레임을 체킹한다. 일 실시예에서, 이동 수단은 프레임이 체킹되어 오프-칩 메모리로 이동될 때 CRC를 스트립핑하기 위한 수단을 더 포함한다.
그러므로, 본 발명은 프레임이 하나 이상의 전용 논-데이터 버퍼 및/또는 전용 데이터 버퍼에 저장될 때 프레임을 가진 프레임의 수신 CRC를 유지함으로써 데이터 체킹 능력을 상당히 증가시킬수 있다. 일 실시예에서, 두개의 논-데이터 버퍼가 제공되며, 동시에 듀얼-포트 파이버-채널 인터페이스 노드의 양 내부지향 파이버에서 동시에 수신하도록 동작한다. 일 실시예에서, 데이터 버퍼가 제공되며, 듀얼-포트 파이버-채널 인터페이스 노드중 일 내부지향 파이버에서 수신되도록 동작한다. 일 실시예에서, 온-칩 버퍼로부터 오프-칩 메모리에 프레임을 이동시키는 동안 사이클릭-리던던시 코드의 프레임을 확인하는 단일 CRC 체커가 제공된다(비용절감을 위해). 일 실시예에서, 단일 CRC 생성기는 온-칩 버퍼로부터 파이버 채널로 프레임을 이동시키는 동안 적절한 사이클릭-리던던시 코드의 프레임을 생성하는 각각의 전송 경로에 제공된다(비용절감을 위해).
상기 애플리케이션에 설명된 발명은 하드-디스크 드라이브, ZIP 드라이브, 플로피-디스크 드라이브, 광-디스크 드라이브, CDROM(″컴팩트-디스크 판독 전용 메모리″) 드라이브를 포함하는 모든 타입의 디스크 드라이브, 다른 타입의 드라이브, 시스템 드라이브(″저비용/독립적인 디스크 드라이브의 리던던트 어레이″ 또는 RAID, 구성과 같은) 또는 다른 장치에 유용하며, 데이터는 드라이브와 다른 장치 또는 정보 핸들링 시스템 사이에서 전달된다. 일 실시예에서, 본 발명은 허브 및 스위치(서로에 대해 여러 파이버-채널 루프를 접속하는 데 사용하는 것과 같은)와 같은 논-디스크 장치의 노드 인터페이스, 워크스테이션, 프린터, 및 다른 장치 또는 루프 조절된 파이버-채널에서 접속된 정보-핸들링 시스템에 유용하다.
이하는 본 발명을 설명하는 네개의 상호 관련된 섹션이다.
Ⅰ. 루프 초기화 및 응답을 위한 전용 프레임 버퍼; Ⅱ. 프레임 수신을 위한 전용 프레임 버퍼; Ⅲ. 온-칩 메모리의 데이터 보전을 위한 파이버-채널 CRC 사용 방법; Ⅳ. 루프 조절된 오버헤드를 감소시키기 위한 방법 및 장치. 섹션 Ⅳ는 본 발명의 세부 항목과 주로 연관된 섹션이다; 그러나, 다른 섹션은 본 발명의 전체 환경에 대해 관련 정보를 제공한다.
도 1은 파이버-채널 노드 인터페이스를 가진 디스크-드라이브 장치(100)의 블록도를 도시한다.
도 1과 2를 참조하면, 파이버-채널 루프-인터페이스 회로(1220)는 루프 초기화 및 응답(″루프 초기화″는 파이버-채널 루프를 초기화하기 위해 일련의 하나 이상의 특수 논-데이터 프레임을 전송(그리고 상기 프레임에 대한 응답을 모니터링)하여 이루어지며, ″응답″은 다른 노드의 명령 또는 조회에 응답하여 전송된 논-데이터 프레임이다.)을 위한 전용 프레임 전송 버퍼(73)을 포함한다. 루프 조절된 파이버-채널 통신 채널(1250; 또한 루프(1250), 또는 파이버 채널 루프(1250)로 불림)은 디스크 기억 장치(100) 및 컴퓨터(1202) 또는 다른 정보-핸들링 장치 사이에서 데이터 통신을 하는데 사용될 수 있다. 일 실시예에서, 파이버-채널 루프(1250)는 직렬 통신 채널이다; 다른 실시예에서 두개 이상의 병렬 라인(또는 ″파이버″)은 파이버-채널 루프(1250)를 실행하는데 사용된다. 상기 전용 프레임 전송 버퍼(73)에 의해 듀얼-포트 노드(1220)의 일 포트(116)가 초기화 또는 응답 프레임을 전송할 수 있으며 다른 포트는 전송 또는 수신 데이터 프레임을 전송할 수 있다. 포트(116)는 직렬 라인으로서, 일 라인(117)은 내부지향 데이터이고 다른 라인(118)은 외부지향 데이터이며, 양 라인(117,118)은 통신 채널 루프(1250)의 일부를 형성하며 여기에 접속된다. 전용 수신 버퍼(53,53',55)는 또한 두개의 노드 포트의 각 부분(116)에 제공된다. (프라임을 가진 참조 번호(예를 들면, 53')의 각 블록은 프라임(예를 들면, 53)이 없는 대응되는 블록과 동일한 기능을 제공하지만, 개별 루프 포트 또는 통신 채널을 위해 사용되는 것에 주의하라.) 프레임과 함께 파이버 채널(1250)로부터 수신된 사이클릭-리던던시-코드 정보는 하나 이상의 프레임 버퍼(53,53' 또는 55)에 저장되고 다음으로 프레임 버퍼(53,53' 또는 55)에 있는 데이터를 보전하기 위해 체킹된다. 루프(1250)의 제어는 프로그램 가능한 데이터량이 루프(1250)의 제어를 조절하는 전체 시간을 감소시키기 위해 전송이 가능한 동안 유지된다(즉, 루프 접속이 오픈된다).
일 실시예에서, 디스크 드라이브(100)는 하나 이상의 디스크 플래터(134), 디스크 프래터 당 하나 이상의 자기 판독/기록 트랜스듀서(150), 및 암 액추에이터 어셈블리(″HDA″)를 포함한다. 트랜스듀서(또는 ″헤드″) 및 HDA 인터페이스(113) 사이의 신호는 디스크 플래터(134)로 데이터를 전송하며 디스트 플래터(134)로부터 데이터를 전송한다. 그러므로, 일 실시예의 ″디스크 드라이브″(예를 들면, 도 1의 디스크 드라이브(1256)는 HDA(114)와 HDA 인터페이스(113; 예를 들면 통상적인 SCSI 드라이브)를 포함하며, 상기 하나 이상의 통상적인 디스크 드라이브(1256)는 도 1에 도시된 바와 같이 루프 또는 파이버-채널 토폴로지에 접속하기 위해 외부 노드 인터페이스(1220)에 접속된다. 다른 실시예에서, ″디스크 드라이브″는 도 2의 디스크 드라이브(100)로서 예시되며, 전체 디스크 드라이브(100)에서 디스크 드라이브(1256)와 함께 집적된 노드 인터페이스(1220)를 포함한다. 다른 실시예에서, 데이터는 오프-칩 버퍼(111)로부터 차례로 전송되며 오프-칩 버퍼(111)로 차례로 전송된다. 본 발명은 일 실시예에서 도시된 전용 온-칩 버퍼(119)를 제공하며, 상기 버퍼(119)는 각 포트(즉, 버퍼(53,53'))에 대해 수신-논-데이터-프레임 버퍼(53), 일 실시예에서 양 포트에 의해 동시에 사용될 수 있는 프레임 전송 버퍼(73; 다른 실시예에서 단일 버퍼는 동시에 단지 하나의 포트에 의해서 사용된다), 및 CRC 체커(596)와 공유된 데이터 프레임 버퍼(55)를 포함한다(도 11 참조). 이하 더욱 자세히 설명되는 일 실시예에서, 전송-프레임 버퍼(73)의 40 워드는 포트 A에 남겨지며 40 워드는 포트 B에 남겨진다. 따라서 양 포트는 동시에 초기화될 수 있다. 상기 실시예는 각 포트에서 동시에 사용될 수 있는 두개의 개별 40-워드 전송-프레임을 가진 것과 동일하다. 상기 실시예에서, 상기 ″워드″의 각각은 36 비트폭(32 데이터 비트 및 4 패리티 비트)이다.
파이버-채널 루프(1250)로부터 데이터 프레임을 수신한 CRC 유효성 체킹 정보는 데이터-프레임 버퍼(55)에 데이터와 함께 저장되며, 다음으로 데이터가 데이터-프레임 버퍼(55)로부터 판독될 때 체킹되며, 따라서 데이터 프레임이 데이터-프레임 버퍼(55)에 존재할 때 또는 데이터 프레임이 이동하는 보다 빠른 임의의 장소에 있을 때 발생할 수 있는 데이터 에러에 대한 체킹을 한다. 유사하게, 파이버-채널 루프(1250)로부터 논-데이터 프레임을 수신한 CRC 유효성-체킹 정보는 논-데이터-프레임 버퍼(53 또는 53')에 데이터와 함께 저장되며, 다음으로 논-데이터-프레임 버퍼(53 또는 53')로부터 판독될 때 체킹되며, 따라서 데이터 프레임이 논-데이터-프레임 버퍼(53 또는 53')에 존재할 때 또는 논-데이터 프레임이 이동하는 보다 빠른 임의의 장소에 있을 때 발생할 수 있는 데이터 에러에 대한 체킹을 한다. 마이크로프로세서(112)는 임의의 적당한 고속 프로세서이며, 디스크 드라이브(100)에서 전제 데이터 전송, 라우팅, 시그널링, 에러 복구등의 에러 제어를 돕는데 사용된다. 본 발명에서, 파이버-채널 인터페이스 칩(110)은 이하 기술된 바와 같은 개선된 프레임 버퍼, 에러 체킹, 및 루프 조절을 제공한다.
일 실시예에서, 루프-포트 트랜시버 블록(115; 즉, 115 및 115')은 여기에 접속된 파이버-채널 루프(1250; 도 2 참조)로 포트 A와 포트 B를 통해 데이터 전송을 직렬화(serialize) 및 비직렬화(deserialize)하는 포트 트랜시버를 포함한다. 일 실시예에서, 트랜시버(115)는 외부 트랜시버로서 실행된다; 다른 실시예에서, 상기 트랜시버는 블록(110)의 온-칩에 위치한다. 일 실시예에서, 오른면 인터페이스(즉, 도 1의 트랜시버(115 또는115')와 관련된 오른면)는 10 비트폭인 병렬 입-출력 신호이다; 다른 실시예에서, 이는 20 비트폭이다. 또한, 블록(110,111,112)와 포트-A 트랜시버(115) 및 포트-B 트랜시버(115')는 파이버-채널 노드 인터페이스(1220)를 형성한다. 일 실시예에서, 포트 트랜시버(115,115')는 단일 칩(110)에서 집적된다 다른 실시예에서, 트랜시버(115,115')는 직렬화기/비직렬화기 기능을 포함하며, 칩(110)으로부터 분리된 회로에서 실행된다.
다른 실시예에서, 트랜시버(115)는 직렬 루프(1250)와 칩(110) 사이의 단순한 인터페이스이며, 여기에서 10-비트폭 또는 20-비트폭에 대한 직렬화/비직렬화는 온-칩에서 발생한다.
도 2는 컴퓨터 시스템(1200)의 개략도이다. 유리하게, 본 발명은 컴퓨터 시스템(1200)에 사용하기에 매우 적당한다. 컴퓨터 시스템(1200)은 또한 전기 시스템 또는 정보-핸들링 시스템으로 불리며, 중앙 처리 유니트(″CPU″), 메모리 및 시스템 버스를 포함한다. 컴퓨터 시스템(1200)은 중앙 처리 유니트(12040), 랜덤 엑세스 메모리(″RAM″;1232)를 가지는 CPU 정보-핸들링 시스템(1202), 및 중앙 처리 유니트(1204)와 랜덤-액세스 메모리(1232)를 통신 결합하는 시스템 버스(1230)를 포함한다. CPU 정보-핸들링 시스템(1202)은 파이버-채널 노드 인터페이스(1220)를 포함한다. 하나 이상의 디스크-기억 정보-핸들링 시스템(100 내지 100″)중 각 하나는 하나 이상의 디스크-드라이브 장치(1256)와 파이버-채널 노드 인터페이스(1220)를 포함한다.
일 실시예에서, 여러 디스크 드라이브(1256)는 장치(100')가 RAID 어레이 디스크 드라이브인 RAID(리던던트 어레이 저비용/독립적 디스크 드라이브) 구성에서의 단일 노드 인터페이스(1220)에 접속된다. CPU 정보-핸들링 시스템(1202)은 또한 내부 입/출력 버스(1210)와 1212,1214, 및 1216과 같은 입/출력 버스(1210)에 부착된 여러 주변 장치를 구동하는 입/출력 인터페이스 회로(1209)를 포함할 수 있다. 주변 장치는 하드-디스크 드라이브, 자기-광학 드라이브, 플로피-디스크 드라이브, 모니터, 키보드 및 다른 주변 장치를 포함할 수 있다. 임의의 타입의 디스크 드라이브 또는 다른 주변 장치는 여기에 설명된 파이버-채널 방법 및 장치(특히, 예를 들어 파이버-채널 노드 인터페이스(1220)에서의 개선점)를 사용할 수 있다. 각 장치의 경우, A 포트 또는 B 포트중 하나는 임의의 주어진 루프(1250)에 접속되는데 사용될 수 있다.
일 실시예에서, 시스템(1200)은 선택적으로 중앙 처리 유니트(1204'; 중앙 처리 유니트(1204)와 동일함), 랜덤-엑세스 메모리(″RAM″;1232;RAM(1232)과 동일함), 및 중앙 처리 유니트(1204')와 랜덤-액세스 메모리(1232')를 통신 결합하는 시스템 버스(1230';시스템 버스(1230)와 동일함)를 가지는 제 2 CPU 정보-핸들링 시스템(1202'; 시스템(1202)와 유사하거나 동일함)을 포함한다. CPU 정보-핸들링 시스템(1202')은 자신의 파이버-채널 노드 인터페이스(1220';노드 인터페이스(1220)와 동일함)를 포함하지만, 제 2 파이버-채널 루프(1250')를 통해 하나 이상의 디스크 시스템(100; 본 실시예에서는 디스크 시스템(100')에 접속되지만, 다른 실시예에서는 모든 장치 또는 디스크 시스템(100 내지 100')에 접속됨)에 접속된다. 상기 구성에 의해 두개의 CPU 시스템(1202, 1202')은 각 CPU 시스템(1202)에 대해 개별 파이버-채널 루프를 사용하여 하나 이상의 디스크 시스템(100)을 공유할 수 있다. 다른 실시예에서, 모든 장치(100 내지 100')와 모든 CPU 시스템(1202 내지 1202')은 루프(1250, 1250')에 접속된다.
일 실시예에서, 본 발명은 데이터 프레임의 고장 전송을 지원하지 않는다. 본 발명의 다른 실시예를 따르는 파이버-채널 제어기는 송신 및 수신 목적을 위해 코드 워드의 데이터 프레임을 편성하는 프로토콜을 실행하며, G.L.Rouse에 의해 ″ACKNOWLEDGMENT PROTOCOL FOR SERIAL DATA NETWORK WITH OUT-OF-ORDER DELIVERY″로 표제된 상기 프로토콜은 미국 특허 번호 제 5,260,933 호에 개시되어 있다. 본 발명의 일 실시예를 확립하는데 사용된 파이버-채널 명세서는 다음 ANSI 표준을 포함한다:
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Ⅰ. 루프 초기화 및 응답을 위한 전용 프레임 버퍼
본 발명의 일 실시예에 대해, 프레임 버퍼는 양 포트가 동시에 액티브될 수 있는 제 3 세대 응용 주문형 집적 회로(″ASIC″) 칩(파이버-채널 인터페이스 칩(110))에 추가된다. 논-데이터 프레임(도 1의 ″수신-논-데이터-프레임 버퍼″(53,53'))을 수신하는 두개의 버퍼는 명령 및 FCP 프레임(파이버-채널-프로토콜 프레임)이 노드의 양 포트에서 동시에 수신될 수 있도록 제공된다(또한, 풀-듀플렉스 동작, 즉, 동일 포트의 다른 파이버에서 전송하는 동안 포트의 일 파이버에서 수신함). 이는 디스크 드라이브(100;도 2 참조)가 전송 중단 또는 끝을 기다릴 때까지보다는 동일 포트 및/또는 다른 포트에서 데이터를 전송하는 동안 일 포트에서 새로운 명령(또는 다른 논-데이터 프레임)을 수신하도록 한다. 통상적인 접근 방법보다 빠르게 명령을 수신함으로써 본 발명은 데이터 전송이 처리되는 동안 명령을 저장 및 최적화하도록 할 수 있고, 따라서 시스템(1200)의 성능이 개선된다.
프레임 전송 버퍼(73; 도 13 참조)에 의해 응답 프레임은 데이터 전송이 선택적인 포트에서 액티브되는 동안 전송될 수 있다. 상기 프레임 전송 버퍼(73)에 의해 루프 초기화는 다른 포트에서 전송이 완료되는 것을 기다리거나 중단하지 않고 일 포트에서 실행될 수 있다.
듀얼-포트 파이버-채널 조절 루프 설계에서, 온-칩 프레임 버퍼는 내부지향 및 외부지향 프레임을 관리하는 데 사용될 수 있다. 온-칩 RAM은 성능과 실리콘 사이의 밸런스를 유지하기 위해 여러 방식으로 구성될 수 있다. 본 명세서에 파이버-채널 루프-초기화 프레임 및 단일-프레임 파이버-채널 응답을 저장 및 전송하는 데 사용되는 전용 프레임 버퍼(119) 및 단일 프레임 전송 경로(70)의 사용 방법이 자세히 개시되어 있다.
듀얼-포트 설계에서, 일 포트는 데이터를 수신 또는 전송하는데 사용될 수 있고 전송을 핸들링하기 위해 ASIC 리소스의 대부분을 사용한다. 많은 카운터 및 상태 장치(state machine) 상기 타입의 멀티-프레임 시퀀스를 핸들링하는데 필요할 수 있다.
데이터 전송을 중단하거나 각 포트의 설계를 중복시키지 않고, 본 발명에서는 제한된 로직이 주 포트가 데이터를 전송하는 동안 프레임을 수신 및 전송하도록 선택적인 포트에 대한 기능을 제공할 필요가 있다. 본 발명의 일 실시예에서, 다른 포트가 데이터를 전송하는 동안 일 포트에서 전송 프레임에 가동성을 제공하기 위해 단일-프레임-전송-경로 회로(70)와 함께 전용 프레임 전송 버퍼(73)가 제공된다(도 13 참조). 상기 로직은 다이나믹하게 구성될 수 있고, 따라서 그 중 일 포트는 데이터를 전송하거나 프레임 전송 버퍼(73)를 사용할 수 있다.
데이터가 주 포트에 전송되며 루프 초기화가 선택적인 포트에서 실행될 때, 데이터 전송에 의해 인터럽션없이 계속될 수 있다. 수신된 루프-초기화 프레임(논-데이터 프레임)은 프레임이 프레임 버퍼(예를 들면, 프레임 전송 버퍼(73); 도 13 참조)에 기록되기 전에 유효하다. 마이크로프로세서(112)는 수신된 프레임이 전송되기 전에 수신된 프레임을 검사하고 수정할 수 있도록 프레임 전송 버퍼(73)에 대한 기록/판독 액세스를 가진다. 프레임의 ″헤더″와 ″페이로드″는 프레임 버퍼에 저장된다. (프레임의 ″헤더″는 소스 식별자, 시퀀스 카운트, 및 프레임의 생성기 식별자와 같은 정보를 포함한다. 프레임의 ″페이로드″는 전송되는 데이터의 주요 보디이다.) 단일-프레임-전송 경로(70; 도 3 참조)는 마이크로프로세서(112)의 제어하에서 프레임을 조립하며 프레임의 시작과 끝 구획문자를 포함하며 프레임 사이클릭-리던던시 코드(″CRC″) 정보를 생성한다.
데이터 프레임이 주 포트에 전송되며 파이버-채널-프로토콜(FCP) 응답 프레임의 전송이 필요할 때, 데이터 전송은 인터럽션없이 계속된다. 도 3을 참조하면, 마이크로프로세서(12)는 프레임 전송 버퍼(73)로 응답 프레임의 헤더 및 페이로드를 위치시킨다. 단일-프레임-전송 회로(70)는 프레임을 조립하며 프레임의 시작과 끝 구획문자를 포함하고 프레임 CRC 정보를 생성한다. 어떤 추가 루프 제어 로직이 또한 프레임 전송을 위한 루프(1250)를 오픈시키기 위해 제공된다.
도 14를 참조하면, 프레임 전송 버퍼(73)는 판독 및 기록 포인터(각각 733, 734)를 필요로한다. (때때로 ″단일-프레임 전송-프레임 버퍼″ 또는 ″프레임 전송 버퍼″로서 참조되지만, 버퍼(73)는 일반적으로 ″프레임 전송 버퍼″이며, 다른 실시예에 버퍼(73)는 하나 이상의 포트중 각 하나에 대해 하나 이상의 전송 프레임을 포함한다; 용어 ″프레임 전송 버퍼″는 상기 모든 실시예를 포함하기 위해 여기에서 사용된다.) 단일-프레임-전송 회로(70; 자세한 설명은 도 13에서 설명됨)는 프레임-길이 카운터(71), 전송-프레임 상태 장치(72), CRC 발생기(76), 및 전송 멀티플렉서(″MUX″;74)를 필요로 한다.
파이버-채널 인터페이스 설명
도 3은 파이버-채널 노드-인터페이스 칩(110)의 블록도이다. 본 발명의 파이버-채널 노드-인터페이스 로직(110)은 루프 조절된 로직과 프레임 로직을 포함하는 파이버-채널 프로토콜을 담당한다. 일 실시예는 파이버-채널 프로토콜(″FCP″) 표준에 의해 정의된 SCSI 상위 레벨 프로토콜만을 사용하여 클래스-3 SCSI 실행(상술한 FC AL 참조)에 대해 최적화된다. 파이버-채널 노드-인터페이스 로직(110)은 듀얼-포트 및 풀-듀플렉스 동작을 도와주며 다수의 버퍼 밴드폭을 지원하기 위해 4 온-칩 프레임 버퍼(53,53'55,73)를 포함한다. 파이버-채널 노드-인터페이스 로직(110)은 마이크로프로세서에 인터페이스하며, 마이크로프로세서(112)에 의해 파이버-채널 노드-인터페이스 로직(110)을 구성할 수 있고, 파이버-채널 노드-인터페이스 로직(110)의 현 상태에 대한 상태 정보를 판독할 수 있다.
파이버-채널 노드-인터페이스 로직(110)은 두개의 루프 포트 회로(20; 포트 A 및 포트 B, 각 포트는 루프 통신을 제공하기 위해 데이터-인 인터페이스와 데이터-아웃 인터페이스를 가진다.), 루프-제어 회로(40; 프레임 전송 회로(40)로 불림), 수신-경로 로직(50), 전송-제어 로직(60), 단일-프레임-전송 회로(70), 전송-경로 멀티플렉서(″MUX″;79), 데이터-프레임-전송-경로 로직(80), 및 마이크로프로세서 인터페이스(90)를 포함한다. 상기 블록은 수신-프레임 처리, 전송-데이터-프레임 발생,ㅡ 단일-프레임-전송 발생, 전송 프로토콜, 및 프로세서 인터페이싱과 같은 기능을 지원한다.
마이크로프로세서 인터페이스 회로(90)는 파이버-채널 노드-인터페이스 로직(110)의 레지스터와 카운터에 마이크로프로세서(112) 액세스를 제공한다. (″마이크로프로세서″가 기술될 때, 상기 용어는 임의의 적당한 프로그램 가능한 로직 장치로 이해된다.) 인터페이스 레지스터는 파이버-채널 인터페이스의 응답 이전에 외부 마이크로프로세서(112)에 의해 초기화된다. 출력 전송은 상기 인터페이스에 의해 초기화되며 수신된 전송 상태는 상기 인터페이스에 의해 이용가능하다.
도 3의 입력 신호는 포트 A에 대해 파이버 채널(16)로부터 루프 포트 회로(20)로 데이터 입력을 전달하는 A_IN(3021)과 포트 B에 대해 파이버 채널(16)로부터 루프 포트 회로(20)로 데이터 입력을 전달하는 B_IN(3022)를 포함한다. DATA FORM OFF-CHIP BUFFER(3051)는 오프-칩 버퍼(111)로부터 수신 경로(50)로 데이터를 전달한다. TO OFF-CHIP BUFFER(3052)는 수신 경로(50)로부터 오프-칩 버퍼(111)에 데이터를 전달한다. BUFFER STATUS(3061)는 전송 제어(60)에 상태를 제공한다. MPU 인터페이스(90)으로의 MPU 어드레스(3091) 및 MPU 데이터(3095)는 마이크로프로세서(112)로부터 각각 어드레스 및 데이터를 공급한다. MPU 인터페이스(90)로의 READ_ENABLE(3092) 및 WRITE_EANBLE(3093)은 마이크로프로세서(112)로부터 이네이블 신호를 공급한다. 신호 MPU(3076)에 의해 마이크로프로세서(112)는 프레임 전송 버퍼(73)에 액세스할 수 있다. A_OUT(3023)는 포트 A에 대해 루프 포트 회로(20)로부터 파이버 채널(16)로 데이터를 전달하며, B_OUT(3024)는 포트 B에 대해 루프 포트 회로(20)로부터 파이버 채널(16)로 데이터를 전달한다.
루프 포트 회로(20)
도 4는 파이버-채널 루프 포트 회로(20)의 블록도이다. 본 발명의 일 실시예의 파이버-채널 설계는 주변 장치에 직접 부착하며 듀얼-포트 파이버-채널 인터페이스를 지원하기 위해 두개의 이상적인 루프 포트 회로(20)를 포함한다. 일 실시예에서, 파이버-채널 루프 포트 회로(20)는 수신 레지스터(21), 8B/10B 디코더 로직(22), 워드-싱크 상태 기계(23), 수신 클록의 손실 검출기(24), 싱크의 손실 타이머(25), 루프 조절된 로직(26), 및 8B/10B 인코더(27)를 포함한다.
일 실시예에서, 각각의 루프 포트 회로(20)는 10-비트 데이터 인터페이스를 사용하여 외부 트랜시버(115;도 1 참조)에 인터페이스한다. 상기 실시예에서, 트랜시버(115)는 병렬 인터페이스(예를 들면, 10-비트폭 또는 20-비트폭 인터페이스)로 직렬 데이터를 직렬화하고 병렬 인터페이스로부터 직렬 데이터를 비직렬화한다. 다른 실시예에서, 상기 트랜시버(115)는 칩(110)으로 집적된다. 병렬 데이터(파이버 채널로부터의 입력)는 각 트랜시버(115)의 수신부로부터 수신 클록을 사용하여 캡쳐되며 병렬 8B/10B 디코더를 사용하여 디코딩하기 전에 10-비트폭 포맷으로 변환된다. 16-비트 데이터와 2 k-문자(특별히 정렬된 세트를 나타내는 데 사용되는)는 다음으로 루프 조절된 로직(26)에 위치하기 전에 워드 유효성을 위해 체킹된다. 루프 조절된 로직(26)의 출력은 트랜스미터 클록에 재동기화되며 인코더(27)를 통해 루프(1250)로 재전송되거나 수신-프레이밍 로직(receive-framing logic)을 통과한다. 일 실시예에서, 인코더(27)는 각각의 동작동안 하나의 8-비트 문자를 하나의 10-비트 문자로 변환한다; 다른 실시예에서는 두개 이상의 8-비트 문자가 각 동작동안 해당수의 10-비트 문자로 변환된다(″16B/20B 인코더″로 표제된 미국 특허 번호 제 5,663,724 호를 참조). 루프 조절된 로직(26)은 루프 상태 기계, 정렬된-세트 디코더, 및 탄력성 삽입 및 제거 기능을 포함한다. 루프-포트 회로(20)는 파이버-채널 루프 조절된 ANSI 표준(즉, 상술한 FC-AL 및/또는 FC-AL2)에 정의된 바와 같은 루프 조절된 포로토콜을 실행한다.
일 실시예에서, 파이버-채널 데이터는 트랜시버(115)에 의해 10-비트 병렬 데이터로 직렬 전송 및 변환된다. 수신 레지스터(21)는 트랜시버(115)의 수신부에 의해 발생된 클록을 사용하여 트랜시버(115)로부터 10-비트 데이터(A_IN(3021) 또는 B_IN(3022))를 캡쳐한다. 데이터는 8B/10B 디코더(22)를 통과하기 전에 10 비트폭(즉, 두개의 10-비트 문자폭)으로 즉시 변환된다. ″8B/10B 디코더″를 호출하였지만, 일 실시예에서, 디코더(22)는 하나의 10-비트 문자를 각 동작동안 8-비트 문자로 변환한다. 다른 실시예에서, 두개 이상의 10-비트 문자는 각 동작동안 8-비트 문자의 해당수로 변환된다.
8B/10B 디코더 로직(22)은 수신 레지스터(21)에 의해 캡쳐된 인코딩된 데이터를 입력한다. 두개의 10-비트 문자는 두개의 8-비트 문자를 출력하기 위해 병렬로 디코딩되낟. 입력 문자의 런닝 디스패리티는 체킹되며 에러 상태는 워드-싱크 상태 기계(23)뿐 아니라, 루프 조절된 로직(26)으로 통과한다. 네거티브 런닝 디스패러티는 런닝 디스패러니 에러를 따르는 다음 정렬된 세트로 강제된다. 코딩 룰을 어기는 것이 체킹되며 코드-위반 상태는 워드-싱크 상태 기계(23)로 통과한다.
수신 손실 클록 검출기(24)는 트랜시버(115)의 수신 클록이 정지되었을 때 검출한다. 수신 손실 클록 상태가 검출되었을 때, 워드-싱크 상태 기계(23)는 리셋되며 데이터는 루프 조절된 로직(26)에서 FIFO로 이동하는 것을 막을 수 있다(FIFO는 FIFO 메로리이며, 전형적으로 버스 또는 다른 속도를 가진 프로세스 사이의 인터페이스에 사용된다.). 커런트-필-워드(″CFW″로 이하 기술됨)는 워드 싱크가 재획득될 때 까지 전송된다.
워드-싱크 상태 기계(23) 로직은 워드 싱크의 입력 스트림을 모니터링한다. 워드-싱크는 세개의 유효 정렬된 세트가 적절한 바이트/제어 문자 정렬로 검출되었을 때 달성되며, 어떤 방해 문자도 검출되지 않는다. ″문자 손실 싱크″는 FC-PH(즉, FC-PH 물리적 및 시그널링 인퍼페이스 X3TOO/프로젝트 755D/Rev.4.3) 표준으로 정의된다. 워드-싱크가 획득되면, 데이터는 루프 조절된 로직(26)의 FIFO로 입력된다.
싱크 손실 타이버(25)는 워드 손실 싱크 상태가 하나 이상의 최대 프레임 시간에 존재할 때를 결정하는데 사용된다(세개의 유효 정렬된 세트를 검출하는 데 프레임 시간이 소요되기 때문이다.). 상기 타이머가 종료되었을 때, 마이크로프로세서(112)는 싱크 손실 인터럽트 신호(4025)로 인터럽트된다.
루프 조절된 로직(26)은 루프-융통성 FIFO, 루프 FIFO 제어 로직, 정렬된 세트 디코드 로직, 루프-상태 기계 로직, 커런트-필-워드 선택 로직, 루프-출력 멀티플렉서 로직, 및 여러 기능을 포함한다. 루프 융통성 FIFO는 전송 클록으로 입력 데이터(수신 클록에 의해 클록됨)를 재동기와하는데 필요한 버퍼링을 제공한다. 루프 FIFO 제어 로직은 삽입 또는 제거 동작이 필요한지를 결정하기 위해 루프 조절된 로직(26)의 상태를 모너터링한다. 정렬된 세트는 정렬된 세트 인식 로직에 의해 디코딩된다. 상기 정렬된 세트는 FC-PH로 정렬된 세트(즉, FC-PH 물리적 및 시그널링 인터페이스 X3T11/프로젝트 755D/Rev.4.3)를 포함하며, 이는 프레임 디리미터와 루프 조절된 정렬 세트를 포함한다. 커런트-필-워드 선택 로직은 커런트-필-워드(″CFW″)를 결정하기 위해 디코딩된 정렬 세트와 루프 상태를 모니터링한다. 조절된 루프가 이네이블일 때, 하드웨어 기계는 FC-AL 표준(즉, 파이버-채널 FC-AL1 루프 조절된 표준 X3T11/프로젝트 960D/Rev,4,5 또는 파이버-채널 FC-AL2 루프 조절된 표준 X3T11/프로젝트 1133D/Rev.6.3)에 정의된 루프 함수를 수행하기 위해 정렬된 세트 디코드를 이용한다. 입력 루프 A 전송 제어 출력(6425) 및 루프 B 전송 제어 출력(6427)은 도 6의 로직으로부터 루프 조절된 로직(26)에 입력을 제공한다. 출력 루프 A 상태 및 제어(6422) 및 루프 B 상태 및 제어(6432)는 개별 루프의 출력을 제어하고 루프-제어 로직에 상태를 제공하며, 루프-상태 기계(도 6 참조)에 대한 요청을 생성한다. 출력 루프 A 데이터(4062) 및 루프 B 데이터(4027)는 개별 로컬 포트(도 7의 각각의 블록 51, 51')에 데이터를 제공한다.
일 실시예에서, 8B/10B 인코더 로직(27)은 루프 조절된 로직(26)으로부터 2k-문자(낮은 k는 언제나 0)와 16 비트 데이터를 수용한다. 일 실시예에서, 입력은 트랜시버(115; 도 1 참조)에 동시에 출력되고 분리된 두개의 10-비트 문자로 인코딩되며, 데이터를 직렬 스트림으로 변환한다. 다른 실시예에서, 10-비트 문자(즉, 20비트)는 트랜시버(115)에 병렬로 전송되며, 데이터를 직렬 스트림으로 변환한다. 전송 멀티플렉서(79;도 3 참조)는 또한 프레임의 끝(″EOF″) 디리미터가 전송되었을 때를 지시하는 상태를 제공하며, 인코더(27)가 커런트 런닝 디스패리티를 기초로 EOF의 정확한 타입(또는 ″플레버(flavor)″)을 선택하도록 한다. 또한 포트가 전송되었을 때(오픈 상태에서) 또는 루프 조절된 로직(26)이 기본 요소를 전송하는 중일 때, 런닝 디스패리티는 각각의 논-EOF 기본요소의 시작에서 네거티브가 되어야 한다. 출력 신호 A_OUT(3023) 및 B_OUT(3024)는 개별 트랜시버(115,115')에 데이터를 전송한다.
도 5에 일 실시예에서의 루프를 오픈하기 위해 사용된 비교기 로직(30)에 도시되어 있으며, 제어는 조절에 의해 달성된다. 오프-칩 이용가능 데이터(5011)의 양은 비교기(5010)에 의해 소정의 값 X-프레임(5013)과 비교된다(일 실시예에서, 이는 프로그램 가능한 값이며 그 최적 값은 경험적으로 결정되고, 다른 실시예에서, 이 값은 1 프레임으로 세팅된다.). 데이터-프레임 이용가능 데이터(5015)의 양은 소정의 값(Y-워드(5017))와 비교된다(일 실시예에서 이는 프로그램 가능한 값이며, 최적값은 경험적으로 결정되고 다른 실시예에서, 이 값은 프레임의 반에서 워드의 개수로 세팅되고, 일 실시예에서, 약 2000 워드가 존재하며 Y-워드는 약 1000이다.). AND 게이트(5014)는 양 상태가 일치할 때를 결정하고 루프 오픈 신호(5019)를 출력한다.
도 6은 루프 조절 회로(40; 또한 프레임 전송(″XMIT″)회로(40)로 불림)의 블록도이다. 루프 조절 회로(40; 도 3 및 6 참조)는 적절한 루프 조절된 상태 기계(포트 A와 포트 B의 루프 조절된 로직(26)로의 요청을 생성하며 또한 전송 프레임 또는 R_RDY를 시작하기 위해 전송 프레이밍 상태 기계(72; 도 13 참조, 81; 도 15 참조)로의 요청을 생성하는 제어 로직을 포함한다.
전송-데이터-시퀀서 로직(41)은 전송이 마이크로프로세서(112)에 의해 요청되었을 때 활성화되는 로직을 포함한다. 전송-데이터-시퀀서 로직(41)은 입력 신호 전송 상태 입력(6411)을 사용하여 전송을 모니터링하며, 전송의 각 단계에 대해 ″이네이블″(즉, 신호 전송 제어 출력(6413)을 이네이블시킴)을 생성한다. 이는 전송 준비 및 FCP 응답이 마이크로프로세서(112)의 방해없이 생성되도록 한다.
루프-포트 A/B 오픈-제어 상태 기계(42; 포트A, 42';포트B)는 포트가 다른 L_포트에 의해 오픈되는 경우 또는 루프(1250)가 프레임을 전송하기 위해 오픈될 때를 핸들링한다. 상기 로직은 루프(1250)를 조절하고 폐쇄하기 위한 요청 및 전송 R_RDY와 여러 종류의 프레임에 대한 요청을 생성한다. 그리고 반-듀플렉스 또는 전-듀플렉스 동작을 위해 구성될 수 있다.
다음 상태는 다음을 조절하기 위한 요청을 시작하도록 정합되어야 한다.
- XMIT 포트 이네이블을 가진 프레임을 전송하기 위해 마이크로프로세서(112)로부터의 요청
- 전송 포트가 모니터링 상태에 있음
- 전송 길이 카운트가 제로가 아님
- 전송을 중단하기 위해 마이크로프로세서(112)로부터 요청이 없음
- (논-데이터 전송 또는 정합된 데이터 임계값으로 아직 전송되지 않은 전송 준비를 가진 데이터 기록 전송 또는 정합된 데이터 임계값을 가진 데이터 판독 전송 및 정합된 암계값을 가진 데이터-프레임 버퍼)
포트가 반-듀플렉스 모드로 구성되었을 때, R_RDY는 오픈 상태일 때만 전송될 수 있다. 포트가 전-듀플렉스 모드로 구성되었을 때, R_RDY는 오픈 상태 또는 온픈된 상태중 하나에서 전송될 수 있다. R_RDY가 전송되기 위한 상태는 ″이용가능한 버퍼-투-버퍼 크레딧(BB_크레딧)과 최소 BB_크레딧보다 적은 현저한 R_RDY를 포함한다. (버퍼-투-버퍼 크레딧 제어 로직(603)은 도 12에 설명되며, 프레임이 전송되도록 접속된 포트에 버퍼 크레딧을 넘겨준다. 상기 크레딧은 R_RDY를 전송함으로써 넘겨진다.
포트가 반-듀플렉스 모드로 구성되었을 때, 프레임은 오픈 상태일 때만 전송될 수 있다. 포트가 전-듀플렉스 모드로 구성되었을 때, 프레임은 포트가 프레임 수신자에 의해 전-듀플렉스 모드에서 오픈되었다면 오픈 상태 또는 오픈된 상태에서 전송될 수 있다.
프래임 전송에 대한 요청은 다음 상태가 모두 만족되었을 때 발생된다.
- 데이터 프레임 버퍼(55)가 이용가능한 데이터를 가짐
- 버퍼-투-버퍼 크레딧이 이용가능함(수신된 R_RDY)
- 논-데이터 전송 또는 데이터-판독 전송 및 전송 길이 카운터(블록 609; 도 12 참조)가 논-제로
루프(1250)를 폐쇄하는 상태는 다음을 포함한다.
- 어떤 버퍼-투-버퍼 크레딧도 오픈 상태로 진입할 때 이용할 수 없다.
- 더이상의 현저한 R_RDY가 없으며 BB_크레딧은 오픈 상태일 때 이용가능하지 않다.
- 프로세서 사용중 요청은 포트가 오픈 상태일 때 활성화
- 전송이 완료
- 데이터 판독 전송 동작과 데이터가 이용가능하지 않음
- CLS 기본 요소가 수신되며 더이상 BB_크레딧이 이용가능하지 않음
- 마이크로프로세서 중단 요청이 임박하며 로직이 프레임 사이에 존재
도 6을 다시 참조하면, 루프-포트 A/B 오픈-시작 제어 상태 기계(46;포트 A, 46';포트 B)는 루프(1250)가 오픈-시작 상태일 때를 핸들링한다. 상기 로직(46, 46')은 프레임 전송에 대한 요청을 생성한다. 각 포트(각각 46,46')에는 한 가지 상태 기계가 존재한다. 상기 상태 기계는 마이크로프로세서(112)가 요청하고 EOF의 전송에 대한 모니터링할 때 프레임을 전송하기 위한 요청을 생성할 것이다. 전송이 종료되면, 전송 종료가 마이크로프로세서(112)에 생성된다.
블록 40에 대한 입력은 R_RDY를 전송할 수 있는 포트 BB_크레딧(6017)과 프레임을 전송할 수 잇는 포트 크레딧(6020;도 12 참조), 루프 A 상태 및 제어(6422) 및 루프 B 상태 및 제어(6432;도 4 참조), 및 이용가능 데이터(6019;도 12 참조)를 포함한다. 블록 40으로부터의 출력은 전송 제어 출력(6413), 루프 A 전송 제어 출력(6425), 및 루프 B 전송 제어 출력(6427)을 포함한다. 단일-프레임 전송 경로에 대한 정보는 단일-프레임 전송 경로 회로(70)으로 표제된 섹션에서 설명된다.
Ⅱ. 프레임을 수신하기 위한 전용 프레임 버퍼
듀얼 포트 파이버-채널 루프 조절된 설계(1200)에서, 온-칩 버퍼(119)의 버퍼는 내부지향 및 외부지향 프레임을 관리하는데 사용될 수 있다. 수신 및 전송된 프레임은 일반적으로 늦은 전송 속도에서 큰 오프-칩 영역(예를 들면 오프-칩 버퍼(111))에 저장된다. 오프-칩 버퍼(111)이 단일 포트에서 전 전송 속도가 가능할 때에도, 듀얼-포트 설계의 경우, 요구되는 밴드폭은 추가 비용과 더불어 훨씬 클것이다. AC-AL ASIC(110;도 1 참조)의 온-칩 프레임 버퍼(119)은 성능, 실리콘의 실 영역, 및 비용 사이에서 밸런스를 맞추기 위해 여러 방식으로 구성될 수 있다. 본 명세서에 각 포트에서 동싱 논-데이터 타입 프레임을 수신하기 위한 전용 프레임 버퍼(53, 53'; 전체 온-칩 프레임 버퍼(119)의 성분)의 사용이 자세히 설명되며, 전용 큰 데이터 프레임 버퍼(55; 또한 전체 온-칩 프레임 버퍼(119)의 성분)를 제공한다.
본 발명에 따른 듀얼-포트 설계에서, 프레임은 동시에 양 포트(116)을 수신할 수 있다. 프레임은 일반적으로 수신된 후 큰 오프-칩 메모리(111)로 이동하고 저장된다. 각 프레임은 유효해야 하며, 프레임 사이클릭 리던던시 코드(″CRC″) 정보는 프레임 오프-칩을 전송하기 전에 체킹되어야 한다. 수신-프레임-유효성 및 CRC-체커 로직의 중복을 피하기 위해, 개별 수신-논-데이터 프레임 버퍼(53,53')이 각각의 포트(116)에서 프레임이 전체 인터페이스 속도에서 동시에 수신될 수 있도록 제공되며, 동시에 판독되고 유효하게 되고 오프-칩 전송된다. 큰 공통 데이터-프레임 버퍼(55)는 또한 논-뎅터 프레임이 동시에 다른 포트에서 수신되는 동안 일 포트에서 전송 및 수신될 수 있다. 또한, 두개의 개별 일 방향 파이버가 각 포트에 제공되며, 단일 포트는 동시에 전송 및 수신될 수 있다.
예를 들면, 포트 A 수신 파이버(117)는 포트 A 전송 파이버(118)가 데이터 프레임 버퍼(55)로부터 데이터 프레임을 전송 또는 전송-프레임 버퍼(73)로부터 논-데이터 프레임을 전송하는 동안 논-데이터 수신 버퍼(53)로 논-데이터 프레임을 수신할 수 있다. 그리고 동시에 포트 B는 전송-프레임 버퍼(73)로부터 논-데이터 프레임 또는 논-데이터-프레임 버퍼(55)로주터 데이터 프레임을 전송하는 동안(포트 A가 논-데이터 프레임을 전송하는 동안) 논-데이터 수신 버퍼(53')로 논-데이터 프레임을 수신할 수 잇다. 데이터-프레임 버퍼(55) 또는 수신 프레임 버퍼(53, 53')중 하나는 수신-프레임-유효성 및 CRC 체커를 사용하기 위해 선택될 수 있다. 본 발명의 일 실시예에서, 단일 데이터-프레임 버퍼(55)가 제공되며 동시에 일 포트(116)에 사용될 수 있고 동시에 전송 또는 수신중 하나에 사용됨을 주의하라. 다른 실시예에서, 여러 데이터-프레임 버퍼(55)는 상기 제한을 제거하기 위해 공급된다. 본 발명의 일 실시예에서, 단일 전송-프레임 버퍼(73)가 제공되며 동시에 일 포트(116)에 사용될 수 있는 것에 주의하라. 다른 실시예에서, 여러 전송-프레임 버퍼(73)가 상기 제한을 제거하기 위해 공급되며 양 포트에서 동시적인 루프 시작 동작(또는 전송된 다른 논-데이터 응답)이 가능하다.
내부 지향 데이터 전송이 활성활될 때, 데이터 또는 논-데이터 프레임 중 하나는 주 포트에서 수신될 수 있다. 동시에, 논-데이터 프레임은 다른 포트에서 수신될 수 있다. 데이터 프레임(헤더, 페이로드, CRC, 및 프레임 디리미터를 포함)은 논-데이터 프레임(또한 헤더, 페이로드, CRC, 및 프레임 디리미터를 포함)이 작은 수신-프레임 버퍼(53,53')에 위치하는 동안 큰 데이터-프레임 버퍼(55)에 위치한다. 각 포트(116)에 하나의 수신-프레임 버퍼(53)가 존재한다. 세개의 프레임 버퍼(53,53' 또는 55)중 하나가 이용가능한 데이터일 때, 수신-유효 로직(595) 및 CRC-체커(596;도 11 참조)을 사용하여 선택될 수 있다.
외부 지향 데이터 전송이 활성활될 때, 데이터 프레임은 주 포트로 전송된다. 동시에, 논-데이터 프레임은 포트중 하나에서 수신될 수 있다. 데이터 페이로드는 오프-칩으로부터 판독되며 데이터-프레임 버퍼(55)로 기록되고 인터페이스 전송이 시작될 때까지 저장된다(헤더, CRC, 및 프레임 디리미터는 프레임이 프레임 버퍼로부터 판독된 후 추가된다.). 동시에, 논-데이터 프레임은 주 또는 다른 포트 중 하나에서 수신될 수 있다. 논-데이터 프레임은 프레임 버퍼는 수신-유효 로직(595) 및 CRC-체커 로직(596)에 액세스가 주어질 때까지 수신-프레임 버퍼(53 또는 53')에 기록된다.
최고 성능이 가능한 데이터 전송을 제공하기 위해 데이터-프레임 버퍼(55)에 우선권이 주어진다. 논-데이터 프레임은 데이터 전송이 중단 또는 완료될 때 핸들링될 것이다. 만일 수신-프레임 버퍼(53)중 하나가 채워진다면, 루프 버퍼-투-버퍼 크레딧은 더이상 이용할 수 없으며, 데이터 프레임 버터(55)의 판독/기록 동작은 버퍼-투-버퍼 크레딧이 다시금 이용될 수 있도록 자유 수신-프레임 버퍼 공간에 정지될 것이다. 내부 지향 데이터 프레임은 이 시간동안 데이터 프레임 버퍼(55)에 축적되며, 이는 새로운 프레임에서 판독이 짧은 시간동안 중단될 때 데이터-프레임 RAM(555)에 기록되기 때문이다. 외부 지향 데이터 프레임은 인터페이스가 상기 시간동안 일시적으로 감소될 수 있다. 이는 프레임에서 기록이 짧은 시간동안 중단될 때 RAM(555)으로부터 판독될 수 있기 때문이다.
도 7은 파이버-채널 수신 경로 및 프레임 버퍼 블록(50; 도 3 참조)의 블록도이다. 수신-경로 및 프레임 버퍼 블록 50은 수신 프레임(들)을 처리하고 오프-칩(오프-칩 버퍼(111)) 또는 단일-프레임-전송 회로(70)에 직접 프레임(들)을 전송하거나 프레임(수신-논-데이터-프레임 버퍼(53 또는 53' 또는 데이터 프레임 버퍼(55))을 수신하는 세개의 프레임 버퍼 중 하나에서 프레임(들)을 저장한다. 수신 경로(50)는 프리-버퍼-수신-프레임 처리(블록 51, 및 51'), 데이터-프레임-버퍼 멀티플렉서(52), 포트-A 및 포트 B 수신-논-데이터-프레임 버퍼(53, 53'), 데이터 프레임 버퍼(55), 데이터-프레임-버퍼 전송-길이 카운터(54), 프레임-버퍼 제어기(56), 공통 수신 경로(59), 및 버퍼 인터페이스(58) 블록을 포함한다.
블록 51에 대한 입력은 도 4의 루프 A 데이터(4026), 루프 A 상태 및 제어(6422; 또는 도 6에 대한 입력)를 포함한다. 브록 51'에 대한 입력은 도 4의 루프 B 데이터(4027) 및 루프 B 상태 및 제어(6432; 도 6에 대한 입력)을 포함한다. 데이터-프레임 버퍼(55)에 대한 입력은 오프-칩 버퍼 데이터(3051)를 포함한다. 신호 데이터 XFER 제어(7521)는 데이터-프레임 버퍼 멀티플렉서(52)를 제어한다. 신호 BUF_중단(7561)은 중단이 요구되는 프레임-버퍼 제어기(56)에 신호한다(통상적으로 전송-속도 밴드폭에 이르지 못하는 버퍼에 기인한다.). 신호 LD_카운터(7541)는 카운터값을 로드하기 위해 데이터-프레임-버퍼 전송-길이 카운터(54)에 신호한다.
출력 신호 BXFR_CNT_ZERO(7542)는 모든 전송 데이터가 선택된 프레임 버퍼에 존재하는 것을 지시한다. 프레임 버퍼 제어기(56)는 포트 A 수신-논-데이터 프레임 버퍼(53)에 판독 이네이블 신호 RD_이네이블(7532)을 공급하며, 데이터-프레임 버퍼(55)에 RD_이네이블(7522)을 공급하고 포트 B 수신-논-데이터 프레임 버퍼(53')에 RD_이네이블(7533)을 공급한다. 버퍼-제어-인터페이스(58)는 선택,스트로브, 및/또는 이네이블 신호(오프-칩 버퍼에 대한 제어(7589))를 공급한다. 출력(오프-칩 버퍼에 대한 데이터(3052))은 수신 데이터 프레임 및 논-데이터 프레임을 오프-칩 버퍼(111)에 공급된다.
데이터-프레임-버퍼 멀티플렉서(52)는 데이터 및 데이터 XFER CTL(7521) 비트가 세팅되는 포트로부터 프리-버퍼-수신 상태 기계(512)의 출력을 선택한다. 상기 멀티플렉서(52)의 출력은 데이터가 데이터-프레임 버퍼 RAM(555; 도 10 참조)에 기록될 수 있도록 데이터 및 상태 신호(각각 도 10의 8511 및 8512)를 가진 데이터-프레임 버퍼(55)를 공급한다.
도 8은 파이버 채널 프리-버퍼-수신-프레임-처리-경로 회로(51)의 블록도이며, 파이버 채널(1250)로부터 수신된 프레임이 새개의 프레임 버퍼(53,53' 또는 55)중 하나에 입력될 준비를 한다. 프리-버퍼-수신-경로 블록(51)은 프리-버퍼-수신-프레임 상태 기계(512), 프리-버퍼-수신-프레임 길이 카운터(515; 및 멀티플렉서(514)), 및 EOF-변경자 로직(513)을 포함한다. 상기 블록 51은 포트 A 및 포트 B 에 대해 중복되며(즉, 각 포트에서 일단 실행된다.), 이는 양 포트에서 동시에 수신될 수 있기 때문이다.
프리-버퍼-수신-프레이밍 상태 기계(512)는 프레임 및 R_RDY가 수신될 때를 결정하도록 입력 스트림을 모니터링한다. SOF가 감지될 때, 신호는 헤더, 페이로드 및 프레임 디리미터의 각 워드에 대해 생성된다. 상기 상태 기계(512)는 개별 기본 요소 수신을 위해 헤더 또는 페이로드동안 체킹되며 최고 프레임 길이(아마 잘못된 EOF에 의함)를 위반하는 전송을 체킹한다.
프리-버퍼-수신-프레임 길이 카운터(515)는 수신된 프레임의 헤더의 R_CTL 필드를 기초로 명령 또는 프레임 버퍼의 데이터-버퍼 영역 중 하나의 최고 프레임 길이(멀티플렉서(514)에 의해 선택)를 가진 프레임의 시작에서 로딩된다. 만일 카운터가 EOF가 감지되기 전에 제로에 도달한다면, 길이 에러가 검출된다. 상기 기능은 프레임 버퍼의 할당 공간이 오퍼러닝하는 것을 방지한다.
EOF-변경자 로직(513)은 데이터 프레임인지를 알기 위해 내부지향 프레임을 체킹하며 프레임 버퍼에 대한 이네이블을 생성한다. EOF-변경자 로직(513)은 프리-버퍼-수신-프레임 길이 카운터(515)에 의해 사용되도록 내부 지향 프레임의 라우팅-제어 필드를 캡쳐한다. EOF-변경자 로직(513)은 또한 더 상세한 상태 정보가 공통 수신 경로(59)에 프레임 버퍼를 통과하도록 EOF 필드를 수정한다.
도 4의 입력 신호(루프 A 데이터(4026) 및 루프 B 데이터(4027)는 EOF-변경자 로직(513)에 결합된다. 루프 A 상태 및 제어(6422) 및 루프 B 상태 및 제어(6432; 또한 도 6에 대한 입력)는 상태 기계(512)에 루프(1250)에 대한 상태 정보를 공급한다. MAX 프레임 크기(8517)는 멀티플렉서(514) 및 카운터(515)에 데이터 프레임, 제어 프레임 및 다른 프레임에 대한 최고 프레임 크기의 정보를 공급한다.
출력 신호(프리-버퍼-수신 데이터(8511) 및 프리-버퍼-수신 상태(8512))는 논-데이터 버퍼(53, 53'; 도 9 참조), 및 데이터-프레임 버퍼(55)에 데이터 및 상태 정보를 제공한다.
도 9는 파이버-채널 수신-논-데이터-프레임 버퍼 회로(53)의 블록도이다. 수신-논-데이터 프레임 버퍼(53)는 수신-프레임-버퍼 기록 제어(533), 수신-프레임-버퍼 제어(534), 수신-프레임-버퍼 RAM(535), 수신-프레임-버퍼 상태 블록(536), 및 수신 프레임-버퍼 프레임 카운터(531)를 포함한다. 상기 회로(53)는 양 포트 A 와 포트 B에 대해 실행된다. 이는 프레임이 동시에 양 포트에서 수신될 수 있기 때문이다. 수신-프레임-버퍼 기록-제어 블록(533)은 수신-프레임-버퍼 RAM(535)의 랜덤-액세스 메모리(″RAM″)에 대해 어드레스(WPTR;9537), 데이터(WDAT;9536), 및 기록 이네이블(WE;9539)을 생성한다. 프레임에 대한 데이터가 수신될 때 프리-버퍼-수신 상태 기계(512)의 상태 이네이블은 기록 이네이블(WE;9539)을 RAM(535)로 발현시키는데 사용된다. 어드레스는 증가되고 랩 비트(WRAP;9538)는 얼마나 많은 공간이 수신 프레임 버퍼 RAM(535)에서 이용가능한지를 결정하기 위해 수신-프레임-버퍼 상태 블록(536)에 의해 사용되도록 공급된다. 루프 포트 회로(20)이 데이터는 16비트 폭으로부터 30비트폭으로 해석되며 플레그 비트는 SOF 또는 EOF 디리미터를 지시하도록 발현된다. 수신된 프레임의 CRC는 데이터를 막기위해 논-데이터 프레임-버퍼 RAM(535)를 통과한다. 즉, 파이버 채널로부터 수신된 CRC 정보는 데이터와 함께 논-데이터-프레임 버퍼(53)에 저장되며, 논-데이터-프레임 버퍼(53)에 상주하는 데이터에서 발생하는 임의의 에러가 검출될 수 있도록(물론, 파이버 채널 루프(1250)의 전이중인 데이터에서 발생하는 에러는 검출된다.) 논-데이터-프레임 버퍼(53, 즉, 오프-칩 버퍼(111)에 전송되는)로부터 판독되는 것이 체킹된다. 블록 53에 대한 입력은 프리-버퍼-수신 데이터(8511) 및 프리-버퍼-수신 상태(8512; 도 8 참조), 및 마이크로프로세서(112)로부터 등록된(즉, 다음 사용을 위해 레지스터로부터 클록킹된 신호의 버전) MPU 데이터(9533) 및 MPU 어드레스(9534)를 포함한다.
수신-프레임-버퍼 판독-제어 블록 534는 수신-프레임-버퍼 RAM(535)에 대한 판독 어드레스(RPTR;9541)를 생성하고 RAM(535)로부터 데이터(RDAT;9540)를 캡쳐한다. 프레임-버퍼 제어기(56; 도 7 참조)가 수신-논-데이터 프레임 버퍼(53)를 선택하였을 때, 수신-프레임-버퍼 RAM(535)에 대한 판독이 이네이블된다. 어드레스는 증가되고 랩 비트(WRAP;9542)는 수신-프레임-버퍼 상태 블록 536에 의해 얼마나 많은 공간이 수신-프레임 버퍼 RAM(535)에서 이용가능한지를 결정하기 위해 사용되도록 공급된다. 수신-프레임-버퍼 RAM(535)의 데이터는 레지스터로 캡쳐되고 프레임의 시작과 끝은 결정하기 위해 플레그 비트에 대해 모니터링된다. 이네이블은 데이터가 유효할 때를 지시하도록 공통 수신 경로(59;도 7 참조)에 의해 사용될 수 있게 발현된다. 블록 534에 대한 입력 신호는 마이크로프로세서(112)로부터 등록된 판독_이네이블(9535)을 포함한다. 블록 534의 출력 신호는 수신 논-데이터 버퍼 데이터(9543), 및 논-데이터 유효 판독(9546)을 포함한다.
수신-프레임-버퍼 RAM(535)는 동기 RAM을 포함한다. RAM은 33 비트 폭(32 비트 데이터 워드와 SOF/EOF 플레그 비트)이며, 304 워드 길이이다. SOF, 헤더, 페이로드, CRC, 및 수신된 논-데이터 프레임의 EOF는 오프-칩 버퍼(111)과 공통 수신 경로(59)에 대한 액세스가 이용가능 할 때까지를 홀드하도록 RAM(535)에 기록된다. 일 실시예에서, 빌트-인 셀프-테스트 제어기는 수신 프레임-버퍼 RAM(535)가 메모리의 물리적인 배치에 대해 특별히 구현된 데이터 패턴으로 테스트되게 한다.
수신-버퍼-상태 블록(536)은 버퍼가 비어있는지 만일 버퍼가 비어있지 않다면 얼마나 많은 공간의 프레임이 수신-프레임-버퍼 RAM(535)에서 이용가능한지를 결정하기 위해 수신-프레임-버퍼 RAM(535)의 기록 및 판독 포인터를 비교한다. 상기 블록 536의 추력(이용가능 공간:9545)은 수신-프레임-버퍼 RAM(535)이 공통 수신 경로(59)에 액세스가 필요한지를 결정하기 위해 프레임-버퍼 제어기(56)에 의해 이용된다. 출력은 또한 버퍼-투-버퍼 크레딧 제어 로직(603; 도 12 참조)에 의해 크레딧이 이용가능한지를 결정하기 위해 사용된다.
수신-프레임-버퍼 프레임-카운터 블록 531은 수신-프레임-버퍼 RAM(535)에서 현재의 프레임수를 카운트한다. 카운터(531)는 프레임이 수신-프레임-버퍼 RAM(535)로 기록될 때 증가하며 프레임이 수신-프레임-버퍼 RAM(535)로부터 판독될 때 감소한다. 카운트(버퍼의 프레임 카운트;9544)는 크레딧이 이용가능한지를 결정하기 위해 버퍼-투-버퍼 크레딧 제어(603)에 의해 사용된다. 일 실시예에서, 모든 RAM으로 가는 모든 입력(클록 제외)은 적당한 홀드 타임을 제공하기 위해 지연된다.
도 10은 파이버-채널 데이터-프레임 버퍼 회로(55)의 블록도이다. 데이터-프레임 버퍼(55)는 데이터-프레임 버퍼 기록 제어(553), 데이터-프레임-버퍼 판독 제어(554), 데이터-프레임-버퍼 RAM(555), 데이터-프레임-버퍼 상태 블록(556), 데이터-프레임-버퍼 프레임 카운터(551), 및 데이터-프레임-캡쳐 블록(552)를 포함한다. 단지 하나의 데이터 전송은 임의의 주어진 시간에 혀용되며, 데이터-프레임 버터(55)는 포트 A 및 포트 B에 의해 공유된다.
데이터-프레임-버퍼 기록-제어 블록(553)는 어드레스(WPTR;9555), 데이터(WDAT;9554), 및 데이터-프레임-버퍼 RAM(555)에 대한 기록 이네이블(WE;9557)을 생성한다. 기록 동작의 경우, 데이터 프레임이 수신될 때, 프리-버퍼-수신 상태 기계(512)의 상태 이네이블은 메모리(555)에 기록 이네이블(WE;9557)을 전개하는데 사용된다. 어드레스는 증가되고 랩 비트(wrap;9556)는 얼마나 많은 데이터/공간이 데이터-프레임-버퍼 RAM(555)에서 이용가능한 지를 결정하기 위해 데이터-프레임-버퍼 상태 블록(556)에 의해 사용하도록 제공된다. 기록 동작동안, 루프 포트 회로(20)의 데이터는 16 비트폭에서 32 비트폭으로 변하고, 플레그 비트는 SOF 또는 EOF 디리미터를 지시하도록 전개된다. 수신된 프레임의 CRC는 데이터를 보호하기 위해 데이터-프레임-버퍼 RAM(555)를 통과한다. 즉, 파이버 채널로부터 수신된 CRC 정보는 데이터와 함께 데이터-프레임 버퍼(550에 저장되며, 데이터-프레임 버퍼(55)에 상주하는 데이터에서 발생하는 임의의 에러가 검출(물론, 파이버 채널 루프(1250)의 전이시 데이터에서 발생하는 에러가 또한 검출될 수 있다.)될 수 있도록 데이터-프레임 버퍼(55; 즉, 오프-칩 버퍼(111)에 전송됨)로부터 판독될 때 체킹된다. 일 실시예에서, 판독 동작의 경우, 오프-칩 버퍼(111)의 데이터는 16비트폭에서 32 비트폭으로 변형되며 패리티가 데이터를 보호하기 위해 생성된다. 블록 553에 대한 입력은 프리-버퍼-수신 데이터(8511) 및 프리-버퍼-수신 상태(8512; 도 8 참조), 및 오프-칩 버퍼(3051; 도 3 참조)의 데이터를 포함한다.
그러므로, 일 실시예에서, 데이터-프레임-버퍼 RAM(555)의 데이터는 만일 데이터가 파이버-채널 루프(1250;도2 참조)로부터 데이터-프레임-버퍼 RAM(555)을 통해 통과한다면, CRC 정보에 의해 보호되지만, 오프-칩 버퍼(111)로부터 파이버-채널 루프(1250)에 이르는 전송을 위해 RAM(555)을 통과한다면 패리티에 의해 보호된다( 후자의 경우, CRC 정보는 데이터가 데이터-프레임-버퍼 RAM(555)를 떠난후 파이버 채널로 가는 데이터에 추가된다.).
데이터-프레임-버퍼 판독-제어 블록(554)은 데이터-프레임-버퍼 RAM(555)에 대한 판독 어드레스(RPTR;9559)를 생성하고 RAM(555)로부퍼 데이터(RDAT;9558)를 캡쳐한다. 기록 동작동안(디스크에 기록되는 데이터), 프레임 버퍼 제어기(56)는 데이터-프레임 버퍼(55)를 선택하며 메모리에 대한 판독은 이네이블된다. 판독 동작동안(디스크로부터 판독되는 데이터), 전송-프레임 상태 기계(81;도 15참조)는 메모리의 판독을 이네이블시킨다. 어드레스는 증가되고 랩 비트(WRAP;9560)는 얼마나 많은 데이터/공간이 프레임 버퍼에서 이용가능한지를 결정하기 위해 데이터-프레임-버퍼 상태 블록(556)에 의해 사용되도록 제공된다. 기록 동작동안, 프레임 버퍼 RAM의 데이터는 레지스터로 캡쳐되고 플레그 비트가 프레임 시작과 끝을 결정하는지를 모니터링하며 따라서 이네이블은 데이터가 유효한 때를 나타내기 위해 공통 수신 경로(59)에 대해 전개될 수 있다. 판독 동작동안, 데이터-프레임-버퍼 RAM(555)의 데이터는 레지스터로 캡쳐되고 패리티가 체킹된다. 븝ㄹ록 554의 출력 신호는 데이터 프레임 버퍼 데이터(9564), 데이터 유효 판독(9563), 및 데이터 패리티 에러(9562)를 포함한다.
데이터-프레임-버퍼 RAM(555)은 동기 RAM을 포함하며, 일 실시예에서, 빌트-인 셀프 테스트 제어기를 포함한다. 일 실시예에서, RAM은 36 비트폭(32 비트 데이터 워드와 4 SOF/EOF 플레그 비트 또는 패리티 비트)이며, 3,232 워드 길이이다. 기록 동작동안(디스크에 기록되는 데이터), SOF, 헤더, 페이로드, CRC 및 수신된 데이터 프레임의 EOF는 오프-칩 버퍼(111)와 공통 수신 경로(59)에 대한 액세스가 이용할 수 있을 때까지를 홀드하도록 RAM(555)에 기록된다. 판독 동작동안(디스크로부터 판독되는 데이터), 페이로드는 루프(1250)가 오픈될 수 있고 데이터가 전송될 때까지 홀도하도록 RAM(555)에 기록된다. 일 실시예에서, RAM으로 가는 모든 입력(클록 제외)은 적당한 홀드 타임을 제공하기 위해 지연된다.
데이터-프레임-버퍼 상태 블록(556)은 버퍼가 비었는지, 만일 버퍼가 비었다면 얼마나 많은 데이터공간의 프레임이 버퍼에서 이용가능한지를 결정하기 위해 데이퍼-프레임-버퍼 RAM(555)의 기록 및 판독 포임터를 비교한다. 기록 동작의 경우, 상기 블록(556)의 출력(이용가능한 공간;9561)은 데이터-프레임 버퍼(55)가 공통 수신 경로(59)에 액세스가 필요한지를 결정하기위해 프레임-버퍼 제어기(56)에 의해 사용된다. 출력은 또한 크레딧이 이용가능한 지를 결정하기 위해 버퍼-투-버퍼 크레딧 제어(603;도 12 참조)에 의해 사용된다. 판독 동작의 경우(디스크로부터 판독되는 데이터), 루프-제어 블록 40은 프레임이 전송될 수 있는 지를 결정하기 위해 프레임 버퍼의 데이터량을 모니터링한다. 데이터-프레임-버퍼 홀드 임계값은 또한 루프(1250)가 전체 프레임이 이용될 수는 없지만 처리중인 경우(데이터-프레임 버퍼(550) 및/또는 오프-칩 버퍼(111)에 축적되는)에 오픈되도록 생성된다.
데이터-프레임-버퍼 프레임-커운터 블록 551은 임력 신호 프레임_OUT(9550)를 사용하여 데이터-프레임-버퍼 RAM(555)에 프레임의 수를 카운트한다. 카운터(551)는 트레임이 RAM(555)로 기록될 때 증가하고, 프레임이 RAM(555)로부터 판독될 때 감소한다. 카운터(신호 버퍼의 프레임 카운트;9566)는 크레딧이 이용가능한지를 결정하기 위해 버퍼-투-버퍼 크레딧 제어(603)에 의해 이용된다.
데이터-프레임-캡쳐 블록(552)은 이네이블-캡쳐 모드가 이네이블되고 프레임 헤더의 여러 필드를 캡쳐할 때 수신된 데이터 프레임(입력 신호 이네이블 데이터 기록 검출;9551)을 모니터링한다. 상기 값(데이터 캡쳐 출력;9565)은 마이크로프로세서(112)에 의해 판독될 수 있다.
도 7을 다시 참조하면, 데이퍼-프레임-버퍼 전송-길이 카운터(54) 제어는 판독 데이터가 데이터-프레임 버퍼(55)로 프리패치되는 방법을 제어하는 두개의 카운터를 포함한다. 데이터-프레임-버퍼 전송-길이 카운터(블록 54)는 얼마나 많은 데이터가 파이버-채널 전송을 위해 오프-칩 버퍼(111)로부퍼 패치되는 지를 결정하기 위해 사용된다. 데이터-프레임-버퍼 전송-길이 카운터(블록 54)는 제어기(56)가 프레임 버퍼의 오프-칩 버퍼(111)에 대한 액세스를 얻는지를 재평가하는 것을 중단하기 전에 얼마나 많은 데이터가 오프-칩 버퍼(111)로부퍼 패치되는 지를 결정하는데 사용된다.
프레임-버퍼 제어기(56)는 세개의 프레임 버퍼(즉, 데이처-프레임 버퍼(55), 포트 A 수신-논-데이터 프레임 버퍼(53), 또는 포트 B 수신-논-데이터-프레임 버퍼(53'))가 오프-칩 버퍼(111)의 리소스에 대한 액세스를 허용하는지를 결정한다. 만일 포트가 루프-초기화 상태에 있으며, 상기 포트의 수신-논-데이터 프레임 버퍼(53, 즉, 53 또는 53')가 비어있지 않다면, 루프 초기화 프레임은 최고 우선권이 주어지고 따라서 루프 초기화는 진행될 수 있다. 데이터 전송은 다음의 최고 우선권이 주어지며, 수신-논-데이터-프레임 버퍼(53)가 채워지지 않는 동안 계속될 것이다. 만일 수신-논-데이터-프레임 버퍼(53)중 하나가 더이상 프레임에 대한 공간을 가지지 않는다면, 특정 수신-논-데이터-프레임 버퍼(53)는 일 프레임을 소모시키기 위해 오프-칩 버퍼(111)에 대한 액세스를 허용할 것이며, 다음으로 데이터 전송이 계속될 것이다.
오프-칩 버퍼 리소스가 필요한 제 1 프레임 버퍼(55,53 또는 53')는 오프-칩 버퍼(111)에 대한 액세스를 허용할 것이다. 양 포트가 동시에 프레임을 수신하는 경우, 포트 A는 우선 액세서가 주어질 것이다. 일단 프레임-버퍼-제어 블록 56이 오프-칩 버퍼(111)에 대한 프레임 버퍼 액세스가 주어진다면, 다른 포트의 수신-논-데이터-프레임 버퍼(53)이 채워지지 않는다면, 상기 프레임 버퍼에 대한 서비스를 계속할 것이다. 주어진 포트의 프레임은 포트에 대한 전송을 위해 오프-칩 버퍼(111)에 전송될 것이다.
프레임-버퍼 제어기(56)와 오프-칩 버퍼(111) 사이의 데이터 전송은 파이버 채널로부터의 데이터 속도가 오프-칩 버퍼(111)에 대해 지속될 수 없는 경우에 버퍼-제어-인터페이스 로직(58)에 의해 중단될 것이다.
도 11은 공통 수신 경로 회로(59)의 블록도이며, 프레임 버퍼(53,53' 또는 55) 중 하나로부터 프레임을 가져오고 오프-칩 버퍼(111)에 대한 프레임을 준비한다. 상기 로직(59)은 SOF를 재정비하고 유효 체킹에 대한 수신 헤더로부터의 정보를 캡쳐한다. CRC가 체킹되며 프레임은 오프-칩 버퍼(111)의 적당한 버퍼 영역으로 라우팅된다.
수신-버퍼-디코드 블록(591)은 프레임의 시작과 프레임 디리미터의 끝을 디코딩하며(입력 데이터 신호 FRM 버퍼 데이터(9570) 및 이네이블 신호 VAL_판독(9571)), 프레임-유효 체킹에 대한 공통 수신 경로(59)에 의해 사용되는 신호를 생성한다. EOF 디리미터는 수신-경로 블록에 대해 변환되는 내장된 에러 상태(프레임-길이 에러 또는 런닝-디스패리티 에러)를 가질 수 있다.
수신-프레이밍 상태 기계(592)는 프레임 경계를 결정하기 위해 입력 스트림을 모니터링한다. SOF가 검출되었을 때, 신호는 헤더의 각 워드가 캡쳐되고 CRC 체커(596), 헤더-유효성 제어(55), 및 버퍼 제어(598; 5991,5992,5993 포함)를 이네이블시키기 위해 생성된다. 상태 기계(592)는 헤더동안 수신된 무효 기본 요소에 대한 체킹을 하며 허용된 최고 프레임 길이를 위반하는 전송에 대한 체킹을 한다. 공토 수신 경로(59)는 일시적으로 중단될 수 있기 때문에 상태 기계(592)의 상태 출력은 프레임-캡쳐 및 유효 블록이 적절히 이네이블될 수 있도록 액티브되고 다음으로 인액티브되는 펄스이다.
수신-프레이밍 길이 카운터(MUX;5931 및 카운터;5932)는 수신된 프레임의 헤더로부터 R_CTL 필드를 기초로 명령 또는 데이터 프레임(최고 크기 입력:9572) 중 하나의 최고 프레임 길이를 가진 프레임의 시작시 로드된다. 만일 카운터가 EOF의 검출전에 제로에 도달한다면, 프레임-길이 에러가 검출되고 프레임은 무효로 마킹된다. 상기 기능은 프레임에 대한 오프-칩 버퍼(111)의 할당 공간이 오버런닝하는 것을 방지해준다.
수신-프레임-헤더-캡쳐 블록 594은 수신 헤더의 다수 필드를 캡쳐하기 위해 수신-프레이밍 상태 기계(592)로부터의 신호를 사용한다. 캡쳐된 값은 프레임-유효 로직에 의해 사용된다.
프레임이 수신되었을 때, CRC-체커 블록 596은 프레임의 단부에서 CRC를 체킹한다. 만일 CRC 에러가 검출된다면(CRC 상태;9596에 의해 지시된), 프레임은 무효로 마킹된다. CRC 체커(596)는 수신 프레임 상태 기계(592)에 의해 이네이블된다. 헤더 필드, 페이로드 필드, 및 CRC 워드의 필드의 콘텐트가 처리된다.
Ⅲ. 온-칩 메모리의 데이터 보전을 위한 파이버-채널의 사용
본 발명에 따르면, 일시적으로 파이버-채널 프레임을 저장하는 프레임 버퍼에 의해 프레임은 최고 파이버-채널-인터페이스 데이터-전송 속도에서 수신될 수 있다. 상기 프레임은 낮으며 보다 관리가 쉬운 속도에서 오프-칩 기억장치에 전송될 수 있다. 패리티, CRC, 또는 다른 리던던시 함수와 가튼 여러 메카니즘은 선택적으로 프레임 버퍼에 데이터가 저장되는 동안 데이터를 보호하는데 사용된다.
일 실시예에서, 데이터-보전 체킹은 데이터(즉, CRC는 프레임을 가진 프레임 버퍼로 저장되고 다음에 프레임으로 판독된다.)를 가진 프레임 버퍼를 통해 수신 파이버-채널 사이클릭-린던던시 코드(″CRC″)를 통과하여 보강되며, RAM을 더 넓게 만드는 보조 패리티 비트가 제거될 수 있다(여러 실시예에서, 프레임 버퍼는 데이터-프레임 버퍼(55) 및/또는 수신-논-데이터 프레임 버퍼(53, 또는 53'). CRC는 데이터가 RAM으로부터 판독되고 오프-칩(즉, 오프-칩 버퍼(111))에 전송되기 전에 체킹된다. 내부지향 데이터 경로의 보조 패리티 비트는 인터페이스로부터 프레임 버퍼의 내부지향 면으로 제거될 수 있으며 프레임 버퍼의 외부 지향면으로부터 CRC 체커(596)의 입력으로 제거될 수 있다.
오프-칩 RAM에 대한 인터페이스는 동시에 일 전송을 핸들링하며 온-칩 RAM보다 낮으며 파이버-채널 전송 속도보다 낮은 속도에서 일 전송을 핸들링하기 때문에 공통 수신 경로 로직(59)은 논-데이터 프레임 버퍼(53, 53')와 데이터-프레임 버퍼(55) 사이에서 고유될 수 있다. 단지 하나의 CRC 체커(596)이 필요하다. 이는 CRC가 프레임이 오프-칩(즉, 온-칩 버퍼(53,53' 또는 55)로부퍼 오프-칩 버퍼(111)에 전송되는)이 도달하기 전에 체킹되기 때문이다. 반대로, 만일 CRC가 프레임을 가진 프레임 버퍼에 저장되지 않고 오프-칩 버퍼(111; 온-칩 프레임 버퍼를 통해 CRC를 통과)에 이르는 도중 체킹된다면, 두개의 CRC 체커가 필요하다(즉, 프리-버퍼 경로(51,51')안에 위치).
일 실시예에서, 데이터가 낮은 오프-칩 버퍼(111)로부퍼 전송될 때, 상기 메커니즘은 반대 방향에 사용되며, 프레임 버퍼에 일시적을 저장되고 파이버-채널 인터페이스에서 최고 데이터 전송 속도에서 전송된다.
프레임이 수신되었을 때, R_CTL 필드는 프레임 타입이 수신되었는지를 결정하기 위해 라우팅 제어-디코드 블록(5933)에 의해 디코딩된다. R_CTL 필드는 오프-칩 버퍼(111)의 적당한 영역에 프레임을 라우팅하며 유효 체크가 프레임에서 이루어지는 지를 결정하기위해 사용된다.
헤더-유효성 로직(595)은 수신-프레임 헤더의 콘텐트를 분석한다. 프레임의 R_CTL 필드를 기초로, 여러 필드가 검증된다. 만일 어떤 유효 체크가 논-데이터 프레임에서 실패한다면, 프레임은 무효로 인정된다. 만일 유효 체트가 데이터-기록 전송이 액티브일 때 데이터 프레임에서 실패한다면, 마이크로프로세서(112)는 통보를 받는다.
수신-프레임-상태 블록 597은 수신 프레임에 대한 정보를 수집하고 오프-칩으로 가는 무효 데이터 프레임을 방해하고 신호 프레임 상태(9580)를 생성한다. 만일 프레임이 무효가 아니라면, 무시된다(데이터 전송이 액티브가 아닐 경우).
명령 카운터(5992)는 얼마나 많은 명령 프레임이 오프-칩 버퍼(111)의 명령 영역에 포함되는 지를 추적하기 위해 사용된다. 유효 명령이 수신되었을 때, 상기 카운터(5992)는 증가한다. 마이크로프로세서(112)가 명령과 함께 종료되었을 때, 명령 카운터(5992; 마이크로프로세서(112)의 신호 MPU 감소(9574)를 이용)는 감소되어야 한다. 블록 5992는 인터럽트 요청 CMD RCVD IRQ(9578)을 출력한다.
″다른″ 공간 카운터(5991)는 버퍼-투-버퍼 크레딧을 할당하기 위해 얼마나 많은 공간이 오프-칩 버퍼(111; 마이크로프레소서(112)의 신호 MPU 증가;9575)의 ″다른″ 영역에 남아있는지를 추적하기 위해 사용된다. 상기 카운터(5991)는 명령 또는 데이터 프레임이 아닌 유효 프레임이 수신되었을 때, 또는 명령 프레임이 오프-칩 버퍼(111)이 충만한 경우 수신되었을 때 감소한다. 마이크로프로세서(112)가 프레임과 함께 종료되었을 때, 다른 프레임에 대한 공간이 존재하는 것을 나타내도록 ″다른″ 공간 카운터(5991)를 증가시켜야 한다. ″다른″ 공간 카운터(5991)는 프레임의 수가 오프-칩 버퍼(111)의 ″다른″ 영역에서 적절한지를 나타낸다(신호 다른 카운트(9576), 및 인터럽트 요청 다른 RCVD IRQ;9577).
프레임이 수신되었을 때, 수신-프레임-버퍼 제어(598; 다른 카운터(5991)를 감소시키고 명령 카운터(5992)를 증가시키기 위해 신호 INCR/DECR(9573)을 생성) 및 마지막-4-생성 로직(5993)은 적당한 영역에 프레임을 보내기 위해 오프-칩 버퍼(111)의 로직으로 신호(오프-칩 버퍼(7589)에 대한 제어)를 생성한다.
도 12는 파이버-채널 전송-제어 회로(60)의 블록도이며, 로직의 수신 및 전송부에 대한 제어 로직을 포함한다. 전송-제어 회로(60)는 전송 제어 및 버퍼-투-버퍼 크레딧 제어(603)을 포함한다.
이용가능 데이터/공간-카운터 블록 604는 동작이 데이터-기록 또는 데이터-판독인지에 따라 얼마나 많은 오프-칩 공간 또는 데이터가 이용가능한지를 나타낸다(데이터 이용가능;6019). 데이터 기록 전송의 경우, 이용가능-데이터/공간-카운터 블록(604)는 BB_크레딧이 전송되도록 얼마나 많은 공간이 오프-칩 버퍼(111)의 데이터부에서 이용가능한지를 나타내는데 사용된다. 데이터-판독 전송의 경우, 이용가능 데이터/공간-카운터 블록 604은 얼마나 많은 데이터 프레임이 오프-칩 버퍼(111)에서 이용가능한지를 나타내는데 사용된다. 버퍼 포이터의 차이는 프레임(들) 당 워드수를 나타내는 마이크로프로세서-로드가능(즉, 프로그램 가능한)값과 비교된다.
버퍼-투-버퍼 크레딧 제어 로직(603)은 프레임이 전송되도록 접속된 포트에 버퍼 크레딧(신호; R_RDY를 전송할 수 있는 포트 BB_크레딧;6017)을 발행한다. 상기 크레딧은 R_RDY를 전송하여 발행된다. 임의의 포트에 주어진 크레딧의 양은 다음으로 결정된다.
1) 디스크 드라이브(100)에 대해 얼마나 많은 수신 공간이 오프-칩 버퍼(111)에서 이용가능한지
2) 디스크 드라이브(100)에 대해 얼마나 많은 수신 공간이 수신-논-데이터-프레임 버퍼(53) 및 데이터-프레임 버퍼(55)에서 이용가능한지
3) 주어진 크레딧에서, 오픈되며 드라이브(100)를 가진 포트가 이용가능 공간을 점유할 수 있는 플레임을 잠재적으로 전송할 수 있는지
버퍼-투-버퍼 크레딧은 퍼-포트 베이시스(per-port basis)에서 결정된다. 버퍼-투-버퍼 크레딧 제어 블록 603은 크레딧이 이용가능한 때를 나타내기 위해 루프-포트 A/B 오픈-제어 블록(42, 및 42'; 도 6참조)으로 신호를 생성한다. 루프-제어 블록 40은 R_RDY의 전송을 제어할 것이다.
전송-제어 회로(60)의 나머지는 전송동안 사용된 카운터를 포함한다. 수신된 R_RDY 카운터(606)는 얼마나 많은 크레딧의 R_RDY가 입력(수신된 포트 R_RDY;6010(포트 A와 포트의 각 하나) 및 전송된 포트 프레임;6011(포트 A와 포트 B의 각 하나)) 및 출력 신호(프레임(6020)을 전송할 수 있는 포트 크레딧)로부터의 각각의 포트에서 수신되었는 지를 결정한다. 전송된 R_RDY 카운터(601)는 얼마나 많은 크레딧의 R_RDY가 입력(전송된 포트 R_RDY;6001(포트 A와 포트 B의 각 하나) 및 수신된 포트 프레임;6002(포트 A와 포트 B의 각 하나))으로부터 각 포트에서 전송되는 지를 결정한다. 시퀀스 카운터(607)는 수신 프레임이 순서대로 도착했는지를 체킹하기 위해 데이터-기록 전송에 사용되고 데이터 프레임의 헤더에 전송된 시퀀스 카운트(6022)를 생성하기 위해 데이터-판독 전송에 사용된다. 상대-오프셋 카운터(608)는 데이퍼 프레임의 헤더에 전송된 상대-오프셋 카운트(6023)를 생성하기 위해 데이터-판독 전송에 사용된다. 전송-길이 카운터(609)는 얼마나 많은 데이터가 전송되는지를 결정하기 위해 사용되며 전송이 종료될 때를 지시(전송 길이 카운트;6024)한다.
단일-프레임-전송 경로 회로(70)
도 13은 파이버 채널에 대한 단일-프레임-전송 경로 회로(70)의 블록도이다. 본 발명의 일 실시예에서는 루프 초기화 및 응답에 대한 전용 전송-프레임 버퍼(73)를 포함하는 파이버-채널-루프-인터페이스 회로를 제공한다. 상기 전용 전송-프레임 버퍼(73)에 의해 듀얼-포트 노드의 일부는 다른 포트가 전송 또는 수신(즉, ″통신″)중인 동안 초기화 또는 응답 프레임을 전송하도록 한다. 만일 루프가 싱크의 손실 또는 다른 문제를 경험한다면, 루프(1250)는 재초기화되어야 하며, 전용 전송-프레임 버퍼(73)에 의해 상기 기능은 중단없이 발생할 수 있거나 다른 기능이 듀얼-포트 노드 인터페이스의 다른 부분에 접속된 다른 루프에서 실행될 수 있다. 양 포트는 동시에 초기화될 수 있다. 게다가, 상기 전용 전송-프레임 버퍼(73)에 의해 응답, 인식, 또는 다른 논-데이터 전송은 다른 포트가 사용중인 동안 일 포트로 전송될 수 있다. 그러므로, 마이크로프로세서(112)와 접속된 단일-프레임-전송-경로 회로(70)는 노드 인터페이스(1220)에 대해 루프-초기화 및 응답 기능을 제공하도록 동작한다. 전송-프레임 버퍼(73)는 입력으로 로드할 수 있는 MPU(7002;마이크로프로세서(112)의 데이터), 수신 경로 데이터(7003) 및 수신 경로 제어(7004; 수신 경로(50)으로부터의 프레임)을 수신한다. 전송-프레임 버퍼(73)는 출력으로 MPU 판독 데이터(3095), 및 블록 74에서 76을 통해 XMT_DPTH 데이터(7007; 전송되는 CRC를 포함하는 외부지향 프레임)를 생성한다.
단일-프레임-전송-경로 회로(70)는 로프 제어 회로(40)으로부터 단일-프레임 전송 프레임 버퍼(73)에 상주하는 전송 프레임으로 요청을 받아들인다. 상기 회로(70)는 적당한 프레임 디리미터를 생성하며, 프레임 버퍼로부터 헤더 및 페이로드를 판독하고 CRC 발생기(76)를 가진 적절한 CRC를 생성한다. 상기 회로(70는 또한 커런트-필-워드를 전송하는 루프 포트 회로에 신호를 생성하며 프레임의 끝(″EOF″)이 전송될 때를 지시하는 신호를 생성하며, 인코더에 의해 현 런닝 디스패리티를 기초로 EOF의 제 2 문자를 생성하도록 하는 신호를 생성한다.
단일-프레임-전송 상태 기계(72)는 프레임을 전송하기 위해 루프-제어 회로(40)의 요청(단일 전송_프레임;7001)을 받아들인다. 프레임이 전송되었을 때, 상기 상태 기계(72)는 프레임 디리미터, 헤더, 및 페이로드가 적당한 시간에 전송되도록 멀티플렉서(74)에 전송되는 프레임의 각 부분에 대하여 선택(즉, 신호 선택)을 제공한다. 상기 상태 기계(72)는 또한 CRC 발생기(76)에 대해 이네이블을 생성한다. EOF 신호가 전송될 때를 결정하기 위해 8B/10B 인코더;27;도4 참조)에 제어가 공급된다. 프레임이 전송될 때, 신호가 생성되며 동작이 계속적으로 이루어지도록 루프-제어 회로(40)에 다시 전송된다.
단일-프레임-전송 프레임-길이 카운터(71)는 하드웨어가 최종 CRC의 적당한 시간에서의 출력을 위해 얼마나 긴 프레임인지를 결정하도록 하는데 사용된다(CRC는 반복적으로 동시에 1워드 계산되며 프레임의 데이터부가 출력될 때 축적된다.). 카운터(71)는 전송-프레임-길이 레지스터로부터의 프레임의 시작에 로딩되고 프레임이 전송되는 동안 로딩된다. 카운터(71)는 단일-프레임-전송 상태 기계(72)에 의해 이네이블되고 CRC 발생기(76)가 이네이블될 때를 결정하기 위해 상태 기계(72)로 상태(즉, 상태 정보)를 다시 공급한다.
단일-프레임-전송 출력 멀티플렉서(74)의 출력은 EOF 전에 루프-포트 회로(20;도 3 참조)로 멀티플렉서(79)를 통해 공급하는 CRC 나머지 워드를 결정하기 위해 CRC 발생기(76)에 대한 입력이다. 단일-프레임-전송 상태 기계(72)는 프레임 디리미터, 헤더, 및 페이로드가 적절한 시간에 전송되도록 상기 멀티플렉서(74)에 대한 선택을 생성한다.
단일-전송-필-문자 발생기 블록 75는 K-문자, 커런트-필-워드, 및 EOF 디리미터가 단일-프레임-전송 회로(70)로부터 전송되는 때를 결정한다. 출력 신호(XMIT 제어;7010)는 어떤 루프가 단일-프레임-전송-경로 회로(70)에 액세스하는지를 결정하는 전송-경로 멀티플렉서(79)로 향한다.
도 14는 파이버-채널 전송-프레임 버퍼(73)의 블록도이다. 상기 실시예에서, 단일-프레임 전송-프레임 버퍼(73)는 단일-프레임-버퍼 기록 제어(733), 단일-프레임-버퍼 판독 제어(734), 및 단일-프레임-전송-프레임 버퍼 RAM(735)을 포함한다. 단일-프레임 전송-프레임 버퍼(73)은 루프-초기화 프레임, 욉지향 루프-초기화 프레임 및 외부지향 딘일 프레임을 저장하는데 사용된다. 40 워드의 전송 버퍼 RAM(735)은 포트 A에 지정되며, 40은 일 실시예에서 포트 B에 지정된다.
단일-프레임-버퍼 기록-제어 블록 733은 어드레스(WPTR;1411), 데이터(WDAT;1410), 및 단일-프레임-버퍼 RAM(735)에 대한 기록 이네이블(WE;14112)을 생성한다. 입력은 수신된 경로로부터의 데이터(1401), 포트 A 프레임(1403), 포트 B 프레임(1404), 등록된 MPU 데이터(9533) 및 등록된 MPU 어드레스(9534)를 포함한다. 루프-초기화 프레임이 수신될 때, 프레임은 우선 유효성을 위해 공통 수신 경로(59)를 통해 이동할수 있을 때까지 수신-논-데이터-프레임 버퍼(53 또는 53')중 하나에 저장된다. 오프-칩 버퍼(111)에 프레임을 전송하는 것보다, 프레임은 단일-프레임 전송-프레임 버퍼(73)으로 기록된다. 이는 오프-칩 버퍼(111)이 다른 포트에서 데이터 전송하도록 한다. 루프 포트의 데이터는 16비트폭으로부터 32비트폭으로 변역되고 프레임의 시작 어드레스는 프레임이 연관된 포트를 기초로 결정된다.
마이크로프로세서(112)는 루프-초기화 프레임을 수정하거나 외부 지향 프레임을 셋업하기 위해 단일-프레임 전송-프레임 버퍼(73)에 기록될 수 있다. 패리티는 다닝ㄹ-프레임 전송-프레임 버퍼(73)에서 데이터를 보호하기 위해 생성된다.
단일-프레임-전송-버퍼 판독-제어 블록 734는 단일-프레임-전송 버퍼 RAM(735)에 대한 판독 주소(RPTR;1414)를 생성하고 RAM(735)의 데이터(RDAT;1413)를 캡쳐한다. 입력은 프레임 전송(1407) 및 XMIT 상태(1408)를 포함한다. 단일-프레임 상태 기계(72)가 전송을 위해 프레임을 이네이블시킬때 단일-프레임-전송 버퍼 RAM(735)의 판독이 이네이블된다(단일_프레임 전송 버퍼 데이터를 출력;1415). 마이크로프로세서(112)는 또한 수신된 루프-초기화 프레임에 액세스하기 위해 상기 프레임 버퍼를 판독할 수 있다. 전송-프레임 버퍼 RAM(735)의 데이터는 레지스터로 캡쳐되며, 패리티가 체킹된다(출력신호로 패리티 에러(1416)을 생성).
단일-프레임-전송 버퍼 RAM(735)은 동기 RAM을 포함하며 일 실시예에서 빌트-인 셀프-테스트 제어기를 포함한다. RAM은 36 비트폭(32비트 데이터 워드와 4비트의 패리티) 및 80의 위치길이이다. 프레임의 헤더와 페이로드는 마이크로프로세서(112)가 검사를 유지하고 루프(1250)에 대한 전송을 유지하도록 전송-프레임-버퍼 RAM(735)로 위치한다. 일 실시예에서, RAM으로 가는 모든 입력(클록 제외)은 적당한 홀드 시간을 제공하기 위해 지연된다.
도 15는 데이터 전송 경로 회로(80)의 블록도이며, 루프-제어 로직(40)으로부터 전송 프레임으로의 요청을 허용한다. 회로(80)는 적절한 프레임 디리미터를 생성하며, 로드할 수 있는 마이크로프로세서로부터의 헤더를 만들고 CRC를 생성한다. 회로(80)는 또한 커런트-필-워드를 전송하기 위한 루프 포트 회로(20)으로 신호를 생성하고 EOF가 전송되는 때를 지시하는 신호를 생성하며 인코더가 현재의 런닝 디스패러티를 기초로 EOF의 제 2 문자를 생성하도록 한다.
데이터-전송-프레이밍 상태 기계(81)는 프레임을 전송하기 위해 루프-제어 로직(40)으로부터 요청(신호;전송 프레임(8001))을 허용한다. 프레임이 전송되었을 때, 상기 상태 기계(81)는 프레임 디리미터, 헤더, 및 페이로드가 적절한 시간에 전송되도록 전송 멀티플렉서(86)로 프레임의 각 일부에 대한 선택을 제공한다. 상태 기계(81)는 또한 CRC 발생기(87)에 이네이블을 생성한다. 프레임이 전송되었을 때, 신호는 계속되도록 루프-제어 로직(40)으로 다시 생성된다.
데이터-전송-프레임 길이 카운터(82)는 CRC가 적절한 시간에 생성되도록 하드웨어로 하여금 얼마나 긴 프레임인지를 결정하도록 이용된다. 데이터-전송 프레임-길이 카운터(82)는 전송-프레임 길이-레지스터로부터의 프레임의 시작에서 로딩되며 프ㅔ임이 전송되는 동안 이네이블된다. 데이터-전송-길이 카운터(82)는 전송-프레이밍 상태 기계(81)에 의해 이네이블되며 CRC 발생기(87)를 이네이블시킬 때를 결정하기 위해 상태 기계오 상태를 다시 공급한다.
데이터-프레임-전송 출력 멀티플렉서(86)의 출력은 데이터 전송 경로 멀티플렉서(79)를 공급하는 CRC 발생기(87)에 대한 입력이다. 데이터 전송 프레이밍 상태 기계(81)는 프레임 디리미터, 헤더, 및 페이로드가 적절한 시간에 전송되도록 상기 멀티플렉서(86)에 대한 선택을 생성한다. 입력은 프레임 버퍼 데이터(8004), 헤더 레지스터(8005), 전송 카운트(8006), 및 전송 준비 페이로드(8007)을 포함한다. 출력은 프레임 버퍼 판독 제어에 대한 상태(8009)를 포함한다. 멀티플렉서(86)의 디리미터 생성기는 어떤 프레임의 시작(SOF)과 프레임의 끝(EOF)이 프레임을 전송할 때 사용되는 기본 요소를 결정한다.
데이터-프레임-전송-출력 멀티플렉서(86)의 출력은 EOF 전에 포함된 CRC 나머지 워드를 결정하기 위해 CRC 발생기(87)를 통해 전송된다. CRC 발생기(87)에 대한 이네이블은 데이터 전송-프레이밍 상태 기계(81)로부터 온다. 또한 EOF 신호를 전송하는 를 결정하기 위해 8B/10B 인코더(27;도 4 참조)에 제어가 공급된다. CRC 발생기(87)의 출력은 XMT_DPTH 데이터(8008; 전송되는 CRC를 포함하는 외부 지향 프레임)이다.
데이터 전송 필 문자 블록 85는 K-문자, 커런트-필-워드, 및 EOF 디리미터가 데이터 전송 경로 회로(80)로부터 전송될 때를 결정한다. 출력 신호(XMIT 출력(8010))는 데이터 전송 경로 회로(80)에 대한 액세스를 가지는 루프를 결정하는 전송 경로 멀티플렉서(79)로 향한다.
전송-경로 멀티플렉서(79;도 3 참조)의 출력은 루프-포트 회로(20)내의 포트-A와 포트 B의 루프 조절된 로직(26)에 대한 입력이다. 신호-프레임 경로(70)와 데이터 경로(80)의 데이터 및 제어 신호는 적절한 포트에 대해 전송-경로 멀티플렉서(79)에 의해 선택된다. 전송-경로 멀티플렉서(79)는 또한 포트에 대한 R_RDY 기본요소를 멀티플렉싱한다. 이는 양 포트가 동시에 전송되게 한다.
Ⅳ. 루프 조절된 오버헤드를 감소시키는 방법 및 장치
파이버-채널 루프 조절된 설계(1200)에서, 루프 포트(116)의 노드 인터페이스(1220)는 루프(1250)에 대한 액세스를 조절해야 한다. 우선 시스템은 어떤 포트가 루프(1250)의 제어를 획득할지를 결정하며, ″공정성″ 계획은 포트가 결핍되지 않은 것을 보장하는데 사용된다. 타겟 장치로서, 디스크 드라이브(100)는 보통 CPU(1202)보다 낮은 우선권이 주어지며, 그 결과 장치(100)는 높은 우선권 장치가 그 액세스를 종료할 때까지 조절을 획득하기 위해 가다려야 한다. 루프 포트(116)이 노드 인터페이스(1220)가 루프(1250)의 제어를 획득할 때, 불필요한 조절 사이클을 피하기 위해 루프(1250)가 폐쇄되기 전에 가능한 많은 프레임을 전송한다. 그러나 데이터를 더 이상 이용할 수 없을 때, 루프 포트(116)의 노드 인터페이스(1220)는 다른 포트가 루프(1250)에 액세스하도록 루프(1250)를 폐쇄한다. 이는 다른 특정 제어기 구조에서 사용되는 방법이다. 본 발명은 포트의 데이터 유용성을 기초로 루프(1250)가 폐쇄되었는지를 결정하기 위한 규칙을 변화시킴으로써 루프 성능을 향상시키는 메카니즘을 제공하며, 따라서 전체 루프 오버헤드가 줄어든다.
다른 특정 제어기 구조에서, EOF 디리미터가 전송되었을 때, 포트는 다른 프레임이 이용가능한 지를 결정한다. 만일 데이터가 더이상 이용할 수 없다면(예를 들면, 만일 풀 프레임이 전송에 이용될 수 없다면), 루프(1250)는 폐쇄된다. 데이터는 다시 바로 다음에 이용할 수 있으며, 따라서 포트는 나중에 다시 조절되며 전송이 계속되기 전에 조절을 획득한다. 만일 이것이 전송의 마지막 프레임이 이용가능하게 되었을 때 발생한다면, 전송의 종료는 지연되고, 이는 다음 명령이 진행되기 전에 지연될 것이다.
본 발명은 데이터가 포트에 바로 이용할 수 있다면 루프(1250)가 포트에 의해 오픈되는 제어기 구조 설계에 대한 메카니즘을 제공한다. 이는 루프 포트(116)의 노드 인터페이스(1220)가 외부로 가는 데이터 전송동안 조절되는 횟수를 줄이구 전송이 곧 바로 종료되게 한다. 일 실시예에서, 루프(1250)는 다음 두 상태가 충족될 때 포트에서 이용가능한 충분한 데이터를 기대하면서 오픈된다.
- 적어도 X-프레임은 이용가능한 오프-칩이다.
- 적어도 Y-워드 데이터는 데이터-프레임 버퍼(55)에서 이용가능하다.
상기 실시예에서, X값(X는 루프(1250)를 오픈시키기 위해 오프-칩 버퍼(111)에서 이용가능하게 되는 프레임의 개수) 및 Y값(Y는 루프(1250)를 오픈시키기 위해 온-칩 버퍼에 이용가능하게 되는 프레임 개수)는 각각 프로그램 가능하다(예를 들면, 마이크로프로세서(112)에 의한 펌웨어 코드). 다른 실시예에서, 루프(1250)는 소정의 데이터량(프레임의 개수로서 지정될 필요없음)이 오프-칩 버퍼(111; 상기 실시예에서, 오프-칩 버퍼(111)에서 이용가능한 소정의 데이터량은 프로그램가능하다)에서 이용가능할 때 오픈된다. 다른 실시예에서, 루프(1250)는 소정의 데이터량(워드수로서 지정될 필요없음)이 온-칩 버퍼(119;상기 실시예에서, 소정의 온-칩 버퍼(119)에서 이용가능한 데이터량은 프로그램가능하다.)에서 이용할 수 있을 때 오픈된다. 일 실시예에서, 루프(1250)는 소정의 데이터량이 이용가능할 때(적어도 반 프레임 온-칩 및 적어도 일 프레임 이용가능 오프-칩), 오픈되지만, 프레임 전송은 전체 프레임이 온-칩을 이용할 수 있을 때까지 시작되지 않는다.
예를 들면, 일 실시예에서, 온-칩 데이터-프레임 버퍼(55)는 적어도 6 프레임 데이터(즉, 2112 바이트의 6 프레임의 최대 프레임 크기)을 홀드하는데 충분한 크기이다. 전송중인 데이터는 우선 오프-칩 버퍼(111)로 이동하고(디스크 플래터(134)로부퍼), 다음으로 온-칩 데이터 프레임 버퍼(55)로 이동한다. 전형적으로, 데이터는 초당 106 메가 바이트정도에서 데이터-프레임 버퍼(55)로부퍼 전송될 수 있으며, 일 실시예에서, 오프-칩 버퍼(111)로부터 온-칩 데이터-프레임 버퍼(55)로의 전송은 낮은 속도에서 발생한다. 만일 풀 프레임보다 적은 프레임이 이미 온-칩 데이터-프레임 버퍼(55)로 이동했다면, 여전히 프레임 전송을 시작할 수 있고 (약)초당 106 메가 바이트의 풀 파이버-채널 속도에서 전체 프레임 전송을 종료한다. 이는 프레임의 마직막 부분이 상기 데이터의 전송 요구전에 온-칩 데이터 프레임 버퍼(55)로 이동하기 전에 이루어진다.
그러므로, 본 발명의 일 실시예에 따라, 루프(1250)는 적어도 반 프레임의 데이터가 온-칩 데이터-프레임 버퍼(55)에 포함되고 적어도 일 프레임 데이터가 오프-칩 버퍼(111)에 포함된 경우에 오픈된다. 상기 실시예에서, 루프(1250)의 제어를 유지하는데 필요한 데이터 량(루프를 오픈시기키 위해)은 온-칩 버퍼(55)에서 약 1000 바이트 데이터(즉, 2112 바이트 프레임의 반) 미치 오프-칩 버퍼(111)의 약 2000 바이트의 데이터이며, 두 양은 마이크로프로세서(112)에 의해 세팅되는 프로그램가능한 값이다. 일 실시예에서 루프(1250)는 소저으이 데이터 값이 이용가능하며 오픈되지만, 프레임의 전송은 전체 프레임이 이용가능 온-칩인 후에 시작될 것이다. 상기 실시예에서, CFW(커런트-필 워드) 신호는 전체 프레임이 온-칩이며 프레임의 전송이 시작될 수 있을 때 까지 루프(1250)로 전송된다.
전송에 이용할 수 있는 프레임의 개수의 카운트는 본 발명의 일 실시예의 오프-칩 버퍼(111)의 제어기에 의해 만들어 진다. 펌웨어-프로그램가능한 카운트 X-프레임(루프 오픈을 유지하기 위한 오프-칩 버퍼(111)에 필요한 프레임의 개수)은 데이터가 데이터-프레임 버퍼로의 전송에 이용되는 데이터인지를 결정하기 위해 전송에 이용할 수 있는 프레임의 개수의 카운트와 비교된다. 데이터-프레임 버퍼는 오프-칩 낮은 메모리로부터 일시적으로 저장하는데 사용되는 온-칩 RAM이며, 데이터는 풀 파이버-채널 인터페이스 속도에서 전송될 수 있다. 제 2 비교기는 충분한 데이터가 루프(1250)를 오픈시기키 위해 데이터-프레임 버퍼에 이미 존재하는지를 결정하기 위해 펌웨어 프로그램 가능한 카운트, Y-워드(루프를 오픈시키기위해 온-칩 버퍼(55)에 필요한 워드수)에 대해 데이터 프레임 버퍼에서 이용할 수 있는 데이터량과 비교된다. X 및 Y 값은 상기 로직이 여러 오프-칩 랜덤 액세스 메모리(″RAM″) 솔루션 및 전송 속도에서 사용할 수 있도록 펌웨어 프로그램 가능하다.
본 발명의 한 가지 목적은 루프(1250)를 오픈시키며, 데이터가 포트(116)에서 바로 이용할 수 있을 때 여분의 조절 사이클을 피하는 것이다. 루프(1250)는 늘어난 시간(예를 들면, 헤드 스위치를 수행하기 위해 필요한 시간동안)에 대해 대기한다면, 데이터가 이용할 수 있는 것을 대기하면서 오픈 될 필요가 없다. 이는 루프(1250)에서의 다른 포트가 전송되는 것을 막는다.
결론
루프 초기화 및 응답을 위해 전용 전송-프레임 버퍼(73)을 포함하는 파이버-채널 루프 인터페이스 회로(110)가 기술된다. 상기 전용 전송-프레임 버퍼(73)에 의해 듀얼-포트 노드(1220)의 일 포트(116)가 초기화 또는 응답 프레임을 전송할 수 있으며, 다른 포트(116)는 데이터 프레임을 전송 또는 수신할 수 있다. 전용 수신 버퍼(53,55)는 또한 두-포트 노드(122))의 각 포트(116)에 제공된다. 프레임과 함께 파이버-채널(1250)로부터 수신된 사이클릭-리던던시 코드 정보는 세개의 프레임 버퍼(53,53' 또는 55) 중 하나에 저장된다. 상기 데이터 및 CRC는 다음에 프레임 버퍼(53,53' 또는 55)에 있는 동안 데이터의 보전을 보장하기 위해 체킹된다. 루프(1250) 제어를 조절하는데 보내는 전체 시간을 줄이기 위해 루프 제어는 선택적으로 프로그램에 의해 결정되는(″프로그램 가능한 데이터량″) 최소 데이터량이 전송에 이용할 수 있는 동안 유지된다(즉, 루프 접속이 오픈).
일 실시예에서, 본 발명은 제 1 포트(116) 및 제 2 포트(116)를 가진 제 1 채널 노드(1220)를 포함하는 개선된 통신 채널 시스템(1200)을 제공한다. 각 포트(116)는 파입-채널 루프 조절된 통신 채널(1250)을 지원한다. 시스템은 또한 루프 초기화 및 응답을 위해 제 1 채널 노드(1220)내의 전용 프레임 버퍼(119)를 포함한다. 전용 프레임 버퍼(119)는 여러 특정 성분 프레임 버퍼를 포함한다.
상기 실시예에서, 전용 프레임 버퍼(119)는 온-칩 버퍼로서 구성되며, 제 1 내부지향 논-데이터 버퍼(53)는 제 1 포트(116)에 실시가능하게 결합되며, 제 2 내부 지형 논-데이터 버퍼(53')는 제 2 포트(116)에 실시가능하게 결합되며, 데이터-프레임 버퍼(55)는 제 1 포트(116)와 제 2 포트(116)에 실시가능하게 결합되며, 외부 지향 전송-프레임 버퍼(73)는 적어도 하나의 제 1 및 제 2 포트(116)에 실시가능하게 결합된다. 선택적으로, 시스템은 또한 제 1 포트(116) 및 제 2 포트(116) 모두에서 외부지향 전송-프레임 버퍼(73)의 데이터를 사용하여 동시에 루프 초기화를 수행하는 루프-초기화 회로(블록 70 및 112에 의해 실행)를 포함한다.
일 실시예에서, 전용 프레임 버퍼(119)는 약 80 워드 데이터를 가진 전용 전송-프레임 버퍼(73)를 포함한다. 다른 실시예에서 전용 프레임 버퍼(119)는 루프 초기화 및 응답을 위해 적어도 하나의 제 1 및 제 2 포트(116)에 실시가능하게 결합된 전용 전송 프레임 버퍼(73)를 포함한다(여기에서 논-데이터 프레임은 루프 초기화 및 응답 정보로부터 선택된 정보를 포함한다.). 일 실시예에서, 전송-프레임 버퍼(73)는 제 1 포트(116)에서 루프 초기화 또는 응답을 전송하며, 실질적으로 동시에 제 2 포트(116)는 데이터를 전달한다(즉, 전송 또는 수신).
상기 실시예에서, 시스템은 전송-프레임 버퍼(73)의 데이터를 사용하여 제 1 포트 및 제 2 포트 모두에서 실질적으로 동시에 루프 초기화를 수행하는 루프-초기화 회로(블록 70 및 112에 의해 실행)를 포함한다. (상기 실시예에서, 전송-프레임 버퍼(73)는 루프 초기화 및 응답이 동시에 전송될 수 있도록 각 포트 또는 두개의 포트(116)에 대한 독립부분으로 실행된다. 다른 실시예에서, 단일 전송-프레임 버퍼(73)는 루프 초기화 및 응답이 두개의 포트(116)에서 동시에 실질적으로 근접하게 전송될 수 있지만 꼭 동시는 아니도록 두개의 포트(116)에 의해 공유된다.
일 실시예에서, 전용 프레임 버퍼(119)는 온-칩 버퍼로서 구성되며 루프 초기화 및 응답을 위한 적어도 하나의 제 1 및 제 2 포트(116)에 실시가능하게 결합된 전용 전송-프렘 버퍼(73)를 포함한다. 일 실시예에서, 시스템(1200)은 제 1 포트를 위한 약 반 버퍼 공간 및 제 2 포트를 위한 다른 반 버퍼 공간을 지정한다. 일 실시예에서, 전용 전송-프레임 버퍼(73)는 양 포트에 실시가능하게 결합되며 루프 초기화가 전송-프레임 버퍼(73)의 데이터를 사용하여 제 1 포트 및 제 2 포트에서 실질적으로 동시에 루프 초기화를 수행하는 루프 초기화 회로(블록 70 및 112에 의해 수행)를 포함한다.
선택적으로, 어떤 상기 시스템의 실시예는 제 1 채널 노드에 실시가능하게 결합되는 자기-디스크-저장 드라이브(1256)를 포함하며, 제 2 채널 노드(1220)를 가진 컴퓨터 시스템(1202)을 포함한다. 여기에서 제 2 채널 노드(1220)는 파이버-채널 루프 조절된 직렬 통신 채널(1250)에 의해 제 1 및 제 2 채널 노드 사이에서 데이터를 전송하기 위해 파이버-채널 루프의 제 1 채널 노드(1220)에 실시가능하게 결합된다.
본 발명의 다른 관점에서는 디스크 드라이브(100)를 제공한다. 디스크 드라이브(100)는 회전 가능 디스크(134), 회전 디스크(134)에 대한 관계식을 변환시키는 변환기(150), 및 제 1 포트(116) 및 제 2 포트(116)를 가진 제 1 채널 노드(1220)를 포함하며, 각 포트(116)는 파이버 채널 루프 조절된 직렬 통신 채널(125)을 지원한다. 제 1 채널 노드는 변환기에 실시가능하게 결합된다. 디스크 드라이브(100)는 또한 논-데이터 프레임을 전송하도록 동작하는 제 1 채널 노드의 전송-프레임 버퍼(73)를 포함한다. 여기에서 논-데이터 프레임은 루프 초기화 및 응답 정보로부터 선택된 정보를 포함하며, 전송-프레임 버퍼(73)는 제 1 포트(116)에서 논-데이터 프레임을 전송하며 실질적으로 동시에 제 1 포트(116)는 데이터를 전송한다.
본 발명의 다른 관점에서는 이하를 포함하는 방법을 제공한다.
(a) 제 1 채널 노드의 제 1 포트 및 제 2 포트의 각각에서 파이버-채널 루프 조절된 직렬 통신 채널을 지원
(b) 제 1 채널 노드의 전용 프레임 버퍼를 실시
(c) 전용 프레임 버퍼로 프레임 수신
(d) 루프 초기화 및 응답을 위해 전용 프레임 버퍼로부터 프레임 전송
본 방법의 일 실시예에서, 실시 단계(b)는
(b)(ⅰ) 전용 프레임 버퍼에서 전용 전송-프레임 버퍼 실행; 및
(b)(ⅱ) 전용 전송-프레임 버퍼와 적어도 하나의 제 1 및 제 2 포트를 동작가능하게 결합하는 것을 더 포함하고; 및
전송 단계(d)는
(d)(ⅰ) 전송-프레임 버퍼로부터 루프-초기화 및 응답 프레임을 전송하는 것을 더 포함한다.
상기 방법의 실시예에서, 전송 단계(d)는
(d)(ⅱ) 제 2 포트에서 실질적으로 동시에 데이터를 전달하며 제 1 포트에서는 프레임을 전송하는 것을 더 포함한다.
상기 방법의 다른 실시예에서, 전송 단계(d)는
(d)(ⅲ) 전송-프레임 버퍼의 데이터를 사용하여 제 1 포트 및 제 2 포트에서 실질적으로 동시에 루프-초기화 프레임을 전송하는 단계를 더 포함한다.
본 방법의 다른 실시예에서, 실시 단계(b)는
(b)(ⅲ) 제 1 포트에 효과적으로 결합된 제 1 내부지향 논-데이터 버퍼를 실행
(b)(ⅳ) 제 2 포트에 효과적으로 결합된 제 2 내부지향 논-데이터 버퍼를 실행
(b)(ⅴ) 제 1 포트 및 제 2 포트에 효과적으로 결합된 데이터-프레임 버퍼를 실행
(b)(ⅵ) 전용 전송-프레임 버퍼를 실행하는 단계를 더 포함한다.
수신 단계(c)는
(c)(ⅰ) 제 1 내부지향 논-데이터 버퍼 및 제 2 내부지향 논-데이터 버퍼에 논-데이터 프레임 수신,
(c)(ⅱ) 데이터-프레임 버퍼에서 데이터 프레임 수신하는 단계를 더 포함하며, 및
전송 단계(d)는
(d)(ⅳ) 전송-프레임 버퍼로부터 논-데이터 프레임을 전송하는 단계를 더 포함한다.
상기 방법의 실시예에서, 전송 단계(d)는
(d)(ⅴ) 전용 전송-프레임 버퍼의 데이터를 사용하여 제 1 포트 및 제 2 포트에서 실질적으로 동시에 루프 초기화를 수행하는 단계를 더 포함한다.
본 방법의 다른 실시예에서, 실행 단계(b)는
(b)(ⅲ) 전용 온-칩 전송-프레임 버퍼를 포함하는 온-칩 버퍼로서 전용 프레임 버퍼를 구성하며, 및
(b)(ⅳ) 적어도 제 1 및 제 2 포트에 온-칩 전송-프레임 버퍼를 효과적으로 결합하는 단계를 더 포함하며; 및
전송 단계(d)는
(d)(ⅵ) 온-칩 전송-프레임 버퍼로부터 루프 초기화 및 응답 프레임을 전송하는 단게를 더 포함한다.
본 방법의 실시예에서, 실행 단계(b)는
(b)(ⅴ) 전용 전송-프레임 버퍼에 양 포트를 효과적으로 결합하는 단계를 더 포함하며, 및
전송 단계(d)는
(d)(ⅶ) 전송-프레임 버퍼의 데이터를 사용하여 제 1 포트 및 제 2 포트에서 실질적으로 동시에 루프 초기화 프레임을 전송하는 단계를 더 포함한다.
일 실시예에서, 상술한 방법 중 하나의 전송 단계(d)는 선택적으로
(d)(ⅷ) 제 1 채널 노드에 효과적으로 결ㅎ바된 자기-디스크-저장 드라이브와 제 2 채널 노드를 가지는 컴퓨터 시스템 사이의 파이버-채널 루프 조절된 직렬 통신 채널을 통해 데이터를 전송하며, 여기에서 제 2 채널 노드는 파이버-채널 루프 조절된 직렬 통신 채널에 효과적으로 결합된다.
본 발명의 다른 관점에서는 제 1 포트(116)와 제 2 포트(116)를 가진 제 1 채널-노드(1220)를 포함하는 통신 채널 시스템(1200)을 제공하며, 각 포트(116)은 파이버-채널 루프 조절된 직렬 통신 채널(1250)을 지원한다. 상기 시스템은 또한 프레임을 전송 및 수신하는 전용 프레임 버퍼 메카니즘을 포함한다. 상기 메카니즘은 도 1 내지 도 15에 대해 상술한 바와 같이 정의되며 또한 동일한다.
그러므로 본 발명은 듀얼-포트 파이버-채널 인터페이스 노드(1220)의 외부 지향 파이버(118)의 두개 또는 하나에서 전송하도록 동작하는 전용 전송 버퍼(73)로부터 루프-초기화 프레임 및/또는 응답 프레임의 전송이 가능하게 함으로써 주요한 성능 향상을 제공한다. 일 실시예에서, 상기 전송은 노드(1220)가 내부지향 파이버(117)의 두개 또는 하나에서 논-데이터 프레임을 수신 및/또는 내부지향 파이버(117) 중 하나에서 데이터 프레임을 동시에 수신하는 동안에도 수행된다. 즉, 포트의 일 파이버(118)에서의 전송은 동일 포트의 다른 파이버(117)에서 동시에 수신하는 것을 선택적으로 실행한다.
상술한 설명은 본 발명을 제한하려는 것이 아니며, 본 발명의 여러 특성과 이점은 여러 실시예에서 자세히 설명되었으며, 본 발명의 사상 및 영역내에서 당업자는 다양한 변용을 실시할 수 있고, 본 발명의 영역은 종속항을 참조로 결정된다.

Claims (17)

  1. 온-칩 메모리에서 데이터 보전을 위해 사이클릭-리던던시 코드(CRC)를 사용하는 통신 채널 시스템에서,
    파이버-채널 루프 조절된 직렬 통신 채널을 각각 지원하는 제 1 및 제 2 포트를 가진 제 1 채널 노드를 포함하는데, 상기 각 통신 채널은 통신 채널에서 데이터 전송내의 사이클릭-리던던시 코드를 포함하며;
    상기 통신 채널로부터 수신된 프레임의 연관 CRC와 프레임을 수신하는 상기 제 1 채널 노드의 온-칩에 위치한 온-칩 프레임 메모리; 및
    상기 온-칩 프레임 메모리에 존재하는 수신 프레임의 데이터-보전 체킹을 위한 상기 수신된 연관 CRC를 사용하는 보전 장치를 포함하는 것을 특징으로 하는 시스템.
  2. 제 1 항에 있어서,
    상기 온-칩 프레임 메모리와 상기 보전 장치에 효과적으로 결합된 오프-칩 메모리; 및
    사이클릭-리던던시 코드를 확인하며, 상기 온-칩 메모리로부터 상기 오프-칩 메모리로 수신된 프레임을 이동시키는 보전 장치의 조회 회로를 더 포함하는 것을 특징으로 하는 시스템.
  3. 제 2 항에 있어서, 상기 보전 장치는 오프-칩 메모리로 상기 수신된 프레임을 이동시키는 동안 사이클릭 리던던시 코드를 체크 및 스트립하며, 상기 시스템은 오프-칩 메모리로부터 온-칩 메모리로 데이터가 이동하는 동안 데이터에 대한 패리티를 발생 및 추가시키는 패리티-생성 회로를 더 포함하는 것을 특징으로 하는 시스템.
  4. 제 2 항에 있어서, 사이클릭-리던던시 코드가 없는 데이터 프레임이 상기 오프-칩 메모레에서 홀드되며, 상기 시스템은 데이터 프레임이 데이터-프레임 버퍼로 이동할 때 오프-칩 메모리로부터 데이터 프레임을 기초로 사이클릭-리던던시 코드를 생성하며, 상기 데이터 프레임으로 상기 온-칩 프레임 메모리에 CRC를 위치시키는 CRC 생성기; 및
    상기 통신 채널로 생성된 사이클릭-리던던시 코드를 포함하는 데이터 프레임을 전송하는 송신기를 더 포함하는 것을 특징으로 하는 시스템.
  5. 제 2 항에 있어서, 전송되는 데이터 프레임은 오프-칩 메모리로부터 온-칩 프레임 메모리에 전송되며, CRC 정보없이 패리티를 가진 온-칩 프레임 메모리에 저장되는 것을 특징으로 하는 시스템.
  6. 제 5 항에 있어서, 상기 통신 채널로부터 상기 온-칩 프레임 메모리에 전송되는 수신 데이터 프레임은 패리티 정보없이 CRC를 가진 온-칩 프레임 메모리에 저장되는 것을 특징으로 하는 시스템.
  7. 제 2 항에 있어서, 상기 통신 채널로부터 상기 온-칩 프레임 메모리에 전송되는 수신 프레임은 패리티 정보없이 CRC를 가진 온-칩 프레임 메모리에 저장되는 것을 특징으로 하는 시스템.
  8. 제 1 항에 있어서,
    상기 제 1 채널 노드에 효과적으로 결합된 자기-디스크 기억 드라이브; 및
    제 2 채널 노드를 가진 컴퓨터 시스템을 더 포함하는데, 상기 제 2 채널 노드는 파이버-채널 루프 조절된 직렬 통신 채널을 통해 상기 제 1 및 제 2 채널 노드 사이에서 데이터를 전송하기 위해 파이버-채널 루프에서 상기 제 1 채널 노드에 효과적으로 결합되는 것을 특징으로 하는 시스템.
  9. 회전가능 디스크;
    상기 회전 디스크에 대한 관계를 변환하는 변환기;
    파이버-채널 루프 조절된 직렬 통신 채널을 각각 지원하는 제 1 포트 및 제 2 포트를 가진 제 1 채널 노드를 포함하는데, 상기 각 통신 채널은 통신 채널의 데이터 전송에서 사이클릭-리던던시 코드를 포함하며, 상기 채널 노드는 데이터를 전달하기 위해 변환기에 효과적으로 결합되며;
    상기 통신 채널로부터 수신된 프레임의 연관 CRC와 프레임을 수신하는 채널 노드의 온-칩에 위치한 온-칩 프레임 메모리; 및
    상기 온-칩 프레임 메모리에 위치한 수신 프레임의 데이터-보전 체킹을 위한 수신된 연관 CRC를 사용하는 보전 장치를 포함하는 것을 특징으로 하는 디스크 드라이브.
  10. 제 9 항에 있어서, 상기 온-칩 프레임 메모리와 상기 보전 장치에 효과적으로 결합된 오프-칩 메모리; 및
    상기 온-칩 메모리로부터 상기 오프-칩 메모리로 수신 프레임을 이동하는 동안 사이클릭-리던던시 코드를 확인하는 보전 장치의 조회 회로를 더 포함하는 것을 특징으로 하는 디스크 드라이브.
  11. (a) 제 1 채널 노드의 각각의 제 1 포트 및 제 2 포트에서 파이버-채널 루프 조절된 직렬 통신 채널을 지원하는 단계;
    (b) 상기 통신 채널로부터 수신된 다른 데이터를 기초로 하는 사이클릭-리던던시 코드를 포함하는 프레임을 수신하는 단계;
    (c) 프레임 버퍼로 사이클릭-리던던시 코드를 포함하는 수신된 프레임을 저장하는 단계;
    (d) 프레임 버퍼로부터 분리된 메모리에 수신된 프레임을 이동시키는 단계; 및
    (e) 상기 분리된 메모리에 수신된 프레임을 이동시키는 동안 사이클릭-리던던시 코드(CRC)를 확인함으로써 정확도를 위해 수신된 프레임을 체킹하는 단계를 포함하는 것을 특징으로 하는 통신 방법.
  12. 제 11 항에 있어서,
    (f) 전송되는 프레임을 온-칩 프레임 버퍼에 위치시키는 단계;
    (g) 전송되는 프레임의 데이터를 기초로 사이클릭-리던던시 코드를 생성하는 단계; 및
    (h) 사이클릭-리던던시 코드를 포함하며 전송되는 프레임을 통신 채널에 전송하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 상기 위치 설정 단계(f)는:
    (f)(ⅰ) 전송되는 프레임의 데이터를 위해 패리티를 생성하는 단계;
    (f)(ⅱ) 전송되는 프레임의 데이터를 위해 패리티를 추가하는 단계를 더 포함하며; 및
    상기 이동 단계(d)는:
    (d)(ⅰ) 상기 분리된 메모리로 상기 수신된 프레임을 이동시키는 동안 사이클릭-리던던시 코드를 스트립핑하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  14. 제 11 항에 있어서, 상기 수신 단계(b)는:
    (b)(ⅰ) 상기 통신 채널로부터 수신된 프레임을 수신하는 동안 사이클릭-리던던시 코드를 확인함으로써 정확도를 위해 상기 수신된 프레임을 체킹하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제 11 항에 있어서,
    (ⅰ) 상기 제 1 채널 노드에 효과적으로 결합된 자기-디스크-기억 드라이브와 제 2 채널 노드를 가진 컴퓨터 시스템 사이에서 파이버-채널 루프 조절된 직렬 통신 채널을 통해 데이터를 전송하며, 상기 제 2 채널 노드는 상기 파이버-채널 루프 조절된 직렬-통신 채널에 의해 상기 제 1 채너 노드에 효과적으로 결합되는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 파이버-채널 루프 조절된 통신 채널을 각각 지원하는 제 1 포트 및 제 2 포트를 가진 채널 노드를 포함하는데, 상기 각 통신 채널은 통신 채널에서 데이터 전송의 사이클릭-리던던시 코드를 포함하며;
    채널 노드로부터 사이클릭-리던던시 코드를 포함하는 프레임을 수신하는 버퍼;
    버퍼로부터 분리된 오프-칩 메모리;
    상기 버퍼로부터 상기 오프-칩 메모리로 수신된 프레임을 이동시키며, 상기 오프-칩 메모리로 상기 수신된 프레임을 이동시키는 동안 사이클릭-리던딘시 코드(CRC)를 확인함으로써 정확도를 위해 상기 수신된 프레임을 체킹하는 수단을 포함하는 것을 특징으로 하는 통신 채널 시스템.
  17. 제 16 항에 있어서, 상기 이동 수단은 프레임이 체킹되어 상기 오프-칩 메모리로 이동할 때 CRC를 스트립핑하는 수단을 더 포함하는 것을 특징으로 하는 시스템.
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Families Citing this family (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356560B1 (en) * 1997-05-30 2002-03-12 Adtran, Inc. Arbitration mechanism for statistically multiplexed frame relay switching system
EP1059589B1 (en) * 1999-06-09 2005-03-30 Texas Instruments Incorporated Multi-channel DMA with scheduled ports
JP2001034427A (ja) * 1999-07-23 2001-02-09 Fujitsu Ltd デバイス制御装置及び制御方法
US6529945B1 (en) * 1999-07-26 2003-03-04 International Business Machines Corporation Data buffer management between two different systems
US6574696B1 (en) * 2000-03-07 2003-06-03 Hewlett-Packard Development Company, L.P. Methods and arrangements for providing bi-directional control between data storage drives and automation controllers
US6571367B1 (en) * 2000-03-15 2003-05-27 Emc Corporation Method and apparatus connecting between a fiber channel and a cache memory
US6622183B1 (en) * 2000-03-21 2003-09-16 Lsi Logic Corporation Data transmission buffer having frame counter feedback for re-transmitting aborted data frames
FR2812116A1 (fr) * 2000-07-19 2002-01-25 Schlumberger Systems & Service Procede et dispositif d'inscription securisee de donnees dans une memoire reinscriptible
US7007097B1 (en) * 2000-07-20 2006-02-28 Silicon Graphics, Inc. Method and system for covering multiple resourcces with a single credit in a computer system
US6483843B1 (en) * 2000-10-12 2002-11-19 Emulex Corporation Detecting and counting open ordered sets originating from an attached node port
US6999460B1 (en) * 2000-10-16 2006-02-14 Storage Technology Corporation Arbitrated loop port switching
US6647528B1 (en) * 2000-11-02 2003-11-11 Computer Network Technology Corporation Fiber channel CRC for internal error checking on a switching platform
US6868516B1 (en) 2000-12-21 2005-03-15 Emc Corporation Method for validating write data to a memory
US6779150B1 (en) * 2000-12-21 2004-08-17 Emc Corporation CRC error detection system and method
US6934904B2 (en) * 2001-04-30 2005-08-23 Sun Microsystems, Inc. Data integrity error handling in a redundant storage array
US7016969B1 (en) * 2001-05-11 2006-03-21 Cisco Technology, Inc. System using weighted fairness decisions in spatial reuse protocol forwarding block to determine allowed usage for servicing transmit and transit traffic in a node
JP2002368768A (ja) * 2001-06-05 2002-12-20 Hitachi Ltd ファイバチャネル調停ループ対応の電子装置及びファイバチャネル調停ループの障害検出方法
US6850410B2 (en) * 2001-06-29 2005-02-01 Emc Corporation Advanced technology attachment disk drive module with fibre channel system characteristics
US7065661B2 (en) * 2002-12-16 2006-06-20 Emc Corporation Using request and grant signals to read revision information from an adapter board that interfaces a disk drive
JP3523616B2 (ja) * 2001-07-24 2004-04-26 松下電器産業株式会社 バス最適化方法及び通信ノード
US7215680B2 (en) * 2001-07-26 2007-05-08 Nishan Systems, Inc. Method and apparatus for scheduling packet flow on a fibre channel arbitrated loop
US20030135577A1 (en) * 2001-12-19 2003-07-17 Weber Bret S. Dual porting serial ATA disk drives for fault tolerant applications
US7433948B2 (en) 2002-01-23 2008-10-07 Cisco Technology, Inc. Methods and apparatus for implementing virtualization of storage within a storage area network
US7391723B2 (en) * 2002-04-22 2008-06-24 Computer Network Technology Corporation Frame-level fibre channel CRC on switching platform
US7808924B2 (en) 2002-05-24 2010-10-05 Cisco Technology, Inc. Apparatus and method for preventing disruption of fibre channel fabrics caused by ReConfigure Fabric (RCF) messages
US7630300B2 (en) * 2002-07-02 2009-12-08 Emulex Design & Manufacturing Corporation Methods and apparatus for trunking in fibre channel arbitrated loop systems
US7397788B2 (en) * 2002-07-02 2008-07-08 Emulex Design & Manufacturing Corporation Methods and apparatus for device zoning in fibre channel arbitrated loop systems
US7664018B2 (en) 2002-07-02 2010-02-16 Emulex Design & Manufacturing Corporation Methods and apparatus for switching fibre channel arbitrated loop devices
US7660316B2 (en) * 2002-07-02 2010-02-09 Emulex Design & Manufacturing Corporation Methods and apparatus for device access fairness in fibre channel arbitrated loop systems
US7171525B1 (en) * 2002-07-31 2007-01-30 Silicon Image, Inc. Method and system for arbitrating priority bids sent over serial links to a multi-port storage device
KR100457046B1 (ko) * 2002-08-07 2004-11-10 삼성전자주식회사 반도체 장치의 제조에서 콘택 형성 방법
US7925623B2 (en) * 2002-09-10 2011-04-12 Exagrid Systems, Inc. Method and apparatus for integrating primary data storage with local and remote data protection
US7397768B1 (en) 2002-09-11 2008-07-08 Qlogic, Corporation Zone management in a multi-module fibre channel switch
US7220908B2 (en) * 2002-09-12 2007-05-22 Yamaha Corporation Waveform processing apparatus with versatile data bus
US6961786B2 (en) * 2002-09-25 2005-11-01 Lsi Logic Corporation Fiber loop linking/detecting
US20040068591A1 (en) * 2002-10-03 2004-04-08 Workman Michael Lee Systems and methods of multiple access paths to single ported storage devices
US20040123027A1 (en) * 2002-10-03 2004-06-24 Workman Michael Lee Systems and methods of multiple access paths to single ported storage devices
US7327680B1 (en) * 2002-11-05 2008-02-05 Cisco Technology, Inc. Methods and apparatus for network congestion control
US6829658B2 (en) 2002-12-16 2004-12-07 Emc Corporation Compatible signal-to-pin connector assignments for usage with fibre channel and advanced technology attachment disk drives
US7194673B2 (en) * 2002-12-20 2007-03-20 Emc Corporation Detecting intermittent losses of synchronization in a fibre channel loop
US7782784B2 (en) * 2003-01-10 2010-08-24 Cisco Technology, Inc. Port analyzer adapter
US7899048B1 (en) 2003-01-15 2011-03-01 Cisco Technology, Inc. Method and apparatus for remotely monitoring network traffic through a generic network
US7516272B2 (en) 2003-03-28 2009-04-07 Emc Corporation Midplane-independent implementations of data storage system enclosures
US6961784B1 (en) * 2003-04-17 2005-11-01 Qlogic Corporation Method and system for processing non-data frames in host bus adapters
US7646767B2 (en) 2003-07-21 2010-01-12 Qlogic, Corporation Method and system for programmable data dependant network routing
JP4432388B2 (ja) 2003-08-12 2010-03-17 株式会社日立製作所 入出力制御装置
US7234101B1 (en) 2003-08-27 2007-06-19 Qlogic, Corporation Method and system for providing data integrity in storage systems
US7474666B2 (en) 2003-09-03 2009-01-06 Cisco Technology, Inc. Switch port analyzers
US8165136B1 (en) 2003-09-03 2012-04-24 Cisco Technology, Inc. Virtual port based SPAN
US7134070B2 (en) * 2003-09-08 2006-11-07 Intel Corporation Checksum determination
US7573870B2 (en) * 2003-09-25 2009-08-11 Lsi Logic Corporation Transmit prioritizer context prioritization scheme
US7353448B1 (en) * 2003-10-21 2008-04-01 Marvell Semiconductor Israel Ltd. Methods, architectures, circuits and systems for transmission error determination
US7219263B1 (en) 2003-10-29 2007-05-15 Qlogic, Corporation Method and system for minimizing memory corruption
US20050114498A1 (en) * 2003-11-06 2005-05-26 International Business Machines Corporation Method and apparatus for managing data transfer in a data processing system
US7219325B1 (en) * 2003-11-21 2007-05-15 Xilinx, Inc. Exploiting unused configuration memory cells
JP4426261B2 (ja) * 2003-11-25 2010-03-03 株式会社日立製作所 チャネルアダプタ及びディスクアレイ装置
US7934023B2 (en) 2003-12-01 2011-04-26 Cisco Technology, Inc. Apparatus and method for performing fast fibre channel write operations over relatively high latency networks
US7236361B2 (en) * 2003-12-22 2007-06-26 Emc Corporation Fan assembly for installing and removing fans individually and collectively
US7145776B2 (en) * 2003-12-22 2006-12-05 Emc Corporation Midplane-less data storage enclosure
US7231581B2 (en) * 2003-12-31 2007-06-12 Intel Corporation Communicating using a partial block in a frame
US20050187979A1 (en) * 2004-02-09 2005-08-25 Microsoft Corporation System and method for message-level connection management
US7986630B1 (en) * 2004-02-09 2011-07-26 Lsi Corporation High performance architecture for fiber channel targets and target bridges
US7434150B1 (en) 2004-03-03 2008-10-07 Marvell Israel (M.I.S.L.) Ltd. Methods, circuits, architectures, software and systems for determining a data transmission error and/or checking or confirming such error determinations
US7360142B1 (en) 2004-03-03 2008-04-15 Marvell Semiconductor Israel Ltd. Methods, architectures, circuits, software and systems for CRC determination
US7930377B2 (en) 2004-04-23 2011-04-19 Qlogic, Corporation Method and system for using boot servers in networks
US7669190B2 (en) 2004-05-18 2010-02-23 Qlogic, Corporation Method and system for efficiently recording processor events in host bus adapters
US9201599B2 (en) 2004-07-19 2015-12-01 Marvell International Ltd. System and method for transmitting data in storage controllers
US20060015659A1 (en) * 2004-07-19 2006-01-19 Krantz Leon A System and method for transferring data using storage controllers
US7719970B1 (en) * 2004-08-20 2010-05-18 Altera Corporation Serial communications system with optional data path and control plane features
US7577772B2 (en) 2004-09-08 2009-08-18 Qlogic, Corporation Method and system for optimizing DMA channel selection
US20060064531A1 (en) * 2004-09-23 2006-03-23 Alston Jerald K Method and system for optimizing data transfer in networks
US7676611B2 (en) 2004-10-01 2010-03-09 Qlogic, Corporation Method and system for processing out of orders frames
US7398335B2 (en) * 2004-11-22 2008-07-08 Qlogic, Corporation Method and system for DMA optimization in host bus adapters
US7164425B2 (en) * 2004-12-21 2007-01-16 Qlogic Corporation Method and system for high speed network application
US7392437B2 (en) 2005-01-20 2008-06-24 Qlogic, Corporation Method and system for testing host bus adapters
US7281077B2 (en) * 2005-04-06 2007-10-09 Qlogic, Corporation Elastic buffer module for PCI express devices
US7231480B2 (en) * 2005-04-06 2007-06-12 Qlogic, Corporation Method and system for receiver detection in PCI-Express devices
US7562284B2 (en) * 2005-08-26 2009-07-14 International Business Machines Corporation Apparatus, system, and method for mandatory end to end integrity checking in a storage system
KR100690274B1 (ko) * 2005-09-12 2007-03-09 삼성전자주식회사 다중 채널 직렬 통신을 위한 순환 중복 검사 장치 및 이를구비한 통신 시스템
US7660926B2 (en) * 2005-11-16 2010-02-09 Sun Microsystems, Inc. Apparatus and method for a core for implementing a communications port
US7694204B2 (en) * 2006-03-09 2010-04-06 Silicon Image, Inc. Error detection in physical interfaces for point-to-point communications between integrated circuits
US7461195B1 (en) 2006-03-17 2008-12-02 Qlogic, Corporation Method and system for dynamically adjusting data transfer rates in PCI-express devices
US7933735B2 (en) * 2007-01-31 2011-04-26 Denso Corporation Semiconductor integrated circuit
KR100902051B1 (ko) * 2007-07-12 2009-06-15 주식회사 하이닉스반도체 오류 검사 코드 생성장치 및 방법
US7751350B1 (en) * 2007-08-03 2010-07-06 William George Pabst Full duplex network radio bridge with low latency and high throughput
US7787375B2 (en) * 2007-08-06 2010-08-31 International Business Machines Corporation Performing a recovery action in response to a credit depletion notification
US7975027B2 (en) * 2007-08-06 2011-07-05 International Business Machines Corporation Credit depletion notification for transmitting frames between a port pair
US8111610B2 (en) * 2008-01-25 2012-02-07 Emulex Design & Manufacturing Corporation Flagging of port conditions in high speed networks
US8566688B2 (en) * 2009-09-01 2013-10-22 Ensequence, Inc. Method of certifying multiple versions of an application
KR101069725B1 (ko) * 2009-12-24 2011-10-04 주식회사 하이닉스반도체 반도체 메모리 장치와 이를 위한 고장번지 제어 회로 및 방법
JP5651962B2 (ja) * 2010-02-03 2015-01-14 富士通株式会社 Ｒａｉｄ装置、異常デバイス検出装置および異常デバイス検出方法
US9295100B2 (en) 2010-04-12 2016-03-22 Qualcomm Incorporated Delayed acknowledgements for low-overhead communication in a network
JP4922442B2 (ja) 2010-07-29 2012-04-25 株式会社東芝 バッファ管理装置、同装置を備えた記憶装置、及びバッファ管理方法
US8504893B1 (en) * 2010-09-30 2013-08-06 Micron Technology, Inc. Error detection or correction of a portion of a codeword in a memory device
GB2484717B (en) * 2010-10-21 2018-06-13 Advanced Risc Mach Ltd Security provision for a subject image displayed in a non-secure domain
CN102468915B (zh) * 2010-11-16 2014-07-02 北京中电华大电子设计有限责任公司 一种串口802.11n无线网卡芯片发送通路实现方法
CN102158400B (zh) * 2011-03-03 2013-12-04 北京航空航天大学 天基路由交换系统的通信接口及天基路由交换系统
CN102999458A (zh) * 2011-09-09 2013-03-27 中国航天科工集团第三研究院第八三五七研究所 高速智能串口芯片
CN102567276B (zh) * 2011-12-19 2014-03-12 华为技术有限公司 基于多通道的数据传输方法、接收节点及跨节点互联系统
JP5937485B2 (ja) * 2012-10-24 2016-06-22 富士通フロンテック株式会社 送信装置
US9395924B2 (en) * 2013-01-22 2016-07-19 Seagate Technology Llc Management of and region selection for writes to non-volatile memory
US9569618B2 (en) * 2013-08-28 2017-02-14 Korea University Research And Business Foundation Server and method for attesting application in smart device using random executable code
CN103593261B (zh) * 2013-10-17 2015-09-23 北京控制工程研究所 一种中断服务程序中通信故障的快速恢复方法
US9467389B2 (en) * 2014-04-28 2016-10-11 International Business Machines Corporation Handling large frames in a virtualized fibre channel over ethernet (FCoE) data forwarder
US9864716B2 (en) 2015-05-20 2018-01-09 International Business Machines Corporation Receiving buffer credits by a plurality of channels of one or more host computational devices for transmitting data to a control unit
US9892065B2 (en) 2015-05-20 2018-02-13 International Business Machines Corporation Adjustments of buffer credits for optimizing the number of retry operations and transfer ready operations
US10061734B2 (en) 2015-05-20 2018-08-28 International Business Machines Corporation Adjustment of buffer credits and other parameters in a startup phase of communications between a plurality of channels and a control unit
CN106500739B (zh) * 2016-11-18 2019-01-25 威科达（东莞）智能控制有限公司 一种与绝对值编码器通信的方法
CN108572883B (zh) * 2017-04-19 2021-06-18 北京金山云网络技术有限公司 一种数据正确性校验方法及装置
EP3404546B1 (en) * 2017-05-16 2019-09-11 Melexis Technologies NV Device for supervising and initializing ports
CN107229858B (zh) * 2017-05-19 2020-04-03 郑州云海信息技术有限公司 一种支持crc8校验的PECI总线主从机验证系统及验证方法
US11868804B1 (en) 2019-11-18 2024-01-09 Groq, Inc. Processor instruction dispatch configuration
US11243880B1 (en) 2017-09-15 2022-02-08 Groq, Inc. Processor architecture
US11360934B1 (en) 2017-09-15 2022-06-14 Groq, Inc. Tensor streaming processor architecture
US11114138B2 (en) 2017-09-15 2021-09-07 Groq, Inc. Data structures with multiple read ports
US11170307B1 (en) 2017-09-21 2021-11-09 Groq, Inc. Predictive model compiler for generating a statically scheduled binary with known resource constraints
CN107977284A (zh) * 2017-11-30 2018-05-01 苏州麦迪斯顿医疗科技股份有限公司 一种数据处理方法、装置、服务器和介质
JP7192244B2 (ja) 2018-05-15 2022-12-20 株式会社デンソー 中継装置
US11455370B2 (en) 2018-11-19 2022-09-27 Groq, Inc. Flattened input stream generation for convolution with expanded kernel
US11115147B2 (en) * 2019-01-09 2021-09-07 Groq, Inc. Multichip fault management
CN110518978B (zh) * 2019-07-23 2022-12-27 中国航空无线电电子研究所 基于光纤链路的混合数据传输组件
CN113037428B (zh) * 2019-12-09 2022-01-25 大唐移动通信设备有限公司 一种对数据流程的处理方法及装置
CN111966627B (zh) * 2020-08-13 2023-06-30 北京中航通用科技有限公司 用于串行总线的8b/9b编解码方法
TWI778644B (zh) * 2021-05-31 2022-09-21 新唐科技股份有限公司 系統單晶片和其資料燒入方法
CN114578299A (zh) * 2021-06-10 2022-06-03 中国人民解放军63698部队 一种无线远程控制信标设备产生射频信号的方法及系统
US11855655B2 (en) * 2021-09-28 2023-12-26 Texas Instruments Incorporated Serial communications module with CRC
CN114117980B (zh) * 2022-01-25 2022-06-07 飞腾信息技术有限公司 芯片设计方法、芯片设计模块、电子设备和介质
US20230236756A1 (en) * 2022-01-25 2023-07-27 Infineon Technologies Ag Buffer management in an ethernet switch

Family Cites Families (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4486739A (en) 1982-06-30 1984-12-04 International Business Machines Corporation Byte oriented DC balanced (0,4) 8B/10B partitioned block transmission code
US4654654A (en) * 1983-02-07 1987-03-31 At&T Bell Laboratories Data network acknowledgement arrangement
GB8606217D0 (en) 1986-03-13 1986-04-16 Univ Strathclyde Local area network priority control system
US4933785A (en) 1988-03-01 1990-06-12 Prairietek Corporation Disk drive apparatus using dynamic loading/unloading
US5168568A (en) 1989-02-06 1992-12-01 Compaq Computer Corporation Delaying arbitration of bus access in digital computers
US5187780A (en) * 1989-04-07 1993-02-16 Digital Equipment Corporation Dual-path computer interconnect system with zone manager for packet memory
US5170466A (en) * 1989-10-10 1992-12-08 Unisys Corporation Storage/retrieval system for document
US5034837A (en) 1989-11-09 1991-07-23 Rodime Plc Magnetic disk drive incorporating a magnetic actuator lock and a very small form factor
US5235482A (en) 1989-11-09 1993-08-10 Rodime Plc Magnetic disk drive incorporating a mechanically damped base
US5418716A (en) 1990-07-26 1995-05-23 Nec Corporation System for recognizing sentence patterns and a system for recognizing sentence patterns and grammatical cases
US5172538A (en) 1991-09-05 1992-12-22 Luger Linda S Stirrup pad
JP2624064B2 (ja) 1991-11-29 1997-06-25 日本電気株式会社 ロードアンロード機構
JPH05166322A (ja) 1991-12-16 1993-07-02 Nec Ibaraki Ltd 磁気ヘッドのロードアンロード機構
JPH05244160A (ja) * 1992-02-28 1993-09-21 Toshiba Corp フレーム削除機能を持つブリッジ装置
US5260933A (en) 1992-05-15 1993-11-09 International Business Machines Corporation Acknowledgement protocol for serial data network with out-of-order delivery
US5772597A (en) 1992-09-14 1998-06-30 Sextant Medical Corporation Surgical tool end effector
US5341260A (en) 1992-12-04 1994-08-23 Seagate Technology, Inc. Reduced torque unloading ramp system for a hard disk drive
DE69434311D1 (de) 1993-02-01 2005-04-28 Sun Microsystems Inc Archivierungsdateiensystem für datenanbieter in einer verteilten netzwerkumgebung
US5617425A (en) * 1993-05-26 1997-04-01 Seagate Technology, Inc. Disc array having array supporting controllers and interface
JP3264465B2 (ja) 1993-06-30 2002-03-11 株式会社日立製作所 記憶システム
JPH0728746A (ja) * 1993-07-14 1995-01-31 Fuji Xerox Co Ltd データ転送装置
JPH0863920A (ja) 1993-08-24 1996-03-08 Sony Corp ロード・アンロード装置及びその駆動制御回路
US5668809A (en) * 1993-10-20 1997-09-16 Lsi Logic Corporation Single chip network hub with dynamic window filter
US5448566A (en) 1993-11-15 1995-09-05 International Business Machines Corporation Method and apparatus for facilitating communication in a multilayer communication architecture via a dynamic communication channel
GB9401092D0 (en) * 1994-01-21 1994-03-16 Newbridge Networks Corp A network management system
FR2719552B1 (fr) * 1994-05-04 1996-07-26 Eurocopter France Aube de redresseur pour dispositif anti-couple à rotor et stator redresseur carénés d'hélicoptère.
US5455723A (en) 1994-06-02 1995-10-03 International Business Machines Corporation Method and apparatus for ramp load and unload
JPH0844649A (ja) * 1994-07-26 1996-02-16 Hitachi Ltd データ処理装置
US5828522A (en) 1994-09-13 1998-10-27 International Business Machines Corporation Velocity control of head load/unload mechanism in a disk drive using dither
US5535035A (en) * 1994-09-15 1996-07-09 International Business Machines Corporation Optical fiber ring communications system and communications method
WO1996008766A1 (en) 1994-09-16 1996-03-21 Philips Electronics N.V. Microcontroller having a page address mode
JPH0897803A (ja) 1994-09-26 1996-04-12 Nec Eng Ltd データ伝送方式
US5619647A (en) 1994-09-30 1997-04-08 Tandem Computers, Incorporated System for multiplexing prioritized virtual channels onto physical channels where higher priority virtual will pre-empt a lower priority virtual or a lower priority will wait
US5598541A (en) * 1994-10-24 1997-01-28 Lsi Logic Corporation Node loop port communication interface super core for fibre channel
US5638518A (en) 1994-10-24 1997-06-10 Lsi Logic Corporation Node loop core for implementing transmission protocol in fibre channel
US5617541A (en) * 1994-12-21 1997-04-01 International Computer Science Institute System for packetizing data encoded corresponding to priority levels where reconstructed data corresponds to fractionalized priority level and received fractionalized packets
US5619497A (en) 1994-12-22 1997-04-08 Emc Corporation Method and apparatus for reordering frames
US5590006A (en) 1994-12-23 1996-12-31 International Business Machines Corporation One-sided, single platter hard disk with center parking features
US5812564A (en) 1995-05-08 1998-09-22 Western Digital Corporation Disk drive with embedded finite field processor for error correction
US5831795A (en) 1995-05-10 1998-11-03 Iomega Corporation Head loading mechanism for a disk drive
US5694615A (en) 1995-06-26 1997-12-02 Hewlett Packard Company Storage system having storage units interconnected to form multiple loops to provide simultaneous access from multiple hosts
US5815662A (en) 1995-08-15 1998-09-29 Ong; Lance Predictive memory caching for media-on-demand systems
JPH0955718A (ja) * 1995-08-17 1997-02-25 Nec Corp データ通信装置
US5768623A (en) 1995-09-19 1998-06-16 International Business Machines Corporation System and method for sharing multiple storage arrays by dedicating adapters as primary controller and secondary controller for arrays reside in different host computers
CA2182539A1 (en) 1995-09-29 1997-03-30 Nandakumar Natarajan Method and apparatus for buffer management
CN1169201A (zh) 1995-10-10 1997-12-31 菲利浦电子有限公司 具有电磁提升装置的信息存储设备
US5778426A (en) 1995-10-23 1998-07-07 Symbios, Inc. Methods and structure to maintain a two level cache in a RAID controller and thereby selecting a preferred posting method
US5864448A (en) 1995-10-24 1999-01-26 International Business Machines Corporation Slider and suspension retention and retraction system for high capacity disk drive
US5822782A (en) 1995-10-27 1998-10-13 Symbios, Inc. Methods and structure to maintain raid configuration information on disks of the array
US5805920A (en) 1995-11-13 1998-09-08 Tandem Computers Incorporated Direct bulk data transfers
JPH09149034A (ja) * 1995-11-20 1997-06-06 Nec Eng Ltd Ａｔｍセルの生成方法及び通信制御装置
JPH09149067A (ja) 1995-11-21 1997-06-06 Hitachi Cable Ltd スイッチングハブ
US5758081A (en) 1995-12-08 1998-05-26 Aytac; Haluk M. Computing and communications transmitting, receiving system, with a push button interface, that is continously on, that pairs up with a personal computer and carries out mainly communications related routine tasks
US5781801A (en) 1995-12-20 1998-07-14 Emc Corporation Method and apparatus for receive buffer management in multi-sender communication systems
US5809328A (en) 1995-12-21 1998-09-15 Unisys Corp. Apparatus for fibre channel transmission having interface logic, buffer memory, multiplexor/control device, fibre channel controller, gigabit link module, microprocessor, and bus control device
US5768530A (en) 1995-12-28 1998-06-16 Emc Corporation High speed integrated circuit interface for fibre channel communications
US5787242A (en) 1995-12-29 1998-07-28 Symbios Logic Inc. Method and apparatus for treatment of deferred write data for a dead raid device
JP2689973B2 (ja) * 1995-12-29 1997-12-10 日本電気株式会社 スイッチングハブ装置
US5790773A (en) 1995-12-29 1998-08-04 Symbios, Inc. Method and apparatus for generating snapshot copies for data backup in a raid subsystem
US6115767A (en) * 1996-03-04 2000-09-05 Matsushita Electric Industrial Co., Ltd. Apparatus and method of partially transferring data through bus and bus master control device
US5819111A (en) 1996-03-15 1998-10-06 Adobe Systems, Inc. System for managing transfer of data by delaying flow controlling of data through the interface controller until the run length encoded data transfer is complete
US5663724A (en) 1996-03-28 1997-09-02 Seagate Technology, Inc. 16B/20B encoder
US5802080A (en) * 1996-03-28 1998-09-01 Seagate Technology, Inc. CRC checking using a CRC generator in a multi-port design
US5761705A (en) 1996-04-04 1998-06-02 Symbios, Inc. Methods and structure for maintaining cache consistency in a RAID controller having redundant caches
US5805788A (en) 1996-05-20 1998-09-08 Cray Research, Inc. Raid-5 parity generation and data reconstruction
US5761534A (en) 1996-05-20 1998-06-02 Cray Research, Inc. System for arbitrating packetized data from the network to the peripheral resources and prioritizing the dispatching of packets onto the network
US5787450A (en) 1996-05-29 1998-07-28 International Business Machines Corporation Apparatus and method for constructing a non-linear data object from a common gateway interface
US5764931A (en) 1996-05-31 1998-06-09 Sun Microsystems, Inc. Method and apparatus for passing bus mastership between processors using predefined bus mastership states
US5822143A (en) 1996-06-11 1998-10-13 Western Digital Corporation Decision feedback equalization implementation of partial-response signaling in a magnetic recording channel
US5790792A (en) 1996-09-04 1998-08-04 Radiant Systems, Inc. Method and apparatus for transmitting multimedia data from and application logic server to interactive multimedia workstations
JP2868080B2 (ja) 1996-09-12 1999-03-10 三菱電機株式会社 通信監視制御装置及び通信監視制御方法
US5812754A (en) 1996-09-18 1998-09-22 Silicon Graphics, Inc. Raid system with fibre channel arbitrated loop
US5889949A (en) * 1996-10-11 1999-03-30 C-Cube Microsystems Processing system with memory arbitrating between memory access requests in a set top box
US5930483A (en) * 1996-12-09 1999-07-27 International Business Machines Corporation Method and apparatus for communications control on a small computer system interface
US5917828A (en) * 1997-01-03 1999-06-29 Ncr Corporation ATM reassembly controller and method
US5978379A (en) * 1997-01-23 1999-11-02 Gadzoox Networks, Inc. Fiber channel learning bridge, learning half bridge, and protocol
US6172990B1 (en) * 1997-06-19 2001-01-09 Xaqti Corporation Media access control micro-RISC stream processor and method for implementing the same
US6061351A (en) * 1997-02-14 2000-05-09 Advanced Micro Devices, Inc. Multicopy queue structure with searchable cache area
US5875074A (en) 1997-04-18 1999-02-23 Quinta Corporation Adjustable head loading apparatus
JPH10302421A (ja) 1997-04-28 1998-11-13 Internatl Business Mach Corp <Ibm> サスペンション・アセンブリとランプ・ブロックおよびヘッド保持機構ならびにディスクドライブ装置
US6185207B1 (en) * 1997-06-19 2001-02-06 International Business Machines Corporation Communication system having a local area network adapter for selectively deleting information and method therefor
US6014380A (en) * 1997-06-30 2000-01-11 Sun Microsystems, Inc. Mechanism for packet field replacement in a multi-layer distributed network element
US6304910B1 (en) * 1997-09-24 2001-10-16 Emulex Corporation Communication processor having buffer list modifier control bits
US6226680B1 (en) * 1997-10-14 2001-05-01 Alacritech, Inc. Intelligent network interface system method for protocol processing

Also Published As

Publication number Publication date
CN1304520A (zh) 2001-07-18
GB2341526B (en) 2003-01-15
WO1999026137A1 (en) 1999-05-27
KR20010032195A (ko) 2001-04-16
JP2001523861A (ja) 2001-11-27
KR20010032196A (ko) 2001-04-16
GB0009935D0 (en) 2000-06-07
USRE42228E1 (en) 2011-03-15
WO1999026152A2 (en) 1999-05-27
US6324669B1 (en) 2001-11-27
KR100564665B1 (ko) 2006-03-29
GB9928812D0 (en) 2000-02-02
DE19882822T1 (de) 2001-03-22
WO1999026151A1 (en) 1999-05-27
GB2341526A (en) 2000-03-15
KR100650818B1 (ko) 2006-11-27
GB2346784B (en) 2003-01-15
USRE40034E1 (en) 2008-01-22
US6317800B1 (en) 2001-11-13
GB9928809D0 (en) 2000-02-02
JP2001523856A (ja) 2001-11-27
JP2001523862A (ja) 2001-11-27
JP2009151795A (ja) 2009-07-09
WO1999026152A3 (en) 2002-03-07
CN1123832C (zh) 2003-10-08
DE19882831T1 (de) 2001-03-22
JP4272813B2 (ja) 2009-06-03
GB2342021B (en) 2002-12-31
CN1290364A (zh) 2001-04-04
US6279057B1 (en) 2001-08-21
KR100734649B1 (ko) 2007-07-02
CN1158605C (zh) 2004-07-21
CN1278933A (zh) 2001-01-03
GB2346784A (en) 2000-08-16
JP4547452B2 (ja) 2010-09-22
DE19882830T1 (de) 2000-11-16
GB2342021A (en) 2000-03-29
US6502189B1 (en) 2002-12-31

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