JP2001523862A - ループの初期化および応答のための方法及び専用のフレームバッファ - Google Patents

Abstract

(57)【要約】 ループ初期化および応答（「応答」は他のノードからの命令または問い合わせに答えて送られる非データフレームである）用の専用送信フレームバッファを備えたファイバチャネルループインターフェース回路。このような専用送信フレームバッファを有することにより、二重ポートノードの１つのポートが、初期化フレームまたは応答フレームを送信し、同時に他のポートがデータフレーム、応答フレームまたは初期化フレームを送信することができる。いづれか一方または両方のポートは、同時にフレームを受信することもできる。このシステムは、各々がファイバチャネルの調停ループ連続通信チャネルを支持する二重ポートを有するチャネルノードと、ループの初期化および応答のための前記チャネルノード内の専用のフレームバッファとを有する。ある実施例では、前記専用のフレームバッファは、オンチップバッファとして構成されて、前記２つのポートに接続される２つの到来非データバッファ（５３，５３’）と、前記２つのポートに接続されるデータバッファ（５５）と、これら両ポートの少なくとも一方に接続される外向送信フレームバッファとを有している。また、前記専用のバッファを使用するループの初期化および応答方法が記載されている。

Description

【発明の詳細な説明】

【０００１】 （発明の分野） 本発明は、大容量記憶装置の分野に関する。特に、本発明は、ループの初期化
及び応答のための専用のフレームバッファを備えた改良されたファイバチャンネ
ルの調停ループ（「ＦＣ−ＡＬ」）装置および方法に関する。

【０００２】 （発明の背景） どんなコンピュータシステムでも１つの重要な要素は、データを記憶する装置
である。コンピュータシステムは、データを記憶することができる多くの種々の
装置を有している。大量のデータをコンピュータシステム内に記憶するための１
つの共通の場所は、ディスクドライブ上である。ディスクドライブの最も基本的
な部分は、回転されるディスクと、トランスジューサをこのディスク上の種々の
場所へ移動するアクチュエータと、そのディスクにデータを書き込んだり、そこ
からデータを読み出すために使用する回路とである。ディスクドライブは、また
、ディスク表面からデータをうまく検索し、かつ、ディスク表面にデータをうま
く記入することができるようにデータを符号化する回路も有している。マイクロ
プロセッサは、要求するコンピュータにデータを送り返したり、ディスクにデー
タを記憶するために要求するコンピュータからデータを取り出したりする他にデ
ィスクドライブの動作の大部分を制御する。

【０００３】 ディスクドライブとコンピュータシステムの残りの部分との間でデータを転送
するインターフェースは、一般的には、小型コンピュータシステムインターフェ
ース（「ＳＣＳＩ」またはファイバチャンネルのようなバスまたはチャンネルで
ある。このインターフェースのいくつかの面は、種々のメーカーからの種々の装
置が相互に交換でき、そして、共通のインターフェースに接続することができる
ようにしばしば規格化されている。これらの規格は、米国規格協会（「ＡＮＳＩ
」）のような組織のいくつかの規格委員会によって一般的に特定されている。

【０００４】 種々の記憶装置と種々のコンピュータとの間でデータを交換するための1つの 規格化されたインターフェースは、ファイバチャンネルである。ある実施例では
、ファイバチャンネルの規格は、調停ループ（以下に記載）を含む。ある実施例
では、ファイバチャンネルの規格は、データ転送の制御のためのＳＣＳＩに似た
プロトコルの基礎となっている。

【０００５】 ファイバチャンネルは、小型コンピュータ基準インターフェース「ＳＣＳＩ」
設計に関する大きな利点を意味する。ファイバチャンネルは、伝統的なＳＣＳＩ
設計のための1秒間あたり２メガバイトから２０メガバイトの範囲に比較して、 現在１秒間あたり１０６メガバイトまでのかなり高い帯域幅を提供する。ファイ
バチャンネルは、一般的なＳＣＳＩ環境での最大７個または５個の装置に比較し
て１２６個までの装置（ホストを含む）が接続できるという点でより大きな接続
性を提供する。ファイバチャンネルは、単一のコネクタで取り付けることができ
、かつ、スイッチを必要としない。同軸の電気導体を使用するファイバーチャン
ネルは、ＳＣＳＩ環境の場合、２５メートルまでの最大全長であるのに比較して
、装置間の３０メートルまでの距離及びチャンネル全体の光ファイバを使用して
１０キロメートルまでの距離で動作する。ＳＣＳＩ環境では、データ伝送の誤り
は、パリティの使用により検出され、ファイバチャンネルでは、誤りは、実行時
のデスパリティ（ｄｉｓｐａｒｉｔｙ）及び周期冗長符号チェック（「ＣＲＣ）
チェック」）情報により確認される。さらに多くの情報は、「CRC Ｃｈｅｃｋｉ
ｎｇ Ｕｓｉｎｇ ａ Ｇｅｎｅｒａｔｏｒ ｉｎ ａ Ｍｕｌｔｉ−ｐｏｒｔ
Ｄｅｓｉｇｎ」なる名称の米国特許第５，８０２，０８０号および「１６B/２
０B Ｅｎｃｏｄｅｒ」なる名称の米国特許第５，６６３，７２４号（両者共、 発明者は、本発明者のＷｅｓｔｂｙで、共に本譲受人のＳｅａｇａｔｅ Ｔｅｃ
ｈｎｏｌｏｇｙ，Ｉｎｃ．に対し共通に譲渡された）で見ることができる。

【０００６】 ファイバチャンネル調停ループ（「ＦＣ−ＡＬ」）は、バイトオリエンテッド
ＤＣ平衡（０、４）ランレングスリミテッド８Ｂ/１０Ｂチャンネル区分ブロッ ク伝送符号体系（ｂｙｔｅ−ｏｒｉｅｎｔｅｄ ＤＣ−ｂａｌａｎｃｅｄ （０
，４）ｒｕｎ−ｌｅｎｇｔｈ−ｌｉｍｉｔｅｄ ８Ｂ/１０Ｂ−ｐａｒｔｉｔｉ ｏｎｅｄ ｂｌｏｃｋ−ｔｒａｎｓｍｉｓｓｉｏｎ ｃｏｄｅ ｓｃｈｅｍｅ）
を使用する工業規格システムである。ＦＣ−ＡＬは、１０６．２５ＭＨＺの周波
数で動作する。８Ｂ/１０Ｂエンコーダ/デコーダの１つの形は、「Ｂｙｔｅ Ｏ
ｒｉｅｎｔｅｄ ＤＣ Ｂａｌａｎｃｅｄ （０，４）８Ｂ/１０Ｂ Ｐａｒｔ ｉｔｉｏｎｅｄ Ｂｌｏｃｋ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｃｏｄｅ」（Fｒａ ｎａｓｚｅｋ ｅｔ ａｌ．による）に対し１９８４年１２月４日付与の米国特
許第４，４８６，７３９号に記載されている。

【０００７】 ファイバチャンネルの調停ループ（「ＦＣ−ＡＬ」）は、おのおのが「ノード
」と呼ばれる複数の装置を共に連結できるようにする。ノードは、ファイバチャ
ンネル「トポロジ」（次にすぐ定義する）に接続できるようにするインターフェ
ースを有するコンピュータシステムの任意の装置（コンピュータ、ワークステー
ション、プリンタ、ディスクドライブ、スキャナなど）であってもよい。各ノー
ドは、他のノードにアクセスを行うNL（ノードループ）ポートと呼ばれる少なく
とも１つのポートを有している。２つ以上のポートを接続する要素は、まとめて
「トポロジ」または「ループ」と呼ばれる。各ノードは、提供されたトポロジま
たはループ内のすべての他のノードと通信を行う。

【０００８】 ポートとは、ファイバチャンネルノードの接続部であって、この接続部を通し
てデータが他のノード（外部世界）のポートまでファイバチャンネルを通ること
ができる接続部である。一般的なファイバチャンネルドライブは、このドライブ
のノード内に入れられた２つのポートを有している。各ポートは、一対の「ファ
イバ」、すなわち、そのポートに情報を運ぶものと、そのポートから情報を運び
出すものとを有している。各「ファイバ」は、連続データ接続部であり、一実施
例では、各ファイバは、実際には同軸線であり（例えば、ノードが他のノードに
接近している時に使用される同軸の銅導体）、他の実施例では、ファイバは、そ
の通路の少なくとも一部のために光ファイバーとして形成される（例えば、種々
のキャビネットまたは、特に、種々のビルディングのノードのように、ノードが
かなりの距離互いに分離されている時）。各ポートに接続された対をなすファイ
バ（１本はこのポートにデータを運ぶためのものであり、他の１本はこのポート
からデータを運び出すためのものである）は、「リンク」と呼ばれ、そして、各
トポロジの一部である。リンクは、ノード間で「フレーム」内に入れられた情報
すなわち信号を運ぶものである。各リンクは、多種類のフレーム（例えば、初期
化、データおよび制御の各フレーム）を取り扱うことができる。

【０００９】 各ファイバは、一方向にのみデータを運ぶので、ノードは、ループに沿って互
いに接続され、そしてループでは、ノードは伝送すべきデータを有する時にその
ループの制御のために調停を行わなければならない。「調停」は、どのノードが
そのループの制御を行うかを決定するためにこれらノードを調整させる方法であ
る。ファイバチャンネルの調停ループは、ハブまたはスイッチなしでこのループ
に多くのノードを取り付ける。ノードのポートは、２地点間のデータ転送回路を
形成するために調停操作を使用する。ＦＣ−ＡＬは、２地点間データ転送回路を
形成するための少なくとも最小の必要な機能を有する分布トポロジである。この
調停ループのトポロジは、２個のノードポートと１２６個のノードポートとの間
の任意の数のノードを接続するために使用される。

【００１０】 ある実施例では、各ノードは、冗長性を提供する（各々が別々のループに接続
された）二重ポートを有しているので、１つのループが故障した場合に、他のル
ープがループの義務を果すことができる。二重ポートは、２つのホスト（例えば
、２つのホストコンピュータ）に単一のドライブを共有させることもできる。

【００１１】 一般的な第１世代と第２世代のＦＣ−ＡＬドライブでは、２つのポートがフレ
ーム確認およびフレーム発生の論理回路を共有した。このことは、もしも１つの
ポートがフレームを受信または送信する場合、別のポートが事実上ビジーであり
（それは、フレーム確認およびフレーム発生の論理回路を同時に使用することが
できなかったからである）、そして、この別のポートは、従って、フレームを送
信するためのそのホスト‐バスアダプタの許可を拒否するよう強制されることを
意味した。あるホスト‐バスアダプタは、連続的に調停を行い、そして、主ポー
トが閉じられるまで再三にわたりフレームを送信しようと試みる必要があろう。
また、ドライブは、一度に１つのポートで伝送することができるだけであった。
ある場合には、与えられたポートでの外部へのデータ転送は、他の（別の）ポー
トで応答を送信したりまたはループの初期化を行うために停止させられなければ
ならないであろう。

【００１２】 ＣＲＣの背景 大部分のデータ伝送動作は、その伝送のヘッダおよびペイロードデータに基づ
く誤り符号をチェックして、その受信されたヘッダおよびペイロードデータの完
全性を確認する誤りチェック方式を使用している。このような１つの誤りチェッ
ク体系は、周期冗長符号（「ＣＲＣ」）情報を使用する。ＣＲＣ誤りチェック方
式を使用する一般的な回路は、受信したデータワードの完全性を確認するための
ＣＲＣチェッカと、送信されるデジタルワード用のＣＲＣ情報を発生するための
ＣＲＣ発生器を有する。多ポート設計では、ＣＲＣチェッカとＣＲＣ発生器は、
各受信デジタルワードの確認を扱うため、および、送信される各デジタルワード
用のＣＲＣ情報を発生するために各ポートごとに利用できなければならない。多
くの用途では、回路またはループインターフェースモジュールは、一度に１つの
ポートのみで伝送を行う。例えば、多ポートインターフェースモジュールを介し
てコンピュータネットワークと通信するディスクドライブサブシステムは、任意
のあたえられた時に単一のポートのみを介してデータを準備して伝送するであろ
う。しかし、ループインターフェースモジュールは、あたえられた時に複数のポ
ートを介してデータを受信しようとするかもしれない。

【００１３】 複数のポートを介してデータを受信しようとする１つの試みは、１つのポート
が既にデータを受信している時に他のポートを介するデータの受信をまったく禁
止することである。この試みにより、ＣＲＣチェッカまたはフレーム確認論理回
路のような共通の資源がそれら一部のポート間で共有することができる。データ
を受信する第１のポートは、他のポートを除外して共通の資源を独占的に使用し
、他のポートは、データの受信を禁止される。従って、到来するデータは、他の
ポートでは受信できず、他のポートは、データ転送の機能に制限される。この試
みにより、他のポートは、データの伝送要求に応答して「ビジー」条件を受ける
ことになり、第１のポートが、その行っていた動作を完了すると共に、共通の資
源を解放するまで、再三再四、データの伝送を要求するシーケンスは、繰り返さ
れる必要があった。

【００１４】 ループ初期化の背景 複数のループネットワークでは、誤り条件が検出された後、および、ループイ
ンターフェースモジュールがチャンネルに接続された時またはファイバチャンネ
ルがパワーを供給された時に、ループの「初期化」をすることが必要である。初
期化は、通常、ループ初期化データをそのループに伝送することによって達成さ
れる。しかし、このループに接続されたループインターフェースモジュールが、
他のループに接続されたポートを介してデータを既に受信している場合には、そ
のループインターフェースモジュールは、ループ初期化データを受信することが
できないであろう。通常、このような条件下では、データ転送は中止され、そし
て、ループ初期化が、まず行われるようにする。他の場合には、ループ初期化シ
ーケンスは、不安定となり、そして、（二重ループノードの）他のループがデー
タ受信を完了するまで連続的な再試行モードに入る。さらに、もしもループイン
ターフェースモジュールが一度に１つのループでのみ受信することができる場合
、ループインターフェースモジュールは、１つのチャンネルでループの初期化が
行われている時に他のポートを介してデータを受信することができない。

【００１５】 ファイバリンクは、コンピュータネットワークの種々の装置間でデータの送信
に関連してかなりの配慮を受けている。詳述すると、ファイバチャンネルは、さ
らに大きい帯域幅、より大きな接続性、モジュールの取り付けのさらなる容易性
、さらなる伝送距離および他のファクタに鑑みて、小型コンピュータシステムイ
ンターフェース（「ＳＣＳＩ」）に対して大きな利点を提供する。例えば、一般
的なＳＣＳＩバスは、約２５メートルまでの全長で１５個までのモジュールを取
り扱うことができるが、ファイバチャンネルは、電気的な伝送を利用してモジュ
ール間約３０メートルの距離または光伝送を用いて１０キロメートルまでの距離
で１２６個までのモジュールを取り扱うことができる。従って、例えば、１秒間
当たりテラビットのピークのデータ伝送速度を達成するためには、７０本までの
ＳＣＳＩバスを必要とするが、約１０本のファイバチャンネルだけあれば良いで
あろう。

【００１６】 重要なことは、データトラフィックの負荷を減少させる（さもなければ他のチ
ャンネルに課されるであろう。）ためにできるだけ早くチャンネルを動作させる
（すなわち、初期化する）ことである。

【００１７】 従って、多ポートループインターフェースモジュールに、同時に複数のチャン
ネルでデータフレームおよび非データフレームを受信させ、または、１つのチャ
ンネルでデータを送信させながら他のチャンネルでデータを受信させ、または、
複数のチャンネルで初期化および応答フレームを同時に送信させることができる
構成が存在する必要が有る。また、オンチップバッファに記憶されたデータのデ
ータチェック能力をさらに増大する必要も存在する。

【００１８】 （発明の要約） ループ初期化および応答のための方法および専用フレームバッファ。初期化お
よび応答（「応答」は他のノードからの命令または問い合わせに応答して送られ
る非データフレームである）用の専用送信フレームバッファを備えたファイバチ
ャンネルループインターフェース回路が記載される。このような専用送信フレー
ムバッファを有することにより、二重ポートノードの１つのポートが、初期化フ
レームまたは応答フレームを送信し、同時に他のポートがデータフレーム、応答
フレームまたは初期化フレームを送信することができる。一実施例では、いづれ
か一方または両方のポートは、同時にフレームを受信することもできる。

【００１９】 本発明は、各々がファイバチャンネルの調停ループ連続通信チャンネルを支持
する二重ポートを備えた第１のチャンネルノードと、ループの初期化および応答
のための前記第１のチャンネルノード内の専用のフレームバッファ（１個以上の
特化した要素のフレームバッファ）とを有する改良になる通信チャンネル装置を
提供する。ある実施例では、前記専用のフレームバッファは、オンチップバッフ
ァとして構成されて、第１のポートに接続される第１の到来非データバッファと
、第２のポートに接続される第２の到来非データバッファと、 前記第１のポー
トと前記第２のポートの両方に接続されるデータフレームバッファと、 前記第
１と第２のポートの少なくとも１つに接続される外向送信フレームバッファとを
有する。

【００２０】 任意に、この通信チャンネル装置は、更に、前記送信フレームバッファのデー
タを使用して、前記第１のポートと前記第２のポートの両方にほぼ同時にループ
初期化を行うループ初期化回路を有する。ある実施例では、約８０ワード（この
場合、各「ワード」は、３６ビット幅、すなわち、３２データビットと４パリィ
ビットである）を備えた送信フレームバッファを有する．また、他の実施例では
、前記専用のフレームバッファは、ループの初期化および応答のために、前記第
１のポートと前記第２のポートの少なくとも１つに接続される送信フレームバッ
ファを有する。

【００２１】 前記通信チャンネル装置のある実施例では、前記送信フレームバッファは、前
記第１のポートでループ初期化または応答を送信し、ほほ同時に、第２のポート
がデータを送信する。一前記実施例で、この通信チャンネル装置は、前記送信フ
レームバッファのデータを使用して前記第１のポートと前記第２のポートの両方
にほぼ同時にループ初期化を行うループ初期化回路を更に有している。

【００２２】 この通信チャンネル装置のある実施例では、前記専用のフレームバッファは、
オンチップバッファとして構成され、ループ初期化および応答のために前記第１
のポートと前記第２のポートの少なくとも１つに接続される専用の送信フレーム
バッファを有している。一前記実施例では、前記専用の送信フレームバッファは
、両ポートに接続されて、前記送信フレームバッファの空間の約半分を第１のポ
ートに、前記送信フレームバッファの空間のもう半分を第２のポートに保持する
。この通信チャンネル装置は、前記送信フレームバッファのデータを使用して、
前記第１と第２のポートの両方にほぼ同時にループ初期化を行うループ初期化回
路を更に有している。選択的に、この通信チャンネル装置のこれらの実施例のど
れも、更に、前記第１のチャンネルノードに接続される磁気ディスク記憶ドライ
ブ、および第２のノードに接続されたコンピュータ装置（または、等価的に第２
のノードを持つコンピュータ装置）を有しており、前記第２のノードは、前記第
１のチャンネルノードと前記第２のノードの間でデータを転送するために、通信
チャンネルで前記第１のチャンネルノードに接続される。本発明の他の態様では
、第１のチャンネルノードの２つのポートのおのおので第１のチャンネルの調停
ループ連続通信チャンネルを支持し、前記第１のチャンネルノードに配置の専用
のフレームバッファにフレームを受信し、前記専用のフレームバッファからフレ
ームを送信する方法を提供する。

【００２３】 前記方法のある実施例では、前記専用のフレームバッファは、第１のポートに
接続される第１の到来非データバッファと、第２のポートに接続される第２の到
来非データバッファと、前記第１のポートと前記第２のポートの両方に接続され
るデータフレームバッファと、専用の送信フレームバッファを有する。 前記方
法のある変形例は、前記専用の送信フレームバッファのデータを使用して、前記
第１のポートと前記第２のポートの両方でほぼ同時にループ初期化を行う。任意
に、前記専用の送信フレームバッファは、各々が３６ビット幅（３２データビッ
トと４パリティビット）である約８０ワードをもつ送信フレームバッファを有す
る。ある実施例は、ループ初期化および応答のため前記第１と第２のポートの少
なくとも１つに接続された専用の送信フレームバッファからループ初期化フレー
ムおよび応答フレームを送信することを含む前記専用の送信フレームバッファか
らフレームを送信することを提供する。

【００２４】 前記方法のある他の実施例は、また、前記第２のポートでほぼ同時にデータを
受信しながら、前記第１のポートでデータを送信することを提供する。

【００２５】 前記方法のある実施例では、前記専用のフレームバッファは、オンチップバッ
ファとして構成され、および、ループ初期化および応答のために前記第１のポー
トと前記第２のポートの少なくとも１つに接続される専用の送信フレームバッフ
ァを有している。一前記実施例では、前記専用の送信フレームバッファは、両ポ
ートに接続され、および、前記送信フレームバッファの空間の約半分を第１のポ
ート用に、前記送信フレームバッファの空間のもう半分を第２のポート用に保持
する。この方法は、前記送信フレームバッファのデータを使用して、前記第１と
第２のポートの両方にほぼ同時にループ初期化を行うことを更に有している。他
の前記実施例では、この方法は、更に、前記第１のチャンネルノードに接続され
る磁気ディスク記憶ドライブと第２のノードに接続されるコンピュータ装置（ま
たは、等価的に第２のノードを持つコンピュータ装置）との間でデータを転送す
ることを含む。この場合、前記第２のノードは、前記第１のチャンネルノードと
前記第２のノードの間でデータを転送するために、通信チャンネルで前記第１の
チャンネルノードに接続される。

【００２６】 かくして、本発明は、二重ポートファイバチャンネルインターフェースノード
の外向きファイバの一方または両方で送信するように動作可能な専用送信バッフ
ァからのループ初期化フレームおよび/または応答フレームの送信を可能にする ことによって、かなりの性能向上をもたらす。ある実施例では、この送信は、二
重ポートファイバチャンネルインターフェースノードが、同時に、前記到来ファ
イバの一つで、データフレームを受信し、および/またはその到来ファイバの一 方または両方で非データフレームを受信している間でさえ、行われる。すなわち
、ポートの一本のファイバでの送信は、任意に、同一ポートの他のファイバでの
受信と同時に行われる。

【００２７】 （詳細な説明） 好適な実施例の次の詳細な記載において、その一部を形成する添付図面を参照
する。この添付図面には、例示的に本発明を実施する特定の実施例が示してある
。なお、他の実施例を利用することもできるが、構造上の変化は、本発明の範囲
から逸脱せずに成し得るであろう。 本願に記載された発明は、ハードディスクドライブ、ＺＩＰドライブ、フロッ
ピーディスクドライブ、光ディスクドライブ、ＣＤＲＯＭ（「コンパクトディス
ク読み取り専用メモリ」）ドライブおよび任意の他の種類のドライブ、（「廉価
な/独立のディスクドライブの冗長アレイ」またはＲＡＩＤ、構成のような）ド ライブのシステムまたはデータがドライブと他の装置または情報取り扱いシステ
ムとの間で通信されるその他の装置を含むあらゆる種類のディスクドライブにと
って有用である。ある実施例では、本発明は、（複数のファイバチャンネルルー
プを互いに接続するために使用されるような）ハブおよびスイッチ、ワークステ
ーション、プリンタ、および他の装置またはファイバチャンネルの調停ループで
接続された情報取り扱いシステムのような非ディスク装置のためのノードインタ
ーフェースにおいて有用である。

【００２８】 次に本発明を記載する４つの相互に関連する部分を示す： Ｉ.ループ初期化および応答用の専用フレームバッファ、ＩＩ.受信フレーム用
の専用フレームバッファ、ＩＩＩ．オンチップメモリにおけるデータの完全性を
得るためのファイバチャンネルのＣＲＣの使用、および、ＩＶ.調停ループのオ ーバーヘッドを減少するための方法および装置。項ＩＶは、本発明の細部に主と
して関連する部分であるが、他の部分は、本発明の環境全体についての関連情報
を提供するものである。 図１は、ファイバチャンネルのノードインターフェースを備えたディスクドラ
イブ装置１００のブロック線図を示す。

【００２９】 図２と図１を参照すると、ファイバチャンネルのループインターフェース回路
１２２０は、ループの初期化および応答用の専用の送信フレームバッファ７３を
有している。（「ループの初期化」は、ファイバチャンネルループを初期化する
ために、一連の１個以上の特化した非データフレームを送信（およびこれらのフ
レームに対する応答を監視）することによって達成される。「応答」は、他のノ
ードからの命令または問い合わせに応答して送られる非データフレームである。
）ファイバチャンネルの調停ループ通信チャンネル１２５０（これは、またルー
プ１２５０またはファイバチャンネルループ１２５０とも呼ばれる）は、ディス
ク記憶装置１００とコンピュータ１２０２または他の情報取り扱い装置との間で
のデータの通信に使用することができる。一実施例では、ファイバチャンネルル
ープ１２５０は、連続通信チャンネルであり、他の実施例では、２本以上の並列
線（または「ファイバ」）がファイバチャンネルループ１２５０を実施するため
に使用される。このような専用の送信フレームバッファ７３を有することにより
、二重ポートノード１２２０の１つのポート１１６が、初期化または応答フレー
ムを送信しているときに、他のポートは、データフレームを送信または受信する
ことができる。ポート１１６は、連続線であり、１つの線１１７は、到来データ
用であり、もう１本の線１１８は、外部への送信データ用であるが、両方の線１
１７と１１８は、通信チャンネルループ１２５０に接続されてその一部を形成し
ている。専用の受信バッファ（５３、５３´および５５）も２ポートノードの各
ポート１１６に設けられている。（なお、´付きの参照数字（例えば、５３´）
を備えた各ブロックは、´のない対応ブロック（例えば、５３）と同一機能を提
供するが、別のループポートまたは通信チャンネルに使用される。）フレームと
共にファイバチャンネルループ１２５０から受信された周期冗長符号情報は、１
個以上のフレームバッファ（５３、５３´または５５）の１つに記憶され、そし
て、フレームバッファ（５３、５３´または５５）にある間、データの完全性を
保証するために後でチェックされる。ファイバチャンネルループ１２５０の制御
のための調停にかかる全時間量を減少するために、データのプログラム可能な量
が伝送に利用できる限り、ファイバチャンネルループ１２５０の制御は、維持さ
れる（すなわち、ループ接続は開いた状態に保持される）。

【００３０】 ある実施例では、ディスクドライブ１００は、１個以上のディスク盤１３４、
ディスク盤当たり１個以上の磁気読み取り/書きこみトランスジューサ１５０、 およびアームアクチュエータアセンブリ１２６を備えた磁気記憶ヘッドディスク
アセンブリ（「ＨＤＡ」）１１４を備えている。トランスジューサ（または「ヘ
ッド」）とＨＤＡインターフェース１１３との間の信号は、データをディスク盤
１３４と転送しあう。従って、ある実施例の「ディスクドライブ」（例えば、図
１のディスクドライブ１２５６）は、ＨＤＡ１１４とＨＤＡインターフェース１
１３（例えば、従来のＳＣＳＩドライブ）を有し、１個以上のこの従来のディス
クドライブ１２５６は、図１に示したように、ループまたはファイバチャンネル
トポロジに接続するために、外部ノードインターフェース１２２０に接続されて
いる。他の実施例では、「ディスクドライブ」は、図２のディスクドライブ１０
０によって代表され、そして、ディスクドライブ１００全体においてディスクド
ライブ１２５６と集積されたノードインターフェース１２２０を有している。一
実施例では、データは、オフチップバッファ１１１へ転送され、又はこれから転
送を受ける。本発明は、専用のオンチップバッファ１１９を提供する。このオン
チップバッファ１１９は、図示の実施例では、各ポート（すなわち、バッファ５
３と５３´）毎の受信非データフレームバッファ５３（これはまた、「到来非デ
ータバッファ５３」とも呼ばれる）、一実施例では、両方のポートによって同時
に使用できる送信フレームバッファ７３（他の実施例では、単一のバッファが一
度に１つのポートのみによって使用される）、および共有のデータフレームバッ
ファ５５をＣＲＣチェッカ５９６（図１１参照）と共に有している。さらに詳し
く以下に記載する一実施例では、送信フレームバッファ７３の４０個のワードが
ポートＡ用に保存され、そして、４０ワードがポートＢ用に保存されるので、両
ポートは、同時に初期化することができる。このような実施例は、各ポート毎に
１つずつ設けられて同時に使用することができる２つの別々の４０ワード送信フ
レームバッファを備えることに等価である。１つの前記実施例では、これらの「
ワード」の各々は、３６ビット幅（３２データビットと４つのパリティビット）
である。

【００３１】 ファイバチャンネルループ１２５０からデータフレームと共に受信されたＣＲ
Ｃ有効チェック情報は、データフレームバッファ５５にそのデータと共に記憶さ
れ、そして、このデータがデータフレームバッファ５５から読み出される時にチ
ェックされ、かくして、データフレームがデータフレームバッファ５５に存在す
るかまたはその前にデータフレームが移動中にどこかで生ずる可能性のあるデー
タの誤りをチェックする。同様に、ファイバチャンネルループ１２５０から非デ
ータフレームと共に受信されたＣＲＣ有効チェック情報は、非データフレームバ
ッファ５３（５３’）にそのデータと共に記憶され、そして、このデータが非デ
ータフレームバッファ５３（または５３’）から読み出される時にチェックされ
、かくして、非データフレームが非データフレームバッファ５３（または５３’
）に存在するかまたはその前にデータフレームが移動中にどこかで生ずる可能性
のあるデータの誤りをチェックする。マイクロプロセッサ１１２は、任意適当な
高速プロセッサであって、ディスクドライブ１００内で全データの転送、ルーテ
ィング、シグナリング、誤り復旧などの制御の支援に使用される。本発明におい
ては、ファイバチャンネルインターフェースチップ１１０は、改良になるフレー
ムバッファ、誤りチェックおよびループ調停を以下に記載するように提供する。

【００３２】 一実施例では、ループポートトランシーバブロック１１５（すなわち、１１５
と１１５´）は、ポートＡとポートＢを介して、これらのポートに接続されたフ
ァイバチャンネルループ１２５０（図２参照）に転送されるデータを連続にした
り、この連続状態を解除したりするポートトランシーバを有している。ある実施
例では、トランシーバブロック１１５は、外部のトランシーバとして実施され、
他の実施例では、これらのトランシーバは、ファイバチャンネルインターフェー
スブロック１１０内のオンチップに配置されている。ある実施例では、右側のイ
ンターフェース（すなわち、図１のトランシーバブロック１１５または１１５´
に対して右側）は、１０ビット幅の並列入出力信号であり、他の実施例では、そ
れらは、１２ビット幅である。共に、ブロック１１０、１１１、１１２、ポート
Ａトランシーバブロック１１５とポートＢトランシーバブロック１１５´は、フ
ァイバチャンネルノードインターフェース１２２０を形成している。ある実施例
では、ポートトランシーバ１１５とポートトランシーバ１１５´は、単一のチッ
プ１１０内に集積されている。他の実施例では、ポートトランシーバ１１５とポ
ートトランシーバ１１５´は、それらのシリアライザ/デシリアライザ機能を有 するが、チップ１１０とは別の回路で形成されている。

【００３３】 他の実施例では、トランシーバ１１５は、単に、連続ループ１２５０とチップ
１１０との間のインターフェースであって、１０ビットまたは１２ビット幅のデ
ータに対する連続化/非連続化がチップ上で起こる。

【００３４】 図２は、コンピュータシステム１２００の略図である。好都合にも、本発明は
、コンピュータシステム１２００で使用するに充分適している。コンピュータシ
ステム１２００は、電子システムまたは情報処理システムと呼んでもよく、中央
処理装置（「ＣＰＵ」）、メモリおよびシステムバスを有している。コンピュー
タシステム１２００は、ＣＰＵ情報処理システム１２０２を有し、ＣＰＵ情報処
理システム１２０２は、中央処理装置１２０４、ランダムアクセスメモリ（「Ｒ
ＡＭ」）１２３２、および中央処理装置１２０４とランダムアクセスメモリ１２
３２を通信結合するためのシステムバス１２３０を有している。ＣＰＵ情報処理
システム１２０２は、ファイバチャンネルノードインターフェース１２２０を有
している。１個以上のディスク記憶情報処理システム１００ないし１００´の各
々は、１個以上のディスクドライブ装置１２５６とファイバチャンネルノードイ
ンターフェース１２２０を有している。

【００３５】 ある実施例では、ディスク記憶情報処理システム１００´がディスクドライブ
のＲＡＩＤ（廉価/独立ディスクドライブの冗長配列）となるように、多数のデ ィスクドライブ１２５６は、例えば、ＲＡＩＤ構成で単一のノードインターフェ
ース１２２０に接続されている。ＣＰＵ情報処理システム１２０２は、内部の入
力/出力バス１２１０を駆動する入出力インターフェース回路１２０９と、入力 出力バス１２１０に取り付けることができる１２１２、１２１４および１２１６
のような幾つかの周辺装置を有しても良い。周辺装置は、ハードディスクドライ
ブ、磁気―光ドライブ、フロッピーデスクドライブ、モニタ、キーボードおよび
他のこのような周辺装置を有しても良い。任意の種類のディスクドライブまたは
他の周辺装置は、ここに記載したファイバチャンネル方法および装置（特に、例
えば、ファイバチャンネルノードインターフェース１２２０における改良）を使
用しても良い。各装置毎に、ポートＡまたはポートＢは、任意の与えられたルー
プ１２５０に接続するために使用することができる。

【００３６】 コンピュタシステム１２００の一実施例は、任意に（ＣＰＵ情報処理システム
１２０２と同一または類似の）第２のＣＰＵ情報処理システム１２０２´を有し
、この第２のＣＰＵ情報処理システム１２０２´は、（中央処理装置１２０４と
同一の）中央処理装置１２０４´、（ＲＡＭ１２３２と同一の）ランダムアクセ
スメモリ（「ＲＡＭ」）１２３２´、および中央処理装置１２０４´とランダム
アクセスメモリ１２３２´とを通信連結するための（システムバス１２３０と同
一の）システムバス１２３０´を有する。ＣＰＵ情報処理システム１２０２´は
、（ノードインターフェース１２２０´と同一の）それ自体のファイバチャンネ
ルノードインターフェース１２２０´を有する。しかし、それは、（ループ１２
５０とは別個独立の）第２のファイバチャンネルループ１２５０´を介して１個
以上のディスクシステム１００（この実施の実施例では、それは、ディスクシス
テム１００´に接続されているが他の実施例では全ての装置またはディスクシス
テム１００ないし、１００´に接続されている）に接続されている。この構成に
より、２つのＣＰＵシステム１２０２と１２０２´は、各ＣＰＵシステム１２０
２毎の別々のファイバチャンネルループを使用して１個以上のディスク記憶情報
処理システム１００を共有することができる。さらに他の実施例では、全てのデ
ィスクシステム１００ないし１００´および全てのＣＰＵシステム１２０２ない
し１２０２´は、両方のループ１２５０と１２５０´に接続されている。

【００３７】 一実施例では、本発明は、データフレームの不規則な伝送を支援するようなこ
とはしない。本発明の他の実施例によるファイバチャンネルコントローラは、送
受信用の符号ワードのデータフレームを組織するためのプロトコルをも実施する
。このプロトコルは、「ＡＣＫＮＯＷＬＥＤＧＥＭＥＮＴ ＰＲＯＴＯＣＯＬ
ＳＥＲＩＡＬ ＤＡＴＡ ＮＥＴＷＯＲＫ ＷＩＴＨ ＯＵＴ−ＯＦ―ＯＲＤＥ
Ｒ ＤＥＬＩＶＥＲＹ」なる名称のＧ.Ｌ.Ｒｏｕｓｅによる米国特許第５、２６
０、９３３号に開示されている。本発明の一実施例を形成する場合に使用された
ファイバチャンネルの仕様は、次のＡＮＳＩ規格を有している：

【００３８】

【表１】 ファイバチャンネルFC-PH X3T11/Project 755D/Rev.4.3 Physical&Signalling Interface ファイバチャンネルFC-AL X3T11/Project 960D/Rev.4.5 Arbitrated Loop ファイバチャンネルFC-AL2 X3T11/Project 1133D/Rev.6.3 Arbitrated Loop ファイバチャンネルFCP X3T10/Rev.012 SCSI用プロトコル X3.2 69-199X

【００３９】 Ｉ.ループ初期化用および応答用の専用フレームバッファ 本発明の一実施例の場合、フレームバッファは、両ポートを同時に作動できる
ようにするためにフレームバッファが第３世代アプリケーション固有の集積回路
（「ＡＳＩＣ」）チップ（ファイバチャンネルインターフェースチップ１１０）
に加えられている。非データフレーム（これはまた図１の「受信非データフレー
ムバッファ」５３と５３´とも呼ばれる）を受信する二つのバッファは、命令お
よびＦＣＰフレーム（ファイバチャンネルプロトコルフレーム）が同時にノード
の両ポートで受信できるように（および、同様に、全二重動作が、すなわち、ポ
ートの１本のファイバ上で受信をしながら同一ポートのほかのファイバ上で送信
を行うことができるように）設けられている。これにより、ディスクドライブ１
００（図２参照）は転送の中止または終わりまで待つよりもむしろ同一のポート
および/または他のポートでのデータ転送中に１つのポートで新しい命令（また は他の非データフレーム）を受信することができる。従来の試みの場合よりも早
く命令を有することによって、本発明は、命令の分類および最適化を可能にし、
同時に、データ転送を進行させ、それにより、コンピュータシステム１２００の
性能を改善することができる。

【００４０】 二重ポートのファイバチャンネルの調停ループ設計では、オンチップフレーム
バッファは、到来および外向のフレームを管理するために使用できよう。オンチ
ップのＲＡＭは、性能とシリコン不動産との間の均衡を見出すために種々の方法
で構成することができる。本明細書は、ファイバチャンネルのループ初期化フレ
ームと単一フレームのファイバチャンネル応答を記憶しかつ送信するために使用
される専用のフレームバッファ１１９と単一フレームの送信路７０の使用を詳述
する。

【００４１】 二重ポート設計では、１つのポートは、データを受信または送信し、および、
転送を扱うためにＡＳＩＣ資源の大部分を利用してもよい。多くのカウンタおよ
び状態マシーンは、この種の多フレームシーケンスを取り扱うために要求しても
よい。

【００４２】 本発明では、一定量の論理回路は、各ポート毎の設計を二重にせず、またはデ
ータ転送を停止せずに、主ポートがデータを転送する時に同時に、別のポートが
フレームを受信および送信できるように機能を提供することが要求される。本発
明のある実施例では、１つのポートでフレームを送信しながら他のポートがデー
タを送信する能力を提供するために、単一フレーム送信路回路７０と共に（図１
３に示したように）専用の送信フレームバッファ７３が提供されている。いづれ
のポートもデータを転送し、または送信フレームバッファ７３を使用できるよう
に、論理回路を動的に形成してもよい。

【００４３】 主ポートでデータを転送し、そして、ループの初期化が他のポートで行われて
いる時に、データ転送は、間断なく続行することができる。受信される（非デー
タフレームである）ループ初期化フレームは、このフレームがフレームバッファ
（例えば、送信フレームバッファ７３、図１３参照）に書き込まれる前に確認さ
れる。マイクロプロセッサ１１２は、受信されたフレームが送信できる前に、こ
の受信されたフレームを送信フレームバッファ７３が検査して改変することがで
きるように送信フレームバッファ７３に対して書き込み/読み取りアクセスをす る。フレームの「ヘッダ」および「ペイロード」は、そのフレームバッファに記
憶される。（フレームの「ヘッダ」は、そのフレームのソース識別子、シーケン
スカウントおよび発信識別子のような情報を有している。フレームの「ペイロー
ド」は、送信されるデータの主体である。マイクロプロセッサ１１２の制御下に
おいて単一フレームの送信路７０（図３参照）は、フレームの組み立てを行い、
フレームの開始およびフレームの終わりの区切り記号を有し、フレーム周期冗長
符号（「ＣＲＣ」）情報を発生する。

【００４４】 データフレームが主ポートで転送され、そして、ファイバチャンネルプロトコ
ル（ＦＣＰ）応答フレームの伝送が要求されると、データ転送が遮断なしに続行
可能となる。図３では、マイクロプロセッサ１１２は、応答フレームのヘッダと
ペイロードを送信フレームバッファ７３に配置する。単一フレーム送信回路７０
は、フレームの組み立てを行い、フレーム開始および終了の区切り記号を有し、
およびフレームのＣＲＣ情報を発生する。一部追加のループ制御論理回路は、フ
レーム伝送のためにループ１２５０を開放するように設けられている。

【００４５】 図１４で、送信フレームバッファ７３は、書き込みポインタおよび読み取りポ
インタ（それぞれ７３３と７３４）を必要とする。（時には、「単一フレーム送
信フレームバッファ」または「送信フレームバッファ」とも記載されるが、バッ
ファ７３は、包括的には、「送信フレームバッファ」であり、他の実施例ではバ
ッファ７３は、１個以上の各ポート毎に１個以上の送信フレームを有しており、
用語「送信フレームバッファ」は、本明細書では、これら実施例全てを含むよう
に使用される。）単一フレーム送信回路７０（その詳細な説明は、図１３で以下
に示す）は、フレーム長カウンタ７１、送信フレーミング状態マシーン７２、Ｃ
ＲＣ発生器７６、および送信マルチプレクサ（「ｍｕｘ」）７４を必須とする。

【００４６】 ファイバチャンネルインターフェースの説明 図３は、ファイバチャンネルのノードインターフェースチップ１１０のブロッ
ク線図である。本発明におけるファイバチャンネルのノードインターフェース論
理回路１１０は、調停ループロジックおよびフレーミングロジックを含むファイ
バチャンネルプロトコルに対し責任を有する。一実施例は、ファイバチャンネル
プロトコル（「ＦＣＰ」）の規格によって定義されたＳＣＳＩの上位プロトコル
のみを使用する第３級のＳＣＳＩ実施（上記のＦＣＡＬ仕様参照）に最適化され
たものである。ファイバチャンネルノードインターフェース論理回路１１０は、
二重ポートおよび全二重動作を支援し、かつ、種々のバッファ帯域幅を支援する
ために４個のオンチップフレームバッファ（５３、５３´、５５および７３）を
有している。ファイバチャンネルノードインターフェース論理回路１１０は、マ
イクロプロセッサ１１２にインターフェースを介して接続され、これによりマイ
クロプロセッサ１１２はファイバチャンネルノードインターフェース論理回路１
１０を設定し、ファイバチャンネルノードインターフェース論理回路１１０の現
在の状態についての状態情報を読むことができる。

【００４７】 ファイバチャンネルノードインターフェース論理回路１１０は、２つのループ
ポート回路２０（ポートＡ用に１つとポートＢ用にもう１つ、各ポートは、ルー
プ通信を支持するためにデータインインターフェースとデータアウトインターフ
ェースを有している）、ループ制御回路４０（これはまた、フレーム送信回路４
０とも呼ばれる）、受信路論理回路５０、転送制御論理回路６０、単一フレーム
送信回路７０、送信路マルチプレクサ（「ｍｕｘ」）７９、データフレーム送信
路論理回路８０、およびマイクロプロセッサインターフェース９０を有している
。これらのブロックは、受信フレームの処理、送信データフレームの発生、単一
フレーム送信の発生、転送制御、およびプロセッサインターフェイシングのよう
な機能を支援する。

【００４８】 マイクロプロセッサインターフェース回路９０は、ファイバチャンネルノード
インターフェース論理回路１１０のレジスタおよびカウンタに対するマイクロプ
ロセッサ１１２のアクセスを提供する。（「マイクロプロセッサ」が記載される
時に、この用語は、任意適当なプログラム可能な論理装置を有すると理解される
べきである。）インターフェースレジスタは、ファイバチャンネルインターフェ
ース回路の応答前に外部のマイクロプロセッサ１１２により初期化される。出力
転送部は、このインターフェース回路を介して初期化され、そして、受信転送物
の状態は、このインターフェース回路を介して入手可能である。

【００４９】 図３の入力信号は、ファイバチャンネル１６からのデータ入力をポートＡのた
めのループポート回路２０に送るＡ＿ＩＮ３０２１と、ポートＢ用のループポー
ト回路２０に対しファイバチャンネル１６からのデータ入力を送るＢ＿ＩＮ３０
２２を有している。ＤＡＴＡ ＦＲＯＭ ＯＦＦ−ＣＨＩＰ ＰＢＵＦＦＥＲ３
０５１は、オフチップバッファ１１１からのデータを受信路５０に送る。ＴＯ
ＯＦＦ−ＣＨＩＰ ＢＵＦＦＥＲ３０５２は、データをオフチップバッファ１１
１に受信路５０から送る。ＢＵＦＦＥＲ ＳＴＡＴＵＳ３０６１は、ステータス
を通信制御部６０に送る。ＭＰＵインターフェース９０へのＭＰＵ ＡＤＤＲＥ
ＳＳ３０９１および ＭＰＵ ＤＡＴＡ３０９５は、マイクロプロセッサ１１２
からそれぞれアドレスのデータを提供する。ＭＰＵインターフェース９０へのＲ
ＥＡＤ＿ＥＮＡＢＬＥ３０９２とＷＲＩＴＥ＿ＥＮＡＢＬＥ３０９３は、マイク
ロプロセッサ１１２からイネーブル信号を提供する。信号ＭＰＵ３０７６により
、マイクロプロセッサ１１２は、送信フレームバッファ７３にアクセスすること
が可能となる。Ａ＿ＯＵＴ ３０２３は、ポートＡ用のループポート回路２０か
らファイバチャンネル１６にデータを送り、Ｂ＿ＯＵＴ３０２４は、ポートＢ用
のループポート回路２０からファイバチャンネル１６にデータを送る。

【００５０】 ループポート回路２０ 図４は、ファイバチャンネルループポート回路２０のブロック線図である。本
発明の一実施例のファイバチャンネル設計は、周辺装置の直接取り付け用の二重
ポートファイバチャンネルインターフェースを支持するために、２つの同一のル
ープポート回路２０を有している。一実施例では、ファイバチャンネルループポ
ート回路２０は、受信レジスタ２１、８Ｂ/１０Ｂデコーダ論理回路２２、ワー ド同期状態マシン２３、受信クロック喪失検出器２４、同期喪失タイマ２５、調
停ループ論理回路２６、および８Ｂ/１０Ｂエンコーダ２７を有している。

【００５１】 一実施例では、各ループポート回路２０は、１０ビットのデータインターフェ
ースを使用して外部トランシーバ１１５（図１参照）にインターフェースを介し
て接続する。このような実施例では、トランシーバ１１５は、並列インターフェ
ース（例えば、１０ビット幅または２０ビット幅のインターフェース）への、お
よび、この並列インターフェースからのデータを直列化し、および、この直列デ
ータを非直列化する。他の実施例では、これらのトランシーバ１１５は、チップ
１１０内に集積化されている。（ファイバチャンネルから入力された）並列デー
タは、各トランシーバ１１５の受信部からの受信クロックを用いて捕捉され、そ
して、並列８Ｂ/１０Ｂデコーダを用いて復号の前に２０ビット幅のフォーマッ トに変換される。（特別な配列群を示すために使用される）１６ビットデータ＋
２つのｋ文字は、次に調停ループ論理回路２６に配置される前にワードの有効性
についてチェックされる。調停ループ論理回路２６の出力は、送信器のクロック
に再度同期化され、そして、受信フレーミング論理回路に送られるかまたはエン
コーダ２７を介してループ１２５０で再度送信してもよい。一実施例では、エン
コーダ２７は、各動作中に１つの８ビット文字を１つの１０ビット文字に変換す
る。他の実施例では、２個以上の８ビット文字が各動作で対応する数の１０ビッ
ト文字に変換される。（「１６Ｂ/２０Ｂ Ｅｎｃｏｄｅｒ」なる名称の米国特 許第５、６６３、７２４号参照。）調停ループ論理回路２０は、ループ状態マシ
ン、配列群デコーダ、および融通性の挿入および削除機能を有している。ループ
ポート回路２０は、ファイバチャンネルの調停ループＡＮＳＩ規格（すなわち、
上記のＦＣ−ＡＬおよび/またはＦＣ−ＡＬ２）で定義された調停ループプロト コルを実施する。

【００５２】 一実施例では、ファイバチャンネルデータは、連続伝送され、そして、トラン
シーバ１１５によって１０ビットの並列データに変換される。受信レジスタ２１
は、トランシーバ１１５の受信部により発生されたクロックを使用してトランシ
ーバ１１５からの１０ビットのデータ（Ａ＿ＩＮ３０２１またはＢ＿ＩＮ３０２
２）を捕捉する。これらのデータは、８Ｂ/１０Ｂデコーダ２２を介して送られ る前にただちに２０ビット幅のデータ（すなわち、２つの１０ビット文字幅）に
変換される。一実施例では、デコーダ２２は、「８Ｂ/１０Ｂ デコーダ」と呼 ばれるが、各動作中に１０ビットの１文字を８ビットの１文字に変換する。他の
実施例では、各動作中に２個以上の１０ビット文字が対応する数の８ビット文字
に変換される。

【００５３】 ８Ｂ/１０Ｂデコーダ論理回路２２は、受信レジスタ２１により捕捉された符 号化データを入力する。１０ビットの２文字は、並列にデコードされて８ビット
の２文字を出力する。実行時における入力文字のディスパリティはチェックされ
、および、誤り状態は、ワード同期状態マシン２３ならびに調停ループ論理回路
２６に送られる。実行時の否定的なディスパリティは、実行時のディスパリティ
の誤りに続く次の配列群に強制される。符号化ルールに対する侵害もチェックさ
れ、符号侵害状態は、ワード同期状態マシン２３に送られる。

【００５４】 受信クロック喪失検出器２４は、トランシーバ１１５からの受信クロックがい
つ停止したかを検出する。受信クロック喪失状態が検出されると、ワード同期状
態マシン２３はリセットされ、データは、調停ループ論理回路２６のＦＩＦＯに
入るのを防止される（ＦＩＦＯは、異なる速度を有するバスまたは処理の間での
インターフェース接続に一般的には使用されるファーストイン、ファーストアウ
トメモリである）。ワード同期が再び得られるまで、現在の充填ワード（さらに
以下に記載する「ＣＦＷ」）が伝送される。

【００５５】 ワード同期状態マシン２３は、ワード同期について入力されたストリームを論
理監視する。ワード同期は、３つの有効な配列群がしかるべきバイト/制御文字 群により検出され、そして、介在する無効文字が検出されない時に達成される。
「ワード喪失同期」は、ＦＣ−ＰＨ（すなわち、ＦＣ−ＰＨ Ｐｈｙｓｉｃａｌ
＆Ｓｉｇｎａｌｌｉｎｇ Ｉｎｔｅｒｆａｃｅ Ｘ３Ｔ１１/Ｐｒｏｊｅｃｔ７ ５５Ｄ/Ｒｅｖ.４.3）規格ごとに定義されている。ワード同期が達成されると、
データは、調停ループ論理回路２６のＦＩＦＯに入力される。

【００５６】 同期喪失タイマ２５は、（有効な配列群を３組検出するためのフレーム時間ま
でかかる可能性があるので）ワード同期喪失条件がいつ最大フレーム時間以上存
在していたかを判別するために使用される。このタイマ時間が満了すると、マイ
クロプロセッサ１１２は、同期喪失インターラプト信号４０２５で割り込みを受
けるので処置を取ることができる。

【００５７】 調停ループ論理回路２６は、ループ融通性ＦＩＦＯ、ループＦＩＦＯ制御論理
回路、配列群デコード論理回路、ループ状態マシン論理回路、現在充填ワード選
択論理回路、ループ出力マルチプレクサ論理回路、および種々の機能を有してい
る。ループ融通性ＦＩＦＯは、（受信クロックによりクロッキングされた）入力
データを送信クロックと再同期化するために必要とされるバッファリングを提供
する。ループＦＩＦＯ制御論理回路は、挿入または削除の操作が必要とされるか
否かを決定するために調停ループ論理回路２６の状態を監視する。配列群は、配
列群認識論理回路により復号化される。これらの配列群は、ＦＣ−ＰＨにより定
義された配列群（すなわち、ＦＣ−ＰＨ Ｐｈｙｓｉｃａｌ＆Ｓｉｇｎａｌｌｉ
ｎｇ Ｉｎｔｅｒｆａｃｅ Ｘ３Ｔ１１/Ｐｒｏｊｅｃｔ７５５Ｄ/Ｒｅｖ.４.3 ）を有し、このＦＣ−ＰＨにより定義された配列群は、フレームの区切り符号お
よび調停ループ配列群を有している。現在充填ワード選択論理回路は、現在の充
填ワード（「ＣＦＷ」）を決定するためにループ状態および復号化された命令セ
ットを監視する。調停ループが動作可能状態になると、ハードウエア状態マシン
は、ＦＣ−ＡＬ規格（すなわち、Ｆｉｂｅｒ−Ｃｈａｎｎｅｌ ＦＣ−ＡＬ１
Ａｒｂｉｔｒａｔｅｄ Ｌｏｏｐ ｓｔａｎｄａｒｄ Ｘ３Ｔ１１/Ｐｒｏｊｅ ｃｔ９６０Ｄ/Ｒｅｖ.４.５、または、Ｆｉｂｅｒ−Ｃｈａｎｎｅｌ ＦＣ−Ａ Ｌ１ Ａｒｂｉｔｒａｔｅｄ Ｌｏｏｐ ｓｔａｎｄａｒｄ Ｘ３Ｔ１１/Ｐｒ ｏｊｅｃｔ１１３３Ｄ/Ｒｅｖ.6.3）に記載されたループ機能を行うために配列 群デコードを使用する。入力ＬＯＯＰ Ａ ＴＲＡＮＳＭＩＴ ＣＯＮＴＲＯＬ
ＯＵＴＰＵＴＳ６４２５，および、ＬＯＯＰ Ｂ ＴＲＡＮＳＭＩＴ ＣＯＮ
ＴＲＯＬ ＯＵＴＰＵＴＳ６４２７は、図６の論理回路から調停ループ論理回路
２６に入力を提供する。出力ＬＯＯＰ Ａ ＳＴＡＴＵＳ ＡＮＤ ＣＯＮＴＲ
ＯＬ６４２２およびＬＯＯＰ Ｂ ＳＴＡＴＵＳ ＡＮＤ ＣＯＮＴＲＯＬ６４
３２は、それぞれのループの出力を制御し、該調停ループ制御論理回路４０に対
して状態を提供する。このループ制御論理回路（図６参照）は、ループ状態マシ
ンに対して要求を発生する。出力ＬＯＯＰ Ａ ＤＡＴＡ４０２６とＬＯＯＰ
Ｂ ＤＡＴＡ４０２７は、それぞれの局部（ローカル）ポート（図７のそれぞれ
のブロック５１と５１´）に対しデータを提供する。

【００５８】 一実施例では、８Ｂ/１０Ｂエンコーダ論理回路２７は、調停ループ論理回路 ２６から１６ビットのデータと２個のｋ文字を受け入れる。一実施例では、入力
は、２つの１０ビット文字に符号化され、この２つの１０ビット文字は、分離さ
れて一度に１個づつトランシーバ１１５（図１参照）に出力される。トランシー
バ１１５は、そのデータを連続ストリームに変換する。他の実施例では、両方の
１０ビット文字（すなわち２０ビット）は、トランシーバ１１５に並列で送られ
る。このトランシーバ１１５は、このデータを連続ストリームに変換する。送信
マルチプレクサ７９（図３参照）は、エンコーダ２７が現在の実行時のディスパ
リティに基づいてＥＯＦの正しいタイプ（すなわち、「フレイバ」（ｆｌａｖｏ
ｒ））を選択できるように、いつフレーム終了（「ＥＯＦ」）の区切り符号が転
送されるかを示すための状態を提供もする。また、ポートが（開かれた状態で）
送信する時には、または、調停ループ論理回路２６がプリミティブを送信する時
には、実行時のディスパリティが、各非ＥＯＦプリミティブの開始時に否定に対
し押し付けられる。出力信号Ａ＿ＯＵＴ３０２３およびＢ＿ＯＵＴ３０２４は、
データをそれぞれのトランシーバ１１５と１１５´に送る。

【００５９】 図５は、制御がひとたび調停により達成されると、ループを開放状態に保持す
るために一実施例で使用される比較器論理回路３０を示す。ＯＦＦ−ＣＨＩＰ
ＡＶＡＩＬＡＢＬＥ ＤＡＴＡ５０１１の量は、比較器５０１０により所定値Ｘ
−ＦＲＡＭＥＳ５０１３（これは、一実施例ではプログラム可能な値であって、
最適値は経験的に決定される。一実施例ではこの値は、１つのフレームに設定さ
れる）と比較される。ＤＡＴＡ−ＦＲＡＭＥ ＤＡＴＡ ＡＶＡＩＬＡＢＬＥ５
０１５の量は、所定値Ｙ−ＷＯＲＤＳ５０１７（これは、一実施例ではプログラ
ム可能な値であって、最適値は、経験的に決定される。一実施例では、この値は
、フレームの半分のワードの数に設定される。一実施例では、約２０００ワード
が存在し、そして、Ｙ−ワードは、約１、０００である）と比較器５０１２によ
り比較される。ＡＮＤゲート５０１４は、両方の条件が満足される時を判別して
出力ＨＯＬＤ ＬＯＯＰ ＯＰＥＮ５０１９を出力する。

【００６０】 図６は、ループ制御回路４０（または、フレーム送信「ＸＭＩＴ」回路４０と
も呼ばれる）のブロック線図である。ループ制御回路（図３と図６参照）は、フ
レームまたはＲ＿ＲＤＹの送信を開始するために、（ポートＡとポートＢの調停
ループ論理回路２６の）該当する調停ループ状態マシンに対し要求を発生し、か
つ、送信フレーミング状態マシン７２（図１３）と８１（図１５）に対し要求を
発生する制御論理回路を有している。

【００６１】 送信データシーケンサ論理回路４１は、転送がマイクロプロセッサ１１２によ
り要求された時に駆動される論理回路を有している。送信データシーケンサ論理
回路４１は、入力信号ＴＲＡＮＳＭＩＴ ＳＴＡＴＵＳ ＩＮＰＵＴＳ６４１１
を使用して転送を監視し、そして、その転送の各段階毎に「イネーブル」（すな
わち、イネーブル信号ＴＲＡＮＳＭＩＴ ＣＯＮＴＲＯＬ ＯＵＴＰＵＴＳ６４
１３）を発生する。これにより、マイクロプロセッサ１１２の介在なしに転送準
備完了応答とＦＣＰ応答を発生することができる。

【００６２】 ループポートＡ/Ｂ開放制御状態マシン４２（ポートＡ）と４２´（ポートＢ ）は、他のＬ＿Ｐｏｒｔにより該ポートが開放される場合またループ１２５０が
フレーム送信のために開放される場合を取り扱う。この論理回路は、ループ１２
５０を調停し、かつ、これを閉じるための要求およびＲ＿ＲＤＹおよび種々のフ
レームを送信するための要求を発生し、および半二重操作または全二重操作を行
うように設定することができる。

【００６３】 次の条件は、調停の要求を開始するために満足されなければならない： −送信ポートイネーブルでフレームを送信するためのマイクロプロセッサ１１
２からの要求、 −送信ポートが監視状態にある、 −送信長カウントが非ゼロ、 −転送を中断するためのマイクロプロセッサ１１２からの要求がない、および −（非データの転送、または、満たされたデータしきい値でまだ伝送されてい
ない転送準備完了のデータ書き込みの転送または満たされたデータしきい値およ
び満たされたデータフレームバッファのしきい値でのデータ読み取りの転送）。

【００６４】 ポートが半二重モードに設定されている場合、Ｒ＿ＲＤＹは、開放された状態
にある時にのみ送信することができる。ポートが全二重モードに設定されている
場合、Ｒ＿ＲＤＹは、開放された状態かまたは開放状態のいづれかで伝送するこ
とができる。Ｒ＿ＲＤＹを伝送させる条件は、「利用可能なバッファ―バッファ
間クレジット（ＢＢ＿Ｃｒｅｄｉｔ）および最大のＢＢ＿Ｃｒｅｄｉｔよりも小
さい問題のＲ＿ＲＤＹを含む。（下に図１２において記載されるバッファ―バッ
ファ間クレジットコントロール論理回路６０３は、フレームを送ることができる
ように連結ポートに対しバッファクレジットを発生する。このクレジットは、Ｒ
＿ＲＤＹを送ることにより発生される。）

【００６５】 ポートが半二重モードに設定されている場合、フレームは、開放状態にある時
にのみ送信できる。ポートが全二重モードに設定されている場合は、ポートがフ
レーム受信部により全二重モードで開放されている場合に、フレームは、開放状
態かまたは開放された状態で伝送することができよう。

【００６６】 フレームを送信すべき要求は、次の条件がすべて満足される時に発生される： −データフレームバッファ５５が利用可能なデータを有し、 −バッファ―バッファ間クレジットが利用可能であり（Ｒ＿ＲＤＹが受信され
た時）、 −非データの転送、またはデータ読み取りの転送および（図１２のブロック６
０９）転送長カウンタが非ゼロである。

【００６７】 ル−プ１２５０を閉成させる条件は、以下のものを含む： −開放された状態を開始する時にバッファ―バッファ間クレジットが利用でき
ない、 −問題のＲ＿ＲＤＹが存在せず、開放された状態においてこれ以上ＢＢ＿Ｃｒ
ｅｄｉｔが利用できない、 −ポートが開放された状態にある時にプロセッサのビジー要求が働いており、 −転送が完了した、 −データ読み取り転送動作およびデータが利用できない、 −ＣＬＳプリミティブが受信され、そして、ＢＢ＿Ｃｒｅｄｉｔが利用できな
い。

【００６８】 また図６において、ループポートＡ/Ｂ開放初期化制御状態マシン４６（ポー トＡ）と４６´（ポートＢ）は、ファイバーチャネルループ１２５０が開放初期
化状態にある時の場合を扱う。この論理回路４６と４６´は、フレームを送信す
るための要求を発生する。各ポート毎に（それぞれ４６、４６´毎に）１つの状
態マシンが存在する。これらの状態マシンは、マイクロプロセッサ１１２がフレ
ームの送信を要求する時にこの要求を発生し、およびＥＯＦの送信を監視する。
その送信が完了した場合、転送完了がマイクロプロセッサ１１２に対して発生さ
れる。

【００６９】 ブロック４０の入力は、ＰＯＲＴ ＢＢ＿ＣＲＥＤＩＴ ＡＶＡＩＬＡＢＬＥ
ＴＯ ＴＲＡＮＳＭＩＴ Ｒ＿ＲＤＹ６０１７，および、ＰＯＲＴ ＣＲＥＤ
ＩＴ ＡＶＡＩＬＡＢＬＥ ＴＯ ＴＲＡＮＳＭＩＴ Ａ ＦＲＡＭＥ６０２０
（図１２参照）、 ＬＯＯＰ Ａ ＳＴＡＴＵＳ ＡＮＤ ＣＯＮＴＲＯＬ６４
２２および、ＬＯＯＰ Ｂ ＳＴＡＴＵＳ ＡＮＤ ＣＯＮＴＲＯＬ６４３２（
図４参照）、および、ＤＡＴＡ ＡＶＡＩＬＡＢＬＥ６０１９（図１２参照）を
含む。ブロック４０からの出力は、ＴＲＡＮＳＭＩＴ ＣＯＮＴＲＯＬ ＯＵＴ
ＰＵＴＳ６４１３、ＬＯＯＰ Ａ ＴＲＡＮＳＭＩＴ ＣＯＮＴＲＯＬ ＯＵＴ
ＰＵＴＳ６４２５、および、ＬＯＯＰ Ｂ ＴＲＡＮＳＭＩＴ ＣＯＮＴＲＯＬ
ＯＵＴＰＵＴＳ６４２７を含む。

【００７０】 単一フレーム送信路に関する更なる情報は、以下に述べる単一フレーム送信路 回路７０ なる名称の項で見られる。 ＩＩ．フレーム受信のための専用のフレームバッファ 二重ポートファイバチャネルの調停ループ設計１２００においては、オンチッ
プフレームバッファ１１９のバッファは、到来および外向のフレームを管理する
ために使用してもよい。受信および送信されるフレームは、通常は、より遅い転
送速度で大きなオフチップエリア（例えば、オフチップバッファ１１１）に記憶
される。オフチップバッファ１１１が単一ポートのための全転送速度が可能な時
でも、二重ポート設計の場合、必要な帯域幅は、更に大きくなり、付加費用が加
わる。ＦＣ−ＡＬ ＡＳＩＣ１１０（図１参照）のオンチップフレームバッファ
１１９は、性能、シリコン不動産およびコスト間のバランスをうまく得るように
種々の方法で構成してもよい。本明細書は、各ポートで同時に非データ型フレー
ムを受信し、かつ、専用の大きなデータフレームバッファ５５（また、全オンチ
ップフレームバッファ１１９の要素）を提供するために専用フレームバッファ５
３および５３´（全オンチップフレームバッファ１１９の要素）の使用を詳述す
る。

【００７１】 本発明による二重ポート設計では、フレームは、両ポート１１６で同時に受信
してもよい。フレームは、受信後、より大きなオフチップメモリ１１１に通常は
移動され、そこに記憶される。各フレームは、確認されなければならず、フレー
ムオフチップを転送する前にフレーム周期冗長符号（「ＣＲＣ」）情報は、チェ
ックされなければならない。受信フレーム確認論理回路およびＣＲＣチェッカ論
理回路を二重にすることを避けるために、個々の非データフレーム受信バッファ
５３と５３´がそれぞれ各ポート１１６に１つづつ設けられてフレームが全イン
ターフェース速度で同時に受信され、一度に１つづつ読み取られ、確認され、オ
フチップへ転送できるようにする。データが１つのポートで受信または送信でき
ると共に同時に非データフレームが他のポートで同時に受信できるように大きな
共通のデータフレームバッファ５５がポート間で共有されるようにさらに設けら
れている。更に、各ポートには２本の個々の一方向ファイバが設けられているの
で、単一ポートが同時に送信および受信を行うことができる。

【００７２】 例えば、ポートＡ受信ファイバ１１７は、非データフレームを非データ受信バ
ッファ５３内へ受信することができ、このとき、ポートＡ送信ファイバ１１８は
、データフレームバッファ５５からデータフレームを送信するかまたは送信フレ
ームバッファ７３から非データフレームを送信することができる。同時に、ポー
トＢは、非データフレームを非データ受信バッファ５３´へ受信することができ
、この間、非データフレームを送信フレームバッファ７３から送信し、またはデ
ータフレームバッファ５５からデータフレームを送信することができる（ポート
Ａが非データフレームを送信する場合に）。データフレームバッファ５５または
受信フレームバッファ５３または５３´の１つは、前記受信フレーム確認論理回
路およびＣＲＣチェッカ論理回路を使用するように選択されてもよい。なお、本
発明の一実施例では、単一のデータフレームバッファ５５が設けられていて、一
度に１つのポート１１６に使用することができるのみであるが、任意の時に送信
または受信のいずれかに使用される。他の実施例では、多数のデータフレームバ
ッファ５５がこのような制限を除去するために設けられている。また、本発明の
一実施例では、単一の送信フレームバッファ７３が設けられているが、一度に１
つのポート１１６に使用することができるだけである。他の実施例では、多数の
送信フレームバッファ７３がこのような制限を除去するために設けられて、両ポ
ートで本当に同時のループ初期化動作（または他の非データ応答の送信）を可能
にする。

【００７３】 到来データの転送がおこなわれている場合、データフレームまたは非データフ
レームは、主ポートで受信してもよい。同時に、非データフレームは、代わりの
ポートで受信されてもよい。（ヘッダ、ペイロード、ＣＲＣ、フレームの区切り
符号を有する）データフレームは、大データフレームバッファ５５内に置かれ、
一方（ヘッダ、ペイロード、ＣＲＣ、フレームの区切り符号を有する）非データ
フレームは、より小さな受信フレームバッファ５３（または５３´）内に置かれ
る。各ポート１１６毎に１つの受信フレームバッファ５３が設けられている。そ
れら３個のフレームバッファの１つ（５３、５３´または５５）は、利用できる
データを有する時には、受信確認論理回路５９５およびＣＲＣチェッカ論理回路
５９６（図１１参照）を使用するために選択される。

【００７４】 外向データの転送が行われている場合、データフレームは、主ポートで送信さ
れる。同時に、非データフレームは、いずれかのポートで受信してもよい。デー
タペイロードは、オフチップから読み取られ、データフレームバッファ５５に書
き込まれ、インターフェース転送が開始できるようになるまで記憶される。（ヘ
ッダ、ＣＲＣおよびフレーム区切り符号は、フレームがフレームバッファから読
み取られた後に加えられる。）同時に、非データフレームは、主ポートまたは代
わりのポートのいずれかで受信してもよい。フレームバッファが受信確認論理回
路５９５とＣＲＣチェッカ論理回路５９６へのアクセスを与えられるまで、非デ
ータフレームは、受信フレームバッファ５３または５３´に書き込まれて保持さ
れる。

【００７５】 可能な最高の性能でデータ転送を行うために、優先順位がデータフレームバッ
ファ５５に与えられる。非データフレームは、データ転送が中止または完了する
時に取り扱われる。受信フレームバッファ５３の１つが充填されてループのバッ
ファ―バッファ間クレジットがもはや利用できないようになると、データフレー
ムバッファ５５の書き込み/読み取り動作は、中止されてバッファ―バッファ間 クレジットが再び利用できるように受信フレームバッファスペースを開放する。
到来データフレームは、この時間中データフレームバッファ５５内に累積しても
よい。これは、読み取りが短時間中断した間に、新しいフレームがデータフレー
ムＲＡＭ５５５に書き込まれてもよいからである。インターフェースに利用でき
る外向データフレームは、この時間中に一時的に減少させてもよい。それは、書
き込みが短時間中断されていた時に、フレームがＲＡＭ５５５から読み取られて
もよいからである。

【００７６】 図７は、ファイバチャネル受信路およびフレームバッファブロック５０（図３
参照）のブロック線図である。受信路およびフレームバッファブロック５０は、
受信フレームを処理し、そのフレームを直接オフチップ（オフチップバッファ１
１１）に送り、または、単一フレーム送信回路７０に送るか、または、フレーム
を受信する３つのフレームバッファの１つ（非データフレーム受信バッファ５３
または５３´またはデータフレームバッファ５５）にそのフレームを記憶する。
受信路５０は、プリバッファ受信フレーム処理（ブロック５１と５１´）、デー
タフレームバッファマルチプレクサ５２、ポートＡおよびポートＢの非データフ
レーム受信バッファ５３と５３´のそれぞれ、データフレームバッファ５５、デ
ータフレームバッファ転送長カウンタ５４、フレームバッファコントローラ５６
、共通受信路５９、およびバッファインターフェース５８のブロックを有してい
る。

【００７７】 ブロック５１への入力は、図４からのＬＯＯＰ Ａ ＤＡＴＡ４０２６および
（また図６への入力である）ＬＯＯＰ Ａ ＳＴＡＴＵＳ ＡＮＤ ＣＯＮＴＲ
ＯＬ６４２２を有している。ブロック５１´への入力は、図４からのＬＯＯＰ
Ｂ ＤＡＴＡ４０２７および（また図６への入力である）ＬＯＯＰ Ｂ ＳＴＡ
ＴＵＳ ＡＮＤ ＣＯＮＴＲＯＬ６４３２を有している。データフレームバッフ
ァ５５への入力は、ＯＦＦ−ＣＨＩＰ ＢＵＦＦＥＲ ＤＡＴＡ３０５１を有す
る。信号ＤＡＴＡ ＸＦＥＲ ＣＯＮＴＲＯＬ７５２１は、データフレームバッ
ファ５２を制御する。（通常は、バッファが転送速度帯域幅とは対応できないの
で）信号ＢＵＦ＿ＰＡＵＳＥ７５６１は、中止を要求するということをフレーム
バッファコントローラ５６に知らせる。カウンタ値をロードするために信号ＬＤ
＿ＣＯＮＵＮＴＥＲＳ７５４１がデータフレームバッファ転送長カウンタ５４に
送られる。

【００７８】 出力信号ＢＸＦＲ＿ＣＮＴ＿ＺＥＲＯ７５４２は、転送のデータ全てが選択さ
れたフレームバッファに存在するということを示す。フレームバッファコントロ
ーラ５６は、ポートＡ非データフレーム受信バッファ５３に対し読み取りイネー
ブル信号ＲＤ＿ＥＮＡＢＬＥ７５３２を、データフレームバッファ５５に対しＲ
Ｄ＿ＥＮＡＢＬＥ７５５２を、そして、ポートＢ非データフレーム受信バッファ
５３´に対し信号ＲＤ＿ＥＮＡＢＬＥ７５３３を提供する。バッファ制御インタ
ーフェース５８は、オフチップバッファ１１１に対して選択、ストローブ、およ
び/またはイネーブル信号ＣＯＮＴＲＯＬＳ ＦＯＲ ＯＦＦ−ＣＨＩＰ ＢＵ ＦＦＥＲ７５８９を提供する。出力ＤＡＴＡ ＴＯ ＯＦＦ−ＣＨＩＰ ＢＵＦ
ＦＥＲへの出力３０５２は、オフチップバッファ１１１に対し受信したデータフ
レームおよび非データフレームを提供する。

【００７９】 データフレームバッファマルチプレクサ５２は、ＤＡＴＡ ＸＦＥＲ ＣＴＬ
７５２１をビットセットしたポートからデータおよびプリバッファ受信状態マシ
ン５１２の出力を選択する。データフレームバッファマルチプレクサ５２の出力
は、データがデータフレームバッファＲＡＭ５５５（図１０参照）内に書き込む
ことができるように、データフレームバッファ５５に対してデータ信号および状
態信号（それぞれ図１０の８５１１と８５１２）を提供する。

【００８０】 図８は、ファイバチャネルプリバッファ受信フレーム処理路回路５１のブロッ
ク線図であって、これは、３つのフレームバッファの１つ（５３、５３´または
５５）に入力されるようファイバチャネル１２５０から受信したフレームを準備
する。プリバッファ受信路ブロック５１は、プリバッファ受信フレーミング状態
マシン５１２、プリバッファ受信フレーム長カウンタ５１５（およびそのマルチ
プレクサ５１４）、およびＥＯＦ改変論理回路５１３を有している。このブロッ
ク５１は、ポートＡおよびポートＢ用に二重になっている（すなわち、各ポート
毎に１つ形成されている。）それは、フレームが同時に両ポートで受信できるか
らである。

【００８１】 プリバッファ受信状態マシン５１２は、フレームとＲ＿ＲＤＹ´が受信される
ときを判別するために入力ストリームを監視する。ＳＯＦが検出されると、ヘッ
ダ、ペイロード、およびフレームの区切り符号の各ワード毎に信号が発生される
。このプリバッファ受信フレーミング状態マシン５１２は、ヘッダまたはペイロ
ード中に受信された無効プリミティブの有無を、および（恐らく破壊されたＥＯ
Ｆのために）最大フレーム長を侵害する転送の有無についてチェックを行う。

【００８２】 プリバッファ受信フレーム長カウンタ５１５は、受信フレームのヘッダのＲ＿
ＣＴＬフィールドに基づいて、受信フレームの行先となるフレームバッファの命
令、その他またはデータバッファの各領域のいずれかの（マルチプレクサ５１４
により選択される）最大フレーム長をフレームの開始時にロードされる。ＥＯＦ
が検出される前にプリバッファ受信フレーム長カウンタがゼロになると、長さの
誤りが検出される。この機能により、フレームバッファ内の割り当てられた空間
のオーバーランの防止が支援される。

【００８３】 ＥＯＦ改変論理回路５１３は、到来フレームがデータフレームであるかどうか
を見極めるためにこの到来フレームをチェックし、そして、フレームバッファ用
のイネーブルを発生する。ＥＯＦ改変論理回路５１３は、プリバッファ受信フレ
ーム長カウンタ５１５により使用される到来フレームのルーティング制御フィー
ルドを捕捉する。ＥＯＦ改変論理回路５１３は、さらに詳細な状態情報がフレー
ムバッファを介して共通の受信路５９へ送られるようにＥＯＦフィールドを改変
もする。

【００８４】 図４からの入力信号ＬＯＯＰ Ａ ＤＡＴＡ４０２６およびＬＯＯＰ Ｂ Ｄ
ＡＴＡ４０２７は、ＥＯＦ改変論理回路５１３に接続される。入力信号ＬＯＯＰ
Ａ ＳＴＡＴＵＳ ＡＮＤ ＣＯＮＴＲＯＬ６４２２およびＬＯＯＰ Ｂ Ｓ
ＴＡＴＵＳ ＡＮＤ ＣＯＮＴＲＯＬ６４３２（これはまた、図６への入力でも
ある）は、プリバッファ受信フレーミング状態マシン５１２に対しループ１２５
０に関する状態情報を提供する。入力信号ＭＡＸ ＦＲＡＭＥ ＳＩＺＥ８５１
７は、データフレーム、制御フレームおよび他のフレームのための最大フレーム
サイズについての情報をマルチプレクサ５１４とプリバッファ受信フレーム長カ
ウンタ５１５に提供する。

【００８５】 出力信号ＰＲＥ−ＢＵＦＦＥＲ−ＲＥＣＥＩＶＥ ＤＡＴＡ８５１１とＰＲＥ
−ＢＵＦＦＥＲ−ＲＥＣＥＩＶＥ ＳＴＡＴＵＳ８５１２は、データおよび状態
情報を非データバッファ５３と５３´（図９参照）およびデータフレームバッフ
ァ５５へ提供する。

【００８６】 図９は、ファイバチャネルの受信非データフレームバッファ回路５３のブロッ
ク線図である。受信非データフレームバッファ５３は、受信フレームバッファ書
き込み制御回路５３３、受信フレームバッファ読み取り制御回路５３４、受信フ
レームバッファＲＡＭ５３５、受信フレームバッファ状態ブロック５３６、およ
び受信フレームバッファフレームカウンタ５３１を有している。受信非データフ
レームバッファ回路５３は、フレームが両方のポートＡとポートＢで同時に受信
される可能性があるので、これら両ポートＡとＢ用におのおの一度実施されてい
る。

【００８７】 受信フレームバッファ書き込み制御ブロック５３３は、アドレス（ＷＰＴＲ９
５３７）、データ（ＷＤＡＴ９５３６）、および書き込みイネーブル（ＷＥ９５
３９）を受信フレームバッファＲＡＭ５３５のランダムアクセスメモリ（「ＲＡ
Ｍ」）のために発生する。フレームのデータが受信されると、プリバッファ受信
状態マシン５１２からの状態イネーブルが、書き込みイネーブル（ＷＥ９５３９
）をＲＡＭ５３５に発生するために使用される。アドレスは、インクリメントさ
れ、ラップビット（ＷＲＡＰ９５３８）は、いかに多くのスペースが受信フレー
ムバッファＲＡＭ５３５において利用できるかを判別するために受信フレームバ
ッファ状態ブロック５３６により使用されるように提供される。ループポート回
路２０からのデータは、１６ビット幅から３２ビット幅に変換され、フラグビッ
トがＳＯＦまたはＥＯＦの区切り符号を示すために発生される。受信フレームか
らのＣＲＣは、データを保護するために非データフレームバッファＲＡＭ５３５
を介して送られる。すなわち、ファイバチャネルから受信されたＣＲＣ情報は、
データと共に非データフレームバッファ５３内に記憶され、そして、非データフ
レームバッファ５３内にデータが存在する時にこのデータに生ずるどのような誤
りも検出されるように（もちろん、ファイバチャネルループ１２５０での送信中
のデータに生じた誤りも検出される）、（例えば、データがオフチップバッファ
１１１に転送される時に）ＣＲＣ情報は、非データフレームバッファ５３からデ
ータが読み出される時にチェックされる。ブロック５３への入力信号は、ＰＲＥ
−ＢＵＦＦＥＲ−ＲＥＣＥＩＶＥ ＤＡＴＡ８５１１およびまたＰＲＥ−ＢＵＦ
ＦＥＲ−ＲＥＣＥＩＶＥ ＳＴＡＴＵＳ８５１２（図８参照）、およびマイクロ
プロセッサ１１２からの登録された（すなわち、後で使用するためにレジスタ内
にクロックされた信号のバージョン）ＭＰＵ ＤＡＴＡ９５３３およびＭＰＵ
ＡＤＤＲＥＳＳ９５３４を有している。

【００８８】 受信フレームバッファ読み取り制御ブロック５３４は、受信フレームバッファ
ＲＡＭ５３５用の読み取りアドレス（ＲＰＴＲ９５４１）を発生し、そして、受
信フレームバッファＲＡＭ５３５からのデータ（ＲＤＡＴ９５４０）を捕捉する
。フレームバッファコントローラ５６（図７参照）は、受信非データフレームバ
ッファ５３を選択すると、受信フレームバッファＲＡＭ５３５への読み取りがイ
ネーブルされる。アドレスは、インクリメントされ、ラップビット（ＷＲＡＰ９
５４２）は、提供されていかに多くのスペースが受信フレームバッファＲＡＭ５
３５内において利用できるかを判別するために受信フレームバッファ状態ブロッ
ク５３６により使用される。受信フレームバッファＲＡＭ５３５からのデータは
、レジスタ内へ捕捉され、そして、フレームの開始および終わりを判別するため
にフラグビットについて監視される。イネーブルは発生されて、データが有効な
時を示すために共通の受信路５９（図７参照）により使用される。ブロック５３
４への入力信号は、マイクロプロセッサ１１２からのＲＥＧＩＳＴＥＲＥＤ Ｒ
ＥＡＤ−ＥＮＡＢＬＥ９５３５を有している。ブロック５３４からの出力信号は
、ＲＥＣＥＩＶＥ ＮＯＮ−ＤＡＴＡ ＢＵＦＦＥＲ ＤＡＴＡ９５４３および
ＮＯＮ−ＤＡＴＡ ＶＡＬＩＤ ＲＥＡＤ９５４６を有している。

【００８９】 受信フレームバッファＲＡＭ５３５は、同期ＲＡＭを有している。この同期Ｒ
ＡＭは、３３ビット幅（３２ビットデータワード＋ＳＯＦ/ＥＯＦフラグビット ）で、３０４ワード長のものである。受信された非データフレームのＳＯＦ、ヘ
ッダ、ペイロード、ＣＲＣおよびＥＯＦは、オフチップバッファ１１１および共
通受信路５９へのアクセスが利用可能となるまで受信フレームバッファＲＡＭ５
３５に書き込まれて保持される。一実施例では、内蔵の自己試験コントローラに
より、メモリの物理的なレイアウトのために特に開発されたデータパターンで受
信フレームバッファＲＡＭ５３５は試験することができる。

【００９０】 受信バッファ状態ブロック５３６は、受信フレームバッファが空いているか否
か、および、もしもバッファが空いていない場合は、受信フレームバッファＲＡ
Ｍ５３５の書き込みポインタおよび読み取りポインタを比較してどれだけのスペ
ースのフレームが受信フレームバッファＲＡＭ５３５において利用できるかを判
別する。受信バッファ状態ブロック５３６の出力（ＡＶＡＩＬＡＢＬＥ ＰＡＣ
Ｅ９５４５）は、フレームバッファコントローラ５６により使用されて受信フレ
ームバッファＲＡＭ５３５が共通の受信路５９へのアクセスを必要とするか否か
を判別する。この出力は、またクレジットが利用できるか否かを判別するために
バッファ−バッファ間クレジットコントロール論理回路６１３（図１２参照）に
より使用されもする。

【００９１】 受信フレームバッファフレームカウンタブロック５３１は、受信フレームバッ
ファＲＡＭ５３５における現在のフレームの数をカウントする。受信フレームバ
ッファフレームカウンタブロック５３１は、フレームが受信フレームバッファＲ
ＡＭ５３５に書き込まれる時にインクリメントされ、フレームが受信フレームバ
ッファＲＡＭ５３５から読み出される時にディクリメントされる。そのカウント
（ＣＯＵＮＴ ＯＦ ＦＲＡＭＥＳ ＩＮ ＢＵＦＦＥＲ９５４４）は、クレジ
ットが利用できるか否かを判別するためにバッファ−バッファ間クレジットコン
トロール回路６０３により使用される。一実施例では、受信フレームバッファＲ
ＡＭ５３５に入る全ての入力（クロックを除く）は、適当な保持時間を提供する
ために遅延される。

【００９２】 図１０は、ファイバチャネルのデータフレームバッファ回路５５のブロック線
図である。データフレームバッファ回路５５は、データフレームバッファ書き込
み制御回路５５３、データフレームバッファ読み取り制御回路５５４、データフ
レームバッファＲＡＭ５５５、データフレームバッファ状態ブロック５５６、デ
ータフレームバッファフレームカウンタ５５１、およびデータフレーム捕捉ブロ
ック５５２を有している。１つのデータ転送のみが任意の与えられた時に可能で
あるので、データフレームバッファ回路５５は、ポートＡとポートＢにより共有
される。

【００９３】 データフレームバッファ書き込み制御回路５５３は、データフレームバッファ
ＲＡＭ５５５用のアドレス（ＷＰＴＲ９５５５）、データ（ＷＤＡＴ９５５４）
および書き込みイネーブル（ＷＥ９５５７）を発生する。（データがディスクに
書き込まれる）書き込み動作の場合、データフレームが受信されると、プリバッ
ファ受信状態マシン５１２からの状態イネーブルが使用されてデータフレームバ
ッファＲＡＭ５５５に対し書き込みイネーブル（ＷＥ９５５７）を発生する。（
ディスクからデータが読み取られる）読み取り動作の場合、フレームバッファコ
ントローラ５６からのイネーブルは、データフレームバッファＲＡＭ５５５への
書き込みイネーブル（ＷＥ９５５７）を発生するために使用される。アドレスは
、インクリメントされ、そして、データフレームバッファＲＡＭ５５５でいかに
多くのデータ/スペースが利用できるかを判別するためにデータフレームバッフ ァ状態ブロック５５６によってラップビット（ラップ９５５６）が提供される。
書き込み動作の場合、ループポート回路２０からのデータは、１６ビット幅から
３２ビット幅へ変換され、フラグビットがＳＯＦまたはＥＯＦ区切り符号を示す
ために発生される。受信されたフレームからのＣＲＣは、データを保護するため
にデータフレームバッファＲＡＭ５５５を通される。すなわち、ファイバチャネ
ルから受信したＣＲＣ情報は、そのデータと共にデータフレームバッファ５５内
に記憶され、そして、データがデータフレームバッファ５５から読み出される時
（例えば、データがオフチップバッファ１１１へ転送される時）チェックされる
。これは、データフレームバッファ５５にデータが存在する時にこのデータに生
ずるどのような誤りも（もちろん、ファイバチャネルループ１２５０で送信中の
データに生ずる誤りも）検出されるようにするためである。一実施例では、読み
取り動作の場合、オフチップバッファ１１１からのデータは、１６ビット幅から
３２ビット幅に翻訳（または変換）され、データを保護するためにパリティが発
生される。データフレームバッファ書き込み制御回路ブロック５５３への入力信
号は、ＰＲＥ−ＢＵＦＦＥＲ−ＲＥＣＥＩＶＥ ＤＡＴＡ８５１１およびＰＲＥ
−ＢＵＦＦＥＲ−ＲＥＣＥＩＶＥ ＳＴＡＴＵＳ８５１２（図８参照）、および
ＤＡＴＡ ＦＲＯＭ ＯＦＦ−ＣＨＩＰ ＢＵＦＦＥＲ３０５１（図３参照）を
有している。

【００９４】 従って、一実施例では、データフレームバッファＲＡＭ５５５のデータは、フ
ァイバチャネルループ１２５０（図２参照）からデータフレームバッファＲＡＭ
５５５を介してオフチップバッファ１１１に送られる場合、ＣＲＣ情報によって
保護されるが、もしもそのデータがファイバチャネルループ１２５０に伝送のた
めにデータフレームバッファＲＡＭ５５５にオフチップバッファ１１１から送ら
れていた場合には（この後者の場合、ＣＲＣ情報は、そのデータがデータフレー
ムバッファＲＡＭ５５５を離れた後にファイバチャネルで送られるデータに加え
られる）、パリティにより保護される。

【００９５】 データフレームバッファ読み取り制御ブロック５５４は、データフレームバッ
ファＲＡＭ５５５用の読み取りアドレス（ＷＰＴＲ９５５９）を発生し、このデ
ータフレームバッファＲＡＭ５５５からのデータ（ＲＤＡＴ９５５８）を捕捉す
る。（ディスクにデータが書き込まれる書き込み動作の場合、フレームバッファ
コントローラ５６は、データフレームバッファ５５を選択し、メモリへの読み取
りが可能にされる。（データがディスクから読み取られる読み取り動作の場合、
送信フレーム状態マシン８１（図１５参照）によりメモリの読み取りが可能状態
となる。アドレスは、インクリメントされ、および、ラップビット（ＷＲＡＰ９
５６０）が提供されてデータフレームバッファ状態ブロック５５６によって使用
されてデータフレームバッファにおいていかに多くのデータ/スペースが利用可 能であるかを判別する。書き込み動作の場合、フレームバッファＲＡＭからのデ
ータは、レジスタ内へ捕捉されてフレームの開始および終了を判別するためにフ
ラグビットについて監視されるので、共通の受信路５９は、データが有効な時を
示すためにイネーブルを発生することができる。読み取り動作の場合、データフ
レームバッファＲＡＭ５５５からのデータはレジスタ内へ捕捉され、そのパリテ
ィがチェックされる。データフレームバッファ読み取り制御ブロック５５４から
の出力信号は、ＤＡＴＡ ＦＲＡＭＥ ＢＵＦＦＥＲ ＤＡＴＡ９５６４、ＤＡ
ＴＡ ＶＡＬＩＤ ＲＥＡＤ９５６３およびＤＡＴＡ ＰＡＲＩＴＹ ＥＲＲＯ
Ｒ９５６２を有している。

【００９６】 データフレームバッファＲＡＭ５５５は、同期ＲＡＭを有し、一実施例では、
内蔵の自己試験コントローラを有している。一実施例では、データフレームバッ
ファＲＡＭは、３０ビット幅（３２ビットデータワード＋４個のＳＯＦ/ＥＯＦ フラグビットまたはパリティビット）および３、２３２ワード長である。（デー
タがディスクに書き込まれるべき）書き込み動作の場合、受信されたデータフレ
ームのＳＯＦ，ヘッダ、ペイロード、ＣＲＣおよびＥＯＦは、データフレームバ
ッファＲＡＭ５５５に書き込まれて、オフチップバッファ１１１と共通の受信路
５９へのアクセスが利用可能となるまで保持される。（データがディスクから読
み取られるべき）読み取り動作の場合、ペイロードは、ＲＡＭ５５５に書き込ま
れてファイバチャネルループ１２５０が開かれてデータが送信できるようになる
まで保持される。一実施例では、ＲＡＭに入る全ての入力（クロックを除く）は
、適当な保持時間を提供するために遅延される。

【００９７】 データフレームバッファ状態ブロック５５６は、データフレームバッファＲＡ
Ｍ５５の書き込みポインタおよび読み取りポインタを比較して、データフレーム
バッファが空いているか否かを判別し、もしもデータフレームバッファが空いて
いない場合は、データ/スペースにいかに多くのフレームがそのデータフレーム バッファ内で利用可能か否かを判別する。書き込み動作の場合、このデータフレ
ームバッファ状態ブロック５５６の出力（ＡＶＡＩＬＡＢＬＥ ＳＰＡＣＥ９５
６１）は、フレームバッファコントローラ５６により使用されてデータフレーム
バッファ５５が共通の受信路５９へのアクセスを必要とするかということを判別
する。該出力は、クレジットが利用可能か否かを判別するためにバッファーバッ
ファ間クレジットコントロール回路６０３（図１２参照）によっても使用される
。（データがディスクから読み取られるべき）読み取り動作の場合、ループ制御
ブロック４０は、フレームが送信可能か否かを判別するためにフレームバッファ
内のデータの量を監視する。データフレームバッファのしきい値は、ファイバチ
ャネルループ１２５０を調停により開くようなものでなければならない。データ
フレームバッファ保持しきい値は、同様に、発生されて全フレームが利用可能で
はないが処理中（データフレームバッファ５５およびまたはオフチップバッファ
１１１に累積されつつある）の場合に、ループ１２５０を開いたままにすること
ができるようにする。

【００９８】 データフレームバッファフレームカウンタブロック５５１は、入力信号ＦＲＡ
ＭＥ＿ＯＵＴ９５５０を用いて、現在データフレームバッファＲＡＭ５５５内に
存在するフレームの数を数える。データフレームバッファフレームカウンタブロ
ック５５１は、フレームがデータフレームバッファＲＡＭ５５５内に書き込まれ
る時にインクリメントされ、フレームがデータフレームバッファＲＡＭ５５５か
ら読み取られる時にデクリメントされる。そのカウント（ＣＯＵＮＴ ＯＦ Ｆ
ＲＡＭＥＳ ＩＮ ＢＵＦＦＥＲ９５６６）は、クレジットが利用可能か否かを
判別するためにバッファ−バッファ間クレジットコントロール回路６０３により
使用される。 データフレーム捕捉ブロック５５２は、イネーブル捕捉モードが使用可能とな
る時に（ＥＮＡＢＬＥ ＤＡＴＡ ＷＲＩＴＥ ＤＥＴＥＣＴ９５５１を用いて
）受信したデータフレームを監視し、フレームヘッダの種々のフィールドを捕捉
する。これらの値（ＤＡＴＡ ＣＡＰＴＵＲＥ ＯＵＴＰＵＴ９５６５）は、次
にマイクロプロセッサ１１２によって読み取られてもよい。

【００９９】 また図７において、データフレームバッファ転送長カウンタ５４の制御回路は
、読み取りデータがどのようにデータフレームバッファ５５内へ前もって入れら
れたかを制御する２つのカウンタを有している。（ブロック５４の）データフレ
ームバッファ転送長カウンタは、ファイバチャネルでの転送のためにいかに多く
のデータがオフチップバッファ１１１から取り出されるべきであるかを判別する
ために使用される。（ブロック５４の） データフレームバッファ送信長カウン
タは、使用されてオフチップバッファ１１１からいかに多くのデータが取り出さ
れるべきであるかを判別し、その後、一時休止してどのフレームバッファがオフ
チップバッファ１１１へのアクセスをすべきかをコントローラ５６が再度評価す
るようにする（次の段落において記載されるプロセス）。

【０１００】 フレームバッファコントローラ５６は、３つのフレームバッファ（すなわち
、データフレームバッファ５５、ポートＡ受信非データフレームバッファ５３ま
たはポートＢ受信非データフレームバッファ５３´）のどれがオフチップバッフ
ァ１１１の資源に対するアクセスを許可されるべきかを決定する。ポートがルー
プ初期化状態にあって、そのポートの受信非データフレームバッファ５３（すな
わち、５３または５３´）が空いていない場合、ループ初期化フレームは、最高
の優先順位を与えられるので、ループの初期化は、進行することができる。デー
タ転送は、次に高い優先順位を与えられ、受信非データフレームバッファ５３が
いっぱいにならない限り続行する。受信非データフレームバッファ５３の１つが
もはやフレームのための余地を有しない場合、その特定の受信非データフレーム
バッファ５３は、一部のフレームを空にするためにオフチップバッファ１１１へ
のアクセスを許可され、データ転送が再度行われる。

【０１０１】 オフチップバッファの資源を必要とする第１のフレームバッファ（５５、５３
または５３´）は、オフチップバッファ１１１へのアクセスを許可される。両ポ
ートが同時にフレームを受信する場合、ポートＡは、最初にアクセスを認められ
る。フレームバッファコントロールブロック５６がオフチップバッファ１１１へ
のアクセスをフレームバッファにひとたび与えると、それは、代わりのポートの
受信非データフレームバッファ５３がいっぱいにならなければ、または初期化が
開始されなければ、またはデータ転送が開始されなければ、そのフレームバッフ
ァに対し情報を提供し続ける。与えられたポートのフレームは、オフチップバッ
ファ１１１に対してそのポートへのフレームの配送順に転送される。

【０１０２】 フレームバッファコントローラ５６とオフチップバッファ１１１との間のデー
タ転送は、ファイバチャネルからのデータ速度がオフチップバッファ１１１に対
して維持できない場合には、バッファ制御インターフェース論理回路５８によっ
て停止してもよい。 図１１は、共通の受信路回路５９のブロック線図であり、この受信路回路５９
は、フレームバッファの１つ（５５、５３または５３´）から来るフレームを取
ってオフチップバッファ１１１のためにこのフレームを準備する。この受信路回
路５９は、ＳＯＦを認識し、確認のチェックのため受信したヘッダから情報を捕
捉する。そのＣＲＣはチェックされ、そして、フレームは、オフチップバッファ
１１１の該当するバッファ領域へ送られる。

【０１０３】 受信バッファデコードブロック５９１は、（入力されたデータ信号ＦＲＭ Ｂ
ＵＦＦＥＲ ＤＡＴＡ９５７０とイネーブル信号ＶＡＬ＿ＲＥＡＤ９５７１から
得られた）フレームの開始および終了の区切り符号を復号化し、フレームの有効
性のチェックのために共通の受信路回路５９によって使用される信号を発生する
。ＥＯＦ区切り符号は、受信路ブロック用に変換される組み込み式の誤り状態（
フレーム長誤りまたは実行時のディスパリティエラー）を有してもよい。

【０１０４】 受信フレーミング状態マシン５９２は、フレームの境界を判別するために入力
ストリームを監視する。ＳＯＦが検出されると、信号が発せられてそのヘッダの
各ワードを捕捉可能にし、（５９９１、５９９２および５９９３と共に）ＣＲＣ
チェッカ５９６、ヘッダ確認制御回路５９５およびバッファ制御回路５９８をイ
ネーブルする。受信フレーミング状態マシン５９２は、ヘッダ中に受信された無
効のプリミティブをチェックし、許容された最大フレーム長を破る転送があるか
どうかをチェックする。共通の受信路５９は、一時的に停止状態にすることがで
きるので、受信フレーミング状態マシン５９２の状態出力は、フレーム捕捉およ
び確認ブロックを適切にイネーブル状態にするための活性化および不活性化する
パルスである。

【０１０５】 受信フレーミング長カウンタ（マルチプレクサ５９３１およびカウンタ５９３
２）は、受信されたフレームのヘッダからのＲ＿ＣＴＬフィールドに基づいて、
（信号ＭＡＸ ＳＩＺＥ ＩＮＰＵＴＳ９５７２からの）命令、その他、または
データフレームのいずれかの最大フレーム長を、フレームの開始時にロードされ
る。ＥＯＦが検出される前に受信フレーミング長カウンタがゼロになると、フレ
ーム長エラーが検出され、フレームは、無効と記録される。この機能は、そのフ
レームのためのオフチップバッファ１１１内の割り当て空間のオーバーランの防
止を支援する。

【０１０６】 受信フレームヘッダ捕捉ブロック５９４は、受信されたヘッダの種々のフィー
ルドを捕捉するために受信フレーミング状態マシン５９２からの信号を使用する
。 フレームが受信されると、ＣＲＣチェッカブロック５９６は、そのフレームの
終わりにあるＣＲＣをチェックする。（ＣＲＣ ＳＴＡＴＵＳ９５９６により表
示される）ＣＲＣエラーが検出されると、そのフレームは無効と記録される。Ｃ
ＲＣチェッカブロック５９６は、受信フレーミング状態マシン５９２によりイネ
ーブルされる。そのヘッダフィールド、ペイロードフィールド、およびＣＲＣワ
ードの内容は、処理される。

【０１０７】 ＩＩＩ．オンチップメモリにおけるデータの完全性のためのファイバチャネル
ＣＲＣの利用 本発明の１つの態様によれば、ファイバチャネルフレームを一時的に記憶する
フレームバッファにより、フレームの最大のフレームチャネルインターフェース
データ転送速度で受信することが可能となる。フレームは、次に、より遅いさら
に管理可能な速度でオフチップ記憶装置に転送してもよい。パリティ、ＣＲＣま
たは他の冗長機能のような種々の機構は、任意に使用されてデータを保護しなが
らこのデータをフレームバッファに記憶する。

【０１０８】 一実施例では、データの完全性のチェックは、フレームバッファを介して受信
されたファイバチャネル周期冗長符号（「ＣＲＣ」）をデータと共に通すことに
よって改善され（すなわち、ＣＲＣは、フレームと共にフレームバッファ内へ記
憶され、それから後で、フレームと共に読み出される）、ＲＡＭを更に広くする
余分のパリティビットは、除去してもよい。（種々の実施例では、フレームバッ
ファは、データフレームバッファ５５および/または受信非データフレームバッ ファ５３または５３´である）。データがＲＡＭから読み出された後、このデー
タがオフチップに（すなわち、オフチップバッファ１１１に）転送される前に、
そのＣＲＣは、チェックされる。到来データ路の余分のパリティビットもインタ
ーフェースからフレームバッファの到来側へおよびフレームバッファの外向側か
らＣＲＣチェッカ５９６の入力へ除去することもできる。

【０１０９】 オフチップＲＡＭへのインターフェースは、一度に１つの転送のみを扱い、オ
ンチップＲＡＭよりも遅くファイバチャネル転送速度よりも遅いので、共通受信
路論理回路５９は、非データフレームバッファ５３、５３´とデータフレームバ
ッファ５５との間で共有することができる。この場合、１つのＣＲＣチェッカ５
９６のみが必要である。その理由は、まさにフレームがオフチップに行く（すな
わち、オンチップバッファ５３、５３´または５５からオフチップバッファ１１
１へ転送される）前にＣＲＣがチェックされるからである。これとは対照的に、
ＣＲＣがフレームと共にフレームバッファ内に記憶されず、オフチップバッファ
１１１への途上でチェックされなかった場合（「オンチップフレームバッファを
介してＣＲＣを通過させる」と称する）、２つのＣＲＣチェッカが必要となろう
（すなわち、プリバッファ通路５１と５１´内に配置される必要があろう）。

【０１１０】 一実施例では、この機構は、同様に、データがより遅いオフチップバッファ１
１１から転送され、一時的にフレームバッファに記憶され、そして、ファイバチ
ャネルインターフェースで最大のデータ転送速度で送信される時には、反対向き
で使用される。 フレームが受信されると、Ｒ＿ＣＴＬフィールドは、受信されるフレームの種
類を判別するためにルーチング制御デコードブロック５９３３により復号化され
る。そのＲ＿ＣＴＬフィールドは、オフチップバッファ１１１の該当する領域に
フレームを送り、および、どの有効チェックがそのフレームについて成されるべ
きかを判別するために使用される。

【０１１１】 ヘッダ確認論理回路５９５は、受信フレームのヘッダの内容を解析する。その
フレームのＲ＿ＣＴＬフィールドに基づいて、種々のフィールドが確認される。
もしも有効チェックの内のいずれかが非データフレームで失敗すると、このフレ
ームは、無効と考えられる。データ書き込み転送が行われている時に、有効チェ
ックがデータフレームで失敗すると、マイクロプロセッサ１１２は、それを知ら
される。 受信フレーム状態ブロック６９７は、受信したフレームについての情報を集め
て、無効なデータフレームがオフチップに行くのを阻止し、信号ＦＲＡＭＥ Ｓ
ＴＡＴＵＳ９５８０を発生する。もしもフレームが有効でない場合、このフレー
ムは（データ転送が行われない場合）本質的に無視される。

【０１１２】 命令カウンタ５９９２は、オフチップバッファ１１１の命令領域にいかに多く
の命令フレームが含まれているかを追跡するために使用される。有効な命令が受
信されると、この命令カウンタ５９９２はインクリメントされる。マイクロプロ
セッサ１１２が命令で終了すると、マイクロプロセッサ１１２は（マイクロプロ
セッサ１１２からの信号ＭＰＵ ＤＥＣＲＥＭＥＮＴＳ９５７４を使用して）命
令カウンタ５９９２をディクリメントしなければならない。ブロック５９９２は
、インターラプト要求ＣＭＤ ＲＣＶＤ ＩＲＱ９５７８を出力する。

【０１１３】 「他」スペースカウンタ５９９１は、バッファーバッファ間クレジットを放つ
ために（マイクロプロセッサ１１２からの信号ＭＰＵ ＩＮＣＲＥＭＥＮＴＳ９
５７５を使用して）オフチップバッファ１１２の「他」領域にいかに多くのスペ
ースが残っているかを追跡するために使用される。この「他」スペースカウンタ
５９９１は、命令またはデータフレームのいずれでもない有効なフレームが受信
されると、または、オフチップバッファ１１１がいっぱいになっている時に命令
フレームが受信されると、ディクリメントされる。マイクロプロセッサ１１２が
フレームで終了すると、マイクロプロセッサ１１２は、他のフレームのためのス
ペースが存在するということを示すために「他」スペースカウンタ５９９１をイ
ンクリメントしなければならない。「他」スペースカウンタ５９９１は、（信号
ＯＴＨＥＲ ＣＯＵＮＴ９５７６とインターラプト要求ＯＴＨＥＲ ＲＣＶＤ
ＩＲＱ９５７７）オフチップバッファ１１１の「他」領域に適するフレームの数
を示す。

【０１１４】 フレームが受信されると、（他カウンタ５９９１をディクリメントし、命令カ
ウンタ５９９２をインクリメントするための信号ＩＮＣＲ/ＤＥＣＲ９５７３を 発生する）受信フレームバッファ制御回路５９８と最新の第４世代論理回路５９
９３は、信号（ＣＯＮＴＲＯＬＳ ＦＯＲ ＯＦＦ―ＣＨＩＰ ＢＵＦＦＥＲ７
５８９）をオフチップバッファ１１１の論理回路に発生してフレームを適切な領
域に送る。 図１２は、ファイバチャネル転送制御回路６０のブロック線図であり、このフ
ァイバチャネル転送制御回路６０は、その論理回路の送受信部分のための制御論
理回路を有している。ファイバチャネル転送制御回路６０は、転送制御回路およ
びバッファ−バッファ間クレジット制御回路６０３を有している。

【０１１５】 データ利用可能/スペースカウンタブロック６０４は、動作がデータ書き込み かデータ読み取りかに依存して、いかに多くのオフチップスペースまたはデータ
が利用可能であるかの表示（ＤＡＴＡ ＡＶＡＩＬＡＢＬＥ６０１９）を提供す
る。データ書き込み転送時には、データ利用可能/スペースカウンタブロック６ ０４は、ＢＢ＿Ｃｒｅｄｉｔが発生し得るように、オフチップバッファ１１１の
データ部分において（フレームの点で）いかに多くのスペースが利用可能かを示
すために使用される。データ読み取り転送時には、データ利用可能/スペースカ ウンタブロック６０４は、いかに多くのデータフレームがオフチップバッファ１
１１で利用可能かを示すために使用される。バッファポインタどうしの差は、フ
レーム当たりのワードの数を示すマイクロプロセッサがロード可能な（すなわち
、プログラム可能な）値と比較される。

【０１１６】 バッファ−バッファ間クレジット制御回路６０３は、フレームの送信を可能に
するために接続ポートにバッファクレジット（信号ＰＯＲＴ ＢＢ＿ＣＲＥＤＩ
Ｔ ＡＶＡＩＬＡＢＬＥ ＴＯ ＴＲＡＮＳＭＩＴ Ｒ＿ＲＤＹ６０１７）を発
生する。このクレジットは、Ｒ＿ＲＤＹを送ることによって発生される。任意の
ポートに与えられるクレジットの量は、次により決定される： １）どれだけ多くの受信スペースがディスクドライブ１００用のオフチップバ
ッファ１１１で利用できるか ２）どれだけ多くの受信スペースがディスクドライブ１００用の受信非データ
フレームバッファ５３とデータフレームバッファ５５で利用できるか ３）クレジットが与えられると、ディスクドライブ１００が開かれるポートが
その利用可能なスペースを占有することができるフレームを、もしかすると、送
ることができるか否か。

【０１１７】 バッファ−バッファ間クレジットは、ポート単位で決定される。バッファ−バ
ッファ間クレジット制御ブロック６０３は、いつクレジットが利用可能かを示す
ためにループポートＡ/Ｂ開放制御ブロック４２と４２´（図６参照）に対し信 号を発生する。ループ制御ブロック４０は、次に、Ｒ＿ＲＤＹの送信を制御する
。

【０１１８】 転送制御回路６０の残部は、転送中に使用されるカウンタを有している。受信
Ｒ＿ＲＤＹカウンタ６０６は、クレジットのどれだけ多くのＲ＿ＲＤＹが入力Ｐ
ＯＲＴ Ｒ＿ＲＤＹ ＲＥＣＥＩＶＥＤ６０１０（ポートＡとポートＢのおのお
の毎に１つ）およびＰＯＲＴ ＦＲＡＭＥ ＴＲＡＮＳＭＩＴＴＥＤ６０１１（
ポートＡおよびポートＢのおのおの毎に１つ）および出力信号ＰＯＲＴ ＣＲＥ
ＤＩＴ ＡＶＡＩＬＡＢＬＥ ＴＯ ＴＲＡＮＳＭＩＴ Ａ ＦＲＡＭＥ６０２
０から各ポートで受信されたかを判別する。送信Ｒ＿ＲＤＹカウンタ６０１は、
入力ＰＯＲＴ Ｒ＿ＲＤＹ ＴＲＡＮＳＭＩＴＴＥＤ６００１（ポートＡとポー
トＢのおのおの毎に１つ）およびＰＯＲＴ ＦＲＡＭＥ ＲＥＣＥＩＶＥＤ６０
０２（ポートＡとポートＢのおのおの毎に１つ）から各ポートで送信されたかを
判別する。シーケンスカウンタ６０７は、受信フレームが整然と到着するかをチ
ェックするためにデータ書き込み転送時に使用され、データフレームのヘッダで
送信されたＳＥＱＵＥＮＣＥ ＣＯＵＮＴ６０２２を発生するためにデータ読み
取り転送時に使用される。相対オフセットカウンタ６０８は、データフレームの
ヘッダで送信されたＲＥＬＡＴＩＶＥ−ＯＦＦＳＥＴ ＣＯＵＮＴ６０２３を発
生するためにデータ読み取り転送時に使用される。転送長カウンタ６０９は、ど
れだけ多くのデータが転送されるべきかを判定するために使用され、その転送が
完了した時に表示（ＴＲＡＮＳＦＥＲ ＬＥＮＧＴＨ ＣＯＵＮＴ６０２４）を
提供する。

【０１１９】 単一フレーム送信路回路７０ 図１３は、ファイバチャネルの単一フレーム送信路回路７０のブロック線図で
ある。本発明の一実施例は、ループ初期化および応答のための専用の送信フレー
ムバッファ７３を有するファイバチャネルループインターフェース回路を提供す
る。このような専用の送信フレームバッファ７３を有することにより、二重ポー
トノードの一方のポートが初期化または応答フレームを送信している時、他方の
ポートは、データフレームを送信または受信（すなわち、「通信」）をすること
ができる。もしもループが同期喪失または他の問題を経験すると、ファイバチャ
ネルループ１２５０は、再度初期化されなければならず、また、専用の送信フレ
ームバッファ７３によりこの機能は、二重ポートノードインターフェースの他の
ポートに接続された他のループで進行している可能性のあるデータ転送または他
の機能を破壊せずに発生することができる。両方のポートは、同時に、同様によ
く初期化することができる。更に、この専用の送信フレームバッファ７３により
、１つのポートから応答、受信承認または他の非データ転送を送りながら、同時
に他のポートを使用することができる。従って、マイクロプロセッサ１１２に関
連して、単一フレームの送信路回路７０は、ノードインターフェース１２２０に
対してループ初期化および応答機能を提供するように動作する。送信フレームバ
ッファ７３は、入力ＭＰＵ ＬＯＡＤＡＢＬＥ７００２（マイクロプロセッサ１
１２からのデータ）ＲＥＣＥＩＶＥ ＰＡＴＨ ＤＡＴＡ７００３およびＲＥＣ
ＥＩＶＥ ＰＡＴＨ ＣＯＮＴＲＯＬＳ７００４（受信路５０からのフレーム）
を受け入れる。送信フレームバッファ７３は、出力ＭＰＵ ＲＥＡＤ ＤＡＴＡ
３０９５とブロック７４と７６を介するＸＭＴ＿ＤＥＰＴＨ ＤＡＴＡ７００７
（送信されるべきＣＲＣを含む外向フレーム）とを発生する。

【０１２０】 単一フレーム送信路回路７０は、単一フレーム送信フレームバッファ７３に存
在するフレームを送信するためのループ制御回路４０からの要求を受け入れる。
この単一フレーム送信路回路７０は、しかるべきフレームの区切り符号を発生し
、フレームバッファからそのヘッダおよびペイロードを読み取り、ＣＲＣ発生器
７６でしかるべきＣＲＣを発生する。この単一フレーム送信路回路７０は、現在
の充填ワードを送信するための信号をループポート回路２０に発生し、およびフ
レームの終わり（「ＥＯＦ」）がいつ送信されるかを示すために、現在の実行時
の不等性に基づいてＥＯＦの第２の文字をエンコーダに発生させることができる
。

【０１２１】 単一フレーム送信状態マシン７２は、フレームの送信のためにループ制御回路
４０から（信号ＳＥＮＤ＿ＦＲＡＭＥ７００１を介して）要求を受ける。フレー
ムが送信されると、この信号フレーム送信状態マシン７２は、しかるべき時に、
フレームの区切り符号、ヘッダおよびペイロードが転送できるようにするために
、送信マルチプレクサ７４に送られたフレームの各部分毎の選択物（すなわち、
選択信号）を提供する。この単一フレーム送信状態マシン７２は、ＣＲＣ発生器
７６に対してイネーブルをも発生する。ＥＯＦ信号をいつ送信すべきかを判別す
るために８Ｂ/１０Ｂエンコーダ２７（図４参照）に対し制御も行われる。フレ ームの送信が完了すると、信号が発生され、そして、ループ制御回路４０が動作
を続行することができるようにこのループ制御回路４０にその信号が送り返され
る。

【０１２２】 単一フレーム送信フレーム長カウンタ７１は、最終のＣＲＣが適当な時に出力
できるようにするために（このＣＲＣは、一度に一語づつ繰りかえし計算され、
フレームのデータ部分が出力されるに従って累積される）、フレームの長さはい
か程であるかをそのハードウェアが判別できるようにするために使用される。単
一フレーム送信フレーム長カウンタ７１は、送信フレーム長レジスタからそのフ
レームの開始時にロードされ、イネーブルされ、その間、フレームが送信される
。単一フレーム送信フレーム長カウンタ７１は、単一フレーム送信状態マシン７
２によりイネーブルされて、いつＣＲＣ発生器７６をイネーブルすべきかを決定
するために状態（すなわち、状態情報）を単一フレーム送信状態マシン７２に送
り返す。

【０１２３】 単一フレーム送信マルチプレクサ７４の出力は、ＥＯＦの前に含まれるＣＲＣ
残余ワードを判別するためのＣＲＣ発生器７６への入力であり、ＥＯＦは、マル
チプレクサ７９を介してループポート回路２０（図３参照）に送られる。単一フ
レーム送信状態マシン７２は、このマルチプレクサ７４が適当な時に、フレーム
の区切り符号、ヘッダおよびペイロードを転送できるようにするための選択信号
を発生する。

【０１２４】 単一送信充填文字発生ブロック７６は、いつＫ文字、現在の充填ワード、およ
びＥＯＦの区切り符号が、単一フレーム送信回路７０から送信されるかを決定す
る。出力信号ＸＭＩＴ ＣＯＮＴＲＯＬＳ７０１０は、単一フレーム送信路回路
７０にどのループがアクセスするかを判別する送信路マルチプレクサ７９に送ら
れる。

【０１２５】 図１４は、ファイバチャネル送信フレームバッファ７３のブロック線図である
。この実施例では、単一フレーム送信フレームバッファ７３は、単一フレームバ
ッファ書き込み制御回路７３３、単一フレームバッファ読み取り制御回路７３４
、および単一フレーム送信フレームバッファＲＡＭ７３５を有する。単一フレー
ム送信フレームバッファ７３は、受信されたループ初期化フレーム、外向ループ
初期化フレームおよび外向単一フレームを記憶するために使用される。一実施例
では、送信バッファＲＡＭ７３５の４０ワードがポートＡ用に保存され、および
４０ワードがポートＢ用に保存される。

【０１２６】 単一フレームバッファ書き込み制御ブロック７３３は、アドレス（ＷＰＴＲ１
４１１）、データ（ＷＤＡＴ１４１０）、および書き込みイネーブル（ＷＥ１４
１２）を単一フレームバッファＲＡＭ７３５用に発生する。その入力は、ＤＡＴ
Ａ ＦＲＯＭ ＲＥＣＥＩＶＥ ＰＡＴＨ１４０１、ＰＯＲＴ Ａ ＦＲＡＭＥ
１４０３、ＰＯＲＴ Ｂ ＦＲＡＭＥ１４０４、登録済みのＭＰＵ ＤＡＴＡ９
５３３および登録済みのＭＰＵ ＡＤＤＲＥＳＳ９５３４を有する。ループ初期
化フレームが受信されると、このフレームは、まず、確認のために共通受信路５
９を移動することができるようになるまで受信非データフレームバッファ（５３
または５３´）に記憶される。このフレームは、オフチップバッファ１１１へ転
送されるよりもむしろ、単一フレーム送信フレームバッファ７３に書き込まれる
。これにより、またオフチップバッファ１１１は、別のポートへのデータ転送に
更に専用することもできる。ループポートからのデータは、１６ビット幅から３
２ビット幅に変換され、そして、フレームの開始アドレスは、そのフレームが関
連するポートに基づいて決定される。

【０１２７】 マイクロプロセッサ１１２は、また、ループ初期化フレームを変形したり、ま
たは外向フレームを設定するために、単一フレーム送信フレームバッファ７３に
書き込んでも良い。

【０１２８】 単一フレーム送信バッファ読み取り制御ブロック７３４は、単一フレーム送信
バッファＲＡＭ７３５用の読み取りアドレス（ＲＰＴＲ１４１４）を発生し、こ
のＲＡＭ７３５からのデータ（ＲＤＡＴ１４１３）を捕捉する。入力は、ＳＥＮ
Ｄ ＦＲＡＭＥ１４０７とＸＭＩＴ ＳＴＡＴＵＳ１４０８を有する。単一フレ
ーム状態マシン７２が送信のためにフレームをイネーブルする場合、単一フレー
ム送信バッファＲＡＭ７３５の読み取りは、イネーブルされる（ＳＩＮＧＬＥ＿
ＦＲＡＭＥ ＴＲＡＮＳＭＩＴ ＢＵＦＦＥＲ ＤＡＴＡ１４１５を出力する）
。マイクロプロセッサ１１２は、また、受信されたループ初期化フレームにアク
セスするために、このフレームバッファを読み取っても良い。送信フレームバッ
ファＲＡＭ７３５からのデータは、レジスタ内へ捕捉され、パリティがチェック
される（出力ＰＡＲＩＴＹ ＥＲＲＯＲ１４１６を発生する）。

【０１２９】 単一フレーム送信バッファＲＡＭ７３５は、同期ＲＡＭと、一実施例では、内
蔵の自己試験コントローラを有している。この同期ＲＡＭは、３６ビット幅（３
２ビットデータワード＋パリティの４ビット）で、長さが８０個の場所を有する
。フレームのヘッダおよびペイロードは、マイクロプロセッサ１１２がファイバ
チャネルループ１２５０を検査するため、またはこのファイバチャネルループ１
２５０での送信のため、送信フレームバッファＲＡＭ７３５に配置されて保持さ
れる。一実施例では、同期ＲＡＭに入る全ての入力（クロックを除く）は、適当
な保持時間を提供するために遅延される。

【０１３０】 図１５は、データ送信路回路８０のブロック線図であって、このデータ送信回
路８０は、ループ制御論理回路４０からの要求を受けてフレームを送信する。こ
のデータ送信路回路８０は、適当なフレーム区切り符号を発生し、マイクロプロ
セッサは、ロード可能なレジスタからヘッダを形成し、そして、ＣＲＣを発生す
る。データ送信路回路８０は、現在の充填ワードを送信するため、およびＥＯＦ
がいつ送信されるかを示すため、第２のループポート回路２０に信号を発生して
、この現在実行時のディスパリティに基づいてＥＯＦの第２の文字をエンコーダ
が発生できるようにする。

【０１３１】 データ送信フレーミング状態マシン８１は、フレームを送信するためにループ
制御論理回路４０からの要求（信号ＳＥＮＤ−ＦＲＡＭＥ８００１）を受ける。
フレームが送信されると、このデータ送信フレーミング状態マシン８１は、適当
な時に、フレームの区切り符号、ヘッダおよびペイロードが転送できるようにす
るために、送信マルチプレクサ８６へフレームの各部分毎の選択信号を提供する
。データ送信フレーミング状態マシン８１は、ＣＲＣ発生器８７にイネーブルを
発生もする。フレームの送信が完了すると、ループ制御論理回路４０がその動作
を継続できるように信号がループ制御論理回路４０へと逆に発生される。

【０１３２】 データ送信フレーム長カウンタ８２の使用により、適当な時にＣＲＣが発生で
きるように、そのハードウェアは、フレームの長さがいか程であるかを決定する
ことができる。データ送信フレーム長カウンタ８２は、送信フレーム長レジスタ
からフレームの開始時にロードされ、イネーブルされ、その間、フレームが送信
される。データ送信フレーム長カウンタ８２は、送信フレーミング状態マシン８
１によりイネーブルされ、そして、ＣＲＣ発生器８７をいつイネーブルすべきか
を決定するために、データ送信フレーミング状態マシン８１にその状態を送り返
す。

【０１３３】 データフレーム送信出力マルチプレクサ８６の出力は、データ送信路マルチプ
レクサ７９にデータを送られるＣＲＣジェネレータ８７への入力である。データ
送信フレーミング状態マシン８１は、適当な時に、フレームの区切り符号、ヘッ
ダおよびペイロードを、データフレーム送信出力マルチプレクサ８６が転送でき
るようにするために選択信号を発生する。この入力は、ＦＲＡＭＥ ＢＵＦＦＥ
Ｒ ＤＡＴＡ８００４、ＨＥＡＤＥＲ ＲＥＧＩＳＴＥＲＳ８００５、ＴＲＡＮ
ＳＦＥＲ ＣＯＵＮＴＳ８００６およびＴＲＡＮＳＦＥＲ−ＲＥＡＤＹ ＰＡＹ
ＬＯＡＤ８００７を有している。出力は、ＳＴＡＴＵＳ ＴＯ ＦＲＡＭＥ Ｂ
ＵＦＦＥＲ ＲＥＡＤ ＣＯＮＴＲＯＬ８００９を有している。データフレーム
送信出力マルチプレクサ８６の区切り符号発生器は、フレームを送信する時にど
のフレーム開始（ＳＯＦ）およびフレーム終わり（ＥＯＦ）のプリミティブを使
用すべきかを決定する。

【０１３４】 データフレーム送信出力マルチプレクサ８６の出力は、ＥＯＦの前に設けられ
たＣＲＣの残余ワードを判別するために、ＣＲＣ発生器８７を介して転送される
。ＣＲＣ発生器８７用のイネーブルは、データ送信フレーミング状態マシン８１
から来る。ＥＯＦ信号の送信時を決定するための制御は、また、８Ｂ/１０Ｂエ ンコーダ２７（図４参照）に与えられもする。ＣＲＣ発生器８７の出力は、ＸＭ
Ｔ＿ＤＰＴＨ ＤＡＴＡ８００８（送信されるべきＣＲＣを有する外向フレーム
）である。

【０１３５】 データ転送充填文字ブロック８５は、Ｋ文字、現在の充填ワードおよびＥＯＦ
の区切り符号がデータ送信路回路８０から送信される時を決定する。出力信号Ｘ
ＭＩＴ ＯＵＴＰＵＴＳ８０１０は、データ送信路回路８０に対しどのループが
アクセスするかを決定する送信路マルチプレクサ７９に送られる。

【０１３６】 送信路マルチプレクサ７９（図３参照）の出力は、ループポート回路２０内の
ポートＡとポートＢの調停ループ論理回路２６への入力である。単一フレーム路
７０とデータ路８０からのデータ信号および制御信号は、適正なポートへと送信
路マルチプレクサ７９により選択される。送信路マルチプレクサ７９は、また、
ポートに対してＲ＿ＲＤＹプリミティブを多重化もする。これにより両ポートは
、同時に伝送を行うことができる。

【０１３７】 ＩＶ．調停ループのオーバーヘッドを減少するための方法および装置 ファイバチャネルの調停ループ設計１２００においては、ループポート１１６
のノードインターフェース１２２０は、ファイバチャネルループ１２５０へのア
クセスについて調停をしなければならない。優先順位システムが、どのポートが
ファイバチャネルループ１２５０の制御を得るかを決定するために使用され、「
公正」方法がポートの餓死（ｓｔａｒｖｅｄ）がないことを保証するために使用
される。目標の装置として、ディスクドライブ１００は、通常、ＣＰＵ１２０２
よりも低い優先順位を与えられ、その結果、ディスクドライブ１００は、より高
い優先順位の装置がそれぞれのアクセスを完了するまで、調停に勝つために待た
なければならなくなる可能性がある。ループポート１１６のノードインターフェ
ース１２２０は、ファイバチャネルループ１２５０の制御を得ると、不必要な調
停サイクルを回避するために、ファイバチャネルループ１２５０を閉じる前にで
きるだけ多くのフレームを送信する。しかし、データがもはや利用できない時は
、ループポート１１６のノードインターフェース１２２０は、他のポートがファ
イバチャネルループ１２５０にアクセスできるようにファイバチャネルループ１
２５０を閉じる。これは、特定の他のコントローラアーキテクチャーで使用され
る方法である。本発明は、ポートへのデータの利用可能性に基づいて、ループ１
２５０を閉じるべきか否かの決定についてのルールを変更することによって、ル
ープ性能を高めるための機構を提供する。かくして、ループの全体のオーバーヘ
ッドは減少される。

【０１３８】 特定の他のコントローラアーキテクチャーでは、フレームの終わりの区切り符
号が送信されると、ポートは、他のフレームが利用可能か否かを判別する。もし
もデータがもはや得られない場合（たとえば、もしも全フレームが伝送に利用で
きない場合）、ファイバチャネルループ１２５０は閉じられる。データは、まも
なく再び後で利用可能となる可能性があるので、ポートは再び後で調停を行って
、転送を続行する前に調停に勝たなければならない。もしもこのことが、転送の
最後のフレームが利用可能になった時に生じると、転送の完了は遅延される。こ
れにより、次の命令が処理できる前にある遅延が生じる可能性がある。

【０１３９】 本発明は、データがまもなくポートに利用可能となる場合に、ファイバチャネ
ルループ１２５０がポートによって開放されたままに保持できるようにするコン
トローラアーキテクチャー設計のための機構を提供する。これにより、外向デー
タの転送中にループポート１１６のノードインターフェース１２２０が調停を行
う必要回数が減少され、かくして、転送をより早く完了させることができる。一
実施例では、ファイバチャネルループ１２５０は、次の条件の両方が成り立つ時
、すなわち、 ―少なくともＸフレームがオフチップで利用可能であり、および ―データの少なくともＹワードがデータフレームバッファ５５で利用可能であ
るとき、（ポートがそのループの制御を維持するということを正当化するために
）十分な更なるデータがポートに利用可能であることを予期して、ファイバチャ
ネルループ１２５０は、開いたままに保持される。

【０１４０】 一前記実施例では、Ｘ（ファイバチャネルループ１２５０を開いたままに保持
するためにオフチップバッファ１１１で利用可能となる必要フレームの数を表す
）の値と、Ｙ（ファイバチャネルループ１２５０を開いたままに保持するために
オンチップバッファ１１９で利用可能となる必要ワードの数を表す）の値は、（
例えば、マイクロプロセッサ１１２を介してファームウェアコードにより）おの
おの別々にプログラム可能である。他の実施例では、所定量のデータ（必ずしも
ある数のフレームとして特定されるものではない）がオフチップバッファ１１１
で利用可能である時（一前記実施例では、オフチップバッファ１１１で利用可能
であることを要求される所定のデータ量がプログラム可能である時）、ファイバ
チャネルループ１２５０は、開いたまま保持される。他の実施例では、所定量の
データ（必ずしもある数のワードとして特定されるものではない）がオンチップ
バッファ１１９で利用可能である時（一前記実施例では、オンチップバッファ１
１９で利用可能であることを要求される所定のデータ量がプログラム可能である
時）、ファイバチャネルループ１２５０は、開いたまま保持される。一実施例で
は、ファイバチャネルループ１２５０は、所定量のデータが利用可能である場合
（少なくとも半分のフレームがオンチップで、少なくとも一つのフレームがオフ
チップで利用可能である場合）、ファイバチャネルループ１２５０は、開いたま
ま保持されるが、フレームの転送は、全フレームがオンチップで利用可能になる
までは開始しない。

【０１４１】 例えば、一実施例では、オンチップデータフレームバッファ５５は、少なくと
もデータの６フレーム（すなわち、２１１２バイトの最大フレームサイズの６フ
レーム）を保持するに充分な大きさである。送信されるデータはまず、（例えば
ディスク盤１３４から）オフチップバッファ１１１に移動され、そして次に、オ
ンチップデータフレームバッファ５５内へ移動される。一般的には、データは、
データフレームバッファ５５から１秒間当たり約１０６メガバイトまでの速度で
転送することができるが、一実施例では、オフチップバッファ１１１からオンチ
ップフレームバッファ５５への転送は、より遅い速度で生じる。もしも全フレー
ムよりも少ないデータが既にオンチップデータフレームバッファ５５に移動され
ている場合には、これらのデータが転送のために必要とされる前に、このフレー
ムの最後の部分がオンチップデータフレームバッファ５５に移動される限り、フ
レームの転送を開始して、１秒間当たり（約）１０６メガバイトの全ファイバチ
ャネル速度で、全フレームの転送を完了することがなおできるかもしれない。

【０１４２】 従って、本発明の一実施例によれば、データフレームの少なくとも半分がオン
チップデータフレームバッファ５５に含まれ、および、データの少なくとも１フ
レームがオフチップバッファ１１１に含まれている場合には、ファイバチャネル
ループ１２５０は、開いたままに保持される。この一前記実施例では、（「ルー
プを開放状態に保持する」ために）ファイバチャネルループ１２５０の制御を維
持するに必要なこのデータ量は、オンチップバッファ５５のデータの約１０００
バイト（すなわち、２、１１２バイトフレームの半分）と、オフチップバッファ
１１１のデータの約２０００バイト（すなわち、一つの２、１１２バイトフレー
ム）とであり、両方の量は、マイクロプロセッサ１１２により設定されるプログ
ラム可能な値である。一実施例では、今記載したように、所定のデータ量が利用
可能である場合に、ファイバチャネルループ１２５０は、開放したままに保持さ
れるが、フレームの転送は、全フレームがオンチップで利用可能となった後での
み開始される。一実施例では、ＣＦＷ（現在充填ワード）信号は、全フレームが
オンチップにあって、このフレームの送信が開始できるようになるまで、ファイ
バチャネルループ１２５０で送信される。

【０１４３】 転送に利用可能なフレームの数のカウントは、本発明の一実施例のオフチップ
バッファ１１１におけるコントローラにより発生される。ファームウェアプログ
ラム可能なカウントＸ―フレーム（ループを開放状態に維持するためにオフチッ
プバッファ１１１で必要とされるフレームの数）は、データフレームバッファへ
の転送にデータが利用可能か否かを判別するために、転送に利用可能なフレーム
の数のカウントと比較される。データフレームバッファは、オフチップのより遅
いメモリからのデータを一時的に記憶するために使用されるオンチップＲＡＭで
あるので、データは、ファイバチャネルインターフェースの最高速度で送信する
ことができる。ファイバチャネルループ１２５０を開いたままに保持するための
充分なデータが、データフレームバッファに既に存在するか否かを判別するため
に、データフレームバッファ内で利用できるデータ量をファームウェアのプログ
ラム可能なカウント、すなわち、Ｙワード（このファイバチャネルループを開い
たままに保持するためにオンチップバッファ５５で必要とされるワードの数）と
比較するために別の比較器が使用される。ＸとＹの値は、種々のオフチップラン
ダムアクセスメモリ（「ＲＡＭ」）ソリューションと転送速度で、この論理回路
が使用可能となるようにファームウェアがプログラム可能である。

【０１４４】 本発明の一つのゴールは、ファイバチャネルループ１２５０を開いたままに保
持して、データがまもなくポート１１６に利用可能となる時に、余分な調停サイ
クルを回避することである。もしもデータが利用可能となるのを待つことが延長
された時間期間の間（例えば、ヘッド切り替えを行うに必要な時間の間）である
場合には、ファイバチャネルループ１２５０は、データが利用可能となるのを待
ちながら開いたままにしてはならない。それは、ファイバチャネルループ１２５
０の他のポートが転送を行うのを防止することになるからである。

【０１４５】 結論 ループ初期化および応答用の専用の送信フレームバッファ（７３）を有するフ
ァイバチャネルループインターフェース回路（１１０）が記載された。このよう
な専用の送信フレームバッファ（７３）を有することにより、二重ポートノード
（１２２０）の１つのポート（１１６）が初期化または応答フレームを送信しな
がら、他のポート（１１６）がデータフレームを送信または受信することができ
る。専用の受信バッファ（５３と５５）も２ポートノード（１２２０）の各ポー
ト（１１６）毎に同様に設けられている。フレームと共にファイバチャネル（１
２５０）から受信された周期冗長符号情報は、３つのフレームの１つ（５３、５
３´または５５）に記憶される。これらのデータとＣＲＣは、フレームバッファ
（５３、５３´または５５）にある間、データの完全性を保証するために後でチ
ェックされる。ファイバチャネルループ（１２５０）の制御のための調停に費や
される全時間量を減少するために、任意にプログラミングによって決定されるデ
ータの最小量（「プログラム可能なデータ量」と呼ばれる）が伝送のために利用
できる限り、ループの制御は維持される（すなわち、ループ接続が開いたままに
保持される）。

【０１４６】 一実施例では、本発明は、第１のポート（１１６）と第２のポート（１１６）
を有する第１のチャネルノード（１２２０）を備えた改良になる通信チャネルシ
ステム（１２００）を提供する。各ポート（１１６）は、ファイバチャネルの調
停ループ連続通信チャネル（１２５０）を支持する。通信チャネル装置（１２０
０）は、ループの初期化および応答のために第１のチャネルノード（１２２０）
内に、専用のフレームバッファ（１１９）を同様に有している。専用のフレーム
バッファ（１１９）は、種々の専用の要素フレームバッファを有している。

【０１４７】 一前記実施例では、専用のフレームバッファ（１１９）は、オンチップバッフ
ァとして構成され、そして、第１のポート（１１６）に作動接続される第１の到
来非データバッファ（５３）、第２のポート（１１６）に作動接続される第２の
到来非データバッファ（５３´）、前記第１のポート（１１６）と前記第２のポ
ート（１１６）の両方に作動接続されるデータフレームバッファ（５５）、およ
び前記第１と第２のポート（１１６）の少なくとも一方に作動接続される外向送
信フレームバッファ（７３）を有している。任意に、通信チャネルシステム（１
２００）は、更に、外向送信フレームバッファ（７３）のデータを使用して、前
記第１のポート（１１６）と前記第２のポート（１１６）の両方にほぼ同時にル
ープ初期化を行う（組み合わされるブロック７０と１１２により実施される）ル
ープ初期化回路を有している。

【０１４８】 一実施例では、専用のフレームバッファ（１１９）は、約８０ワードのデータ
を有する専用の送信フレームバッファ（７３）を有している。他の実施例では、
専用のフレームバッファ（１１９）は、ループの初期化および応答のために、前
記第１と第２のポート（１１６）の少なくとも一方に作動接続される専用の送信
フレームバッファ（７３）を有する（ここでは、非データフレームは、ループ初
期化および応答情報から選択された情報を有する）。一実施例では、送信フレー
ムバッファ（７３）は、第１のポート（１１６）でループ初期化または応答を送
信し、ほぼ同時に、第２のポート（１１６）がデータを通信する（すなわち、送
信または受信する）。

【０１４９】 一前記実施例では、通信チャネルシステム（１２００）は、送信フレームバッ
ファ（７３）のデータを使用して第１のポート（１１６）と第２のポート（１１
６）の両方にほぼ同時にループ初期化を行う（組み合わされるブロック７０と１
１２により実施される）ループ初期化回路を更に有している。（一前記実施例で
は、ループ初期化および応答が同時に送信できるように、送信フレームバッファ
（７３）は、各ポート（１１６）またはこれら二つのポート（１１６）用の独立
の部分で実施される。他の前記実施例では、ループ初期化および応答が前記２つ
のポート（１１６）に順次互いに接近して、丁度良い時に（しかしまったく同時
ではない）送ることができるように、単一の送信フレームバッファ（７３）が２
つのポート（１１６）により共有されている。

【０１５０】 一実施例では、専用のフレームバッファ（１１９）は、オンチップバッファと
して構成され、かつ、ループ初期化および応答のために第１と第２のポート（１
１６）の少なくとも一方に作動接続される専用の送信フレームバッファ（７３）
を有している。一実施例では、通信チャネルシステム（１２００）は、第１のポ
ート用に前記フレームバッファのスペースの約半分を、および、第２のポート用
に前記フレームバッファのスペースのもう半分を保有している。 一前記実施例では、専用の送信フレームバッファ（７３）は、両ポートに作動
接続され、および、送信フレームバッファ（７３）のデータを使用して、前記第
１と第２のポートの両方にほぼ同時にループ初期化を行う（組み合わされるブロ
ック７０と１１２により実施される）ループ初期化回路を更に有している。

【０１５１】 任意に、これらのシステムの実施例のどれも、更に、前記第１のチャネルノー
ド（１２２０）に作動接続される磁気ディスク記憶ドライブ（１２５６）、およ
び第２のチャネルノード（１２２０）を有するコンピュータシステム（１２０２
）を有している。この第２のチャネルノード（１２２０）は、第１のチャネルの
調停ループ連続通信チャネル（１２５０）を介して前記第１と第２のチャネルノ
ードの間でデータを転送するために、ファイバチャネルループにおいて前記第１
チャネルノード（１２２０）に作動接続される。

【０１５２】 本発明の他の態様は、ディスクドライブ（１００）を提供する。このディスク
ドライブ（１００）は、回転可能なディスク（１４３）、このディスク（１４３
）に対し変換関係にあるトランスジューサ（１５０）、および、おのおのが、フ
ァイバチャネルの調停ループ連続通信チャネル（１２５０）を支持する第１のポ
ート（１１６）と第２のポート（１１６）とを備えた第１のチャネルノード（１
２２０）を有している。この第１のチャネルノードは、前記トランスジューサに
作動接続される。ディスクドライブ（１００）は、更に、非データフレームを送
信するように動作する前記第１のチャネルノード内に、専用の送信フレームバッ
ファ（７３）を有している。この非データフレームは、ループ初期化および応答
情報から選択された情報を有し、送信フレームバッファ（７３）は、第１のポー
ト（１１６）に前記非データフレームを送信し、これとほぼ同時に前記第２のポ
ート（１１６）は、データを通信する。

【０１５３】 本発明の更に他の態様は、（ａ）第１のチャネルノードの第１のポートと第２
のポートのおのおので、第１のチャネルの調停ループ連続通信チャネルを支持し
、 （ｂ）前記第１のチャネルノードに専用のフレームバッファを形成し、 （ｃ）この専用のフレームバッファにフレームを受信し、および （ｄ）ループ初期化および応答のために、前記専用のフレームバッファからフ
レームを送信する方法を提供する。

【０１５４】 この方法の一実施例では、前記形成ステップ（ｂ）は、更に、 （ｂ）（ｉ）前記専用のフレームバッファに専用の送信フレームバッファを形
成し、および （ｂ）（ｉｉ）前記第１と第２のポートの少なくとも一方に前記専用の送信フ
レームバッファを作動接続し、 および前記送信ステップ（ｄ）は、更に、 （ｄ）（ｉ）前記送信フレームバッファからループ初期化フレームおよび応答
フレームを送信するステップを有する。

【０１５５】 この方法の前記実施例では、前記送信ステップ（ｄ）は、更に、 （ｄ）（ｉｉ）前記第２のポートでほぼ同時にデータを通信しながら、前記第
１のポートでフレームを送信するステップを有する。 この方法の他の前記実施例では、前記送信ステップ（ｄ）は更に、 （ｄ）（ｉｉｉ）前記送信フレームバッファのデータを用いて、前記第１と第
２のポートの両方でほぼ同時にループの初期化フレームを送信するステップを有
する。

【０１５６】 この方法の他の前記実施例では、前記形成ステップ（ｂ）は、更に、 （ｂ）（ｉｉｉ）前記第１のポートに作動接続される第１の到来非データバッ
ファを形成し、 （ｂ）（ｉｖ）前記第２のポートに作動接続される第２の到来非データバッフ
ァを形成し、 （ｂ）（ｖ）前記第１のポートと前記第２のポートの両方に作動接続されるデ
ータフレームバッファを形成し、および （ｂ）（ｖｉ）専用の送信フレームバッファを形成し、 前記受信ステップ（ｃ）は、更に、 （ｃ）（ｉ）前記第１の到来非データバッファおよび前記第２の到来非データ
バッファに対し非データフレームを受信し、 （ｃ）（ｉｉ）データフレームバッファにデータフレームを受信し、および前
記送信ステップ（ｄ）は、更に、 （ｄ）（ｉｖ）前記送信フレームバッファから非データフレームを送信するス
テップを有する。

【０１５７】 この方法の前記実施例では、前記送信ステップ（ｄ）は更に、 （ｄ）（ｖ）前記専用の送信フレームバッファのデータを使用して、前記第１
のポートと前記第２のポートの両方でほぼ同時にループ初期化を行うステップを
有する。

【０１５８】 この方法の更に他の実施例では、前記形成ステップ（ｂ）は、更に、 （ｂ）（ｉｉｉ）専用のオンチップ送信フレームバッファを有するオンチップ
バッファとして、前記専用のフレームバッファを形成し、および （ｂ）（ｉｖ）前記第１と前記第２のポートの少なくとも一つに、前記オンチ
ップ送信フレームバッファを作動接続し、および 前記送信ステップ（ｄ）は、更に、 （ｄ）（ｖｉ）前記オンチップ送信フレームバッファからループ初期化および
応答フレームを送信するステップを有する。

【０１５９】 この方法の前記実施例では、前記形成ステップ（ｂ）は、更に、 前記専用の送信フレームバッファを両ポートに作動接続し、および 前記送信ステップ（ｄ）は更に、 前記送信フレームバッファのデータを用いて、前記第１と前記第２のポートの
両方でほぼ同時にループ初期化フレームを送信するステップを有する。

【０１６０】 一部の実施例では、前記方法の実施例のいずれの前記送信ステップ（ｄ）も、
任意に、 （ｄ）（ｖｉｉｉ）前記第１のチャネルノードに作動接続される磁気ディスク
記憶ドライブと第２のチャネルノードを備えたコンピュタ装置との間で、前記フ
ァイバチャネルの調停ループ連続通信チャネルを介してデータを転送するステッ
プを有し、前記第２のチャネルノードは、前記ファイバチャネル調停ループ連続
通信チャネルにより前記第１のチャネルノードに作動接続される。

【０１６１】 本発明の更に他の態様は、第１のポート（１１６）と第２のポート（１１６）
を備え、各ポート（１１６）がファイバチャネル調停ループ連続通信チャネル（
１２５０）を支持するようにした第１のチャネルノード（１２２０）を有する通
信チャネル装置（１２００）を提供する。この通信チャネル装置は、同様に、フ
レームの送受信のための専用のフレームバッファ機構をも有する。この機構は、
図１ないし１５について上に記載したものとして定義され、かつ、それに等価な
ものである。

【０１６２】 かくして、本発明は、二重ポートファイバチャネルインターフェースノード（
１２２０）の外向ファイバ（１１８）の一方または両方で送信するように動作可
能な専用送信バッファ（７３）からのループ初期化フレームおよび/または応答 フレームの送信を可能にすることによって、かなりの性能向上をもたらす。ある
実施例では、この送信は、二重ポートファイバチャネルインターフェースノード
（１２２０）が、同時に、前記到来ファイバ（１１７）の一つで、データフレー
ムを受信し、および/またはその到来ファイバ（１１７）の一方または両方で非 データフレームを受信している間でさえ、行われる。すなわち、ポートの一本の
ファイバ（１１８）での送信は、任意に、同一ポートの他のファイバ（１１７）
での受信と同時に行われる。

【０１６３】 なお、上記は、例示的であって制限を意図するものではない。本発明の種々の
実施例の数多くの特性および利点が、種々の実施例の構造および機能の詳細と共
に上に記載されたが、多くの他の実施例および細部に対する改変は、上記の点を
吟味すれば、当業者に明らかであろう。従って、本発明の範囲は、添付の特許請
求の範囲が権利を有する均等物の全範囲と共にこの特許請求の範囲に関して決定
されるべきである。

【図面の簡単な説明】

【図１】 ファイバチャンネルノードインターフェースを備えたディスクドライブ１００
のブロック線図である。

【図２】 本発明を組み込んだ情報処理システム１２００のブロック線図である。

【図３】 ファイバチャンネルノードインターフェースチップ１００のブロック線図であ
る。

【図４】 ファイバチャンネルループポート回路２０のブロック線図である。

【図５】 一実施例において、ループを開放状態に保持するために使用される比較器論理
回路３０のブロック線図である。

【図６】 ファイバチャンネルループ制御回路４０のブロック線図である。

【図７】 ファイバチャンネル受信路回路５０のブロック線図である。

【図８】 ファイバチャンネルプリバッファ受信路回路５１のブロック線図である。

【図９】 ファイバチャンネル受信フレーム非データバッファ回路５３のブロック線図で
ある。

【図１０】 ファイバチャンネルデータフレームバッファ回路５５のブロック線図である。

【図１１】 ファイバチャンネル共通受信路回路５９のブロック線図である。

【図１２】 ファイバチャンネル転送制御回路６０のブロック線図である。

【図１３】 ファイバチャンネル送信路制御回路７０のブロック線図である。

【図１４】 ファイバチャンネル送信フレームバッファ回路７３のブロック線図である。

【図１５】 ファイバチャンネルデータ送信路回路８０のブロック線図である。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ６０／０６５，９１９ (32)優先日 平成９年11月17日(1997．11．17) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６０／０６７，２１１ (32)優先日 平成９年12月１日(1997．12．1) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＣＮ，ＤＥ，ＧＢ，ＪＰ，ＫＲ， ＳＧ 【要約の続き】 バッファとを有している。また、前記専用のバッファを 使用するループの初期化および応答方法が記載されてい る。

Claims (20)

【特許請求の範囲】
1. 【請求項１】 各々がファイバチャンネルの調停ループ連続通信チャンネル
   を支持する第１のポートと第２のポートとを有する第１のチャンネルノードと、 ループの初期化および応答のための前記第１のチャンネルノード内の専用のフ
   レームバッファとを有する通信チャンネルシステム。
2. 【請求項２】 前記専用のフレームバッファは、オンチップバッファとして
   構成されて、 前記第１のポートに作動接続される第１の到来非データバッファと、 前記第２のポートに作動接続される第２の到来非データバッファと、 前記第１のポートと前記第２のポートの両方に作動接続されるデータフレーム
   バッファと、 前記第１と第２のポートの少なくとも一方に作動接続される外向送信フレーム
   バッファとを有する請求項１に記載の通信チャンネルシステム。
3. 【請求項３】 更に、前記外向送信フレームバッファのデータを使用して、
   前記第１のポートと前記第２のポートの両方にほぼ同時にループ初期化を行うル
   ープ初期化回路を有する請求項２に記載の通信チャンネルシステム。
4. 【請求項４】 前記専用のフレームバッファは、ループの初期化および応答
   のために、前記第１のポートと前記第２のポートの少なくとも一方に非データフ
   レームを送信するよう動作する前記第２のチャンネルノード内の専用の送信フレ
   ームバッファを有し、前記非データフレームは、ループ初期化情報および応答情
   報から選択された情報を有する請求項１に記載の通信チャンネルシステム。
5. 【請求項５】 前記送信フレームバッファは、前記第１のポートで前記非デ
   ータフレームを送信し、ほぼ同時に、前記第２のポートがデータを通信する請求
   項４に記載の通信チャンネルシステム。
6. 【請求項６】 前記送信フレームバッファのデータを使用して前記第１のポ
   ートと前記第２のポートの両方にほぼ同時にループ初期化を行うループ初期化回
   路を更に有している請求項４に記載の通信チャンネルシステム。
7. 【請求項７】 前記専用のフレームバッファは、オンチップバッファとして
   構成され、および、 ループ初期化および応答のために前記第１のポートと前記第２のポートの少な
   くとも一方に作動接続される専用の送信フレームバッファを有している請求項１
   に記載の通信チャンネルシステム。
8. 【請求項８】 前記専用の送信フレームバッファは、両ポートに作動接続さ
   れ、および、 送信フレームバッファのデータを使用して、前記第１と第２のポートの両方に
   ほぼ同時にループ初期化を行うループ初期化回路を更に有している請求項７に記
   載の通信チャンネルシステム。
9. 【請求項９】 更に、 前記第１のチャンネルノードに作動接続される磁気ディスク記憶ドライブ、お
   よび 第２のチャンネルノードを有するコンピュータシステムを有しており、前記第
   ２のチャンネルノードは、前記第１のチャンネルの調停ループ連続通信チャンネ
   ルを介して前記第１のチャンネルノードと前記第２のチャンネルノードの間でデ
   ータを転送するために、ファイバチャンネルループにおいて前記第１チャンネル
   ノードに作動接続される請求項８に記載の通信チャンネルシステム。
10. 【請求項１０】 回転可能なディスクと、 このディスクに対し変換関係にあるトランスジューサと、 おのおのが、ファイバチャンネルの調停ループ連続通信チャンネルを支持する
    第１のポートと第２のポートとを備えていて前記トランスジューサに作動接続さ
    れる第１のチャンネルノードと、 非データフレームを送信するように動作する前記第１のチャンネルノード内の
    専用の送信フレームバッファとを有し、この非データフレームは、ループ初期化
    情報および応答情報から選択された情報を有し、前記送信フレームバッファは、
    第１のポートに前記非データフレームを送信し、これとほぼ同時に前記第２のポ
    ートは、データを通信するディスクドライブ。
11. 【請求項１１】 （ａ）第１のチャンネルノードの第１のポートと第２のポ
    ートのおのおので第１のチャンネルの調停ループ連続通信チャンネルを支援する
    ステップと、 （ｂ）前記第１のチャンネルノードに専用のフレームバッファを形成するステ
    ップと、 （ｃ）この専用のフレームバッファにフレームを受信するステップと、 （ｄ）ループ初期化および応答のために、前記専用のフレームバッファからフ
    レームを送信するステップとを有する通信チャンネル方法。
12. 【請求項１２】 前記形成するステップ（ｂ）は、更に、 （ｂ）（ｉ）前記専用のフレームバッファに専用の送信フレームバッファを形
    成するステップと、 （ｂ）（ｉｉ）前記第１と第２のポートの少なくとも一方に前記専用の送信フ
    レームバッファを作動接続するステップとを有し、 前記送信ステップ（ｄ）は、更に、 （ｄ）（ｉ）前記送信フレームバッファからループ初期化フレームおよび応答
    フレームを送信するステップを有する請求項１１に記載の通信チャンネル方法。
13. 【請求項１３】 前記送信するステップ（ｄ）は、更に、 （ｄ）（ｉｉ）前記第２のポートでほぼ同時にデータを通信しながら、前記第
    １のポートでフレームを送信するステップを有する請求項１２に記載の通信チャ
    ンネル方法。
14. 【請求項１４】 前記送信ステップ（ｄ）は、更に、 （ｄ）（ｉｉｉ）前記送信フレームバッファのデータを用いて、前記第１と第
    ２のポートの両方でほぼ同時にループの初期化フレームを送信するステップを有
    する請求項１２に記載の通信チャンネル方法。
15. 【請求項１５】 前記形成するステップ（ｂ）は、更に、 （ｂ）（ｉｉｉ）前記第１のポートに作動接続される第１の到来非データバッ
    ファを形成するステップと、 （ｂ）（ｉｖ）前記第２のポートに作動接続される第２の到来非データバッフ
    ァを形成するステップと、 （ｂ）（ｖ）前記第１のポートと前記第２のポートの両方に作動接続されるデ
    ータフレームバッファを形成するステップと （ｂ）（ｖｉ）専用の送信フレームバッファを形成するステップとを有し、 前記受信ステップ（ｃ）は、更に、 （ｃ）（ｉ）前記第１の到来非データバッファおよび前記第２の到来非データ
    バッファに非データフレームを受信するステップと、 （ｃ）（ｉｉ）データフレームバッファにデータフレームを受信するステップ
    とを有し、前記送信するステップ（ｄ）は、更に、 （ｄ）（ｉｖ）前記送信フレームバッファから非データフレームを送信するス
    テップを有する請求項１１に記載の通信チャンネル方法。
16. 【請求項１６】 前記送信ステップ（ｄ）は、更に、 （ｄ）（ｖ）前記専用の送信フレームバッファのデータを使用して、前記第１
    のポートと前記第２のポートの両方でほぼ同時にループ初期化を行うステップを
    有する請求項１５に記載の通信チャンネル方法。
17. 【請求項１７】 前記形成するステップ（ｂ）は、更に、 （ｂ）（ｉｉｉ）専用のオンチップ送信フレームバッファを有するオンチップ
    バッファとして、前記専用のフレームバッファを形成するステップと （ｂ）（ｉｖ）前記第１と前記第２のポートの少なくとも一つに、前記オンチ
    ップ送信フレームバッファを作動接続するステップとを有し、前記送信するステ
    ップ（ｄ）は、更に、 （ｄ）（ｖｉ）前記オンチップ送信フレームバッファからループ初期化フレー
    ムおよび応答フレームを送信するステップを有する請求項１１に記載の通信チャ
    ンネル方法。
18. 【請求項１８】 前記形成するステップ（ｂ）は、更に、 前記専用の送信フレームバッファを両ポートに作動接続するステップを有し、
    前記送信するステップ（ｄ）は、更に、 前記送信フレームバッファのデータを用いて、前記第１と前記第２のポートの
    両方でほぼ同時にループ初期化フレームを送信するステップを有する請求項１７
    に記載の通信チャンネル方法。
19. 【請求項１９】 前記送信ステップ（ｄ）は、さらに、 （ｄ）（ｖｉｉｉ）前記第１のチャンネルノードに作動接続される磁気ディス
    ク記憶ドライブと第２のチャンネルノードを備えたコンピュータシステムとの間
    で、前記ファイバチャンネルの調停ループ連続通信チャンネルを介してデータを
    転送するステップを有し、前記第２のチャンネルノードは、前記ファイバチャン
    ネルの調停ループ連続通信チャンネルにより前記第１のチャンネルノードに作動
    接続される請求項１８に記載の通信チャンネル方法。
20. 【請求項２０】 第１のポートと第２のポートを備え、各ポートがファイバ
    チャンネルの調停ループ連続通信チャンネルを支持するようにした第１のチャン
    ネルノードと、 ループの初期化および応答のための専用のフレームバッファ手段とを有する通
    信チャンネルシステム。