CN102999458A - 高速智能串口芯片 - Google Patents
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Abstract
本发明属于数据传输技术领域，具体涉及一款高速智能串口芯片。目的是提供一种高速异步智能串行芯片，满足计算机系统中CPU之间的串行通讯、CPU与外设之间的串行通讯、外设与外设之间的串行通讯等领域。包括：发送模块、发送存储器、接收模块、接收存储器，波特率发生器；其中，发送存储器包括：一个8位256K字节双口SRAM存储器；接收存储器用于存储串口接收模块接收的数据；当接收存储器接收一帧数据时，2个接收存储器采用轮流交替的方式进行数据存储。本发明的优点是该串口芯片具有全双工、智能协议处理、帧头设置、信号发送重置等功能，可以广泛应用于各种计算机系统、通讯系统中。
Description
技术领域
本发明属于数据传输技术领域，具体涉及一款高速智能串口芯片。
背景技术
串行通讯在现代通讯中串口芯片广泛应用于现代计算机系统，具有传输距离长、传输线少、协议简单等特点。串口芯片分为3种基本传输方式：全双工、半双工、单工。全双工传输方式可以实现信号的双向同时传递，不需要进行信号传输方向的切换，适用于交互式应用。半双工只使用1根传输线，通讯双方不能同时收发数据，半双工串口通过收发开关连接到通信线上，收发开关实际上是由软件控制的电子开关。单工传输方式目前已经很少采用。
为防止串行通讯中出现传输错误，串口芯片通常会采用各种数据校验方式进行数据的检错与纠错，例如奇偶校验方式，通过对所传输数据的奇偶性进行检验可以判断数据传输是否发生错误。
串口芯片工作的速度通常用波特率表示，是指单位时间内传送二进制数据的位数，单位为位/秒(bit/s)，最常用的标准波特率有110、300、600、1200、2400、4800、9600、19200。
串口芯片通常采用16倍频率进行数据的发送/接收。通过采用16倍频的措施有利于串口芯片实现收发同步，而且有利于抗干扰和提高异步串行通讯的可靠性。根据串口的波特率和串口芯片发送/接收1位数据所需要的时钟脉冲个数(波特因子)，可以确定串口芯片所需要的发送/接收时钟频率：
发送/接收时钟频率＝波特率×波特因子
串口芯片根据对数据流、定时及同步的方法不同，串行通讯可以分为异步串行通讯方式和同步串行通讯方式两种。异步串行通讯方式以字符为信息单位传送，每个字符作为一个独立的信息单位，可以随机出现在数据流中。一旦异步串行通讯开始，收发双方则以预先约定的传输速率，在时钟的作用下，传输这个字符的每一位。同步串行通讯方式以数据块为信息单位，每帧信息包括成百上千个字符，一旦传送，要求每帧信息内部的每一位都要同步，也就是同步通讯不仅字符内部的传送是同步的，字符之间的传送也要求是同步的。
发明内容
本发明的目的是提供一种高速异步智能串行芯片，满足计算机系统中CPU之间的串行通讯、CPU与外设之间的串行通讯、外设与外设之间的串行通讯等领域。
本发明是这样实现的：一种高速智能串口芯片，包括：发送模块、发送存储器、接收模块、接收存储器，波特率发生器；其中，
发送存储器包括：一个8位256K字节双口SRAM存储器；接收存储器用于存储串口接收模块接收的数据；当接收存储器接收一帧数据时，2个接收存储器采用轮流交替的方式进行数据存储。
如上所述的一种高速智能串口芯片，其中，
上述波特率发生器产生16倍频的采样信号，用于发送/接收模块进行数据的发送和接收；其中采样接收信号的频率是此接收信号被发送时频率的16倍。
如上所述的一种高速智能串口芯片，其中，所述的高速智能串口芯片还包括：接收数据监控存储器，上述的接收模块将接收到的数据同时存入接收存储器和接收数据监控存储器；接收数据监控存储器的数据能够被单独读取。
如上所述的一种高速智能串口芯片，其中，高速智能串口芯片中的接收模块在接收串行通讯线由高变低之后开始对起始位、帧头等进行判断；当接收到正确的起始位和帧头之后，接收模块启动串行数据接收，将帧头和校验和去掉，并判断校验和是否与传来的校验和一致，如果一致将数据存入接收接收存储器和接收数据监控存储器，如果不一致将发出重发信号，重新接收数据。
如上所述的一种高速智能串口芯片，其中，
其中高速智能串口芯片传输的数据帧格式如下：
数据长度N：从数据1～数据N的字节数，每字节8位，最大数据长度为255；
校验和：从数据1到数据N的累加和，为字节；
帧头1和帧头2能够设定。
如上所述的一种高速智能串口芯片，其中，
默认设定：帧头1为55H；帧头2为AAH。
本发明的优点是：
该串口芯片具有全双工、智能协议处理、帧头设置、信号发送重置等功能，可以广泛应用于各种计算机系统、通讯系统中。
与传统串行通信芯片相比较，本发明具有自动添加帧头协议、自动解数据包、自动校验数据的特点，无需通过CPU编程实现。同时本发明中的帧头可配置、提高CPU读取信号速率提高CPU的效率、具有数据存储功能、存储数据监控功能的优势。
与其他串行通信协议相比，本设计中采用高速全双工设计，具有双向数据传输功能，根据应用距离不同速度最高可以达到2.5Mbit/s的串行数据速率。由于传输协议采用双帧头设计，有效避免信号干扰造成的误操作，稳定可靠。
本发明的技术优势在于：1.可以用于高速串行通讯的数据发送和接收，该芯片；2.本方案所设计的智能串口芯片具备全双工传输能力；3.本方案所设计的智能串口芯片具备传输协议添加、硬件解传输协议、帧头可配置的功能；4.本方案所设计的智能串口芯片具备内部发送、接收存储器，便于CPU等设备的读写。5.本方案所设计的智能串口芯片具备接收数据监控存储器，便于系统设计中的调试和故障排查。6.本方案所设计的智能串口芯片具备异步串行通讯能力。7.本方案所设计的智能串口芯片具备8.多路独立的智能异步串口通讯能力。9.本方案所设计的智能串口芯片具有接收数据监控功能。
附图说明
图1为本发明高速智能串口芯片原理框图；
图2为传统422串口芯片原理框图；
图3为串口芯片中的寄存器功能描述；
其中：
(a)串行控制寄存器(UCR)；
(b)调制解调器控制寄存器(MCR)；
(c)波特率选择寄存器(BRSR)；
(d)命令寄存器(CMD)；
(e)状态寄存器(STU)；
(f)智能控制寄存器；
(g)错误状态寄存器；
(h)中断状态寄存器(IRQSTU)；
(i)中断屏蔽寄存器(IRQMSK)；
图4为串口芯片读写时序图；
图5为等待信号时序图；
其中：
(a)读信号有效到等待有效输出时序图；
(b)写信号有效到等待有效输出时序图；
(c)片选信号有效到等待有效输出时序图；
(d)片选以及读写信号无效到等待输出无效时序图；
图6为串口芯片接收模块工作流程图；
图7为串口芯片发送模块工作流程图；
图8为本发明高速智能串口芯片管脚分布图；
图9为高速智能串口芯片芯片版图。
具体实施方式
下面结合附图和具体实施例对本发明做进一步的说明：
如图1所示，高速智能串口芯片包括：发送模块、8位256K字节发送存储器、接收模块、两个8位256K字节接收存储器、8位256K字节接收数据监控存储器、波特率发生器六个部分。
其中8位256K字节发送存储器、两个8位256K字节接收存储器、8位256K字节接收数据监控存储器都为双口SRAM存储器。上述4个SRAM存储器都是一套读写端口连接上位机CPU，另一套读写端口连接发送模块或接收模块。外部输入的时钟信号输入到波特率发生器模块，产生的波特率信号和时钟信号用于控制发送模块和接收模块进行串行数据的发送和接收。
上述技术方案所述的两个8位256K字节接收存储器为2个容量为256字节的双口SRAM。接收存储器用于存储串口接收模块接收的数据。2个接收存储器都为双口SRAM，当接收存储器接收一帧数据时，2个接收存储器采用轮流交替的方式进行数据存储，用以避免CPU来不及读出数据而导致串口不能继续传输数据。2个接收存储器通过内部读写机制保障两套读写端口不会同时读写一个地址的数据。通过采用两个SRAM切换存储的设计，有效提高了串口数据接收的效率，降低CPU访问串口的频率，有利于提高系统的效率。
上述技术方案所述的8位256K字节接收数据监控存储器用于对串口接收到的数据的正确性进行检查，便于调试、排查技术故障。8位256K字节接收数据监控存储器存储的内容与当前串口接收到的数据一致。当串口传输的数据和CPU接收的数据不一致时，可以利用8位256K字节接收数据监控存储器进行数据的对比，便于系统设计中的调试和故障排查。
上述技术方案所述的波特率发生器用以产生16倍频的采样信号，用于发送/接收模块进行数据的发送和检测。其中接收采样信号的频率是发送信号的16倍，保障串口信号传输的稳定和正确。
本设计中芯片的地址线、数据线、读、写、片选、Ready端口与CPU连接，串口输出与其他串口芯片连接。
本发明串口芯片每路串口中都内部包括11个8位的寄存器，如表1所示。其中串行控制寄存器、调制解调器控制寄存器、波特率选择寄存器、智能控制寄存器、帧头1设置寄存器、帧头2设置寄存器为可读写寄存器。命令寄存器、中断屏蔽寄存器为只写寄存器，中断状态寄存器、错误状态寄存器、状态寄存器为只读寄存器。除帧头1设置寄存器、帧头2设置寄存器外各个寄存器功能描述如图3所示。帧头1设置寄存器、帧头2设置寄存器的内容为CPU写入的帧头内容。
表1.串口寄存器表及初始化值
如图4所示为本发明中串口读、写时序波形图，如图5所示为本发明中等待信号时序图。具体图中的各个时序参数如表2所示。
表2.读写时序表
如图6所示为串口芯片接收模块工作流程图。首先，接收模块判断是否接收开始，如果开始，对串行输入的帧头进行判断，如果第一帧头错，则停止接收；如果第二个帧头投，则停止接收。对于帧头接收模块只进行判断并不进行数据存储。之后该模块串行接收数据长度并存储到接收存储器，并根据数据长度设置内部状态机的工作次数，并每次累计校验和。之后接收数据，并存储到接收存储器，同时累计校验和。最后接收到的校验和与接收模块计算的校验比较，如果正确则结束工作，如果错误将错误发送到错误寄存器中。
如图7所示为串口芯片发送模块工作流程图。首先，发送模块根据命令寄存器的发送指令启动发送。其次，依次发送帧头1和帧头2。再次，发送模块依次读出发送寄存器中的数据，并将数据串行发送出去，并计算校验和。最后，串行发送计算出的校验和。
如图8所示，高速智能串口芯片管脚为72个Pad，每边18个Pad，芯片四角采用中芯国际提供的corner Pad进行Pad连接。Pad供电为3.3V电压，有4组专门的电源和地Pad为所有Pad进行供电；有4组为芯片核心供电的电源和地Pad。Pad中的输出信号都具有12mA的输出能力，具备驱动光耦电路的能力。本发明芯片芯片内部电源电压为1.8V，采用SMIC公司1P6MCMOS logic工艺设计，面积为2.5mm×2.5mm。
本发明的工作原理是：高速智能串口芯片工作分为发送和接收两部分。发送和接收可以同时进行，为全双工串口。
串行数据发送工作原理：上位机CPU将发送的一帧数据通过地址和数据总线写入，并且通过写入发送命令到串口中的发送命令寄存器启动串口的数据串行发送。上位机软件可以通过设置串口中的寄存器修改串口的波特率、校验方式、数据长度、帧头等参数。当串口收到发送命令时，串口根据写入的帧头和数据长度，依照发送模块的工作流程，串行将数据按协议发送出去。
上述技术方案所述的发送模块的功能为发送存放在发送存储器的数据，该模块的发送命令来自于CPU，当CPU启动发送命令时，发送模块根据CPU设置的帧头将数据按帧头、数据个数、具体数据、校验和的帧格式组成为一帧数据，并在输入时钟产生的波特率下，将一帧数据串行发送到串行通讯线上。
其中本发明涉及的串口的数据帧格式如下：
帧头1：55H(默认值)；
帧头2：AAH(默认值)；
数据长度N：从数据1～数据N的字节数，每字节8位，最大数据长度为255。
校验和：从数据1到数据N的累加和(字节)。
上述技术方案所述的8位256K字节发送存储器为一个容量为8位、256字节的双口SRAM。该双口SRAM存储器用于存储CPU写入的需要发送的一帧数据。发送存储器为双口SRAM，本发明内部的读写机制逻辑设计，保障两套读写端口不会同时读写一个地址的数据。CPU对串口发出片选信号、地址信号、数据，将需要串行通信的数据写入本发明中的发送存储器中，包括数据长度在内，最长数据长度为256个字节。
接收工作原理：串口数据线没有数据时保持为高电平，当串口数据线变为低电平时，接收模块对信号进行采样。当连续采用8次都为低电平，则判断为数据接收开始。之后，按照接收模块的工作顺序，依次将串行输入的帧头、数据个数、数据存储到接收存储器中。并且计算数据中的校验和是否与传输过来的校验和一致，如果一致则存入的数据可以让上位机CPU读取，如果不一致则发送重发信号，重新接收数据。
上述技术方案所述的接收模块的功能为接收串口发送过来的数据，并将数据存储到接收存储器中，便于CPU读取。该模块在接收串行通讯线由高变低之后开始对起始位、帧头等进行判断，这些判断都是采用串口内部逻辑进行实现的，不需要CPU进行判断。如果帧头或信号线上的抖动都将不能启动接收模块的接收功能。当接收到正确的起始位和帧头之后，接收模块启动串行数据接收，按照上面设计的帧格式，将帧头和校验和去掉，并判断校验和是否与传来的校验和一致，如果一致将数据存入接收接收存储器和接收数据监控存储器，如果不一致将发出重发信号，重新接收数据。上述功能同样是在本发明内部实现，无需CPU操作。接收数据监控存储器的数据能够被单独读取。
本发明涉及的高速智能串口芯片可以实现最高2.5Mbit/s的串行信号传输。并且通过加入智能串行协议添加和解算，加强串口芯片信号传输的可靠性和安全性。在同一芯片中可以集成多路的上述智能串口，例如，集成6路智能串口，采用SMIC 0.18um 1P6M logic工艺制造。采用CQFP80引脚封装，具有小型化、集成化、低功耗的特点。
Claims (6)
1.一种高速智能串口芯片，包括：发送模块、发送存储器、接收模块、接收存储器，波特率发生器；其特征在于：
发送存储器包括：一个8位256K字节双口SRAM存储器；接收存储器用于存储串口接收模块接收的数据；当接收存储器接收一帧数据时，2个接收存储器采用轮流交替的方式进行数据存储。
2.如权利要求1所述的一种高速智能串口芯片，其特征在于：
上述波特率发生器产生16倍频的采样信号，用于发送/接收模块进行数据的发送和接收；其中采样接收信号的频率是此接收信号被发送时频率的16倍。
3.如权利要求2所述的一种高速智能串口芯片，其特征在于：所述的高速智能串口芯片还包括：接收数据监控存储器，上述的接收模块将接收到的数据同时存入接收存储器和接收数据监控存储器；接收数据监控存储器的数据能够被单独读取。
4.如权利要求3所述的一种高速智能串口芯片，其特征在于：高速智能串口芯片中的接收模块在接收串行通讯线由高变低之后开始对起始位、帧头等进行判断；当接收到正确的起始位和帧头之后，接收模块启动串行数据接收，将帧头和校验和去掉，并判断校验和是否与传来的校验和一致，如果一致将数据存入接收接收存储器和接收数据监控存储器，如果不一致将发出重发信号，重新接收数据。
5.如权利要求4所述的一种高速智能串口芯片，其特征在于：
其中高速智能串口芯片传输的数据帧格式如下：
数据长度N：从数据1～数据N的字节数，每字节8位，最大数据长度为255；
校验和：从数据1到数据N的累加和，为字节；
帧头1和帧头2能够设定。
6.如权利要求5所述的一种高速智能串口芯片，其特征在于：
默认设定：帧头1为55H；帧头2为AAH。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20130327 |