JP2001523856A - オンチップメモリにおけるデータ健全性のためのｃｒｃを用いる方法および装置 - Google Patents

Abstract

(57)【要約】 改良した通信チャンネルシステムおよびその方法が述べられている。通信チャンネルシステムは、デュアルポート１１６を有するチャンネルノード１２２０を含み、各ポートはファイバチャンネル調整ループ通信チャンネル１２５０をサポートしている。巡回冗長コード（ＣＲＣ）を含み、ファイバチャンネルループ１２５０から受信されたフレームは、オンチップ１１０バッファ１１９に格納され、フレームがバッファから読み出される際に、フレームの健全性を保証するために、健全性装置５９６により検査される。様々な実施例では、ＣＲＣを持つデータフレームがデータフレームバッファ５５に格納され、もしくはＣＲＣを持つ非データフレームが非データフレームバッファ５３又は５３′に格納される。

Description

【発明の詳細な説明】

【０００１】 （発明の属する技術分野） 本発明は、大容量記憶装置の分野に関するものである。特に、本発明は、改良
されたファイバチャンネル調整ループ（「ＦＣ−ＡＬ」）装置と、オンチップメ
モリにおけるデータ健全性を維持し、もしくは検査するためにファイバチャンネ
ル巡回冗長検査情報を用いる方法に関する。

【０００２】 （従来の技術） あらゆるコンピュータシステムの主要な要素として、データを格納する装置が
ある。コンピュータシステムは、データを格納するための多くの様々な装置を含
んでいる。コンピュータシステムで、多量のデータを格納するための１つの共通
な場所が、ディスクドライブ上に設けられている。ディスクドライブの最も基本
的な部分は、回転するディスク、ディスク上を様々な位置にトランスデューサを
移動させるアクチュエータ、そしてディスクにデータを書き込んだりディスクか
らデータを読み出すために用いられる回路である。ディスクは、また、確実にデ
ィスク表面からデータを取り出したり、ディスク表面にデータを書き込めるよう
にデータをコード化するための回路を有している。マイクロプロセッサは、デー
タ要求元のコンピュータに対してデータを送り戻し、要求元のコンピュータから
データを取得しディスクに格納することに加え、ディスクドライブの動作のほと
んどの部分を制御する。

【０００３】 ディスクドライブとコンピュータシステムの他の部分との間でデータを転送す
るためのインターフェースは、通常、小型計算機システムインターフェース（「
ＳＣＳＩ」）あるいはファイバチャンネルのようなバスあるいファイバチャンネ
ルンネルである。この種のインターフェースのある側面は、異なる製造者から供
給される様々な装置が相互接続でき、すべての装置が共通のインターフェースに
接続できるように、しばしば標準化されている。このような標準は、通常、米国
規格協会（「ＡＮＳＩ」）のような組織の標準化委員会によって取り決められる
ものとなっている。

【０００４】 様々な記憶装置と様々なコンピュータとの間でデータを交換するための１つの
標準化されたインターフェースが、ファイバチャンネルである。いくつかの実施
例では、ファイバチャンネル規格には、（後述の）調整ループが含まれている。
実施例では、ファイバチャンネル規格は、データ転送を制御するためのＳＣＳＩ
に類似したプロトコルをサポートしている。

【０００５】 ファイバチャンネルは、小型計算機システムインターフェース（「ＳＣＳＩ」
）ベースの設計に比べ、顕著な利点をもたらすものである。ファイバチャンネル
は、従来のＳＣＳＩベース設計での毎秒２〜２０メガバイトのものに比べ、現状
は、毎秒約１０６メガバイトに到達するようなより高い帯域幅を提供する。また
、通常のＳＣＳＩベース環境では、最大７〜１５個の装置への対応だったものに
対し、ファイバチャンネルは、１２６個の装置まで（ホストを含めて）接続する
ことができるような、より高い接続性を提供する。ファイバチャンネルは、単一
のコネクタで接続でき、スイッチを必要としないものである。ＳＣＳＩベース環
境では、最長２５ｍまでの距離が限界であるのに比べ、同軸の電導体を用いたフ
ァイバチャンネルでは、最大３０ｍの距離を隔てた装置間で動作し、さらに、チ
ャンネル全体に光ファイバを用いると、１０ｋｍにまで距離を延長することがで
きる。ＳＣＳＩ環境では、データ転送でのエラーは、パリティを用いて検出され
るが、一方、ファイバチャンネルでは、現状の不均衡と巡回冗長検査（「ＣＲＣ
検査」）情報とによって特定される。より詳しい情報は、米国特許番号５，８０
２，０８０、名称「マルチポート設計におけるＣＲＣ発生器を用いたＣＲＣ検査
」および、米国特許番号、５，６６３，７２４、名称「１６Ｂ／２０Ｂエンコー
ダ」に記載されており、両者ともに本発明者ウエストバイ（Ｗｅｓｔｂｙ）によ
る発明であり、ともに、本発明出願人シーゲート・テクノロジー社からの出願で
ある。

【０００６】 ファイバチャンネル（「ＦＣ−ＡＬ」）は、バイト指向のＤＣ平衡（０，４）
ランレングス限定８Ｂ／１０Ｂパーティションのブロック転送コード手順を採用
した工業規格システムである。ＰＣ−ＡＬは、１０６．２５ＭＨｚのクロック周
波数で動作する。８Ｂ／１０Ｂエンコーダ／デコーダの一形態が、１９８４年１
２月４日に特許された米国特許第４，４８６，７３９号、発明者フランゼック（
Ｆｒａｎａｓｚｅｋ）他による「バイト指向ＤＣ平衡（０，４）８Ｂ／１０Ｂパ
ーティションブロック転送コード」に記載されている。

【０００７】 （発明が解決しようとする課題） ファイバチャンネル（ＦＣ−ＡＬ）は、それぞれがノードと呼ばれる複数装置
を、互いに接続させることができる。ノードは、コンピュータシステムの装置（
コンピュータ、ワークステーション、プリンタ、ディスクドライブ、スキャナ等
）のいずれかであってよく、それ自身がファイバチャンネル「トポロジー」（詳
細は後述）に接続できるようなインターフェースを有している。各ノードは、他
のノードへのアクセスを提供するＮＬポート（「ノード・ループポート」）と呼
ばれる少なくとも１つのポートを持っている。２つ以上のポートを接続しあう要
素は、一括して「トポロジー」あるいは「ループ」と呼ばれる。各ノードは、与
えられたトポロジーあるいはループ内の他の全てのノードと通信し合う。

【０００８】 ポートは、それらを通してデータがファイバチャンネル上を通り、他のノード
（外部世界）のポートに到達することができる、ファイバチャンネルノードでの
コネクションである。典型的なファイバチャンネルドライブは、ドライブのノー
ド内に組み込まれた２つのポートを持っている。各ポートは、一方がポートに情
報を取り込み、他方がポートから情報を出すための、一組のファイバを持ってい
る。各ファイバは、シリアルデータ接続であり、本実施例では、各ファイバは、
実際には、同軸ケーブル（例えば、ノードが互いに近接しあっている場合に用い
られる同軸の銅線）である。また、他の実施例では、ファイバは、その経路の少
なくともいくつかの部分のために用いられる光ファイバとして実装される（例え
ば、異なる筐体や、特に、異なる建物にあるノードのように、かなりの距離をお
いてノードが分けられている場合）。各ポートに接続される一組のファイバ（一
方はデータをポートに取り込み、他方はデータをポートから出す）は、「リンク
」と呼ばれ、各トポロジーの一部である。リンクは、「フレーム」内に詰め込ま
れた情報や信号を、ノード間で送信する。各リンクは、複数のフレーム種類（例
えば、初期化、データ、制御のフレーム）を扱うことができる。

【０００９】 各ファイバは、一方向にのみデータを送信するため、ノードは、ループに沿っ
て、互いに接続されていて、ここでは、各ノードが送信すべきデータを持ってい
る際には、各ノードは、ループを制御するために互いに調整して動作しなければ
ならない。「調整して動作する」とは、ノードに対して、どのノードがループを
制御する権利を持つのかを調整し決定するプロセスのことである。ファイバチャ
ンネル調整ループは、ハブやスイッチを使わずに、複数のノードをループに接続
する。ノードのポートは、調整動作を用いて、一対一のデータ送信回路を確立す
る。ＦＣ−ＡＬは、分散トポロジーであり、ここでは、各ポートには、少なくと
も、回路を確立するのに必要な最小限の機能が含まれている。調整ループトポロ
ジーは、ノードポート数が２から１２６までのノードを接続するのに用いられる
。

【００１０】 いくつかの実施例では、各ノードは、冗長性を与える二重ポート（それぞれが
、分離したループに接続されている）を持っており、これにより、もし一方のル
ープが故障しても、他方がループの役目を果たすことができる。二重ポートによ
って、２つのホスト（例えば、２つのホストコンピュータ）が、１つのドライブ
を共有することも可能となる。

【００１１】 典型的な、第１および第２世代のＦＣ−ＡＬドライブでは、２つのポートが、
フレーム検証とフレーム生成論理を共有していた。これは、もし一方のポートが
フレームを送受信しているならば、代替するポートが実質的に閉じている状態と
なり、（なぜならば、このポートは、同時には、フレーム検証とフレーム生成論
理を使えないからである）従って、代替するポートはフレームを送出するための
ホスト−バスアダプター許可を強制的に拒否することを意味している。いくつか
のホスト−バスアダプターは、継続して調整動作を行い、基本ポートが閉じるま
で幾度もフレームを送出することを試みなければならないものであった。また、
ドライブは、一度にひとつのポートのみを使って送信できるのみであった。いく
つかの場合には、所定のポートでの送出データ送信は、他方の（代替の）ポート
を使っての応答送出とループ初期化のために中断せざるを得ないものであった。

【００１２】 （ＣＲＣの背景） 多くのデータ送信動作は、誤り検査を用い、これにより、送出するヘッダとペ
イロードのデータにもとづくエラーコードを検査し、受信するヘッダとペイロー
ドのデータの健全性を検証する。このような誤り検査手順のある種のものは、巡
回冗長コード（「ＣＲＣ」）情報を用いる。ＣＲＣ誤り検査を用いる典型的な回
路には、受信するデータワードの健全性を検証するＣＲＣチェッカと、送信され
ているディジタルワードのためのＣＲＣ情報を生成するＣＲＣ発生器を含んでい
る。多重ポート設計では、ＣＲＣチェッカとＣＲＣ発生器は、受信ディジタルワ
ードの検証処理と、送信中の各ディジタルワードのためのＣＲＣ情報の生成処理
が各ポートで可能となるように、有効でなければならない。多くのアプリケーシ
ョンでは、回路あるいはループインターフェースモジュールは、一度に、一方の
みのポートを経由して送信する。例えば、マルチポートインターフェースモジュ
ールを介してコンピュータネットワークと通信するディスクドライブサブシステ
ムは、いかなる時にも、単一のポートのみを介してデータの準備と送信を行う。
しかし、ループインターフェースモジュールは、所定の時には、複数のポートを
介してデータを受信しようとしてもよい。

【００１３】 複数のポートを通してデータを受信するためのひとつの方法は、ひとつのポー
トがデータを受信中には、単純に、他のポートからのデータの受け入れを禁止す
ることである。この方法は、ＣＲＣチェッカやフレーム検証論理のような共通資
源が複数のポート間で共有できるようにするものである。データを受信する第１
のポートは、他のポートを排除するために、共通資源の使用状況を把握し、他の
ポートでのデータの受信が禁止される。従って、到着するデータは、他のポート
では受信されず、他のポートは、データ送信機能に制限を受ける。この方法では
、他のポートが、データ送信要求に応じて、「ビジー」状態を受信し、第１のポ
ートが実行中の動作を完了して共通資源を解放するまでは、幾度もデータ送信要
求の手順を繰り返すことが要請されるものであった。

【００１４】 （ループ初期化の背景） 複数のループネットワークでは、エラー状態が検出された後や、ループインタ
ーフェースモジュールがチャンネルに接続されたり、あるいは、ファイバチャン
ネルに電源が投入されたときには、ループを初期化する必要がある。初期化は、
通常、ループ初期化データをループ上に送出することによって行われる。しかし
、もしループに接続されたループインターフェースモジュールが、他のループに
接続されたポートを介して、すでにデータを受信中であるならば、当該のループ
インターフェースモジュールは、ループ初期化データを受信することはできない
。通常は、このような状況では、データ転送は中断され、ループ初期化が先ず行
われる。他の例としては、ループ初期化が中断し、他のループ（二重ループノー
ドのループ）がデータ受信を完了するまで、連続して初期化をリトライするモー
ドに移行する。さらに、もし、ループインターフェースモジュールが、一度にひ
とつのループ上でのみデータを受信できるとすれば、ループ初期化がひとつのチ
ャンネルで行われている間は、モジュールは他のポートを介してはデータを受信
できなくなる。

【００１５】 ファイバリンクは、コンピュータネットワークの様々な装置間のデータ送信に
関連して、注目を集めている。特に、ファイバチャンネルは、より広い帯域幅を
もち、優れた接続性、モジュールの接続の容易性、長い送信距離等の点で、小型
計算機システムインターフェース（「ＳＣＳＩ」）バスに対して、顕著な優位性
を持っている。例えば、典型的なＳＣＳＩバスは、２５ｍまでの延長距離の中で
、１５モジュールまでを扱うことができるが、これに対し、ファイバチャンネル
は、電気的な送信路を用いた場合にはモジュール間の距離を約３０ｍまでとし、
あるいは、光送信路を用いた場合にはモジュール間の距離を１０ｋｍまでとして
、１２６モジュールまで扱うことができる。従って、例えば、毎秒テラバイトの
ピークデータ送信レートを達成するためには、７０本のＳＣＳＩバスが必要にな
るところであるが、ファイバチャンネルでは約１０本を必要とするのみである。

【００１６】 他のチャンネルに影響を与えるデータ送信負荷を抑えるために、できるだけ速
やかにチャンネルを使用状態に立ち上げる（即ち、「初期化する」）ことが重要
である。

【００１７】 従って、マルチポートループインターフェースモジュールがデータと非データ
フレームを複数のチャンネル上で同時に受信できるよう、あるいは、他のチャン
ネルでデータ受信しながら１つのチャンネル上でフレームを送信できるように、
あるいは、複数のチャンネル上で初期化および応答フレームを同時に送信できる
ように配慮する必要がある。また、ワンチップバッファ内に格納されたデータに
ついては、より良い改善されたデータ検査能力が必要とされている。

【００１８】 （課題を解決するための手段） ワンチップメモリ中のデータ健全性のためのＣＲＣを用いるための方法と装置
を提供する。ファイバチャンネルからフレームとともに受信された巡回冗長コー
ド情報が、オンチップバッファに格納され、後に、フレームバッファに存在する
間にデータの健全性を保証するために検査される。様々な実施例では、ＣＲＣ情
報とともにデータフレームは、データフレームバッファに格納され、かつ／また
は、非データフレームはＣＲＣ情報とともに、受信非データフレームバッファに
格納される。ループ初期化と応答のための専用の送信フレームバッファを含む改
良された通信チャンネルシステムについては、後に詳述する。このような専用の
送信フレームバッファを有することにより、他方のポートがデータフレームを送
信あるいは受信中に、デュアルポートノードの一方のポートが初期化、あるいは
応答フレームを送信できるものとなる。専用の受信バッファもまた、２ポートノ
ードの各ポートに対して設けられる。フレームとともにファイバチャンネルから
受信した巡回冗長コード情報は、３つのフレームバッファの１つに格納される。
これらのデータとＣＲＣは、後で、フレームバッファに存在する間にデータの健
全性を保証するために検査される。ループの制御のための調整に要する時間を減
らすために、プログラミングにより選択的に決定された最小量のデータ（プログ
ラム可能なデータと称す）が送信のために利用可能である限り、ループの制御は
維持（即ち、ループ接続は開状態を保持）される。

【００１９】 本発明は、オンチップメモリ中でのデータ健全性のためのファイバチャンネル
巡回冗長コード（ＣＲＣ）を用いるための通信チャンネルシステムを提供するも
のである。本システムは、第１のポートと第２のポートを有し、各ポートはファ
イバチャンネル調整ループ通信チャンネルをサポートし、各通信チャンネルは通
信チャンネル上のデータ送信中に巡回冗長コードを含む、第１のチャンネルノー
ドを含んでいる。本システムは、第１のチャンネルノードにオンチップで位置し
、フレームと、受信されたフレームに対応したＣＲＣとを通信チャンネルから受
信するオンチップフレームメモリと、オンチップフレームメモリ中に存在する受
信されたフレームのデータ健全性検査のための受信された対応したＣＲＣを用い
る健全性装置を含んでいる。

【００２０】 本システムの１つの変形は、さらに、動作中にオンチップフレームメモリと健
全性装置とを結合するオフチップメモリと、受信したフレームをオンチップメモ
リからオフチップメモリに移動させる間に巡回冗長コードを検証する検証装置中
の検証回路とを含んでいる。

【００２１】 このような実施例は、さらに、データがオフチップメモリからオンチップメモ
リに移動する際に、パリティを生成しデータに付与するパリティ生成回路を含み
、ここで健全性回路は、さらに、データのフレームをオフチップメモリに移動さ
せる間に、巡回冗長コードを検査し取り除く。この実施例の他の様態では、オン
チップフレームメモリは、さらに、巡回冗長コードを含まないデータフレームを
オフチップメモリから受信し、また、システムは、さらに、オフチップメモリか
ら受信したデータフレームに基づき巡回冗長コードを生成するＣＲＣ発生器と、
生成された巡回冗長コードを含むデータフレームをオフチップメモリから通信チ
ャンネル上に送信する送信機を含んでいる。さらに他の実施例では、送信すべき
データフレームを、オフチップメモリからオンチップメモリに転送し、パリティ
を付与するもののＣＲＣ情報は含めずに、オンチップメモリに格納する。そのよ
うな一実施例では、通信チャンネルからオンチップメモリに転送された受信デー
タフレームを、ＣＲＣは付与するもののパリティ情報は含めずに、オンチップメ
モリに格納する。

【００２２】 １つの変形として、本発明によりシステムを構築し、ここでは、該システムは
、さらに、動作中に第１のチャンネルノードと結合する磁気ディスク記憶装置と
、動作中に第２のチャンネルノードと結合するコンピュータシステムとを含むも
のとする（即ち、コンピュータシステムは第２のチャンネルノードを有するもの
とする）。第２のチャンネルノードは、動作中に第１のチャンネルノードと結合
し、通信チャンネルを介して、第１のチャンネルノードと第２のチャンネルノー
ドとの間でデータを転送する。

【００２３】 本発明の他の観点は、ディスクドライブを提供する。ディスクドライブは、回
転ディスクと、回転中のディスクと交渉をもつトランスデューサと、第１のポー
トと第２のポートを有する第１のチャンネルノードを含み、各ポートはファイバ
チャンネル調整ループ通信チャンネルをサポートする。各通信チャンネルは、通
信チャンネル上のデータ送信に巡回冗長コードを含んでいる。第１のチャンネル
ノードは、データと通信するためのトランスデューサと動作中に結合する。ディ
スクドライブは、第１のチャンネルノードにオンチップで位置し、フレームと、
受信したフレームに対応したＣＲＣを通信チャンネルから受信するオンチップフ
レームメモリと、オンチップメモリ中に存在する受信フレームのデータ健全性を
検査するために、受信した関連ＣＲＣを用いる健全性装置を含んでいる。一実施
例では、ディスクドライブは、さらに、動作中にオンチップフレームメモリと健
全性装置と結合するオフチップメモリと、受信したフレームをオンチップメモリ
からオフチップメモリに移動させる間に巡回冗長コードを検証する検証装置中の
検証回路とを含んでいる。

【００２４】 本発明のさらに他の観点は、通信方法を提供する。本方法は、（ａ）第１のチ
ャンネルノードの第１ポートと第２ポートのそれぞれの上で、ファイバチャンネ
ル調整ループ通信チャンネルをサポートし、（ｂ）通信チャンネルからフレーム
を受信し、ここで、受信したフレームは、受信したフレーム中の他のデータに基
づく巡回冗長コードを含み、（ｃ）巡回冗長コードを含む受信フレームをフレー
ムバッファに格納し、（ｄ）フレームバッファとは独立したメモリに、受信フレ
ームを格納し、（ｅ）受信フレームを独立したメモリに転送する間に、巡回冗長
コード（ＣＲＣ）を検証することにより、受信フレームの正しさを検査するステ
ップを含んでいる。

【００２５】 一実施例では、本方法は、（ｆ）送信すべきフレームをオンチップフレームバ
ッファに載せ、（ｇ）送信すべきフレーム中のデータに基づき巡回冗長コードを
生成し、（ｈ）巡回冗長コードを含み、送信すべきフレームを通信チャンネルに
送信するステップを含んでいる。本方法の一実施例では、搭載ステップ（ｆ）は
、さらに、（ｆ）（ｉ）送信すべきフレームのデータのパリティを生成し、（ｆ
）（ｉｉ）送信すべきフレームのデータにパリティを付与し、移動ステップ（ｄ
）は、さらに、（ｄ）（ｉ）受信フレームを独立したメモリに移動させる間に巡
回冗長コードを取り去るステップを含むものである。本方法の他の実施例では、
受信ステップ（ｂ）は、さらに、（ｂ）（ｉ）受信フレームを通信チャンネルか
ら受信している間に、巡回冗長コードを検証することにより、受信フレームの正
しさを検査するステップを含むものである。

【００２６】 一実施例では、本方法は、さらに、（ｉ）ファイバチャンネル調整ループ通信
チャンネルを介して、動作中に第１のチャンネルノードと結合する磁気ディスク
記憶装置と第２のチャンネルノードを有するコンピュータシステムとの間で、デ
ータを転送するステップを含み、ここで、第２のチャンネルノードは、通信チャ
ンネルによって、動作中に第１のチャンネルノードと結合する。

【００２７】 本発明の、さらに他の観点は、第１ポートと第２ポートを有するチャンネルノ
ードを含み、各ポートは、ファイバチャンネル調整ループ通信チャンネルをサポ
ートし、各通信チャンネルは、通信チャンネル上のデータ送信中に巡回冗長コー
ドを含む、通信チャンネルシステムを提供する。本システムは、また、巡回冗長
コードを含むフレームを、チャンネルノードから受信するバッファと、バッファ
とは独立したオフチップメモリとを含む。本システムは、また、受信フレームを
バッファからオフチップメモリに移動させ、受信フレームをオフチップメモリに
移動する間に巡回冗長コード（ＣＲＣ）を検証することにより、受信フレームの
正しさを検査するための手段（本明細書全体で記述されるものとして）を含んで
いる。一実施例では、本移動手段は、さらに、フレームが検査されオフチップメ
モリに移動される際に、ＣＲＣを取り除くための手段を含んでいる。

【００２８】 このように、本発明は、フレームが１つ以上の専用の非データバッファならび
に専用のデータバッファに格納される際に、フレームと、フレームの受信ＣＲＣ
との間の調和をとることにより、データ検査能力の顕著な向上を図るものである
。他の実施例では、２つの非データバッファが設けられ、デュアルポートファイ
バチャンネルインターフェースノードの両方の入力ファイバ上で同時に受信する
ように動作する。いくつかの実施例では、１つのデータバッファが設けられ、デ
ュアルポートファイバチャンネルインターフェースノードのいずれか一方の入力
ファイバ上で受信するように動作する。いくつかの実施例では、フレームをオン
チップバッファからオフチップメモリに移動させている間に、フレームの巡回冗
長コードを検証する、単一のＣＲＣチェッカーが（コスト削減のために）設けら
れる。いくつかの実施例では、それぞれの送信路上に（コスト削減のために）、
フレームをオンチップバッファからファイバチャンネルに移動させている間に、
適切な巡回冗長コードを生成する、単一のＣＲＣチェッカーが設けられる。

【００２９】 （発明の実施の形態） 以下、好適な実施様態を詳細に説明する中では、添付の図を引用し、本発明を
実施する特定の実施様態を例証によって示す。なお、本発明の主旨を逸脱するこ
とがなければ、他の実施様態も用いることができ、構造的な変更も可能である。
本出願で説明する発明は、ハードディスクドライブ、ＺＩＰドライブ、フロッピ
ーディスクドライブ、光ディスクドライブ、ＣＤＲＯＭ（「コンパクトディスク
・リードオンリー・メモリ」）ドライブ、他の種類のドライブを含む全ての種類
のディスクドライブ、およびＲＡＩＤ構成（廉価な独立したディスクドライブの
冗長配列）のようなドライブシステムや他の装置に有用である。ここで、データ
は、ドライブと他の装置や情報処理システムとの間で通信される。いくつかの実
施例では、本発明は、（複数のファイバチャンネルループを互いに接続するため
に用いられる）ハブやスイッチ、ワークステーション、プリンタ、他の装置、あ
るいはファイバチャンネル調整ループに接続される情報処理システムなどの、ノ
ードインターフェースでの非ディスク装置として有用である。

【００３０】 以下は、本発明を記述する４つの相互に関係をもつセクションである。 Ｉ．ループ初期化と応答のための専用フレームバッファ、II．フレームを受信す
るための専用フレームバッファ、III．オンチップメモリ中のデータ健全性のた めのファイバチャンネルＣＲＣの使用、IV．調整ループのオーバーヘッドを減少
させる方法および装置。セクションIVは、基本的に本発明の詳細に関するセクシ
ョンであるが、他のセクションも、発明の全体の環境に関わる適切な情報を提供
するものである。図１は、ファイバチャンネル・ノードインターフェースをもつ
ディスクドライブ１００のブロック図である。

【００３１】 図１と図２を参照すると、ファイバチャンネル・ループインターフェース回路
１２２０は、ループ初期化と応答のための専用送信フレームバッファ７３を含ん
でいる。（「ループ初期化」は、ファイバチャンネルループを初期化する１つ以
上の特定の非データフレームの系列を送信することにより（また、これらのフレ
ームに対する応答を監視することにより）行われる。「応答」は、他のノードか
らのコマンドあるいは問い合わせに応答して送られる非データフレームである。
）ファイバチャンネル・調整ループ通信チャンネル１２５０（ループ１２５０も
しくはファイバチャンネルループ１２５０と称する）は、ディスクストレージ装
置１００とコンピュータ１０２あるいは他の情報処理装置との間でデータ交換す
るのに用いることができる。一実施例では、ファイバチャンネルループ１２５０
は、シリアル通信チャンネルであり、他の実施例では、ファイバチャンネルルー
プ１２５０を実装するために２つ以上の平行線（あるいは、ファイバ）が用いら
れる。このような専用の送信フレームバッファ７３によって、他のポートがデー
タフレームを送受信している間にも、デュアルポートノード１２２０の１つのポ
ート１１６が初期化および応答フレームを送信できるようになる。ポート１１６
はシリアルラインで、一方の信号線１１７は入力するデータ用であり、他方の信
号線１１８は出力するデータ用であり、両方の信号線１１７、１１８は通信チャ
ンネルループ１２５０に接続され、その一部を形成している。受信専用バッファ
（５３、５３′および５５）もまた、２ポートノードの各ポート１１６に設けら
れる。ダッシュを附した引用数字（例えば、５３′）をもつ各ブロックは、ダッ
シュのつかない対応したブロック（例えば、５３）と同一の機能を持つが、分離
したループポートあるいは通信チャンネルに用いられることを表している。フレ
ームとともにファイバチャンネル１２５０から受信された巡回冗長コード情報は
、１つ以上のフレームバッファ（５３、５３′および５５）の１つに格納され、
データの健全性を保証するために、フレームバッファ（５３、５３′または５５
）に入っている間に後で検査される。ループ１２５０の制御は、ループ１２５０
の制御のための調整に使われる全体時間を抑制するために、データのプログラム
可能な量が送信に有効である限り、維持される（即ち、該ループ接続はオープン
に保持される）。

【００３２】 いくつかの実施例では、ディスクドライブ１００は、１つ以上のディスクプラ
ッタ１３４、一ディスクプラッタ当り１つ以上の磁気読み書きトランスデューサ
１５０とアーム駆動アセンブリ１２６を有する磁気記憶ヘッドディスクアセンブ
リ（「ＨＤＡ」）１１４を含んでいる。トランスデューサ（あるいは、「ヘッド
」）とＨＤＡインターフェース１１３の間の信号は、ディスクプラッタ１３４と
の間のデータを送信する。このように、いくつかの実施例の「ディスクドライブ
」（例えば、図１のディスクドライブ１２５６）は、ＨＤＡ１１４とＨＤＡイン
ターフェース１１３（例えば、従来のＳＣＳＩドライブ）とを含み、１つ以上の
このような従来のディスクドライブ１２５６は、図１に示すように、ループある
いはファイバチャンネルトポロジーへ接続するために、外部ノードインターフェ
ース１２２０に接続される。他の実施例では、「ディスクドライブ」というもの
は、図２のディスクドライブ１００によって代表されるものであり、これは、デ
ィスクドライブ１００全体の中に、ディスクドライブ１２５６とともに統合され
たノードインターフェース１２２０を含んでいる。一実施例では、データは、次
々に、オフチップバッファ１１１から、またオフチップバッファ１１１に対して
送信される。本発明は、本実施例で示されて、それぞれのポート（すなわち、バ
ッファ５３、５３′）について受信非データフレームバッファ５３（代わりに、
到着非データバッファ５３と称する）を含む専用オンチップバッファ１１９と、
一実施例では、両方のポートにより同時に用いられることが可能な（他の実施例
では、一度には、単一のバッファが１つのポートのみによって使われる）送信フ
レームバッファ７３と、ＣＲＣチェッカー５９６（図１１参照）とともに共有デ
ータフレームバッファ５５を提供する。以下、詳説する一実施例では、送信フレ
ームバッファ７３の４０ワードが、ポートＡのために予約され、４０ワードがポ
ートＢのために予約される、これにより、両方のポートが同時に初期化可能とな
る。この実施例は、それぞれのバッファが各ポートに対応し、同時に使用するこ
とが可能な２つの独立した４０ワード送信フレームバッファを持つことに相当す
る。この実施例では、これらのワードのそれぞれは、３６ビットワード（３２デ
ータビットと４パリティビット）である。

【００３３】 ファイバチャンネルループ１２５０からデータフレームとともに受信されたＣ
ＲＣ健全性検査情報は、データフレームバッファ５５の中にデータとともに格納
され、次に、データがデータフレームバッファ５５の外に読み出される時に検査
され、データフレームがデータフレームバッファ５５の中にある時、あるいはデ
ータフレームの送信過程の初期段階のいずれかの場所で起こり得るデータ障害の
ための検査を提供する。同様に、ファイバチャンネルループ１２５０から非デー
タフレームとともに受信されたＣＲＣ健全性検査情報は、非データフレームバッ
ファ５３（または、５３′）の中にデータとともに格納され、次に、データが非
データフレームバッファ５３（または、５３′）の外に読み出される時に検査さ
れ、非データフレームが非データフレームバッファ５３（または、５３′）の中
にある時、あるいはデータフレームの送信過程の初期段階のいずれかの場所で起
こり得るデータ障害のための検査を提供する。マイクロプロセッサ１１２は、な
にがしかの適当な高速プロセッサであり、ディスクドライブ１００内のデータ送
信、ルーティング、信号処理、誤り回復などの全体の制御を助けるために用いら
れる。本発明では、ファイバチャンネル・インターフェースチップ１１０は、以
下に説明するように、改良されたフレームバッファ、エラー検査およびループ調
整を提供する。

【００３４】 一実施例では、ループポートトランシーバブロック１１５（即ち、１１５およ
び１１５′）は、そこに接続されたファイバチャンネルループ１２５０（図２参
照）へのポートＡとポートＢを介したデータ送信を、直列化および並列化するポ
ートトランシーバを含む。いくつかの実施例では、トランシーバ１１５は、外部
トランシーバとして与えられ、他の実施例では、これらのトランシーバはブロッ
ク１１０内のチップ上に配される。いくつかの実施例では、右側のインターフェ
ース（即ち、図１のトランシーバ１１５および１１５´の右側に位置するもの）
は、１０ビット長のパラレル入出力信号である。他の実施例では、これらは２０
ビット長のものもある。ブロック１１０、１１１、１１２、ポートＡトランシー
バ１１５とポートＢトランシーバ１１５′とが一体となって、ファイバチャンネ
ルノードインターフェース１２２０を構成する。いくつかの実施例では、ポート
トランシーバ１１５、１１５′は、シングルチップ１１０の内部に統合されてい
るものもある。他の実施例では、直列化および並列化する機能を含んでいるポー
トトランシーバ１１５、１１５′は、チップ１１０とは独立した回路の上に実装
されているものもある。

【００３５】 他の実施例では、トランシーバ１１５は、シリアルループ１２５０とチップ１
１０間の単なるインターフェースとしているものもあり、そこでは、１０ビット
長あるいは２０ビット長さのデータへの直列化および並列化がチップ上で行われ
る。

【００３６】 図２は、コンピュータシステム１２００の概要図である。有利なことに、本発
明はコンピュータシステム１２００に用いることに非常に適している。コンピュ
ータシステム１２００は、電子システムあるいは情報処理システムとも呼ばれ、
中央処理装置（ＣＰＵ）、メモリ、およびシステムバスを含んでいる。コンピュ
ータシステムは、中央処理装置１２０４、ランダムアクセスメモリ（ＲＡＭ）１
２３２、および、中央処理装置１２０４とランダムアクセスメモリ１２３２とを
通信上で結合するためのシステムバス１２３０を有するＣＰＵ情報処理システム
１２０２を含んでいる。ＣＰＵ情報処理システム１２０２は、ファイバチャンネ
ルノードインターフェース１２２０を含んでいる。１つ以上のディスクストレー
ジ情報処理システム１００から１００′のそれぞれは、１つ以上のディスクドラ
イブ装置１２５６とファイバチャンネルノードインターフェース１２２０を含ん
でいる。

【００３７】 いくつかの実施例では、複数のディスクドライブ１２５６が、例えば、ＲＡＩ
Ｄ（廉価な独立したディスクドライブの冗長配列）構成での単一のノードインタ
ーフェース１２２０に接続されており、装置１００′は、ディスクドライブのＲ
ＡＩＤ配列である。ＣＰＵ情報処理システム１２０２は、また、内部入出力バス
１２１０と、入出力バス１２１０に付属する１２１２、１２１４、１２１６等の
いくつかの周辺装置を駆動する入出力インターフェース回路１２０９を含んでい
る。周辺装置は、ハードディスクドライブ、光磁気ドライブ、フロッピーディス
クドライブ、モニター、キーボードやその他周辺装置を含んでいる。いかなる種
類のディスクドライブや他の周辺装置であっても、ここで説明するファイバチャ
ンネル方式と装置（特に、例えば、ファイバチャンネルノードインターフェース
１２２０の改善）を適用することができる。各装置については、Ａポートあるい
はＢポートのいずれかが、何らかの与えられたループ１２５０に接続して用いる
ことができる。

【００３８】 システム１２００の一実施例は、オプションとして、中央処理ユニット１２０
４′（中央処理ユニット１２０４と同一あるいは同等のもの）を有する第２のＣ
ＰＵ情報処理システム１２０２′（システム１２０２と同一あるいは同等のもの
）、ランダムアクセスメモリ（ＲＡＭ）１２３２′（ＲＡＭ１２３２と同一のも
の）、および中央処理装置１２０４′とランダムアクセスメモリ１２３２′とを
通信上で結合するためのシステムバス１２３０′（システムバス１２３０と同一
のもの）を含むものである。ＣＰＵ情報処理システム１２０２′は、それ自身の
ファイバチャンネルノードインターフェース１２２０′（ノードインターフェー
ス１２２０と同一のもの）を含むが、第２のファイバチャンネルループ１２５０
′（ループ１２５０とは分離し独立しているループ）を介して１つ以上のディス
クシステム１００に接続している（この図解した例では、ディスクシステム１０
０′に接続しているが、他の例では、全ての装置あるいはディスクシステム１０
０から１００′に接続している）。この構成により、２つのＣＰＵシステム１２
０２、１２０２′は、各ＣＰＵシステム１２０２のための分離したファイバチャ
ンネルループを用いて、１つ以上のディスクシステム１００を共有することがで
きる。さらに他の実施例では、全ての装置１００から１００′および全てのＣＰ
Ｕシステム１２０２から１２０２′は、両方のループ１２５０、１２５０′に接
続されている。

【００３９】 一実施例では、本発明は、データフレームの故障時配信をサポートしていない
。本発明の他の実施例によれば、ファイバチャンネルコントローラは、送信・受
信の目的のためにコードワードのデータフレームを編成するプロトコルも組み込
んでいる。このプロトコルは、米国特許番号５，２６０，９３３、名称「故障時
配信をもつシリアルデータネットワークのための受け取り通知プロトコル」、発
明者Ｇ．Ｌ．Ｒｏｕｓｅに開示されている。本発明の一実施例を構築する際に用
いられるファイバチャンネル仕様は、下記のＡＮＳＩ規格を含んでいる。

【００４０】

【表１】 ファイバチャンネルFC-PH X3T11／プロジェクト755D／改版4.3 物理的および信号インターフェース ファイバチャンネルFC-AL X3T11／プロジェクト960D／改版4.5 調整ループ ファイバチャンネルFC-AL2 X3T11／プロジェクト1133D／改版6.3 調整ループ ファイバチャンネルFCP X3T10／改版012 SCSIプロトコル X3.2 69-199X

【００４１】 Ｉ．ループ初期化と応答のための専用フレームバッファ 本発明の一実施例のために、両方のポートが同時に使用できるような、フレー
ムバッファが第三世代の特定用途向け集積回路（「ＡＳＩＣ」）チップ（ファイ
バチャンネルインターフェースチップ１１０）に追加されている。非データフレ
ームを受信する２つのバッファ（「受信非データフレームバッファ」とも称され
る、図１の５３、５３′）が設けられ、コマンドとＦＣＰフレーム（ファイバチ
ャンネルプロトコルフレーム）がノードの両方のポートに同時に受信されるよう
になる（また、全二重動作、即ち、ポートの一方のファイバで受信しながら、同
じポートの他方のファイバで送信する動作も可能となる）。これにより、ディス
クドライブ１００（図２参照）が、送信の中断や完了を待つことなく、同一のポ
ートあるいは他のポート上でデータ送信を行っている間に、新しいコマンド（あ
るいは、他の非データフレーム）を一方のポートで受信することが可能となる。
従来の方法に比べより早くコマンドを手に入れることにより、本発明は、データ
送信が進行する最中に、コマンドを区別し最適化することを可能とし、以って、
システム１２００の性能を向上させることができる。

【００４２】 送信フレームバッファ７３（図１３の記述参照）により、他方のポート上でデ
ータ送信を可能としながら、応答フレームを一方のポートから送信することがで
きる。また、この送信フレームバッファ７３により、他方のポート上での送信の
中断や完了を待つことなく、一方のポートからループ初期化を実行することが可
能となる。

【００４３】 デュアルポートファイバチャンネル調整ループ設計では、到着および送出バッ
ファを管理するために、オンチップフレームバッファが用いられる。オンチップ
ＲＡＭは、性能と半導体集積度の間のバランスを決める様々な方法によって構成
することができる。本仕様は、ファイバチャンネルループ初期化フレームと単一
フレームファイバチャンネル応答を格納し送信するのに用いられる専用フレーム
バッファ１１９と単一フレーム送信路７０の使用について詳説するものである。

【００４４】 デュアルポート設計では、ひとつのポートがデータを受信し送信し、その送信
を処理するためにＡＳＩＣの資源のほとんどを利用する。この種類の多重フレー
ム系列を扱うために、多くのカウンタと状態機械が必要とされる。それぞれのポ
ートの設計を重複させたり、データ送信を中断することなく、本発明では、主ポ
ートがデータを送信しながら、代替ポートがフレームを送受信できるようにする
ため機能を提供するために、限られた量の論理が必要となる。本発明のいくつか
の実施例では、他方のポートがデータ送信している間に、一方のポートでフレー
ムを送信できる能力を提供する単一フレーム送信路回路７０とともに、専用の送
信フレームバッファ７３が設けられる（図１３を参照）。この論理は、いずれか
のポートが、データを送信できるように、あるいは送信フレームバッファ７３が
利用できるように、動的に構成される。

【００４５】 データが本来のポート（主ポート）を介して送信され、ループ初期化が代替の
ポート上で実行される際には、データ送信は、割り込みなしに継続することが可
能となる。受信される（非データフレームである）ループ初期化フレームは、フ
レームがフレームバッファ（例えば、送信フレームバッファ７３：図１３参照）
に書きこまれる前に、検証される。マイクロプロセッサ１１２は、送信フレーム
バッファ７３に対して書き込み、読み込みアクセスを持ち、それが送出できるよ
うになる前に、受信されたフレームを検定し修正できるようにする。フレームの
「ヘッダ」と「ペイロード」は、フレームバッファに格納される。（フレームの
「ヘッダ」には、フレームのソース識別子、系列計数、発信元識別子といった情
報が含まれている。フレームの「ペイロード」は、送信されるデータの本体であ
る。）マイクロプロセッサ１１２の管理下にある単一フレーム送信路７０（図３
参照）は、フレームを編成し、フレーム開始およびフレーム終了区切り記号を含
み、フレーム巡回冗長コード（「ＣＲＣ」）情報を生成する。

【００４６】 データフレームが第１のポートを通して送信され、ファイバチャンネルプロト
コル（ＦＣＰ）応答フレームの送信が必要となった際には、データ送信は、割り
込みなく継続することができる。図３によれば、マイクロプロセッサ１１２は、
応答フレームのヘッダとペイロードを送信フレームバッファ７３に格納するもの
となっている。単一フレーム送信回路７０は、フレームを組み立て、フレーム開
始およびフレーム終了区切り記号を含み、フレームＣＲＣ情報を生成する。いく
つかの付加的なループ制御論理もまた、フレーム送信のためにループ１２５０を
開放するために設けられる。

【００４７】 図１４によれば、送信フレームバッファ７３は、書き込みおよび読み出しポイ
ンタ（それぞれ、７３３および７３４）を必要とする。（時により単一フレーム
送信フレームバッファあるいは送信フレームバッファ７３として記しているもの
は、一般的には、「送信フレームバッファ」であり、他の実施例では、バッファ
７３は、１つ以上のポートのそれぞれのために、１つ以上の送信フレームを含ん
でいるが、「送信フレームバッファ」という用ワードは、ここでは、これら全て
の実施例を含むものとして使用する。）単一フレーム送信回路７０（詳細は、図
１３にて後に示す）は、フレーム長カウンタ７１、送信フレーム化状態機械７２
、ＣＲＣ発生器７６、および送信マルチプレクサ（「ｍｕｘ」）７４を必要とす
る。

【００４８】 （ファイバチャンネルインターフェース仕様） 図３は、ファイバチャンネル・ノードインターフェースチップ１１０のブロッ
ク図である。本発明のファイバチャンネル・ノードインターフェース論理１１０
は、調整ループ論理とフレーム化論理を含むファイバチャンネルプロトコルを担
っている。１つの実施例は、ファイバチャンネルプロトコル（「ＦＣＰ」）規格
により定義されたＳＣＳＩ上位レベルプロトコルのみを用いて、クラス３ＳＣＳ
Ｉ実装（上述のＦＣ−ＡＬ仕様参照）のために最適化されている。ファイバチャ
ンネル・ノードインターフェース論理１１０は、デュアルポートの全二重動作時
の補助と、様々なバッファ帯域幅に対応するための４つのオンチップフレームバ
ッファ（５３、５３′、５５、７３）を含んでいる。ファイバチャンネル・ノー
ドインターフェース論理１１０は、マイクロプロセッサ１１２へも接続して、こ
れにより、マイクロプロセッサ１１２が、ファイバチャンネル・ノードインター
フェース論理１１０を構成でき、ファイバチャンネル・ノードインターフェース
論理１１０の現在の条件についての状態情報を読み出すことができる。

【００４９】 ファイバチャンネル・ノードインターフェース論理１１０は、２つのループポ
ート回路２０（一方は、ポートＡのために、他方はポートＢのためにあり、各ポ
ートは、データ入力インターフェースとデータ出力インターフェースを持ち、ル
ープ通信に対応している）、ループ制御回路（あるいは、フレーム送信回路４０
と称す）、受信路論理５０、転送制御論理６０、単一フレーム送信回路７０、送
信路マルチプレクサ（「ｍｕｘ」）７９、データフレーム送信路論理８０、およ
びマイクロプロセッサインターフェース９０を含んでいる。これらのブロックは
、受信フレーム処理、送信データフレーム生成、単一フレーム送信生成、転送制
御およびプロセッサ接続などの機能をサポートしている。

【００５０】 マイクロプロセッサインターフェース回路９０は、マイクロプロセッサ１１２
に対し、ファイバチャンネル・ノードインターフェース論理１１０のレジスタと
カウンタへのアクセスを提供する。（「マイクロプロセッサ」と記述するときに
は、この語句がなんらかの適切なプログラム可能な論理装置を含むものであるこ
とを前提とする。）インターフェースレジスタは、ファイバチャンネルインター
フェースの応答に先立ち、外部マイクロプロセッサ１１２により初期化される。
出力送信はこのインターフェースにより初期化され、受信した送信の状態はこの
インターフェースを通して参照可能となる。

【００５１】 図３での入力信号は、ファイバチャンネル１６からポートＡのループポート回
路２０へのデータ入力を伝えるＡ＿ＩＮ３０２１と、ファイバチャンネル１６か
らポートＢのループポート回路２０へのデータ入力を伝えるＢ＿ＩＮ３０２１と
を含んでいる。オフチップバッファからのデータ（ＤＡＴＡ ＦＲＯＭ ＯＦＦ
−ＣＨＩＰ ＢＵＦＦＥＲ）３０５１は、オフチップバッファ１１１から受信路
５０へのデータを伝える。オフチップバッファへのデータ（ＴＯ ＯＦＦ−ＣＨ
ＩＰ ＢＵＦＦＥＲ）３０５２は、オフチップバッファ１１１へ受信路５０から
データを伝える。バッファ状態（ＢＵＦＦＥＲ ＳＴＡＴＵＳ）３０６１は、転
送制御６０に状態を提供する。ＭＰＵインターフェース９０へのＭＰＵアドレス
（ＭＰＵ ＡＤＤＲＥＳＳ）３０９１およびＭＰＵデータ（ＭＰＵ ＤＡＴＡ）
３０９５は、それぞれ、マイクロプロセッサ１１２からのアドレスとデータを提
供する。ＭＰＵインターフェース９０への読み込みイネーブル（ＲＥＡＤ＿ＥＮ
ＡＢＬＥ）３０９２および書き込みイネーブル（ＷＲＩＴＥ＿ＥＮＡＢＬＥ）３
０９３は、マイクロプロセッサ１１２からのイネーブル信号を提供する。ＭＰＵ
信号３０７６は、マイクロプロセッサ１１２が送信フレームバッファ７３にアク
セスできるようにする。Ａ出力（Ａ＿ＯＵＴ）３０２３は、ポートＡのためのデ
ータをループポート回路２０からファイバチャンネル１６に伝え、Ｂ出力（Ｂ＿
ＯＵＴ）３０２４は、ポートＢのためのデータをループポート回路２０からファ
イバチャンネル１６に伝える。

【００５２】 （ループポート回路２０） 図４は、ファイバチャンネルループポート回路２０のブロック図である。本発
明の一実施例のファイバチャンネル設計は、周辺装置の直接接続のためのデュア
ルポートのファイバチャンネルインターフェースをサポートする２つの同一のル
ープポート回路２０を含んでいる。一実施例では、ファイバチャンネルループポ
ート回路２０は、受信レジスタ２１、８Ｂ／１０Ｂデコーダ論理２２、ワード同
期状態機械２３、受信クロック喪失検出器２４、同期喪失タイマー２５、調整ル
ープ論理２６および８Ｂ／１０Ｂエンコーダ２７を含む。

【００５３】 一実施例では、各ループポート回路２０は、１０ビットデータインターフェー
スを用いる外部トランシーバ１１５（図１参照）に接続している。本実施例では
、トランシーバ１１５は、パラレルインターフェース（例えば、１０ビット幅あ
るいは２０ビット幅インターフェース）との間で、シリアルデータを並列化した
り、逆に、パラレルデータを直列化する。他の実施例では、これらのトランシー
バ１１５は、チップ１１０に集積化されている。パラレルデータ（ファイバチャ
ンネルからの入力）は、各トランシーバ１１５の受信部から受信クロックを用い
て取り込まれ、パラレル８Ｂ／１０Ｂデコーダを用いたデコーディングの前に、
２０ビット幅形式に変換される。次に、１６ビットデータと２つのｋ記号（特別
の、順序付けられた集合を表すために用いられる）が、調整ループ論理２６に送
られる前に、ワード健全性のために検査される。調整ループ論理２６の出力は、
送信クロックに対して、再度同期化され、受信フレーム化論理に送られるか、あ
るいはエンコーダ２７を介してループ１２５０上に再送信される。一実施例では
、上記の各操作の間に、エンコーダ２７は、１つの８ビット文字を１つの１０ビ
ット文字に変換する。他の実施例では、上記の各操作の間に、２つ以上の８ビッ
ト文字が、対応する数の１０ビット文字に変換される。（米国特許番号５，６６
３，７２４、名称「１６Ｂ／２０Ｂエンコーダ」参照）調整ループ論理２６は、
ループ状態機械、順序付け集合デコーダと弾性挿入・削除機能を含んでいる。ル
ープポート回路２０は、ファイバチャンネル調整ループＡＮＳＩ規格（即ち、上
記のＦＣ−ＡＬもしくはＦＣ−ＡＬ２）に定義されている調整ループプロトコル
を実装している。

【００５４】 一実施例では、ファイバチャンネルデータは、直列化され送信され、トランシ
ーバ１１５によって１０ビット並列データに変換される。受信レジスタ２１は、
トランシーバ１１５の受信部により発生されたクロックを用いて、１０ビットデ
ータ（Ａ＿ＩＮ３０２１またはＢ＿ＩＮ３０２２）をトランシーバ１１５から取
り込む。データは、８Ｂ／１０Ｂデコーダ２２に送られる前に、直ちに２０ビッ
ト幅（即ち、２つの１０ビット文字幅）に変換される。８Ｂ／１０Ｂデコーダと
称され、一実施例でのデコーダ２２は、各操作中に、１つの１０ビット文字を１
つの８ビット文字に変換するが、他の実施例では、各操作中に、２つ以上の１０
ビット文字が対応する下図の８ビット文字に変換される。

【００５５】 ８Ｂ／１０Ｂデコーダ論理２２は、受信レジスタ２１によって取り込まれた、
エンコードされたデータを入力する。２つの１０ビット文字は、同時にデコード
され、２つの８ビット文字を出力する。入力文字の中で連続している不均衡を検
査し、誤り状態がワード同期状態機械２３と調整ループ論理２６に送られる。連
続している不均衡誤りに続き、次の順序付け集合に対し、負の連続不均衡を適用
する。コード化規則の違反もまた検査され、コード化違反状態もワード同期状態
機械２３に送られる。

【００５６】 受信クロック喪失検出器２４は、トランシーバ１１５からの受信クロックが停
止した時を検出する。「受信クロックの喪失」条件が検出された時には、ワード
同期状態機械２３はリセットされ、データが調整ループ論理２６のＦＩＦＯに入
るのを阻止する（ＦＩＦＯは、先入れ先出しメモリであり、通常、異なる速度で
駆動されるバスあるいはプロセス間を接続するために用いられる）。ワード同期
が再び得られるまで、最新充填ワード（「ＣＦＷ」については、後に詳述する）
が送信される。

【００５７】 ワード同期状態機械２３の論理は、ワード同期について、入力ストリームを監
視する。３つの順序付け集合について、適当なバイト・制御文字配列を持ってい
ることが検出され、不要な無効文字が検出されない時に、ワード同期が達成され
る。「ワード同期喪失」は、ＦＣ−ＰＨ（即ち、ＦＣ−ＰＨ物理的かつ信号イン
ターフェースＸ３Ｔ１１／プロジェクト７５５Ｄ／改版４．３）規格によって定
義されている。ワード同期が確立されると、データは調整ループ論理２６のＦＩ
ＦＯに入力される。

【００５８】 同期喪失タイマー２５は、１つ以上の最大フレーム時間の間に、ワード同期喪
失条件が存在した時を決定するのに用いられる（３つの有効な順序付け集合を検
出するのには、フレーム時間まで要するためである）。このタイマーが時間終了
すると、マイクロプロセッサ１１２には、同期喪失（ＬＯＳＳ−ＯＦ−ＳＹＮＣ
）割込み信号４０５５によって割込みが入り、それが措置をとるようになる。

【００５９】 調整ループ論理２６は、ループ弾性ＦＩＦＯ、ループＦＩＦＯ制御論理、順序
付け集合デコード論理、ループ状態機会論理、最新充填ワード選択論理、ループ
出力マルチプレクサ論理ならびに種々の機能を含んでいる。ループ弾性ＦＩＦＯ
は、（受信クロックによりクロッキングされた）入力データを送信クロックと、
再度、同期をとるために必要なバッファリングを提供する。ループＦＩＦＯ制御
論理は、調整ループ論理２６の状態を監視し、挿入または削除操作が必要かどう
かを判断する。順序付け集合は、順序付け集合認識論理により、デコードされる
。これらの順序付け集合は、ＦＣ−ＰＨで定義された順序付け集合（即ち、ＰＣ
−ＰＨ物理的かつ信号インターフェースＸ３Ｔ１１／プロジェクト７５５Ｄ／改
版４．３）を含んでおり、これは、フレーム区切り記号と調整ループ順序付け集
合を含んでいる。最新充填ワード選択論理は、ループの状態と、最新充填ワード
（ＣＦＷ）を決定するデコードされた順序付け集合を監視する。調整されたルー
プが有効になると、ハードウェア状態機械は、順序付け集合デコードを用いて、
ＦＣ−ＡＬ規格（即ち、ファイバチャンネルＦＣ−ＡＬ１調整ループ規格Ｘ３Ｔ
１１／プロジェクト９６０Ｄ／改版４．５、またはファイバチャンネルＦＣ−Ａ
Ｌ２調整ループ規格Ｘ３Ｔ１１／プロジェクト１１３３Ｄ／改版６．３）に記述
されたループ関数を実行する。入力である、ループＡ送信制御出力（ＬＯＯＰ
Ａ ＴＲＡＮＳＭＩＴ ＣＯＮＴＲＯＬ ＯＵＴＰＵＴＳ）６４２５とループＢ
送信制御出力（ＬＯＯＰ Ｂ ＴＲＡＮＳＭＩＴ ＣＯＮＴＲＯＬ ＯＵＴＰＵ
ＴＳ）６４２７は、図６の論理から調整ループ論理２６への入力を提供する。出
力である、ループＡ状態および制御（ＬＯＯＰ Ａ ＳＴＡＴＥＳ ＡＮＤ Ｃ
ＯＮＴＲＯＬ）６４２２およびループＢ状態および制御（ＬＯＯＰ Ｂ ＳＴＡ
ＴＥＳ ＡＮＤ ＣＯＮＴＲＯＬ）６４３２は、それぞれのループの出力を制御
し、ループ制御論理に状態を提供し、次に、ループ制御論理は、ループ状態機械
（図６参照）への要求を生成する。出力である、ループＡデータ（ＬＯＯＰ Ａ
ＤＡＴＡ）４０２６およびループＢデータ（ＬＯＯＰ Ｂ ＤＡＴＡ）４０２
７は、それぞれのローカルポート（図７のブロック５１、５１´）へのデータを
提供する。

【００６０】 一実施例では、８Ｂ／１０Ｂエンコーダ論理２７は、調整ループ論理２６から
、１６ビットデータと２ｋ文字（下位ｋ文字は常に０）を受け取る。一実施例で
は、入力は、２つの１０ビット文字にエンコードされる。この２つの１０ビット
文字は、分離され、データをシリアルストリームに変換するトランシーバ１１５
（図１参照）にひとつずつ出力される。他の実施例では、両方の１０ビット文字
（即ち、全部で２０ビット）が、データをシリアルストリームに変換するトラン
シーバ１１５に平行して送られる。送信マルチプレクサ７９（図３参照）は、フ
レーム終了（「ＥＯＦ」）区切り記号がいつ送信されているかを表す状態も提供
し、最新の連続している不均衡に基づき、エンコーダ２７がＥＯＦの正しい型（
あるいは、「好み」）を選択できるようにする。また、ポートが（開状態にあっ
て）送信中となっている時、あるいは、調整ループ論理２６がプリミティブを送
信している時には、連続している不均衡は、各非ＥＯＦプリミティブの開始で、
強制的にネガティブとされる。出力信号Ａ＿ＯＵＴ３０２３とＢ＿ＯＵＴ３０２
４は、各トランシーバ１１５、１１５′にデータを送信する。

【００６１】 図５は、一実施例において、一旦、調整操作によってループの制御が確立され
たならば、ループを開状態に保持するために用いられるコンパレータ論理３０を
示す。オフチップ有効データ（ＯＦＦ−ＣＨＩＰ ＡＶＡＩＬＡＢＬＥ ＤＡＴ
Ａ）５０１１は、予め定めた値Ｘ−ＦＲＡＭＥＳ５０１３（一実施例において、
これは、プログラム可能な値であり、その最適な値は経験的に定められる。一実
施例では、この値は、１フレームと定める）と、コンパレータ５０１０によって
比較される。データフレーム有効データ（ＤＡＴＡ―ＦＲＡＭＥ ＤＡＴＡ Ａ
ＶＡＩＬＡＢＬＥ）５０１５は、予め定めた値Ｙ−ＷＯＲＤＳ５０１７（一実施
例において、これは、プログラム可能な値であり、その最適な値は経験的に定め
られる。一実施例では、この値は、フレームの２分の一に含まれるワードの数と
定める。一実施例では、約２０００ワードが存在し、Ｙ−ＷＯＲＤＳは約１００
０となる）と、コンパレータ５０１２によって比較される。ＡＮＤゲート５０１
４は、両方の条件が満たされたことを判断し、ＨＯＬＤ ＬＯＯＰ ＯＰＥＮ信
号５０１９を出力する。

【００６２】 図６は、ループ制御回路４０（または、フレーム送信（「ＸＭＩＴ」）回路４
０と称す）のブロック図である。ループ制御回路４０（図３および図６参照）は
、フレームあるいはＲ＿ＲＤＹの送信を開始するために、（ポートＡおよびポー
トＢの調整ループ論理２６中の）調整ループ状態機械への適切な要求と、送信フ
レーム化状態機械７２（図１３参照）および８１（図１５参照）への要求を生成
するための制御論理を含んでいる。

【００６３】 送信データシーケンサ論理４１は、マイクロプロセッサ１１２により送信が要
求された際に呼び出され実行される論理を含んでいる。送信データシーケンサ論
理４１は、入力信号である送信状態入力（ＴＲＡＮＳＭＩＴ ＳＴＡＴＵＳ Ｉ
ＮＰＵＴＳ）６４１１を用いて送信を監視し、送信の各段階についての許可信号
（即ち、許可信号である、送信制御出力（ＴＲＡＮＳＭＩＴ ＣＯＮＴＲＯＬ
ＯＵＴＰＵＴＳ６４１３））を生成する。これにより、マイクロプロセッサ１１
２が介入することなく、送信準備およびＦＣＰ応答が生成できる。 ループポートＡ／Ｂ開制御状態機械４２（ポートＡ）および４２′（ポートＢ
）は、他のループポートによりポートが開いている場合か、ループ１２５０がフ
レームを送信するために開いている場合を扱う。この論理は、ループ１２５０の
調整と閉鎖の要求と、Ｒ＿ＲＤＹと様々な種類のフレームを送信する要求とを生
成するものであり、半二重あるいは全二重動作のために構成することができる。

【００６４】 下記の条件は、調整の要求を始める際に満たしていなければならないものであ
る。 ・マイクロプロセッサ１１２からのＸＭＩＴポートを使ってのフレーム送信要
求が許可されていること ・送信ポートが監視状態にあること ・送信長カウンタがゼロでないこと ・マイクロプロセッサ１１２から、送信を中断させる要求がないこと ・（非データ送信あるいはデータ書き込み送信で、送信準備が送信されていな
いものの、データ閾値は満足している状態にあるか、データ読み込み送信で、デ
ータ閾値とデータフレームバッファ閾値とが満足した状態にあること）

【００６５】 ポートが半二重モードで構成されている際には、Ｒ＿ＲＤＹは、Ｏｐｅｎｅｄ
状態にある時にのみ、送信される。ポートが全二重モードで構成されている際に
は、Ｏｐｅｎｅｄ状態あるいはＯｐｅｎ状態のいずれの状態でも送信される。Ｒ
＿ＲＤＹを送信する条件には、利用可能なバッファー間信用と最大バッファー間
信用未満の最大のＲ＿ＲＤＹとを含んでいる。（以下で図１２にて説明するバッ
ファ間信用制御論理６０３は、接続されたポートに対してバッファ信用を発行し
、フレームが送られるようにする。この信用は、Ｒ＿ＲＤＹを送ることにより発
行される。

【００６６】 ポートが、半二重モードで構成される際には、フレームはＯｐｅｎ状態にある
時のみ送信される。ポートが全二重モードで構成される際には、もしポートがフ
レームの受け取り側で全二重モードでオープンされるならば、フレームはＯｐｅ
ｎ状態もしくはＯｐｅｎｅｄ状態で送信される。

【００６７】 フレームの送信要求は、以下の条件が満たされたときに生成される。 ・データフレームバッファ５５がデータを利用可能とすること ・バッファ間信用が利用可能であること（Ｒ＿ＲＤＹが受信されること） ・非データ送信あるいはデータ読み込み送信、および送信長カウンタ（図１２
、ブロック６０９）はゼロでないこと ループ１２５０を閉じさせる条件は以下を含んでいる。 ・Ｏｐｅｎｅｄ状態に入る際には、利用可能なバッファ間信用はないこと ・Ｏｐｅｎｅｄ状態にある時には、際立ったＲ＿ＲＤＹはなく、いかなるバッ
ファ間信用も利用可能でないこと ・ポートがＯｐｅｎｅｄ状態にある時に、プロセッサのビージー要求が有効に
なっていること ・送信が完了していること ・データ読み込み送信操作とデータは利用可能でないこと ・ＣＬＳプリミティブが受信され、いかなるバッファ間信用も利用可能でない
こと ・マイクロプロセッサ一時中断要求は未発行であり、論理はフレームの間にあ
ること。

【００６８】 再度、図６によれば、ループポートＡ／Ｂ開初期化制御状態機械４６（ポート
Ａ）および４６′（ポートＢ）は、ループ１２５０が開初期化状態の場合を扱う
。この論理４６、４６′は、フレームを送信する要求を生成する。各ポート（４
６、４６′）には１つの状態機械が存在する。これらの状態機械は、マイクロプ
ロセッサ１１２がフレームを要求した際に、フレームを送信する要求を生成し、
ＥＯＦの送信を監視する。送信が完了すると、送信完了信号がマイクロプロセッ
サ１１２に対して生成される。

【００６９】 ブロック４０への入力には、ＰＯＲＴ ＢＢ＿ＣＲＥＤＩＴ ＡＶＡＩＬＡＢ
ＬＥ ＴＯ ＴＲＡＮＳＭＩＴ Ｒ＿ＲＤＹ６０１７、ＰＯＲＴ ＣＲＥＤＩＴ
ＡＶＡＩＬＡＢＬＥ ＴＯ ＴＲＡＮＳＭＩＴ Ａ ＦＲＡＭＥ６０２０（図
１２参照）、ＬＯＯＰ Ａ ＳＴＡＴＥＳ ＡＮＤ ＣＯＮＴＲＯＬ６４２２、
ＬＯＯＰ Ｂ ＳＴＡＴＥＳ ＡＮＤ ＣＯＮＴＲＯＬ６４３２（図４参照）と
ＤＡＴＡ ＡＶＡＩＬＡＢＬＥ６０１９（図１２参照）が含まれている。ブロッ
ク４０からの出力には、ＴＲＡＮＳＭＩＴ ＣＯＮＴＲＯＬ ＯＵＴＰＵＴＳ６
４１３、ＬＯＯＰ Ａ ＴＲＡＮＳＭＩＴ ＣＯＮＴＲＯＬ ＯＵＴＰＵＴＳ６
４２５とＬＯＯＰ Ｂ ＴＲＡＮＳＭＩＴ ＣＯＮＴＲＯＬ ＯＵＴＰＵＴＳ６
４２７が含まれている。

【００７０】 単一フレーム送信路に関する詳細な情報は、（単一フレーム送信路回路７０）
と題したセクションにて説明する。

【００７１】 II．フレーム受信のための専用フレームバッファ デュアルポートファイバチャンネル調整ループ設計１２００では、オンチップ
フレームバッファ１１９中のバッファは、到着および送出フレームを扱うために
用いられる。受信され送信されるフレームは、たいてい、大きなオフチップ領域
（即ち、オフチップバッファ１１１）に、低速の転送レートで格納される。オフ
チップバッファ１１１が、単一ポートに対しては高速の転送レートが利用可能と
なっている時でも、デュアルポート設計に対して必要とされる帯域幅は、より広
いものであり、より高いコストが必要になる。ＦＣ−ＡＬ ＡＳＩＣ１１０（図
１参照）のオンチップフレームバッファ１１９は、性能、半導体集積度、コスト
について最適なバランスを得るために、様々な方法で構成することができる。本
仕様は、非データ型フレームを各ポート上で同時に受信する専用のフレームバッ
ファ５３、５３′（オンチップフレームバッファ１１９全体の要素）の使用につ
いて詳細に定めるとともに、専用の大型データフレームバッファ５５（または、
オンチップフレームバッファ１１９全体の要素）を提供するものである。

【００７２】 本発明によるデュアルポート設計では、フレームは、両方のポート１１６上で
、同時に受信される。フレームは、通常、受信した後、大型のオフチップメモリ
１１１に移されそこに格納される。各フレームは、検証されなければならず、ま
た、フレームを外部に送信する前に、フレーム巡回冗長コード（ＣＲＣ）情報も
検査する必要がある。受信フレーム検証とＣＲＣ検査論理の重複を避けるために
、各受信非データフレームバッファ５３、５３′が、各ポート１１６に１つづ設
けられ、高速のインターフェース転送レートで同時にフレームが受信できるよう
に、また一度に読み出され、検証した後、外部に送信できるようになる。非デー
タフレームが他のポートで同時に受信されている間にも、データが１つのポート
で受信あるいは送信できるように、大型の共有データフレームバッファ５５もま
た、ポート間で共有できるように設けられる。さらに、２つの独立した一方向性
のファイバも各ポートに設けられるため、単一ポートが同時に送信と受信の両方
を実行できる。

【００７３】 例えば、ポートＡ送信ファイバ１１８がデータフレームバッファ５５からデー
タフレームを送信している最中、あるいは送信フレームバッファ７３が非データ
フレームを送信している最中に、ポートＡ受信ファイバ１１７は、非データフレ
ームを受信して、非データ受信バッファ５３に入力することができ、同時に、非
データフレームを、送信フレームバッファ７３から送信している最中、あるいは
データフレームをデータフレームバッファ５５から送信している最中に（ポート
Ａが非データフレームを送信している場合）、ポートＢは非データフレームを受
信して非データ受信バッファ５３′に入力することができる。受信フレーム検証
論理およびＣＲＣチェッカーを使うために、データフレームバッファ５５または
、受信フレームバッファ５３、５３′のいずれか一方を、選択できる。本発明の
一実施例では、単一のデータフレームバッファ５５が設けられ、同時には１つの
ポート１１６のために利用できるのみであり、いかなる時にも送信あるいは受信
のいずれか一方に利用される。他の実施例では、このような制限を排するために
、複数のデータフレームバッファ５５が設けられるものもある。また、本発明の
一実施例では、単一の送信フレームバッファ７３が設けられ、同時に１つのポー
ト１１６のために利用できるのみとしている。他の実施例では、このような制限
を排し、全く同時にループ初期化操作（あるいは他の非データ応答の送信）を両
方のポートで動作可能とするために、複数の送信フレームバッファ７３が設けら
れるものもある。

【００７４】 到着データ送信が利用可能となっている時には、データあるいは非データフレ
ームが、プライマリポート上で受信される。同時に、非データフレームが、代替
のポート上で受信される。データフレーム（ヘッダ、ペイロード、ＣＲＣおよび
フレーム区切り記号を含む）は、大型のデータフレームバッファ５５に格納され
、一方、非データフレーム（こちらも、ヘッダ、ペイロード、ＣＲＣおよびフレ
ーム区切り記号を含む）は、小さい受信フレームバッファ５３（又は、５３′）
に格納される。各ポート１１６には、１つの受信フレームバッファ５３が設けら
れる。３つのフレームバッファ（５３、５３′、５５）の１つがデータを利用で
きる状態になると、受信検証論理５９５およびＣＲＣ検査論理５９６を用いるた
めに、それが選択される（図１１参照）。

【００７５】 送出データ送信が利用可能となっている時には、データフレームがプライマリ
ポート上で送信される。同時に、非データフレームはいずれかのポートで受信さ
れる。データのペイロードは、外部から読み込まれ、データフレームバッファ５
５に書き込まれ、インターフェース送信が始まるまでそこに格納される。（ヘッ
ダ、ＣＲＣ，フレーム区切り記号は、フレームバッファからフレームが読み出さ
れた後に、付加される。）同時に、非データフレームが、プライマリポートある
いは代替ポートのいずれかを通して、受信される。非データフレームは、受信フ
レームバッファ５３又は５３′に書き込まれ、そこで、フレームバッファが受信
検証論理５９５およびＣＲＣ検査ロジック５９６にアクセスできるようになる迄
、保持される。

【００７６】 データ送信に可能な限り最高の性能を提供するために、データフレームバッフ
ァ５５には優先権が与えられる。非データフレームは、データ送信が中断したり
完了した時に扱われる。もし、ループバッファ間信用がもはや利用可能ではない
ような状態で、受信フレームバッファ５３の１つが満杯になった場合には、バッ
ファ間信用が再び利用可能となるよう、受信フレームバッファ空間を開放するた
めに、データフレームバッファ５５の書き込み・読み出し操作は中断される。読
み出しが短時間中断している間に新しいフレームがデータフレームＲＡＭ５５５
に書き込まれるため、到着したデータフレームは、この間、データフレームバッ
ファ５５に格納される。書き込みが短時間中断している間にフレームがＲＡＭ５
５５から読み出されるため、インターフェースに利用可能な送出データフレーム
は、この間暫定的に減少する。

【００７７】 図７は、ファーバーチャンネル受信路およびフレームバッファーブロック５０
（図３参照）のブロック図である。受信路およびフレームバッファブロック５０
は、受信したフレームを処理し、直接、外部に（オフチップバッファ１１１に向
けて）、あるいは、単一フレーム送信回路７０にフレームを送るか、フレームを
受信する３つのフレームバッファ（受信非データフレームバッファ５３、５３′
又はデータフレームバッファ５５）のうちの１つに格納する。受信路５０は、事
前バッファ受信フレーム処理（ブロック５１、５１′）、データフレームバッフ
ァマルチプレクサ５２、ポートＡおよびポートＢ用の受信非データフレームバッ
ファ５３、５３′、データフレームバッファ５５、データフレームバッファ送信
長カウンタ５４、フレームバッファコントローラ５６、共通受信路５９、および
バッファインターエース５８の各ブロックを含んでいる。

【００７８】 ブロック５１への入力は、図４からのＬＯＯＰ Ａ ＤＡＴＡ４０２６と、（
図６への入力である）ＬＯＯＰ Ａ ＳＴＡＴＥＳ ＡＮＤ ＣＯＮＴＲＯＬ６
４２２である。ブロック５１′への入力は、図４からのＬＯＯＰ Ｂ ＤＡＴＡ
４０２７と（図６への入力である）ＬＯＯＰ Ｂ ＳＴＡＴＥＳ ＡＮＤ ＣＯ
ＮＴＲＯＬ６４３２である。データフレームバッファ５５への入力は、ＯＦＦ- ＣＨＩＰ ＢＵＦＦＥＲ ＤＡＴＡ３０５１を含む。信号であるＤＡＴＡ ＸＦ
ＥＲ ＣＯＮＴＲＯＬ７５２１は、データフレームバッファマルチプレクサ５２
を制御する。信号ＢＵＦ＿ＰＡＵＳＥ７５６１は、フレームバッファコントロー
ラ５６に対して、中断が求められていることを通知する（通常は、バッファが送
信レートの帯域幅に対応できないことが理由である）。信号ＬＤ＿ＣＯＵＮＴＥ
ＲＳ７５４１は、データフレームバッファ送信長カウンタ５４に対して、カウン
タ値をロードするように通知する。

【００７９】 出力信号ＢＸＦＲ＿ＣＮＴ＿ＺＥＲＯ７５４２は、全ての送信データが、選択
されたフレームバッファに存在することを示している。フレームバッファコント
ローラ５６は、読み込み許可信号ＲＤ＿ＥＮＡＢＬＥ７５３２をポートＡ受信非
データフレームバッファ５３に送り、ＲＤ＿ＥＮＡＢＬＥ７５５２をデータフレ
ームバッファ５５に送り、ＲＤ＿ＥＮＡＢＬＥ７５３３をポートＢ受信非データ
フレームバッファ５３′に送る。バッファコントロールインターフェース５８は
、選択、ストローブ、および許可信号であるオフチップバッファのためのＣＯＮ
ＴＲＯＬＳ ＦＯＲ ＯＦＦ−ＣＨＩＰ ＢＵＦＦＥＲ７５８９をオフチップバ
ッファ１１１のために提供する。オフチップバッファへのデータ出力ＤＡＴＡ
ＴＯ ＯＦＦ−ＣＨＩＰ ＢＵＦＦＥＲ３０５２は、受信データフレームと非デ
ータフレームをオフチップバッファ１１１に提供する。

【００８０】 データフレームバッファマルチプレクサ５２は、データと事前バッファ受信状
態機械５１２の出力とを、ＤＡＴＡ ＸＦＥＲ ＣＴＬ７５２１ビットセットを
持つポートから選択する。このマルチプレクサ５２の出力は、データフレームバ
ッファ５５に対し、データと状態信号（図１０の、それぞれ８５１１と８５１２
）を提供し、データがデータフレームバッファＲＡＭ５５５（図１０参照）に書
き込められるようになる。

【００８１】 図８は、ファイバチャンネルから受信され、３つのフレームバッファ（５３、
５３′、５５）の１つに入力されるフレームを準備する、ファイバチャンネル事
前バッファ受信フレーム処理路回路５１のブロック図である。事前バッファ受信
路ブロック５１は、従前バッファ受信フレーム化状態機械５１２、事前バッファ
受信フレーム長カウンタ５１５（およびそのマルチプレクサ５１４）、およびＥ
ＯＦ変更論理５１３を含んでいる。フレームは両方のポートに同時に受信される
ので、このブロック５１は、ポートＡとポートＢの両方に複写して使える（即ち
、各ポートに一回ずつ実装すればよい）。

【００８２】 事前バッファ受信フレーム化状態機械５１２は、いつフレームとＲ＿ＲＤＹが
受信されるかを決定するために、入力ストリームを監視する。ＳＯＦが検出され
た時に、ヘッダ、ペイロードおよびフレーム区切り記号の各ワードのための信号
が生成される。この状態機械５１２は、ヘッダあるいはペイロードの間に受信さ
れる無効なプリミティブについてと、最大のフレーム長を違反する送信（多くは
、ＥＯＦの破壊が原因となる）について検査する。

【００８３】 事前バッファ受信フレーム長カウンタ５１５は、受信されたフレームのヘッダ
のＲ＿ＣＴＬフィールドに基づき、コマンドあるいは、受信フレームの行先とな
るフレームバッファのデータバッファ領域の最大フレーム長さ（マルチプレクサ
４５１４により選択されたように）とともに、フレームの最初にロードされる。
もし、ＥＯＦの検出前にカウンタがゼロに達するならば、長さエラーが検出され
る。この機能は、フレームバッファ内での割り当て空間の規定外設定を防止する
ため役立つ。

【００８４】 ＥＯＦ変更論理５１３は、到着フレームを検査し、それがデータフレームであ
るかどうかを確認し、フレームバッファへの許可を生成する。ＥＯＦ変更論理５
１３は、事前バッファ受信フレーム長カウンタ５１５により利用される、到着フ
レームの経路制御フィールドを取り込む。ＥＯＦ変更論理５１３は、また、ＥＯ
Ｆフィールドを変更し、より詳細な状態情報が、フレームバッファを経由して共
通受信路５９に到達するようにする。

【００８５】 図４からの入力信号であるＬＯＯＰ Ａ ＤＡＴＡ４０２６とＬＯＯＰ Ｂ
ＤＡＴＡ４０２７は、ＥＯＦ変更論理５１３に結合される。ＬＯＯＰ Ａ ＳＴ
ＡＴＥＳ ＡＮＤ ＣＯＮＴＲＯＬ６４２２と、ＬＯＯＰ Ｂ ＳＴＡＴＥＳ
ＡＮＤ ＣＯＮＴＲＯＬ６４３２（図６への入力でもある）は、ループ１２５０
に関する状態情報を、状態機械５１２に提供する。ＭＡＸ ＦＲＡＭＥ ＳＩＺ
Ｅ８５１７は、データフレーム、制御フレームとその他のフレームの最大フレー
ムサイズに関する情報を、マルチプレクサ５１４とカウンタ５１５に提供する。

【００８６】 出力信号であるＰＲＥ−ＢＵＦＦＥＲ−ＲＥＣＥＩＶＥ ＤＡＴＡ８５１１と
、ＰＲＥ−ＢＵＦＦＥＲ−ＲＥＣＥＩＶＥ ＳＴＡＴＥＳ８５１２は、データと
状態情報を、非データバッファ５３、５３（図９を参照）とデータフレームバッ
ファ５５に提供する。

【００８７】 図９は、ファイバチャンネル受信非データフレームバッファ回路５３のブロッ
ク図である。受信非データフレームバッファ５３は、受信フレームバッファ書き
込み制御５３３、受信フレームバッファ読み出し制御５３４、受信フレームバッ
ファＲＡＭ５３５、受信フレームバッファ状態ブロック５３６、および受信フレ
ームバッファフレームカウンタ５３１とを含んでいる。フレームは両方のポート
に同時に受信されるため、この回路５３は、ポートＡおよびポートＢのそれぞれ
に１つづつ実装される。

【００８８】 受信フレームバッファ書き込み制御ブロック５３３は、アドレス（ＷＰＴＲ９
５３７）、データ（ＷＤＡＴ９５３６）および受信フレームバッファＲＡＭ５３
５中のランダムアクセスメモリ（ＲＡＭ）に対する書き込み許可（ＷＥ９５３９
）を生成する。フレームのデータが受信される時に、事前バッファ受信状態機械
５１２からの状態許可を用いて、書き込み許可（ＷＥ９５３９）を展開し、ＲＡ
Ｍ５３５に書き込みむ。アドレスが更新され、受信フレームバッファ状態ブロッ
ク５３６によって、受信フレームバッファＲＡＭ５３５の中にどれだけ利用可能
な空間があるかを決定するために用いられるラップビット（ＷＲＡＰ９５３８）
が設けられる。ループポート回路２０からのデータは、１６ビット幅から３２ビ
ット幅に変換され、ＳＯＦあるいはＥＯＦ区切り記号を表すフラグビットが追加
される。受信フレームからのＣＲＣは、データを保護するために、非データフレ
ームバッファＲＡＭ５３５に達する。すなわち、ファイバチャンネルから受信さ
れたＣＲＣ情報は、非データフレームバッファ５３にデータとともに格納され、
次に、データが非データフレームバッファ５３から読み出される時（例えば、オ
フチップバッファ１１１に送信される時）に検査され、データが非データフレー
ムバッファ５３に留まっていた際になんらかのエラーがデータに生じていないか
を検出するようにする（当然のことながら、データがファイバチャンネルループ
１２５０中を移動中にデータ中に生じるエラーについても検出される）。ブロッ
ク５３への入力信号には、ＰＲＥ−ＢＵＦＦＥＲ−ＲＥＣＥＩＶＥ ＤＡＴＡ８
５１１と、ＰＲＥ−ＢＵＦＦＥＲ−ＲＥＣＥＩＶＥ ＳＴＡＴＥＳ８５１２（図
８参照）と、レジスタに登録された（即ち、後の利用のためにレジスタに保管さ
れた信号としての）マイクロプロセッサ１１２からのＭＰＵ ＤＡＴＡ９５３３
と、ＭＰＵ ＡＤＤＲＥＳＳ９５３４が含まれている。

【００８９】 受信フレームバッファ読み出し制御ブロック５３４は、受信フレームバッファ
ＲＡＭ５３５の読み出しアドレス（ＲＰＴＲ９５４１）を発生し、ＲＡＭ５３５
からデータ（ＲＤＡＴ９５４０）を取得する。フレームバッファ制御器５６（図
７を参照）が、受信非データフレームバッファ５３を選択すると、受信フレーム
バッファＲＡＭ５３５への読み出しが可能になる。アドレスが増分され、受信フ
レームバッファＲＡＭ５３５において利用可能な空間の大きさを判定するための
受信フレームバッファ状態ブロック５３６によって使用される、ラップビット（
ＷＲＡＰ９５４２）が与えられる。受信フレームバッファＲＡＭ５３５からのデ
ータはレジスタに取得され、フレ―ムの始まりと終わりを判定するためのフラグ
ビットがモニターされる。いつデータが有効であるかを示すため、イネーブルが
共通受信路５９（図７を参照）によって使用されるように与えられる。ブロック
５３４への入力信号は、マイクロプロセッサ１１２からのＲＥＧＩＳＴＥＲＥＤ
ＲＥＡＤ＿ＥＮＡＢＬＥ９５３５を含む。ブロック５３４からの出力信号は、
ＲＥＣＥＩＶＥ ＮＯＮ−ＤＡＴＡ ＢＵＦＦＥＲ ＤＡＴＡ９５４３およびＮ
ＯＮ−ＤＡＴＡ ＶＡＬＩＤ ＲＥＡＤ９５４６を含む。

【００９０】 受信フレームバッファＲＡＭ５３５は、同期ＲＡＭを含む。そのＲＡＭは、３
３ビット幅（３２ビットデータワード＋ＳＯＦ／ＥＯＦフラグビット）および３
０４ワード長である。受信非データフレームのＳＯＦ、ヘッダ、ペイロード、Ｃ
ＲＣおよびＥＯＦは、オフチップバッファ１１１および共通受信路５９へのアク
セスが利用可能となるまで保持されるよう、ＲＡＭ５３５に書き込まれる。一実
施例においては、組込み自己テスト制御器が、受信フレームバッファＲＡＭ５３
５を、特にそのメモリの物理的なレイアウトに対して展開されるデータパターン
に関してテストされるようにさせる。

【００９１】 受信バッファ状態ブロック５３６は、受信フレームバッファＲＡＭ５３５の書
き込みおよび読み出しポインタを比較し、バッファが空であるかどうかを判定し
、バッファが空でない場合には、受信フレームバッファＲＡＭ５３５においてど
の程度の数の空間フレームが利用可能であるかを判定する。このブロック５３６
（ＡＶＡＩＬＡＢＬＥ ＳＰＡＣＥ９５４５）の出力は、受信フレームバッファ ＲＡＭ５３５が共通受信路５９へのアクセスを要求するかどうかを判定するため
に、フレームバッファ制御器５６によって使用される。その出力は、信用が利用
可能であるかどうかを判定するため、バッファ間信用制御論理６０３（図１２を
参照）によっても使用される。

【００９２】 受信フレームバッファフレームカウンタブロック５３１は、現に受信フレーム
バッファＲＡＭ５３５にあるフレーム数を計数する。カウンタ５３１は、フレー
ムが受信フレームバッファＲＡＭ５３５に書き込まれる時に増分され、フレーム
が受信フレームバッファＲＡＭ５３５から読み出される時に減分される。その計
数（ＣＯＵＮＴ ＯＦ ＦＲＡＭＥＳ ＩＮ ＢＵＦＦＥＲ９５４４）は、信用
が利用可能であるかどうかを判定するために、バッファ間信用制御論理６０３に
よって使用される。一実施例においては、適切な保持時間を与えるために、ＲＡ
Ｍに入り込む（クロックを除く）すべての入力が遅延される。

【００９３】 図１０は、ファイバチャンネルデータフレームバッファ回路５５のブロック図
である。データフレームバッファ５５は、データフレームバッファ書き込み制御
器５５３、データフレームバッファ読み出し制御器５５４、データフレームバッ
ファＲＡＭ５５５、データフレームバッファ状態ブロック５５６、データフレー
ムバッファフレームカウンタ５５１、およびデータフレーム取得ブロック５５２
を含む。どのような時間においても１個のデータ転送のみが許可される。従って
、データフレームバッファ５５はポートＡとポートＢによって共有される。

【００９４】 データフレームバッファ書き込み制御ブロック５５３は、アドレス（ＷＰＴＲ
９５５５）、データ（ＷＤＡＴ９５５４）、およびデータフレームバッファＲＡ
Ｍ５５５に対する書き込みイネーブル（ＷＥ９５５７）を発生する。書き込み動
作（ディスクに書き込まれるべきデータ）に対して、データフレームが受信され
ると、書き込みイネーブル（ＷＥ９５５７）をメモリ５５５に与えるために、事
前バッファ受信状態機械５１２からの状態イネーブルが使用される。読み出し動
作（ディスクから読み出されるべきデータ）に対して、書き込みイネーブル（Ｗ
Ｅ９５５７）をメモリ５５５に与えるために、フレームバッファ制御器５６から
のイネーブルが使用される。アドレスが増分され、データフレームバッファＲＡ
Ｍ５５５において利用可能なデータ／空間の大きさを判定するためデータフレー
ムバッファ状態ブロック５５６によって使用される、ラップビット（ＷＲＡＰ９
５５６）が与えられる。書き込み動作に対して、ループポート回路２０からのデ
ータが、１６ビット幅から３２ビット幅に変換され、ＳＯＦまたはＥＯＦ区切り
記号を示すために、フラグビットが与えられる。受信されたフレームからのＣＲ
Ｃは、データを保護するために、データフレームバッファＲＡＭ５５５を介して
送られる。すなわち、ファイバチャンネルから受信されるＣＲＣ情報は、データ
と一緒にデータフレームバッファ５５に記憶される。その後、データがデータフ
レームバッファ５５内に存在する際にそれらのデータに生ずるいかなるエラーも
検出されるように（もちろん、ファイバチャンネルループ１２５０を移動中にそ
れらのデータに生ずるエラーも検出され得るように）、そのＣＲＣ情報は、それ
らのデータがデータフレームバッファ５５から読み出される際に（例えば、それ
らがオフチップバッファ１１１に転送される際に、）検査される。一実施例にお
いては、読み出し動作に対して、オフチップバッファ１１１からのデータが、１
６ビット幅から３２ビット幅に変換され、データを保護するためにパリティが発
生される。ブロック５５３への入力信号は、ＰＲＥ−ＢＵＦＦＥＲ−ＲＥＣＥＩ
ＶＥ ＤＡＴＡ８５１１およびＰＲＥ−ＢＵＦＦＥＲ−ＲＥＣＥＩＶＥ ＳＴＡ
ＴＥＳ８５１２（図８を参照）、並びにＤＡＴＡ ＦＲＯＭ ＯＦＦ−ＣＨＩＰ
ＢＵＦＦＥＲ３０５１（図３を参照）を含む。

【００９５】 従って、一実施例においては、データがファイバチャンネルループ１２５０（
図２を参照）からデータフレームバッファＲＡＭ５５５を介して、その後オフチ
ップバッファ１１１に送られる場合、データフレームバッファＲＡＭ５５５内の
データがＣＲＣ情報によって保護される。しかし、ファイバチャンネルループ１
２５０に転送するために、それらがオフチップバッファ１１１からＲＡＭ５５５
に流れた場合には、パリティによって保護される（後者の場合、データがデータ
フレームバッファＲＡＭ５５５を出た後、ＣＲＣ情報がファイバチャンネルに向
かっているデータに付加される）。

【００９６】 データフレームバッファ読み出し制御ブロック５５４は、データフレームバッ
ファＲＡＭ５５５の読み出しアドレス（ＲＰＴＲ９５５９）を発生し、ＲＡＭ５
５５からデータ（ＲＤＡＴ９５５８）を取得する。書き込み動作（ディスクに書
き込まれるべきデータ）に対して、フレームバッファ制御器５６は、データフレ
ームバッファ５５を選択し、メモリへの読み出しが可能にさせられる。読み出し
動作（ディスクから読み出されるべきデータ）に対して、転送フレーム状態機械
８１（図１５を参照）は、メモリの読み出しを可能にさせる。アドレスが増分さ
れ、データフレームバッファＲＡＭ５５５においてどの程度のデータ／空間が利
用可能であるかを判定するため、データフレームバッファ状態ブロック５５６に
よって使用される、ラップビット（ＷＲＡＰ９５６０）が与えられる。書き込み
動作に対して、フレームバッファＲＡＭからのデータがレジスタに取得され、フ
レ―ムの開始と終了を判定するためのフラグビットがモニターされる。データが
有効である時を示すため、イネーブルが共通受信路５９によって使用されるよう
に与えられる。読み出し動作に対して、データフレームバッファＲＡＭ５５５か
らのデータがレジスタ中に取得され、パリティが検査される。ブロック５５４か
らの出力信号は、ＤＡＴＡ ＦＲＡＭＥ ＢＵＦＦＥＲ ＤＡＴＡ９５６４、Ｄ
ＡＴＡ ＶＡＬＩＤ ＲＥＡＤ９５６３、およびＤＡＴＡ ＰＡＲＩＴＹ ＥＲ
ＲＯＲ９５６２を含む。

【００９７】 データフレームバッファＲＡＭ５５５は、同期ＲＡＭを含み、一実施例におい
ては、さらに組み込み自己テスト制御器を含む。一実施例では、ＲＡＭは、３６
ビット幅（３２ビットデータワード＋４個のＳＯＦ／ＥＯＦフラグビットまたは
パリティビット）および３，２３２ワード長である。書き込み動作（ディスクに
書き込まれるべきデータ）に対して、受信データフレームのＳＯＦ、ヘッダ、ペ
イロード、ＣＲＣおよびＥＯＦは、オフチップバッファ１１１および共通受信路
５９へのアクセスが利用可能となるまで保持されるよう、ＲＡＭ５５５に書き込
まれる。読み出し動作（ディスクから読み出されるべきデータ）に対して、ルー
プ１２５０が開かれ、データが転送されるまで保持されるように、ペイロードの
みがＲＡＭ５５５に書き込まれる。一実施例においては、適切な保持時間を与え
るために、ＲＡＭに入り込む（クロックを除く）すべての入力が遅延させられる
。

【００９８】 データフレームバッファ状態ブロック５５６は、データフレームバッファＲＡ
Ｍ５５５の書き込みおよび読み出しポインタを比較し、バッファが空であるかど
うかを判定し、バッファが空でない場合には、バッファ内においてどの程度の数
のデータ／空間フレームが利用可能であるかを判定する。書き込み動作に対して
、このブロック５５６（ＡＶＡＩＬＡＢＬＥ ＳＰＡＣＥ９５６１）の出力は、
データフレームバッファ５５が共通受信路５９へのアクセスを要求するかどうか
を判定するために、フレームバッファ制御器５６によって使用される。その出力
は、信用が利用可能であるかどうかを判定するため、バッファ間信用制御器６０
３（図１２を参照）によっても使用される。

【００９９】 読み出し動作（ディスクから読み出されるべきデータ）に対して、ループ制御
ブロック４０は、フレームが転送され得るかどうかを判定するために、フレーム
バッファ内のデータ量を監視する。データフレームバッファ閾値は、ループ１２
５０を開くよう調整するために適合される必要がある。全フレームが利用可能で
はないが、処理中である（データフレームバッファ５５および／またはオフチッ
プバッファ１１１に格納されようとしている）場合には、ループ１２５０を開放
状態に保持させるために、データフレームバッファ保持閾値も発生される。

【０１００】 データフレームバッファ・フレームカウンタブロック５５１は、入力信号ＦＲ
ＡＭＥ＿ＯＵＴ９５５０を使用して、現にデータフレームバッファＲＡＭ５５５
にあるフレーム数を計数する。カウンタ５５１は、フレームがＲＡＭ５５５に書
き込まれる時に増分され、フレームがＲＡＭ５５５から読み出される時に減分さ
れる。その計数（信号ＣＯＵＮＴ ＯＦ ＦＲＡＭＥＳ ＩＮ ＢＵＦＦＥＲ９
５６６）は、信用が利用可能であるかどうかを判定するために、バッファ間信用
制御器６０３によって使用される。

【０１０１】 データフレーム取得ブロック５５２は、イネーブル取得モードが動作可能にさ
れるとき、（入力信号ＥＮＡＢＬＥ ＤＡＴＡ ＷＲＩＴＥ ＤＥＴＥＣＴ９５
５１を用いて）受信データフレームを監視し、フレームヘッダの様々なフィール
ドを取得する。その後、これらの値（ＤＡＴＡ ＣＡＰＴＵＲＥ ＯＵＴＰＵＴ
９５６５）は、マイクロプロセッサ１１２によって読み出される。

【０１０２】 再び図７を参照する。データフレームバッファ転送長カウンタ５４の制御器は
、読み出しデータがいかにしてデータフレームバッファ５５内に取り込まれるか
を制御する２個のカウンタを含む。（ブロック５４内の）データフレームバッフ
ァ転送長カウンタは、ファイバチャンネル転送に対してどの程度多くのデータが
オフチップバッファ１１１から取り込まれるべきかを判定するために使用される
。どのフレームバッファがオフチップバッファ１１１にアクセスすべきかを再評
価するため、制御器５６を一時停止させる前に（以下の章で説明される処理）、
（ブロック５４内の）データフレームバッファ転送長カウンタは、ファイバチャ
ンネル転送に対してどの程度多くのデータがオフチップバッファ１１１から取り
込まれるべきかを判定するために使用される。

【０１０３】 フレームバッファ制御器５６は、３個のフレームバッファ（すなわち、データ
フレームバッファ５５、ポートＡ受信非データフレームバッファ５３、またはポ
ートＢ受信非データフレームバッファ５３′）のいずれが、オフチップバッファ
１１１のリソースへのアクセスを許可されるべきかを判定する。ポートがループ
初期化状態にあって、しかもそのポート受信非データフレームバッファ５３（す
なわち、５３または５３′）が空でない場合には、ループ初期化フレームは最高
優先度を与えられ、その結果ループ初期化が進行できる。データ転送は、次の最
高優先度を与えられ、受信非データフレームバッファ５３が満たされない限り続
行されることになる。

【０１０４】 受信非データフレームバッファ５３の１個が、もはやフレームの空きを持たな
い場合には、その特定の受信非データフレームバッファ５３は、幾つかのフレー
ムを排出させるためオフチップバッファ１１１へのアクセスを許されることにな
り、その後データ転送が再開される。

【０１０５】 オフチップバッファ１１１リソースを要求する第１のフレームバッファ（５５
、５３、または５３′）は、オフチップバッファ１１１へのアクセスを許される
ことになる。両方のポートが同時にフレームを受信する場合、ポートＡが最初に
アクセスを許可される。一旦、フレームバッファ制御ブロック５６が、オフチッ
プバッファ１１１へのフレームバッファアクセスを与えると、代替ポートの受信
非データフレームバッファ５３が満たされ、または初期化が開始され、またはデ
ータ転送が開始されない限り、そのフレームバッファのサービスが続行される。
所定のポートについてのフレームは、そのポートへの配送順にオフチップバッフ
ァ１１１に転送されることになる。

【０１０６】 ファイバチャンネルからのデータ速度がオフチップバッファ１１１に支持され
得ない場合には、フレームバッファ制御器５６とオフチップバッファ１１１間の
データ転送が、バッファ制御インタフェース論理５８によって一時停止させられ
る。

【０１０７】 図１１は、共通受信路回路５９のブロック図である。この回路は、フレームバ
ッファ（５５、５３、または５３′）の１つから出力されてくるフレームを受け
取り、オフチップバッファ１１１用のフレームを作成する。この論理５９はＳＯ
Ｆを認識し、妥当性チェックのため受信ヘッダから情報を取得する。ＣＲＣが検
査され、フレームがオフチップバッファ１１１の適切なバッファ領域に経路付け
される。

【０１０８】 受信バッファ復号化ブロック５９１は、（入力データ信号ＦＲＭ ＢＵＦＦＥ
Ｒ ＤＡＴＡ９５７０およびイネーブル信号ＶＡＬ＿ＲＥＡＤ９５７１から導か
れる）フレーム開始およびフレーム終了区切り記号を復号化し、フレーム有効性
チェックのために共通受信路５９によって使用される信号を発生する。ＥＯＦ区
切り記号は、受信路ブロックに対して変換される、組み込まれたエラー状態（フ
レーム長エラーまたは連続不均衡エラー）を持つかも知れない。

【０１０９】 受信フレーム化状態機械５９２は、フレーム境界を判定するため入力ストリー
ムを監視する。ＳＯＦが検出されたとき、ヘッダの各ワードを取得させ、ＣＲＣ
チェッカー５９６、ヘッダ妥当性制御器５９５、および（５９９１、５９９２、
および５９９３と一緒に）バッファ制御器５９８を動作可能にさせるための信号
が発生される。状態機械５９２は、ヘッダ中に受信される無効プリミティブを検
査すると共に、許容される最大フレーム長を侵害する転送を検査する。共通受信
路５９は、一時的に停止され得るので、フレーム取得および有効性ブロックが適
切に動作可能にされるように、状態機械５９２の状態出力はアクティブ後非アク
ティブになるパルスである。

【０１１０】 受信フレーム長カウンタ（マルチプレクサ５９３１およびカウンタ５９３２）
は、受信フレームのヘッダからのＲ＿ＣＴＬフィールドに基づいて、命令、また
は（信号ＭＡＸ ＳＩＺＥ ＩＮＰＵＴＳ９５７２からの）データフレームのい
ずれかの最大フレーム長を持つフレームの始めにロードされる。ＥＯＦが検出さ
れる前にカウンタが零になる場合には、フレーム長エラーが検出され、そのフレ
ームは無効とされる。この機能は、フレーム用のオフチップバッファ１１１内の
割付空間を越えることを防止するのに役立つ。

【０１１１】 受信フレームヘッダ取得ブロック５９４は、受信ヘッダの様々なフィールドを
取得するために、受信フレーム化状態機械５９２からの信号を使用する。取得さ
れた値は、フレーム有効性論理によって使用される。

【０１１２】 フレームが受信されると、ＣＲＣチェッカーブロック５９６が、そのフレーム
の終了時にＣＲＣを検査する。（ＣＲＣ ＳＴＡＴＵＳ９５９６によって示され
た）ＣＲＣエラーが検出された場合には、そのフレームは無効とされる。ＣＲＣ
チェッカー５９６は、受信フレーム化状態機械５９２によって動作可能にされる
。ヘッダフィールドの内容、ペイロードフィールド、およびＣＲＣワードが処理
される。

【０１１３】 III. オンチップメモリ内のデータ健全性にファイバチャンネルＣＲＣを使用す る方法

【０１１４】 本発明の１つの観点によれば、ファイバチャンネルフレームを一時的に記憶す
るフレームバッファは、フレームがファイバチャンネルインタフェースの最大デ
ータ転送速度で受信させられるようにする。フレームは、その後、より一層遅い
、一層管理可能な速度で、オフチップ記憶装置に転送される。データがフレーム
バッファに記憶されようとする間にデータを保護するため、パリティ、ＣＲＣ、
または別の冗長機能など、様々な機構が任意に使用される。

【０１１５】 一実施例においては、受信されたファイバチャンネル巡回冗長コード（「ＣＲ
Ｃ」）をデータと共にフレームバッファを通過させることによって、データ健全
性検査が高められる（すなわち、ＣＲＣはフレームと共にフレームバッファに記
憶され、その後、フレームと共に読み出される）。ＲＡＭを拡張させる特別なパ
リティビットが取除かれる。（様々な実施例において、フレームバッファは、デ
ータフレームバッファ５５および／または受信非データフレームバッファ５３ま
たは５３′である。）ＣＲＣは、データがＲＡＭから読みだされた後に、そして
データがオフチップ（すなわちオフチップバッファ１１１に）転送される前に検
査される。入りデータ路上の特別なパリティビットも、インタフェースからフレ
ームバッファの入り側に、およびフレームバッファの出側からＣＲＣチェッカー
５９６の入力に、除去される。

【０１１６】 オフチップＲＡＭへのインタフェースは、一度に１個の転送のみを取扱い、オ
ンチップＲＡＭより遅くかつファイバチャンネル転送速度よりも遅いので、共通
受信路論理５９は、非データフレームバッファ５３および５３′とデータフレー
ムバッファ５５との間で共有される。ＣＲＣは、フレームがオフチップに行く直
前に検査される（すなわち、フレームがオンチップバッファ５３、５３′または
５５からオフチップバッファ１１１に転送される）ので、１個のＣＲＣチェッカ
ー５９６のみが必要である。反対に、ＣＲＣがフレームと共にフレームバッファ
に記憶されず、その後オフチップバッファ１１１への途中で検査される場合には
（「ＣＲＣのオンチップフレームバッファ通過」と呼ばれる）、２個のＣＲＣチ
ェッカーが必要とされる（すなわち、前置バッファ路５１および５１′内に配置
される）。

【０１１７】 一実施例においては、データが、より一層遅いオフチップバッファ１１１から
転送され、フレームバッファ内に一時的に記憶され、ファイバチャンネルインタ
フェース上の最大データ転送速度で送信されるとき、この機構は逆方向に対して
も使用される。

【０１１８】 フレームが受信されると、受信されるフレームの型を判定するため、経路付け
制御復号ブロック５９３３によって、Ｒ＿ＣＴＬフィールドが復号化される。Ｒ
＿ＣＴＬフィールドは、そのフレームをオフチップバッファ１１１の適切な領域
に経路付けするために使用されると共に、どの有効性検査がそのフレームになさ
れべきかを判定する。

【０１１９】 ヘッダ妥当性論理５９５は、受信フレームヘッダの内容を解析する。フレーム
のＲ＿ＣＴＬフィールドに基づいて、様々なフィールドが検査される。いずれか
の有効性検査が非データフレームについて失敗した場合には、そのフレームは無
効とされる。データ書き込み転送がアクティブのとき有効性検査がデータフレー
ムについて失敗した場合には、マイクロプロセッサ１１２が通知を受ける。

【０１２０】 受信フレーム状態ブロック５９７は、受信したフレームについての情報を集め
、無効データがオフチップに行くことを妨げ、そして信号ＦＲＡＭＥ ＳＴＡＴ
ＵＳ９５８０を発生する。フレームが有効でない場合には、（データ転送がアク
ティブでなければ）そのフレームは当然無視される。

【０１２１】 命令カウンタ５９９２は、幾つの命令フレームがオフチップバッファ１１１の
命令領域に含まれているかを追跡するために使用される。有効な命令が受信され
ると、このカウンタ５９９２は増分される。マイクロプロセッサ１１２が命令で
終了したとき、そのマイクロプロセッサは、（マイクロプロセッサ１１２からの
信号ＭＰＵ ＤＥＣＲＥＭＥＮＴＳ９５７４を用いて）命令カウンタ５９９２を
減分する必要がある。ブロック５９９２は、割込み要求ＣＭＤ ＲＣＶＤ ＩＲ
Ｑ９５７８を出力する。

【０１２２】 バッファ間信用を与えるため、（マイクロプロセッサ１１２からの信号ＭＰＵ
ＩＮＣＲＥＭＥＮＴＳ９５７５を用いて）どのくらい多くの空間がオフチップ
バッファ１１１の“他の”領域内に残っているかを探知するために、“他の”空
間カウンタ５９９１が使用される。このカウンタ５９９１は、命令でもデータフ
レームでもない有効なフレームが受信されたとき、またはオフチップバッファ１
１１が一杯のときに命令フレームが受信されたときに減分される。マイクロプロ
セッサ１１２がフレームで終了したとき、別のフレームに対する空間が存在する
ことを示すために、マイクロプロセッサは“他の”空間カウンタ５９９１を増分
する必要がある。“他の”空間カウンタ５９９１は、オフチップバッファ１１１
の“他の”領域に適合するであろうフレーム数を指示（信号ＯＴＨＥＲ ＣＯＵ
ＮＴ９５７６および割込み要求ＯＴＨＥＲ ＲＣＶＤ ＩＲＱ９５７７）する。

【０１２３】 フレームが受信されると、（他のカウンタ５９９１を減分し、命令カウンタ５
９９２を増分するために、信号ＩＮＣＲ／ＤＥＣＲ９５７３を発生する）受信フ
レームバッファ制御器５９８および最終４発生論理５９９３は、フレームを適切
な領域に差し向けるために、オフチップバッファ１１１の論理への信号（ＣＯＮ
ＴＲＯＬＳ ＦＯＲ ＯＦＦ−ＣＨＩＰ ＢＵＦＦＥＲ７５８９）を発生する。

【０１２４】 図１２は、論理の送受信部の制御論理を含む、ファイバチャンネル転送制御回
路６０のブロック図である。転送制御回路６０は、転送制御およびバッファ間信
用制御６０３を含む。

【０１２５】 データ利用可能／空間カウンタブロック６０４は、動作がデータ書き込みまた
はデータ読み出しであるかどうかによって、どの程度多くのオフチップ空間また
はデータが利用可能であるかの指示（ＤＡＴＡ ＡＶＡＩＬＡＢＬＥ６０１９）
を与える。データ書き込み転送に関して、データ利用可能／空間カウンタブロッ
ク６０４は、ＢＢ＿ＣＲＥＤＩＴが与えられるために、どの程度多くの空間がオ
フチップバッファ１１１のデータ部分において（フレームの観点において）利用
可能であるかを指示するために使用される。データ読み出し転送に関して、デー
タ利用可能／空間カウンタブロック６０４は、どの程度多くのデータフレームが
オフチップバッファ１１１において利用可能であるかを指示するために使用され
る。バッファポインタの差違が、フレーム毎のワード数を示すマイクロプロセッ
サロード可能な（すなわち、プログラム可能な）値と比較される。

【０１２６】 バッファ間信用制御論理６０３は、フレームが送られるようにさせるため、バ
ッファ信用（信号ＰＯＲＴ ＢＢ＿ＣＲＥＤＩＴ ＡＶＡＩＬＡＢＬＥ ＴＯ
ＴＲＡＮＳＭＩＴ Ｒ＿ＲＤＹ６０１７）を接続されたポートに与える。この信
用は、Ｒ＿ＲＤＹに送ることによって与えられる。いかなるポートに与えられる
信用量も、以下によって決定される。 １）ディスクドライブ１００に対して、どの程度多くの受信空間がオフチップ
バッファ１１１において利用可能であるか。 ２）ディスクドライブ１００に対して、どの程度多くの受信空間が受信非デー
タフレームバッファ５３およびデータフレームバッファ５５において利用可能で
あるか。 ３）信用が与えられた場合、ドライブ１００が開かれているポートが利用可能
な空間を占有できるフレームを潜在的に送ることができるかどうか。

【０１２７】 バッファ間信用は、ポート毎を基準として決定される。バッファ間信用制御ブ
ロック６０３は、いつ信用が利用可能であるかを示すための信号をループポート
Ａ／Ｂ開制御ブロック４２および４２′（図６参照）に対して発生する。その後
、ループ制御ブロック４０が、Ｒ＿ＲＤＹの送信を制御する。

【０１２８】 転送制御回路６０の残りは、転送中に使用されるカウンタを含む。受信Ｒ＿Ｒ
ＤＹカウンタ６０６は、入力ＰＯＲＴ Ｒ＿ＲＤＹ ＲＥＣＥＩＶＥＤ６０１０
（ポートＡおよびポートＢに対してそれぞれ１個）およびＰＯＲＴ ＦＲＡＭＥ
ＴＲＡＮＳＭＩＴＴＥＤ６０１１（ポートＡおよびポートＢに対してそれぞれ
１個）から、各ポート上でどの程度多くの信用のＲ＿ＲＤＹが受信されたかを判
定し、信号ＰＯＲＴ ＣＲＥＤＩＴ ＡＶＡＩＬＡＢＬＥ ＴＯ ＴＲＡＮＳＭ
ＩＴ Ａ ＦＲＡＭＥ６０２０を出力する。送信Ｒ＿ＲＤＹカウンタ６０1は、 入力ＰＯＲＴ Ｒ＿ＲＤＹＴＲＡＮＳＭＩＴＴＥＤ６００１（ポートＡおよびポ
ートＢに対してそれぞれ１個）およびＰＯＲＴ ＦＲＡＭＥ ＲＥＣＥＩＶＥＤ
６００２（ポートＡおよびポートＢに対してそれぞれ１個）から、各ポート上で
どの程度多くの信用のＲ＿ＲＤＹが送信されたかを判定する。シーケンスカウン
タ６０７は、データ書き込み転送時に、受信されたフレームが順に到着すること
を検査するために使用され、かつデータ読み出し転送時に、データフレームのヘ
ッダ内に送信されたＳＥＱＵＥＮＣＥ ＣＯＵＮＴ６０２２を発生するために使
用される。相対的オフセットカウンタ６０８は、データ読み出し転送時に、デー
タフレームのヘッダ内に送信されたＲＥＬＡＴＩＶＥ ＯＦＦＳＥＴ ＣＯＵＮ
Ｔ６０２３を発生するために使用される。転送長カウンタ６０９は、どの程度多
くの転送データがあるかを判定し、転送完了時に指示（ＴＲＡＮＳＦＥＲ ＬＥ
ＮＧＴＨ ＣＯＵＮＴ６０２４）を与える。

【０１２９】 （単一フレーム送信路回路７０） 図１３は、ファイバチャンネル用の単一フレーム送信路回路７０のブロック図
である。本発明の一実施例は、ループ初期化および応答用の専用転送フレームバ
ッファ７３を含むファイバチャンネルループインタフェース回路を与える。その
ような専用の転送フレームバッファ７３を持つことによって、他のポートがデー
タフレームを送信または受信（すなわち、通信）している間に、デュアルポート
ノードの１個のポートが初期化または応答フレームを送信することができる。ル
ープが同期喪失や別の問題を経験した場合、ループ１２５０は再初期化される必
要があり、専用転送フレームバッファ７３は、デュアルポートノードインタフェ
ースの他のポートに接続された他のループ上で進行しているデータ転送または他
の機能を中断させることなく、この機能を生じさせることができる。両方のポー
トは、同時に同様に初期化され得る。さらに、この専用の転送フレームバッファ
７３は、他方のポートが使用されている間に一方のポートから、応答、承諾、ま
たは他の非データ転送が送信させられるようにさせる。従って、マイクロプロセ
ッサ１１２と協力して、単一フレーム送信路回路７０は、ノードインタフェース
１２２０に対してループ初期化および応答機能を与えるように動作する。転送フ
レームバッファ７３は、入力ＭＰＵ ＬＯＡＤＡＢＬＥ７００２（マイクロプロ
セッサ１１２からのデータ）、ＲＥＣＥＩＶＥ ＰＡＴＨ ＤＡＴＡ７００３お
よびＲＥＣＥＩＶＥ ＰＡＴＨ ＣＯＮＴＲＯＬＳ７００４（受信路５０からの
フレーム）を受け入れる。転送フレームバッファ７３は、ＭＰＵ ＲＥＡＤ Ｄ
ＡＴＡ３０９５を出力すると共に、ブロック７４および７６を介して、ＸＭＴ＿
ＤＰＴＨ ＤＡＴＡ７００７（送信されるようとしているＣＲＣを含む出力フレ
ーム）を出力する。

【０１３０】 単一フレーム送信路回路７０は、ループ制御回路４０からの要求を受け入れ、
単一フレーム送信フレームバッファ７３に存在するフレームを送信する。この回
路７０は、適切なフレーム区切り記号を発生し、フレームバッファからのペイロ
ードおよびヘッダを読み出し、ＣＲＣ発生器７６で適切なＣＲＣを発生する。こ
の回路７０は、また、最新充填ワードを送信するためのループポート回路２０に
信号を発生し、フレーム終端（ＥＯＦ）が転送されようとする時を指示し、最新
の連続している不均衡に基づいてデコーダにＥＯＦの第２のキャラクタを発生さ
せる。

【０１３１】 単一フレーム送信状態機械７２は、（信号ＳＥＮＤ＿ＦＲＡＭＥ７００１によ
って）ループ制御回路４０からの要求を受け入れ、フレームを送信する。フレー
ムが送信されると、この状態機械７２は、フレーム区切り記号、ヘッダ、および
ペイロードを適切な時に転送させるために、送信マルチプレクサ７４に送られる
フレームの各部に対する選択（すなわち、選択信号）を与える。この状態機械７
２は、また、ＣＲＣ発生器７６にイネーブルを発生する。また、いつＥＯＦ信号
を送信するかを判定するため、８Ｂ／１０Ｂエンコーダ２７（図４を参照）に制
御が与えられる。フレームが送信された時、信号が発生され、ループ制御回路４
０に送ってその回路に動作を続行させる。

【０１３２】 適切な時間に最終ＣＲＣが出力されるようにするため、ハードウエアがどのく
らい長いフレームがあるか判定できるように単一フレーム送信フレーム長カウン
タ７１が使用される（ＣＲＣは、一度に一ワードを繰返し計算し、フレームのデ
ータ部分が出力される際に累算される）。カウンタ７１は、フレームの始めに、
送信フレーム長レジスタからロードされ、フレームが送信されている間に動作可
能にされる。カウンタ７１は、単一フレーム送信状態機械７２によって動作可能
にされ、いつＣＲＣ発生器７６を動作可能にするかを判定するため、状態（すな
わち、状態情報）を状態機械７２に与える。

【０１３３】 単一フレーム送信出力マルチプレクサ７４の出力は、ＥＯＦの前に含まれるＣ
ＲＣ残留ワードを判定するためのＣＲＣ発生器７６への入力であり、それはマル
チプレクサ７９を介してループポート回路２０（図３）に供給される。単一フレ
ーム送信状態機械７２は、このマルチプレクサ７４に対して選択を発生し、フレ
ーム区切り記号、ヘッダ、およびペイロードが適切な時に転送させられるように
する。

【０１３４】 単一送信充填キャラクタ発生器ブロック７５は、Ｋキャラクタ、最新充填ワー
ド、およびＥＯＦ区切り記号が単一フレーム送信路回路７０から送信されている
ときを判定する。出力信号ＸＭＩＴ ＣＯＮＴＲＯＬＳ７０１０は、どのループ
が単一フレーム送信路回路７０へのアクセスを持つかを決定する、送信路マルチ
プレクサ７９に行く。

【０１３５】 図１４は、ファイバチャンネル送信フレームバッファ７３のブロック図である
。この実施例において、単一フレーム送信フレームバッファ７３は、単一フレー
ムバッファ書き込み制御７３３、単一フレームバッファ読み出し制御７３４、お
よび単一フレーム送信フレームバッファＲＡＭ７３５を含む。単一フレーム送信
フレームバッファ７３は、受信したループ初期化フレーム、出力ループ初期化フ
レーム、および出力単一フレームを記憶するために使用される。一実施例におい
ては、送信バッファＲＡＭ７３５の４０ワードが、ポートＡに格納され、４０ワ
ードがポートＢに格納される。

【０１３６】 単一フレームバッファ書き込み制御ブロック７３３は、単一フレームバッファ
ＲＡＭ７３５に対して、アドレス（ＷＰＴＲ１４１１）、データ（ＷＤＡＴ１４
１０）、および書き込みイネーブル（ＷＥ１４１２）を発生する。それらの入力
は、ＤＡＴＡ ＦＲＯＭ ＲＥＣＥＩＶＥ ＰＡＴＨ１４０１、ＰＯＲＴ Ａ
ＦＲＡＭＥ１４０３、ＰＯＲＴ Ｂ ＦＲＡＭＥ１４０４、登録済ＭＰＵ ＤＡ
ＴＡ９５３３、および登録済ＭＰＵ ＡＤＤＲＥＳＳ９５３４を含む。ループ初
期化フレームが受信されたとき、妥当性に対する共通受信路５９を介して移動で
きるまで、そのフレームが受信非データフレームバッファ（５３または５３′）
の１つに、最初に記憶される。そのフレームをオフチップバッファ１１１に転送
するというよりは、そのフレームは、単一フレーム送信フレームバッファ７３に
書き込まれる。これは、また、オフチップバッファ１１１が代替ポート上のデー
タ転送に一層専用化される。ループポートからのデータは、１６ビット幅から３
２ビット幅に変換され、フレームの開始アドレスは、そのフレームが関係するポ
ートに基づいて決定される。

【０１３７】 マイクロプロセッサ１１２は、また、ループ初期化フレームを修正し、または
出力フレームを構築するため、単一フレーム送信フレームバッファ７３に書き込
みできる。単一フレーム送信フレームバッファ７３内のデータを保護するため、
パリティが発生される。

【０１３８】 単一フレーム送信バッファ読み出し制御ブロック７３４は、単一フレーム送信
バッファＲＡＭ７３５の読み出しアドレス（ＲＰＴＲ１４１４）を発生し、ＲＡ
Ｍ７３５からデータ（ＲＤＡＴ１４１３）を取得する。入力は、ＳＥＮＤ ＦＲ
ＡＭＥ１４０７およびＸＭＩＴ ＳＴＡＴＥＳ１４０８を含む。単一フレーム化
状態機械７２が、フレームを送信できるようにすると、単一フレーム送信バッフ
ァＲＡＭ７３５の読み出しが可能とされる（ＳＩＮＧＬＥ＿ＦＲＡＭＥ ＴＲＡ
ＮＳＭＩＴ ＢＵＦＦＥＲ ＤＡＴＡ１４１５を出力）。マイクロプロセッサ１
１２は、このフレームバッファを読み出し、受信したループ初期化フレームにア
クセスする。送信フレームバッファＲＡＭ７３５からのデータは、レジスタに取
得され、パリティが検査される（出力ＰＡＲＩＴＹ ＥＲＲＯＲ１４１６を発生
）。

【０１３９】 単一フレーム送信バッファＲＡＭ７３５は、同期ＲＡＭおよび、一実施例にお
いては、組込み自己テスト制御器を含む。ＲＡＭは、３６ビット幅（３２ビット
データワード＋パリティの４ビット）と８０位置長を持つ。フレームのヘッダお
よびペイロードは、審査のためにマイクロプロセッサ１１２に対して、またはル
ープ１２５０上での送信に対して保持されるよう、送信フレームバッファＲＡＭ
７３５中に配置される。一実施例においては、適切な保持時間を与えるために、
ＲＡＭに入力される（クロックを除く）すべての入力が遅延される。

【０１４０】 図１５は、フレームを送信するため、ループ制御論理４０からの要求を受け入
れるデータ送信路回路８０のブロック図である。回路８０は、適切なフレーム区
切り記号を発生し、マイクロプロセッサにロード可能なレジスタからヘッダを構
築し、ＣＲＣを発生する。また、回路８０は、最新充填ワードを送信するための
ループポート回路２０に信号を発生し、ＥＯＦが転送されているときを示し、現
在の連続している不均衡に基づいて、エンコーダにＥＯＦの第２のキャラクタを
発生させる。

【０１４１】 データ送信フレーム化状態機械８１は、フレームを送信するためループ制御論
理４０から要求（信号ＳＥＮＤ ＦＲＡＭＥ８００１）を受け入れる。フレーム
が送信されると、状態機械８１はフレームの各部分に対する選択を与え、フレー
ム区切り記号、ヘッダ、およびペイロードが適切な時間に転送されるように、マ
ルチプレクサ８６に送信する。また、機械８１は、ＣＲＣ発生器８７に対してイ
ネーブルを発生する。フレームが送信されたとき、ループ制御論理４０に信号が
発生され、それを続行させる。

【０１４２】 データ送信フレーム長カウンタ８２は、そのハードウエアにフレームがどの程
度の長さかを判定させ、ＣＲＣが適切な時間に発生されるようにするために使用
される。データ送信フレーム長カウンタ８２は、送信フレーム長レジスタからの
フレームの始めにロードされ、フレームが送信されている間動作可能にされる。
データ送信フレーム長カウンタ８２は送信フレーム化状態機械８１によって動作
可能にされ、ＣＲＣ発生器８７をいつ動作可能にするかを判定するため、状態を
状態機械に与える。

【０１４３】 データフレーム送信出力マルチプレクサ８６の出力は、データ送信路をマルチ
プレクサ７９に与えるＣＲＣ発生器８７の入力である。データ送信フレーム化状
態機械８１は、このマルチプレクサ８６に対する選択を与え、フレーム区切り記
号、ヘッダ、およびペイロードが適切な時間に転送されるようにさせる。この入
力は、ＦＲＡＭＥ ＢＵＦＦＥＲ ＤＡＴＡ８００４、ＨＥＡＤＥＲ ＲＥＧＩ
ＳＴＥＲＳ８００５、ＴＲＡＮＳＦＥＲ ＣＯＵＮＴＳ８００６、およびＴＲＡ
ＮＳＦＥＲ−ＲＥＡＤＹ ＰＡＹＬＯＡＤ８００７を含む。その出力は、ＳＴＡ
ＴＥＳ ＴＯ ＦＲＡＭＥ ＢＵＦＦＥＲ ＲＥＡＤ ＣＯＮＴＲＯＬ８００９
を含む。マルチプレクサ８６内の区切り記号発生器は、フレーム送信時にどのフ
レーム開始（ＳＯＦ）およびフレーム終了（ＥＯＦ）プリミティブを使用するか
を決定する。

【０１４４】 データフレーム送信出力マルチプレクサ８６の出力は、ＥＯＦ前に含まれるＣ
ＲＣ残留ワードを決定するため、ＣＲＣ発生器８７を介して転送される。ＣＲＣ
発生器８７に対するイネーブルは、データ送信フレーム化状態機械８１から来る
。また、ＥＯＦ信号をいつ送信するかを決定するための制御が、８Ｂ／１０Ｂエ
ンコーダ２７（図４を参照）に与えられる。ＣＲＣ発生器８７の出力は、ＸＭＴ
＿ＤＰＴＨ ＤＡＴＡ８００８（転送されるべきＣＲＣを含んでいる出力フレー
ム）である。

【０１４５】 データ転送充填キャラクタブロック８５は、Ｋキャラクタ、最新充填ワード、
およびＥＯＦ区切り記号がデータ送信路回路８０から送信されているときを判定
する。出力信号ＸＭＩＴ ＯＵＴＰＵＴＳ８０１０は、どのループがデータ送信
路回路８０にアクセスしたかを判定する送信路マルチプレクサ７９に行く。

【０１４６】 送信路マルチプレクサ７９（図３を参照）の出力は、ループポート回路２０内
のポートＡおよびポートＢ調整ループ論理２６への入力である。単一フレーム路
７０およびデータ路８０からのデータおよび制御信号は、送信路マルチプレクサ
７９によって適切なポートに選択される。また、送信路マルチプレクサ７９は、
Ｒ＿ＲＤＹプリミティブをポートに振り分ける。これによって、両方のポートに
同時に送信させることができる。

【０１４７】 IV. 調整ループのオーバヘッドを低減させるための方法および装置 ファイバチャンネル調整ループ設計１２００において、ループポート１１６の
ノードインタフェース１２２０は、ループ１２５０へのアクセスに対して調整さ
れる必要がある。どのポートがループ１２５０の制御を得るかを判定するために
、優先度システムが使用され、ポートがスターブ（starve）されないことを保証
するために、“公平”構造が使用される。目標装置として、ディスクドライブ１
００は、通常ＣＰＵ１２０２よりも低い優先度が与えられる。より高い優先度の
装置がそれらのアクセスを完了するまで、ドライブ１００は調整を得るまで待た
ねばならないという結果となる。不必要な調整サイクルを避けるために、ループ
ポート１１６のノードインタフェース１２２０がループ１２５０の制御を得ると
、そのノードインタフェースは、ループを閉じる前にできるだけ多くのフレーム
を送る。しかし、データがもはや利用可能ではないとき、ループポート１１６の
ノードインタフェース１２２０は、ループ１２５０を閉じ、他のポートがループ
１２５０にアクセスすることを可能にさせる。これは、ある別の制御器技術にお
いて使用される方法である。本発明は、ポートへのデータ利用可能性に基づいて
、ループ１２５０を閉じるかどうかの決定ルールを変更することによって、ルー
プ性能を高めるための機構を提供する。従って、ループ全体のオーバヘッドが低
減される。

【０１４８】 ある別の制御器技術においては、フレーム終了区切り記号が送信されるとき、
ポートは、他のフレームが利用可能であるかどうかを判定する。データがもはや
利用可能ではない場合（例えば、全フレームが送信に対して利用可能ではない）
には、ループ１２５０は閉じられる。その後すぐにデータは利用可能になる。従
って、ポートは後で再び調整を行なう必要があり、転送を続行する前に調整を得
る。これが転送の最終フレームが利用可能になる際に起こる場合、転送の完了が
遅延され、次の命令が処理され得る前に遅れが生ずることになる。

【０１４９】 本発明は、データが即座にポートに対して利用可能となる場合、ループ１２５
０がそのポートによって開に保持されるようにさせる、制御器技術設計の機構を
提供する。これにより、ループポート１１６のノードインタフェース１２２０が
出力データ転送中に調整しなくてはならない回数が低減され、従って、転送をよ
り早く完了させることができる。以下の条件の両方が成立するとき、（そのルー
プのポートの続いている制御を正当に評価するために）ポートに対して利用可能
になる十分なさらなるデータに備えて、ループ１２５０は開に保持される。 ・少なくともＸフレームが利用可能なオフチップであり、 ・データの少なくともＹワードが、データフレームバッファ５５において利用
可能である。

【０１５０】 そのような一実施例においては、Ｘの値（ここで、Ｘは、ループ１２５０を開
状態に保持するためにオフチップバッファ１１１において利用可能であることを
必要とするフレーム数を表わす）およびＹの値（ここで、Ｙは、ループ１２５０
を開状態に保持するためにオンチップバッファにおいて利用可能であることを必
要とするワード数を表わす）は、それぞれ別個に（例えば、マイクロプロセッサ
１１２によるファームウエアコードによって）プログラム可能である。別の実施
例においては、（必ずしもフレーム数として特定されない）所定のデータ量がオ
フチップバッファ１１１において利用可能であるとき、ループ１２５０は開状態
に保持される（そのような一実施例においては、オフチップバッファ１１１にお
いて利用可能であることが必要な所定のデータ量は、プログラム可能である）。

【０１５１】 別の実施例においては、（必ずしもワード数として特定されない）所定のデー
タ量がオンチップバッファ１１９において利用可能であるとき、ループ１２５０
は開状態に保持される（そのような一実施例においては、オンチップバッファ１
１９において利用可能であることが必要な所定のデータ量は、プログラム可能で
ある）。一実施例においては、所定量のデータが利用可能であるが（少なくとも
１個の半フレームオンチップおよび少なくとも１個のフレーム利用可能オフチッ
プ）、フレーム全体が利用可能なオンチップであるまでフレームの転送が開始し
ない場合、ループ１２５０は開状態に保持される。

【０１５２】 例えば、一実施例においては、オンチップデータフレームバッファ５５は、少
なくとも６個のデータフレームを保持するに充分なほど大きい（すなわち、２１
１２バイトの最大フレームサイズの６フレーム）。送信されているデータは、（
例えば、ディスクプラッタ１３４から）最初にオフチップバッファ１１１に転送
され、その後オンチップデータフレームバッファ５５に転送される。典型的には
、ほぼ毎秒１０６メガバイトまでの速度で、データがデータフレームバッファ５
５から転送され、一方、一実施例においては、オフチップバッファ１１１からオ
ンチップデータフレームバッファ５５への転送は、より遅い速度で行われる。全
フレームより少ないフレームが既にオンチップデータフレームバッファ５５に転
送されている場合、それらのデータが外部への転送を要求される前に、フレーム
の最後の部分がオンチップデータフレームバッファ５５に転送される限り、ほぼ
毎秒１０６メガバイトのファイバチャンネル全速度でフレーム転送を開始し、全
フレームの転送を完了させることが可能である。

【０１５３】 従って、本発明の一実施例によれば、少なくとも２分の１のデータフレームが
オンチップデータフレームバッファ５５に含まれ、かつ少なくとも１個のデータ
フレームがオフチップバッファ１１１に含まれている場合には、ループ１２５０
は開状態に保持される。そのような一実施例においては、ループ１２５０の制御
を保つために（“ループを開に保持する”ために）必要とされるこのデータ量は
、オンチップバッファ５５においてほぼ１０００バイトのデータ（すなわち、２
１１２バイトフレームの２分の１）であり、そしてオフチップバッファ１１１に
おいてほぼ２０００バイトのデータ（すなわち、２１１２バイトフレーム分）で
ある。両者の量は、マイクロプロセッサ１１２によって設定されるプログラム可
能な値である。一実施例においては、丁度説明したように、所定量のデータが利
用可能な場合には、ループ１２５０は開に保持される。しかし、フレームの転送
は、全フレームが利用可能なオンチップである後でのみ開始する。そのような一
実施例においては、ＣＦＷ（最新充填ワード）信号は、全フレームがオンチップ
であり、フレームの送信が開始できるまで、ループ１２５０上に送信される。

【０１５４】 外部転送に利用可能なフレーム数の計数は、本発明の一実施例のオフチップバ
ッファ１１１における制御器によって生成される。データが、データフレームバ
ッファ中に転送するために利用可能であるかどうかを判定するために、ファーム
ウエアプログラム可能な計数Ｘフレーム（ループを開に保つためにオフチップバ
ッファ１１１において必要とされるフレーム数）が、転送に利用可能なフレーム
数の計数に対して比較される。データフレームバッファは、オフチップのより遅
いメモリからデータを一時的に蓄えるために使用されるオンチップＲＡＭである
。従って、データは、完全なファイバチャンネルインタフェース速度で送信され
得る。ループ１２５０を開に保つために十分なデータがすでにデータフレームバ
ッファにあるかどうかを判定するために、第２の比較器が、データフレームバッ
ファ内で利用可能なデータ量を、ファームウエアプログラム可能な計数、Ｙワー
ド（ループを開に保つためにオンチップバッファ５５において必要とされるワー
ド数）と比較するために使用される。ＸおよびＹの値は、この論理が様々なオフ
チップランダムアクセスメモリ（“ＲＡＭ”）ソリューションおよび転送速度で
使用されるようにさせるため、ファームウエアプログラム可能である。

【０１５５】 本発明の１つの目標は、ループ１２５０を開に保持し、データがすぐにポート
１１６に対して利用可能であるときに余分な調整サイクルを避けることにある。
これは、ループ１２５０上の他のポートが転送を実行することを防止するので、
待ちが延長された時間（例えば、ヘッドスイッチを実行するために必要な時間）
となる場合に、利用可能となるデータを待ちながらループ１２５０が開に保持さ
れてはならない。

【０１５６】 （結論） ループ初期化と応答のための専用の送信フレームバッファ（７３）を含むファ
イバチャンネルループ・インタフェース回路（１２２０）について述べた。この
ような専用の送信フレームバッファ（７３）を有することにより、他方のポート
（１１６）がデータフレームを送信あるいは受信中に、デュアルポートノード（
１２２０）の一方のポート（１１６）が初期化、あるいは応答フレームを送信で
きるものとなる。専用の受信バッファ（５３および５５）もまた、２ポートノー
ド（１２２０）の各ポート（１１６）に対して設けられる。フレームとともにフ
ァイバチャンネルから受信した巡回冗長コード情報は、３つのフレームバッファ
（５３、５３′および５５）の１つに格納される。これらのデータとＣＲＣは、
後で、フレームバッファ（５３、５３′および５５）に存在する間にデータの健
全性を保証するために検査される。ループの制御のための調整に要する時間を減
らすために、プログラミングにより選択的に決定された最小量のデータ（プログ
ラム可能なデータと称する）が送信のために利用可能である限り、ループ（１２
５０）の制御は維持（即ち、ループ接続は開状態を保持）される。

【０１５７】 本発明は、オンチップメモリ中でのデータ健全性のためのファイバチャンネル
巡回冗長コード（ＣＲＣ）を用いるための通信チャンネルシステム（１２２０）
を提供するものである。本システム（１２００）は、第１のポート（１１６）と
第２のポート（１１６）を有し、各ポート（１１６）はファイバチャンネル調整
ループ通信チャンネル（１２５０）をサポートし、各通信チャンネル（１２５０
）は通信チャンネル（１２５０）上のデータ送信中に巡回冗長コードを含む、第
１のチャンネルノード（１２２０）を含んでいる。本システム（１２００）は、
第１のチャンネルノード（１２２０）に位置し、フレームと、受信されたフレー
ムに対応したＣＲＣとを通信チャンネル（１２５０）から受信するオンチップフ
レームメモリ（５３または５５）と、オンチップフレームメモリ（５３または５
５）中に存在する受信されたフレームのデータ健全性検査のための受信された対
応したＣＲＣを用いる健全性装置（５９６、５５３）を含んでいる。

【０１５８】 本システムの１つの変形は、さらに、動作中にオンチップフレームメモリ（５
３または５５）と健全性装置（５９６、５５３）とを結合するオフチップメモリ
（１１１）と、受信したフレームをオンチップメモリ（５３または５５）からオ
フチップメモリ（１１１）に移動させる間に巡回冗長コードを検証する健全性装
置内の検証回路（５９６）とを含んでいる。

【０１５９】 このような実施例は、さらに、データがオフチップメモリ（１１１）からオン
チップメモリ（５５）に移動する際に、パリティを生成しデータに付与するパリ
ティ生成回路（５５３）を含み、ここで健全性回路は、さらに、データフレーム
をオフチップメモリ（１１１）に移動させる間に、巡回冗長コードを検査し取り
除く。この実施例の他の様態では、オンチップフレームメモリ（５５）は、さら
に、巡回冗長コードを含まないデータフレームをオフチップメモリ（１１１）か
ら受信し、また、システムは、さらに、オフチップメモリ（１１１）から受信し
たデータフレームに基づき巡回冗長コードを生成するＣＲＣ発生器（８７）と、
生成された巡回冗長コードを含むデータフレームをオフチップメモリ（１１１）
から通信チャンネル（１２５０）上に送信する送信機（トランシーバ１１５の一
部）を含んでいる。さらに、他の実施例では、送信されるべきデータフレームを
、オフチップメモリ（１１１）からオンチップメモリ（５５）に転送し、パリテ
ィを付与するもののＣＲＣ情報は含めずに、オンチップメモリ（５５）に格納す
る。そのような一実施例では、通信チャンネル（１２５０）からオンチップメモ
リ（５５）に転送された受信データフレームを、ＣＲＣは付与するもののパリテ
ィ情報は含めずに、オンチップメモリ（５５）に格納する。

【０１６０】 １つの変形として、本発明によりシステム（１２００）を構築し、ここでは、
該システム（１２００）は、さらに、動作中に第１のチャンネルノード（１２２
０）と結合する磁気ディスク記憶装置（１２５６）と、動作中に第２のチャンネ
ルノード（１２２０）と結合するコンピュータシステム（１２０２）とを含むも
のとする（即ち、コンピュータシステム（１２０２）は第２のチャンネルノード
（１２２０）を有するものとする）。第２のチャンネルノード（１２２０）は、
動作中に第１のチャンネルノード（１２２０）と結合し、ファイバチャンネル調
整ループ通信チャンネル（１２５０）を介して、第１のチャンネルノード（１２
２０）と第２のチャンネルノード（１２２０）との間でデータを転送する。

【０１６１】 本発明の他の観点は、ディスクドライブ（１００）を提供する。ディスクドラ
イブ（１００）は、回転ディスク（１３４）と、回転中のディスク（１３４）と
交渉をもつトランスデューサ（１５０）と、第１のポート（１１６）と第２のポ
ート（１１６）を有する第１のチャンネルノード（１２２０）を含み、各ポート
（１１６）はファイバチャンネル調整ループ通信チャンネル（１２５０）をサポ
ートする。各通信チャンネル（１２５０）は、通信チャンネル（１２５０）上の
データ送信に巡回冗長コードを含んでいる。第１のチャンネルノード（１２２０
）は、データと通信するためのトランスデューサ（１５０）と動作中に結合する
。ディスクドライブ（１００）は、第１のチャンネルノード（１２２０）にオン
チップで位置し、フレームと、受信したフレームに対応したＣＲＣを通信チャン
ネル（１２５０）から受信するオンチップフレームメモリ（５３または５５）と
、オンチップメモリ（５３または５５）中に存在する受信フレームのデータ健全
性を検査するために、受信した関連ＣＲＣを用いる健全性装置（５９６，５５３
）を含んでいる。一実施例では、ディスクドライブ（１００）は、さらに、動作
中にオンチップフレームメモリ（５３または５５）と健全性装置（５９６，５５
３）と結合するオフチップメモリ（１１１）と、受信したフレームをオンチップ
メモリ（５３または５５）からオフチップメモリ（１１１）に移動させる間に巡
回冗長コードを検証する健全性装置（５９６，５５３）中の検証回路（５９６）
とを含んでいる。

【０１６２】 本発明のさらに他の観点は、通信方法を提供する。本方法は、 （ａ）第１のチャンネルノード（１２２０）の第１ポート（１１６）と第２ポ
ート（１１６）のそれぞれの上で、ファイバチャンネル調整ループ通信チャンネ
ル（１２５０）をサポートし、 （ｂ）通信チャンネル（１２５０）からフレームを受信し、ここで、受信した
フレームは、受信したフレーム中の他のデータに基づく巡回冗長コードを含み、 （ｃ）巡回冗長コードを含む受信フレームをフレームバッファ（５３または５
５）に格納し、 （ｄ）フレームバッファ（５３または５５）とは独立したメモリ（１１１）に
、受信フレームを格納し、 （ｅ）受信フレームを独立したメモリ（１１１）に転送する間に、巡回冗長コ
ード（ＣＲＣ）を検証することにより、受信フレームの正しさを検査するステッ
プを含んでいる。 一実施例では、本方法は、 （ｆ）送信すべきフレームをオンチップフレームバッファ（５５）に載せ、 （ｇ）送信すべきフレーム中のデータに基づき巡回冗長コードを生成し、 （ｈ）巡回冗長コードを含み、送信すべきフレームを通信チャンネル（１２５
０）に送信するステップを含んでいる。 本方法の一実施例では、搭載ステップ（ｆ）は、さらに、 （ｆ）（ｉ）送信すべきフレームのデータのパリティを生成し、 （ｆ）（ｉｉ）送信すべきフレームのデータにパリティを付与し、移動ステッ
プ（ｄ）は、さらに、 （ｄ）（ｉ）受信フレームを独立したメモリ（１１１）に移動させる間に巡回
冗長コードを取り去るステップを含むものである。 本方法の他の実施例では、受信ステップ（ｂ）は、さらに、 （ｂ）（ｉ）受信フレームを通信チャンネル（１２５０）から受信している間
に、巡回冗長コードを検証することにより、受信フレームの正しさを検査するス
テップを含むものである。

【０１６３】 一実施例では、本方法は、さらに、 （ｉ）ファイバチャンネル調整ループ通信チャンネル（１２５０）を介して、
動作中に第１のチャンネルノード（１２２０）と結合する磁気ディスク記憶装置
（１２５６）と第２のチャンネルノード（１２２０）を有するコンピュータシス
テムとの間で、データを転送するステップを含み、ここで、第２のチャンネルノ
ード（１２２０）は、通信チャンネル（１２５０）によって、動作中に第１のチ
ャンネルノード（１２２０）と結合する。

【０１６４】 本発明の、さらに他の観点は、第１ポート（１１６）と第２ポート（１１６）
を有するチャンネルノード（１２２０）を含み、各ポート（１１６）は、ファイ
バチャンネル調整ループ通信チャンネル（１２５０）をサポートし、各通信チャ
ンネル（１２５０）は、通信チャンネル（１２５０）上のデータ送信中に巡回冗
長コードを含む、通信チャンネルシステム（１２００）を提供する。本システム
は、また、巡回冗長コードを含むフレームを、チャンネルノード（１２２０）か
ら受信するバッファ（５３または５５）と、バッファ（５３または５５）とは独
立したオフチップメモリ（１１１）とを含む。本システム（１２００）は、また
、受信フレームをバッファからオフチップメモリに移動させ、受信フレームをオ
フチップメモリに移動する間に巡回冗長コード（ＣＲＣ）を検証することにより
、受信フレームの正しさを検査するための手段（本明細書全体で記述されるもの
として）を含んでいる。一実施例では、本移動手段は、さらに、フレームが検査
されオフチップメモリに移動される際に、ＣＲＣを取り除くための手段を含んで
いる。

【０１６５】 このように、本発明は、フレームが１つ以上の専用の非データバッファ（５３
）および専用のデータバッファ（５５）の双方または何れか一方に格納される際
に、フレームと、フレームの受信ＣＲＣとの間の調和をとることにより、データ
検査能力の顕著な向上を図るものである。他の実施例では、２つの非データバッ
ファ（５３）が設けられ、デュアルポートファイバチャンネルインターフェース
ノード（１２２０）の両方の入力ファイバ（１１７）上で同時に受信するように
動作する。いくつかの実施例では、１つのデータバッファ（５５）が設けられ、
デュアルポートファイバチャンネルインターフェースノード（１２２０）のいず
れか一方の入力ファイバ（１１７）上で受信するように動作する。いくつかの実
施例では、フレームをオンチップバッファ（５３または５５）からオフチップメ
モリ（１１１）に移動させている間に、フレームの巡回冗長コードを検証する、
単一のＣＲＣチェッカー（５９６）が（コスト削減のために）設けられる。いく
つかの実施例では、それぞれの送信路上に（コスト削減のために）、フレームを
オンチップバッファ（７３または５５）からファイバチャンネル（１２５０）に
移動させている間に、適切な巡回冗長コードを生成する、単一のＣＲＣ発生器（
非データフレームに対する７６およびデータフレームに対する８７）が設けられ
る。

【０１６６】 上述の説明は、例示であって、これに限定されるものではないことを理解され
るべきである。前述の説明では、様々な実施例の構造および機能と一緒に、本発
明の様々な実施例の数多くの特徴および利点が説明されたが、上述の説明を再検
討することで、当業者にとって多くの他の実施例および細部にわたる変更が明ら
かになるであろう。従って、本発明の範囲は、特許請求の範囲と共に、そこに記
載された権利範囲に等価なすべての範囲を考慮して定められるべきである。

【図面の簡単な説明】

【図１】 図１は、ファイバチャンネル・ノードインターフェースをもつディスクドライ
ブ１００のブロック図である。

【図２】 図２は、本発明を採用した情報処理システム１２００のブロック図である。

【図３】 図３は、ファイバチャンネル・ノードインターフェースチップ１１０のブロッ
ク図である。

【図４】 図４は、ファイバチャンネル・ループポート回路２０のブロック図である。

【図５】 図５は、一実施例での、ループオープンを保持するために用いられるコンパレ
ータ論理３０のブロック図である。

【図６】 図６は、ファイバチャンネル・ループ制御回路４０のブロック図である。

【図７】 図７は、ファイバチャンネル・受信路回路５０のブロック図である。

【図８】 図８は、ファイバチャンネル・プリバッファ受信路回路５１のブロック図であ
る。

【図９】 図９は、ファイバチャンネル・受信フレーム非データバッファ回路５３のブロ
ック図である。

【図１０】 図１０は、ファイバチャンネル・データフレームバッファ回路５５のブロック
図である。

【図１１】 図１１は、ファイバチャンネル・共通受信路回路５９のブロック図である。

【図１２】 図１２は、ファイバチャンネル・転送制御回路６０のブロック図である。

【図１３】 図１３は、ファイバチャンネル・送信路回路７０のブロック図である。

【図１４】 図１４は、ファイバチャンネル・送信フレームバッファ回路７３のブロック図
である。

【図１５】 図１５は、ファイバチャンネル・データ送信路回路８０のブロック図である。

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ６０／０６５，９２６ (32)優先日 平成９年11月17日(1997．11．17) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ６０／０６７，２１１ (32)優先日 平成９年12月１日(1997．12．1) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＣＮ，ＤＥ，ＧＢ，ＪＰ，ＫＲ， ＳＧ Ｆターム(参考） 5B001 AA01 AA04 AB02 AD06 5B065 BA01 CE11 EA01 EA03 5B083 AA08 AA09 BB01 BB02 CC03 DD01 DD11 EE05 GG04 5J065 AA01 AB01 AC03 AC04 AD04 AE06 AH06 AH09

Claims (17)

【特許請求の範囲】
1. 【請求項１】 オンチップメモリにおけるデータ健全性のためにファイバチ
   ャンネル巡回冗長コード（ＣＲＣ）を用いる通信チャンネルシステムであって、 第１のポートと第２のポートを有し、各ポートは、ファイバチャンネル調整ル
   ープ通信チャンネルをサポートし、各通信チャンネルは通信チャンネル上のデー
   タ送信の中に巡回冗長コードを含む、第１のチャンネルノードと、 第１のチャンネルノード中のオンチップに位置し、フレームと受信したフレー
   ムに対応したＣＲＣとを通信チャンネルから受信する、オンチップフレームメモ
   リと、 オンチップフレームメモリ内に存在する受信したフレームのデータ健全性検査
   のために、受信した対応ＣＲＣを用いる健全性装置と、 を備えるシステム。
2. 【請求項２】 請求項１記載のシステムにおいて、 動作中にオンチップフレームメモリと健全性装置と結合するオフチップメモリ
   と、 受信したフレームをオンチップメモリからオフチップメモリに移動させる間に
   巡回冗長コードを検証する健全性装置内部の検証回路と、 をさらに備えているシステム。
3. 【請求項３】 請求項２記載のシステムにおいて、 前記健全性装置は、受信したフレームをオフチップメモリに移動させる間に巡
   回冗長コードを検査し取り除くものであり、 該システムは、データがオフチップメモリからオンチップメモリに移動される
   ときにパリティを生成しデータに付与するパリティ生成回路をさらに含むシステ
   ム。
4. 【請求項４】 請求項２記載のシステムにおいて、 巡回冗長コードを含まないデータフレームは、オフチップメモリ内に保持され
   、 当該システムは、 データフレームがデータフレームバッファに移動されたときにオフチップメモ
   リからのデータフレームに基づいて巡回冗長コードを生成し、ＣＲＣをデータフ
   レームとともにオンチップフレームメモリ中に収容するＣＲＣ発生器と、 生成された巡回冗長コードを含むデータフレームを通信チャンネルに送信する
   送信機と、 をさらに含むシステム。
5. 【請求項５】 請求項２記載のシステムにおいて、 送信すべきデータフレームが、オフチップメモリからオンチップフレームメモ
   リに転送され、パリティを付与するもののＣＲＣ情報は含めずにオンチップフレ
   ームメモリに格納されるシステム。
6. 【請求項６】 請求項５記載のシステムにおいて、 通信チャンネルからオンチップフレームメモリに転送された受信データフレー
   ムは、ＣＲＣを付与するもののパリティ情報は含めずにオンチップフレームメモ
   リに格納されるシステム。
7. 【請求項７】 請求項２記載のシステムにおいて、 通信チャンネルからオンチップフレームメモリに転送された受信フレームは、
   ＣＲＣを付与するもののパリティ情報は含めずにオンチップフレームメモリに格
   納されるシステム。
8. 【請求項８】 請求項１記載のシステムにおいて、 動作中に第１のチャンネルノードと結合する磁気ディスク記憶装置と、 第２のチャンネルノードを有するコンピュータシステムとをさらに備え、 第２のチャンネルノードは、ファイバチャンネル調整ループ通信チャンネルを
   介して第１のチャンネルノードと第２のチャンネルノードの間でデータを送信す
   るために、動作中にファイバチャンネルループ中の第１のチャンネルノードに結
   合するシステム。
9. 【請求項９】 回転ディスクと、 回転中のディスクと交渉をもつトランスデューサと、 第１のポートと第２のポートとを有するチャンネルノードであって、各ポート
   はファイバチャンネル調整ループ通信チャンネルをサポートし、各通信チャンネ
   ルは、通信チャンネル上のデータ送信に巡回冗長コードを含み、当該チャンネル
   ノードは、データを通信するためのトランスデューサと動作中に結合する、チャ
   ンネルノードと、 該チャンネルノードにオンチップで位置し、フレームと、受信したフレームに
   対応したＣＲＣを通信チャンネルから受信するオンチップフレームメモリと、 オンチップメモリ中に存在する受信フレームのデータ健全性を検査するために
   、受信した関連ＣＲＣを用いる健全性装置と、 を有するディスクドライブ。
10. 【請求項１０】 請求項９記載のディスクドライブにおいて、 動作中にオンチップフレームメモリと健全性装置と結合するオフチップメモリ
    と、 受信したフレームをオンチップメモリからオフチップメモリに移動させる間に
    巡回冗長コードを検証する検証装置中の検証回路とをさらに備えているディスク
    ドライブ。
11. 【請求項１１】 （ａ）第１のチャンネルノードの第１ポートと第２ポート
    のそれぞれの上で、ファイバチャンネル調整ループ通信チャンネルをサポートす
    るステップと、 （ｂ）通信チャンネルからフレームを受信するステップであって、当該受信し
    たフレームは、受信したフレーム中の他のデータに基づく巡回冗長コードを含む
    ステップと、 （ｃ）巡回冗長コードを含む受信フレームをフレームバッファに格納するステ
    ップと、 （ｄ）フレームバッファとは独立したメモリに受信フレームを移動するステッ
    プと、 （ｅ）受信フレームを独立したメモリに転送する間に巡回冗長コード（ＣＲＣ
    ）を検証することにより、受信フレームの正しさを検査するステップと、 を備えることを特徴とする通信方法。
12. 【請求項１２】 請求項１１記載の方法であって、 （ｆ）送信すべきフレームをオンチップフレームバッファに載せるステップと
    、 （ｇ）送信すべきフレーム中のデータに基づき巡回冗長コードを生成するステ
    ップと、 （ｈ）巡回冗長コードを含む送信すべきフレームを通信チャンネルに送信する
    ステップと、 をさらに含む方法。
13. 【請求項１３】 請求項１２記載の方法であって、 前記載せるステップ（ｆ）は、 （ｆ）（ｉ）送信すべきフレームのデータのパリティを生成するステップと、 （ｆ）（ｉｉ）送信すべきフレームのデータにパリティを付与するステップと
    をさらに含み、 前記移動するステップ（ｄ）は、 （ｄ）（ｉ）受信フレームを独立したメモリに移動させる間に巡回冗長コード
    を取り去るステップをさらに含む方法。
14. 【請求項１４】 請求項１１記載の方法において、 前記受信するステップ（ｂ）が、（ｂ）（ｉ）受信フレームを通信チャンネル
    から受信している間に巡回冗長コードを検証することにより、受信フレームの正
    しさを検査するステップをさらに含む方法。
15. 【請求項１５】 請求項１１記載の方法において、 （ｉ）ファイバチャンネル調整ループ通信チャンネルを介して、動作中に第１
    のチャンネルノードと結合する磁気ディスク記憶装置と、第２のチャンネルノー
    ドを有するコンピュータシステムとの間で、データを転送するステップをさらに
    含み、 該第２のチャンネルノードは、通信チャンネルによって動作中に第１のチャン
    ネルノードと結合される方法。
16. 【請求項１６】 第１ポートと第２ポートを有し、各ポートがファイバチャ
    ンネル調整ループ通信チャンネルをサポートし、各通信チャンネルが通信チャン
    ネル上のデータ送信中に巡回冗長コードを含む、チャンネルノードと、 巡回冗長コードを含むフレームをチャンネルノードから受信するバッファと、 バッファとは独立したオフチップメモリと、 受信フレームをバッファからオフチップメモリに移動させ、受信フレームをオ
    フチップメモリに移動する間に巡回冗長コード（ＣＲＣ）を検証することにより
    、受信フレームの正しさを検査するための手段と、 を備える通信チャンネルシステム。
17. 【請求項１７】 請求項１６記載のシステムにおいて、 移動させる手段は、フレームが検査されオフチップメモリに移動されるときに
    、ＣＲＣを取り除くための手段をさらに含むことを特徴とするシステム。