JPH04233352A

JPH04233352A - システムメモリからネットワークへのパケットに配列されるデータのフローを制御するネットワークアダプタおよびデータのフローを制御する方法

Info

Publication number: JPH04233352A
Application number: JP3126174A
Authority: JP
Inventors: Farzin Firoozmand; フィルツィン・フィルーツマン
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1990-05-29
Filing date: 1991-05-29
Publication date: 1992-08-21
Anticipated expiration: 2018-09-29
Also published as: EP0459758A3; EP0459758A2; DE69131436T2; US5210749A; ATE182240T1; JP3452590B2; DE69131436D1; EP0459758B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【関連の出願への総合参照】この出願はこの発明の譲渡
人により所有され、かつこれとともに同じ日付に出願さ
れる次の同時係属出願に関するものである。

【０００２】１）　　フィルーツマン（Ｆｉｒｏｏｚｍ
ａｎｄ）の「フレキシブルバッファ管理を有するＦＤＤ
Ｉコントローラ」（ＦＤＤＩ　ＣＯＮＴＲＯＬＬＥＲ　
ＨＡＶＩＮＧ　ＦＬＥＸＩＢＬＥ　ＢＵＦＦＥＲ　ＭＡ
ＮＡＧＥＭＥＮＴ　）連続番号０７／５２９，３６４、
２）　　フィルーツマンの「メモリ管理システムおよび
方法」（ＭＥＭＯＲＹ　ＭＡＮＡＧＥＭＥＮＴ　ＳＹＳ
ＴＥＭ　ＡＮＤ　ＭＥＴＨＯＤ　）連続番号０７／５２
９，３６２。

【０００３】３）　　フィルーツマン、他の「ＦＤＤＩネットワーク
における多重レベルの非同期式優先順位実現と、するた
めの方法およびシステム」（ＭＥＴＨＯＤ　ＯＦＡＮＤ
　ＳＹＳＴＥＭ　ＦＯＲ　ＩＭＰＬＥＭＥＮＴＩＮＧ　
ＭＵＬＴＩＰＬＥ　ＬＥＶＥＬＳ　ＯＦ　ＡＳＹＮＣＨ
ＲＯＮＯＵＳ　ＰＲＩＯＲＩＴＹ　ＩＮ　ＦＤＤＩ　Ｎ
ＥＴＷＯＲＫＳ　）連続番号０７／５２９，３６５。、４）　　フィルーツマンの「多重優先順位待ち行列を単
一物理ＦＩＦＯを用いて多重論理ＦＩＦＯに転送するた
めの方法およびシステム」（ＭＥＴＨＯＤ　ＯＦＡＮＤ
　ＳＹＳＴＥＭ　ＦＯＲ　ＴＲＡＮＳＦＥＲＲＩＮＧ　
ＭＵＬＴＩＰＬＥ　ＰＲＩＯＲＩＴＹ　ＱＵＥＳ　ＩＮ
ＴＯ　ＭＵＬＴＩＰＬＥ　ＬＯＧＩＣＡＬ　ＦＩＦＯｓ
　ＵＳＩＮＧ　Ａ　ＳＩＮＧＬＥ　ＰＨＹＳＩＣＡＬ　
ＦＩＦＯ　）連続番号０７／５２９，３６６。

【０００４】

【技術分野】この発明は一般的にはデータ操作、および
より特定的にはフレームに配列されるデータをネットワ
ークアダプタのバッファを介して通過させるための方法
およびシステムに関するものである。この発明は特定的
には、完全なフレームがバッファにストアされる前に、
データをシステムとネットワークとの間に転送すること
により、ネットワークアダプタのデータスループットを
増加させることに関するものである。この発明の１つの
利用は、ファイバ分布されたデータインタフェース（Ｆ
ＤＤＩ）である。

【０００５】

【背景技術】フレーム（あるフレーミングまたは「ハウ
スキーピング」ビットを含むデータのパケットまたはバ
ーストは「フレーム」として規定され、フレームの形で
送られるデータは「フレーム化されたデータ」と称され
る）に配列されるデータのパケットを処理するデータ操
作システムにおいて、しばしばデータのフレームをシス
テムとネットワークの別の位置との間に転送する必要が
ある。データのフレームは同じまたは異なるレベルの優
先順位を呈示する待ち行列に配列されてもよい。

【０００６】ローカルシステムおよびネットワークとの
間にあるインタフェース回路は「ネットワークコントロ
ーラ」と称される。システムとネットワークとの間の時
間不一致を補償するためにデータをバッファすること、
何らかの必要なプロトコル変換を与えること、およびコ
ントローラを通過するデータにビットを加え、またはそ
こからビットを取ることにより“ハウスキーピング”を
実行することを含み、ネットワークコントローラはシス
テムとネットワークとの間のデータフローを管理する。種々のタイプのネットワークコントローラアーキテクチ
ャは、用いられるネットワーク動作システム、および他
の考慮すべき事柄に基づいて実現される。

【０００７】たとえば、ここで参照することにより援用
する前の同時係属出願（１）「フレキシブルバッファ管
理を有するＦＤＤＩコントローラ」に対して説明される
タイプのネットワークにおいて、バスマスタアーキテク
チャを含むネットワークコントローラがあり、ネットワ
ークに対する伝送のためフレーム化されたデータの待ち
行列は、システムメモリにおいて確立されるバッファか
ら出力バッファにおいて論理ＦＩＦＯにより形成される
対応する領域に転送される。システムメモリと出力バッ
ファとの間には出力バッファへの途中、一時的にフレー
ム化されたデータをストアするための予め定められた記
憶容量、たとえば３２バイトを有する物理ＦＩＦＯがあ
る。物理ＦＩＦＯの１つの目的は、システムおよびネッ
トワーククロックのクロック速度における差の結果必要
とされるデータのバッファリングを与えることである。

【０００８】「トークン」を受けてネットワークへ伝送
するための要求（ＦＤＤＩにおいては、ネットワークは
光学媒体から構成される）と、伝送に利用可能なデータ
とに応答して、ＦＤＤＩネットワークコントローラによ
り処理されるデータの待ち行列は、一度に１つのフレー
ムずつシステムメモリにおけるバッファ領域から出力バ
ッファに転送される。データの待ち行列は出力バッファ
において「論理ＦＩＦＯ」によって形成される対応する
待ち行列にストアされる。

【０００９】同じ優先順位を有する付加的なデータが伝
送のために利用可能でなくなり、またはトークンの受信
の間終了していないトークンを保持する時間（ＴＨＴ）
がその優先順位に対するしきい値よりも小さくなるまで
、データは最も高いもので始まる優先順で転送される。このプロトコルについての詳細はここで参照することに
より援用する前の同時係属出願（３）の「ＦＤＤＩネッ
トワークにおける多重レベルの非同期式優先順位を実現
するための方法およびシステム」に与えられる。

【００１０】システムメモリから物理ＦＩＦＯを介して
出力バッファへのフレーム化されたデータの各々の転送
に続いて、同じ優先順位を有する付加的なデータを物理
ＦＩＦＯに転送し、その後同じ出力バッファの待ち行列
に転送するか、または異なる優先順位を有するデータを
物理ＦＩＦＯに転送し、もし付加的なデータが利用可能
であれば、その後別の出力バッファの待ち行列に転送す
るかのどちらかの決定がなされる。ここで参照すること
により援用される同時係属出願（４）「単一の物理ＦＩ
ＦＯを用いて多重優先順位待ち行列を多重論理ＦＩＦＯ
に転送するための方法およびシステム」は、いかにして
ＦＩＦＯの「ロックアップ」を防ぐかを説明する。書込
まれるべき特定の待ち行列を含む論理ＦＩＦＯにおいて
利用できる残っている記憶の量が、物理ＦＩＦＯの記憶
容量よりも少ないときロックアップは起こる。この状態
で、物理ＦＩＦＯはバッファにおける論理ＦＩＦＯにア
ンロードできない。

【００１１】ネットワークコントローラを特徴付ける重
要なパラメータはそのデータスループットの速度、また
は単に「スループット」であり、これはコントローラが
システムとネットワークとの間で両方向にデータを転送
できる速度である。コントローラスループットは通常は
、データがネットワークに転送され得る最高速度を決定
するので、コントローラのスループットはできるだけ高
くなるべきである。ネットワークコントローラの第２に
重要なパラメータはその待ち時間、つまり、ネットワー
クコントローラに初めに「与えられる」データと、デー
タがネットワークに「現われる」時間（または逆も同様
である）との間の時間遅延である。

【００１２】ネットワークコントローラのスループット
においては自然の制限がある。たとえば、システムおよ
びネットワーククロック速度はデータがコントローラを
通過し得る速度を制限するであろう。ネットワークスル
ープットを制限する傾向のある別の要因は、システムと
ネットワークとの間で転送されているデータについて実
行されなければならない「ハウスキーピング」の量であ
る。

【００１３】待ち時間の例に対しては、フレームまたは
パケットの形式のデータが、システムとネットワークと
の間で大きいバッファメモリを有するネットワークコン
トローラを介して転送されるとき、待ち時間は増加され
る傾向がある。これはシステムから伝送データフレーム
を受けるバッファが、ネットワークへのデータの転送を
開始する前に完全なフレームが受けられるまで待つであ
ろうからである。データのストリングにおけるデータの
各フレームまたはパケットの長さは変わってもよい。伝
送データは十分なデータが受けられるとすぐにバッファ
から転送されることが望ましい。もしフレームが長けれ
ば、「アンダーラニング」として知られる状態を防ぐた
めに、コントローラはバッファにより十分なバイトが受
取られるとネットワークへのデータの転送を開始するべ
きであり、「アンダーラニング」とは、バッファが伝送
データを使い果たさないようにするぐらい早く、システ
ムがバッファを一杯にできない状態である。完全なフレ
ームよりも少ない伝送データをネットワークに転送しな
いことが重要である、なぜならば、不完全なフレームは
その目的地に到達しないであろうし、かつネットワーク
帯域幅を無駄にするであろうからである。

【００１４】一方、データをネットワークに転送し始め
るために、完全なフレームがバッファによって受けられ
るまで待つ必要はない。システムおよびネットワークの
待ち時間によっては、時々完全なフレームがシステムか
ら受けられる前にデータの転送をバッファからネットワ
ークに開始することが可能であろう。これはもし、十分
な量の伝送データがバッファにあれば、少なくともその
一部分がまだバッファにあり、かつフレームがネットワ
ークに転送されている間、フレームは完全になるであろ
うからである。ワークに転送されているからである。言
換えれば、バッファに入ってくるデータはフレームが伝
送される前に、そこにある前のデータに「追いつく」で
あろう。

【００１５】データスループットを最大にするために、
（１）完全なフレームの伝送データがバッファに受けら
れたとき、または（２）バッファにおけるデータがネッ
トワークに転送されている間フレームが完全になること
を可能にさせるのに十分な、完全なフレームより少ない
量の伝送データをバッファが含むときのどちらかの場合
、どちらが少なくとも、ネットワークへの完全なフレー
ムの伝送データの転送を開始することが望ましいという
ことを発明者は発見した。

【００１６】ネットワークからデータが受けられると、
完全なフレームがバッファにより受けられるまで待つこ
とは必要でない、なぜならば、残りの部分のフレームは
必ずその後到達するであろうからである。理想的には、
受信データは第１のバイトが受けられると、できるだけ
すぐにバッファからシステムに転送されるべきである。しかしながら、いくつかの受信フレームはネットワーク
コントローラによって受けられなくてもよい。フレーム
はシステムへアドレスされないので、またはフレームは
いくつかのほかの態様においては不十分であるため、フ
レームはコントローラによって「流され（ｆｌｕｓｈｅ
ｄ　）」てもよい。受信データは一部分のフレームが受
けられるとすぐに、コントローラによって評価されるこ
とができない。したがって少なくとも予め定められた量
のデータが受けられた後にのみ、バッファからの受信デ
ータをアンロードし始めることが望ましい。

【００１７】

【発明の開示】この発明の目的はフレームに配列される
伝送、および受信データをストアするためのバッファを
有するネットワークコントローラのデータスループット
を改良することである。

【００１８】この発明の別の目的は、バスマスタアーキ
テクチュアを有するネットワークコントローラにおける
フレーム化されたデータのスループットを改良すること
である。

【００１９】別の目的は、データがバッファからネット
ワークに転送されている間システムからバッファに伝送
データを読出すことにより、バッファを有するネットワ
ークコントローラにおけるフレーム化されたデータのス
ループットを改良することである。

【００２０】この発明のさらなる目的は、データがネッ
トワークから入ってくる間、データをバッファからシス
テムに転送することにより、バッファを有するネットワ
ークコントローラにおけるフレーム化されたデータのス
ループットを改良することである。

【００２１】またさらなる目的は、システムおよびネッ
トワークバス待ち時間に従ってシステムまたはネットワ
ークに対するデータの転送を開始することにより、ネッ
トワークコントローラにおけるフレーム化されたデータ
のスループットを改良することである。

【００２２】また、さらなる目的は、完全なフレームお
よびバッファにより受けられるデータの量の両方に基づ
いてバッファからのデータの転送を開始することにより
、ネットワークコントローラにおけるフレーム化された
データのデータ処理を改良することである。

【００２３】この発明の別の目的は、完全なフレームお
よびバッファにおいて構成される論理ＦＩＦＯにストア
されるＦＤＤＩパケットデータの量の両方に基づいて、
データをバッファからネットワークまたはシステムに転
送することにより、ＦＤＤＩネットワークコントローラ
におけるデータスループットを改良することである。

【００２４】またこの発明の別の目的は、データがＦＩ
ＦＯに受けられている間、そこからのデータの転送を開
始することにより、フレーム化されたデータの待ち行列
をストアする論理ＦＩＦＯを有するＦＤＤＩネットワー
クコントローラにおけるデータスループットを改良する
ことである。

【００２５】この発明の別の目的は、完全なフレームお
よびＦＩＦＯにストアされるデータの量の両方に基づい
て、対応する論理ＦＩＦＯへの、およびそこからの待ち
行列に配列されるＦＤＤＩパケットデータのフローを制
御することにより、ＦＤＤＩネットワークコントローラ
によるデータ処理を改良することである。この発明の上
のおよび他の目的は、システムメモリからネットワーク
へのパケットに配列されるデータのフローを制御するネ
ットワークアダプタにより満たされる。コントローラは
、伝送および受信データをストアするための論理先入先
出メモリとして構成されるバッファメモリと、ネットワ
ークに対するデータの伝送に対する要求を検出するため
の手段とを含む。ネットワークへの伝送に対する要求に
応答して、データは一度に１つのパケットずつ、システ
ムメモリから伝送ＦＩＦＯに転送され、かつそれからデ
ータがまだネットワークから入ってくる間、伝送ＦＩＦ
Ｏからネットワークに転送される。これは完全なフレー
ムが受けられる前にＦＩＦＯがネットワークへ伝送する
ことを可能にさせる。この発明の別の局面に従って、パ
ケット検出手段は伝送ＦＩＦＯにおいてネットワークに
伝送されるべき少なくとも１つのデータのフレームの存
在を検出する。データがシステムから受けられている間
、フレーム検出手段がＦＩＦＯにおける完全なフレーム
の伝送データの存在を検出するとき、データは伝送ＦＩ
ＦＯからネットワークに転送される。

【００２６】この発明の別の局面は、ネットワークに伝
送されるべき少なくとも予め定められた量のデータの伝
送ＦＩＦＯにおける存在を検出するための伝送データし
きい値検出手段を提供する。データしきい値検出手段が
伝送ＦＩＦＯにおいて、少なくとも予め定められた伝送
データの存在を検出したとき、データは伝送ＦＩＦＯか
らネットワークに転送される。システムおよびネットワ
ーク待ち時間、ならびに別の要因に基づいて選択された
予め定められた量の伝送データは、ＦＩＦＯからネット
ワークへのデータの転送の間データ「アンダーラニング
」を防ぐのに十分な伝送ＦＩＦＯにストアされるデータ
の量である。

【００２７】好ましくは、データしきい値検出手段およ
びフレーム検出手段の両方は、完全なフレームがＦＩＦ
Ｏにストアされるか、または少なくとも予め定められた
量のデータがストアされるかのどちらかの場合、データ
が伝送ＦＩＦＯからネットワークに転送されるようにコ
ントローラに組込まれる。

【００２８】この発明のさらなる局面に従って、受信デ
ータしきい値検出手段は、受信ＦＩＦＯにおいてネット
ワークから受けられる少なくとも予め定められた量のデ
ータの存在を検出する。少なくとも予め定められた量の
受信データがＦＩＦＯにあるとき、受信ＦＩＦＯにスト
アされるデータはシステムに転送される。受信しきい値
は、受けられたデータが流されるべきではないというこ
とを確実にするのに十分なデータの量である。

【００２９】好ましくは、ＦＩＦＯにストアされる伝送
および受信データは、各々がタッグビットによりマーク
付けされない１つの終わりを有するパケットの形であり
、前記アダプタはさらにパケットの終わりを検出するタ
ッグビットに応答する手段を含む。

【００３０】この発明の別の局面に従って、伝送ＦＩＦ
ＯはＳＴＡＲＴおよびＥＮＤポインタによって規定され
、かつそれぞれ、ＦＩＦＯにデータを読出し、かつＦＩ
ＦＯからデータを書込むためのＲＥＡＤポインタおよび
ＷＲＩＴＥポインタを含む。ＳＨＡＤＯＷ　　ＷＲＩＴ
Ｅポインタは伝送ＦＩＦＯにストアされる完全なフレー
ムの終わりを指す。ＳＨＡＤＯＷ　　ＷＲＩＴＥポイン
タがＲＥＡＤポインタを超えるとき伝送しきい値は検出
される。好ましくは、伝送しきい値はＲＥＡＤとＷＲＩ
ＴＥポインタとの間の差と比較して、レジスタから読出
される。

【００３１】この発明の好ましい実施例は、各々が複数
個の異なる待ち行列に配列されるデータのフレームをス
トアするためのシステムメモリ手段を有する、複数個の
プロセッサを有するファイバ分布されたデータインタフ
ェース（ＦＤＤＩ）にある。インタフェースの出力バッ
ファメモリはそれぞれ、媒体に伝送されるべきフレーム
化されたデータの複数個の待ち行列をストアするための
複数個の論理先入先出（ＦＩＦＯ）メモリ領域を有する
ように構成される。出力バッファメモリの論理ＦＩＦＯ
メモリ領域にストアされるフレーム化されたデータは媒
体に伝送される。

【００３２】システムは予め定められた状態に応答して
トークンを捕獲すると、光学媒体にアクセスすることに
より光学媒体とインタフェースされる。応じて、（ａ）
優先順に一度に１つの待ち行列ずつフレーム化されたデ
ータをシステムメモリ手段からバッファメモリにおける
対応する論理ＦＩＦＯに伝送することにより、かつ（ｂ
）データが前記システムメモリ手段から論理ＦＩＦＯに
入ってくる間、論理ＦＩＦＯにストアされるフレーム化
されたデータを媒体に伝送することにより、フレーム化
されたデータは媒体に転送される。この発明の特定的な
局面に従って、ＦＩＦＯにおける完全なフレームのデー
タ、または少なくとも予め定められた量のデータのどち
らかが検出されるとすぐに、伝送データの論理ＦＩＦＯ
から媒体への転送を開始することにより、ネットワーク
への待ち時間は減少される。

【００３３】インタフェースのスループットはデータが
媒体から入ってくる間、受信ＦＩＦＯに受けられるデー
タを転送することによりさらに増加される。この発明の
この局面に従ってより特定的には、システムメモリ手段
にストアされるべき媒体から入ってくるデータは検出さ
れ、かつデータは媒体から受信ＦＩＦＯに転送される。受信ＦＩＦＯにストアされる予め定められた量、つまり
、データが流されるべきかどうかを決定するのに十分な
量のデータが検出されるとすぐに、データは受信ＦＩＦ
Ｏから前記システムメモリ手段に転送される。

【００３４】この発明のまた他の目的および利点は、こ
の発明を実行するように熟考されたベストモードの例示
によって簡単に、この発明の好ましい実施例のみが示さ
れ、かつ説明される次の詳細な説明より当業者にはすぐ
に明らかになるであろう。認識されるであろうように、
この発明はすべてこの発明から逸脱することなく、ほか
のおよび異なる実施例が可能であり、かつそのいくつか
の詳細は種々の明白な点において修正が可能である。し
たがって、図面および説明は事実上例示的であり、かつ
制限的でないようにみなされるべきである。

【００３５】

【好ましい実施例の詳細な説明】

この発明はフレーム化された、またはパケットデータ操
作の分野における一般的な適応性を有するが、熟考され
た特定的な利用はＦＤＤＩネットワークにおいてある。したがって、この発明の開示はＦＤＤＩの分野において
なされるであろうが、この発明はそれほど制限されるべ
きではないということが理解されるべきである。

【００３６】

【ＦＤＤＩ；概略】その環境における発明の理解を得る
のに役立つＦＤＤＩについてのいくつかの背景情報は今
提供される。

【００３７】ファイバ光学成分およびシステムに基づい
て、かつアメリカンナショナルスタンダーズインスティ
チュート（Ａｍｅｒｉｃａｎ　Ｎａｔｉｏｎａｌ　Ｓｔ
ａｎｄａｒｄｓ　Ｉｎｓｔｉｔｕｔｅ　（ＡＮＳＩ）　
ｘ３Ｔ９．５　Ｃｏｍｍｉｔｔｅｅ　）によって開発さ
れる「ファイバ分布されたデータインタフェース」（Ｆ
ＤＤＩ）は２重の逆回転する物理的リングを実現する１
秒あたり１００メガビットの時間決めされたトークンプ
ロトコールを規定する。図１は種々のステーションタイ
プを構成するＦＤＤＩリングの簡略化されたブロック図
である。時々「２重アタッチメントステーション」と称されるク
ラスＡステーションはネットワークの一次リングおよび
二次リングの両方に接続される。矢印で示されるように
２つのリング上でデータは反対方向に流れる。クラスＡ
ステーションはいくつかの単一アタッチメント、または
クラスＢステーションをリングに接続するのに役立つ配
線コンセントレータとして動作し得る。図１においては
、ステーション２はステーション３、４、および５のた
めの配線コンセントレータであり、コンセントレータは
ネットワーク管理装置に多数のステーションのための１
つのメンテナンスポインタを設ける。ステーションの間
で転送されるデータはフレーム化されたパケットの形で
ある。

【００３８】ＦＤＤＩパケットのフォーマットは図２に
示される。パケットは最小限の１６アイドルコントロー
ル記号（プリアンブル）により先行される。パケットは
技術において周知の４Ｂ／５ＢコードのＪおよびＫコン
トロール記号から構成されるスタートデリミタ（ＳＤ）
で始まる。これはパケットのタイプを識別する２−デー
タ記号のフレームコントロール（ＦＣ）フィールドによ
り続けられる。目的地アドレス（ＤＡ）はパケットの意
図された受信者を識別する。同様にソースアドレス（Ｓ
Ａ）はパケットの送信者を識別する。アドレスは長さに
おいて２６または４８ビットのどちらかになり得る。Ｄ
Ａフィールドは単一ステーション、グループのステーシ
ョン、またはリング上のすべてのステーションを指すこ
とができる。

【００３９】ＳＡに続くのは可変長情報フィールドであ
る。フレームチェックシーケンス（ＦＣＳ）フィールド
は４バイトのデータを含む。これらのデータは３２ビッ
トオートディン（Ａｕｔｏｄｉｎ）ＩＩ周期冗長検査多
項式の結果である。ＦＣＳはＦＣ、ＤＡ、ＳＡ、ＩＮＦ
ＯおよびＰＣＳフィールドのデータ完全性を確実にする
。

【００４０】ＦＣＳフィールドに続いて、Ｔ記号により
形成されるエンドデリミタ（ＥＤ）は伝送される。フレ
ーム状態（ＦＳ）フィールドはパケットがエラーを有し
て受けられていたか、アドレスが認められていたか、ま
たはパケットがコピーされていたかどうかを決定する記
号のために用いられる。

【００４１】パケットは親ステーションによりＦＤＤＩ
から除去される。「ストリッピング」と称され、かつ図
３（ａ）および（ｂ）に示されるこのプロセスにおいて
は、媒体アクセスコントローラ（ＭＡＣ）２０はリング
上の伝送のためのＩＤＬＥコントロール記号のソースを
選択する。スタートデリミタが到達したとき、コントロ
ーラはリピート経路に切換える。パケットは監視され、
もし要求されればコピーされ、かつ同時にリピートされ
る。媒体アクセスコントローラ２０はまたそれ自身のパ
ケットをソースに切換え、またはトークンを出すことが
できる。

【００４２】トークンパッシングにおいて、ステーショ
ンはそれを受けるステーションに伝送する権利を割当て
る特別のビットパターンである「トークン」をを循環す
ることにより、媒体に伝送する権利を分布させる。伝送
することを願うステーションは、それが前のステーショ
ンからのトークンパッシングの順序でトークンを受ける
まで、待つ。ステーションがトークンを受けると、それ
はそのデータを伝送し、それからトークンを次のステー
ションに通過させる。

【００４３】伝送することを待つＦＤＤＩステーション
はまず、ストリッピング動作を実行することによりトー
クンを「捕獲」しなければならない。トークンＳＤフィ
ールドのみがリング上でリピートされる。トークンが一
旦捕獲されると、ステーションはパケットを伝送し始め
ることができる。最後のパケットが送られたときステー
ションはすぐに新しいトークンを出すことによって続け
られる。

【００４４】トークンを捕獲するための規則、およびデ
ータ伝送のために割当てられた時間の量はＦＤＤＩ仕様
において規定され、かつここで参照することにより援用
された前の同時係属出願（３）において要約される「時
間決めされたトークンプロトコル」によって制御される
。プロトコルは最大トークン回転時間（ＴＲＴ）を確実
にするために設計されて、初期設定についてのクレーム
プロセスの間ステーションの中の命令プロセスにおいて
決定される。命令プロセスはトークン到達の間の最も速
い時間を必要とするステーションが、リングのため目標
トークン回転時間（ＴＴＲＴ）を命令することを許容す
る。

【００４５】時間決めされたトークンプロトコルは伝送
サービスの２つのタイプ、すなわち同期サービスおよび
非同期サービスを提供する。ステーションには同期サー
ビスにより各トークン回転上に予め定められた量の伝送
帯域幅が与えられ、残りのリング帯域幅は非同期サービ
スを用いてステーションの中で共有される。トークンサ
ービスが予想されていたよりも早く到達したとき、ステ
ーションは非同期伝送を送ることを許容される。非同期
伝送のために割当てられた時間の量は、トークンによる
到達の現実の時間と予想されていたトークンの到達時間
との間の差に制限される。非同期伝送のための帯域幅の
割当は、同期伝送のためのどの用いられていない帯域幅
もトークン回転上の非同期伝送のために自動的に再び割
当てられて、ダイナミックである。

【００４６】図４を参照すると、前の同時係属出願（２
）においてより詳細に説明されたタイプのＦＤＤＩイン
タフェースにおいて、一般的に１１６として示されるバ
スマスタアーキテクチュアはシステム、またはユーザバ
スとネットワークとの間にファイバ光学媒体の形で設け
られる。バスマスタアーキテクチュア１１６の主コンポ
ーネントはデータフレームをコントローラ１２０から受
け、かつデータを並列から直列フォーマットに変換する
前にフレームの適当な符号化を実行するエンコーダ／デ
コーダ（ＥＮＤＥＣ）１３２を介して媒体にアクセスし
、かつＦＤＤＩ要求を満たすためにほかの「ハウスキー
ピング」機能を実行する媒体アクセスコントローラ（Ｍ
ＡＣ）１２０を含む。ネットワークＤＭＡ（直接メモリ
アクセス）コントローラ１２４は、システムバス上の少
なくとも１つのシステムメモリ（図示されず）と少なく
とも１つのＦＩＦＯ（先入先出）メモリを有するように
構成され、ネットワークＤＭＡコントローラと媒体アク
セスコントローラとの間に接続される出力バッファ１２
６との間のデータの転送を制御する。媒体アクセスコン
トローラ１２０はフレームストリッピング、エラーチェ
ッキングおよびバスアービトレーションのような何らか
の要求されるハウスキーピング機能を実行する間データ
のフレームを受け、かつ伝送する適切なネットワークア
クセスプロトコルを実現する。ネットワークＤＭＡコン
トローラ１２４は、フロントエンドバスマスタとして動
作し、ホストまたはノードプロセッサと一緒に通信し、
メモリにおけるデータの動きを最小にしながらシステム
メモリからバッファにデータを分散し、かつ収集する。

【００４７】図５に示され、かつ後により詳細に説明さ
れる媒体アクセスコントローラ１２０は、データバス１
３４およびアドレスバス１３６を介してバッファメモリ
１２６にインタフェースされ、かつデータバス１３４を
介してネットワークＤＭＡコントローラ１２４にインタ
フェースされる。媒体へのおよび媒体からのデータの動
きを制御するために、ハンドシェイキングはコントロー
ラ１２４および１２０の間のバス１４０で実行される。

【００４８】ネットワークＤＭＡコントローラ１２４は
、共有されるデータバス１４４ならびにアドレスおよび
コントロールバス１４６、１４８を含むホストバス１４
２にある。ネットワークＤＭＡコントローラ１２４に対
する制御信号はバス要求および肯定応答線１５０でホス
トにインタフェースされる。媒体アクセスおよびネット
ワークＤＭＡコントローラ１２０ならびに１２４は出力
バッファメモリ１２６と一緒に協働して、後で説明され
、かつより詳細にはここで参照することによって援用さ
れる前の同時係属出願（１）において説明され、示され
る種々のバス上でネットワークインタフェース動作を実
行する。

【００４９】図６のブロック図を参照すると、図７にお
いて詳細に示され、かつ後により詳細に説明される出力
バッファ１２６は、媒体から受けられるデータの待ち行
列を含む受信ＦＩＦＯ１７５、および少なくとも１つ、
好ましくは４つの各々が媒体に与えられるべきデータの
待ち行列を含む伝送ＦＩＦＯ１７７を有するように構成
される。図７において示される４つの待ち行列は、１つ
の同期待ち行列およびＦＤＤＩ仕様に従う３つの異なる
割当てられたレベルの優先順位を有するデータを含む待
ち行列を呈示する。好ましくはスタティックランダムア
クセスメモリ（ＳＲＡＭ）である出力バッファ１２６は
、各々が異なる優先順位のデータ待ち行列を含む４つの
ＦＩＦＯを有するようにファームウェアによってプログ
ラムされ、特定的には各ＦＩＦＯは後に詳細に説明され
るような「ポインタ」を用いて規定される。

【００５０】媒体から受けられたデータはネットワーク
ＤＭＡコントローラ１２４によりリンクリスト待ち行列
１７８を介してシステムメモリに与えられ、かつ同様に
、同期および３つのレベルの非同期優先順位に対応する
リンクリスト待ち行列１８０を介してシステムメモリか
ら媒体にデータは伝送される。このシステムにおいて実
現されるバッファメモリ管理についての説明のため、こ
こにおいて参照することにより援用された前出の同時係
属出願（２）の参照はここにおいてなされる。

【００５１】出力バッファ１２６を含むいかなる動作よ
りも先に、ノードプロセッサはバッファにすべての待ち
行列のエンドアドレスをロードしなければならない。待
ち行列ポインタは図７に示される順序、つまりポインタ
はまず特定のフレーム領域の終りを規定しそれから、待
ち行列を受け、かつ次に３つのレベルの優先順位を有す
る非同期待ち行列によって従われる同期待ち行列の順序
で待ち行列を伝送する。またノードプロセッサによって
プログラムされるのは、図７の右側の欄に示されるよう
な用いられるすべての待ち行列の読出し／書込みポイン
タであり、エンドアドレスポインタは図面の左側の欄に
示される。

【００５２】より特定的には、図７に示されるＦＩＦＯ
の各待ち行列は、接頭語「ＥＡ」を有する「アドレスの
エンド」により特徴付けられる。たとえば、ＳＰＥＣＩ
ＡＬＦＲＡＭＥ　　ＡＲＥＡを無視する。同期データを
含む同期待ち行列はアドレスのエンドポインタ「ＥＡＳ
」によって特徴付けられ、３つの非同期待ち行列はアド
レスのエンドポインタ「ＥＡＡ０−ＥＡＡ２」により特
徴付けられる。さらに各待ち行列は、従来の態様ではそ
こからデータが読出され、かつそこにデータが書込まれ
る位置を指すＲＥＡＤ、ＷＲＩＴＥポインタにより規定
される。ＲＥＡＤおよびＷＲＩＴＥポインタの間の差は
待ち行列にストアされるデータの量を呈示する。たとえ
ば、図７においては、ＲＰＲおよびＲＰＸＡ０−ＲＰＸ
Ａ２は、ＦＤＤＩ標準に従って同期および３つのレベル
の非同期データ待ち行列のためのＲＥＡＤポインタを呈
示する。すべてのこれらのＲＥＡＤポインタはそれぞれ
の待ち行列の上にある。ポインタＷＰＸＳおよびＷＰＸ
Ａ０−ＷＰＸＡ２は、それぞれの待ち行列の終りにおい
て同期および３つのレベルの非同期データのためのＷＲ
ＩＴＥポインタを呈示する。

【００５３】この発明の局面に従って、ＳＨＡＤＯＷ　
　ＷＲＩＴＥポインタ（ＳＷＰ）は最もおそく待ち行列
にストアされたフレームの終わりを指す。待ち行列が空
であるとき初めは、ＳＨＡＤＯＷ　　ＷＲＩＴＥポイン
タは待ち行列の上にあるＲＥＡＤおよびＷＲＩＴＥポイ
ンタに等しい。データが待ち行列の上に書込まれるので
、ＳＨＡＤＯＷ　　ＷＲＩＴＥポインタはＲＥＡＤポイ
ンタに等しいままである。フレームの終わりが待ち行列
に書込まれ、図９と関連して後に説明される「タッグ」
ビットにより検出されるとき、ＳＨＡＤＯＷ　　ＷＲＩ
ＴＥポインタは今待ち行列にストアされたフレームの終
わりにジャンプすることにより更新する。もし完全なフ
レームよりも少ないものが待ち行列にあれば、ＳＨＡＤ
ＯＷ　　ＷＲＩＴＥポインタはＲＥＡＤポインタに等し
い。逆に、もし少なくとも１つの完全なフレームのデー
タが待ち行列にストアされれば、ＦＩＦＯのＳＨＡＤＯ
ＷＷＲＩＴＥおよびＲＥＡＤポインタは互いに等しくな
い。

【００５４】たとえば、図７におけるポインタＳＷＰＲ
は、ＲＥＣＥＩＶＥ待ち行列のためのＳＨＡＤＯＷ　　
ＷＲＩＴＥポインタである。ＳＷＰＸＳおよびＳＷＰＡ
０−ＳＷＰＡ２は伝送データの同期および非同期待ち行
列のためのＳＨＡＤＯＷ　　ＷＲＩＴＥポインタである
。各待ち行列における少なくとも１つのデータのフレー
ムはストアされるべきと考えられるので、ＳＨＡＤＯＷ
　　ＷＲＩＴＥポインタはＲＥＡＤおよびＷＲＩＴＥポ
インタの中間にあるように示される。空の待ち行列（図
示せず）は待ち行列に対するすべての３つのポインタが
互いに等しいことにより特徴付けられるであろう。１つ
のデータの完全なフレームよりも少ないものを含む空で
ない待ち行列は、等しいＲＥＡＤおよびＷＲＩＴＥ　　
ＳＨＡＤＯＷポインタならびに等しくないＷＲＩＴＥポ
インタにより特徴付られる。

【００５５】スタックを形成すると共にバッファメモリ
１２６において構成されるＦＩＦＯは「閉じている」の
で、ポインタはバッファの終りを「ラップアラウンド」
し、かつポインタがＦＩＦＯスタックの終りに到達した
とき再循環するであろう。

【００５６】これらの２つの原理、すなわち、（１）待
ち行列におけるデータの量がＲＥＡＤおよびＷＲＩＴＥ
ポインタの間の差に等しい、かつ（２）ＳＨＡＤＯＷ　
　ＷＲＩＴＥおよびＲＥＡＤポインタが等しくなければ
、少なくとも１つの完全なデータのフレームが待ち行列
においてあるというこれらの２つの原理は、データがネ
ットワークからバッファに入ってくる間、またはデータ
がシステムによってバッファに与えられている間、バッ
ファ１２６からのデータを転送するためにこの発明にお
いて実現される。完全なフレームのデータがバッファに
ある時か、または入ってくるデータを能動化するのに十
分なデータがバッファにあるいずれかの場合、アンダー
ラニングを防ぐためにバッファにあるデータに「追いつ
く」ために、かつ伝送フレームを完全にするために、シ
ステムおよびネットワークバス待ち時間を考慮して、伝
送データはバッファ１２６からネットワークに転送され
る。システムによって受けられるように、またはそれが
処理され得る形でないため「流される」ようにのいずれ
かのため、データを能動化させるのに十分なデータがバ
ッファにあるとき、受信データはバッファ１２６からシ
ステムに転送される。

【００５７】データがバッファ１２６からネットワーク
またはシステムのどちらかに「早く」転送されるため、
インタフェースのデータスループットは増加させられる
。この動作は図１１および図１４と関連して後により詳
細に説明されるであろう。

【００５８】ネットワークアクセスおよびネットワーク
ＤＭＡコントローラ１２０、１２４がバッファメモリ１
２６と一緒に協働して、いかにして示される種々のバス
上のネットワークインタフェース動作を実行するかが後
に説明されるはずである。さしあたりインタフェースの
主コンポーネント、すなわちネットワークＤＭＡコント
ローラ１２４、媒体アクセスコントローラ１２０および
出力バッファ１２６のより詳細な説明が今与えられるで
あろう。

【００５９】

【ネットワークＤＭＡコントローラ１２４】図８に詳細
に示されるネットワークＤＭＡコントローラ１２４は、
媒体アクセスコントローラ１２０とネットワークＤＭＡ
コントローラ１２４との間に接続されるインタフェース
回路１５０を含む。インタフェース１５０は少なくとも
１つの、かつ好ましくは４つのＦＩＦＯ１５２を含む伝
送セクションと、ＦＩＦＯを含む受信セクション１５４
と、パケットバッファ管理回路１５６と通信する。イン
タフェース１５０はデータをバッファ１２６から受信セ
クション１５４に転送すると同様に伝送セクション１５
２にストアされるデータをバッファメモリ１２６に転送
する。ネットワークのデータはシステムに利用可能であ
り、少なくとも予め定められた量のバッファにおける受
信データの受信を含むほかの状態が満たされたとき、バ
ッファ１２６から受信セクション１５４へのデータの転
送は媒体アクセスコントローラ１２０によるコマンドで
なされる。システムメモリからのデータが伝送セクショ
ンにおいて利用可能で、そこのデータ待ち行列がアンロ
ックされ、かつ少なくとも完全なフレームか、または少
なくとも予め定められた量のバッファにストアされる伝
送データを含むほかの状態が満たされたとき、伝送セク
ション１５２からのデータの転送は実行される。

【００６０】ＦＩＦＯ仕様に従うデータの優先順位によ
る適当な待ち行列でバッファメモリをロードするため、
パケットバッファ管理回路１５６は媒体アクセスコント
ローラ１２０に、どのタイプのデータが伝送セクション
にあるかを示す。もし待ち行列が一杯になれば、インタ
フェース１５０はパケットバッファ管理回路１５６に、
現在のＦＩＦＯを空にし終えるために、その待ち行列を
ロックし、かつその待ち行列を中断するように信号する
。もし転送が不完全であれば、インタフェース１５０が
その待ち行列がアンロックされたと信号するまで、回路
１５６はほかの起ころうとする転送を続ける。そのとき
には、どの中断された転送も続けられる。もし伝送およ
び受信データがセクション１５２および１５４における
ＦＩＦＯから同時に要求されれば、インタフェース１５
０は予め定められた伝送および受信優先順に従って、イ
ベントの順序に基づいてこれらの転送を優先付ける。

【００６１】パケットバッファ管理回路１５６は、コマ
ンドワードコードをデコードし、伝送し、明白なエラー
コマンドを要求し、かつ伝送セクション１５２と同様シ
ステムメモリインタフェース１６０に適当な情報を送る
。パケットバッファ管理回路１５６はコマンド要求ＦＩ
ＦＯ１５２からの伝送要求、およびＦＩＦＯ１５４から
の受信要求を優先付ける。管理回路１５６はそれから、
システムメモリインタフェース１６０にコマンドを出し
て伝送、または受信のいずれかを認めるのか、もしくは
コマンドのうちの１つを処理し、かつＣＰＵインタフェ
ース１６１を介してシステムにインタフェースされる。

【００６２】伝送セクション１５２はすべての伝送待ち
行列を維持し、かつ予め定められた優先順位における動
作を優先付ける。ＦＩＦＯ１５２はバイトを順序付け、
かつデータを収集することを実行し、かつ媒体アクセス
コントローラ１２０によって処理されるべきＦＩＦＯ配
向されたパケットにデータをフォーマット化する。伝送
セクション１５２における種々の伝送待ち行列は、バッ
ファメモリ１２６が待ち行列を一杯にしたとき待ち行列
の切換えが実行されるように制御される。待ち行列がア
ンロックされたとき動作が再開し得るように、ロックさ
れた待ち行列のためのすべての必要な情報はストアされ
る。

【００６３】伝送セクション１５２に含まれるＦＩＦＯ
はまた、システムメモリインタフェース１６０とネット
ワークアクセスコントローラインタフェース１５０との
間のデータバッファリングおよび速度調整のために用い
られる。システムメモリバス、およびネットワークのデ
ータ転送速度が独立しているので、バッファリングがネ
ットワークＤＭＡコントローラ１３８において要求され
る。

【００６４】受信セクション１５４は出力バッファメモ
リ１２６からのＦＩＦＯ配向されたフレームを受け、か
つそれらをシステムメモリにおける受信バッファに分散
させる。受信バッファは記述リングによって指される。セクション１５４はさらに、伝送ＦＩＦＯ１５２と同じ
態様で、ネットワークおよびシステムメモリの間の速度
調整を与えるためにＦＩＦＯを含む。

【００６５】システムメモリインタフェース（ＳＭＩ）
１６０はシステムメモリのため高速プログラマブルバス
インタフェースと、アドレス生成回路と、記憶装置とを
含む。インタフェース１６０はまた、システムメモリに
おけるバッファ管理のためのリングの端検出回路と、シ
ステムメモリインタフェースのための主コントロール状
態機械とを含む。

【００６６】回線１６３においてシステムメモリインタ
フェース１６０からシステムに与えられる信号は、シス
テムクロックＳＣＬＫ（図示せず）と同期している。こ
れらの信号は外部アービタ（図示せず）からの１つのシ
ステムメモリのアクセスを要求する。別の信号はネット
ワークＤＭＡコントローラ１２４に、システムメモリに
アクセスする権利を認める。ＳＭＩ１６０の出力におけ
るアドレスバスは、すべてのシステムメモリアクセスを
アドレスし、かつシステムメモリ読出し／書込み線は、
データがシステムメモリからコントローラ１２４に転送
されているのか、またはコントローラからシステムメモ
リに転送されているのかどうかを示す。ＳＭＩ１６０の
出力におけるほかの信号は、システムメモリの状態を示
し、エラーを示し、かつシステムメモリに対する読出し
および書込みの間のバスコンテンションを防ぐために外
部データバッファを能動化し、または不能化する。別の
ＳＭＩ信号は、書込み動作のためシステムメモリにデー
タをラッチするためにＳＭＩにおけるラッチを活性化す
る。

【００６７】ＣＰＵインタフェース１６１における信号
線は、ネットワークＤＭＡコントローラ１２４がメモリ
からのコマンドを読出さなければならないということを
示し、かつコントローラにメモリアクセスを実行するよ
うに指示する信号を含む。別の線はネットワークＤＭＡ
コントローラがメモリにおける新しい状態ワードを書込
んだということをＣＰＵに信号し、かつ別のものは割込
みを解除する。

【００６８】インタフェース１５０の出力においては、
媒体アクセスコントローラ１２０を介してバッファメモ
リ１２６にアクセスするために符号化された要求を含む
ホスト要求バスがある。ホスト要求バスに搬送されるコ
ードによって、バッファメモリ１２６は４つの伝送待ち
行列のうちのいずれかにおいてデータを読出し、または
データを書込むためにアクセスされる。読出し要求はバ
ッファ１２６から受信パケットを検索し、かつそれらを
システムメモリにストアする。書込み要求は伝送のため
バッファメモリにパケットを転送する。またインタフェ
ース１５０の出力においては、ネットワークＤＭＡコン
トローラ１２４の現在の書込み、または読出し要求が媒
体アクセスコントローラ１２０によって認められている
ということを示す信号を搬送するホスト肯定線がある。この信号と一緒に、バッファメモリ１２６は能動化され
、かつ後（図１７）で説明されるようにデータはデータ
バス、データパリティバスおよびデータタグバスにある
。媒体アクセスコントローラ１２０がバッファメモリ１
２６からＤＭＡコントローラにデータを読出すとき、イ
ンタフェースはまたデータをネットワークＤＭＡコント
ローラ１２４にラッチするために読出し出力を与える。受けられたデータ線は、受けられたデータがバッファ１
２６にあり、かつシステムメモリに転送される準備が整
っているということを示す。後で説明されるほかの線は
、バッファ１２６において現在アクセスされた伝送待ち
行列の状態を示す。

【００６９】

【媒体アクセスコントローラ１２０】図５により詳細に
示される媒体アクセスコントローラ１２０は、ＦＤＤ　
　ＩＭＡＣプロトコルを処理するためのコア媒体アクセ
スコントローラ（ＭＡＣ）１６２を含む。ＭＡＣ１６２
のデータ入出力ポートは、伝送および受信ＦＩＦＯ１６
４および１６６に接続される。ネットワークから受けら
れるデータは受信ＦＩＦＯ１６６により外部バッファメ
モリ１２６に与えられ、ネットワークに与えられるべき
外部バッファからのデータは伝送ＦＩＦＯ１６４にスト
アされる。ＦＩＦＯコントロール回路１６８は、メモリ
アービタ１７０によってなされるメモリアービトレーシ
ョン決定に基づいて伝送および受信ＦＩＦＯ１６４およ
び１６６のローディングならびにアンローディングを調
整する。

【００７０】ネットワークまたはノードプロセッサのど
ちらがバッファメモリにアクセスできるかどうかを決定
するアービタのアクセス決定に基づいて、アドレス生成
器１７２は要求される外部バッファメモリアドレスをア
ドレスバス１３６に与える。そのデータ入力がゲート１
７３を介してアドレス生成器１７２によって制御される
ノードプロセッサインタフェース１７４は、ノードプロ
セッサからの命令をデコードし、チップ状態を収集し、
かつコントローラ１２４を通じて制御情報を分布する。

【００７１】媒体アクセスコントローラ１２０とオン−
チップの伝送および受信ＦＩＦＯ１６４ならびに１６６
は、ネットワークＤＭＡコントローラ１２４の伝送およ
び受信セクション１５２ならびに１５４に類似する態様
で、主にシステムバスの待ち時間およびバーストの長さ
によって多数のデータパケットをストアする。

【００７２】

【バッファメモリ１２６】図６に一般的に、かつ図７に
より詳細に示される出力バッファメモリ１２６は、ネッ
トワークから受けられたデータの待ち行列を含む受信Ｆ
ＩＦＯ１７５および、少なくとも１つの、好ましくは４
つの各々がネットワークに与えられるべきデータの待ち
行列を含む、伝送ＦＩＦＯ１７７を有するように構成さ
れる。前に説明された４つの待ち行列は図７に示され、
１つの同期待ち行列およびＦＤＤＩ仕様に従ってデータ
の３つのレベルの非同期優先順位を含む待ち行列を呈示
する。いかにしてデータ優先順位が互いに関連付けられ
、かつネットワークに与えられるかは、ここで参照する
ことにより援用された前の同時係属出願（３）および（
４）において説明される。

【００７３】図９に示される伝送フレームのフォーマッ
トは、ビット位置０−３１におけるデータとタッグビッ
トとを含み、かつ記述ワードによって続けられる。記述
ワードと同様に各フレームの最後のワードは、「１」に
セットされるタッグビットを有し、フレームの終わりを
マーク付けしない。伝送されるべきパケットはホストま
たはノードプロセッサにより、システムメモリにセット
アップされる。ＲＥＡＤ、ＳＨＡＤＯＷ　　ＷＲＩＴＥ
、ＷＲＩＴＥおよびＥＮＤ　　ＯＦ　　ＡＤＤＲＥＳＳ
ポインタは示されるように位置決めされる。

【００７４】

【バッファメモリにおける伝送フレームのローディング
】伝送順序は図１０における概観図に示される。システ
ムメモリにおけるデータのセットアップに続いて、ステ
ップ１８２において、もし出力バッファ１２６における
現在の伝送待ち行列が「ほとんど一杯」でないと決定さ
れれば、前の同時係属出願（４）に従ってネットワーク
ＤＭＡコントローラ１２４はデータをシステムメモリか
ら図８に示される内部伝送ＦＩＦＯ１５２に転送する（
ステップ１８４）。データは次に、伝送ＦＩＦＯ１５２
から（外部）出力バッファメモリ１２６に転送される（
ステップ１８６）。

【００７５】より詳述すれば、図９に示される伝送フレ
ームはホストおよびネットワークＤＭＡコントローラ１
２４により、媒体アクセスコントローラ１２０の管理下
でバッファメモリ１２６にロードされる。これはデータ
をバッファ１２６に要求されている特定の待ち行列に基
づいて、符号化された書込むためのネットワークＤＭＡ
コントローラ１２４による要求に応答して実行される。下の図１１と関連して説明されるように、好ましくはバ
ス利用効率を最大にし、かつオーバランまたはアンダー
ラン状態を避けるためにバッファはネットワークに対す
る伝送のためにアンロードされているのと同時に、パケ
ットはバッファ１２６にロードされる。

【００７６】

【バッファメモリからの伝送フレームのアンローディン
グ】フレームがバッファメモリ１２６にロードされた後
、フレーム全体がロードされたということ、またはメモ
リに書込まれるフレームのワードの数が伝送しきい値を
超えたということのどちらかが、媒体アクセスコントロ
ーラ１２４により確認されたとき、フレームはネットワ
ークに対する伝送の準備が整う。

【００７７】ネットワークに対する伝送がシステムに利
用できるとき、つまり、ＦＤＤＩネットワーク上のトー
クンが待ち行列を伝送するために捕獲され、かつその待
ち行列に対する伝送状態が満たされれば、伝送は始まり
、かつ論理「１」タッグビットによって特徴付けられる
フレームの終りが遭遇されるまで、フレームは媒体アク
セスコントローラ１２４によって読出される。このとき
バッファが空にされる前に、データのフレームは後続の
伝送のためにバッファに既に読出されている。つまり伝
送が進行中である間、かつフレームの完全な伝送の後、
完全なフレームがバッファにあるか、またはバッファの
内容が伝送しきい値を超えれば、媒体アクセスコントロ
ーラ１２４は伝送のためＦＩＦＯの選択された待ち行列
からオンチップ伝送ＦＩＦＯ１６４に、より多くのデー
タを取出す。もしいずれの状態も満たされなければ、媒
体アクセスコントローラ１２４はほかの待ち行列を優先
順に伝送のために検査する。

【００７８】待ち行列からの伝送は待ち行列が空にされ
たとき完了される。しかしながら、もし伝送ＦＩＦＯ１
６４がフレームの途中で空になれば、アンダーラン状態
は暗示されかつ現在のフレームは打切られる。

【００７９】少なくとも１つの完全なフレーム、または
少なくとも予め定められた量の伝送データがバッファ１
２６にあるとき、いかにしてシステムからネットワーク
へのデータの伝送が実行されるかは図１１を参照して今
より詳細に説明される。

【００８０】ステップ１８６ａにおいて、そこからデー
タが初めに伝送されるべき待ち行列は、同時係属出願（
４）に説明されるように、待ち行列がロックされたかど
うかを決定するために検査する。もし待ち行列がロック
されれば、プロセッサは別の待ち行列に対して続けられ
、ステップ１８６ｇを実行する。もし待ち行列がロック
されなければ、その待ち行列に対するＳＨＡＤＯＷ　　
ＷＲＩＴＥおよびＲＥＡＤポインタの値をテストするこ
とにより、ステップ１８６ｂは完全なフレームが待ち行
列にあるかどうかを決定する。もし２つのポインタが互
いに等しくなければ、少なくとも１つの完全なフレーム
がバッファ１２６にあるので、プログラムはネットワー
クに対する伝送を開始するためにステップ１８６ｅにジ
ャンプする。もしＳＨＡＤＯＷ　　ＷＲＩＴＥおよびＲ
ＥＡＤポインタが互いに等しければ、プログラムは次に
待ち行列の内容をテストし、それが少なくともしきい値
量のデータを含むかどうかを決定する。これはステップ
１８６ｄにおいて、待ち行列におけるデータの量を呈示
するＲＥＡＤおよびＷＲＩＴＥポインタの値の間の差と
、伝送データのしきい値ＸＴＨＲを比較することにより
なされる。

【００８１】伝送しきい値の値ＸＤＨＲは、バッファ１
２６に入ってくる伝送データがデータアンダーラニング
を防ぐためにバッファから出ていくデータと結合し得る
速度に依存する。データアンダーラニングは打切られな
ければならない「ボイドデータ」をつくるであろう。し
きい値ＸＴＨＲはシステムおよびネットワークバス待ち
時間に基づき、かつバスのデータ伝送の速度と反比例す
る。

【００８２】バッファメモリにストアされた伝送データ
の待ち行列は、図１２に示されるフォーマットを有し、
そこにおいて各フレームはタッグビット「０」により特
徴付けられる長いワードおよびタッグビット「１」によ
って特徴付けられる最後の長いワードを含む。パケット
の最後のワードに続いて、またタッグビット「１」によ
って特徴付けられる状態ワードがある。状態ワードはど
のバイト境界において、データの最後のワードが終るか
を規定し、ネットワークＤＭＡコントローラがシステム
メモリから得た状態からコピーされ、かつパケットがエ
ラーを含み、かつ打切られるべきかどうかを示す多数の
予め定められたビット含むパケットの状態と同様に、デ
ータバッファの状態を反映する。

【００８３】

【バッファメモリにおける受信パケットのローディング
】図１３における概観図に示されるフレーム化されたパ
ケットの受信は、外部バッファメモリ１２６における記
憶のために媒体アクセスコントローラ１２４によるデー
タパケットの受信（ステップ１９０）、およびバッファ
からネットワークＤＭＡコントローラ１２４の内部受信
ＦＩＦＯ１５４へのデータパケットの転送（ステップ１
９２）を必要とする。バッファメモリ１２６にストアさ
れる受信フレームのフォーマットは図１５に示される。

【００８４】媒体アクセスコントローラ１２０によりバ
ッファメモリ１２６にストアされるネットワークから受
けられるパケットは、図１６に示される態様でメモリに
配列される。バッファメモリにおける受信パケットは連
続して接近してストアされ、バッファメモリ受信領域が
循環する待ち行列の構成を有するようにさせる。各パケ
ットの終りにおいて、媒体アクセスコントローラ１２０
はパケットの状態をストアする。タッグビットはデータ
のために０に、かつ状態ワードを識別するために１にセ
ットされる。

【００８５】

【バッファメモリからの受信フレームのアンローディン
グ】バッファ１２６にストアされるデータの量が受信し
きい値を超えたとき、ネットワークＤＭＡコントローラ
１２４は次に、パケットデータを内部受信ＦＩＦＯ１５
４からシステムメモリに転送し（ステップ１９４）、ホ
ストまたはノードプロセッサによって処理される（ステ
ップ１９６）。これは媒体アクセスコントローラ１２０
によって制御され、ネットワークＤＭＡコントローラ１
２４にデータをバッファメモリ１２６からシステムメモ
リに転送するように命令する。これはバッファメモリに
おけるワードの数がプログラムされた受信しきい値を超
えたとき行なわれる。フレーム受信の間の受信バッファ
待ち行列のいかなるオーバーフロー状態も状態ワードに
より示され、フレームが流されるべきであることを示す
。

【００８６】少なくとも予め定められた量の受信データ
がバッファ１２６の受信ＦＩＦＯにあるとき、いかにし
てシステムによるデータの受信が実行されるかは、今図
１４を参照してより詳細に説明される。ステップ１９４
ａを参照すると、受信しきい値の値ＲＴＨＲは図１８に
おけるレジスタ１８７から読出される。このしきい値は
伝送しきい値ＸＴＨＲのように、データがネットワーク
から入ってくる間バッファ１２６がシステムに受信デー
タを転送し始めることを可能にする。データ受信の各フ
レームがシステムにアドレスされ、かつそうでなければ
打切られないことを確実にするためにインタフェースを
能動化するため、受信しきい値の値ＲＴＨＲはシステム
およびネットワークバス待ち時間に基づいて、十分であ
るバッファの受信ＦＩＦＯにおいて受けられるワードの
数を呈示する。もしネットワークから受けられるバッフ
ァ１２６におけるワードの数が受信しきい値の値ＲＴＨ
Ｒを超えれば、ステップ１９４ｂにおいて、バッファか
らの受信データがシステムに転送されるステップ１９４
ｄにプログラムはジャンプする。

【００８７】バッファに受けられるデータのフレームが
流されるべきであるかどうかを決定するために、ステッ
プ１９４ｃはバッファ１２６における受信ＦＩＦＯの内
容をテストする。これは、ＳＨＡＤＯＷ　　ＷＲＩＴＥ
ポインタの値ＳＷＰＲとＷＲＩＴＥポインタの値ＷＰＲ
を比較することにより実行される。ＳＨＡＤＯＷ　　Ｗ
ＲＩＴＥポインタおよびＷＲＩＴＥポインタは初めは、
データが書込まれるべき待ち行列の位置にある。フレー
ムが待ち行列に書込まれるとき、ＷＲＩＴＥポインタの
みが増加する。受信フレームがシステムのアドレスを含
まないか、またはそれが不完全であるかのどちらかの理
由で、もし受信フレームが流されるべきであれば、フレ
ームがバッファから「流される」（ステップ１９４ｆ）
ようにＷＲＩＴＥポインタはＳＨＡＤＯＷ　　ＷＲＩＴ
Ｅポインタに再びセットされる。このゆえに、もし受信
データが受信しきい値を超え、フレームが流されるべき
でなければ、ステップ１９４ｃは受信データをシステム
に転送する。

【００８８】

【ネットワークアクセスおよびネットワークＤＭＡコン
トローラインタフェス】図１７は媒体アクセスコントロ
ーラ１２０、ネットワークＤＭＡコントローラ１２４お
よびバッファメモリ１２６の間の信号フロー経路を示す
。バッファ１２６と同様に、媒体アクセスコントローラ
１２０とネットワークＤＭＡコントローラ１２４との間
に接続されるバッファデータバスＢＤＡＴＡは好ましく
は３２ビットバスであり、かつ付加的な線ＢＴＡＧはＢ
Ｄバスが、フレームデータまたはフレームの終りにフレ
ーム状態を含むかどうかを規定するタッグビットを搬送
する。バスＢＤＰはＢＤバスおよびＢＤＴＡＧバスのた
めにバッファメモリデータパリティビットを搬送する。これら３つのすべてのバス、すなわちＢＤＡＴＡ、ＢＴ
ＡＧおよびＢＤＰはバッファメモリ１２６に与えられる
。またバッファメモリ１２６に与えられるのは、媒体ア
クセスコントローラ１２０によって与えられたアドレス
、好ましくは１６ビットアドレスを搬送するアドレスバ
スＢＡＤＤＲである。

【００８９】ネットワークに伝送するために必要とされ
る信号は前の同時係属出願（３）に説明されるように優
先順位によって、コントロールバスＱＣＮＴＲＬ上のデ
ータによって決定された多数の異なる待ち行列のいずれ
かに与えられる。コントロールバスＱＣＮＴＲＬはまた
、前に一杯であった待ち行列が今付加的なデータを受け
る準備ができているということを、ネットワークＤＭＡ
コントローラ１２４に示す。

【００９０】ＱＣＮＴＲＬバスによってまた搬送される
のは、媒体にデータを転送するために待ち行列、すなわ
ち同期待ち行列および３つのレベルの非同期待ち行列の
うちどれか１つのデータの転送状態を示すデータである
。媒体アクセスコントローラ１２０によって与えられる
転送状態は、ネットワークＤＭＡコントローラ１２４に
、コントローラ１２０がトークンを有し、かつ現在はバ
ッファメモリ１２６から媒体に特定の待ち行列を伝送し
ているということを知らせる。

【００９１】現在のネットワークＤＭＡコントローラ書
込み、または読出し要求が媒体アクセスコントローラ１
２０によって認められているということを示す信号を、
バスＨＳＡＣＫ（ホスト応答）は搬送する。この信号と
一緒に、バッファメモリ１２６は能動化され、かつデー
タはＢＤ（バスデータ）、ＢＤＰ（バスデータ優先順位
）およびＢＤＴＡＧバスに上に現われる。

【００９２】ＲＤＡＴＡは媒体アクセスコントローラ１
２０が受信データをネットワークからネットワークＤＭ
Ａコントローラ１２４によってシステムメモリに転送さ
れるようにバッファメモリにストアしたときアサートさ
れる。応じて、ネットワークＤＭＡコントローラはバス
に対するアクセスを要求し、それは媒体アクセスコント
ローラ１２０によって応答される。媒体アクセスコント
ローラ１２０は、ＢＡＤＤＲバス上のデータによって特
定化されるアドレスでバッファメモリ１２６においてデ
ータをストアし、かつバッファにおいてストアされるデ
ータは、その後バッファのＲＥＡＤ端子の媒体アクセス
コントローラ１２０によるアサートに応答して、ネット
ワークＤＭＡコントローラ１２４に転送される。

【００９３】ホスト要求バスＨＳＲＥＱ上で実行される
ネットワークＤＭＡコントローラ１２４と、媒体アクセ
スコントローラ１２０との間のハンドシェイキングは図
１７、および図１９−２１の時間変化図において示され
る。図１７および１９を参照すると、ネットワークアク
セスコントローラ１２０、ネットワークＤＭＡコントロ
ーラ１２４およびバッファ１２６とインタフェースする
バス上の信号の時間は、そこに示されるバッファメモリ
クロックＢＭＣＬＫ信号と同期され、かつバッファメモ
リ１２６における受信データがネットワークＤＭＡコン
トローラ１２４によって、読出される準備が整っている
ということを示すために、ＲＤＡＴＡはアサートされる
。ＲＤＡＴＡに応答して、ネットワークからデータフレ
ームを読出すようにネットワークアクセスコントローラ
１２０に要求するために、ネットワークＤＭＡコントロ
ーラ１２４は適当なコードで、ホスト要求バスＨＳＲＥ
Ｑ上でホスト要求を実行する。ネットワークアクセスコ
ントローラ１２０はバッファメモリ１２６のバスを仲裁
し、かつＨＳＡＣＫ上に肯定応答を与える。ネットワー
クアクセスコントローラはまた、バッファメモリ１２６
にアドレスし、データがある位置を指し、バッファに読
出しコマンドをアサートし、かつバッファからのＢＤＡ
ＴＡ上のデータをメモリＤＭＡコントローラ１２４にラ
ッチする。

【００９４】このように、ネットワークアクセスコント
ローラ１２０はフレームにおけるネットワークデータを
バッファメモリ１２６にストアし、かつそこのデータの
量が受信しきい値ＲＴＨＲを超えたとき、システムメモ
リにおいてどこにネットワークデータがストアされるべ
きかを決定するために、コントローラ１２０はネットワ
ークＤＭＡコントローラ１２４に、システムメモリから
記述子を取出させるためにＲＤＡＴＡをアサートする。記述子によって指されたシステムメモリにおけるバッフ
ァが利用可能になったとき、ＤＭＡコントローラ１２４
はホスト肯定応答ＨＳＡＣＫをネットワークアクセスコ
ントローラ１２０に与える。ネットワークアクセスコン
トローラ１２０は応じて、仲裁する。なぜならばそれは
すでに占有されており、データをネットワークに伝送し
、または他の機能を実行しているかもしれないからであ
る。もしネットワークネットワークコントローラ１２０
が利用可能であれば、それは肯定応答（ＨＳＡＣＫ）を
ＤＭＡコントローラ１２４に再び与え、かつそれから読
出しコマンドによって続けられる記憶アドレスをバッフ
ァ１２６に出力する。バッファ１２６にアドレスされた
データはＢＤＡＴＡに書込まれ、かつネットワークから
データを受けるために必要なハンドシェイキングを完全
にするために、システムメモリにおいて指定されたバッ
ファに与えられるようにネットワークＤＭＡコントロー
ラ１２４にラッチされる。

【００９５】図１８を参照すると、現在伝送されるべき
データは図８におけるオンチップＦＩＦＯ１５２にスト
アされ、かつそのデータをバッファメモリ１２６におけ
る論理ＦＩＦＯに転送する準備が整っている。データを
ネットワークに伝送する要求に応答して、ネットワーク
ＤＭＡコントローラはホスト要求信号ＨＳＲＥＱをネッ
トワークアクセスコントローラ１２０に与え、ホストが
ネットワークに対する書込みを要求するということを示
す。ホストが書込むであろう特定の待ち行列は、ＨＳＲ
ＥＱバス上のコードによって決定される。この例におい
て、データの同期フレームがネットワークに与えられる
ように、ホストが同期待ち行列に書込むことを要求する
ということが想定される。応じて、ネットワークアクセ
スコントローラ１２０は仲裁し、かつ時間があればホス
トに対する肯定応答信号（ＨＳＡＣＫ）に応答する。ネ
ットワークアクセスコントローラ１２０はまた、ネット
ワークに伝送されるべきデータのフレームが一時的にス
トアされるバッファメモリ１２６にアドレスを与え、か
つバッファに書込みパルスを与える。したがって、ＢＤ
ＡＴＡバス上でネットワークＤＭＡコントローラ１２４
により与えられるデータは、ＢＤＡＤＤＲ上のネットワ
ークアクセスコントローラ１２０によって特定化される
位置において、バッファメモリ１２６に形成される論理
ＦＩＦＯに書込まれる。

【００９６】もしネットワークに伝送されるべきデータ
がなければ、ネットワークＤＭＡコントローラ１２４は
ネットワークアクセスコントローラ１２０に対するＨＳ
ＲＥＱ上にさらなる要求を与えない。もし付加的なデー
タがネットワークに伝送されるべきであれば、他方、Ｈ
ＳＲＥＱバスはそのままアサートされ、かつその時間を
仲裁するネットワークアクセスコントローラ１２０が利
用可能なとき、それはＨＳＡＣＫ上のコントローラ１２
４に応答した後、バッファ１２６に付加的なアドレスお
よび書込みパルスを与える。

【００９７】図２１ははバック・ツー・バック読出しお
よび書込み動作の間のバス上のデータの時間関係を示す
。示された例においては、ネットワークアクセスコント
ローラ１２０は初めは書込み動作、それから読出し動作
を実行し、かつそれから書込み動作に戻る。含まれる種
々のバスに与えられる信号は、図１９および図２０に示
されるそれらと連続して対応する。

【００９８】

【結論】バッファ１２６における受信および伝送データ
の量を検出し、かつデータがバッファに入ってくる間、
ネットワークに対する伝送データおよびシステムメモリ
に対する受信データをアンロードすることによって、イ
ンタフェースのデータスループットは改良される。バッ
ファにおける伝送データの量がレジスタから読出される
伝送しきい値を超えたとき、または少なくとも１つの完
全なフレームのデータがバッファにあるとき、伝送デー
タはバッファからネットワークに送られる。伝送しきい
値はシステムおよびバス待ち時間ならびにほかの要因に
よって決定される多数のワードであり、それがバッファ
にストアされたときアンダーラニングを避けるために、
入ってくるデータが「追いつく」ことを可能にするであ
ろう。バッファにおける受信データの量がレジスタから
読出される受信しきい値を超えるとすぐに、受信データ
はバッファからシステムメモリに転送される。

【００９９】この開示において、この発明の好ましい実
施例のみが説明され、かつ示されるが、前述のように、
この発明は種々のほかの組合わせおよび環境における使
用も可能であり、かつここに表わされるような発明の概
念の範囲内での変更、または修正が可能であるというこ
とが理解されるべきである。たとえばこの発明はＦＤＤ
Ｉの環境において説明されるが、これはそんなに制限さ
れるべきではない。

【図面の簡単な説明】

【図１】先行技術において知られるタイプのＦＤＤＩネ
ットワークの典型的な実現化例のブロック図である。

【図２】ＦＤＤＩパケットのフォーマットを示す図であ
る。

【図３】ＦＤＤＩ仕様におけるＭＡＣサブレイヤの動作
を示す図である。

【図４】別々のノードプロセッサおよびホストとインタ
フェースするネットワークの実現化例のブロック図であ
る。

【図５】図４に示される媒体アクセスコントローラのよ
り詳細な図である。

【図６】ネットワークインタフェースにおいて実行され
るデータフローを示す図である。

【図７】ネットワークインタフェースにおいて実現され
る待ち行列におけるバッファメモリの構成を示す図であ
る。

【図８】図４に示されるネットワークインタフェースア
ーキテクチュアにおけるネットワークＤＭＡコントロー
ラのより詳細な図である。

【図９】バッファメモリ伝送待ち行列を示す図である。

【図１０】いかにしてネットワークに伝送されるべきデ
ータがシステムメモリから動かされるかを示す一般化さ
れたフローチャートの図である。

【図１１】完全なフレームのデータ、または少なくとも
予め定められた量のデータのどちらかが伝送ＦＩＦＯに
受けられたとき、いかにして伝送データが伝送ＦＩＦＯ
からネットワークに転送されるかを示す、より詳細なフ
ローチャートの図である。

【図１２】バッファメモリにおいて待ち行列化された伝
送パケットの図である。

【図１３】いかにしてネットワークから受けられるデー
タが、システムメモリに動かされるかを示す一般化され
たフローチャートの図である。

【図１４】少なくとも予め定められた量のデータが受信
ＦＩＦＯに受けられたとき、いかにして受信データが受
信ＦＩＦＯからシステムに転送されるかを示す、より詳
細なフローチャートの図である。

【図１５】バッファメモリ受信待ち行列の構造を示す図
である。

【図１６】バッファメモリにストアされる受信パケット
のフォーマットを示す図である。

【図１７】媒体アクセスコントローラ、ネットワークＤ
ＭＡコントローラおよびバッファメモリの間の信号のフ
ローを示す図である。

【図１８】伝送および受信ＦＩＦＯからのデータを転送
するための伝送および受信しきい値をストアするフレー
ムしきい値レジスタの図である。

【図１９】バッファメモリによる受信フレームのローデ
ィングすること示す信号時間変化図である。

【図２０】バッファメモリにおいて伝送フレームのロー
ディングを示す信号時間変化図である。

【図２１】バッファメモリによりバック・ツー・バック
読出しおよび書込みを示す時間変化図である。

【符号の説明】

（１１６）　　バスマスタアーキテクチュア（１２０）
　　媒体アクセスコントローラ（ＭＡＣ）（１３２）　
　エンコーダ／デコーダ（ＥＮＤＥＣ）（１２６）　　
バッファメモリ

Claims

【特許請求の範囲】

【請求項１】　　システムメモリからネットワークへの
パケットに配列されるデータのフローを制御するネット
ワークアダプタであって、データをストアするためのバ
ッファメモリ手段と、論理先入先出メモリ（ＦＩＦＯ）
として前記バッファメモリ手段を構成するための手段と
、ネットワークに対するデータの伝送のための要求を検
出するための手段と、一度に１つのパケットずつデータ
を前記システムメモリから前記ＦＩＦＯに転送するため
の前記ネットワークに対する伝送のための要求に応答す
る第１の手段と、データがネットワークから前記ＦＩＦ
Ｏに入ってくる間、前記データを前記ＦＩＦＯから前記
ネットワークに転送するための第２の手段とを含む、ネ
ットワークアダプタ。
【請求項２】　　ネットワークに伝送されるべき少なく
とも１つの前記データのパケットの前記ＦＩＦＯにおけ
る存在を検出するためのパケット検出手段を含み、かつ
前記第２の手段が前記ＦＩＦＯにおける前記データを前
記ネットワークに転送するための前記パケット検出手段
に応答する手段を含む、請求項１記載のアダプタ。
【請求項３】　　前記ネットワークに伝送されるべき少
なくとも予め定められた量のデータの前記ＦＩＦＯにお
ける存在を検出するための伝送データしきい値検出手段
を含み、かつ前記第２の手段は前記ＦＩＦＯにおける前
記データを前記ネットワークに転送するための前記デー
タしきい値検出手段に応答する手段を含む、請求項１記
載のアダプタ。
【請求項４】　　少なくとも１つの前記データのパケッ
トの前記ＦＩＦＯにおける存在を検出するためのパケッ
ト検出手段を含み、かつ少なくともデータのパケットま
たは少なくとも予め定められた量のデータのどちらかが
前記ＦＩＦＯにあるとき、前記第２の手段は前記パケッ
トに応答する手段および、前記データを前記ネットワー
クに転送するためのしきい値検出手段を含む、請求項３
記載のアダプタ。
【請求項５】　　ネットワークから受けられる少なくと
も予め定められた量のデータの前記ＦＩＦＯにおける存
在を検出するための受信データしきい値検出手段を含み
、かつ前記第２の手段は前記ＦＩＦＯにおける前記デー
タを前記システムメモリ手段に転送するための前記受信
データしきい値検出手段に応答する手段を含む、請求項
１記載のアダプタ。
【請求項６】　　前記ＦＩＦＯにストアされるデータは
、各々がタッグビットによってマークづけされない１つ
の終りを有するパケットの形であり、かつ前記アダプタ
はさらにパケットの終りを検出する前記タッグビットに
応答する手段を含む、請求項１記載のアダプタ。
【請求項７】　　前記ＦＩＦＯはＳＴＡＲＴおよびＥＮ
Ｄポインタによって規定され、かつそれぞれ、前記ＦＩ
ＦＯにデータを読出し、かつ前記ＦＩＦＯからデータを
書込むための、ＲＥＡＤポインタおよびＷＲＩＴＥポイ
ンタ、ならびに前記伝送ＦＩＦＯにストアされる完全な
フレームの終りを指すＳＨＡＤＯＷ　　ＷＲＩＴＥポイ
ンタを含み、前記第２の検出手段は、前記ＳＨＡＤＯＷ
　　ＷＲＩＴＥポインタが前記ＲＥＡＤポインタを超え
るとき検出するための手段を含む、請求項２記載のアダ
プタ。
【請求項８】　　データしきい値をストアするレジスタ
を含み、かつ前記データしきい値検出手段は、前記ＦＩ
ＦＯの内容と前記データしきい値を比較するための手段
を含む、請求項３記載のアダプタ。
【請求項９】　　前記データしきい値検出手段は、前記
データしきい値と前記ＲＥＡＤポインタと前記ＷＲＩＴ
Ｅポインタとの間の差を比較するための手段を含む、請
求項７記載のアダプタ。
【請求項１０】　　システムメモリとネットワークとの
間のパケットに配列されるデータのフローを制御するネ
ットワークアダプタのための装置であって、データをス
トアするためのバッファメモリ手段と、複数個の論理先
入先出メモリ（ＦＩＦＯ）として前記バッファメモリ手
段を構成するための手段と、ネットワークからシステム
に入ってくるデータを検出するための手段と、一度に１
つのパケットずつデータを前記ネットワークから前記Ｆ
ＩＦＯに転送するための第１の手段と、前記ネットワー
クから受けられる前記ＦＩＦＯにおける予め定められた
量のデータを検出するための手段と、データがネットワ
ークから前記ＦＩＦＯに入ってくる間、前記データを前
記ＦＩＦＯから前記システムメモリに転送するための前
記検出手段に応答する第２の手段とを含む、装置。
【請求項１１】　　システムメモリとネットワークとの
間のパケットに配列されるデータのフローを制御するネ
ットワークアダプタであって、伝送データをストアする
ための第１のメモリ手段と、第１の論理先入先出メモリ
（伝送ＦＩＦＯ）として前記第１のメモリ手段を構成す
るための手段と、ネットワークに対するデータの伝送の
ための要求を検出するための手段と、一度に１つのパケ
ットずつデータを前記システムメモリから前記伝送ＦＩ
ＦＯに転送するための前記ネットワークに対する伝送の
ための要求に応答する第１の手段と、前記伝送ＦＩＦＯ
が前記ネットワークからデータを受ける間、前記データ
を前記伝送ＦＩＦＯから前記ネットワークに転送するた
めの第２の手段と、受信データをストアするための第２
のメモリ手段と、第２の論理先入先出メモリ（受信ＦＩ
ＦＯ）として前記第２のメモリ手段を構成するための手
段と、システムメモリにストアされるべきネットワーク
から入ってくるデータを検出するための手段と、データ
を前記ネットワークから前記受信ＦＩＦＯに転送するた
めの第３の手段と、前記受信ＦＩＦＯが前記ネットワー
クからデータを受ける間、前記データを前記受信ＦＩＦ
Ｏから前記システムメモリに転送するための第４の手段
とを含む、ネットワークアダプタ。
【請求項１２】　　前記ＦＩＦＯにストアされるデータ
は、各々がタッグビットによってマークづけされない１
つの終りを有するパケットの形であり、前記アダプタは
さらにパケットの終りを検出する前記タッグビットに応
答する手段を含む、請求項１１記載のアダプタ。
【請求項１３】　　システムメモリとネットワークとの
間のパケットに配列されるデータのフローを制御するネ
ットワークアダプタのための装置であって、前記ネット
ワークに伝送されるべきデータをストアするための第１
のバッファメモリ手段と、第１の論理先入先出メモリ（
伝送ＦＩＦＯ）として前記第１のバッファメモリ手段を
構成するための手段と、ネットワークに対するデータの
伝送のための要求を検出するための第１の検出手段と、
一度に１つのパケットずつデータを前記システムメモリ
から前記伝送ＦＩＦＯに転送するための前記第１の検出
手段に応答する手段と、少なくとも１つの前記伝送デー
タの完全なパケットの前記伝送ＦＩＦＯにおける存在を
検出するための第２の検出手段と、少なくとも予め定め
られた量の伝送データの前記伝送ＦＩＦＯにおける存在
を検出するための第３の検出手段と、少なくとも完全な
パケットのデータまたは少なくとも予め定められた量の
データのどちらかが前記伝送ＦＩＦＯにストアされると
き、データを前記伝送ＦＩＦＯから前記ネットワークに
転送するための前記第２および第３の検出手段に応答す
る手段と、前記ネットワークから受けられるデータをス
トアするための第２のメモリ手段と、第２の論理先入先
出メモリ（受信ＦＩＦＯ）として前記第２のメモリ手段
を構成するための手段と、システムメモリにストアされ
るべきネットワークから入ってくるデータを検出するた
めの第４の検出手段と、データを前記ネットワークから
前記受信ＦＩＦＯに転送するための手段と、前記ネット
ワークから前記受信ＦＩＦＯにストアされる予め定めら
れた量のデータを検出するための第５の検出手段と、前
記受信データを前記受信ＦＩＦＯから前記システムメモ
リに転送するための前記第５の検出手段に応答する手段
とを含む、装置。
【請求項１４】　　前記伝送ＦＩＦＯはＳＴＡＲＴおよ
びＥＮＤポインタによって規定され、かつそれぞれ、前
記伝送ＦＩＦＯにデータを読出し、かつ前記伝送ＦＩＦ
Ｏからデータを書込むためのＲＥＡＤポインタおよびＷ
ＲＩＴＥポインタ、ならびに前記伝送ＦＩＦＯにストア
される完全なフレームの終りを指すＳＨＡＤＯＷ　　Ｗ
ＲＩＴＥポインタを含み、前記第２の検出手段は、前記
ＳＨＡＤＯＷ　　ＷＲＩＴＥポインタが前記ＲＥＡＤポ
インタを超えるとき検出するための手段を含む、請求項
１２記載の装置。
【請求項１５】　　データしきい値をストアするレジス
タを含み、かつ前記第３の検出手段は前記伝送ＦＩＦＯ
の内容と前記データしきい値を比較するための手段を含
む、請求項１３記載の装置。
【請求項１６】　　前記第３の検出手段は前記データし
きい値と、前記ＲＥＡＤポインタと前記ＷＲＩＴＥポイ
ンタとの間の差を比較するための手段を含む、請求項１
４記載の装置。
【請求項１７】　　少なくともデータビットおよびパケ
ットの終り（タッグ）ビットにより特徴付けられるフレ
ームに配列されるデータのパケットをストアするための
少なくとも１つのプロセッサおよび、システムメモリ手
段を含むネットワークアダプタのためのネットワークコ
ントローラであって、ランダムアクセスメモリと、前記
ランダムアクセスメモリにおいて、伝送ＦＩＦＯとして
構成されるバッファメモリを規定するための手段と、前
記タッグビットによってマークづけされない、かつ伝送
されるべき待ち行列を形成する連続するフレームを前記
システムメモリ手段から前記伝送ＦＩＦＯに転送するた
めの手段と、少なくとも１つの完全なフレームのデータ
が前記伝送ＦＩＦＯにストアされることを検出するため
の第１の検出器手段と、少なくとも予め定められた量の
データが前記伝送ＦＩＦＯにストアされることを検出す
るための第２の検出器手段と、ネットワークに対する前
記伝送ＦＩＦＯの内容を伝送するための、前記第１およ
び第２の検出器手段のうちの少なくとも１つに応答する
手段とを含む、ネットワークコントローラ。
【請求項１８】　　前記転送手段は、前記伝送ＦＩＦＯ
が前記ネットワークに伝送する間、データのフレームを
前記伝送ＦＩＦＯに転送するための第１の手段を含む、
請求項１７記載のコントローラ。
【請求項１９】　　前記伝送ＦＩＦＯはＳＴＡＲＴおよ
びＥＮＤポインタにより規定され、かつそれぞれ、前記
伝送ＦＩＦＯにデータを読出し、かつ前記伝送ＦＩＦＯ
からデータを書込むためのＲＥＡＤポインタおよびＷＲ
ＩＴＥポインタ、ならびに前記伝送ＦＩＦＯにストアさ
れる完全なフレームの終りを指すＳＨＡＤＯＷ　　ＷＲ
ＩＴＥポインタを含み、前記第１の検出器手段は、前記
ＳＨＡＤＯＷ　　ＷＲＩＴＥポインタが前記ＲＥＡＤポ
インタを超えるとき検出するための手段を含む、請求項
１７記載のコントローラ。
【請求項２０】　　データしきい値をストアするレジス
タを含み、かつ前記第２の検出器手段は前記伝送ＦＩＦ
Ｏの内容と前記データしきい値を比較するための手段を
含む、請求項１７記載のコントローラ。
【請求項２１】　　前記第２の検出器手段は前記データ
しきい値と、前記ＲＥＡＤポインタと前記ＷＲＩＴＥポ
インタとの間の差を比較するための手段を含む、請求項
１９記載のコントローラ。
【請求項２２】　　少なくともデータビットおよびパケ
ットの終り（タッグ）ビットにより特徴付けられるフレ
ームに配列されるデータのパケットをストアするための
少なくとも１つのプロセッサおよび、システムメモリ手
段を含むネットワークアダプタのためのネットワークコ
ントローラであって、ランダムアクセスメモリと、前記
ランダムアクセスメモリにおいて受信ＦＩＦＯとして構
成されるバッファメモリを規定するための手段と、前記
タッグビットによりマークづけされない、かつ受信待ち
行列を形成する入ってくる受信データパケットを前記受
信ＦＩＦＯにストアするための手段と、受信データしき
い値をストアするための手段と、前記受信ＦＩＦＯの内
容が前記受信データしきい値を超えることを検出するた
めの手段と、データを前記受信ＦＩＦＯから前記システ
ムメモリ手段に転送するための前記検出手段に応答する
手段とを含む、ネットワークコントローラ。
【請求項２３】　　前記受信ＦＩＦＯはＳＴＡＲＴおよ
びＥＮＤポインタにより規定され、かつＲＥＡＤおよび
ＷＲＩＴＥポインタと、受信ＦＩＦＯに受けられている
最もおそいフレームの始まりを指すＳＨＡＤＯＷ　　Ｗ
ＲＩＴＥポインタと、受信しきい値とを含み、前記受信
データは、前記ＷＲＩＴＥポインタが前記しきい値を超
えたとき、前記システムメモリに転送され、かつ前記受
信データが流されたときは、ＷＲＩＴＥポインタはＳＨ
ＡＤＯＷ　　ＷＲＩＴＥポインタにより置換えられる、
請求項２２記載のコントローラ。
【請求項２４】　　システムメモリとネットワークバス
との間のパケットに配列されるデータのフローを制御す
る方法であって、第１の論理先入先出メモリ（伝送ＦＩ
ＦＯ）として第１のメモリを構成するステップと、ネッ
トワークバスに対するデータの伝送のための要求を検出
するステップと、前記ネットワークバスに対する伝送の
ための要求に応答して、一度に１つのパケットずつデー
タを前記システムメモリから前記伝送ＦＩＦＯに転送す
るステップと、データが前記システムメモリから前記伝
送ＦＩＦＯに入ってくる間、前記データを前記伝送ＦＩ
ＦＯから前記ネットワークバスに転送するステップとを
含む、方法。
【請求項２５】　　少なくとも１つの前記データの完全
なパケットの前記伝送ＦＩＦＯにおける存在を検出し、
かつ応答し、前記データを前記ネットワークバスに転送
するステップをさらに含む、請求項２４記載の方法。
【請求項２６】　　少なくとも予め定められた量のデー
タの前記第２のＦＩＦＯにおける存在を検出し、かつ応
答し、前記データを前記ネットワークバスに転送するス
テップをさらに含む、請求項２４記載の方法。
【請求項２７】　　少なくとも予め定められた量のデー
タの前記伝送ＦＩＦＯにおける存在を検出し、かつ応答
し、少なくとも前記データのパケット、または少なくと
も予め定められた量のデータのどちらかが伝送ＦＩＦＯ
にストアされるとき、前記データを前記ネットワークバ
スに転送するステップをさらに含む、請求項２６記載の
方法。
【請求項２８】　　第２の論理先入先出メモリ（受信Ｆ
ＩＦＯ）として第２のメモリを構成するステップと、シ
ステムにストアされるべきネットワークから入ってくる
データを検出するステップと、データを前記ネットワー
クから前記受信ＦＩＦＯに転送するステップと、前記ネ
ットワークから前記受信ＦＩＦＯにストアされる予め定
められた量のデータを検出するステップと、応答し、前
記データを前記受信ＦＩＦＯから前記システムメモリに
転送するステップをさらに含む、請求項２４記載の方法
。
【請求項２９】　　各待ち行列のフレームが他の待ち行
列のデータのフレームの優先順位とは異なる優先順位を
有する、複数個の異なる待ち行列に配列されるデータの
フレームをストアするための複数個のプロセッサ、およ
びシステムメモリ手段を含むネットワークアダプタのた
めの、前記システムメモリ手段と前記ネットワークとの
間の前記データのフレームの伝送を制御するための装置
であって、それぞれ、ネットワークに転送され、または
ネットワークから受けられるべきフレーム化されたデー
タの複数個の待ち行列をストアするための複数個の論理
先入先出（ＦＩＦＯ）メモリ領域を有するように構成さ
れる出力バッファメモリと、優先順に一度に１つの待ち
行列ずつ、前記システムメモリ手段から前記バッファメ
モリの対応するＦＩＦＯメモリ領域への前記フレーム化
されたデータのフローを、制御するための第１のデータ
コントローラ手段と、データが前記メモリ手段から前記
バッファメモリの前記ＦＩＦＯメモリ領域に入ってくる
間、前記出力バッファメモリの前記ＦＩＦＯメモリ領域
にストアされる前記フレーム化されたデータを前記ネッ
トワークに伝送するための手段とを含む、装置。
【請求項３０】　　前記ネットワークから前記バッファ
メモリの対応するＦＩＦＯ領域へのフレーム化されたデ
ータのフローを制御するための第２のデータコントロー
ラ手段と、データが前記ネットワークから前記バッファ
メモリに入ってくる間、前記出力バッファメモリの前記
ＦＩＦＯメモリ領域にストアされる前記フレーム化され
たデータを前記システムメモリ手段に伝送するための手
段とを含む、請求項２９記載の装置。
【請求項３１】　　少なくとも１つの完全なフレームの
伝送データの前記バッファメモリにおける存在を検出す
るための伝送フレーム検出手段、および伝送データを前
記ネットワークに転送するための前記伝送フレーム検出
手段に応答する手段を含む、請求項２９記載の装置。
【請求項３２】　　少なくとも予め定められた量の伝送
データの前記バッファメモリにおける存在を検出するた
めのデータしきい値検出手段を含み、かつ前記データを
前記ネットワークに転送するための前記データしきい値
検出手段に応答する手段を含む、請求項３１記載の装置
。
【請求項３３】　　少なくとも予め定められた量の伝送
データの前記バッファメモリにおける存在を検出するた
めのデータしきい値検出手段をさらに含み、かつ前記第
２の手段は前記フレームに応答する手段と、少なくとも
完全なフレームのデータか、または少なくとも予め定め
られた量のデータのどちらかが前記バッファメモリにあ
るとき、前記データを前記ネットワークに転送するため
のデータしきい値検出手段をさらに含む、請求項３１記
載の装置。
【請求項３４】　　各々が待ち行列に配列され、かつ複
数個の異なる伝送優先順位を有するデータのフレームを
ストアするためのシステムメモリ手段を含む複数個のプ
ロセッサ、および前記プロセッサにデジタルデータ通信
経路を形成する光学媒体を有するファイバ分布されたデ
ータインタフェース（ＦＤＤＩ）のためのネットワーク
コントローラであって、前記光学媒体にアクセスするた
め時間決めされたトークンデータプロトコルを実現する
第１の手段と、前記ランダムアクセスメモリにおいて、
出力バッファを形成するランダムアクセスメモリと、そ
れぞれ、前記複数個の異なる伝送優先順位を有する前記
待ち行列化されたデータのフレームを、そこにストアす
るための複数個の論理ＦＩＦＯを構成するための第２の
手段と、前記バッファメモリにおける対応する論理ＦＩ
ＦＯに対する前記フレーム化されたデータのフローを制
御するための手段とを含み、前記フレーム化されたデー
タフロー制御手段は、優先順に一度に１つの待ち行列ず
つ、前記システムメモリ手段から前記バッファメモリに
おける対応する論理ＦＩＦＯへの前記フレーム化された
データのフローを、制御するための第１の手段と、デー
タが前記システムメモリ手段から前記バッファメモリに
おける前記ＦＩＦＯに入ってくる間、前記論理ＦＩＦＯ
にストアされる前記フレーム化されたデータを前記媒体
に伝送するための第２の手段とを含む、ネットワークコ
ントローラ。
【請求項３５】　　少なくとも１つの完全なフレームの
伝送データの前記バッファメモリにおける存在を検出す
るための伝送フレーム検出手段と、伝送データを前記媒
体に転送するための前記伝送フレーム検出手段に応答す
る手段を含む、請求項３４記載のネットワークコントロ
ーラ。
【請求項３６】　　少なくとも予め定められた量の伝送
データの前記バッファにおける存在を検出するためのデ
ータしきい値検出手段を含み、かつ前記データを前記媒
体に転送するための前記データしきい値検出手段に応答
する手段を含む、請求項３４記載のコントローラ。
【請求項３７】　　少なくとも予め定められた量の伝送
データの前記バッファメモリにおける存在を検出するた
めのデータしきい値検出手段をさらに含み、前記転送手
段は前記フレームに応答する手段と、少なくとも完全な
フレームのデータ、または少なくとも予め定められた量
のデータのどちらかが前記バッファメモリにあるとき、
前記データを前記媒体に転送するためのデータしきい値
検出手段とを含む、請求項３５記載のコントローラ。
【請求項３８】　　各前記論理ＦＩＦＯはＳＴＡＲＴお
よびＥＮＤポインタにより規定され、かつそれぞれ、前
記論理ＦＩＦＯからデータを書込み、かつ前記論理ＦＩ
ＦＯからデータを書込むためのＲＥＡＤポインタおよび
ＷＲＩＴＥポインタ、ならびに前記論理ＦＩＦＯにスト
アされる完全なレームの終りを指すＳＨＡＤＯＷ　　Ｗ
ＲＩＴＥポインタを含み、かつ前記データフロー制御手
段は、前記ＳＨＡＤＯＷ　　ＷＲＩＴＥポインタが前記
ＲＥＡＤポインタを超えたとき検出するための手段を含
む、請求項３４記載のコントローラ。
【請求項３９】　　データしきい値をストアするレジス
タを含み、かつ前記データフロー制御手段は前記論理Ｆ
ＩＦＯの内容と前記データしきい値を比較するための手
段を含む、請求項３８記載のコントローラ。
【請求項４０】　　前記しきい値検出手段は、前記デー
タしきい値と、前記ＲＥＡＤポインタと前記ＷＲＩＴＥ
ポインタとの間の差を比較するための手段を含む、請求
項３９記載のコントローラ。
【請求項４１】　　媒体からの少なくとも予め定められ
た量の受信データの前記論理ＦＩＦＯにおける存在を検
出するための受信データしきい値検出手段を含み、かつ
前記データフローコントローラ手段は、前記論理ＦＩＦ
Ｏにおける前記受信データを前記システムメモリ手段に
転送するための前記受信データしきい値検出手段に応答
する手段を含む、請求項３４記載のコントローラ。
【請求項４２】　　前記システムメモリ手段と前記バッ
ファメモリとの間の前記フレーム化されたデータのため
の単一信号フロー経路を確立する物理ＦＩＦＯメモリを
含む、請求項３４記載のコントローラ。
【請求項４３】　　複数個のプロセッサを有し、各々が
複数個の異なる待ち行列に配列されるデータのフレーム
をストアするためのシステムメモリ手段を有し、各待ち
行列のフレームは他の待ち行列のデータのフレームの優
先順位とは異なる優先順位を有し、前記プロセッサにデ
ジタルデータ通信経路を形成する光学媒体と、それぞれ
、媒体に伝送されるべきフレーム化されたデータの複数
個の待ち行列をストアするための複数個の論理先入先出
（ＦＩＦＯ）メモリ領域を有するように構成される出力
バッファメモリと、前記出力バッファメモリの前記論理
ＦＩＦＯメモリ領域にストアされる前記フレーム化され
たデータを前記媒体に伝送するための手段とを有するフ
ァイバ分布されたデータインタフェース（ＦＤＤＩ）ネ
ットワークのための前記システムバスおよび前記光学媒
体とインタフェースする方法であって、予め定められた
状態に応答して、トークンを捕獲すると、前記光媒体に
アクセスするステップと、かつ応答し、（ａ）　　優先
順に一度に１つの待ち行列ずつ前記フレーム化されたデ
ータを、前記システムメモリ手段から前記バッファメモ
リにおいて対応する論理ＦＩＦＯに、伝送し、（ｂ）　　データが前記システムメモリ手段から前記論
理ＦＩＦＯに入ってくる間、前記論理ＦＩＦＯにストア
される前記フレーム化されたデータを前記媒体に伝送す
ることにより、前記媒体に伝送されるべきフレーム化さ
れたデータの動きを制御するステップとを含む、システ
ムバスおよび光学媒体とインタフェースする、方法。
【請求項４４】　　前記論理ＦＩＦＯは伝送および受信
論理ＦＩＦＯを含み、その方法は少なくとも１つの完全
なパケットの前記データの伝送ＦＩＦＯにおける存在を
検出し、かつ応答し、前記データを前記媒体に転送する
ステップをさらに含む、請求項４３記載の方法。
【請求項４５】　　前記論理ＦＩＦＯは伝送および受信
論理ＦＩＦＯを含み、その方法は少なくとも予め定めら
れた量のデータの伝送ＦＩＦＯにおける存在を検出し、
かつ応答し、前記データを前記媒体に転送するステップ
をさらに含む、請求項４３記載の方法。
【請求項４６】　　少なくとも予め定められた量のデー
タの前記伝送ＦＩＦＯにおける存在を検出し、かつ応答
し、少なくとも前記データのパケット、または少なくと
も予め定められた量のデータのどちらかが伝送ＦＩＦＯ
にストアされる時、前記データを前記媒体に転送するス
テップをさらに含む、請求項４４記載の方法。
【請求項４７】　　システムメモリ手段にストアされる
べき媒体から入ってくるデータを検出するステップと、
データを前記媒体から前記受信ＦＩＦＯに転送するステ
ップと、前記媒体から前記受信ＦＩＦＯにストアされる
予め定められた量のデータを検出するステップと、かつ
応答し、前記データを前記受信ＦＩＦＯから前記システ
ムメモリ手段に転送するステップをさらに含む、請求項
４５記載の方法。