KR20000028853A - 반도체장치 제조방법 - Google Patents

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Abstract

다층배선을 갖는 반도체장치 제조방법에 있어서, 비아홀이 형성된 후, 구리계금속의 오염물과의 복합체를 형성할 수 있는 착화제를 함유하는 세정액을 사용하여 비아홀의 내측이 세정된다.

Description

반도체장치 제조방법{Method of manufacturing a semiconductor device}
본 발명은 비아홀을 통해 상부배선과 구리계 금속재료로 형성되는 금속배선을 접속하는 다층배선구조를 가지는 반도체장치의 제조방법에 관한 것이다.
도 5 내지 도 8을 참조하여 다층배선구조를 가지는 반도체장치의 종래의 제조공정의 대표적인 예에 관해서 설명한다. 이 예로서는 하층배선과 상층배선이 각각 매립배선구조를 가지는 소위 듀얼다마신프로세스이다.
소자(예컨대, 트랜지스터)가 형성된 반도체기판(미도시)상에, 두께100nm의 실리콘산화막(201)과 두께 400nm의 HSQ(Hydrogen Silisesquioxane)막(202)을 형성한다. 계속해서, 그 위에 소정의 패턴을 갖는 포토레지스트마스크(203)를 형성한다.(도 5a). 이 마스크를 사용하여 드라이에칭을 수행함으로써, HSQ막(202)내에 하층배선매립용 그루브를 형성한다. 다음에, 산소플라즈마의 애싱 및 아민화합물을 함유하는 세정액을 사용한 세정으로 포토레지스트마스크(203)를 박리한다.(도 5b)
다음에, 기판 전면에 스퍼터링으로 배리어메탈막으로서 TiN막(204)(두께:50nm)을 형성한다. 그 위에 스퍼터링으로 구리막(205)을 형성하여, 상기 그루브를 채운다.(도 5c). 계속해서, CMP(학적기계적연마)를 수행하여, 그루브의 외측에 형성된 불필요한 TiN막(204) 및 구리막(205)을 제거하여 하층배선을 완성한다.(도 5d).
하층배선형성후, 코팅 및 소성에 의해 1200nm의 두께를 갖는 HSQ막(206)을 형성한다. 그 위에 비아홀(직경:25㎛)의 패턴을 갖는 레지스트마스크(207)를 형성한다.(도 6a 참조). 이 레지스트마스크(207)를 사용하여 드라이에칭을 수행하여 HSQ막(206)내에 비아홀의 일부를 형성한다. 드라이에칭은 비아홀의 저부가 구리막(205)에 도달하기 전에 중지된다. 에칭가스로서는, 예컨대 C4F8과 Ar를 함유하는 혼합가스, 또는 이들에 O2를 첨가한 혼합가스를 사용한다. 계속해서, 산소플라즈마에 의한 애싱 및 아민화합물을 함유하는 세정액을 사용한 세정으로 포토레지스트마스크(207)를 박리한다.(도 6b).
다음에, HSQ막(206) 위에 레지스트마스크(208)를 형성한다.(도 7a). 이 레지스트마스크(208)의 개구의 직경은 도 6a의 레지스트마스크(207)보다 넓게 형성한다. 이 레지스트마스크(208)를 사용하여 드라이에칭을 수행하여, HSQ막(206)내에 T자형상 단면을 갖는 홀을 형성한다. 에칭가스로서는, 예컨대 C4F8과 Ar를 함유하는 혼합가스, 또는 이들에 O2를 첨가한 혼합가스를 사용한다. 계속해서, 산소플라즈마에 의한 애싱 및 아민화합물을 함유하는 세정액을 사용한 세정으로 포토레지스트마스크(208)를 박리한다.(도 7b)
다음에, 전면에 스퍼터링으로 배리어메탈막으로서 TiN막(209)(두께:50nm)을 형성한다. 그 위에 스퍼터링으로 구리막(211)을 형성하여, 상기 T자형상 단면을 갖는 홀을 채운다.(도 8a). 계속해서, CMP에 의해 홀의 외측에 형성된 불필요한 TiN막(2090 및 구리막(211)을 제거하여 상층배선(T자형상의 상부에 대응) 및 비아홀을 완성한다. (도 8b)
그러나, 상술한 종래의 제조공정에 있어서는, 층간절연막내에 누설전류가 흐르거나, 층간절연막의 하부에 형성된 소자(예컨대, 트랜지스터)가 오동작하는 경우가 있었다.
본 발명자는 이러한 현상의 원인에 대하여 상세히 검토하여, 층간절연막에 형성된 비아홀 및 매립배선용 그루브의 내벽에 구리와 구리화합물로 이루어지는 오염물이 잔존하여, 이 오염물이 상기 현상을 야기한 다는 것을 밝혀냈다.
하층배선상에 형성된 층간절연막을 에칭하여 비아홀을 형성할 때, 오버에칭의 필요성에 의해 하층배선을 구성하는 구리가 일부에칭되어 금속오염물을 생성한다. 통상적으로, 이들 금속오염물은 에칭가스성분과 구리의 화학반응에 의해 형성된 화합물의 형태로 비아홀등의 내벽에 부착한다. 이 오염물은 예컨대, 아민화합물을 함유하는 세정액을 사용하는 종래의 세정에 의해서는 제거하기가 불가능하다. 따라서, 비아홀등의 내벽상에 오염물이 잔존한 상태로, 비아홀의 내벽상에 배리어메탈막을 형성하게 된다. 비아홀등의 내벽에 잔존한 오염물은, 전계에 위치되거나 가열될 때, 층간절연막으로 확산되어, 전류누설등의 여러가지의 문제점을 야기한다.
이 현상을 도 9를 참조하여 설명한다. 도 9에서, 실리콘기판(223)상에 소오스영역(225), 드레인영역(226), 그리고 게이트전극(224)을 구비하는 MOSFET이 형성된다. 소오스영역(225)은 콘택홀(221)을 통해 구리막(205)으로 구성된 하층배선과 접속된다. 이 하층배선은 텅스텐막으로 구성된 비아홀(211)(상층배선을 포함)과 접속된다. HSQ막(206)내에 형성된 비아홀 및 매립배선의 내벽에는, 하층배선을 구성하는 구리막(205)을 일부에칭함으로써 형성되는 금속오염물(212)이 부착된다. 이 금속오염물(212)은, 열이력을 격거나 전계내에 위치될 때, 도 9에 도시된 화살표방향으로 이동하여, 소자(트랜지스터등)에 도달하여 소자에 오동작을 발생시키거나, 층간절연막내에 머물러 누설전류를 발생시킨다.
이러한 문제점은, 배선용 재료로서 알루미늄이 사용되는 경우에는 나타나지 않지만, 배선용 재료로서 구리계의 금속이 사용되는 경우에 나타난다. 구리는 알루미늄에 비하여 절연막내의 확산속도가 대단히 크기 때문이다.
상기 문제점이 발생하지 않는 다층배선을 형성하기 위해서는, 비아홀 및 매립배선을 형성한 후에, 예컨대 아민화합물을 함유하는 세정액을 사용하는 종래의 세정과는 다른 세정을 행할 필요가 있다. 이러한 세정은, (1)비아홀의 내측을 세정하는 것, (2)층간절연막의 노출면상에 부착된 금속오염물을 제거하는 것, 그리고 (3)드라이에칭후에 부착한 금속오염물을 제거하는 것을 목적으로 하기 때문에, 이 세정은 반도체장치의 다은 제조단계에서의 세정과 다른 과제를 가진다. 이하, 이 점을 설명한다.
첫째로, 상기 세정은 비아홀의 내측을 세정하기 위한 것이다. 따라서, 세정액 흐름의 전단력(shear force)이 세정하고자 하는 영역인 비아홀의 내측에 쉽게 도달하지 못한다. 특히, 형성된 비아홀이 좁은 직경을 가지는 경우에는, 전단력은 거의 생성되지 않는다. 따라서 물리적인 세정작용은 기대할 수 없고 화학적인 세정작용만에 의해 충분한 세정을 수행할 필요가 있다.
그런데, 비아홀의 형성시에 포토레지스트의 어긋남이 발생하는 경우에는, 이 어긋남의 결과로서 형성된 HSQ막의 하부배선과 접촉되고 형성된 비아홀과 면하는 부분이 에칭되어 이 부분에서 슬릿이 형성되는 경우가 발생한다.(도 16). 이 슬릿에서, 세정액의 순환이 거의 일어나지 않아 매우 엄격한 조건의 세정이 요구된다.
두번째로, 상기 세정은 층간절연막의 노출면에 부착된 구리계금속오염물을 제거하기 위한 것이다. 따라서, 자연적으로 사용되는 세정액의 종류에 제약이 가해진다. 최근, 반도체장치의 층간절연막으로서 저유전율의 재료가 널리 사용되고 있다. 저유전율의 재료로서 SOG(spin-on-glass)막, 특히 HSQ막이 바람직하게 사용된다. 이러한 막에서는, 사용되는 세정액의 종류에 따라서 그의 노출면이 변질하여, 그 결과 유전율이 증대된다. 따라서, SOG막등의 유전율에 반대의 영향을 미치지 않는 세정액을 선택할 필요가 있다. 또한, SOG막등의 노출면상에 부착된 구리계화합물의 금속오염물은, 표면에 대한 고점착성을 가지기 때문에, 세정이 매우 곤란해 진다.
세번째로, 상기 세정은 드라이에칭 후에 부착된 구리계금속오염물을 제거하기 위한 것이다. 따라서, 이러한 금속오염물의 세정은, 통상적인 금속 또는 그 산화물로 구성되는 금속오염물의 제거에 사용되는 세정과 다른 작용에 의해서 세정이 수행되어야 한다. 상술한 바와 같이, 상기 세정은 비아홀 형성시에 하층배선을 구성하는 구리의 일부에칭에 의해 생성되는 금속오염물을 제거하기 위한 것이다. 이 오염물은, 구리와 에칭가스성분의 화학반응에 의해 생성된 화합물의 형태이고, 층간절연막, 특히 SOG막에 대하여 고점착성을 가지며, 비아홀 내측을 위한 종래의 세정으로 제거하는 것이 곤란하다.
상술한 바와 같이, 전류누설등이 없는 다층배선을 형성하기 위해서는, 비아홀 및 매립배선을 형성한 후, 예컨대 아민화합물을 함유하는 세정액을 사용하는 종래의 세정과 다른 세정을 수행할 필요가 있다.
비아홀 내부에 존재하는 금속오염물을 제거하기 위한 하나의 방법으로서, DHF(희석 플루오르화 수소산)에 의한 세정이 고려된다. 이 방법으로, 구리계금속오염물이 어느정도까지는 제거될 수 있지만, 충분한 제거는 이루어지지 않는다. 더욱이, DHF가 층간절연막을 에칭하기 때문에, 홀의 직경이 확장된다. 홀직경의 확장은, 특히 SOG막이 사용되는 경우에 현저하다.
본 발명은 상술한 과제를 해결하기 위해서 완성된 것으로서, 비아홀 및 매립배선형성용의 그루브의 내벽에 부착된 구리계금속오염물을 충분히 제거함으로써, 다층배선에서의 전류누설과 소자의 오동작의 문제를 해결하는 것을 목적으로 한다.
도 1a 내지 1d는 본 발명의 반도체장치 제조방법의 단계들을 나타내는 단면도이다.
도 2a 및 도 2b는 본 발명의 반도체장치 제조방법의 단계들을 나타내는 단면도이다.
도 3a 및 도 3b는 본 발명의 반도체장치 제조방법의 단계들을 나타내는 단면도이다.
도 4a 및 도 4b는 본 발명의 반도체장치 제조방법의 단계들을 나타내는 단면도이다.
도 5a 내지 도 5d는 종래의 반도체장치 제조방법의 단계들을 나타내는 단면도이다.
도 6a 및 도 6b는 종래의 반도체장치 제조방법의 단계들을 나타내는 단면도이다.
도 7a 및 도 7b는 종래의 반도체장치 제조방법의 단계들을 나타내는 단면도이다.
도 8a 및 도 8b는 종래의 반도체장치 제조방법의 단계들을 나타내는 단면도이다.
도 9는 종래의 반도체장치 제조방법에서 나타나는 문제점들을 설명하기 위한 도면이다.
도 10a 및 도 10b는 본 발명의 반도체장치 제조방법의 단계들을 나타내는 단면도이다.
도 11a 내지 도 11c는 본 발명의 반도체장치 제조방법의 단계들을 나타내는 단면도이다.
도 12a 및 도 12b는 본 발명의 반도체장치 제조방법의 단계들을 나타내는 단면도이다.
도 13은 실시예 및 비교예에서 세정처리후 Cu오염도를 나타내는 그래프이다.
도 14는 실시예 및 비교예에서 세정처리 전후의 홀직경의 변화를 나타내는 그래프이다.
도 15는 실시예 및 비교예에서 제조된 반도체장치의 측정된 누설전류를 나타내는 그래프이다.
도 16은 하층배선의 측면에서 슬릿이 형성되는 상태를 나타내는 도면이다.
※도면의 주요부분에 대한
부호의 설명
101,201 : 실리콘산화막 102,106,202,206 : HSQ막
103,107,108,203,207,208 : 레지스트마스크
104,109,204,209 : TiN막 105,205,211 : 구리막
111 : 텅스텐막 212 : 금속오염물
220 : 층간절연막 221 : 콘택홀
223 : 실리콘기판 224 : 게이트전극
225 : 소오스영역 226 : 드레인영역
본 발명에 따르면, (A)반도체기판상에 구리 또는 구리합금을 함유하는 금속재료로 이루어진 금속배선을 형성하는 단계와, (B)상기 금속배선상에 층간절연막을 형성하는 단계와, (C)상기 층간절연막의 소정위치에 드라이에칭으로 상기 금속배선에 도달 하는 비아홀을 형성하는 단계와, (D)상기 드라이에칭의 결과로서 상기 비아홀을 내벽에 부착되고 상기 금속재료 및/또는 그 화합물(들)로 이루어진 오염물을, 상기 오염물과 복합체를 형성할 수 있는 착화제를 함유하는 세정액을 사용하여 제거하는 단계와, (E)상기 비아홀의 내벽상에 배리어메탈막을 형성하고 기판전면에 도전막을 형성하여 상기 비아홀을 채우는 단계와, 그리고 (F)상기 비아홀의 외측에 형성된 상기 도전막과 상기 배리어메탈막의 불필요한 부분을 에칭 또는 화학적기계적연마로 제거하여 표면을 평탄화하는 단계를 구비하는 반도체장치 제조방법이 제공된다.
본 반도체장치 제조방법에서, 상기 단계(C)에서 드라이에칭이 수행되어, 이 드라이에칭에 의해 형성된 비아홀의 내벽에 금속오염물이 부착된다. 이 오염물은 금속배선을 구성하는 구리 또는 구리합금을 포함하는 금속재료의 에칭에 의해 생성되며, 주로 구리, 구리산화물(들) 및 구리와 에칭가스와의 반응물로 이루어진다.
산화물(들)과 구리와 에칭가스와의 반응물을 포함하고 층간절연막의 내벽에 부착되는 오염물은 제거하기가 일반적으로 곤란하다. 본 발명에서는, 상술한 오염물과의 복합체를 형성할 수 있는 착화제를 함유하는 세정액을 사용하여 비아홀의 내벽을 세정함으로써, 상술한 문제점들을 해결한다.
본 발명에 따르면, 비아홀 형성후, 구리계 금속오염물과의 복합체를 형성할 수 있는 착화제를 함유하는 세정액을 사용하여 상기 비아홀의 내측을 세정하는 구리배선을 갖는 반도체장치 제조방법이 제공된다.
본 발명에 있어서, "구리계금속"이란 구리 또는 그 화합물로 이루어지는 금속을 말한다. 그리고 "구리계금속의 오염물" 이란 비아홀형성시, 예컨대 드라이에칭에 의해 생성된 오염물을 말한다. 본 발명에서는, 이들 오염물과의 복합체를 형성할 수 있는 착화제를 함유하는 세정액을 사용하여 세정되기 때문에, 오염물을 용이하게 제거할 수 있다.
본 공정의 단계(A)에서는, 반도체기판상에 구리 또는 구리합금을 포함하는 금속재료로 구성되는 금속배선을 형성한다. 구리합금은, 지르코늄(Zr), 주석(Sn), 티타늄(Ti), 및 알루미늄(Al)중에서 선택된 하나의 금속과 구리사이의 합금을 말한다.
본 공정의 단계(B)에서는, 금속배선의 전면에 층간절연막을 형성한다. 층간절연막으로서는, 종래dml 실리콘산화막 또는 SOG막등의 저유전율재료가 사용될 수 있다. SOG막의 종류는 특별히 한정되지 않고, SOG막으로서 무기SOG막, 유기SOG막, HSQ(hydrogen silisesquioxane)막등이 사용될 수 있다. 유전율, 가스발생성등의 밸런스의 견지에서는 HSQ막, 유기SOG막이 바람직하다.
HSQ막은 하기 화학식 1과 같은 구조를 가지며, 그의 유전율은 2.8 ∼ 3.1이다.
(화학식 1에서, n은 정수)
유기SOG막은, 산화실리콘에 메틸기(CH3-)등이 결합된 구조를 가진다. 유기SOG막의 상대유전율은 막의 유기성분함유율이 높을 수록 낮아지며, 대략 2.1 ∼ 2.7 정도로 낮다.
코팅에 의해 형성된 SOG막의 열처리는, 통상적으로 비활성가스분위기에서 수행된다. SOG막이 HSQ막인 경우, 산소 및 물이 없는 분위기에서 그의 열처리가 수행될 수 있다. 열처리의 온도는 350 ∼ 500℃가 바람직하다. 온도가 500℃보다 ㄴㅍ은 경우, Si와 H의 화학결합이 절단되어 HSQ막의 유전율이 상승할 수 있다. 350℃미만인 경우, SOG막상에 형성된 다른 절연막에 크랙이 발생할 수 있다.
본 공정의 단계(C)에서는, 층간절연막의 소정 위치에, 드라이에칭에 의해 금속배선에 달하는 비아홀을 형성한다. 비아홀의 형상에 대하여는 특별한 제한이 없고, 비아홀은 그루브형상을 가질 수 있다. 비아홀은, 소위 듀얼다마신공정에 의해 형성되는, 비아홀과 매립배선용 그루브가 조합된 일체구조를 포함한다. 이 비아홀은 드라이에칭에 의해 형성된다. 에칭가스로서는, 예컨대 Ar과 불소계가스(예컨대, CHF3또는 C4F8)의 혼합가스가 사용된다. 필요한 경우, 혼합가스는 O2를 추가로 첨가할 수 있다.
본 공정의 단계(D)에서는, 드라이에칭의 결과로서, 비아홀의 내벽에 부착된 금속재료 및/또는 금속재료의 화합물로 이루진 오염물을, 해당오염물과의 복합체를 형성할 수 있는 착화제를 함유하는 세정액을 사용하여 제거한다. 착화제로서는, 비아홀의 내벽에 부착된 금속오염물과 복합체를 형성할 수 있는 시약이 사용된다. 복합체란, 예컨대 킬레이트화합물을 말한다.
본 발명에서는, 킬레이트제(chelating agent)는, (a) 폴리아미노칼본산, (b) 폴리아미노칼본산을 제외한 칼본산, 그리고 (c)불화암모늄으로 이루어지는 3종류의 화합물군으로부터 선택된 하나이상의 종류를 함유하는 것이 바람직하다. 이러한 킬레이트제를 사용함으로써, 비아홀의 내벽에 부착된 금속오염물이 효과적으로 제거될 수 있다.
폴리아미노칼본산(a)은 분자내에 복수의 아미노기와 복수의 카르복실기를 갖는 칼본산 및 그 염을 말한다. 예컨대, 에틸렌디아민4초산(EDTA), 트랜스-1,2-시클로헥산디아민4초산(CyDTA), 니틸유트릴초산(NTA), 디에틸렌트리아민펜타초산(DTPA), N-(2-히드록시에틸)에틸렌디아민-N, N', N'-트리초산(EDTA-OH)등의 화합물, 또는 이들의 염을 들수있다. 염이 사용되는 경우에, 이 염은 바람직하게 반도체장치의 특성에 악영향을 미치지 않고, 특히 암모늄염등과 같이 금속이 없는 염이 바람직하다. 폴리아미노칼본산 또는 불화암모늄의 양은 1 ∼ 1,000ppm으로 사용되는 것이 바람직하다. 양이 너무 작으면, 충분한 킬레이트효과가 얻어지지 않는다. 양이 너무 크면, 화합물이 기판의 표면에 남게되어 반도체소자의 특성을 열화시키거나, 사용된 킬레이트제의 처리에 상당한 비용이 요구된다.
폴리아미노칼본산을 제외한 칼본산(b)로서, 예컨대 옥살산, 구연산, 사과산, 말레산, 숙신산, 타르타르산, 말론산, 또는 이들의 염을 들수있다. 염이 사용되는 경우에, 이 염은 바람직하게 반도체장치의 특성에 악영향을 미치지 않고, 특히 암모늄염등과 같이 금속이 없는 염이 바람직하다. 사용되는 칼본산의 양은 0.05 ∼ 5%인 것이 바람직하다. 양이 너무 작으면, 충분한 킬레이트효과가 얻어지지 않는다. 양이 너무 크면, 화합물이 기판의 표면에 남게되어 반도체소자의 특성을 열화시키커나, 사용된 킬레이트제의 처리에 상당한 비용이 요구된다.
본 발명에 있어서, 폴리아미노칼본산(a)과 폴리아미노칼본산을 제외한 칼본산(b) 모두를 함유하는 착화제를 사용하는 경우에는, 높은 금속물질제거효과가 얻어진다. 그 이유는 분명하지 않지만, 폴리아미노칼본산과 폴리아미노칼본산을 제외한 칼본산이, 그들이 효과적으로 작용하는 금속오염물의 종류가 약간 다른 것이기 때문으로 추정된다. 드라이에칭의 결과 생성된 금속오염물은 복수의 화합물이 혼합물이라고 생각된다. 따라서, 폴리아미노칼본산과 폴리아미노칼본산을 제외한 칼본산을 모두 함유하는 세정액이 사용되는 경우에는, 이들이 서로 다른 오염물에 유효하게 작용하기 때문에 두 성분이 상보적으로 작용하여, 여러가지 광범위한 금속화합물로 이루어지는 오염물의 제거가 가능해진다. 이 두 성분 (a),(b)가 사용되는 경우에, 사용되는 각 성분은 상술한 것과 동일하다.
킬레이트제의 작용에 관하여, 옥살산을 사용한 경우를 설명한다. 옥살산은 비아홀형성을 위한 드라이에칭단계시 생성되는 구리계오염물(예컨대 CuO 및 CuO2)과의 킬레이트복합체(예컨대, [Cu(CO0)4]2-)를 효과적으로 형성할 수 있다. 한편, 옥살산은 하층배선인 구리막과는 거의 킬레이트복합체를 형성하지 않으며, 그 이유는 이 구리막은 금속결합을 가지기 때문이다. 옥살산은 TiN, Ta, TaN, TaSiN등으로 구성되는 배리어막과도 킬레이트복합체를 형성하지 않는다. 따라서, 비아홀의 내벽에 잔류하는 구리계 오염물은, 구리배선과 배리어막을 에칭하지 않고, 선택적으로 제거될 수 있다.
본 공정의 단계(E)에서는, 비아홀의 내벽상에 배리어메탈막을 형성한 후, 기판전면에 도전막을 형성하여 비아홀을 매립한다. 도전막의 재료로서는, 텅스텐, 구리등이 사용된다. 한편, 배리어메탈을 위한 재료는 도전막용 재료에 따라 적절하게 선택되며, Ti, TiN, Ta, TaN, TaSiN, W, WN등이 사용된다.
본 공정의 단계(F)에서는, 비아홀의 외측에 형성된 도전막 및 배리어메탈 막의 불필요한 부분을 에칭 또는 화학적기계적연마를 사용하여 제거하여 표면을 평탄화한다. 도전막으로서 구리가 사용된 경우네는, 화학적기계적연마를 사용하는 것이 바람직하다.
본 발명에 있어서, 착화제를 함유하는 세정액에의한 세정단계(D)전에, 비아홀의 내벽에 부착된 오염물을 제거하기 위하여, 아민를 함유하는 세정액을 사용하여 비아홀의 내벽을 세정하는 것이 가능하다. 아민을 함유하는 세정액을 사용하는 세정은, (1)비아홀형성을 위해 형성된 레지스트마스크를 박리할 수 있고, (2)비아홀의 내벽에 부착된 유기물질을 제거할 수 있다. 또한, 아민을 함유하는 세정액이 킬레이트제를 함유하는 세정액에 첨가될 수 있고, 이는 반도체장치 제조단계를 단축시킬 수 있다.
이하, 하기의 특정한 실시예들을 통해 본 발명을 설명한다. 그러나, 본 발명은 이러한 실시예들에 의해 제한 되지 않는다.
제 1 실시예
도 1 내지 도 4를 참조하여 본 실시예를 설명한다. 본 실시예는 하층배선 및 상층배선 각각에 다마신배선을 사용한 것으로서 소위 듀얼다마신프로세스를 사용한 예이다.
(하층배선 형성)
먼저, 하층배선은 아래와 같이 제조된다. 그 위에, 소자(예컨대, 트랜지스터)가 형성되는 반도체기판상에, 100nm의 두께를 갖는 실리콘산화막(101)과 400nm의 두께를 갖는 HSQ막(102)이 형성된다. 다음에, 그 위에, 소정의 패턴을 갖는 포토레지스트마스크(103)가 형성된다.(도 1a) 상기 마스크를 사용하여 드라이에칭을 수행함으로써, HSQ막(102)내에 하층배선매립용의 그루브를 형성한다. 이어서, 산소플라즈마에 의한 애싱 및 및 아민화합물을 함유하는 세정액을 사용한 세정을 수행하여 포토레지스트마스크(103)를 박리한다.(도 1b)
다음에, 전면에, 스퍼터링에 의해, 배리어메탈막으로서 TiN막(104)(두께:50nm)을 형성한다. 그 위에, 스퍼터링에 의해 구리막(105)을 형성하여 상기 그루브를 채운다.(도 1c) 계속해서, 그루브의 외측에 형성된 TiN막(104) 및 구리막(105)의 불필요한 부분을 CMP로 제거하여 하층배선을 완성한다.(도 1d)
(비아홀 및 상층배선 형성)
하층배선을 완성한 후, HSQ막용 재료를 도포하여, 핫플레이트상에서 150℃, 200℃, 그리고 350℃에서 순차적으로 열처리를 수행한다. 또한, 질소분위기에서, 400℃에서 60분동안 열처리를 수행함으로써, 1,200nm두께를 갖는 HSQ막(106)을 형성한다. 이어서, 그 위에 비아홀(직경0.25㎛)의 패턴을 갖는 레지스트마스크(107)를 형성한다.(도 2a)
이 레지스트마스크(107)를 사용하여 드라이에칭을 수행하여, HSQ막(106)내에 비아홀의 일부를 형성한다. 드라이에칭은, 비아홀의 저부가 구리막(105)에 도달하기 전에 정지된다. 에칭가스로서는, C4F8및 Ar를 함유하는 혼합가스가 사용된다. 이어서, 산소플라즈마에 의한 애싱 및 아민화합물을 함유하는 세정액에 의한 세정에 의해 레지스트마스크(107)를 박리한다.(도 2b)
다음에, HSQ막(106)상에 레지스트마스크(108)를 형성한다.(도 3a) 이 레지스트마스크(108)의 개구의 폭은 도 2a의 레지스트마스크(107)의 직경보다 넓은 0.3㎛이다. 이 레지스트마스크(108)를 사용하여 드라이에칭을 수행하여, HSQ막(106)내에 T자형상의 단면을 갖는 비아홀을 형성한다. 에칭가스로서는, C4F8및 Ar를 함유하는 혼합가스가 사용된다. 이어서, 산소플라즈마에 의한 애싱 및 아민화합물을 함유하는 세정액에 의한 세정에 의해 레지스트마스크(108)를 박리한다.(도 3b)
다음에, T자형상의 단면을 갖는 비아홀의 내벽이 세정된다. 세정액으로서, 0.3중량%의 옥살산을 함유하는 수용액에 에틸렌디아민4초산(EDTA) 10ppm을 첨가함으로써 얻어진 용액이 사용된다. 세정은, 상술한 여러가지 처리를 시행한 웨이퍼를 5분동안 세정액에 담그는 것에 의해 수행된다. 다음에, 웨이퍼를 5분동안 순수에 담궈 린스한다.
다음에, 전면에, 스퍼터링에 의해 배리어메탈막으로서 TiN막(109)(두께 : 50nm)을 형성한다. 그 위에, 스퍼터링으로 구리막(111)을 형성하여, T자 형상 단면을 갖는 홀을 채운다.(도 4a). 이어서, 홀의 외측에 형성된 TiN막(109) 및 구리막(111)의 불필요한 부분을 CMP로 제거하여 상층배선 및 비아홀을 완성한다.(도 4b)
본 실시예에서는, 킬레이트제를 함유하는 세정액을 사용하기 때문에, 비아홀의 내벽에 부착된 금속오염물이 효과적으로 제거될 수 있다.
제 2 실시예
본 실시예에서는, 하층배선상에 실리콘질화막을 형성하여, 이를 비아홀형성시에 에칭스톱퍼로서 사용한다. 이에 의해, Cu로 구성되는 하층배선의 에칭이 억제되어 비아홀의 내벽에 부착되는 금속오염물의 양을 저감하고자 하는 것이다. 이하, 도면을 참조하여 제조공정을 설명한다.
먼저, 도 1a 내지 도 1d에 도시된 바와 동일한 방식으로 하층배선을 형성한다. 다음에, 그 위에 CVD법으로 100m두께를 갖는 실리콘질화막(120)을 형성한다. 또한, 제 1 실시예와 동일한 방식으로 HSQ막(106) 및 레지스트마스크(107)를 형성한다.(도 10a) 레지스트마스크(107)의 개구의 직경은 0.25㎛이다.
다음에, 이 레지스트마스크(107)를 사용하여 드라이에칭을 수행하여, HSQ막(106)내에 비아홀의 일부를 완성한다. 에칭가스로서는, C4F8및 Ar를 함유하는 혼합가스가 사용된다. 드라이에칭은, 형성되는 비아홀의 저부가 실리콘질화막(120)에 도달하기 전에 정지된다. 이어서, 산소플라즈마에 의한 애싱 및 아민화합물을 함유하는 세정액에 의한 세정에 의해 레지스트마스크(107)를 박리한다.(도 10b)
다음에, HSQ막(106)상에 레지스트마스크(108)를 형성한다.(도 11a) 이 레지스트마스크(108)의 개구의 폭은 도 10a의 레지스트마스크(107)의 각 개구의 직경보다 넓은 0.3㎛이다. 이 레지스트마스크(108)를 사용하여 드라이에칭을 수행하여, HSQ막(106)내에 T자형상의 단면을 갖는 홀을 형성한다. 에칭가스로서는, C4F8및 Ar를 함유하는 혼합가스가 사용된다. 이 혼합가스는, HSQ막(106)과 실리콘질화막(120)에 대하여 큰 에칭레이트(HSQ막:실리콘질화막 = 20:1)를 갖기 때문에, 에칭은 실리콘질화막(120)의 상부에서 정지된다. 이어서, 산소플라즈마에의한 애싱 및 아민화합물을 함유하는 세정액에 의한 세정이 수행되어 레지스트마스크(108)를 박리한다.(도 11b)
상기 에칭단계에서, 구리막(104)은 실리콘질화막(120)에 의해 덮여지고 직접 에칭가스에 노출되지 않는다. 따라서, 구리막(104)의 부분에칭에 의해 생성된 구리계 금속오염물이 비아홀의 내벽에 부착되는 것이 저감될 수 있다.
이어서, 실리콘질화막(120)을 드라이에칭하여, 구리막(104)의 표면을 노출시킨다.(도 11c). 에칭가스로서는, CHF3가스를 사용한다.
이후의 단계는 제 1 실시예와 동일한 방식으로 수행된다. 먼저, T자형상 단면을 갖는 홀의 내벽이 세정된다. 세정액으로서, 0.3중량%의 옥살산을 함유하는 수용액에 에틸렌디아민4초산(EDTA) 10ppm을 첨가함으로써 얻어진 용액이 사용된다. 세정은, 상술한 여러가지 처리를 시행한 웨이퍼를 5분동안 세정액에 담그는 것에 의해 수행된다. 다음에, 웨이퍼를 5분동안 순수에 담궈 린스한다.
다음에, TiN막(109) 및 텅스텐막(111)을 형성하고,(도 12a) CMP로 표면을 평탄화하여 다층배선을 완성한다.(도 12b)
제 1 비교예
제 1 실시예의 도 3b의 상태에서, EDTA를 함유하는 옥살산수용액을 사용하여 비아홀의 내벽을 세정하는 것이 수행되지 않는 것을 제외하고는 제 1 실시예와 동일한 방식으로 다층배선을 형성한다.
제 2 비교예
제 1 실시예의 도 3b의 상태에서, DHF(희석 플루오르화 수소산)를 사용하여 비아홀의 내벽을 세정하는 것이 수행되는 것을 제외하고는 제 1 실시예와 동일한 방식으로 다층배선을 형성한다.
상술한 실시예들과 비교예들에서 제도된 비아홀들에 대하여, 비아홀의 내벽에 부착된 금속오염물의 양, 홀직경의 변화, 그리고 다층배선의 누설전류를 측정하였다.
상술한 바와 같이, 제 1 및 제 2 실시예와 제 2 비교실시예에서, T자형상 단면을 갖는 비아홀을 형성한 후에, (1)아민화합물을 함유하는 세정액을 사용한 세정과, (2)착화제 또는 DHF를 사용한 세정이 수행되었다. 한편, 제 1 비교예에서는, 비아홀형성 후, 아민화합물을 함유하는 세정액을 사용한 세정만이 수행되었다. 이들 세정 후, 비아홀내에 존재하는 구리계 금속오염물의 양을 측정하였고 그 결과를 도 13에 나타내었다. 측정은 비아홀의 내벽에 부착된 구리계 금속오염물의 양을 XPS(X-ray photoemission spectroscopy)에 의해 검사함으로써 수행되었다. XPS에 있어서, 경사방향에서 비아홀에 X-레이를 조사하여(이는 비아홀 저부에서의 구리의 영향을 제거하고 비아홀의 절연막에 부착된 구리만이 챠지업되고 시프트된다), 부착된 구리의 양을 측정한다. 도 13에 도시된 결과로부터 분명해 지듯이, 제 1 및 제 2 실시예에서 금속오염물이 효과적으로 제거된다.
도 14는 실시예들 및 비교예들에서 세정처리 전후의 홀의 직경변화를 나타낸 그래프이다. DHF(희석 플루오르화 수소산)를 사용하는 것이 홀직경을 크게 변화시키는 것을 확인할 수 있다.
도 15는 실시예들 및 비교예들에서 제조된 다층배선의 반도체장치에 대하여 측정된 누설전류를 나타낸 그래프이다. 각 누설전류는, 2개의 HSQ막에 각각 하나의 구리배선을 소정의 간격으로 형성하고, 이들 구리배선에 전압을 인가하여, 흐르는 전류량을 측정함으로써 측정된다. 누설전류는 적은 금속오염물을 갖는 제 1 및 제 2 실시예에서 작다.
본 출원은 일본 특개평10-282863호를 우선권주장한다.
상술한 바와 같이, 본 발명에 따른 반도체장치의 제조방법은, 구리계 금속오염물과 복합체를 형성할 수 있는 착화제를 함유하는 세정액을 사용하여 비아홀 내부를 세정하는 단계를 구비한다. 따라서, 본 공정은 비아홀이나 매립배선용 그루브의 내벽에 부착된 구리계 금속오염물을 충분히 제거할 수 있다. 그 결과, 다층배선에의 전류누설 및 소자의 오동작의 문제점을 해결할 수 있다.

Claims (10)

  1. 반도체장치 제조방법에 있어서:
    (A)반도체기판상에 구리 또는 구리합금을 함유하는 금속재료로 이루어진 금속배선을 형성하는 단계와;
    (B)상기 금속배선상에 층간절연막을 형성하는 단계와;
    (C)상기 층간절연막의 소정위치에 드라이에칭으로 상기 금속배선에 도달하는 비아홀을 형성하는 단계와;
    (D)상기 드라이에칭의 결과로서 상기 비아홀을 내벽에 부착되고 상기 금속재료 및/또는 그 화합물(들)로 이루어진 오염물을, 상기 오염물과 복합체를 형성할 수 있는 착화제를 함유하는 세정액을 사용하여 제거하는 단계와;
    (E)상기 비아홀의 내벽상에 배리어메탈막을 형성하고 기판전면에 도전막을 형성하여 상기 비아홀을 채우는 단계와; 그리고
    (F)상기 비아홀의 외측에 형성된 상기 도전막과 상기 배리어메탈막의 불필요한 부분을 에칭 또는 화학적기계적연마로 제거하여 표면을 평탄화하는 단계로 이루어지는 반도체장치 제조방법.
  2. 제 1 항에 있어서, 상기 착화제는 (a) 폴리아미노칼본산, (b) 폴리아미노칼본산을 제외한 칼본산, 그리고 (c)불화암모늄으로 이루어지는 3종류의 화합물군으로부터 선택된 하나이상의 종류를 함유하는 것을 특징으로 하는 반도체장치 제조방법.
  3. 제 1 항에 있어서, 상기 착화제는 (a) 폴리아미노칼본산 및 (b) 폴리아미노칼본산을 제외한 칼본산을 함유하는 것을 특징으로 하는 반도체장치 제조방법.
  4. 제 2 항에 있어서, 폴리아미노칼본산(a)은, 에틸렌디아민4초산, 트랜스-1,2-시클로헥산디아민4초산, 니틸유트릴초산, 디에틸렌트리아민펜타초산, N-(2-히드록시에틸)에틸렌디아민-N, N', N'-트리초산, 또는 이들의 염인 것을 특징으로 하는 반도체장치 제조방법.
  5. 제 2 항에 있어서, 폴리아미노칼본산을 제외한 칼본산(b)은, 옥살산, 구연산, 사과산, 말레산, 숙신산, 타르타르산, 말론산, 또는 이들의 염인 것을 특징으로 하는 반도체장치 제조방법.
  6. 제 1 항에 있어서, 상기 층간절연막은 SOG(spin on glass)막인 것을 특징으로 하는 반도체장치 제조방법.
  7. 제 1 항에 있어서, 상기 층간절연막은 HSQ(hydrogen silisesquioxane)막인 것을 특징으로 하는 반도체장치 제조방법.
  8. 제 1 항에 있어서, 상기 단계(C)와 단계(D)사이에,
    아민화합물을 함유하는 세정액을 사용하여 비아홀의 내벽을 세정하는 단계를 추가로 구비하는 것을 특징으로 하는 반도체장치 제조방법.
  9. 제 1 항에 있어서, 상기 세정액은 그 안에 아민화합물을 함유하는 세정액을 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  10. 구리배선을 갖는 반도체장치 제조방법에 있어서, 비아홀 형성후, 구리계금속의 오염물과의 복합체를 형성할 수 있는 착화제를 함유하는 세정액을 사용하여 상기 비아홀의 내벽을 세정하는 것을 구비하는 반도체장치 제조방법.
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