KR19990072695A - Ｈｓｇ하부전극구조,이를이용한커패시터및그제조방법 - Google Patents

Abstract

부성 (하부) 전극측 상의 결함에 의해 유발되는 커패시턴스 저하를 감소시키기 위해 반구형 입자(HSG라 약칭) 내로의 불순물의 불충분한 확산에 따른 공핍을 억제하고, HSG의 파열을 방지함으로써 수율(yield)이 향상되는 반구형 입자 (HSG) 하부 전극, 및 그 제조 방법이 공개된다. 폴리실리콘 하부 전극, 유전체막, 및 상부 전극으로 구성된 커패시터를 형성하는 방법에 있어서, 본 발명의 방법은 적어도, 하부 전극 상에 HSG 실리콘을 형성하는 단계 ―여기서, 그 입자 각각은 하부 전극과 접촉하는 평면측에 감소된 직경을 갖는 네크(neck)를 가짐―, 형성된 HSG들의 요철 형상을 유지한 채 HSG들 및 네크 주변에 있는 하부 전극들간의 간극을 채움으로써 HSG를 피복하는 실리콘막을 피착하는 단계, 유전체막을 형성하는 단계, 및 상부 전극을 형성하는 단계를 포함한다.

Description

ＨＳＧ 하부 전극 구조, 이를 이용한 커패시터 및 그 제조 방법{HSG LOWER ELECTRODE STRUCTURE, CAPACITOR USING THE SAME, AND THE FORMATION OF THE CAPACITOR}

본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는, DRAM, SRAM등과같은 기억 장치의 커패시터부에 사용되는 HSG 하부 전극 구조와 하부 전극을 갖는 커패시터 및 이러한 커패시터의 제조 방법에 관한 것이다.

최근들어, 반구형 실리콘 입자(Hemispherical Grained Silicon :HSG)가 DRAM의 커패시터의 하부 전극으로서 사용되고 있다. HSG 실리콘의 사용은 더 적은 노력으로 전극의 표면 영역의 확장을 용이하게 해주는 장점을 가진다. 그러나, 그 형성 직후에 HSG 실리콘 내에서 어떠한 불순물로 포함되지 않으므로, 전극으로서 제대로 기능하도록 하기 위해서는 그 후 어떠한 방법으로던 불순물을 주입할 필요가 있다.

개발 초기에는 이온 주입이 시도되었지만, 이온 주입에 동반하는 스퍼터링의 결과로 반구형 입자(HSG)들의 형상이 파괴되어 표면 영역에서 기대만큼의 증가가 이루어지지 않음이 밝혀졌다.

그 후, 불순물 도핑된 아몰퍼스 실리콘(amorphous silicon) 상에 HSG를 형성하는 방법이 만들어졌고, HSG의 하부층을 통한 열 확산에 의해 HSG의 몸체 내에 불순물을 도입하는 방법이 채택되어 왔다.

1992년판의 고체 상태 장치 및 재료의 제422면의 "씨딩 방법을 이용한 인-시츄 인 도핑된 아몰퍼스-Si 상에서의 반구형 실리콘 입자의 형성(Hemispherical Grained Silicon Formation on in-situ Phosphorus Doped Amorphous-Si Using the Seeding Method)"라는 제목의 논문에는, 크기 및 밀도가 조절된 입자가 인 도핑된 아몰퍼스 실리콘 상에 형성될 수 있음이 공개되었다. 열확산을 통한 입자 내로의 후속된 인 확산을 통해 입자가 전극으로서 역할할 수 있도록 해주고 있다.

그러나, 확산층 영역이 정교하게 만들어져야 하고, 장치의 마이크로 리파이닝(microrefining)과 더불어 열적 히스토리(thermal history)가 감소되어야만 한다. 그 결과, 만족할만한 불순물의 열확산은 어렵게 된다. HSG 몸체내로의 불순물의 불충분한 주입의 결과, 전극의 공핍 상태로 인해 커패시터의 커패시턴스가 기대만큼 증가하지 못한다는 문제가 표면화되기 시작했다. 특히, 입자를 구형으로 형성함으로써 표면 영역의 확장을 달성하려 할 때, 하부층과 접촉하는 표면측상의 입자의 직경이 감소되어, 이른바 "네크(neck)"를 야기한다. 불순물의 확산은 이와 같은 좁은 네크를 통해서는 더욱 어려워진다.

게다가, 이와 같은 좁은 "네크"를 갖는 HSG는 세정등의 공정에서 파열되기 쉬우며, 그 파편은 전극들간의 단락을 유발하여 수율(yield)을 감소시킨다.

과거에는, HSG의 공핍과 파열의 발생을 방지하기 위해, HSG는 어떠한 좁은 부분도 갖지 않는 반구형, 즉, 유효 표면적이 희생되는 방식으로 형성되었다.

따라서, 본 발명의 목적은 종래의 방법에서와 같이 유효 표면적의 희생없이 HSG의 공핍과 파열의 발생을 방지할 수 있는 커패시터 형성 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 상술한 형성 방법을 통한 커패시터의 구성 및 HSG 하부 전극의 구조를 제공하는 것이다.

본 발명은 이 문제를 해결하기 위해 폴리실리콘 하부 전극, 유전체막, 및 상부 전극으로 구성된 커패시터를 형성하는 방법을 제공하며, 상기 방법은 실리콘층을 형성하는 단계, 실리콘층과 접촉하는 표면측상에 작은 직경을 갖는 네크를 갖는 HSG 실리콘 몸체를 형성하는 단계, 형성된 HSG의 요철을 유지시키면서 네크 주변의 실리콘과 HSG 사이의 갭을 채움으로써 HSG를 피복하도록 실리콘막을 피착하여 하부 전극을 형성하는 단계, 유전체 막을 형성하는 단계, 및 상부 전극을 형성하는 단계를 포함한다.

나아가, 본 발명은 실리콘층, 및 실리콘층상에 형성된 구면형 실리콘 입자를 갖는 HSG 하부 전극이 구비된 커패시터를 제공한다. 여기서, 실리콘 입자는 실리콘층과 접촉하는 면상에 작은 직경(제1 직경)을 갖는 네크, 및 네크 주변의 실리콘층과 입자 사이의 갭을 채움으로써 실리콘 입자를 피복하되 실리콘 입자의 요철 형상을 그대로 유지하도록 형성된 실리콘막, 실리콘막으로 피복된 네크의 직경(제2 직경)이 실리콘막으로 피복됨으로써 형성된 실리콘 입자의 최대 직경보다 작도록 형성된 하부 전극 구조, 하부 전극 상에 형성된 유전체막, 및 유전체막 상에 형성된 도전막을 가진다.

도 1은 본 발명의 한 실시예에 따른 HSG 부분의 확대 단면도.

도 2는 본 발명의 또 다른 실시예에 따른 HSG 부분의 확대 단면도.

도 3은 HSG의 형성 이전의 하부 전극부의 개략적 단면도를 도시하는 본 발명에 따른 커패시터의 형성 공정을 설명하는 도면.

도 4는 도 3에 도시된 하부전극 상에서의 HSG 형성 이후의 상태를 도시하는 개략적 단면도.

도 5는 도 4에 도시된 HSG로 커패시터 상에 유전체막을 형성한 상태를 도시하는 개략적 단면도.

도 6은 도 5의 구성과 더불어 상부 전극을 형성한 상태를 도시하는 개략적 단면도.

도 7은 도 6의 구성과 더불어 층절연막을 형성한 상태를 도시하는 개략적 단면도.

도 8은 다양한 실시예에 의해 형성된 커패시터들의 C-V 특성을 도시하는 그래프.

도 9는 실리콘막에 의해 확장된 네크의 직경-대-HSG의 최대 직경에 관한 비결함 인자 및 커패시턴스 비의 의존성을 도시하는 그래프.

<도면의 주요 부분에 대한 부호의 설명>

7 : 하부 전극

8 : HSG

9 : 질화 실리콘막

10 : 상부 전극

11 : 층 절연막

본 발명은 적어도, 하부 전극 상에 상기의 형상을 갖는 HSG 실리콘을 형성하는 단계, 도핑되지 않은 실리콘막 또는 불순물 도핑된 실리콘막을 피착하여 형성된 HSG를 피복하되 그 요철은 유지한 채 피복하는 단계, 유전체막을 형성하는 단계, 및 상부 전극을 형성하는 단계를 포함한다.

즉, 형성된 HSG의 표면 상에 실리콘막을 피착함으로써, 후속한 열 확산 처리시 하부 전극으로부터의 불순물의 확산 경로로서의 역할을 하는 HSG의 네크가 확장되어 HSG 몸체 내로의 불순물의 확산을 용이하게 해준다.

본 발명에서, HSG상의 실리콘막의 피착은 실리콘막이 없는 HSG와 비교하여 그 표면적에서의 감소를 불가피하게 초래한다. 이러한 사실을 염두에 두고, 본 발명의 효과를 훼손시키지 않고 실리콘막의 형성에 의해 초래되는 표면적의 감소를 부분적으로 회복시키는 것이 가능하다.

게다가, 본 발명에서, 형성된 HSG의 표면 상에 불순물 도핑된 실리콘막을 피착함으로써, 불순물 도핑된 실리콘막 자체를 HSG에 대한 불순물 제공원으로서의 역할을 하도록 만드는 것 외에도 불순물의 확산 경로 역할을 하는 HSG의 "네크"를 확장시키는 것이 가능하다.

이 경우에, 도핑되지 않은 실리콘막 또는 HSG를 피복하는 불순물 도핑된 실리콘막이, 하부 전극 상에 HSG 실리콘을 선택적으로 형성하는 공정 후에 동일한 반응로(reaction furnace)에서 HSG 실리콘의 산화를 피하기 위해 HSG를 대기에 노출시키지 않고 피착된다.

HSG 실리콘을 형성하는 방법은, 예를 들어, 본 발명자들에 의해 출원된 일본 무심사 특허 출원 번호 제 Hei 8-306646호에 상세히 기술되어 있다. 이 발명에 따르면, 우선, 미세 실리콘 입자를 포함하는 도핑되지 않은 아몰퍼스 실리콘막이 이른바 LP-CVD에 의해 원하는 형상의 패턴으로 하부 전극 상에 형성된다. 이 LP-CVD에서, 전극은 550 내지 570℃온도의 예를 들어 1m Torr의 저감된 압력하에서, 원한다면 불활성 개스에 의해 희석될 수 있는 개스 상태의 디실레인(Si₂H₆) 또는 실레인(SiH₄)와 같은 개스화가능한 실리콘을 함유하는 합성물로 조사된다. 원하는 두께의 아몰퍼스 실리콘막이 형성될 때, 실레인 또는 디실레인의 조사는 중지되고 고진공 또는 불활성 대기 개스 하에 샘플을 어닐링시킴으로써 HSG 성장이 유도된다. 샘플을 어닐링을 시킴으로써, 핵(nuclei)의 역할을 하는 미세 실리콘 입자 주변으로의 실리콘 원자의 이주에 의해 HSG 성장이 발생한다.

도핑되지 않은 아몰퍼스 실리콘막은 LP-CVD 외에 원자빔 에피택시(Molecular Beam Epitaxy; MBE)에 의해서도 형성될 수 있다.

어닐링 조건은 HSG의 원하는 크기를 얻을 수 있도록 하는 온도 및 지속 시간, 예를 들어, 550 내지 600℃의 온도 및 약 2 내지 60분간의 지속 시간일 수 있다. 어닐링 지속 시간은 어닐링 온도, 아몰퍼스 실리콘에서 불순물의 불순물 농도, 및 타겟 HSG 크기에 의존한다.

본 발명에서, 하부 전극은 불순물 도핑된 아몰퍼스 실리콘으로 형성된다. 원하는 전극 특성을 얻기 위해 제공되는 불순물 양에는 어떤 특별한 제한은 없으나, 1.0E20 내지 5.0E20의 범위내에 있는 것이 양호하다. 불순물의 도핑은, 원하는 불순물을 도입할 수 있는 재료를 아몰퍼스 실리콘막의 형성과 동시에 혼합하거나, 도핑되지 않은 아몰퍼스 실리콘막의 형성 이후에 불순물 이온의 주입에 의해 수행될 수도 있다.

본 발명에서, 불순물은 실리콘에 도전성을 부여할 수 있기만 한다면 어떠한 원소도 될 수 있으나 인(P), 비소(As), 안티몬(Sb), 또는 비스무스(Bi)와 같은 n-형 불순물이 양호하며, 그 중 인(P)이 특히 양호하다.

본 발명에서 형성되는 HSG 실리콘의 형상은 구형, 반구형, 또는 버섯 모양일 수 있다. 또한, 아래에 놓여 있는 하부 전극과 접촉하는 면상의 직경이 성장 방향에 수직한 평면에서의 최대 직경보다 작은 이른바 "네크" 구조를 가진다. HSG의 성장 조건에 따라, HSG는 인접한 입자들의 상호 접촉으로 인해 구형이 아닌 형상을 이룰수도 있다. 그러나, 이러한 경우에도, 그 단면은 개개의 입자들이 하부 전극과 접촉하는 면상에 네크를 유지하는 형상을 가진다.

HSG의 최대 반경은 양호하게 300 내지 900Å이며, 보다 양호하게는 500 내지 700Å이다.

도 9는 네크 직경-대-HSG의 최대 직경에 관한 비결함 인자 및 (-1V의 인가 전압에 대해 어떠한 HSG 처리도 없는 경우에 그 커패시턴스를 1이라 가정한) 커패시턴스비의 의존성을 도시한다. 네크 직경-대-최대 HSG 직경의 비의 입자는 HSG 처리후의 성장된 인 도핑된 실리콘막의 두께를 변동시켜가며 준비된 50개 HSG 샘플들의 구획 SEM 사진을 찍은 후 그 평균을 구함으로써 이루어진다. (인 도핑된 실리콘막의 형성 이전에) 초기의 입자 크기 및 네크 직경비는 각각 약 600Å 및 (네크 직경은 약 120Å으로 설정되었을 때) 약 0.2로 설정되었다.

네크 직경비가 약 0.3보다 작을 때, 커패시턴스의 증가는 공핍(depletion)의 발생으로 인해 작으며, 약 0.4의 비율 부근에서 최대치를 이룬다. 그 후, 0.9의 비율까지 점진적으로 감소하며, 0.9 이후부터는 입자들의 접속 및 리세스(recess)들의 채움으로 인해 커패시턴스가 급격히 감소한다. 비결함 인자는 네크 직경비가 0.4 내지 0.95의 범위에서 90% 이상의 값을 보여준다. 네크 직경 0.4 이하의 비결함 인자의 강하는 HSG의 파열로 인해 발생되어, 전극들간의 단락을 유발하고 결국 공핍으로 인한 커패시턴스의 강하를 유도한다. 네크 직경 0.95 이후의 비결함 인자의 강하는 리세스의 채움으로 인한 표면적 확장 효과의 손실로 인해 유발되는 것으로 여겨지며, 결국 커패시턴스의 강하를 유발한다. 따라서, 높은 커패시턴스 및 높은 비결함 인자는 실리콘막에 의해 확장된 네크 직경을 HSG의 최대 직경해 대해 0.4 내지 0.95의 범위내로 설정하고, 보다 양호하게는, 0.4 내지 0.9의 범위 내로 설정한다.

종래의 기법에서, 네크 직경비를 확장시키고자 할 때, 커패시턴의 증가를 방해할 수 있도록 HSG의 입자 크기를 작은 값으로 억제할 필요가 있었다. 나아가, 종래의 기술은 커패시턴스를 크게 증가시키기 위해 입자 크기를 충분히 큰 값으로 설정하는 경우, 네크 직경비가 오히려 작아져서 HSG가 파열되기 쉽게 되는 단점이 있었다. 본 발명은 표면적을 크게 증가시켜주는 500Å이상의 직경을 갖는 HSG에 대해서조차 비교적 자유로운 네크 직경 제어를 가능하게 해준다는 점을 강조하고자 한다.

본 발명에서, HSG 성장후, HSG의 요철 형상을 유지하면서 네크 직경을 증가시키기 위해 양호하게는 LP-CVD 방법에 의해 실리콘막이 피착된다. 예를 들어, LP-CVD에 의해 피착 막을 형성함으로써, 인접하는 HSG들이 서로 접촉하거나 서로 접속되는 경우에서조차 막 형성 개스가 HSG들 사이의 갭 사이에 들어갈 수 있어서 상기 언급한 바와 같이 네크 직경이 확대될 수 있다.

이 공정에서 형성되는 실리콘막은 도핑되지 않은 실리콘막 또는 불순물 도핑된 실리콘막일 수 있다. 불순물 도핑된 실리콘막이 형성될 때, 형성된 실리콘막 자체는 불순물 제공원으로서의 역할을 하여, HSG로의 불순물 양을 증가시켜 전극이 커패시터를 위해 사용될 때 부성 바이어스 (즉, 하부 전극) 측상의 공핍을 억제할 수 있어 바람직하다.

게다가, 본 발명에서, HSG상에 도핑되지 않은 또는 도핑된 실리콘막을 피착한 후에, 샘플을 POC13 환경에서 열처리함으로써 외부로부터 불순물을 도입하는 것이 가능하다. 인 글래스 층은 POC13 환경에서 열처리를 수행함으로서 형성되지만, 불화 수소산(hydrofluoric acid)으로 형성된 인 글래스층을 제거하는 후속 공정이 뒤따를 수도 있다. 이러한 방식으로 외부로부터 불순물을 도입함으로써, 부성 바이어스 측상의 공핍을 억제할 수 있다.

그 다음, 확장된 네크 직경과 더불어 유전체막이 HSG 상에 형성된다. 유전체막을 위해 종래에 공지된 재료들이 사용될 수 있다. 따라서, 유전체막은 실리콘 질화물 막을 피착하고, 그 다음 산화 환경에서 표면을 산화시킴으로써 형성될 수도 있다. 이와 같은 유전체막은 45 내지 60Å 범위의 두께로 형성되며, 보다 양호하게는, SiO₂막과 동일하게 48 내지 50Å의 두께로 형성된다.

그 다음, 커패시터의 상부 전극이 형성된다. 상부 전극은 하부 전극에서와 동일하게 불순물 도핑된 아몰퍼스 실리콘막으로 형성될 수 있다. 상부 전극은 티타늄 질화물 또는 텅스텐 질화물과 같은 금속을 사용하여 형성될 수도 있다. 그리고, 이와 같은 경우에, 탄탈 산화물(tantalum oxide)등이 유전체막으로 사용될 수도 있다.

HSG로의 불순물의 확산은 제조 공정 동안의 각각의 열 처리 단계에서 발생한다. 그러나, 별도의 열처리 확산 공정이 제공될 수도 있다. 불순물의 열확산은 600℃ 이상의 온도, 양호하게는 700℃이상의 온도에서 가열함으로써 수행된다. 열확산을 위한 최적의 온도는 장치 특성에 대응하여 적절히 선택될 수 있다.

이후부터, 정확히 본 발명의 반도체 커패시터의 형성에 관해 상세히 기술될 것이다. 그러나, 본 발명의 응용은 이들 실시예로만 제한되는 것은 아니다.

실시예 1

우선, 도 3에 도시된 바와 같이, 게이트 전극, 실리콘 기판 상에 형성된 2개의 확산 영역(32, 35)을 갖는 트랜지스터가 소자 격리 실리콘 산화물막(LOCOS, 34)에 의해 격리된다. 한 확산 영역(35)는 층 절연막(51) 상에 형성된 비트 라인(33)에 접속되고, 다른 확산 영역(32)는 절연막(51), 절연막(52), 및 절연막(53) 내에 형성된 접촉홀(6)을 통해 커패시터에 접속된다. 절연층은 접촉홀(6)의 측벽상에 형성된다. 그 다음, 불순물로서 인을 포함하는 아몰퍼스 실리콘막이 절연막(53) 상에 형성되어 확산층(32)와 접촉한다.

그 다음, 하부 전극(7)이 공지된 리쏘그래피 기법 및 에칭 기법을 사용하여 원하는 형태로 패터닝된다.

그 다음, 하부 전극의 표면으로부터 자연 산화막등을 제거한 후에, 하부 전극의 표면 상에 미세 입자를 포함하는 도핑되지 않은 아몰퍼스 실리콘막을 100 내지 150Å 두께로 선택적으로 형성하기 위해 약 1 mTorr의 압력하에 550 내지 570℃의 온도에서 (베이스로서 20%로의 아르곤과 더불어) 실레인으로 샘플이 조사된다. (이 단계에서 어떠한 HSG 성장도 발생하지 않는다. HSG는 실레인 조사동안에 성장하지 않는다는 것은 알려져 있다)

이에 이어서, 실레인(silane)의 조사를 정지하고, HSG(8)을 어닐링에 의해 500 내지 700Å의 직경으로 성장시킨다. 도 4는 HSG의 형성 후의 단면을 개략적으로 나타낸다. 도 1 및 도 4에 도시된 바와 같이, 성장된 HSG와 아래에 놓인 인 도핑된 아몰퍼스 실리콘막은 약 80Å의 얇은 "네크"를 거쳐 접속되어 있다. "네크"와 아래에 놓인 인 실리콘막 사이에는 50 내지 80Å의 간극이 있다.

다음에, 실리콘막(4)이 하부 전극의 표면 상에 약 50Å의 두께로 선택적으로 형성되고, 이 제2 시간 동안 실레인의 조사에 의해 HSG가 형성된다. 이 때 하나의 HSG의 조건을 도 1에서 개략적으로 나타낸다. SEM에 의해 단면을 관찰하게 되면 HSG의 "네크"와 아래에 놓인 아몰퍼스 실리콘막 사이의 간극이 실리콘막(4)으로 채워져, 네크 직경이 도 1에서 나타낸 바와 같이 약 500Å로 증가된 것을 알 수 있다.

다음에, 도 5에서 나타낸 바와 같이, 700℃에서 공지의 LP-CVD 법에 의해 60Å의 질화 실리콘막(9)가 유전체막으로서 형성된다.

이에 이어서, 질화 실리콘막의 표면의 일부가 30분간 800℃에서 파이로제닉 산화(pyrogenic oxidation)를 행하여 산화막으로 변환된다.

다음에, 도 6에서 나타낸 바와 같이, 불순물로서 3E20 atoms/cc을 함유하는 실리콘막을 공지의 LP-CVD법에 의해 형성함으로써 상부 전극(10)이 얻어진다.

다음에, 층절연막(BPSG막; 11)이 피착되고, 불순물이 10분간 800℃에서 가열 처리되어 활성화된다(도 7).

이렇게 형성된 커패시터의 C-V 특성을 도 8에 도시되어 있다. 부가하여, 실리콘막(4)을 형성하지 않고 형성된 커패시터 및 HSG가 없는 커패시터의 C-V 특성(종래 기술)을 비교예 및 기준으로서 각각 도 8에서 도시하고 있다.

본 발명의 일부 실시예의 커패시턴스의 최대치 Cs는 비교예의 것보다 다소 열등하지만, 실제 사용하는 바이어스 전압, -1.2V 부근에서는 오히려 본 발명의 커패시턴스가 더 높다.

HSG 실리콘의 형성 직후에는 어떤 불순물도 포함되어 있지 않기 때문에, 전극으로서 기능하게 하기 위해서는 어떤 방법으로든지 불순물을 도입할 필요가 있다.

비교예에서는, 아래 놓인 층으로부터 약 80Å로 직경이 좁은 "네크"(3)를 통해 HSG 몸체 내로 불순물을 열확산에 의해 도입해야 하며, "네크"(3)의 협소성은 "바틀-네크(bottle-neck)"의 문제가 된다.

본 발명에서의 HSG 내로의 불순물 도입은 "네크"(3)의 직경을 획장시킴으로써 비교예에서 보다 더욱 용이하게 된다. 또한, 비교예에서는, "네크"(3)의 직경이 작기 때문에 HSG가 세정 공정 등 동안에 파열되는 경우가 있으며, 이 HSG의 파열은 전극 간의 단락 회로의 원인이 되어, 수율을 저하시킨다. 그러나, 본 발명에서는 "네크"가 보강되므로 기계적 손상에 대한 내성이 향상된다.

실시예 2

제1 실시예에서는, Cs의 최대치가 비교예의 것보다는 다소 열등하다는 단점이 있다. 이는, HSG 상의 막 형성에 의한 리세스의 부분적 채움으로 인해 야기되는 표면적 감소가 그 원인인 것으로 여겨진다. 이점을 고려하여, HSG 상에서의 실리콘막 선택적 형성 후에, 실리콘막을 60℃에서 암모니아와 과산화수소수의 혼합 수용액을 사용하여 약 30Å 만큼 에칭한다.

이 에칭이 등방적으로 일어나기 때문에, "네크"(3)와 아래 놓인 실리콘 사이의 공간을 채우는 실리콘막은 유지되고, 일단 증가된 "네크"의 직경은 약 440Å로 감소되는 것을 알았다. 이 경우를 도 2에서 설명한다.

그 후에, 커패시터를 실시예 1에서와 동일한 방법으로 형성하고, 이렇게 형성된 커패시터의 C-V 특성을 도 8에서 나타낸다.

네크 직경의 감소는 표면 영역의 회복에 비해 작기 때문에, Cs의 최대치를 실시예 1에서 보다 더욱 향상되는 것을 알았다.

실시예 3

제1 실시예와 제2 실시예에서는, 도핑되지 않은 실리콘막을 HSG 상에 형성한다. 이 실시예에서, 도핑되지 않은 실리콘막 대신에 인 도핑된 실리콘막을 HSG를 통해 불순물을 도입할 목적으로 HSG 상에 형성한다. 인 도핑된 실리콘막은 약 1 mTorr의 압력과 530 내지 570℃의 온도 하에서 포스파인(PH3)과 실레인을 함유하는 가스계로부터 선택적으로 형성된다. 막 형성에 있어서, PH3가 먼저 도입된 다음에, 실레인이 도입되어, 3E20 atoms/cc의 농도가 되며, 약 50Å 두께의 막을 형성한다.

그 후, 커패시터는 제1 실시예에서와 동일한 방법으로 형성된다. 이렇게 형성된 커패시터의 C-V 특성이 도 8에 도시되어 있다(실시예 3-1).

부가하여, 약 10Å만큼 인 도핑된 실리콘막을 등방적으로 에칭하여 형성된 커패시터의 C-V 특성이 또한 도 8에 도시되어 있다(실시예 3-2).

부성(하부 전극) 측의 공핍화는 실시예 1 및 2와 비교하여 더욱 억제됨을 알 수 잇다.

실시예 4

도핑되지 않거나 인 도핑된 실리콘막을 HSG 상에 형성한 다음에, 이 샘플을 POC13 환경에서 열 처리함으로써, 인을 외부로부터 HSG 내로 열적으로 확산하는 경우를 이하 설명한다.

예를 들어, 제1 실시예와 동일한 방법으로 HSG를 형성한 후에, 도핑되지 않은 실리콘막을 HSG 상에 약 100Å로 피착한다. 다음에, 5분간 800℃의 POC13 환경중에서의 열처리는 약 120Å의 인 글래스층을 만든다. 그 후 형성된 인 글래스층이 불화수소산으로 제거되고, 커패시터는 제1 실시예에서와 동일한 방법으로 유전체막과 상부 전극을 형성하여 얻어진다.

이렇게 형성된 커패시터의 C-V 특성을 도 8에서 나타낸다(실시예 4). 부성 측에서의 공핍화가 더욱 억제됨을 알 수 있다.

HSG의 네크 직경을 증가시키지 않고 종래의 방법을 이용하여 인을 확산하면, HSG의 일부나 전체가 인 글래스층으로 변환되고, 불화수소산으로 인 글래스층을 제거할 때에 HSG 중 일부가 하부 전극으로부터 낙하하여, 커패시턴스가 증가하지 않게 된다. 부가하여, 낙하된 HSG는 하부 전극의 단락을 야기하여, 수율을 상당히 저하시킨다.

본 발명에 따르면, 네크의 직경을 증가시켜 충분한 양의 불순물을 HSG 내에 도입할 수 있으며, 공핍화를 방지하고, 필요한 커패시터의 커패시턴스를 보장할 수 있다.

본 발명은 특정 실시예에 관련하여 설명되었지만, 이 설명은 한정적인 것을 의미하지 않는다. 개시된 실시예의 여러 변형이 본 발명의 설명에 관련하여 당업자에게는 명백하게 될 것이다. 따라서, 첨부한 청구범위는 본 발명의 영역에서 벗어나지 않고 여러 변형 및 실시예를 포함하는 것으로 의도된 것이다.

Claims (14)

1. 실리콘층 및 상기 실리콘층 상에 형성된 구형 실리콘 입자를 갖는 반구형 입자 (HSG) 전극을 포함하는 반도체 장치에 있어서,

   상기 전극은 상기 실리콘층과의 접촉면측에서 좁은 제1 직경의 네크(neck)를 갖고, 상기 실리콘 입자의 요철 형상을 유지하면서 상기 네크의 주변과 상기 실리콘층 간의 간극을 채워 상기 실리콘 입자를 피복하는 실리콘막을 구비하고,

   상기 실리콘막으로 피복된 네크의 제2 직경은 상기 실리콘막으로 피복되어 형성된 실리콘 입자의 최대 직경보다 더 작도록 형성되는 반도체 장치.
2. 제1항에 있어서, 상기 제2 직경은 상기 제1 직경 보다 더 크게 형성되는 반도체 장치.
3. 제1항에 있어서, 상기 실리콘층은 불순물을 포함하는 실리콘인 반도체 장치.
4. 제1항에 있어서, 상기 실리콘막은 불순물을 포함하는 실리콘인 반도체 장치.
5. 제1항에 있어서, 상기 전극 상에 형성된 유전체막 및 상기 유전체막 상에 형성된 도전막을 더 포함하는 실리콘인 반도체 장치.
6. 폴리실리콘 하부 전극, 유전체막, 및 상부 전극을 포함하는 커패시터의 형성 방법에 있어서,

   실리콘층 상에 반구형 입자 (HSG로 약칭) 실리콘을 형성하는 단계 - 상기 반구형 입자는 그 직경이 상기 실리콘층과의 접촉면측에서 좁은 네크를 가짐-;

   상기 형성된 HSG의 요철 형상을 유지하면서 상기 네크 주변의 상기 실리콘층과 상기 HSG 사이의 간극을 채워 상기 HSG를 피복하도록 실리콘막을 피착함으로써 하부 전극을 형성하는 단계;

   상기 하부 전극 상에 유전체막을 형성하는 단계; 및

   상기 유전체막 상에 상부 전극을 형성하는 단계

   를 포함하는 커패시터 형성 방법.
7. 제6항에 있어서, 상기 HSG 상에 피착된 실리콘막은 저압 화학 기상 증착(LP-CVD)법을 이용하여 형성되는 커패시터 형성 방법.
8. 제6항에 있어서, 상기 HSG 상에 형성된 상기 실리콘은 도핑되지 않은 실리콘막인 커패시터 형성 방법.
9. 제6항에 있어서, 상기 HSG 상에 형성된 상기 실리콘막은 불순물 도핑된 실리콘막인 커패시터 형성 방법.
10. 제9항에 있어서, 상기 실리콘막 내의 불순물의 농도는 1E20 atoms/cc 이상인 커패시터 형성 방법.
11. 제6항에 있어서, 상기 HSG 상에 피착된 상기 실리콘막을 등방적으로 에칭하여 상기 실리콘막의 일부만 남기는 단계를 더 포함하는 커패시터 형성 방법.
12. 제6항에 있어서, 상기 하부 전극 상에 HSG 실리콘을 선택적으로 형성한 후에, 상기 HSG를 공기중에 노출하지 않고 동일한 반응로에서 상기 HSG를 피복하는 실리콘막을 피착하는 커패시터 형성 방법.
13. 제6항에 있어서, 상기 HSG 상에 상기 실리콘막을 피착한 후에 POC13 환경(atmosphere)에서 가열하는 단계를 더 포함하는 커패시터 형성 방법.
14. 제6항에 있어서, 상기 실리콘막에 의해 확장된 HSG의 네크 직경에 대한 상기 HSG의 최대 직경의 비율은 0.4 내지 0.95의 범위 내에 있는 커패시터 형성 방법.